JPH11232868A - 半導体記憶集積回路 - Google Patents
半導体記憶集積回路Info
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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-
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 高密度にメモリセル及びセンス回路が集積さ
れ、しかも低電圧化且つ高速化が進んでも安定な動作が
可能な半導体記憶集積回路を提供する。 【解決手段】 一対のアクセストランジスタとメモリキ
ャパシタを有する２トランジスタ型のメモリセル（２Ｔ
ｒセル）を用い、ビット線を隣接列で共用するととも
に、且つセンス回路を隣接列で共通化させ、ｐチャネル
ＭＯＳトランジスタを用いる第２のセンス回路を第１の
センス回路で信号電位差をある程度増幅させた後に活性
化させる。
れ、しかも低電圧化且つ高速化が進んでも安定な動作が
可能な半導体記憶集積回路を提供する。 【解決手段】 一対のアクセストランジスタとメモリキ
ャパシタを有する２トランジスタ型のメモリセル（２Ｔ
ｒセル）を用い、ビット線を隣接列で共用するととも
に、且つセンス回路を隣接列で共通化させ、ｐチャネル
ＭＯＳトランジスタを用いる第２のセンス回路を第１の
センス回路で信号電位差をある程度増幅させた後に活性
化させる。
Description
【０００１】
【発明の属する技術分野】本発明は、アクセストランジ
スタとメモリキャパシタとを有してなるメモリセルが半
導体基板上に集積されてなる高密度の半導体記憶集積回
路に関する。
スタとメモリキャパシタとを有してなるメモリセルが半
導体基板上に集積されてなる高密度の半導体記憶集積回
路に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）に代表される半導体記憶集積回路にお
いては、メモリキャパシタの半導体基板の主表面におけ
る占有面積を縮小させることにより集積密度を増加させ
大規模集積化を達成することができる。従来では、この
大規模集積化を実現するため、半導体基板の主表面の上
方に延在するスタック型のメモリキャパシタを形成した
り、主表面から半導体基板内に溝を堀り込んでトレンチ
型のメモリキャパシタを形成する技術が案出されてい
る。これらのメモリキャパシタを持つＤＲＡＭは、その
単位メモリセルが１個のアクセストランジスタと１個の
当該メモリキャパシタとから構成される１トランジスタ
型のものであり、回路機能素子数が比較的少ないために
十分な密度が得られる反面、近時の微細加工技術の進展
に伴う電源電圧の低下により信号振幅が圧縮されてメモ
リセルからの情報信号を確実に読み出すことが困難にな
るという問題がある。
モリ（ＤＲＡＭ）に代表される半導体記憶集積回路にお
いては、メモリキャパシタの半導体基板の主表面におけ
る占有面積を縮小させることにより集積密度を増加させ
大規模集積化を達成することができる。従来では、この
大規模集積化を実現するため、半導体基板の主表面の上
方に延在するスタック型のメモリキャパシタを形成した
り、主表面から半導体基板内に溝を堀り込んでトレンチ
型のメモリキャパシタを形成する技術が案出されてい
る。これらのメモリキャパシタを持つＤＲＡＭは、その
単位メモリセルが１個のアクセストランジスタと１個の
当該メモリキャパシタとから構成される１トランジスタ
型のものであり、回路機能素子数が比較的少ないために
十分な密度が得られる反面、近時の微細加工技術の進展
に伴う電源電圧の低下により信号振幅が圧縮されてメモ
リセルからの情報信号を確実に読み出すことが困難にな
るという問題がある。
【０００３】ＤＲＡＭにおいては、読み出し番地のメモ
リセルからの情報信号をビット線対の一方に伝達し、他
方にダミーセルからの信号を受け、ゲート動作型のフリ
ップフロップ回路（ゲーテッド・フリップフロップ）を
センス回路として用いて各ビット線の電位差を測定する
ことにより情報検出を行う。このセンス動作を行う１ト
ランジスタ型のＤＲＡＭでは、ダミーセルの信号電位の
設定ズレと電位変動分の電圧が電源電圧の不感帯として
利用できないため、微細加工技術の進展に伴う電源電圧
の低下により安定な記憶動作が困難となり、且つ高速動
作を要するＤＲＡＭには、集積回路内部に発生するノイ
ズによる不安定動作化の問題もある。
リセルからの情報信号をビット線対の一方に伝達し、他
方にダミーセルからの信号を受け、ゲート動作型のフリ
ップフロップ回路（ゲーテッド・フリップフロップ）を
センス回路として用いて各ビット線の電位差を測定する
ことにより情報検出を行う。このセンス動作を行う１ト
ランジスタ型のＤＲＡＭでは、ダミーセルの信号電位の
設定ズレと電位変動分の電圧が電源電圧の不感帯として
利用できないため、微細加工技術の進展に伴う電源電圧
の低下により安定な記憶動作が困難となり、且つ高速動
作を要するＤＲＡＭには、集積回路内部に発生するノイ
ズによる不安定動作化の問題もある。
【０００４】上述の問題を回避する従来の技術として
は、例えば特開昭６１−１６０９９号公報や特開昭６１
−２４０４９７号公報、特開昭６２−６５２９５号公報
に開示されているように、ビット線対の双方に同一の情
報信号を相補的に伝達する２トランジスタ型に半導体記
憶集積回路を構成する手法がある。この集積回路によれ
ば、ビット線対の各々に一情報の相補的な情報信号が供
給されるため、ビット線対の一部に接続して情報信号を
増幅するセンス回路に不感帯が不要となって低電圧で高
速動作時にも安定な記憶動作を得ることができる。
は、例えば特開昭６１−１６０９９号公報や特開昭６１
−２４０４９７号公報、特開昭６２−６５２９５号公報
に開示されているように、ビット線対の双方に同一の情
報信号を相補的に伝達する２トランジスタ型に半導体記
憶集積回路を構成する手法がある。この集積回路によれ
ば、ビット線対の各々に一情報の相補的な情報信号が供
給されるため、ビット線対の一部に接続して情報信号を
増幅するセンス回路に不感帯が不要となって低電圧で高
速動作時にも安定な記憶動作を得ることができる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ような手法では、２個のアクセストランジスタと１個の
メモリキャパシタとを有してメモリセルが構成されてな
る２トランジスタ型の半導体記憶集積回路をその記憶密
度を損なうことなく実現することは困難であり、しかも
メモリセルを微細化して列方向に延びる各ビット線対の
ピッチが縮小化されることに対応してビット線からの情
報信号を検出する小ピッチのセンス回路を構成すること
が困難であった。
ような手法では、２個のアクセストランジスタと１個の
メモリキャパシタとを有してメモリセルが構成されてな
る２トランジスタ型の半導体記憶集積回路をその記憶密
度を損なうことなく実現することは困難であり、しかも
メモリセルを微細化して列方向に延びる各ビット線対の
ピッチが縮小化されることに対応してビット線からの情
報信号を検出する小ピッチのセンス回路を構成すること
が困難であった。
【０００６】そこで、本発明の目的は、高密度にメモリ
セル及びセンス回路が集積され、しかも低電圧化且つ高
速化が進んでも安定な動作が可能な半導体記憶集積回路
を提供することである。
セル及びセンス回路が集積され、しかも低電圧化且つ高
速化が進んでも安定な動作が可能な半導体記憶集積回路
を提供することである。
【０００７】
【課題を解決するための手段】本発明の半導体記憶集積
回路は、一対のアクセストランジスタと、当該一対のア
クセストランジスタ間で各アクセストランジスタのソー
ス／ドレインの一方と接続されてなるメモリキャパシタ
とを有してメモリセルが構成され、前記各メモリセルが
行列状に配されてなる半導体記憶集積回路であって、所
定のメモリセル行において、当該メモリセル行の一対の
ワード線の各々のワード線に前記各メモリセルのゲート
が交互に接続されるとともに、所定のメモリセル列にお
いて、当該メモリセル列の一対のビット線の各々のビッ
ト線は、前記メモリセル列に隣接するメモリセル列と共
通とされ、前記各アクセストランジスタのソース／ドレ
インの他方と接続されており、隣接するメモリセル列に
共通となるように配され、各メモリセル列の前記一対の
ビット線の情報信号を前記一対のワード線の各ワード線
による異なるタイミングに応じて導通させるセンス回路
を備えている。
回路は、一対のアクセストランジスタと、当該一対のア
クセストランジスタ間で各アクセストランジスタのソー
ス／ドレインの一方と接続されてなるメモリキャパシタ
とを有してメモリセルが構成され、前記各メモリセルが
行列状に配されてなる半導体記憶集積回路であって、所
定のメモリセル行において、当該メモリセル行の一対の
ワード線の各々のワード線に前記各メモリセルのゲート
が交互に接続されるとともに、所定のメモリセル列にお
いて、当該メモリセル列の一対のビット線の各々のビッ
ト線は、前記メモリセル列に隣接するメモリセル列と共
通とされ、前記各アクセストランジスタのソース／ドレ
インの他方と接続されており、隣接するメモリセル列に
共通となるように配され、各メモリセル列の前記一対の
ビット線の情報信号を前記一対のワード線の各ワード線
による異なるタイミングに応じて導通させるセンス回路
を備えている。
【０００８】本発明の半導体記憶集積回路の一態様例に
おいては、前記センス回路は、ｎチャネル型トランジス
タによるゲート動作型の第１のフリップフロップ回路
と、ｐチャネル型トランジスタによるゲート動作型の第
２のフリップフロップ回路とを有して構成されている。
おいては、前記センス回路は、ｎチャネル型トランジス
タによるゲート動作型の第１のフリップフロップ回路
と、ｐチャネル型トランジスタによるゲート動作型の第
２のフリップフロップ回路とを有して構成されている。
【０００９】本発明の半導体記憶集積回路の一態様例に
おいては、前記第１のフリップフロップ回路は、センス
動作時に前記第２のフリップフロップ回路と異なるタイ
ミングで活性化される。
おいては、前記第１のフリップフロップ回路は、センス
動作時に前記第２のフリップフロップ回路と異なるタイ
ミングで活性化される。
【００１０】本発明の半導体記憶集積回路の一態様例に
おいては、前記第１のフリップフロップ回路は、センス
動作時に前記第２のフリップフロップ回路に先行して活
性化される。
おいては、前記第１のフリップフロップ回路は、センス
動作時に前記第２のフリップフロップ回路に先行して活
性化される。
【００１１】本発明の半導体記憶集積回路の一態様例に
おいては、前記第１のフリップフロップ回路の前記ｎチ
ャネル型トランジスタのゲート長は、前記第２のフリッ
プフロップ回路の前記ｐチャネル型トランジスタのゲー
ト長と略等しい。
おいては、前記第１のフリップフロップ回路の前記ｎチ
ャネル型トランジスタのゲート長は、前記第２のフリッ
プフロップ回路の前記ｐチャネル型トランジスタのゲー
ト長と略等しい。
【００１２】本発明の半導体記憶集積回路の一態様例
は、前記第１のフリップフロップ回路の相補的入力ノー
ドは所定のメモリセル列の前記一対のビット線との間に
第１のタイミングで制御される一対の第１の伝達トラン
ジスタを備えるとともに、前記第２のフリップフロップ
回路の相補的入力ノードは所定のメモリセル列の前記一
対のビット線との間に前記第１のタイミングより遅れる
第２のタイミングで制御される一対の第２の伝達トラン
ジスタを備えている。
は、前記第１のフリップフロップ回路の相補的入力ノー
ドは所定のメモリセル列の前記一対のビット線との間に
第１のタイミングで制御される一対の第１の伝達トラン
ジスタを備えるとともに、前記第２のフリップフロップ
回路の相補的入力ノードは所定のメモリセル列の前記一
対のビット線との間に前記第１のタイミングより遅れる
第２のタイミングで制御される一対の第２の伝達トラン
ジスタを備えている。
【００１３】
【作用】本発明の半導体記憶集積回路においては、その
構成が各メモリセルが２個のアクセストランジスタと１
個のメモリキャパシタとを有してなる２トランジスタ型
の集積回路とされている。そしてそれに加え、行列配置
された各メモリセルの隣接するメモリセル列のビット線
が共通とされており、しかも隣接するメモリセル列のセ
ンス回路が共通とされているため、低電圧で高速動作時
にも安定な記憶動作を得ることができるとともに、ビッ
ト線のピッチの縮小化やセンス回路の適宜な配置を極め
て容易に実現することができる。
構成が各メモリセルが２個のアクセストランジスタと１
個のメモリキャパシタとを有してなる２トランジスタ型
の集積回路とされている。そしてそれに加え、行列配置
された各メモリセルの隣接するメモリセル列のビット線
が共通とされており、しかも隣接するメモリセル列のセ
ンス回路が共通とされているため、低電圧で高速動作時
にも安定な記憶動作を得ることができるとともに、ビッ
ト線のピッチの縮小化やセンス回路の適宜な配置を極め
て容易に実現することができる。
【００１４】
【発明の実施の形態】以下、本発明に係る半導体記憶集
積回路をＤＲＡＭに適用した具体的な実施形態につい
て、図面を参照しながら詳細に説明する。図１及び図２
は、それぞれ本実施形態のＤＲＡＭの主構成を示す概略
回路図及びその動作時の信号波形を示す特性図である。
積回路をＤＲＡＭに適用した具体的な実施形態につい
て、図面を参照しながら詳細に説明する。図１及び図２
は、それぞれ本実施形態のＤＲＡＭの主構成を示す概略
回路図及びその動作時の信号波形を示す特性図である。
【００１５】本実施形態のＤＲＡＭにおいては、各メモ
リセルが、一対のアクセストランジスタであるＭＯＳト
ランジスタＱｎ（ｓ），Ｑｎ（ｓ＋１）、例えばＱｎ
１，Ｑｎ２の各々のソース／ドレインの一方を１個のメ
モリキャパシタＣ（ｔ）、例えばＣ１（ｓ，ｔはそれぞ
れ１以上の自然数）に接続した２トランジスタ型とされ
ており、各メモリセルを行列状に、具体的には各メモリ
セルをメモリセル行〔２ｉ−１〕，〔２ｉ〕，〔２ｉ＋
１〕，〔２（ｉ＋１）〕及びメモリセル列〔２ｊ−
１〕，〔２ｊ〕，〔２ｊ＋１〕，〔２（ｊ＋１）〕
（ｉ，ｊはそれぞれ１以上の自然数）に配置してメモリ
セルアレイが構成されている。
リセルが、一対のアクセストランジスタであるＭＯＳト
ランジスタＱｎ（ｓ），Ｑｎ（ｓ＋１）、例えばＱｎ
１，Ｑｎ２の各々のソース／ドレインの一方を１個のメ
モリキャパシタＣ（ｔ）、例えばＣ１（ｓ，ｔはそれぞ
れ１以上の自然数）に接続した２トランジスタ型とされ
ており、各メモリセルを行列状に、具体的には各メモリ
セルをメモリセル行〔２ｉ−１〕，〔２ｉ〕，〔２ｉ＋
１〕，〔２（ｉ＋１）〕及びメモリセル列〔２ｊ−
１〕，〔２ｊ〕，〔２ｊ＋１〕，〔２（ｊ＋１）〕
（ｉ，ｊはそれぞれ１以上の自然数）に配置してメモリ
セルアレイが構成されている。
【００１６】行方向に延びる偶数行目〔２ｉ〕のワード
線ＷＬ（２ｎ）には、同一行の偶数列目〔２ｊ〕，〔２
（ｊ＋１）〕のメモリセルの対をなすＭＯＳトランジス
タＱｎ１及びＱｎ２とＱｎ３及びＱｎ４のゲートが接続
される。偶数列〔２ｊ〕への一対のビット線ＢＬ（２
ｊ），ＢＬ（２ｊ＋１）には各メモリセルの一対のＭＯ
Ｓトランジスタのソース／ドレインの他方がそれぞれ接
続される。同様に、行方向に延びる奇数行目〔２ｉ＋
１〕のワード線ＷＬ（２ｎ＋１）には、同一行の奇数列
目〔２ｊ−１〕，〔２ｊ＋１〕のメモリセルの対をなす
ＭＯＳトランジスタのゲートが接続される。奇数列〔２
ｊ＋１〕への一対のビット線ＢＬ（２ｊ＋１），ＢＬ
（２（ｊ＋１））にはこの列に配置され且つ奇数行目の
ワード線で駆動される各メモリセルの一対のＭＯＳトラ
ンジスタのソース／ドレインの他方がそれぞれ接続され
る。
線ＷＬ（２ｎ）には、同一行の偶数列目〔２ｊ〕，〔２
（ｊ＋１）〕のメモリセルの対をなすＭＯＳトランジス
タＱｎ１及びＱｎ２とＱｎ３及びＱｎ４のゲートが接続
される。偶数列〔２ｊ〕への一対のビット線ＢＬ（２
ｊ），ＢＬ（２ｊ＋１）には各メモリセルの一対のＭＯ
Ｓトランジスタのソース／ドレインの他方がそれぞれ接
続される。同様に、行方向に延びる奇数行目〔２ｉ＋
１〕のワード線ＷＬ（２ｎ＋１）には、同一行の奇数列
目〔２ｊ−１〕，〔２ｊ＋１〕のメモリセルの対をなす
ＭＯＳトランジスタのゲートが接続される。奇数列〔２
ｊ＋１〕への一対のビット線ＢＬ（２ｊ＋１），ＢＬ
（２（ｊ＋１））にはこの列に配置され且つ奇数行目の
ワード線で駆動される各メモリセルの一対のＭＯＳトラ
ンジスタのソース／ドレインの他方がそれぞれ接続され
る。
【００１７】このようにして、本実施形態によるＤＲＡ
Ｍのメモリセルアレイにおいては、隣接するメモリセル
列〔２ｊ−１〕と〔２ｊ〕及び〔２ｊ〕と〔２ｊ＋１〕
が各々ビット線ＢＬ（２ｊ）とＢＬ（２ｊ＋１）を共通
に情報信号線として共用する。各列のビット線対ＢＬ
（２ｊ−１）とＢＬ（２ｊ）及びＢＬ（２ｊ）とＢＬ
（２ｊ＋１）は、一端で各々対をなす伝達用ｎチャネル
ＭＯＳトランジスタＮ１，Ｎ２及びＮ３，Ｎ４を通じて
一対の駆動用ｎチャネルＭＯＳトランジスタＮＦ１，Ｎ
Ｆ２が互いに他のドレインにゲートが接続されて構成さ
れる第１のフリップフロップ回路の相補的入出力接点
（センスノード）ａ，ｂに接続される。一方の対の伝達
用ｎチャネルＭＯＳトランジスタＮ１，Ｎ２のゲートは
奇数行のワード線が駆動された時に同期して駆動される
クロック信号φ（２ｗ＋１）で駆動され、奇数列のビッ
ト線対ＢＬ（２ｊ−１），ＢＬ（２ｊ）の情報信号が第
１のフリップフロップ回路のセンスノードａ，ｂに伝達
される。他方の対の伝達用ｎチャネルＭＯＳトランジス
タＮ３，Ｎ４のゲートは偶数行のワード線が駆動された
時に同期して駆動されるクロック信号φ（２ｗ）で駆動
され、偶数列のビット線対ＢＬ（２ｊ），ＢＬ（２ｊ＋
１）の情報信号が第１のフリップフロップ回路のセンス
ノードａ，ｂに伝達される。
Ｍのメモリセルアレイにおいては、隣接するメモリセル
列〔２ｊ−１〕と〔２ｊ〕及び〔２ｊ〕と〔２ｊ＋１〕
が各々ビット線ＢＬ（２ｊ）とＢＬ（２ｊ＋１）を共通
に情報信号線として共用する。各列のビット線対ＢＬ
（２ｊ−１）とＢＬ（２ｊ）及びＢＬ（２ｊ）とＢＬ
（２ｊ＋１）は、一端で各々対をなす伝達用ｎチャネル
ＭＯＳトランジスタＮ１，Ｎ２及びＮ３，Ｎ４を通じて
一対の駆動用ｎチャネルＭＯＳトランジスタＮＦ１，Ｎ
Ｆ２が互いに他のドレインにゲートが接続されて構成さ
れる第１のフリップフロップ回路の相補的入出力接点
（センスノード）ａ，ｂに接続される。一方の対の伝達
用ｎチャネルＭＯＳトランジスタＮ１，Ｎ２のゲートは
奇数行のワード線が駆動された時に同期して駆動される
クロック信号φ（２ｗ＋１）で駆動され、奇数列のビッ
ト線対ＢＬ（２ｊ−１），ＢＬ（２ｊ）の情報信号が第
１のフリップフロップ回路のセンスノードａ，ｂに伝達
される。他方の対の伝達用ｎチャネルＭＯＳトランジス
タＮ３，Ｎ４のゲートは偶数行のワード線が駆動された
時に同期して駆動されるクロック信号φ（２ｗ）で駆動
され、偶数列のビット線対ＢＬ（２ｊ），ＢＬ（２ｊ＋
１）の情報信号が第１のフリップフロップ回路のセンス
ノードａ，ｂに伝達される。
【００１８】センスノードａ，ｂは、Ｙデコーダで駆動
される伝達用ｎチャネルＭＯＳトランジスタＮＴ１，Ｎ
Ｔ２を通じて相補的な信号バスＩ／Ｏ，Ｉ／Ｏ’と情報
信号の送受を実行する。フリップフロップ回路の共通の
ソースは、他の列のｎチャネルＭＯＳトランジスタのフ
リップフロップ回路と共通のソースラインＳＮを通じ
て、２種のセンス信号φｓ１，φｓ２でゲートが駆動さ
れるｎチャネルＭＯＳトランジスタＮＳ１，ＮＳ２の共
通のドレインに接続される。これらＭＯＳトランジスタ
ＮＳ１，ＮＳ２のソースは基準電位ＧＮＤに接続され
る。ソースラインＳＮは、プリチャージパルスφｐでゲ
ートが駆動されるプリチャージ用ＭＯＳトランジスタＮ
Ｐ１のソースに接続され、プリチャージ時にこのＭＯＳ
トランジスタＮＰ１のドレインに接続される電源ライン
Ｖicc に充電される。
される伝達用ｎチャネルＭＯＳトランジスタＮＴ１，Ｎ
Ｔ２を通じて相補的な信号バスＩ／Ｏ，Ｉ／Ｏ’と情報
信号の送受を実行する。フリップフロップ回路の共通の
ソースは、他の列のｎチャネルＭＯＳトランジスタのフ
リップフロップ回路と共通のソースラインＳＮを通じ
て、２種のセンス信号φｓ１，φｓ２でゲートが駆動さ
れるｎチャネルＭＯＳトランジスタＮＳ１，ＮＳ２の共
通のドレインに接続される。これらＭＯＳトランジスタ
ＮＳ１，ＮＳ２のソースは基準電位ＧＮＤに接続され
る。ソースラインＳＮは、プリチャージパルスφｐでゲ
ートが駆動されるプリチャージ用ＭＯＳトランジスタＮ
Ｐ１のソースに接続され、プリチャージ時にこのＭＯＳ
トランジスタＮＰ１のドレインに接続される電源ライン
Ｖicc に充電される。
【００１９】同様に、各列のビット線対ＢＬ（２ｊ−
１）とＢＬ（２ｊ）及びＢＬ（２ｊ）とＢＬ（２ｊ＋
１）は、他端で各々対をなす伝達用ｐチャネルＭＯＳト
ランジスタＰ１，Ｐ２及びＰ３，Ｐ４を通じて一対の駆
動用ｐチャネルＭＯＳトランジスタＰＦ１，ＰＦ２が互
いに他のドレインにゲートが接続されて構成される第２
のフリップフロップ回路の相補的入出力接点（センスノ
ード）ｃ，ｄに接続される。フリップフロップ回路の共
通のソースは、他の列のｐチャネルＭＯＳトランジスタ
のフリップフロップ回路と共通のソースラインＳＰを通
じて、唯一のセンス信号φ’ｓ２でゲートが駆動される
ｐチャネルＭＯＳトランジスタＰＳ１のドレインに接続
される。このＭＯＳトランジスタＰＳ１のソースは電源
ラインＶiccに接続される。ソースラインＳＰは、プリ
チャージパルスφｐでゲートが駆動されるプリチャージ
用ｎチャネルＭＯＳトランジスタＮＰ２のドレインに接
続され、その電位がプリチャージ時にこのＭＯＳトラン
ジスタＮＰ２のソースに接続される基準電位ＧＮＤに下
降する。
１）とＢＬ（２ｊ）及びＢＬ（２ｊ）とＢＬ（２ｊ＋
１）は、他端で各々対をなす伝達用ｐチャネルＭＯＳト
ランジスタＰ１，Ｐ２及びＰ３，Ｐ４を通じて一対の駆
動用ｐチャネルＭＯＳトランジスタＰＦ１，ＰＦ２が互
いに他のドレインにゲートが接続されて構成される第２
のフリップフロップ回路の相補的入出力接点（センスノ
ード）ｃ，ｄに接続される。フリップフロップ回路の共
通のソースは、他の列のｐチャネルＭＯＳトランジスタ
のフリップフロップ回路と共通のソースラインＳＰを通
じて、唯一のセンス信号φ’ｓ２でゲートが駆動される
ｐチャネルＭＯＳトランジスタＰＳ１のドレインに接続
される。このＭＯＳトランジスタＰＳ１のソースは電源
ラインＶiccに接続される。ソースラインＳＰは、プリ
チャージパルスφｐでゲートが駆動されるプリチャージ
用ｎチャネルＭＯＳトランジスタＮＰ２のドレインに接
続され、その電位がプリチャージ時にこのＭＯＳトラン
ジスタＮＰ２のソースに接続される基準電位ＧＮＤに下
降する。
【００２０】第１のフリップフロップ回路への信号伝達
と同様に、ｐチャネルＭＯＳトランジスタを用いる第２
のフリップフロップ回路に対しても、一方の対の伝達用
ｐチャネルＭＯＳトランジスタＰ１，Ｐ２のゲートは奇
数行のワード線が駆動したときに同期して駆動されるク
ロック信号φ’（２ｗ＋１）で駆動され、奇数列のビッ
ト線対ＢＬ（２ｊ−１），ＢＬ（２ｊ）の情報信号が第
１のフリップフロップ回路のセンスノードｃ，ｄに伝達
される。他方の対の伝達用ｐチャネルＭＯＳトランジス
タＰ３，Ｐ４のゲートは偶数行のワード線が駆動された
時に同期して駆動されるクロック信号φ’（２ｗ）で駆
動され、偶数列のビット線対ＢＬ（２ｊ），ＢＬ（２ｊ
＋１）の情報信号が第２のフリップフロップ回路のセン
スノードｃ，ｄに伝達される。各列のビット線対は一部
でプリチャージパルスでゲートが駆動され、ソース／ド
レインが各々隣接するビット線に接続される平衡用ｎチ
ャネルＭＯＳトランジスタＮＥ１，ＮＥ２，ＮＥ３・・
・でプリチャージ時に同一電位に保たれる。
と同様に、ｐチャネルＭＯＳトランジスタを用いる第２
のフリップフロップ回路に対しても、一方の対の伝達用
ｐチャネルＭＯＳトランジスタＰ１，Ｐ２のゲートは奇
数行のワード線が駆動したときに同期して駆動されるク
ロック信号φ’（２ｗ＋１）で駆動され、奇数列のビッ
ト線対ＢＬ（２ｊ−１），ＢＬ（２ｊ）の情報信号が第
１のフリップフロップ回路のセンスノードｃ，ｄに伝達
される。他方の対の伝達用ｐチャネルＭＯＳトランジス
タＰ３，Ｐ４のゲートは偶数行のワード線が駆動された
時に同期して駆動されるクロック信号φ’（２ｗ）で駆
動され、偶数列のビット線対ＢＬ（２ｊ），ＢＬ（２ｊ
＋１）の情報信号が第２のフリップフロップ回路のセン
スノードｃ，ｄに伝達される。各列のビット線対は一部
でプリチャージパルスでゲートが駆動され、ソース／ド
レインが各々隣接するビット線に接続される平衡用ｎチ
ャネルＭＯＳトランジスタＮＥ１，ＮＥ２，ＮＥ３・・
・でプリチャージ時に同一電位に保たれる。
【００２１】図２に示すように、時刻ｔ１以前にプリチ
ャージパルスφｐが正の高電位（＋１．２Ｖ）であるた
め、このパルスで駆動されるｎチャネルＭＯＳトランジ
スタＮＥ１，ＮＥ２，ＮＥ３・・・が各ビット線対を導
通させてビット線電位ＶＢＬが＋０．６Ｖの同電位とな
る。全ビット線は、伝達用ＭＯＳトランジスタＮ１，Ｎ
２，Ｎ３，Ｎ４，Ｐ１，Ｐ２，Ｐ３，Ｐ４が各々の駆動
パルスで遮断状態にあるために第１，第２のフリップフ
ロップ回路のセンス回路から切り離されている。
ャージパルスφｐが正の高電位（＋１．２Ｖ）であるた
め、このパルスで駆動されるｎチャネルＭＯＳトランジ
スタＮＥ１，ＮＥ２，ＮＥ３・・・が各ビット線対を導
通させてビット線電位ＶＢＬが＋０．６Ｖの同電位とな
る。全ビット線は、伝達用ＭＯＳトランジスタＮ１，Ｎ
２，Ｎ３，Ｎ４，Ｐ１，Ｐ２，Ｐ３，Ｐ４が各々の駆動
パルスで遮断状態にあるために第１，第２のフリップフ
ロップ回路のセンス回路から切り離されている。
【００２２】プリチャージパルスφｐによりｎチャネル
ＭＯＳトランジスタＮＰ１がオンとなると第１のセンス
回路の共通ソースラインＳＮが＋１．２Ｖの電源電位
（Ｖicc ）となり、ｎチャネルＭＯＳトランジスタＮＰ
２がオンとなると第２のセンス回路の共通ソースライン
ＳＰが０Ｖの基準電位となる。時刻ｔ１でプリチャージ
パルスφｐの電位が０Ｖに下降し、このパルスで駆動さ
れているｎチャネルＭＯＳトランジスタが遮断状態（オ
フ）となり、その後、時刻ｔ２でワード線駆動パルスφ
ｗが駆動され、電位が＋１．６Ｖまで上昇する。ワード
線駆動パルスφｗの駆動でメモリセルのｎチャネルＭＯ
ＳトランジスタＱｎ１，Ｑｎ２，Ｑｎ３，Ｑｎ４がオン
となり、メモリキャパシタＣ１，Ｃ２の情報がビット線
対ＢＬ（２ｊ）とＢＬ（２ｊ＋１）及びＢＬ（２（ｊ＋
１））とＢＬ（（２ｊ＋１）＋１）に生じ、ビット線対
の電位ＶＢＬは一方が”ｈ”で他方が”ｌ”の約０．２
Ｖの微小電位差を生じる。時刻ｔ２と同時もしくは若干
遅れた時刻ｔ３で第１のセンス回路への伝達用ｎチャネ
ルＭＯＳトランジスタＮ３，Ｎ４の駆動パルスφ２ｗが
上昇し、これらのトランジスタをオンにして、微小電位
差が第１のセンス回路のセンスノードａ，ｂに供給され
る。この場合、時刻ｔ３より若干遅れた時刻ｔ４に第１
のセンスパルスφｓ１が立ち上がり、電流能力の小さい
ｎチャネルＭＯＳトランジスタＮＳ１がオンとなる。
ＭＯＳトランジスタＮＰ１がオンとなると第１のセンス
回路の共通ソースラインＳＮが＋１．２Ｖの電源電位
（Ｖicc ）となり、ｎチャネルＭＯＳトランジスタＮＰ
２がオンとなると第２のセンス回路の共通ソースライン
ＳＰが０Ｖの基準電位となる。時刻ｔ１でプリチャージ
パルスφｐの電位が０Ｖに下降し、このパルスで駆動さ
れているｎチャネルＭＯＳトランジスタが遮断状態（オ
フ）となり、その後、時刻ｔ２でワード線駆動パルスφ
ｗが駆動され、電位が＋１．６Ｖまで上昇する。ワード
線駆動パルスφｗの駆動でメモリセルのｎチャネルＭＯ
ＳトランジスタＱｎ１，Ｑｎ２，Ｑｎ３，Ｑｎ４がオン
となり、メモリキャパシタＣ１，Ｃ２の情報がビット線
対ＢＬ（２ｊ）とＢＬ（２ｊ＋１）及びＢＬ（２（ｊ＋
１））とＢＬ（（２ｊ＋１）＋１）に生じ、ビット線対
の電位ＶＢＬは一方が”ｈ”で他方が”ｌ”の約０．２
Ｖの微小電位差を生じる。時刻ｔ２と同時もしくは若干
遅れた時刻ｔ３で第１のセンス回路への伝達用ｎチャネ
ルＭＯＳトランジスタＮ３，Ｎ４の駆動パルスφ２ｗが
上昇し、これらのトランジスタをオンにして、微小電位
差が第１のセンス回路のセンスノードａ，ｂに供給され
る。この場合、時刻ｔ３より若干遅れた時刻ｔ４に第１
のセンスパルスφｓ１が立ち上がり、電流能力の小さい
ｎチャネルＭＯＳトランジスタＮＳ１がオンとなる。
【００２３】このｎチャネルＭＯＳトランジスタＮＳ１
の導通状態への移行でビット線対の電位差が拡大し、そ
の後時刻ｔ５で駆動パルスφ’２ｗの電位が下降して、
第２のセンス回路への伝達用ｐチャネルＭＯＳトランジ
スタＰ３，Ｐ４が駆動されてオンとなり、拡大している
ビット線の電位差が第２のセンス回路のセンスノード
ｃ，ｄに伝達される。時刻ｔ５と同時もしくは若干遅れ
の時刻ｔ６に第１及び第２のセンス回路のソースライン
の電位差が急速に拡大するため、第２のセンスパルスφ
ｓ２の電位が上昇して電流能力の大きいｎチャネルＭＯ
ＳトランジスタＮＳ２がオンとなってソースラインＳＮ
が０Ｖの基準電位に下降する。それと同時に、第２のセ
ンスパルスφｓ２と相補的な位相関係にある第３のセン
スパルスφ’ｓ２が下降して電流能力の大きいｐチャネ
ルＭＯＳトランジスタＰＳ１がオンとなって第２のセン
ス回路のソースラインの電位が１．２Ｖの電源電位に上
昇する。
の導通状態への移行でビット線対の電位差が拡大し、そ
の後時刻ｔ５で駆動パルスφ’２ｗの電位が下降して、
第２のセンス回路への伝達用ｐチャネルＭＯＳトランジ
スタＰ３，Ｐ４が駆動されてオンとなり、拡大している
ビット線の電位差が第２のセンス回路のセンスノード
ｃ，ｄに伝達される。時刻ｔ５と同時もしくは若干遅れ
の時刻ｔ６に第１及び第２のセンス回路のソースライン
の電位差が急速に拡大するため、第２のセンスパルスφ
ｓ２の電位が上昇して電流能力の大きいｎチャネルＭＯ
ＳトランジスタＮＳ２がオンとなってソースラインＳＮ
が０Ｖの基準電位に下降する。それと同時に、第２のセ
ンスパルスφｓ２と相補的な位相関係にある第３のセン
スパルスφ’ｓ２が下降して電流能力の大きいｐチャネ
ルＭＯＳトランジスタＰＳ１がオンとなって第２のセン
ス回路のソースラインの電位が１．２Ｖの電源電位に上
昇する。
【００２４】これらのセンス回路の動作により、それぞ
れのセンス回路のセンスノードの電位差が、ビット線対
の電位ＶＢＬの１．２Ｖのハイレベルと０Ｖのロウレベ
ルに拡大する。この電位差は、ワード線駆動パルスφｗ
が高電位に駆動されているためにメモリセルのメモリキ
ャパシタＣ１，Ｃ２・・・を各センス回路からリフレッ
シュして読み出し前の情報が再生される。メモリセルの
情報は、第１のセンス回路のセンスノードａ，ｂと相補
的入出力線Ｉ／Ｏ，Ｉ／Ｏ’を連絡する伝達用ｎチャネ
ルＭＯＳトランジスタＮＴ１，ＮＴ２のゲートをデコー
ダＹ−ＤＥＣからの信号で選択的に駆動することにより
外部と出入りする。
れのセンス回路のセンスノードの電位差が、ビット線対
の電位ＶＢＬの１．２Ｖのハイレベルと０Ｖのロウレベ
ルに拡大する。この電位差は、ワード線駆動パルスφｗ
が高電位に駆動されているためにメモリセルのメモリキ
ャパシタＣ１，Ｃ２・・・を各センス回路からリフレッ
シュして読み出し前の情報が再生される。メモリセルの
情報は、第１のセンス回路のセンスノードａ，ｂと相補
的入出力線Ｉ／Ｏ，Ｉ／Ｏ’を連絡する伝達用ｎチャネ
ルＭＯＳトランジスタＮＴ１，ＮＴ２のゲートをデコー
ダＹ−ＤＥＣからの信号で選択的に駆動することにより
外部と出入りする。
【００２５】その後、時刻ｔ７でワード線駆動パルスφ
ｗが下降することによりメモリセルがビット線から遮断
され、続いて時刻ｔ８でパルスφ２ｗ，φ’２ｗが切り
替わり、ビット線とセンス回路とを導通していた伝達用
ｎチャネルＭＯＳトランジスタＮ３，Ｎ４及びｐチャネ
ルＭＯＳトランジスタＰ３，Ｐ４が遮断状態となり、時
刻ｔ９でセンスパルスφｓ１，φｓ２，φ’ｓ２が反転
してＭＯＳトランジスタＮＳ１，ＮＳ２，ＰＳ１が遮断
状態となり、時刻ｔ１０でプリチャージパルスφｐが高
電位に復帰して各ノードが初期状態となる。即ち、ビッ
ト線の電位ＶＢＬは、ビット線対の電位差が平衡用ｎチ
ャネルＭＯＳトランジスタＮＥ１，ＮＥ２・・・が駆動
されて導通状態となることにより、ハイレベル・ロウレ
ベルが急速に平均化されて＋０．６Ｖの中間電位で平衡
する。
ｗが下降することによりメモリセルがビット線から遮断
され、続いて時刻ｔ８でパルスφ２ｗ，φ’２ｗが切り
替わり、ビット線とセンス回路とを導通していた伝達用
ｎチャネルＭＯＳトランジスタＮ３，Ｎ４及びｐチャネ
ルＭＯＳトランジスタＰ３，Ｐ４が遮断状態となり、時
刻ｔ９でセンスパルスφｓ１，φｓ２，φ’ｓ２が反転
してＭＯＳトランジスタＮＳ１，ＮＳ２，ＰＳ１が遮断
状態となり、時刻ｔ１０でプリチャージパルスφｐが高
電位に復帰して各ノードが初期状態となる。即ち、ビッ
ト線の電位ＶＢＬは、ビット線対の電位差が平衡用ｎチ
ャネルＭＯＳトランジスタＮＥ１，ＮＥ２・・・が駆動
されて導通状態となることにより、ハイレベル・ロウレ
ベルが急速に平均化されて＋０．６Ｖの中間電位で平衡
する。
【００２６】以上説明したように、上述の構成及び機能
を備えた本実施形態のＤＲＡＭによれば、２トランジス
タ型のメモリセルを用いるため、メモリキャパシタに保
持された情報信号をビット線対に導出でき、低電圧で安
定な動作を行うことが可能であり、高速化もできる。ビ
ット線は隣接列で共用され、且つセンス回路が隣接列で
共通化されるため、高密度のＤＲＡＭが実現される。
を備えた本実施形態のＤＲＡＭによれば、２トランジス
タ型のメモリセルを用いるため、メモリキャパシタに保
持された情報信号をビット線対に導出でき、低電圧で安
定な動作を行うことが可能であり、高速化もできる。ビ
ット線は隣接列で共用され、且つセンス回路が隣接列で
共通化されるため、高密度のＤＲＡＭが実現される。
【００２７】更に、このＤＲＡＭによれば、第１及び第
２のセンス回路が各々個別に動作し、感度の高いｎチャ
ネルＭＯＳトランジスタを用いた第１のセンス回路をセ
ンス初期に動作させてビット線対の電位差を増幅させた
後、ｐチャネルＭＯＳトランジスタを用いた第２のセン
ス回路を動作させて電源電圧レベルまでの増幅を加速す
る。通常、ＣＭＯＳセンスアンプでは、ｎチャネルＭＯ
Ｓトランジスタに比してｐチャネルＭＯＳトランジスタ
の方が製造時における電気特性のバラツキが大きいた
め、ゲーテッド・フリップフロップ回路を構成するｐチ
ャネルＭＯＳトランジスタのゲート長をｎチャネルＭＯ
Ｓトランジスタのそれより長く設計する。この方法で
は、設計上困難となるのみならず、ｐチャネルＭＯＳト
ランジスタのセンス回路の増幅利得が引き下がることに
なる。それに対して、本実施形態のＤＲＡＭによれば、
ｐチャネルＭＯＳトランジスタを用いる第２のセンス回
路が第１のセンス回路で信号電位差をある程度増幅させ
た後に活性化するため、同一ゲート長の設計で確実なセ
ンス動作と電源電圧までの信号増幅を短時間で実現でき
る。
２のセンス回路が各々個別に動作し、感度の高いｎチャ
ネルＭＯＳトランジスタを用いた第１のセンス回路をセ
ンス初期に動作させてビット線対の電位差を増幅させた
後、ｐチャネルＭＯＳトランジスタを用いた第２のセン
ス回路を動作させて電源電圧レベルまでの増幅を加速す
る。通常、ＣＭＯＳセンスアンプでは、ｎチャネルＭＯ
Ｓトランジスタに比してｐチャネルＭＯＳトランジスタ
の方が製造時における電気特性のバラツキが大きいた
め、ゲーテッド・フリップフロップ回路を構成するｐチ
ャネルＭＯＳトランジスタのゲート長をｎチャネルＭＯ
Ｓトランジスタのそれより長く設計する。この方法で
は、設計上困難となるのみならず、ｐチャネルＭＯＳト
ランジスタのセンス回路の増幅利得が引き下がることに
なる。それに対して、本実施形態のＤＲＡＭによれば、
ｐチャネルＭＯＳトランジスタを用いる第２のセンス回
路が第１のセンス回路で信号電位差をある程度増幅させ
た後に活性化するため、同一ゲート長の設計で確実なセ
ンス動作と電源電圧までの信号増幅を短時間で実現でき
る。
【００２８】
【発明の効果】本発明の半導体記憶集積回路によれば、
高密度にメモリセル及びセンス回路が集積され、しかも
低電圧化且つ高速化が進んでも安定な動作が可能とな
る。
高密度にメモリセル及びセンス回路が集積され、しかも
低電圧化且つ高速化が進んでも安定な動作が可能とな
る。
【図１】本発明の実施形態におけるＤＲＡＭの主構成を
示す概略回路図である。
示す概略回路図である。
【図２】本発明の実施形態におけるＤＲＡＭの動作時に
おける信号波形を示す特性図である。
おける信号波形を示す特性図である。
Ｑｎ１〜Ｑｎ８，ＮＳ１，ＮＳ２，ＮＴ１，ＮＴ２ ｎ
チャネルＭＯＳトランジスタ Ｃ１〜Ｃ４ メモリキャパシタ ＢＬ（２ｊ−１）〜ＢＬ（２（ｊ＋１）＋１） ビット
線 ＷＬ（２ｎ−３）〜ＷＬ（２（ｎ＋１）） ワード線 Ｎ１〜Ｎ４，ＮＴ１，ＮＴ２ 伝達用ｎチャネルＭＯＳ
トランジスタ ＮＦ１〜ＮＦ４ 駆動用ｎチャネルＭＯＳトランジスタ ＮＰ１，ＮＰ２ プリチャージ用ＭＯＳトランジスタ Ｐ１〜Ｐ４ 伝達用ｐチャネルＭＯＳトランジスタ ＰＳ１ ｐチャネルＭＯＳトランジスタ ＰＦ１，ＰＦ２ 駆動用ｐチャネルＭＯＳトランジスタ ＮＥ１〜ＮＥ４ 平衡用ｎチャネルＭＯＳトランジスタ
チャネルＭＯＳトランジスタ Ｃ１〜Ｃ４ メモリキャパシタ ＢＬ（２ｊ−１）〜ＢＬ（２（ｊ＋１）＋１） ビット
線 ＷＬ（２ｎ−３）〜ＷＬ（２（ｎ＋１）） ワード線 Ｎ１〜Ｎ４，ＮＴ１，ＮＴ２ 伝達用ｎチャネルＭＯＳ
トランジスタ ＮＦ１〜ＮＦ４ 駆動用ｎチャネルＭＯＳトランジスタ ＮＰ１，ＮＰ２ プリチャージ用ＭＯＳトランジスタ Ｐ１〜Ｐ４ 伝達用ｐチャネルＭＯＳトランジスタ ＰＳ１ ｐチャネルＭＯＳトランジスタ ＰＦ１，ＰＦ２ 駆動用ｐチャネルＭＯＳトランジスタ ＮＥ１〜ＮＥ４ 平衡用ｎチャネルＭＯＳトランジスタ
Claims (6)
- 【請求項１】 一対のアクセストランジスタと、当該一
対のアクセストランジスタ間で各アクセストランジスタ
のソース／ドレインの一方と接続されてなるメモリキャ
パシタとを有してメモリセルが構成され、前記各メモリ
セルが行列状に配されてなる半導体記憶集積回路であっ
て、 所定のメモリセル行において、当該メモリセル行への一
対のワード線の各々のワード線に前記各メモリセルのゲ
ートが交互に接続されるとともに、 所定のメモリセル列において、当該メモリセル列の一対
のビット線の各々のビット線は、前記メモリセル列に隣
接するメモリセル列と共通とされ、前記各アクセストラ
ンジスタのソース／ドレインの他方と接続されており、 隣接するメモリセル列に共通となるように配され、各メ
モリセル列の前記一対のビット線の情報信号を前記一対
のワード線の各ワード線による異なるタイミングに応じ
て導通させるセンス回路を備えたことを特徴とする半導
体記憶集積回路。 - 【請求項２】 前記センス回路は、ｎチャネル型トラン
ジスタによるゲート動作型の第１のフリップフロップ回
路と、ｐチャネル型トランジスタによるゲート動作型の
第２のフリップフロップ回路とを有して構成されている
ことを特徴とする請求項１に記載の半導体記憶集積回
路。 - 【請求項３】 前記第１のフリップフロップ回路は、セ
ンス動作時に前記第２のフリップフロップ回路と異なる
タイミングで活性化されることを特徴とする請求項２に
記載の半導体記憶集積回路。 - 【請求項４】 前記第１のフリップフロップ回路は、セ
ンス動作時に前記第２のフリップフロップ回路に先行し
て活性化されることを特徴とする請求項２に記載の半導
体記憶集積回路。 - 【請求項５】 前記第１のフリップフロップ回路の前記
ｎチャネル型トランジスタのゲート長は、前記第２のフ
リップフロップ回路の前記ｐチャネル型トランジスタの
ゲート長と略等しいことを特徴とする請求項２〜４のい
ずれか１項に記載の半導体記憶集積回路。 - 【請求項６】 前記第１のフリップフロップ回路の相補
的入力ノードは所定のメモリセル列の前記一対のビット
線との間に第１のタイミングで制御される一対の第１の
伝達トランジスタを備えるとともに、 前記第２のフリップフロップ回路の相補的入力ノードは
所定のメモリセル列の前記一対のビット線との間に前記
第１のタイミングより遅れる第２のタイミングで制御さ
れる一対の第２の伝達トランジスタを備えたことを特徴
とする請求項２〜５のいずれか１項に記載の半導体記憶
集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10044353A JPH11232868A (ja) | 1998-02-10 | 1998-02-10 | 半導体記憶集積回路 |
| US09/241,748 US5943279A (en) | 1998-02-10 | 1999-02-01 | Semiconductor memory integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10044353A JPH11232868A (ja) | 1998-02-10 | 1998-02-10 | 半導体記憶集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11232868A true JPH11232868A (ja) | 1999-08-27 |
Family
ID=12689161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10044353A Pending JPH11232868A (ja) | 1998-02-10 | 1998-02-10 | 半導体記憶集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5943279A (ja) |
| JP (1) | JPH11232868A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004281736A (ja) * | 2003-03-17 | 2004-10-07 | Nec Electronics Corp | 半導体記憶装置 |
| JPWO2019106989A1 (ja) * | 2017-11-28 | 2020-12-17 | ソニーセミコンダクタソリューションズ株式会社 | 表示装置及び電子機器 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003223788A (ja) * | 2002-01-29 | 2003-08-08 | Hitachi Ltd | 半導体集積回路装置 |
| EP1359588A3 (en) * | 2002-04-30 | 2005-11-30 | STMicroelectronics Pvt. Ltd | Memory architecture for increased speed and reduced power consumption |
| US6888187B2 (en) * | 2002-08-26 | 2005-05-03 | International Business Machines Corporation | DRAM cell with enhanced SER immunity |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6116099A (ja) * | 1984-06-29 | 1986-01-24 | Sharp Corp | ダイナミック型半導体記憶装置 |
| JPS61240497A (ja) * | 1985-04-17 | 1986-10-25 | Sanyo Electric Co Ltd | 半導体メモリ |
| JPS6265295A (ja) * | 1985-09-13 | 1987-03-24 | Sanyo Electric Co Ltd | ダイナミツクメモリ |
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