JP2001167573A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2001167573A
JP2001167573A JP34619899A JP34619899A JP2001167573A JP 2001167573 A JP2001167573 A JP 2001167573A JP 34619899 A JP34619899 A JP 34619899A JP 34619899 A JP34619899 A JP 34619899A JP 2001167573 A JP2001167573 A JP 2001167573A
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Japan
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node
transistor
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semiconductor memory
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JP34619899A
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Chikayoshi Morishima
哉圭 森嶋
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 データ保持の安定性が向上した半導体記憶装
置を提供する。 【解決手段】 待機時においては、ビット線ＢＬ１、／
ＢＬ１をプリチャージしておき、ワード線ＷＬ１、ＷＬ
２の電位を接地電位よりやや高い電位に設定する。ノー
ドＮ５〜Ｎ８のうちＨレベルを保持するノードにアクセ
ストランジスタを介して安定した保持電流が流れるた
め、安定してデータを保持することができる。なお、ア
クセス時においては、選択するワード線はＨレベルにさ
れ、非選択のワード線は接地電位にされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的にはリフレッシュ動作が不要なスタ
ティック型の半導体記憶装置に関する。
【０００２】
【従来の技術】技術の進展とともに、電気機器が扱う情
報の情報量もますます増大している。したがって、半導
体記憶装置もより大容量のものが要求されている。
【０００３】ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）は、メモリセル１ビットあたり２個の回路素子
で構成でき、大容量の半導体記憶装置を実現するのに最
も適している。一方、スタティック型ランダムアクセス
メモリ（ＳＲＡＭ）は、速度と消費電力の点でＤＲＡＭ
より優れており、また、リフレッシュ動作が不要なた
め、使いやすいという特徴がある。したがって、ＳＲＡ
Ｍは、性能第一の分野や、複雑な制御をすることができ
ない小規模なメモリシステムで盛んに用いられている。
【０００４】ＳＲＡＭは、１ビットのメモリセルあたり
通常６個の素子を必要とする。高抵抗負荷型セルの場合
には、４個のＭＯＳトランジスタと２個の高抵抗が１ビ
ットのメモリセルを形成する。
【０００５】しかし、１ビット当りの必要素子数が多い
ため、大容量の半導体記憶装置を実現するにはＤＲＡＭ
に比べて著しく不利であった。
【０００６】これに対し、データ保持のための高抵抗素
子を備える代わりに、ビット線をプリチャージしてお
き、アクセストランジスタに流れるリーク電流によって
データを保持するＳＲＡＭが提案されている。
【０００７】図１４は、従来の半導体記憶装置５０１の
構成を示すブロック図である。図１４を参照して、半導
体記憶装置５０１は、行列状に配置されるメモリセルＭ
１１、Ｍ２１、Ｍ３１およびＭ４１を含むメモリアレイ
ＭＡと、メモリセルＭ１１、Ｍ２１を選択するワード線
ＷＬ１と、メモリセルＭ３１、Ｍ４１を選択するワード
線ＷＬ２と、メモリセルＭ１１、Ｍ３１に対応して設け
られるビット線ＢＬ１、／ＢＬ１と、メモリセルＭ２
１、Ｍ４１に対応して設けられるビット線ＢＬ２、／Ｂ
Ｌ２と、クロック信号Ｔに応じてビット線ＢＬ１、／Ｂ
Ｌ１、ＢＬ２および／ＢＬ２をプリチャージするプリチ
ャージ回路５１０とを含む。
【０００８】半導体記憶装置５０１は、さらに、クロッ
ク信号Ｔおよび行アドレス信号Ｘに応じてワード線ＷＬ
１、ＷＬ２を活性化するロウデコード回路５０４と、ク
ロック信号Ｔおよび列アドレス信号Ｙに応じてカラム選
択信号ＤＹ１、ＤＹ２を出力するカラムデコード回路５
０６と、カラム選択信号ＤＹ１、ＤＹ２に応じてビット
線ＢＬ１、ＢＬ２のいずれかをデータ線ＤＬに接続しビ
ット線／ＢＬ１、／ＢＬ２のいずれかをデータ線／ＤＬ
に接続するトランスファーゲート回路５１１と、書込制
御信号ＷＥに応じて入出力データ信号ＤＱをメモリセル
に書込み、データ読出時にはメモリセルから読出された
データを入出力データ信号ＤＱとして出力する読出書込
回路５０８とを含む。
【０００９】ここでは、簡単のために、メモリセルアレ
イは２行２列のメモリセルを含むものとしたが、実際に
は、マトリックス状に配列されたより多くのメモリセル
を含んでいる。
【００１０】図１５は、図１４に示したメモリセルＭ１
１、Ｍ３１の構成を示す回路図である。
【００１１】図１５を参照して、メモリセルＭ１１は、
ビット線ＢＬ１とノードＮ１５との間に接続されゲート
にワード線ＷＬ１が接続されるＮチャネルＭＯＳトラン
ジスタ５７２と、ビット線／ＢＬ１とノードＮ１６との
間に接続されゲートにワード線ＷＬ１が接続されるＮチ
ャネルＭＯＳトランジスタ５７４と、ノードＮ１５と接
地ノードとの間に接続されゲートがノードＮ１６に接続
されるＮチャネルＭＯＳトランジスタ５７６と、ノード
Ｎ１６と接地ノードとの間に接続されゲートがノードＮ
１５に接続されるＮチャネルＭＯＳトランジスタ５７８
とを含む。
【００１２】ＮチャネルＭＯＳトランジスタ５７２、５
７４は、アクセストランジスタと呼ばれ、ＮチャネルＭ
ＯＳトランジスタ５７６、５７８はドライバトランジス
タと呼ばれる。
【００１３】メモリセルＭ３１は、ビット線ＢＬ１とノ
ードＮ１７との間に接続されゲートにワード線ＷＬ２が
接続されるＮチャネルＭＯＳトランジスタ５８２と、ビ
ット線／ＢＬ１とノードＮ１８との間に接続されゲート
にワード線ＷＬ２が接続されるＮチャネルＭＯＳトラン
ジスタ５８４と、ノードＮ１７と接地ノードとの間に接
続されゲートにノードＮ１８が接続されるＮチャネルＭ
ＯＳトランジスタ５８６と、ノードＮ１８と接地ノード
との間に接続されゲートにノードＮ１７が接続されるＮ
チャネルＭＯＳトランジスタ５８８とを含む。
【００１４】図１４に示したメモリセルＭ２１、Ｍ４１
は、図１５に示したメモリセルＭ１１、Ｍ３１の構成に
おいて、ビット線ＢＬ１、／ＢＬ１に代えてそれぞれビ
ット線ＢＬ２、／ＢＬ２が接続されるが、メモリセルの
内部の構成はメモリセルＭ１１、Ｍ３１と同じであるの
で説明は繰返さない。
【００１５】次に、従来の半導体記憶装置の動作を簡単
に説明する。図１４、図１５を参照して、メモリセルＭ
１１は、Ｈ（ハイ）レベルのデータをノードＮ１５の電
位として保持しており、メモリセルＭ３１は、Ｌ（ロ
ー）レベルのデータをノードＮ１７の電位として保持し
ているとする。
【００１６】クロック信号ＴがＬレベルの間は、すべて
のワード線ＷＬ１、ＷＬ２およびカラム選択信号ＤＹ
１、ＤＹ２は接地電位となりいずれのメモリセルも選択
されない。
【００１７】このときには、プリチャージ回路５１０が
含んでいるＰチャネルＭＯＳトランジスタ５１２〜５１
６は導通し、ビット線ＢＬ１、／ＢＬ１、ＢＬ２および
／ＢＬ２はいずれも電源電位に充電される。
【００１８】また、メモリセルＭ１１のノードＮ１５に
保持されているＨレベルのデータは、アクセストランジ
スタであるＮチャネルＭＯＳトランジスタ５７２のリー
ク電流により保持される。
【００１９】つまり、ノードＮ１５の電位は、非活性化
されたＮチャネルＭＯＳトランジスタ５７２、５７６の
それぞれの抵抗値による抵抗分割によって電圧が定ま
る。この電圧が、ＮチャネルＭＯＳトランジスタ５７８
のしきい値電圧より高ければノードＮ１６は接地電位と
なりメモリセルＭ１１の記憶しているデータは保持され
る。
【００２０】クロック信号ＴがＨレベルになると、読出
動作が開始され、ワード線ＷＬ１およびカラム選択信号
ＤＹ１がＨレベルとなる。すると、メモリセルＭ１１が
選択される。
【００２１】ワード線ＷＬ１がＨレベルになると、ビッ
ト線／ＢＬ１からメモリセルＭ１１に対して電流Ｉ１が
流れ込む。一方、ビット線ＢＬ１から接地電位に対して
は、非活性化状態にあるＮチャネルＭＯＳトランジスタ
５７６を通じて接地ノードに対して流れるリーク電流Ｉ
２および非選択状態にあるメモリセルＭ３１に対して流
れ込むリーク電流Ｉ３が流出する。この電流の和は、ビ
ット線／ＢＬ１からメモリセルＭ１１に流れ込む電流に
比べて十分に小さい。したがって、ビット線ＢＬ１とビ
ット線／ＢＬ１には電位差が生ずる。この電位差が、読
出書込回路５０８によって増幅され、入出力データ信号
ＤＱとして外部に出力される。
【００２２】クロック信号Ｔが再びＬレベルになると、
メモリセルへのアクセスが終了する。
【００２３】すべてのワード線ＷＬ１、ＷＬ２とカラム
選択信号ＤＹ１、ＤＹ２は再び接地電位になる。ビット
線ＢＬ１、／ＢＬ１、ＢＬ２および／ＢＬ２はプリチャ
ージ回路５１０により充電され、メモリセルＭ１１のノ
ードＮ１５に保持されているＨレベルのデータもアクセ
ストランジスタであるＮチャネルＭＯＳトランジスタ５
７２のリーク電流により充電される。
【００２４】このように、アクセストランジスタのリー
ク電流を積極的にデータ保持のための電流として利用す
るためにビット線をプリチャージしておく構成をとれ
ば、ＳＲＡＭのメモリセルは１ビット当り４つの素子で
構成可能となる。したがって、６素子のメモリセルを有
するＳＲＡＭよりも大容量のものを作りやすい。また、
ＤＲＡＭのようなリフレッシュ動作が必要ないので、使
いやすいＳＲＡＭが提供できる。
【００２５】
【発明が解決しようとする課題】従来提案されている半
導体記憶装置は、以上説明したように構成され、メモリ
セル内のＨレベルのデータは、アクセストランジスタの
リーク電流により保持していた。
【００２６】しかし、アクセストランジスタのリーク電
流は特性ばらつきが大きい。すなわち、１つのチップの
中にあるたとえば１００万個以上もあるアクセストラン
ジスタのリーク電流がばらつく。このリーク電流が異常
に大きいものがあれば、スタンバイ電流が増大してしま
う。逆に、リーク電流が異常に少ないものがあれば、Ｈ
レベルのデータを保持することができなくなってしま
う。
【００２７】データ保持に必要なリーク電流の値が均一
であるトランジスタを製造するのは困難であるという問
題点があった。
【００２８】この発明の目的は、チップ面積が小さくか
つデータを安定して保持することができる半導体記憶装
置を提供することである。
【００２９】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、半導体基板の主表面に形成される半導体記
憶装置であって、行列状に配列される複数のメモリセル
を含むメモリアレイと、メモリセルの行にそれぞれ対応
して設けられる複数のワード線と、各々が第１、第２の
ビット線を含み、メモリセルの列にそれぞれ対応して設
けられる複数のビット線対とを備え、各メモリセルは、
複数のワード線のいずれか１つにゲートがともに接続さ
れ、第１、第２のビット線をそれぞれ第１、第２の内部
ノードに接続する第１、第２のアクセストランジスタ
と、非活性化電位が与えられている電源ノードと第１の
内部ノードとの間に接続されゲートが第２の内部ノード
に接続される第１のドライバトランジスタと、非活性化
電位が与えられている電源ノードと第２の内部ノードと
の間に接続されゲートが第１の内部ノードに接続される
第２のドライバトランジスタとを含み、メモリアレイに
対してアクセスするときに、行アドレス信号に応じてワ
ード線のいずれか１つを選択し、選択したワード線に活
性化電位を与え、非選択のワード線に非活性化電位を与
え、メモリアレイに対するアクセスが終了したときに
は、複数のワード線に活性化電位と非活性化電位の中間
の中間電位を与える行選択回路と、メモリアレイに対し
てアクセスが終了した後に複数のビット線をプリチャー
ジするプリチャージ回路とをさらに備える。
【００３０】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、第１、第
２のアクセストランジスタは、電界効果型トランジスタ
であり、それぞれバックゲートが第１、第２の内部ノー
ドに接続される。
【００３１】請求項３に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成において、第１のア
クセストランジスタは、主表面に形成される第１のウエ
ル内に形成され、第１のウエルは、第１の内部ノードに
電気的に接続され、第２のアクセストランジスタは、主
表面に形成される第２のウエル内に形成され、第２のウ
エルは、第２の内部ノードに電気的に接続される。
【００３２】請求項４に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、第１のア
クセストランジスタは、主表面上に形成された絶縁膜上
に形成される第１のソース領域と、絶縁膜上に形成され
る第１のドレイン領域と、絶縁膜上に形成され、第１の
ソース領域と第１のドレイン領域の両方に接する第１の
ボディ領域とを含み、第１のボディ領域は、第１の内部
ノードに接続され、第２のアクセストランジスタは、絶
縁膜上に形成される第２のソース領域と、絶縁膜上に形
成される第２のドレイン領域と、絶縁膜上に形成され、
第２のソース領域と第２のドレイン領域の両方に接する
第２のボディ領域とを含み、第２のボディ領域は、第２
の内部ノードに接続される。
【００３３】請求項５に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成に加えて、メモリセ
ルにアクセスするときにワード線のいずれか１つを活性
化する活性化時間を規定するクロックパルスを発生する
内部クロック発生回路をさらに備え、行選択回路は、ク
ロックパルスに応じてワード線のいずれか１つを選択
し、活性化時間は、メモリセルからデータが読み出され
たときに、ビット線対に生じるプリチャージ電圧からの
電位変化が、ＰＮ接合のフラットバンド電圧以下となる
時間である。
【００３４】請求項６に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置の構成において、第１のド
ライバトランジスタは、電界効果型トランジスタであ
り、バックゲートが第２の内部ノードに接続され、第２
のドライバトランジスタは、電界効果型トランジスタで
あり、バックゲートが第１の内部ノードに接続され、活
性化電位と非活性化電位との間の電位差は、ＰＮ接合の
フラットバンド電圧以下である。
【００３５】請求項７に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成において、第１のア
クセストランジスタと第２のドライバトランジスタと
は、主表面に設けられる第１のウエルに形成され、第２
のアクセストランジスタと第１のドライバトランジスタ
とは、主表面に設けられる第２のウエルに形成される。
【００３６】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、第１、第
２のアクセストランジスタは、電界効果型トランジスタ
であり、中間電位は、非活性化電位から活性化電位に向
けて電界効果型トランジスタのしきい値電圧分シフトし
た電位である。
【００３７】請求項９に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、メモリア
レイに対するアクセスは、複数のワード線のうちの１本
を選択する動作を１サイクルとして行なわれ、プリチャ
ージ回路は、１サイクルごとに複数のビット線対をプリ
チャージする。
【００３８】請求項１０に記載の半導体記憶装置は、請
求項１に記載の半導体記憶装置の構成に加えて、各メモ
リセルは、一方端が第１の内部ノードに接続され、他方
端が第１の定電位に結合される第１のキャパシタと、一
方端が第２の内部ノードに接続され、他方端が第２の定
電位に結合される第２のキャパシタとをさらに含む。
【００３９】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００４０】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の構成を示すブロック図であ
る。
【００４１】図１を参照して、半導体記憶装置１は、行
列状に配置されるメモリセルＭ１、Ｍ２、Ｍ３およびＭ
４を含むメモリアレイＭＡと、メモリセルＭ１、Ｍ２を
選択するワード線ＷＬ１と、メモリセルＭ３、Ｍ４を選
択するワード線ＷＬ２と、メモリセルＭ１、Ｍ３に対応
して設けられるビット線ＢＬ１、／ＢＬ１と、メモリセ
ルＭ２、Ｍ４に対応して設けられるビット線ＢＬ２、／
ＢＬ２と、クロック信号Ｔに応じて内部クロック信号Ｉ
ＮＴＴを出力する内部クロック発生回路２とを含む。
【００４２】半導体記憶装置１は、さらに、内部クロッ
ク信号ＩＮＴＴに応じてビット線ＢＬ１、／ＢＬ１、Ｂ
Ｌ２および／ＢＬ２をプリチャージするプリチャージ回
路１０と、内部クロック信号ＩＮＴＴおよび行アドレス
信号Ｘに応じてワード線ＷＬ１、ＷＬ２を活性化するロ
ウデコード回路４と、内部クロック信号ＩＮＴＴおよび
列アドレス信号Ｙに応じてカラム選択信号ＤＹ１、ＤＹ
２を出力するカラムデコード回路６と、カラム選択信号
ＤＹ１、ＤＹ２に応じてビット線ＢＬ１、ＢＬ２のいず
れかをデータ線ＤＬに接続しビット線／ＢＬ１、／ＢＬ
２のいずれかをデータ線／ＤＬに接続するゲート回路１
１と、書込制御信号ＷＥに応じて入出力データ信号ＤＱ
をメモリセルに書込み、データ読出時にはメモリセルか
ら読出されたデータを入出力データ信号ＤＱとして出力
する読出書込回路８とを含む。
【００４３】プリチャージ回路１０は、電源ノードとビ
ット線ＢＬ１との間に接続されゲートに内部クロック信
号ＩＮＴＴを受けるＰチャネルＭＯＳトランジスタ１２
と、電源ノードとビット線／ＢＬ１との間に接続されゲ
ートに内部クロック信号ＩＮＴＴを受けるＰチャネルＭ
ＯＳトランジスタ１４と、電源ノードとビット線ＢＬ２
との間に接続されゲートに内部クロック信号ＩＮＴＴを
受けるＰチャネルＭＯＳトランジスタ１５と、電源ノー
ドとビット線／ＢＬ２との間に接続されゲートに内部ク
ロック信号ＩＮＴＴを受けるＰチャネルＭＯＳトランジ
スタ１６とを含む。
【００４４】ゲート回路１１は、カラム選択信号ＤＹ１
に応じて活性化されビット線ＢＬ１とデータ線ＤＬとを
接続するＮチャネルＭＯＳトランジスタ１７と、カラム
選択信号ＤＹ１に応じて活性化されビット線／ＢＬ１と
データ線／ＤＬとを接続するＮチャネルＭＯＳトランジ
スタ１８と、カラム選択信号ＤＹ２に応じて活性化され
ビット線ＢＬ２とデータ線ＤＬとを接続するＮチャネル
ＭＯＳトランジスタ１９と、カラム選択信号ＤＹ２に応
じて活性化されビット線／ＢＬ２とデータ線／ＤＬとを
接続するＮチャネルＭＯＳトランジスタ２０とを含む。
【００４５】図２は、図１に示した内部クロック発生回
路２の構成を示す回路図である。図２を参照して、内部
クロック発生回路２は、クロック信号Ｔを受けて遅延す
る遅延回路２２と、遅延回路２２の出力を受けて反転す
るインバータ２４と、クロック信号Ｔおよびインバータ
２４の出力を受けるＡＮＤ回路２６とを含む。ＡＮＤ回
路２６は内部クロック信号ＩＮＴＴを出力する。
【００４６】遅延回路２２は、たとえば、直列に接続さ
れた偶数段のインバータで構成される。
【００４７】図３は、図１におけるロウデコード回路４
の構成を示す回路図である。図３を参照して、ロウデコ
ード回路４は、内部クロック信号ＩＮＴＴを受けて反転
するインバータ３２と、インバータ３２の出力を受けて
反転しノードＮ１に出力するインバータ３４と、行アド
レス信号Ｘを受けて反転するインバータ３６と、内部ク
ロック信号ＩＮＴＴに応じてインバータ３４の出力とイ
ンバータ３６の出力のいずれか一方をワード線ＷＬ１に
出力する選択回路３８と、内部クロック信号ＩＮＴＴに
応じて行アドレス信号Ｘとインバータ３４の出力のいず
れか一方をワード線ＷＬ２に出力する選択回路４０とを
含む。
【００４８】インバータ３４は、ソースが接地ノードに
接続されゲートおよびドレインがノードＮ４に接続され
るＮチャネルＭＯＳトランジスタ４６と、電源ノードと
ノードＮ４との間に直列に接続されともにゲートにイン
バータ３２の出力を受けるＰチャネルＭＯＳトランジス
タ４２とＮチャネルＭＯＳトランジスタ４４とを含む。
ＰチャネルＭＯＳトランジスタ４２とＮチャネルＭＯＳ
トランジスタ４４の接続ノードからはインバータ３４の
出力が出力される。この出力はノードＮ１に与えられ
る。
【００４９】選択回路３８は、内部クロック信号ＩＮＴ
Ｔを受けて反転するインバータ４８と、ノードＮ１とノ
ードＮ２との間に接続されゲートに内部クロック信号Ｉ
ＮＴＴを受けるＰチャネルＭＯＳトランジスタ５０と、
ノードＮ１とノードＮ２との間に接続されゲートにイン
バータ４８の出力を受けるＮチャネルＭＯＳトランジス
タ５２と、インバータ３６の出力ノードとノードＮ２と
の間に接続されゲートにインバータ４８の出力を受ける
ＰチャネルＭＯＳトランジスタ５４と、インバータ３６
の出力ノードとノードＮ２との間に接続されゲートに内
部クロック信号ＩＮＴＴを受けるＮチャネルＭＯＳトラ
ンジスタ５６とを含む。
【００５０】選択回路４０は、内部クロック信号ＩＮＴ
Ｔを受けて反転するインバータ５８と、ノードＮ１とノ
ードＮ３との間に接続されゲートに内部クロック信号Ｉ
ＮＴＴを受けるＰチャネルＭＯＳトランジスタ６０と、
ノードＮ１とノードＮ３との間に接続されゲートにイン
バータ５８の出力を受けるＮチャネルＭＯＳトランジス
タ６２と、行アドレス信号Ｘが与えられるノードとノー
ドＮ３との間に接続されゲートにインバータ５８の出力
を受けるＰチャネルＭＯＳトランジスタ６４と、行アド
レス信号Ｘが与えられるノードとノードＮ３との間に接
続されゲートに内部クロック信号ＩＮＴＴを受けるＮチ
ャネルＭＯＳトランジスタ６６とを含む。
【００５１】図４は、図１におけるメモリセルＭ１とメ
モリセルＭ３との構成を示す回路図である。
【００５２】図４を参照して、メモリセルＭ１は、ビッ
ト線ＢＬ１とノードＮ５との間に接続されゲートにワー
ド線ＷＬ１が接続されるＮチャネルＭＯＳトランジスタ
７２と、ビット線／ＢＬ１とノードＮ６との間に接続さ
れゲートにワード線ＷＬ１が接続されるＮチャネルＭＯ
Ｓトランジスタ７４と、ノードＮ５と接地ノードとの間
に接続されゲートがノードＮ６に接続されるＮチャネル
ＭＯＳトランジスタ７６と、ノードＮ６と接地ノードと
の間に接続されゲートがノードＮ５に接続されるＮチャ
ネルＭＯＳトランジスタ７８とを含む。
【００５３】ＮチャネルＭＯＳトランジスタ７２、７４
は、アクセストランジスタと呼ばれ、ＮチャネルＭＯＳ
トランジスタ７６、７８はドライバトランジスタと呼ば
れる。
【００５４】メモリセルＭ３は、ビット線ＢＬ１とノー
ドＮ７との間に接続されゲートにワード線ＷＬ２が接続
されるＮチャネルＭＯＳトランジスタ８２と、ビット線
／ＢＬ１とノードＮ８との間に接続されゲートにワード
線ＷＬ２が接続されるＮチャネルＭＯＳトランジスタ８
４と、ノードＮ７と接地ノードとの間に接続されゲート
にノードＮ８が接続されるＮチャネルＭＯＳトランジス
タ８６と、ノードＮ８と接地ノードとの間に接続されゲ
ートにノードＮ７が接続されるＮチャネルＭＯＳトラン
ジスタ８８とを含む。
【００５５】図１に示したメモリセルＭ２、Ｍ４は、図
４に示したメモリセルＭ１、Ｍ３の構成において、ビッ
ト線ＢＬ１、／ＢＬ１に代えてそれぞれビット線ＢＬ
２、／ＢＬ２が接続されるが、メモリセルの内部の構成
は同じであるので説明は繰返さない。
【００５６】図５は、図１に示した半導体記憶装置１の
動作を説明するための動作波形図である。
【００５７】図１、図５を参照して、まず、メモリセル
Ｍ１のノードＮ５には、初期状態としてＬデータが記憶
されており、メモリセルＭ３のノードＮ７にはＨレベル
のデータが記憶されているものとする。
【００５８】クロック信号ＴがＬレベルの間は、内部ク
ロック信号ＩＮＴＴもＬレベルである。
【００５９】このとき、ロウデコード回路４の内部のノ
ードである図３におけるノードＮ１の電位は、Ｎチャネ
ルＭＯＳトランジスタ４６のしきい値電圧と同じになっ
ている。ＮチャネルＭＯＳトランジスタ４６は、ゲート
とドレインとが接続されているので、ドレインの電位が
しきい値電圧程度まで下がるとＮチャネルＭＯＳトラン
ジスタ４６に流れる電流は小さくなる。このときのノー
ドＮ１の電位は、選択回路３８、４０を介してすべての
ワード線ＷＬ１、ＷＬ２に出力される。
【００６０】図４のノードＮ７に保持されているＨレベ
ルのデータは、ビット線ＢＬ１からＮチャネルＭＯＳト
ランジスタ８２を介して流れる電流により保持される。
データの保持に必要な電流値は、ワード線の電位のＬレ
ベルを調整することにより設定することができる。この
調整は、図３に示したインバータ３４が出力するＬレベ
ルをＮチャネルＭＯＳトランジスタ４６を設けることに
より接地電位よりやや高い電位に設定することで行なわ
れている。
【００６１】時刻ｔ１にクロック信号Ｔが立上がると、
メモリセルＭ１への読出動作が開始される。
【００６２】ワード線ＷＬ１、カラム選択信号ＤＹ１が
Ｈレベルとなり、メモリセルＭ１が選択される。このと
き、非選択のワード線ＷＬ２は、Ｌレベルとなる。ワー
ド線ＷＬ１のＨレベルは、インバータ３６の出力するＨ
レベルによって決定される。ワード線ＷＬ２のＬレベル
は、行アドレス信号ＸのＬレベルによって決定される。
【００６３】ワード線ＷＬ１がＨレベルになると、ビッ
ト線ＢＬ１から図４におけるノードＮ５に対して電流が
流れる。このときに、ワード線ＷＬ２は接地電位になっ
ているので、ＮチャネルＭＯＳトランジスタ８２は非道
通状態にあり、ビット線ＢＬ１にはメモリセルＭ３は影
響を与えない。
【００６４】読出時に非選択状態にある図４に示したメ
モリセルＭ３は、アクセストランジスタが非道通状態に
あるため、ＮチャネルＭＯＳトランジスタ８６、８８の
２つのトランジスタによってデータを保持している。し
たがって、長い時間が経過すると、ノードＮ７から基板
へのリーク電流やＮチャネルＭＯＳトランジスタ８６の
リーク電流等によりノードＮ７に保持されているＨレベ
ルのデータが破壊されてしまう。しかし、十分に短い時
間であればノードＮ７の寄生容量等によりデータは保持
される。
【００６５】このデータ保持時間を長くしたい場合に
は、後に説明するように、ノードＮ７、ノードＮ８に容
量を付加してもよい。
【００６６】ビット線ＢＬ１とビット線／ＢＬ１に生じ
た電位差は、読出書込回路８によって増幅されて入出力
データ信号ＤＱとして外部に出力される。
【００６７】なお、内部クロック信号ＩＮＴＴのクロッ
クパルス幅ｄＴは図２に示した遅延回路２２の遅延時間
によって設定することができる。
【００６８】時刻ｔ２において、クロック信号ＴがＬレ
ベルに立下がると、アクセスが終了する。
【００６９】すべてのワード線が再び接地電位と電源電
位の間の電位、すなわち図３で示したインバータ３４の
出力するＬレベルになる。
【００７０】ビット線は、プリチャージ回路１０により
再び充電され、メモリセルの保持するＨレベルのデータ
もアクセストランジスタを介した電流により保持され
る。
【００７１】次に、時刻ｔ３において、メモリセルＭ３
への読出動作が開始される。このときには、ワード線Ｗ
Ｌ２、カラム選択信号ＤＹ１がＨレベルとなり、メモリ
セルＭ３が選択される。ワード線ＷＬ２は、行アドレス
信号Ｘに応じてＨレベルとなり、ワード線ＷＬ１はＬレ
ベルとなる。
【００７２】時刻ｔ４において、メモリセルＭ３からの
データ読出が終了し、クロック信号Ｔは立下がる。そし
て、再び各ビット線が充電され初期状態に戻る。
【００７３】以上示したように、ワード線を駆動するロ
ウデコード回路は、ワード線のＬレベルを待機時におい
て接地電位よりやや高くするため、アクセストランジス
タに従来の半導体記憶装置の場合より大きなリーク電流
が流れる。したがって、ビット線をＨレベルにプリチャ
ージしておけばメモリセルはＨレベルのデータを確実に
保持できる。したがって、トランジスタの特性の製造マ
ージンが増えるので設計が容易になる。
【００７４】図６は、実施の形態１の変形例におけるメ
モリセルの構造を示す回路図である。
【００７５】図６を参照して、実施の形態１の変形例で
は、メモリセルＭ１、Ｍ３に代えてメモリセルＭ１ａ、
Ｍ３ａを含む点が実施の形態１と異なる。メモリセルＭ
１ａは、図４に示したメモリセルＭ１の構成において、
ノードＮ５と接地ノードとの間に接続されるキャパシタ
９０と、ノードＮ６と接地ノードとの間に接続されるキ
ャパシタ９２とを含む。他の構成は図４に示したメモリ
セルＭ１と同様であり説明は繰返さない。
【００７６】メモリセルＭ３ａは、図４に示したメモリ
セルＭ３の構成において、ノードＮ７と接地ノードとの
間に接続されるキャパシタ９４と、ノードＮ８と接地ノ
ードとの間に接続されるキャパシタ９６とをさらに含む
点が図４に示したメモリセルＭ３の構成と異なる。他の
構成は図４に示したメモリセルＭ３と同様であるので説
明は繰返さない。
【００７７】このような構成とすれば、図５に示したメ
モリセルへのアクセス時間ｄＴが多少長くても、メモリ
セルに保持されたＨレベルを保持することができる。
【００７８】［実施の形態２］実施の形態２の半導体記
憶装置は、実施の形態１の半導体記憶装置の構成におい
て、メモリセルＭ１、Ｍ２、Ｍ３、Ｍ４の構成が異な
る。
【００７９】図７は、実施の形態２の半導体装置が含む
メモリセルＭ１ｂ、Ｍ３ｂの構成を示す回路図である。
【００８０】図７を参照して、メモリセルＭ１ｂは、図
４に示したメモリセルＭ１の構成において、Ｎチャネル
ＭＯＳトランジスタ７２に代えてＮチャネルＭＯＳトラ
ンジスタ７２ｂを含み、ＮチャネルＭＯＳトランジスタ
７４に代えてＮチャネルＭＯＳトランジスタ７４ｂを含
む。
【００８１】ＮチャネルＭＯＳトランジスタ７２ｂは、
バックゲート、すなわちＮチャネルＭＯＳトランジスタ
７２ｂが形成されるＰウェルがノードＮ５に接続されて
いる。ＮチャネルＭＯＳトランジスタ７４ｂは、バック
ゲート、すなわちＮチャネルＭＯＳトランジスタ７４ｂ
が形成されるＰウェルがノードＮ６に接続されている。
【００８２】メモリセルＭ３ｂは、図４に示したメモリ
セルＭ３の構成において、ＮチャネルＭＯＳトランジス
タ８２に代えてＮチャネルＭＯＳトランジスタ８２ｂを
含み、ＮチャネルＭＯＳトランジスタ８４に代えてＮチ
ャネルＭＯＳトランジスタ８４ｂを含む。
【００８３】ＮチャネルＭＯＳトランジスタ８２ｂは、
バックゲート、すなわちＮチャネルＭＯＳトランジスタ
８２ｂが形成されるＰウェルがノードＮ７に接続されて
いる。ＮチャネルＭＯＳトランジスタ８４ｂは、バック
ゲート、すなわちＮチャネルＭＯＳトランジスタ８４ｂ
が形成されるＰウェルがノードＮ８に接続されている。
【００８４】このような構成にするには、各アクセスト
ランジスタのウェルを分離しなければならない。このよ
うなウェルの分離は、たとえば、後に説明するようにＳ
ＯＩ（Silicon On Insulator）プロセスを用いることに
よりレイアウト面積を増加させることなく可能である。
【００８５】なお、全体構成は図１に示した実施の形態
１の全体構成と同様であり説明は繰返さない。
【００８６】また、ロウアドレスデコーダは従来と同様
の回路、つまり、待機時のワード線のＬレベルを接地電
位とする回路を使用してもよいが、実施の形態２では図
４で示した回路を用いたこととする。
【００８７】図８は、図７に示したメモリセルを通常の
バルク型ＣＭＯＳプロセスで形成した場合の断面図であ
る。
【００８８】図８を参照して、Ｎ基板１０２の主表面上
にＰウェル１０４、１０６が形成される。Ｐウェル１０
４内には、Ｎ型不純物領域１０８、１１０が形成され
る。Ｎ型不純物領域１０８、１１０の間の領域の主表面
上にはゲート酸化膜１１６が形成されておりその上にゲ
ート電極１２０が形成されている。これらはＮチャネル
ＭＯＳトランジスタ７２ｂに相当する。
【００８９】一方、Ｐウェル１０６内にはＮ型不純物領
域１１２、１１４が形成される。Ｎ型不純物領域１１
２、１１４の間の領域の主表面上にはゲート酸化膜１１
８が形成されており、その上にゲート電極１２２が形成
されている。Ｎ型不純物領域１１０、１１２の間の領域
には、トランジスタを分離する絶縁膜１２４が設けられ
ている。
【００９０】Ｎ型不純物領域１０８はビット線ＢＬ１に
接続され、ゲート電極１２０は、ワード線ＷＬ１に接続
される。Ｎ型不純物領域１１０、Ｐウェル１０４および
Ｎ型不純物領域１１２はノードＮ５に接続される。ゲー
ト電極１２２はノードＮ６に接続される。Ｎ型不純物領
域１１４およびＰウェル１０４は接地電位に結合され
る。
【００９１】このような構造では、Ｐウェル１０４の電
位とＰウェル１０６の電位を分離させるためには、Ｎ型
不純物領域１１０とＮ型不純物領域１１２とを距離Ｄ１
だけ離さなければならない。
【００９２】図９は、図７で示したメモリセルをＳＯＩ
プロセスで実現した場合の断面図である。
【００９３】図９を参照して、Ｎ基板１３２上には絶縁
膜１３３が形成される。絶縁膜１３３上にはＮ型不純物
領域１３８、１４０、１４２、１４４と、Ｐ型ボディ領
域１３４、１３６と、トランジスタを分離するための絶
縁膜領域１４１とが形成されている。
【００９４】Ｐ型ボディ領域１３４の上部にはゲート酸
化膜１４６が形成されゲート酸化膜１４６の上部にはゲ
ート電極１５０が形成されている。
【００９５】Ｐ型ボディ領域１３６の上部にはゲート酸
化膜１４８が形成され、ゲート酸化膜１４８の上部には
ゲート電極１４２が形成されている。
【００９６】Ｎ型不純物領域１３８、１４０、Ｐ型ボデ
ィ領域１３４、ゲート酸化膜１４６、ゲート電極１５０
は図７に示したＮチャネルＭＯＳトランジスタ７２ｂに
対応する。すなわち、Ｐ型ボディ領域１３４に電位を与
えることで、ＮチャネルＭＯＳトランジスタ７２ｂのバ
ックゲートに電位を与えることができる。
【００９７】Ｎ型不純物領域１４２、１４４、Ｐ型ボデ
ィ領域１３６、ゲート酸化膜１４８およびゲート電極１
５２は、図７のＮチャネルＭＯＳトランジスタ７６に相
当する。すなわち、Ｐ型ボディ領域１３６に電位を与え
ることで、ＮチャネルＭＯＳトランジスタ７６のバック
ゲートに電位を与えることができる。
【００９８】Ｎ型不純物領域１３８はビット線ＢＬ１に
接続され、ゲート電極１５０はワード線ＷＬ１に接続さ
れる。Ｐ型ボディ領域１３４、Ｎ型不純物領域１４０、
１４２はノードＮ５に接続される。ゲート電極１５２
は、ノードＮ６に接続される。Ｐ型ボディ領域１３６お
よびＮ型不純物領域１４４は接地電位に結合される。
【００９９】ＳＯＩプロセスを採用することで、Ｎチャ
ネルＭＯＳトランジスタ７２ｂとＮチャネルＭＯＳトラ
ンジスタ７６とを分離する領域の両端間の距離Ｄ２を図
８に示した場合よりも小さくすることができる。
【０１００】図１０は、実施の形態２の半導体記憶装置
の動作を説明するための動作波形図である。
【０１０１】図７、図１０を参照して、まず初期におい
て、クロック信号ＴがＬレベルの間には、ロウデコード
回路４によりすべてのワード線は接地電位と電源電位の
間の電位になる。
【０１０２】ノードＮ５はＬレベルであるとすると、Ｎ
チャネルＭＯＳトランジスタ７２ｂはウェル電位が接地
電位であるので、通常のアクセストランジスタと同様の
特性を持つ。
【０１０３】一方、ノードＮ７の電位がＨレベルである
とすると、アクセストランジスタであるＮチャネルＭＯ
Ｓトランジスタ８２ｂは、ウェル電位が接地電位より高
いので、しきい値電圧が低くなり、流れる電流が増加す
る。すなわち、データ保持が必要なノードのみに流入す
る電流が増える。メモリセル内のＨレベルを保持するノ
ードの電位は、この電流により保持される。Ｈレベルの
データを保持するノードにアクセスするアクセストラン
ジスタのしきい値電圧が低くなるのは基板バイアス効果
によるものである。
【０１０４】この場合でも、実施の形態１と同様に、ワ
ード線の電位を待機時において中間電位にすることでア
クセストランジスタのリーク電流を適切な値に設定でき
る。
【０１０５】次に、時刻ｔ１において、メモリセルＭ１
ｂへの読出動作が開始される。ワード線ＷＬ１およびカ
ラム選択信号ＤＹ１がＨレベルとなり、メモリセルＭ１
ｂが選択される。このとき、非選択のワード線ＷＬ２の
電位は接地電位となる。ワード線ＷＬ１の電位がＨレベ
ルにされると、ビット線ＢＬ１からメモリセルＭ１ｂの
内部のノードＮ５に向けて電流が流れる。そしてビット
線ＢＬ１の電位は低下する。
【０１０６】ここで、ビット線ＢＬ１の電位変化ΔＶが
ＰＮ接合のフラットバンド電圧より大きくなると、選択
されていないメモリセルＭ３ｂのアクセストランジスタ
であるＮチャネルＭＯＳトランジスタ８２ｂのウェルか
らビット線ＢＬ１に接続されているソースに向けて順方
向電流が流れてしまう。ＰＮ接合のフラットバンド電圧
とは、ＰＮ接合に順方向の電圧をかけたときに所定の値
以上の順方向電流が流れ始める電圧をいう。
【０１０７】そこで、ΔＶはＰＮ接合のフラットバンド
電圧以下になるようにする。このために、クロック信号
Ｔの立上がりに応じて発生される内部クロック信号ＩＮ
ＴＴのパルス幅を適切な値に設定しておく。つまり、ワ
ード線の活性化時間は図２で示した内部クロック発生回
路２の遅延回路２２の遅延時間を適切に設定することで
決定される。
【０１０８】ビット線ＢＬ１とビット線／ＢＬ１の間に
生じた電位差ΔＶは、読出書込回路５によって増幅さ
れ、入出力データ信号ＤＱとして外部に出力される。
【０１０９】以上のような構成についても、データ保持
に必要な電流をさらに増加することができるので、デー
タ保持特性が改善される。
【０１１０】［実施の形態３］図１１は、実施の形態３
における半導体記憶装置が含むメモリセルＭ１ｃ、Ｍ３
ｃの構成を示す回路図である。
【０１１１】メモリセルＭ１ｃは、図７に示したメモリ
セルＭ１ｂの構成において、ＮチャネルＭＯＳトランジ
スタ７６に代えてＮチャネルＭＯＳトランジスタ７６ｃ
を含み、ＮチャネルＭＯＳトランジスタ７８に代えてＮ
チャネルＭＯＳトランジスタ７８ｃを含む点がメモリセ
ルＭ１ｂと異なる。他の構成は、図７に示したメモリセ
ルＭ１ｂと同様であり説明は繰返さない。
【０１１２】メモリセルＭ３ｃは、図７に示したメモリ
セルＭ３ｂの構成において、ＮチャネルＭＯＳトランジ
スタ８６に代えてＮチャネルＭＯＳトランジスタ８６ｃ
を含み、ＮチャネルＭＯＳトランジスタ８８に代えてＮ
チャネルＭＯＳトランジスタ８８ｃを含む点がメモリセ
ルＭ３ｂと異なる。他の構成は、図７に示したメモリセ
ルＭ３ｂと同様であり説明は繰返さない。
【０１１３】ＮチャネルＭＯＳトランジスタ７６ｃ、７
８ｃ、８６ｃ、８８ｃの各々は、ゲートとバックゲート
とが接続されている。
【０１１４】図７に示した実施の形態２におけるメモリ
セルにおいては、各ＮチャネルＭＯＳトランジスタのウ
ェル電位は３種類に分ける必要がある。一方、図１１に
示したメモリセルでは、ウェル電位は２種類であるの
で、たとえば、メモリセルＭ１ｃにおいてＮチャネルＭ
ＯＳトランジスタ７２ｂ、７８ｃを共通のウェル内に形
成することができ、同様にＮチャネルＭＯＳトランジス
タ７６ｃ、７４ｂを共通のウェル内に形成することがで
きる。
【０１１５】したがって、メモリセル面積を小さくする
ことができる。また、ノードＮ５がＨレベルの電位を保
持しているときには、ノードＮ６はＬレベルであり、Ｎ
チャネルＭＯＳトランジスタ７６ｃのゲート電位および
ウェルの電位は接地電位となるので、図７に示したメモ
リセルＭ１ｂに対してデータ保持の特性は変わらない。
なお、電源電位がＰＮ接合のフラットバンド電圧より高
いと、ドライバトランジスタであるＮチャネルＭＯＳト
ランジスタ７６ｃ、７８ｃのウェルとソース間のＰＮ接
合で順方向電流が流れるので、電源電位はＰＮ接合のフ
ラットバンド電圧以下にする。
【０１１６】以上のような構成にすることにより、トラ
ンジスタ２個ずつでウェルを共有することができるので
メモリアレイ部分のレイアウト面積を小さくすることが
できる。
【０１１７】レイアウト面積を小さくすることができる
点について、図を用いて説明する。図１２は、実施の形
態２の図７に示したＮチャネルＭＯＳトランジスタ７４
ｂ、７６の断面を示した断面図である。
【０１１８】図１２を参照して、Ｎ基板２０２上にはＰ
ウェル２０４、２０６が形成される。Ｐウェル２０４内
にはＮ型不純物領域２０８、２１０が形成され、Ｎ型不
純物領域２０８、２１０の間の領域の主表面上にはゲー
ト酸化膜２１６が形成される。ゲート酸化膜２１６の上
部にはゲート電極２２０が形成される。
【０１１９】Ｎ型不純物領域２０８、２１０、ゲート酸
化膜２１６、ゲート電極２２０はＮチャネルＭＯＳトラ
ンジスタ７４ｂに対応する。
【０１２０】Ｐウェル２０６上にはＮ型不純物領域２１
２、２１４が形成される。Ｎ型不純物領域２１２、２１
４の間の領域の主表面上にはゲート酸化膜２１８が形成
される。ゲート酸化膜２１８の上部にはゲート電極２２
８が形成される。Ｎ型不純物領域２１０、２１２の間の
領域には、トランジスタを分離する絶縁膜２２４が設け
られている。
【０１２１】Ｎ型不純物領域２１２、２１４、ゲート酸
化膜２１８およびゲート電極２２８はＮチャネルＭＯＳ
トランジスタ７６に相当する。
【０１２２】Ｎ型不純物領域２０８はビット線／ＢＬ１
に接続される。ゲート電極２２０はワード線ＷＬ１に接
続される。Ｎ型不純物領域２１０、Ｐウェル２０４およ
びゲート電極２２８はノードＮ６に接続される。
【０１２３】Ｎ型不純物領域２１２はノードＮ５に接続
される。Ｎ型不純物領域２１４およびＰウェル２０６は
接地電位に結合される。
【０１２４】実施の形態２では、Ｐウェル２０４とＰウ
ェル２０６を別電位にしていたため２つのＰウェルを分
離させるために面積が大きくなっていた。
【０１２５】図１３は、図１１に示したメモリセルの断
面を説明するための断面図である。図１３を参照して、
Ｎ基板２３２上にはＰウェル２３４が形成される。Ｐウ
ェル２３４内にはＮ型不純物領域２３８、２４０、２４
２、２４４が形成される。また、トランジスタを分離す
る絶縁膜２４１が設けられている。
【０１２６】Ｎ型不純物領域２３８とＮ型不純物領域２
４０との間の領域の主表面上にはゲート酸化膜２４６が
形成される。ゲート酸化膜２４６の上部にはゲート電極
２５０が形成される。
【０１２７】Ｎ型不純物領域２４２とＮ型不純物領域２
４４との間の領域の主表面上にはゲート酸化膜２４８が
形成されている。ゲート酸化膜２４８の上部にはゲート
電極２５２が形成されている。
【０１２８】Ｎ型不純物領域２３８、２４０、ゲート酸
化膜２４６およびゲート電極２５０は、図１１のＮチャ
ネルＭＯＳトランジスタ７４ｂに相当する。
【０１２９】Ｎ型不純物領域２４２、２４４、ゲート酸
化膜２４８およびゲート電極２５２は、図１１に示した
ＮチャネルＭＯＳトランジスタ７６ｃに対応する。
【０１３０】Ｎ型不純物領域２３８はビット線／ＢＬ１
に接続される。ゲート電極２５０はワード線ＷＬ１に接
続される。
【０１３１】Ｎ型不純物領域２４０、Ｐウェル２３４お
よびゲート電極２５２はノードＮ６に接続される。Ｎ型
不純物領域２４２はノードＮ５に接続される。Ｎ型不純
物領域２４４は接地電位に結合される。
【０１３２】図１３でわかるように、図１１で示したメ
モリセルでは、ＮチャネルＭＯＳトランジスタ７４ｂの
ウェル部分とＮチャネルＭＯＳトランジスタ７６ｃのウ
ェル部分とを共通電位にすることができるため、Ｎチャ
ネルＭＯＳトランジスタ７４ｂ、７６ｃを１つのウェル
内に形成することができる。したがって、図１２で示し
た場合と比べてウェルの分離領域を設ける必要がなく面
積的に有利となる。
【０１３３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１３４】
【発明の効果】請求項１〜３に記載の半導体記憶装置
は、ワード線を駆動するロウデコード回路が、ワード線
のＬレベルを待機時において接地電位よりやや高くし、
プリチャージ回路がビット線をプリチャージするため、
アクセストランジスタに従来の半導体記憶装置の場合よ
り大きなリーク電流が流れる。したがって、メモリセル
はＨレベルのデータを安定に保持できる。したがって、
トランジスタの特性の製造マージンが増えるので設計が
容易になる。
【０１３５】請求項４に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置が奏する効果に加えて、メ
モリセルの面積を小さくすることができる。
【０１３６】請求項５に記載の半導体記憶装置は、請求
項２に記載の半導体記憶装置が奏する効果に加えて、ア
クセスしない他のメモリセルのデータを破壊することが
なくメモリセルのデータを読出すことができる。
【０１３７】請求項６、７に記載の半導体記憶装置は、
請求項２に記載の半導体記憶装置が奏する効果に加え
て、メモリセルの面積を小さくすることができる。
【０１３８】請求項８に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置が奏する効果に加えて、保
持電流であるリーク電流を適切な値とすることができ
る。
【０１３９】請求項９、１０に記載の半導体記憶装置
は、請求項１に記載の半導体記憶装置が奏する効果に加
えて、さらにデータ保持を安定してすることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１の
構成を示すブロック図である。
【図２】 図１に示した内部クロック発生回路２の構成
を示す回路図である。
【図３】 図１におけるロウデコード回路４の構成を示
す回路図である。
【図４】 図１におけるメモリセルＭ１とメモリセルＭ
３との構成を示す回路図である。
【図５】 図１に示した半導体記憶装置１の動作を説明
するための動作波形図である。
【図６】 実施の形態１の変形例におけるメモリセルの
構造を示す回路図である。
【図７】 実施の形態２の半導体装置が含むメモリセル
Ｍ１ｂ、Ｍ３ｂの構成を示す回路図である。
【図８】 図７に示したメモリセルを通常のバルク型Ｃ
ＭＯＳプロセスで形成した場合の断面図である。
【図９】 図７で示したメモリセルをＳＯＩプロセスで
実現した場合の断面図である。
【図１０】 実施の形態２の半導体記憶装置の動作を説
明するための動作波形図である。
【図１１】 実施の形態３における半導体記憶装置が含
むメモリセルＭ１ｃ、Ｍ３ｃの構成を示す回路図であ
る。
【図１２】 実施の形態２の図７に示したＮチャネルＭ
ＯＳトランジスタ７４ｂ、７６の断面を示した断面図で
ある。
【図１３】 図１１に示したメモリセルの断面を説明す
るための断面図である。
【図１４】 従来の半導体記憶装置５０１の構成を示す
ブロック図である。
【図１５】 図１４に示したメモリセルＭ１１、Ｍ３１
の構成を示す回路図である。
【符号の説明】
１ 半導体記憶装置、２ 内部クロック発生回路、４
ロウデコード回路、６カラムデコード回路、８ 読出書
込回路、１０ プリチャージ回路、１１ ゲート回路、
１２〜１６，４２，５０，５４，６０，６４ Ｐチャネ
ルＭＯＳトランジスタ、１７〜２０，４４，４６，５
２，５６，６２，６６，７２〜７８，７２ｂ，７４ｂ，
７６ｃ，７８ｃ，８２〜８８，８２ｂ，８４ｂ，８６
ｃ，８８ｃＮチャネルＭＯＳトランジスタ、２２ 遅延
回路、２４，３２〜３６，４８，５８ インバータ、２
６ ＡＮＤ回路、３８，４０ 選択回路、９０〜９６
キャパシタ、１３２，２０２，２３２ Ｎ基板、２３
４，２０４，２０６ Ｐウェル、１３８，１４０，１４
２，１４４，２０８〜２１４，２３８〜２４４ Ｎ型不
純物領域、１４６，１４８，２１６，２１８，２４６，
２４８ ゲート酸化膜、１５０，１５２，２２０，２２
８，２５０，２５２ ゲート電極、１２４，１３３，１
４１，２２４，２４１ 絶縁膜、１３４，１３６ Ｐ型
ボディ領域、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２ ビ
ット線、ＤＬ，／ＤＬ データ線、Ｍ１〜Ｍ４，Ｍ１ａ
〜Ｍ１ｃ，Ｍ３ａ〜Ｍ３ｃ メモリセル、ＭＡ メモリ
アレイ、Ｎ１〜Ｎ８ ノード、ＷＬ１，ＷＬ２ ワード
線。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面に形成される半導体
    記憶装置であって、 行列状に配列される複数のメモリセルを含むメモリアレ
    イと、 前記メモリセルの行にそれぞれ対応して設けられる複数
    のワード線と、 各々が第１、第２のビット線を含み、前記メモリセルの
    列にそれぞれ対応して設けられる複数のビット線対とを
    備え、 各前記メモリセルは、 前記複数のワード線のいずれか１つにゲートがともに接
    続され、前記第１、第２のビット線をそれぞれ第１、第
    ２の内部ノードに接続する第１、第２のアクセストラン
    ジスタと、 非活性化電位が与えられている電源ノードと前記第１の
    内部ノードとの間に接続されゲートが前記第２の内部ノ
    ードに接続される第１のドライバトランジスタと、 前記非活性化電位が与えられている電源ノードと前記第
    ２の内部ノードとの間に接続されゲートが前記第１の内
    部ノードに接続される第２のドライバトランジスタとを
    含み、 前記メモリアレイに対してアクセスするときに、行アド
    レス信号に応じて前記ワード線のいずれか１つを選択
    し、選択したワード線に活性化電位を与え、非選択のワ
    ード線に非活性化電位を与え、前記メモリアレイに対す
    るアクセスが終了したときには、前記複数のワード線に
    前記活性化電位と前記非活性化電位の中間の中間電位を
    与える行選択回路と、 前記メモリアレイに対してアクセスが終了した後に前記
    複数のビット線をプリチャージするプリチャージ回路と
    をさらに備える、半導体記憶装置。
  2. 【請求項２】 前記第１、第２のアクセストランジスタ
    は、電界効果型トランジスタであり、それぞれバックゲ
    ートが前記第１、第２の内部ノードに接続される、請求
    項１に記載の半導体記憶装置。
  3. 【請求項３】 前記第１のアクセストランジスタは、前
    記主表面に形成される第１のウエル内に形成され、 前記第１のウエルは、前記第１の内部ノードに電気的に
    接続され、 前記第２のアクセストランジスタは、前記主表面に形成
    される第２のウエル内に形成され、 前記第２のウエルは、前記第２の内部ノードに電気的に
    接続される、請求項２に記載の半導体記憶装置。
  4. 【請求項４】 前記第１のアクセストランジスタは、 前記主表面上に形成された絶縁膜上に形成される第１の
    ソース領域と、 前記絶縁膜上に形成される第１のドレイン領域と、 前記絶縁膜上に形成され、前記第１のソース領域と前記
    第１のドレイン領域の両方に接する第１のボディ領域と
    を含み、 前記第１のボディ領域は、前記第１の内部ノードに接続
    され、 前記第２のアクセストランジスタは、 前記絶縁膜上に形成される第２のソース領域と、 前記絶縁膜上に形成される第２のドレイン領域と、 前記絶縁膜上に形成され、前記第２のソース領域と前記
    第２のドレイン領域の両方に接する第２のボディ領域と
    を含み、 前記第２のボディ領域は、前記第２の内部ノードに接続
    される、請求項２に記載の半導体記憶装置。
  5. 【請求項５】 前記メモリセルにアクセスするときに前
    記ワード線のいずれか１つを活性化する活性化時間を規
    定するクロックパルスを発生する内部クロック発生回路
    をさらに備え、 前記行選択回路は、前記クロックパルスに応じて前記ワ
    ード線のいずれか１つを選択し、 前記活性化時間は、前記メモリセルからデータが読み出
    されたときに、前記ビット線対に生じるプリチャージ電
    圧からの電位変化が、ＰＮ接合のフラットバンド電圧以
    下となる時間である、請求項２に記載の半導体記憶装
    置。
  6. 【請求項６】 前記第１のドライバトランジスタは、電
    界効果型トランジスタであり、バックゲートが前記第２
    の内部ノードに接続され、 前記第２のドライバトランジスタは、電界効果型トラン
    ジスタであり、バックゲートが前記第１の内部ノードに
    接続され、 前記活性化電位と前記非活性化電位との間の電位差は、
    ＰＮ接合のフラットバンド電圧以下である、請求項２に
    記載の半導体記憶装置。
  7. 【請求項７】 前記第１のアクセストランジスタと前記
    第２のドライバトランジスタとは、前記主表面に設けら
    れる第１のウエルに形成され、 前記第２のアクセストランジスタと前記第１のドライバ
    トランジスタとは、前記主表面に設けられる第２のウエ
    ルに形成される、請求項６に記載の半導体記憶装置。
  8. 【請求項８】 前記第１、第２のアクセストランジスタ
    は、電界効果型トランジスタであり、 前記中間電位は、前記非活性化電位から前記活性化電位
    に向けて前記電界効果型トランジスタのしきい値電圧分
    シフトした電位である、請求項１に記載の半導体記憶装
    置。
  9. 【請求項９】 前記メモリアレイに対するアクセスは、
    前記複数のワード線のうちの１本を選択する動作を１サ
    イクルとして行なわれ、 前記プリチャージ回路は、前記１サイクルごとに前記複
    数のビット線対をプリチャージする、請求項１に記載の
    半導体記憶装置。
  10. 【請求項１０】 各前記メモリセルは、 一方端が前記第１の内部ノードに接続され、他方端が第
    １の定電位に結合される第１のキャパシタと、 一方端が前記第２の内部ノードに接続され、他方端が第
    ２の定電位に結合される第２のキャパシタとをさらに含
    む、請求項１に記載の半導体記憶装置。
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