本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
(実施の形態1)
図1は、本発明の実施の形態1に従う半導体記憶装置の全体構成を示す概略ブロック図である。
図1を参照して、本発明の実施の形態1に従う半導体記憶装置1は、制御信号CMDに応答してデバイス全体の動作を制御するコントロール回路5と、各々が行列状に配置されたメモリセルMCを有するメモリアレイ10とを備える。ここで、メモリアレイ10に行列状に集積配置された複数のメモリセルMCの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
また、半導体記憶装置1は、行デコーダ20と、列デコーダ25と、入出力制御回路30とを備える。行デコーダ20は、アドレス信号ADDに含まれるロウアドレスRAに基づいて選択的にアクセス対象となるメモリアレイ10における行選択を実行する。また列デコーダ25は、アドレス信号ADDに含まれるコラムアドレスCAに基づいて選択的にアクセス対象となるメモリアレイ10の列選択を実行する。
また、入出力制御回路30は、入力データDIN、出力データDOUT等のデータの入出力を制御し、コントロール回路5からの指示に基づいて内部回路に伝達もしくは外部に出力する。なお、以下においては、信号、信号線およびデータ等の2値的な高電圧状態および低電圧状態をそれぞれ「H」レベルおよび「L」レベルとも称する。
なお、本例においてはメモリアレイ10において代表的に単一のメモリセルMCが示されメモリセル行に対応して設けられたワード線WLおよびメモリセル列に対応して設けられた互いに相補の関係にあるビット線BL,/BLとが代表的に1本ずつ示されている。
図2は、本発明の実施の形態1に従うメモリアレイ10に集積配置されたメモリセルMCの接続を説明する図である。
図2を参照して、本発明の実施の形態1に従うメモリアレイ10は行列状に集積配置された複数のメモリセルMCを有する。本例においては、6個のメモリセルMCが一例として示されている。ここで、(p,q)の記号は、p行q列の位置を指し示すものとする。
本例においては、メモリセルMC(m,n−1),MC(m,n),MC(m,n+1),MC(m+1,n−1),MC(m+1,n),MC(m+1,n+1)が示されている。
本発明の実施の形態1に従うメモリアレイ10は、メモリセル列にそれぞれ対応して設けられる複数のビット線BLと、メモリセル行にそれぞれ対応して設けられるワード線WLとを含む。ここでは、ビット線BLn−1〜BLn+2が示されている。
本例においては、ビット線BLは、隣接するメモリセル列と共有する構成となっている。
具体的には、メモリセルMC(m,n−1)と、隣接するメモリセルMC(m,n)とは、ビット線BLnを共有している。また、メモリセルMC(m,n)と、メモリセルMC(m,n+1)は、ビット線BLn+1を共有している。
そして、n−1列(n:2k(kは1以上の自然数))の奇数列メモリセルMCは、ビット線BLn−1,BLnを介して一方側に設けられたセンスアンプSAn−1と電気的に接続されてデータ読出が実行される。また、n列(n:2k(kは1以上の自然数))の偶数列のメモリセルMCは、ビット線BLn,BLn+1を介して他方側に設けられたセンスアンプSAnと電気的に結合されてデータ読出が実行される。また、n+1列のメモリセルMCは、ビット線BLn+1,BLn+2を介して一方側に設けられたセンスアンプSAn+1と電気的に結合されてデータ読出が実行される。
また、メモリセル行にそれぞれ対応して2本のワード線WLが設けられる。具体的には、m行のメモリセル行に対応してワード線WLm_a,WLm_bとが設けられる。また、m+1行のメモリセル行に対応してワード線WLm+1_a,WLm+1_bとが設けられる。
そして、ワード線WLm_a,WLm_bは、それぞれ奇数列および偶数列のメモリセルMCと電気的に結合される。本例においては、ワード線WLm_aは、奇数列のメモリセルMCと電気的に結合される。また、ワード線WLm+1_bは、偶数列のメモリセルMCと電気的に結合される。他のメモリセルについても上記と同様の方式に従ってワード線およびビット線と電気的に接続される。
本発明の実施の形態1に従うメモリアレイ10の構成、すなわちビット線を共有した構成とすることにより全体としてメモリアレイの占有面積を縮小することが可能となる。
また、センスアンプSAは、交互に一方側および他方側に設けられた構成であるためセンスアンプSAのレイアウトマージンを確保する点でも有利な構成である。
図3は、本発明の実施の形態1に従うメモリセルMCの構成を説明する回路構成図である。
図3参照して、本発明の実施の形態1に従うメモリセルMCは、トランジスタMN1,MN2と、トランジスタQN1〜QN4とを含む。トランジスタMN1は、記憶ノードN1と固定電圧VSS(0V)との間に配置され、そのゲートは記憶ノードN2と電気的に結合される。トランジスタMN2は、記憶ノードN2と固定電圧VSSとの間に配置され、そのゲートは記憶ノードN1と電気的に結合される。トランジスタQN1は、ビット線BLn−1と記憶ノードN1との間に配置され、そのゲートはワード線WLと電気的に結合される。トランジスタQN2は、記憶ノードN2とビット線BLnとの間に配置され、そのゲートはワード線WLと電気的に結合される。トランジスタQN3は、ビット線BLn−1と記憶ノードN2との間に配置され、そのゲートは固定電圧VSSとの入力を受ける。トランジスタQN4は、ビット線BLnと記憶ノードN1との間に配置され、そのゲートは固定電圧VSSの入力を受ける。すなわち、記憶ノードN1およびN2は、クロスカップリングされた構成であり、いわゆるフリップフロップ回路を形成する。ここで、トランジスタMN1,MN2と、トランジスタQN1〜QN4は、NチャネルMOSトランジスタとする。
本願構成において、トランジスタQN3およびQN4は、固定電圧VSSの入力を受けるため常に非導通状態に設定されている。
記憶ノードN1および記憶ノードN2に対するデータ書込およびデータ読出は、ワード線WLの活性化(「H」レベル)に応答するアクセストランジスタであるトランジスタQN1およびQN2が導通することにより、記憶ノードN1およびN2とビット線BLn−1およびBlnとがそれぞれ電気的に結合されることによって実行される。
たとえば、ワード線WLが非活性化(Lレベル)されて、トランジスタQN1およびQN2が非導通状態である場合には、記憶ノードN1およびN2に保持されるデータレベルに応じて、トランジスタMN1およびMN2の一方が導通する。これにより、メモリセルに保持されるデータレベルに応じて、記憶ノードN1およびN2は、固定電圧VSSと電気的に結合されて一方の記憶ノードN1の電位レベルが「L」レベルに設定される。たとえば、本例においては、記憶ノードN1およびN2がそれぞれ「H」レベルおよび「L」レベルに設定される場合には、データレベルを「1」とし、「L」レベルおよび「H」レベルに設定される場合には、データレベルを「0」とする。なお、記憶ノードN1およびN2とデータレベルの「1」および「0」との関係については、これに限られず逆に設定するようにしても良い。
なお、本願構成の場合には、記憶ノードN1およびN2の電位レベルの一方および他方は「H」レベルおよび「L」レベルにそれぞれ設定されるが、記憶ノードN1およびN2の一方側の「H」レベルの電位レベルを維持可能な構成ではないため定期的にリフレッシュ(再書込み)が必要である。
データ書込の際には、ビット線BLn−1およびビット線BLnがそれぞれデータレベルに応じた電位レベルに設定される。たとえば、データレベル「1」を書き込む場合には、ビット線BLn−1およびBLnは、それぞれ「H」レベルおよび「L」レベルに設定される。そして、ワード線WLが活性化されることにより記憶ノードN1およびN2は、それぞれ「H」レベルおよび「L」レベルに設定されてデータレベル「1」のデータ書込を実行することができる。一方、データレベル「0」を書き込む場合には、ビット線BLn−1およびBLnは、それぞれ「L」レベル及び「H」レベルに設定される。そして、ワード線WLが活性化されることにより記憶ノードN1およびN2は、それぞれ「L」レベルおよび「H」レベルに設定されてデータレベル「0」のデータ書込を実行することができる。
また、リフレッシュは周期的に実行する必要があるがリフレッシュを実行するコマンドの入力に応答してデータ再書込が実行される。リフレッシュの際、データ読出を実行してワード線WLを活性化して記憶ノードN1およびN2とビット線BLn−1およびビット線BLnを電気的に結合する。そして、ワード線WLを非活性化した後にセンスアンプSAを活性化することによりビット線BLn−1およびビット線BLnの電位レベルを増幅する。そして、再度ワード線WLを活性化することにより増幅されたビット線BLn−1およびビット線BLnの電位レベルに従って記憶ノードN1およびN2は予め記憶されていたデータレベルを保持することが可能となる。なお、後述するが記憶ノードN1およびN2に容量性素子具体的には、HfSiON等のHigh−K絶縁膜を付加することによりリフレッシュ周期間隔を広くして消費電力の低減が可能である。なお、記憶ノードの容量は、5〜10fF程度に設定されているものとする。
次に、本発明のメモリセルMCのサブスレッショルドリーク電流について考える。
たとえば、記憶ノードN1の電位レベルが「H」レベルであり、記憶ノードN2の電位レベルが「L」レベルに設定されている場合について考える。また、ビット線BLn−1,BLnは所定の電位レベルにプリチャージされた状態であるものとする。
仮に、記憶ノードN1の電位レベルがビット線BLn−1,BLnの電位レベルよりも高い場合、サブスレッショルドリーク電流I1はトランジスタQN1を介して流れようとする。また、トランジスタQN4を介して記憶ノードN1からビット線BLnに対してサブスレッショルドリーク電流I4が流れようとする。
また、記憶ノードN2の電位レベルがビット線BLn,BLn−1の電位レベルよりも低い場合、トランジスタQN2を介して記憶ノードN2にサブスレッショルドリーク電流I2が流れようとする。また、トランジスタQN3を介してサブスレッショルドリーク電流I3が記憶ノードN2に流れようとする。本例においては、トランジスタのサイズ等はほぼ同様であるように設計されているためサブスレッショルドリーク電流I1とI4とはほぼ同じ電流量となる。また、サブスレッショルドリーク電流I2とI3とはほぼ同じ電流量となる。
したがって、ビット線BLn−1に注目すれば、トランジスタQN1を介してサブスレッショルドリーク電流I1が流れ込み、トランジスタQN3を介してサブスレッショルドリーク電流I3が記憶ノードN2に流れ出ることに伴うビット線BLn−1の電位変動と、トランジスタQN2を介してサブスレッショルドリーク電流I2が流れ込み、トランジスタQN4を介してサブスレッショルドリーク電流I4が記憶ノードN1から流れ出ることに伴うビット線BLn−1の電位変動とは同じに設定される。すなわち、トランジスタQN3およびQN4を設けることにより、アクセストランジスタであるトランジスタQN2およびQN1のサブスレッショルドリーク電流が対称となる。なお、記憶ノードN1およびN2のリーク電流は0.1〜1nA程度である。そして、メモリセルアレイに配列されたビット線のうち、1つのビット線に接続されるメモリセル数(行数)をx個、1つのメモリセル当たりのトランジスタQN3,QN4に流れるリーク電流量をIL、ワード線によって選択されたメモリセルのアクセストランジスタQN1もしくはQN2に流れるメモリセル電流をIcellとすると、リーク電流量ILは、少なくともIcell/xの1/10以下程度に設定することが望ましい。仮に、リーク電流量ILが多くなると、メモリセルのデータ読出の際のノイズ電流が増大することになるからである。
このため、逆に少なくとも上記条件を満たせば、トランジスタQN3,QN4のゲート電圧は、固定電圧VSS(0V)にする必要は無く、他の電圧に設定することも可能である。
それゆえ、ビット線BLn−1,BLnにおいてデータ読出前のプリチャージ動作後に電位変動が生じてバランスが取れない状況を未然に防ぐことが可能となる。
すなわち、本願構成によりメモリセルMCのサブスレッショルドリーク電流に伴うビット線BLの揺らぎを抑制し、データ読出マージンを確保することができるため読出のセンス感度を維持することが可能となる。
さらに、アクセストランジスタであるトランジスタQN1およびQN2の電流増幅率であるいわゆるβ値を、他のトランジスタであるたとえばトランジスタQN3およびQN4よりも大きくすることにより高速アクセス可能なトランジスタとすることができ、データ読出およびデータ書込をさらに高速にすることも可能である。なお、後述する他の実施の形態においても同様に適用可能である。また、アクセストランジスタであるトランジスタQN1およびQN2のトランジスタサイズを、他のトランジスタであるたとえばトランジスタQN3およびQN4よりも大きくすることにより高速アクセス可能なトランジスタとすることができ、データ読出およびデータ書込をさらに高速にすることも可能である。
(実施の形態2)
本実施の形態2においては、上記の実施の形態1で説明したメモリセルのレイアウト構成について説明する。
図4は、本発明の実施の形態2に従うメモリアレイの下層領域のメモリセルMCのレイアウトを説明する図である。なお、ここでは、後述するが第1層目の金属配線層までが示されている。さらに上層の金属配線層については後述する。
図4を参照して、ここでは、メモリアレイ10を形成する、隣接するメモリセルが互いにX軸あるいはY軸に対して対称となるレイアウト構造が示されている。具体的には、たとえば、メモリセルMC(m,n−1)とメモリセルMC(m,n)は、Y軸に対称なレイアウト構造となっている。また、メモリセルMC(m,n−1)とメモリセルMC(m+1,n−1)とはX軸に対称なレイアウト構造となっている。他の隣接するメモリセルMCについても同様の方式に従って互いにX軸あるいはY軸に対して対称なレイアウト構造となっており、同様であるのでその詳細な説明は繰返さない。なお、上記の実施の形態1においては、ビット線BLを共有する構成について説明したがここでは、隣接するメモリセルにおいて互いに独立に2本のビット線を有する場合について説明する。
図5は、本発明の実施の形態2に従うメモリセルMCの下層領域のレイアウト構造を説明する詳細な図である。ここでは、第1の金属配線層までが示されている。
図5を参照して、本発明の実施の形態2に従うメモリセルMCは、上述したように6個のトランジスタQN1〜QN4と、トランジスタMN1,MN2とを含む。
ここで、トランジスタのレイアウトについて説明する。
基板に対してY軸方向に沿って各トランジスタのソース領域およびドレイン領域となる拡散層が形成される。
具体的には、トランジスタQN3とQN1とはY軸方向に沿って同一直線上に拡散層204および218が形成されている。また、トランジスタQN2とトランジスタQN4とは、Y軸方向に沿って同一直線上に拡散層224および228が形成されている。また、Y軸方向に沿って、トランジスタQN3とQN2との間にトランジスタMN1の拡散層104が形成されている。また、Y軸方向に沿って、トランジスタQN1とトランジスタQN4との間にトランジスタMN2の拡散層120が形成されている。
そして、トランジスタQN3,MN1,QN2のゲート領域を構成するゲートポリシリゲートはX軸方向に沿って同一直線上に形成されている。また、トランジスタQN1,MN2,QN4のゲート領域を構成するゲートポリシリゲートはX軸方向に沿って同一直線上となるように形成されている。
トランジスタQN3の拡散層204は、ソース領域およびドレイン領域にそれぞれ設けられコンタクト206および209を介して上層のメタルと電気的に結合される。トランジスタQN3のドレイン領域は、コンタクト209を介して第1の金属配線層に設けられたメタル108と電気的に結合される。また、ゲート領域において、トランジスタQN3のポリシリゲート205の上部にゲート電極416が形成される。ゲート電極416は、コンタクト404を介して上層のメタルと電気的に結合される。
トランジスタMN1の拡散層104は、ソースおよびドレイン領域にそれぞれ設けられたコンタクト106およびコンタクト116を介して上層のメタルと電気的に結合される。トランジスタMN1のドレイン領域は、コンタクト116を介して第1の金属配線層に設けられたメタル109と電気的に結合される。また、ゲート領域において、トランジスタMN1のポリシリゲート105の上部にゲート電極417が設けられる。ここで、このゲート電極417は、シェアードコンタクト408により拡散層120のドレイン領域と電気的に結合される。シェアードコンタクト408は、第1の金属配線層のメタルを介さずに、予め形成されているゲート電極417と拡散層120のドレイン領域とを接続するコンタクトである。具体的な材質は、タングステン(W)やタングステンシリサイド(WSix)等で形成される。
トランジスタQN2の拡散層224は、ソース領域およびドレイン領域にそれぞれ設けられたコンタクト226および305を介して上層のメタルと電気的に結合される。トランジスタQN2のドレイン領域は、コンタクト305を介して第1の金属配線層に設けられたメタル108と電気的に結合される。また、ゲート領域において、トランジスタQN2のポリシリゲート411の上部にゲート電極418が設けられる。ゲート電極418は、コンタクト412を介して上層のメタルと電気的に結合される。なお、上述したようにトランジスタQN3、MN1およびQN2のポリシリゲート205,105,411は同一直線上となるように形成されている。また、トランジスタQN3,MN1およびQN2とそれぞれ電気的に結合される記憶ノードN2を構成するメタル108も同一直線上に形成される。
トランジスタQN4の拡散層228は、ソース領域およびドレイン領域にそれぞれ設けられたコンタクト225および223を介して上層のメタルと電気的に結合される。トランジスタQN4のドレイン領域は、コンタクト225を介して第1の金属配線層に設けられたメタル109と電気的に結合される。また、ゲート領域において、トランジスタQN4のポリシリゲート227の上部にゲート電極419が設けられる。ゲート電極419は、コンタクト420を介して上層のメタルと電気的に結合される。
トランジスタMN2の拡散層120は、ソース領域およびドレイン領域にそれぞれ設けられたコンタクト121および303を介して上層のメタルと電気的に結合される。トランジスタMN2のソース領域は、コンタクト121を介して上層のメタルと電気的に結合される。また、トランジスタMN2のドレイン領域は、トランジスタMN1のゲート電極417とシェアードコンタクト408を用いて電気的に結合されるとともにコンタクト303を介して第1の金属配線層に設けられたメタル108と電気的に結合される。また、ゲート領域において、トランジスタMN2のポリシリゲート112の上部にゲート電極423が設けられる。ここで、このゲート電極423はシェアードコンタクト111によりトランジスタMN1の拡散層104のドレイン領域と電気的に結合される。
トランジスタQN1の拡散層218は、ソース領域およびドレイン領域にそれぞれ設けられたコンタクト213および211を介して上層のメタルと電気的に結合される。また、トランジスタQN1のソース領域は、コンタクト213を介して上層のメタルと電気的に結合される。また、ゲート領域において、トランジスタQN1のポリシリゲート217の上部にゲート電極422が設けられる。ゲート電極422は、コンタクト411を介して上層のメタルと電気的に結合される。トランジスタQN1のドレイン領域は、コンタクト211を介して第1の金属配線層に設けられたメタル109と電気的に結合される。
なお、上述したようにトランジスタQN1、MN2およびQN4のポリシリゲート218,120,228は同一直線上となるように形成されている。また、トランジスタQN1、MN2およびQN4とそれぞれ電気的に結合される記憶ノードN1を構成するメタル109も同一直線上に形成される。
なお、本例におけるメモリセルMCを構成するトランジスタはすべてNチャネルMOSトランジスタであるためすべてP型のウェル構造で形成することが可能である。また、メモリセルの中央領域にはシリコン酸化膜より誘電率の高いHigh−K絶縁膜110が第1の金属配線層に設けられ記憶ノードN2およびN1を構成するメタル108および109の上層に設けられる。
本発明の実施の形態2に示されるメモリセルMCのレイアウトの如くゲート領域を構成するトランジスタQN3、MN1およびQN2のポリシリゲート205,105,411は同一直線上となるように一列に配列するとともに、トランジスタQN1、MN2およびQN4のポリシリゲート217,112,227も同一直線上となるように一列に配列することにより、転写工程や微細加工工程によるCD(Critical Dimension)シフトを低減することができる。また、記憶ノードN1およびN2を構成するメタル109および108についても直線状に形成されるためCDシフトを低減することができ、ばらつきの小さなメモリセルMCを形成することが可能となる。
また、誘電率の高いHigh−K絶縁膜110をメタル108および109の上層に設けることにより記憶ノードN1およびN2の電位レベルの保持を向上させることができる。したがって、これにより上述したリフレッシュ周期の間隔を長くすることができ消費電力も低減することが可能となる。
図6は、本発明の実施の形態2に従うメモリセルMCの上層領域の第2の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
図6を参照して、ここでは、Y軸方向に沿って、トランジスタQN3,QN1とそれぞれ電気的に結合されるビット線BLn−1として第2の金属配線層に信号線215が設けられる。また、Y軸方向に沿って、トランジスタQN2,QN4と電気的に結合されるビット線BLnとして第2の金属配線層に信号線310が設けられる。
また、第2の金属配線層にトランジスタMN1,MN2に固定電圧VSSを供給するための電源線114が設けられる。
トランジスタQN3のコンタクト206は、第1の金属配線層に設けられたメタル207と電気的に結合される。そして、第1の金属配線層に設けられたメタル207はコンタクト500を介してビット線BLn−1である第2の金属配線層に設けられた信号線215と電気的に結合される。
トランジスタMN1のコンタクト106は、第1の金属配線層に設けられたメタル107と電気的に結合される。そして、第1の金属配線層に設けられたメタル107はコンタクト501を介して固定電圧VSSを供給する第2の金属配線層に設けられた電源線114と電気的に結合される。
トランジスタQN2のコンタクト226は、第1の金属配線層に設けられたメタル502と電気的に結合される。そして、第1の金属配線層に設けられたメタル502はコンタクト503を介してビット線BLnである第2の金属配線層に設けられた信号線310と電気的に結合される。
トランジスタQN2のゲート領域に設けられたコンタクト412は、第1の金属配線層に設けられたメタル307と電気的に結合される。そして、第1の金属配線層に設けられたメタル307は、コンタクト308を介して後述する上層の第2の金属配線層のメタルと電気的に結合される。
トランジスタQN4のコンタクト223は、第1の金属配線層に設けられたメタル504と電気的に結合される。そして、第1の金属配線層に設けられたメタル504は、コンタクト505を介してビット線BLnである第2の金属配線層に設けられた信号線310と電気的に結合される。
トランジスタMN2のコンタクト121は、第1の金属配線層に設けられたメタル506と電気的に結合される。そして、第1の金属配線層に設けられたメタル506は、コンタクト507を介して固定電圧VSSを供給する第2の金属配線層に設けられた電源線114と電気的に結合される。
トランジスタQN1のコンタクト213は、第1の金属配線層に設けられたメタル508と電気的に結合される。そして、第1の金属配線層に設けられたメタル508は、コンタクト509を介してビット線BLn−1である第2の金属配線層に設けられた信号線215と電気的に結合される。
トランジスタQN1のゲート領域に設けられたコンタクト421は、第1の金属配線層に設けられたメタル510と電気的に結合される。そして、第1の金属配線層に設けられたメタル510はコンタクト511を介して後述する上層の第2の金属配線層に設けられたメタルと電気的に結合される。
本構成は、ビット線BLn−1およびビット線BLnを第2の金属配線層に設けた構成である。すなわち、ビット線BLn−1およびBLnと電気的に結合されるトランジスタとの接続配線(コンタクト)の長さは、第3の金属配線層にビット線BLn−1およびビット線BLnを設けた場合と比較して短くなる。したがって、コンタクトに起因する寄生容量の負荷を軽減することができるため記憶ノードN1およびN2に格納されたデータレベルの高速なデータ読出が可能となる。
図7は、本発明の実施の形態2に従うメモリセルMCの上層領域の第3の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
図7を参照して、ここでは、X軸方向に沿って、トランジスタQN1およびQN2とそれぞれ電気的に結合されるワード線WLとして第3の金属配線層に信号線514が設けられる。
トランジスタQN1のゲート電極と電気的に結合されたメタル510は、コンタクト511を介して第2の金属配線層に設けられたメタル512と電気的に結合される。第2の金属配線層に設けられたメタル512は、コンタクト513を介してワード線WLである第3の金属配線層に設けられた信号線514と電気的に結合される。
トランジスタQN2のゲート電極と電気的に結合されたメタル307は、コンタクト308を介して第2の金属配線層に設けられたメタル309と電気的に結合される。第2の金属配線層に設けられたメタル309は、コンタクト515を介してワード線WLである第3の金属配線層に設けられた信号線514と電気的に結合される。
図8は、本発明の実施の形態2に従うメモリアレイの下層領域および上層領域のメモリセルMCのレイアウトを説明する図である。なお、ここでは、図5〜7で説明した金属配線層が積層された場合において上部方向から見た配線レイアウトが示されている。
図8に示されるようにメモリセル行にそれぞれ対応してワード線WLが形成される。また、メモリセル列に対してそれぞれビット線BLn−1,BLnが形成される。また固定電圧VSSを供給する電源線はメモリセル列に対応してY軸方向に沿って形成されている。なお、上述したようにここでは、ビット線BLは隣接するメモリセルにおいて共有する構成ではなく、それぞれ独立に2本のビット線を有するものとして説明している。
次に本発明の実施の形態2に従うメモリセルMCの断面構造について説明する。
図9は、図5および図6で説明したレイアウト図においてA−A♯において切断した場合の断面構造図である。
図9を参照して、ここではA−A#において切断したトランジスタMN1とMN2の断面構造図が示されている。
具体的には、トランジスタMN1を構成するソース/ドレイン不純物層104a#および104b#がゲート領域の両側に設けられる。そして、金属シリサイド層104a,104bがソース/ドレイン不純物層104a#および104b#の上に形成される。拡散層104は、ソース不純物層および金属シリサイド層で構成される。
そして、ソース領域の金属シリサイド層104aは、コンタクト106を介して第1の金属配線層に設けられたメタル107と電気的に結合されている。
次に、トランジスタMN1のゲート領域の構造について説明する。
ゲート領域には、ポリシリゲート105が設けられる。ポリシリゲート105を覆うようにバリア層105#が設けられ、そのバリア層105#の外側領域の両側にサイドウォール105a,105bが形成されている。そして、ポリシリゲート105の下側にはチャネル103が形成され、チャネルの両側にはエクステンション不純物層101a,101bが形成される。このエクステンション不純物層101a,101bは、ポケット注入層102a,102bを覆うように形成されている。ポケット注入層102a,102bにイオン注入が行なわれる。なお、後述するトランジスタのゲート構造は同様であるのでその詳細な説明は繰り返さない。
また、トランジスタMN1のドレイン領域の金属シリサイド層104bは、上述したようにシェアードコンタクト111を介してトランジスタMN2のゲート電極423と電気的に結合される。また、金属シリサイド層104bは、コンタクト116を介して第1の金属配線層に設けられたメタル109と電気的に結合される。
そして、メタル108とメタル109を覆うようにして誘電率の高いHigh−K絶縁膜110が形成される。
そして、その上層の第2の金属配線層には、固定電圧VSSを供給する電源線114が設けられている。
なお、第1の金属配線層および第2の金属配線層以外の領域は絶縁膜115で覆われている。また、トランジスタMN2の下側にはSTI113(Shallow Trench Isolation)が設けられる。
図10は、図5および図6で説明したレイアウト図においてB−B♯で切断した場合の断面構造図である。
図10を参照して、ここではトランジスタQN3,QN1が形成されている場合が示されている。
トランジスタQN3の拡散層204において、ソース/ドレイン領域を形成するためのソース/ドレイン不純物層の上に金属シリサイド層204a,204bが設けられている。そして、ソース領域を形成する金属シリサイド層204aは、コンタクト206を介して第1の金属配線層に設けられたメタル207と電気的に結合される。ドレイン領域を形成する金属シリサイド層204bは、コンタクト209を介して第1の金属配線層に設けられたメタル108と電気的に結合される。また、ゲート領域にはポリシリゲート205が形成される。ゲート構造については、図9で説明したのと同様であるのでその詳細な説明は繰り返さない。
そして、トランジスタQN3とQN1との間にはSTI210が設けられている。
トランジスタQN1の拡散層218において、ソース/ドレイン領域を形成するためのソース/ドレイン不純物層の上に金属シリサイド層218a,218bが設けられている。そして、ドレイン領域を形成する金属シリサイド層218aは、コンタクト211を介して第1の金属配線層に設けられたメタル109と電気的に結合される。また、ソース領域を形成する金属シリサイド層218bは、コンタクト213を介して第1の金属配線層に設けられたメタル214と電気的に結合される。また、ゲート電極には、ポリシリゲート217が形成される。ゲート構造については、図9で説明したのと同様であるのでその詳細な説明は繰返さない。
また、ビット線BLn−1として第2の金属配線層には信号線215が設けられている。その他の部分については上述したように絶縁膜216で覆われた構造となっている。
図11は、図5および図6で説明したレイアウト図においてC−C♯で切断した断面構造図である。
図11を参照して、ここでは、STI300およびSTI301との間にトランジスタQN3を形成する拡散層204が設けられる。トランジスタQN3の拡散層204は、コンタクト209を介して第1の金属配線層に設けられたメタル108と電気的に結合される。
また、STI301とSTI302との間にトランジスタMN1を形成する拡散層104が設けられる。また、STI302とSTI304との間にトランジスタMN2を形成する拡散層120が設けられる。トランジスタMN2の拡散層120は、コンタクト303を介して第1の金属配線層に設けられたメタル108と電気的に結合される。また、STI304とSTI306との間にトランジスタQN2を形成する拡散層224が設けられる。トランジスタQN2の拡散層224は、コンタクト305を介して第1の金属配線層に設けられたメタル108と電気的に結合される。
図5および図6で説明したようにこの第1の金属配線層に設けられたメタル108は、トランジスタQN3,MN1およびトランジスタQN2とそれぞれ電気的に結合されX軸方向に沿って一直線となるように形成されている。そして、この金属配線層に形成されたメタル108と第2の金属配線層との間には誘電率の高いHigh−K絶縁膜110が形成される。また、上述したトランジスタQN2のゲート電極と電気的に結合されたメタル307がコンタクト308を介して第2の金属配線層に設けられたメタル309と電気的に結合され、メタル309は、図示しないが第3の金属配線層に設けられたワード線WLと電気的に結合される。
また、第2の金属配線層には、ビット線BLn−1を形成する信号線215と固定電圧VSSを供給する電源線114と、ビット線BLnを形成する信号線310がそれぞれ設けられる。
図12は、図5および図6で説明したレイアウト図においてD−D♯で切断した場合の断面構造図である。
図12を参照して、本例においては、トランジスタQN3,MN1およびQN2が示されている。
トランジスタのゲート構造の詳細については図9で説明したので繰返さないが、トランジスタQN3のゲート領域を形成するポリシリゲート205の上部にゲート電極416が設けられる。ゲート電極416は、コンタクト404を介して第1の金属配線層に設けられたメタル413と電気的に結合される。トランジスタQN3の拡散層204は、STI300と301との間に設けられる。拡散層204は、上述したように金属シリサイド層およびその下側に形成されたソース/ドレイン不純物層とを含む。
また、トランジスタMN1の拡散層104は、STI301と304との間に設けられる。トランジスタMN1のゲート領域を形成するポリシリゲート105の上部には、ゲート電極417が設けられ、そして、ゲート電極と電気的に結合されるシェアードコンタクト408が設けられる。また、ゲート領域の下側には拡散層104を形成する金属シリサイド層およびソース/ドレイン不純物層が設けられる。
また、トランジスタQN2の拡散層224は、STI301と304との間に設けられる。トランジスタQN2のゲート領域を形成するポリシリゲート411の上部にゲート電極418が設けられる。ゲート電極418は、コンタクト412を介して第1の金属配線層に設けられたメタル415と電気的に結合される。拡散層224は、上述したように金属シリサイド層とソース/ドレイン不純物層とを含む。
また、本例においては、第2の金属配線層において、ビット線BLnを形成する信号線215と固定電圧VSSを供給する電源線114とビット線BLnを形成する信号線310とが設けられている。
(実施の形態3)
本発明の実施の形態3においては、さらに別のメモリセルについて説明する。
図13は、本発明の実施の形態3に従うメモリセルMC♯を説明する図である。
図13を参照して、本発明の実施の形態3に従うメモリセルMC♯は、トランジスタQP1〜QP4とトランジスタMN1,MN2とを含む。
本発明の実施の形態3に従うメモリセルMC#は、図3で説明したトランジスタMCと比較して、トランジスタQN1〜QN4をトランジスタQP1〜QP4に置換した点が異なる。その他の点は同様であるのでその詳細な説明は繰返さない。本発明の実施の形態2に従うメモリセルMC♯は、ビット線BLn−1とBLnと電気的に結合されるトランジスタをすべてPチャネルMOSトランジスタに置換した構成である。
また、トランジスタQP3,QP4のゲートには、電源電圧VDDを供給する電源線が設けられている。したがってトランジスタQP3,QP4は常に非導通状態となっている。
データ書込およびデータ読出については、ワード線WLの選択において活性化状態が「L」レベルであるのみが異なり、その他の点は同様である。すなわち、ワード線WLが「L」レベルに活性化されてビット線BLn−1と記憶ノードN1とが電気的に結合される。また、ビット線BLnと記憶ノードN2とが電気的に結合される。その他の点については、データ書込およびデータ読出についても同様であるのでその詳細な説明は繰り返さない。
ここで、本発明のメモリセルMC#のサブスレッショルドリーク電流について考える。
たとえば記憶ノードN1の電位レベルが「L」レベルであり記憶ノードN2の電位レベルが「H」レベルに設定されている場合について考える。また、ビット線BLn−1,BLnは所定の電位レベルにプリチャージされた状態であるものとする。
仮に、記憶ノードN2の電位レベルがビット線BLn−1,BLnの電位レベルよりも高い場合、サブスレッショルドリーク電流i2は、トランジスタQP2を介して流れようとする。また、トランジスタQP3を介して記憶ノードN2からビット線BLn−1に対してサブスレッショルドリーク電流i3が流れようとする。
また、記憶ノードN1の電位レベルがビット線BLn,BLn−1の電位レベルよりも低い場合、トランジスタQP1を介して記憶ノードN1にサブスレッショルドリーク電流i1が流れようとする。また、トランジスタQP4を介してビット線BLnからサブスレッショルドリーク電流i4が記憶ノードN1に流れようとする。本例においては、トランジスタのサイズ等はほぼ同様であるように設計されているためサブスレッショルドリーク電流i1とi4とはほぼ同じ電流量となる。また、サブスレッショルドリーク電流i2とi3とはほぼ同じ電流量となる。
したがって、ビット線BLn−1に注目すれば、トランジスタQP1を介してサブスレッショルドリーク電流i1が流れ出て、トランジスタQP3を介してサブスレッショルドリーク電流i3が記憶ノードN2から流れ出ることに伴うビット線BLn−1の電位変動と、トランジスタQP2を介してサブスレッショルドリーク電流i2が流れ込み、トランジスタQP4を介してサブスレッショルドリーク電流i4が記憶ノードN1に流れ出ることに伴うビット線BLn−1の電位変動とは同じに設定される。すなわち、トランジスタQP3およびQP4を設けることにより、アクセストランジスタであるトランジスタQP2およびQP1のサブスレッショルドリーク電流が対称となる。
それゆえ、ビット線BLn−1,BLnにおいてデータ読出前のプリチャージ動作後に電位変動が生じてバランスが取れない状況を未然に防ぐことが可能となる。
すなわち、本願構成によりメモリセルMC#のサブスレッショルドリーク電流に伴うビット線BLの揺らぎを抑制し、データ読出マージンを確保することができるため読出のセンス感度を維持することが可能となる。
また、本例のメモリセルMC#は、アクセストランジスタがPチャネルMOSトランジスタであり、NチャネルMOSトランジスタの時と比較して、印加電圧からのしきい値電圧分の降下がないため記憶ノードN1およびN2の一方に「H」レベルの電位レベルを伝達する際において高速なデータ書込を実行することが可能である。
(実施の形態4)
図14は、本発明の実施の形態4に従うメモリアレイの下層領域のメモリセルMC#のレイアウトを説明する図である。なお、ここでは、後述するが第1層目の金属配線層までが示されている。さらに上層の金属配線層については後述する。
図14においては、図4で説明したのとほぼ同様の構成が示されているが図4で説明したレイアウトと比較して、PチャネルMOSトランジスタとNチャネルMOSトランジスタを置換した構成であるのでウェルの領域が異なる。
具体的にはPチャネルMOSトランジスタであるトランジスタQP3,QP1を形成する領域にはN型のウェル構造NWが形成されている。またNチャネルMOSトランジスタであるトランジスタMN1およびMN2を形成する領域はP型のウェル構造PWとなっている。また、PチャネルMOSトランジスタであるトランジスタQP2,QP4を形成する領域はN型のウェル構造NWとなっている。その他の点については同様である。
図15は、本発明の実施の形態4に従うメモリセルMC#の下層領域のレイアウト構造を説明する詳細な図である。ここでは、第1の金属配線層までが示されている。
図15を参照して、本発明の実施の形態4に従うメモリセルMC♯は、トランジスタのN型あるいはP型のウェル構造は異なるが、レイアウトについては図5で説明したのと同様である。具体的には、基板に対してY軸方向に沿って各トランジスタのソース領域およびドレイン領域となる拡散層が形成される。
具体的には、トランジスタQP3とQP1とは、Y軸方向に沿って同一直線上に拡散層401および420が形成されている。また、トランジスタQP2とトランジスタQP4とは、Y軸方向に沿って同一直線上に拡散層409および422が形成されている。また、Y軸方向に沿って、トランジスタQP3とQP2との間にトランジスタMN1の拡散層104が形成されている。また、Y軸方向に沿って、トランジスタQP1とトランジスタQP4との間にトランジスタMN2の拡散層120が形成されている。
そして、トランジスタQP3,MN1,QP2のゲート領域を構成するゲートポリシリゲートはX軸方向に沿って同一直線上に形成されている。また、トランジスタQP1,MN2,QP4のゲート領域を構成するゲートポリシリゲートはX軸方向に沿って同一直線上となるように形成されている。
なお、コンタクト等の配線関係については図5で説明したのと同様であるのでその詳細な説明は繰返さない。
図16は、本発明の実施の形態4に従うメモリセルMC#の上層領域の第2の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
図16を参照して、図6で説明したレイアウト構造と異なる点は、電源電圧VDDを供給する電源線が第2の金属配線層に設けられ、この電源電圧VDDがトランジスタQP3およびQP4のゲート電極に供給される点である。
具体的には、トランジスタQP3のゲート電極416は、コンタクト404を介して第1の金属配線層に形成されたメタル602と電気的に結合される。そして、第1の金属配線層に設けられたメタル602は、コンタクト604を介して電源電圧VDDを供給する第2の金属配線層に設けられた電源線600と電気的に結合される。
また、トランジスタQN4のゲート電極419は、コンタクト420を介して第1の金属配線層に形成されたメタル605と電気的に結合される。そして、第1の金属配線層に設けられたメタル605は、コンタクト607を介して電源電圧VDDを供給する第2の金属配線層に設けられた電源線601と電気的に結合される。その他の部分については、図6で説明したのと同様であるのでその詳細な説明は繰り返さない。
図17は、本発明の実施の形態4に従うメモリセルMC♯の上層領域の第3の金属配線層を形成した場合のレイアウト構造を説明する詳細な図である。
図17を参照して、本発明の実施の形態4に従うメモリセルMC#の上層領域の第3の金属配線層については、図7のレイアウト図と同様である。
図18は、本発明の実施の形態4に従うメモリアレイの下層領域および上層領域のメモリセルMC#のレイアウトを説明する図である。なお、ここでは、図15〜17で説明した金属配線層が積層された場合において上部方向から見た配線レイアウトが示されている。
図19は、図15および図16で説明したレイアウト図においてD−D♯で切断した場合の断面構造図である。なお、他の断面構造図については、トランジスタの構造がP型である点のみが異なり、図9〜図11で説明したのとほぼ同様であるのでその詳細な説明は繰り返さない。
図19を参照して、本例においては、トランジスタQP3,MN1およびQP2が示されている。
トランジスタのゲート構造の詳細についてはP型とN型が異なるのみで図9で説明したのとほぼ同様であるのでその詳細な説明は繰り返さない。
トランジスタQP3のゲート領域を形成するポリシリゲート205の上部にゲート電極416が設けられる。ゲート電極416は、コンタクト603を介して第1の金属配線層に設けられたメタル602と電気的に結合される。メタル602は、コンタクト604を介して電源電圧VDDを供給する第2の金属配線層に設けられた電源線600と電気的に結合される。
トランジスタQP3の拡散層401は、STI300と301との間に設けられる。拡散層401は、上述したように金属シリサイド層およびその下側に形成されたソース/ドレイン不純物層とを含む。なお、ソース/ドレイン不純物層はP型で形成される。
また、トランジスタMN1の拡散層405は、STI301と304との間に設けられる。トランジスタMN1のゲート領域を形成するポリシリゲート105の上部には、ゲート電極417が設けられ、そして、ゲート電極417と電気的に結合されるシェアードコンタクト408が設けられる。また、ゲート領域の下側には拡散層405を形成する金属シリサイド層およびソース/ドレイン不純物層が設けられる。
また、トランジスタQP2の拡散層409は、STI301と304との間に設けられる。トランジスタQP2のゲート領域を形成するポリシリゲート411の上部にゲート電極418が設けられる。ゲート電極418は、コンタクト412を介して第1の金属配線層に設けられたメタル415と電気的に結合される。拡散層409は、上述したように金属シリサイド層とソース/ドレイン不純物層とを含む。なお、ソース/ドレイン不純物層はP型で形成される。
また、第2の金属配線層において、ビット線BLnを形成する信号線215と固定電圧VSSを供給する電源線114とビット線BLnを形成する信号線310と、電源電圧VDDを供給する電源線601が設けられる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 半導体記憶装置、5 コントロール回路、10 メモリアレイ、20 行デコーダ、25 列デコーダ、30 入出力制御回路、SA センスアンプ。