CN100524518C - 具有提高的读稳定性的存储单元、存储器阵列及集成电路 - Google Patents

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Abstract

一种用于存储器阵列的存储单元包括用于存储该存储单元的逻辑状态的存储元件、写电路和读电路。写电路可操作地响应用于选择性地写入该存储单元的逻辑状态的写信号，选择性地使存储元件的第一节点连接到该存储器阵列中的至少第一写位线。读电路包括连接到存储元件的高阻抗输入节点和可连接到该存储器阵列的读位线的输出节点。读电路被配置为响应施加到该读电路的读信号，在输出节点生成代表存储元件的逻辑状态的输出信号。该存储单元被配置为使得写电路在该存储单元的读操作期间被禁用，以便在读操作期间使存储元件与第一写位线隔离。相对于写电路和/或读电路内的至少一个晶体管器件的强度，分别优化存储元件内的至少一个晶体管器件的强度。

Description

具有提高的读稳定性的存储单元、存储器阵列及集成电路
技术领域
本发明总体涉及存储设备，更具体地，涉及一种具有在读操作期间提高的稳定性的静态存储单元体系结构。
背景技术
随着集成电路技术扩展，静态存储单元中的稳定性成为影响可靠的存储器阵列(包括例如静态随机存储器(SRAM)阵列)的设计的一个主要问题。如图1所示，大多数静态存储单元使用传统的六晶体管(6-T)体系结构。尽管这种存储单元布置提供了紧凑的结构，但是6-T存储单元具有很多缺点，尤其是其可能缺乏随总体技术发展而扩展的能力，这至少部分地是由于稳定性问题，稳定性问题通常会随着集成电路工艺规格缩小而加剧。
每当存储单元的内部节点上存储的电压受扰时，便会出现稳定性问题。在图1中示出的标准6-T存储单元的情况下，通常会在连接到具有已存储的逻辑“0”的内部节点(例如节点N2)的存取晶体管(例如106)由对应位线(例如114)上的逻辑“1”激活时出现稳定性问题。当这发生时，会将内部节点(例如节点N2)拉高到地电势之上，这样会并非有意地使存储单元的逻辑状态翻转。这种情况是作为该存储单元的读操作的结果而出现的。
随着工艺技术扩展，工艺导致的变化以及基础变化源(例如阈值电压上的掺杂波动效应等)会导致给定晶片上较大的阈值电压变化。这一阈值电压分消效应本质上放大了6-T存储单元内的干扰电压，这样会导致其中使用该6-T存储单元的SRAM阵列内的稳定性故障。电源电压通过减小存储单元内的噪声容限来进一步使稳定性降级。现有的试图解决该稳定性问题的解决方法通常包括对6-T存储单元本身进行微小的修改(例如更改晶体管尺寸、阈值电压设计、增加单元尺寸等)或对存储器阵列进行微小的修改(例如增大电源电压等)，以增加稳定限度。但是，这些技术一般都包括在存储单元稳定性与性能之间的相当大的折衷，并且其对于将来的工艺技术来说可能是不充分的。
因此，需要一种具有提高的读稳定性的静态存储单元体系结构，其不存在与传统存储单元体系结构相关联的一个或多个上述缺陷。
发明内容
根据上述需要，在说明性的实施例内，本发明是一种改进的存储单元体系结构，其通过改变存储单元的读机制来实际上消除在写操作期间该存储单元的干扰。该改进的存储单元被配置为在读操作期间，该单元内包括的存储元件基本上与对应的字线或位线电隔离。本发明的存储单元体系结构适用于SRAM阵列。
根据本发明的一个方面，一种用于存储器阵列的存储单元包括用于存储该存储单元的逻辑状态的存储元件、写电路和读电路。写电路可操作地响应用于选择性地写入该存储单元的逻辑状态的写信号，选择性地使该存储元件的第一节点连接到该存储器阵列中的第一写位线。读电路包括连接到该存储元件的相当高阻抗输入节点和可连接到该存储器阵列的读位线的输出节点。读电路被配置为响应施加到该读电路的读信号，在输出节点处生成代表该存储元件的逻辑状态的输出信号。该存储单元被配置为使得写电路在该存储单元的读操作期间被禁用，以便在该读操作期间使该存储元件与第一和第二写位线基本隔离。相对于写电路和/或读电路内的至少一个晶体管器件的强度，分别优化该存储元件内的至少一个晶体管器件的强度。
根据本发明的另一方面，集成电路包括一个或多个存储单元，至少这些存储单元中给定的一个包括用于存储该存储单元的逻辑状态的存储元件、写电路和读电路。写电路可配置为响应用于选择性地写入该存储单元的逻辑状态的写信号，选择性地使该存储元件的第一节点连接到该存储器阵列中的第一写位线，并选择性地使该存储元件的第二节点连接到该存储器阵列中的第二写位线。读电路包括连接到该存储元件的相当高阻抗输入节点和可连接到该存储器阵列的读位线的输出节点。读电路被配置为响应施加到该读电路的读信号，在输出节点处生成代表该存储元件的逻辑状态的输出信号。该存储单元被配置为使得写电路在该存储单元的读操作期间被禁用，以便在该读操作期间使该存储元件与第一和第二写位线基本隔离。相对于写电路和/或读电路内的至少一个晶体管器件的强度，分别优化该存储元件内的至少一个晶体管器件的强度。
从下文结合附图的对本发明的说明性实施例的详细描述中，本发明的这些和其它目的、特征和优点将变得显而易见。
附图说明
图1是示出用于标准SRAM阵列中的传统六晶体管静态存储单元的示意图；
图2是示出根据本发明一个实施例的适用于SRAM阵列的示例性八晶体管静态存储单元的示意图；
图3A是示出图1内所示的传统静态存储单元的静态噪声容限的图示；
图3B是示出图2内所示的静态存储单元的静态噪声容限的示例性图示；
图4是示出图1内所示的传统静态存储单元的说明性集成电路布图的俯视图；
图5是示出根据本发明一个实施例的图2内所示的静态存储单元的示例性集成电路布图的俯视图；
图6是示出根据本发明另一实施例的图2内所示的静态存储单元的示例性集成电路布图的俯视图；
图7是根据本发明另一方面的图2内所示的示例性八晶体管静态存储单元的示意图，其中对该存储单元的某些部分选择性地进行优化以便提高性能和/或稳定性；
图8是示出具有两路列选择的传统6-T SRAM的框图；
图9是示出其中实现本发明的技术的示例性存储器阵列的框图。
具体实施方式
下面将在适用于例如SRAM阵列中的示例性静态存储单元的情境下来描述本发明。但是，应该理解，本发明并不局限于此或任何特定的存储单元体系结构。而是，本发明更一般地适用于这样的技术，即用于在读操作期间有利地消除存储单元内的干扰，从而提高存储单元的稳定性。可使用标准的集成电路(IC)工艺技术，诸如互补金属氧化物半导体(CMOS)制造工艺，来容易地制造本发明的存储单元。因此，与标准静态存储单元相比，制造本发明的存储单元的成本不会大大增加。
图1是示出标准6-T存储单元100的示意图。存储单元100包括静态存储元件102，其可经由一对存取晶体管104和106分别选择性地连接到位线(BL)112和114，每个存取晶体管均具有漏极端子(D)、源极端子(S)和栅极端子(G)。具体地，晶体管104的漏极端子连接到存储元件102的第一内部节点N1，而晶体管104的源极端子连接到位线112。同样，晶体管106的漏极端子连接到存储元件102的第二内部节点N2，而晶体管106的源极端子连接到位线114。存取晶体管104、106均由经由对应的字线(WL)116传送的字线信号来控制，该字线连接到晶体管104和106的栅极端子。存取晶体管104、106通常为N沟道金属氧化物半导体(NMOS)器件。静态存储元件102通常包括第一和第二反相器108和110，这两个反相器的连接分别为：在节点N1处第一反相器108的输出连接到第二反相器110的输入，而在节点N2处第二反相器110的输出连接到第一反相器108的输入。每个反相器通常包括以传统的反相器布置连接的P型金属氧化物半导体(PMOS)器件和NMOS器件。
应该理解，因为金属氧化物半导体(MOS)器件本质上是对称的，并因此是双向的，所以基本上可任意指派MOS器件内的源极和漏极标志。因此，源极端子和漏极端子在本文中可分别通称为第一和第二源极/漏极端子，其中术语“源极/漏极”在本上下文内代表源极端子或漏极端子。
在存储单元100的读操作期间，利用字线116上的活动字线信号(例如VDD)来启用存取晶体管104、106，并且位线112、114均处于逻辑“1”(例如VDD)。开启晶体管104和106会通过这些晶体管分别在存储元件102的内部节点N1和N2与位线112和114之间创建基本上低电阻(例如，大约几十欧姆)的电通路。如前文所述，每当存储元件102的内部节点N1和N2上存储的电压被扰乱时，通常会发生稳定性问题。在标准6-T存储单元内，例如当连接到使已存储的逻辑“0”(例如，地)与其相关的内部节点(例如，节点N2)的给定存取晶体管(例如106)由对应的位线(例如位线114)上存在的逻辑“1”激活时，就可能出现稳定性问题。在这种情况下，通过对应的存取晶体管将该内部节点拉高到地电势之上，这会并非有意地使该存储单元内存储的逻辑状态翻转。
图2是示出根据本发明一个实施例的示例性八晶体管(8-T)存储单元200的示意图，该存储单元可有利地消除读操作期间该存储单元中的干扰。示例性8-T存储单元200尤其适用于SRAM阵列，但是该存储单元并不局限于这种应用。此外，本文中描述的本发明的技术并不局限于所示出的特定存储单元电路布置。
示例性8-T存储单元200包括静态存储元件202，该存储元件可分别经由第一和第二写存取电路228和230选择性地连接到第一和第二写位线(WBL)204和206。在本发明的优选实施例内，写存取电路228和230分别包括NMOS存取晶体管214和216，但是可类似地实现可选连接电路。具体地，晶体管214的源极端子连接到写位线204，晶体管214的漏极端子连接到存储元件202的第一内部节点N1。同样，晶体管216的源极端子连接到写位线206，晶体管216的漏极端子连接到存储元件202的第二内部节点N2。存取晶体管214和216的栅极端子连接到用于传送写信号的相应写字线(WWL)210。存取晶体管214、216用于响应写信号，使存储元件202选择性地连接到写位线204、206。第一和第二写存取电路228、230可实现为单个写电路。应该理解，根据本发明的可选实施例，存储单元200可以单端方式来使用，在该情况下使用单个写位线(例如206)及相应的存取晶体管(例如216)。
静态存储单元202优选地包括第一和第二反相器218和220，这两个反相器分别被配置为，在节点N2处第一反相器218的输出连接到第二反相器220的输入，而在节点N1处第二反相器220的输出连接到第一反相器218的输入。每个反相器218、220可包括以常规反相器布置连接的PMOS器件和NMOS器件(未示出)。尽管图2中所示的四晶体管存储元件布置提供了相当紧凑的电路结构，但是本领域内的技术人员应理解，可类似地实现用于实现静态存储元件202的可选电路配置。
除了分别用存储单元200内的写位线204和206代替存储单元100内的位线112和114，以及用存储单元200内的写字线210代替存储单元100内的字线116之外，包括第一和第二存取晶体管214、216及静态存储元件202的电路布置看起来类似于图1内所示的6-T存储单元配置。应该理解，在存储单元200的写操作期间，该存储单元的基本操作相较于对标准6-T存储元件的写操作基本上相同。具体地，由写字线210上的活动写信号来启用存取晶体管214、216，并且可使用写位线204、206以常规方式来写入该存储单元的逻辑状态。因此，本发明的技术主要涉及存储元件200的读操作，这在下文将进一步详细描述。
为了消除读操作期间存储单元200的干扰，该存储单元优选地配置为使静态存储元件202与其中可使用存储单元200的存储器阵列内的任何位线或字线电隔离。为此，示例性存储单元200包括单独的读电路226，该电路连接到对应的读位线(RBL)212和读字线(RWL)208以便选择性地激活该读电路。应该理解，根据本发明的可选实施例，读位线212可与写位线(例如206)连接到一起。尽管可能会对该存储单元的速度造成一定程度的影响，但是此布置可有益地减小存储器阵列内所需的位线数量。读电路226优选地包括分别以堆叠布置连接的第一和第二NMOS晶体管222和224。具体地，第一晶体管222的漏极端子连接到读位线212，第一晶体管的源极端子连接到第二晶体管224的漏极端子，而晶体管224的源极端子接地或可选参考源。晶体管222的栅极端子连接到读字线208，并形成读电路226的第一输入，而晶体管224的栅极端子连接到存储元件202的内部节点N2，并形成该读电路的第二输入。
根据本发明的示例性实施例，读电路226被配置为当该读电路的第一和第二输入都被启用(例如VDD)时，在第一晶体管222的漏极端子与第二晶体管224的源极端子之间形成基本上低电阻(例如，大约几十欧姆)的电通路。应该理解，对于本领域内的技术人员来说很明显，在存储单元200内可类似地使用可选读电路。
当读存储单元200时，在对应的读字线208上施加活动读信号(例如VDD)，从而开启读电路226中的晶体管222，当在节点N2处存储逻辑“1”时，读电路226内的晶体管224开启，从而当对应的读位线212升高到地电势之上时，通过晶体管222和224在该读位线和地之间创建一个电通路并允许电流流过。同样，当在节点N2处存储逻辑“0”时，晶体管224关闭，并因此有效地断开读位线212和地之间的电通路，从而防止电流在该读位线和地之间流动。连接到读位线212的读出放大器或可选的读出电路优选可操作地检测该读位线上的电压和/或电流差，并使该差值与存储单元200的逻辑状态相等。
在读操作期间，例如通过将逻辑“0”施加到对应的写字线210，来禁用在写操作期间被启用的存取晶体管214和216。在读操作期间禁用晶体管214和216用于使静态存储元件202与对应的写位线204和206电隔离。此外，由于连接到存储元件202的晶体管224的栅极端子具有相当高的阻抗(例如大于1兆欧姆)，所以在读和写操作期间，内部节点N2基本上与读位线212电隔离。当根据本发明进行配置时，示例性存储单元200提供了一种用于对该存储单元进行读的机构，其有利地与用于对该存储单元进行写的机构分隔开。这种存储单元布置还允许双端口操作，其中可在存储器阵列的不同单元内同时执行读和写操作。
如前面所述，在读操作期间，读出放大器通常连接到与正在进行读的存储单元相对应的位线。在图1所示的使用位线112、114两者的标准6-T存储单元100的情况下，需要差分(例如双端的)读出放大器。相当依赖对称性的差分读出放大器对于IC工艺变化(例如阈值电压不匹配)是高度敏感的，因此必须仔细对其进行设计以便使这种变化的影响最小化。因此，差分读出放大器通常需要更复杂和稳健的电路体系结构。相反，图2中所示的示例性8-T存储单元200能够在读操作期间使用单个读位线212，并因此可与单端读出放大器结合使用。单端读出放大器是有优势的，因为与差分读出放大器相比，单端读出放大器的电路拓朴复杂性通常较低，并且其更能容忍IC工艺变化。
存在至少两个相关的影响存储单元稳定性的问题，即读稳定性和噪声容限。直观地，读稳定性涉及在读操作期间当访问存储单元时转换(例如扰乱)该存储单元的存储值的可能性大小。另一方面，存储单元的静态噪声容限(SNM)可被定义为尤其在存储单元的操作的待机模式期间，使该存储单元的逻辑状态翻转所必须的最小直流(DC)噪声电压。影响存储单元的整体稳定性的主要问题是读稳定性。通过创建与给定的存储单元对应的蝶形曲线，可更容易地显现静态噪声容限。可通过绘制存储单元在与该存储单元相关的工艺、电压和/或温度(PVT)条件的变化上的传递特性，来生成蝶形曲线。作为示例，可进行蒙特卡洛分析来获得该存储单元的静态噪声容限的分布。
图3A和3B是分别示出图1中所示的6-T存储单元100和图2中所示的8-T存储单元200的静态噪声容限的示例性图示。如图3A所示，6-T存储单元100的示例性蝶形曲线可包括代表两个反相器108、110(见图1)的传递特性的两条曲线302、304，在最坏情况的稳定性状况下这两条曲线一个重叠在另一个之上。同样，如图3B所示，8-T存储单元200的示例性蝶形曲线可包括代表两个反相器218、220(见图2)的传递特性的两条曲线308、310，在最坏情况的稳定性状况下这两条曲线一个重叠在另一个之上。通常，对于给定的蝶形曲线，这两条曲线(例如302、304)所限定的区域(也称为蝶形曲线的“眼孔”)越大，存储单元就越稳定。静态噪声容限可被定义为在该“眼孔”内可画出的最大正方形的边。
从图3A和3B中显而易见，本发明的示例性8-T存储单元所实现的静态噪声容限是标准6-T存储单元设计的静态噪声容限的两倍以上。这一在静态噪声容限方面的改进可归因于以下事实，即在该8-T存储单元内，存取晶体管214和216在读操作期间关闭，从而消除干扰。该8-T存储单元配置能够容忍相当大的阈值电压分散，并可因此有利地扩展到其中可期望增加的阈值电压变化和/或更低的电源电压(例如VDD)的更挑战性的IC工艺技术。
至于6-T存储单元的布图与示例性8-T存储单元200相比较，该8-T存储单元通常耗费IC内更大的面积(例如，大约30％以上)，这至少部分地是由于该存储单元内包括的附加读电路226以及对应的读位线212和读字线208所导致的，如图2所示。当然，该8-T存储单元体系结构所提供的读稳定性的实质增加在价值上要超过增大的IC面积的折衷。此外，根据其中将使用该存储单元的特定应用，传统的6-T存储单元设计在不进行很大修改的情况下则完全不适用。
图4是示出图1中所示的标准6-T存储单元100的示例性IC布图400的俯视图。有源区域402和404通常被绘成任意形状。从附图中显而易见，形成静态存储元件的反相器410中包括的NMOS器件406和408的大小大约是对应的PMOS器件412和414的两倍，以确保该存储单元的稳定性。仅作为比较并不失一般性，图5是示出图2中所示的8-T存储单元200的示例性布图500的至少一部分的俯视图。
如图5所示，该8-T存储单元可按面积有效的方式形成，诸如通过延长标准6-T存储单元布图内形成静态存储元件的两个反相器504之一的门电极502，并然后添加包括两个堆叠的NMOS晶体管(见图2)的读电路506而不添加额外的触点来形成。该8-T存储单元布图500可优选地以翻卷方式(例如上、下、左和右)对称，以便相邻单元共享所有触点。此外，从图中显而易见，在示例性8-T存储单元布图500中，反相器504内的NMOS器件508、510的尺寸可降低到最小尺寸，如同它们对应的PMOS器件那样，这是因为该单元的β率(NMOS下拉器件与通闸存取晶体管的比率)不再需要大于2左右来确保该存储单元的稳定性。
图6是示出根据本发明另一实施例的图2中所示的8-T存储单元的示例性布图600的俯视图。从附图中显而易见，示例性存储单元布图600包括优选地在基本规则的格栅上形成的多个有源区域602、604、606、608和610，每一个有源区域的宽度W优选地彼此相同。此外，任何两个相邻的有源区域602、604、606、608和610之间的间隔优选地基本相同。称为“整齐RX”单元设计的此布图技术，除了提供增加的存储单元的可扩缩性并由此提高该存储单元的组装密度之外，还有助于平版印刷工艺，并提高器件产量，从而降低制造该存储单元的总成本。
再次参照图2，在本发明的示例性存储单元配置内，由于读和写机构彼此隔离，所以用于对存储单元200进行读的电路即读电路226和用于对该存储单元进行写的电路即写存取电路228、230可相对于存储元件202且相对于彼此独立地被优化。根据本发明的一个方面，优选地，相对于读电路226和/或写存取电路228、230中的一个或多个晶体管器件的强度，来修改存储元件202中包括的一个或多个晶体管器件的强度。对于本领域内的技术人员显而易见，给定晶体管器件的强度可受该器件的许多特性影响，这些特性包括但不局限于器件阈值电压、氧化层厚度、和/或该器件的沟道宽长(W/L)比。
图7是示出图2中所示的示例性8-T存储单元200的示意图，其中包括可进一步提高存储单元的稳定性而进行的某些优化。如前面所述的，示例性存储单元200内的读和写机构基本上彼此隔离。具体地，在写操作期间，分别启用写存取电路228和230内的存取晶体管214和216，并禁用读电路226中的存取晶体管222和224。类似地，在读操作期间，启用晶体管222和224，并禁用晶体管214、216。理想地，期望使写存取晶体管214、216和读晶体管222、224尽可能地强，而使存储元件202中的晶体管尽可能地弱。但是，遗憾的是，在6-T存储单元布置内，在稳定性和性能之间存在折衷。
本领域内的技术人员应理解，给定MOS器件的速度通常与随该器件的强度而变化，因此，器件越强，该器件的速度越快。器件强度通常受控于这样的特性的变化，即包括但不局限于阈值电压(Vt)和氧化层厚度(Tox)的一个或多个IC工艺特性，和诸如器件的沟道长度(L)和沟道宽度(W)的一个或多个尺寸特性。通常，可通过减小阈值电压、减小沟道长度、减小氧化层厚度、和/或增大沟道宽度来增加器件的强度(并因此增加速度)。通常，对于给定晶体管器件指定沟道W/L比。通过增大器件的W/L比，可相应地增加该器件的强度。类似地，可通过增大阈值电压、增大沟道长度、增大氧化层厚度、和/或减小沟道宽度来减小器件的强度(并因此减小速度)。低阈值电压器件通常通过减小眼孔的尺寸来修改与该存储单元相关联的蝶形曲线的形状。因此，使用低阈值器件通常会使该存储单元的SNM较小。因此，为了减小在标准6-T存储单元内在读操作期间的干扰的影响，所有器件都通常是高阈值电压器件，这样会大大增加该存储单元的读和写延时。
如图7所示，示例性8-T存储单元200优选地被配置为使得写存取晶体管214、216和读晶体管222、226尽可能地强，并主要由泄漏特性和/或布图面积所限制。例如，如前面所述，可通过减小阈值电压、沟道长度和氧化层厚度中的一个或多个和/或通过减小器件的沟道宽度，来加强这些器件中的每一个。加强这些器件并不会影响存储单元稳定性，这是因为在示例性8-T存储单元布置200内基本消除了在读操作期间的干扰。
对于存储单元200内的静态存储元件202，可通过使其中的晶体管器件尽可能地弱(并因此尽可能地慢)，来优化反相器218、220。由于存储元件202内的器件仅用于保存存储单元200的逻辑状态，所以使这些器件变慢事实上不会影响读延时(由于该单元的逻辑状态没有改变)，并且对写延时仅有很小的影响。此外，与较强的器件相比，较弱的器件通常提供降低的泄漏和增大的噪声容限，由此降低该存储单元的功耗并提高稳定性。使用具有高阈值电压、氧化层厚度、较长的沟道长度和/或较短的沟道宽度的器件将降低亚阈值和门泄漏，并由此相对于传统存储单元设计来说降低该存储单元中的待机功耗。另外，沟道长度较长的器件可有利地降低线宽度变化的影响，由此可降低标准存储单元体系结构内通常展现的阈值电压分散。
应当理解，尽管如前文所述，本发明的存储单元体系结构可用于消除在存储单元的读操作期间的干扰，但是并没有解决在存储单元的写操作期间出现的干扰。这个问题可改为在更高级体系结构的存储器阵列内解决，其中可例如通过除去存储器阵列内通常包括的列选择电路来实现存储单元。
图8是示出具有两路列选择的传统6-T SRAM阵列800的框图。阵列800包括多个存储单元802(包括存储单元804和806)，经由至少一个对应的字线809连接到该存储单元的行解码电路808，经由多个位线811、813连接到该存储单元的列解码电路810，以及多个差分读出放大器812。这种阵列构成使包括两个单独的字的存储单元804、806共享字线809，并依赖列解码电路810来选择这两个字之一。在写操作期间，没有被选择的字内的存储单元受到写干扰，其中该字线被声明，并且补位线(在列选择操作中)均保持高。这样产生与读干扰相同的情况，这会使SRAM单元不稳定。
根据本发明的技术，如先前所述的，可通过增加单独的写电路来消除给定存储单元内的读干扰。写干扰优选地在其中实现该给定存储单元的更高级体系结构的存储器阵列内解决。如下文说明的，可有利地除去列选择能力，其是写干扰的主要来源。
图9是其中实现本发明的技术的示例性存储器阵列900的框图。该示例性存储器阵列900包括行解码电路902和多个单端读出放大器904，行解码电路902经由至少一个字线914连接到包括存储单元910和912的多个对应的存储单元，多个单端读出放大器904经由多个位线916、918连接到对应的存储单元。存储单元910、912可根据图2中所示的存储单元构造来实现。使用此存储单元构造，基本上消除了对单独的列解码电路的需要，这是由于字线不会在不同字内的存储单元之间共享。从图中显而易见，通过消除存储器阵列900内的列解码电路，字线长度被缩短到成为给定字本身的长度。
当启用对应于给定存储单元的写字线时，必须在同一空间位置同时写入连接到此写字线的所有存储单元。不是使用单个存储体内的列选择来在该存储器阵列的不同字910、912之间进行选择，而是仅将沿同一字线914的字存储在不同的存储体906和908内。以不同存储单元体组织该存储器阵列消除了写干扰的任何可能，这与存储单元级别的写干扰的消除相结合，可在基本上所有的操作状况下提高存储单元稳定性。对于本领域内的技术人员变得显而易见，可类似地实现行解码电路902的可选变型。例如，可向存储器阵列900使用的纠错编码(ECC)电路添加附加位。可选地，可在每个存储单元本身内使用外部列解码或位选择选项，以便实现列选择功能。
本发明的存储单元和/或SRAM阵列的至少一部分可以集成电路来实现。在形成集成电路时，通常在半导体晶片的表面上以重复的构图构成多个相同的电路小片。每个电路小片包括本文中所描述的器件，并包括其它结构或电路。可从晶片上切割各个电路小片，然后将其组装成集成电路。本领域内的技术人员了解如何切割晶片并组装电路小片以生产集成电路。这样制造的集成电路可被认为是本发明的一部分。
尽管本文中参照附图说明了本发明的说明性实施例，但是应该理解，本发明并不局限于那些确切的实施例，本领域内的技术人员可在不背离所附权利要求的范围的情况下作出各种其他的变换和修改。

Claims (22)

1.一种用于存储器阵列的存储单元，该存储单元包括：
存储元件，用于存储该存储单元的逻辑状态；
写电路，其可操作地响应用于选择性地写入该存储单元的逻辑状态的写信号，选择性地使上述存储元件的第一节点连接到该存储器阵列中的至少第一写位线；以及
读电路，其包括连接到上述存储元件的高阻抗输入节点和可连接到该存储器阵列的读位线的输出节点，该读电路被配置为响应施加到该读电路的读信号，在该输出节点处生成代表该存储元件的逻辑状态的输出信号；
其中：(i)上述写电路在该存储单元的读操作期间被禁用，以便在该读操作期间使上述存储元件与该至少第一写位线隔离；以及(ii)相对于上述写电路和读电路中至少一个内的至少一个晶体管器件的强度，分别地优化上述存储元件内的至少一个晶体管器件的强度。
2.根据权利要求1的存储单元，其中上述读电路包括第一和第二晶体管，该第一晶体管的第一源极/漏极端子可连接到上述读位线，该第一晶体管的第二源极/漏极端子可连接到该第二晶体管的第一源极/漏极端子，该第二晶体管的第二源极/漏极端子连接到参考源，该第一晶体管的栅极端子接收上述读信号，以及该第二晶体管的栅极端子连接到上述存储元件。
3.根据权利要求2的存储单元，其中上述第一和第二晶体管包括N沟道金属氧化物半导体器件。
4.根据权利要求1的存储单元，其中上述写电路包括第一晶体管，该第一晶体管的第一源极/漏极端子连接到上述存储元件的第一节点，该第一晶体管的第二源极/漏极端子可连接到上述第一写位线，以及该第一晶体管的栅极端子接收上述写信号。
5.根据权利要求4的存储单元，其中上述第一晶体管包括N沟道金属氧化物半导体器件。
6.根据权利要求1的存储单元，其中上述存储元件包括第一和第二反相器，该第一反相器的输出连接到该第二反相器的输入，并且该第一反相器的输入连接到该第二反相器的输出。
7.根据权利要求1的存储单元，其中该存储单元被配置为使得上述读和写电路内包括的晶体管器件的强度大于上述存储元件内包括的晶体管的强度。
8.根据权利要求1的存储单元，其中该存储单元的一个或多个工艺参数被选择性地控制，以便使上述存储元件的速度低于该一个或多个工艺参数未被选择性地控制的情况下的速度。
9.根据权利要求1的存储单元，其中该存储单元的一个或多个工艺参数被选择性地控制，以便使上述读和写电路的速度高于该一个或多个工艺参数未被选择性地控制的情况下的速度。
10.根据权利要求1的存储单元，其中上述存储元件包括至少一个具有与其相关的第一阈值电压的晶体管器件，以及上述读和写电路中的至少一个包括至少一个具有与其相关的第二阈值电压的晶体管器件，该第一阈值电压高于该第二阈值电压。
11.根据权利要求1的存储单元，其中上述存储元件包括至少一个所形成的具有与其相关的第一氧化物厚度的晶体管器件，以及上述读和写电路中的至少一个包括至少一个所形成的具有与其相关的第二氧化物厚度的晶体管器件，该第一氧化物厚度大于该第二氧化物厚度。
12.根据权利要求1的存储单元，其中上述存储元件包括至少一个具有与其相关的第一沟道宽长比的晶体管器件，以及上述读和写电路中的至少一个包括至少一个具有与其相关的第二宽长比的晶体管器件，该第二宽长比大于该第一宽长比。
13.根据权利要求1的存储单元，其中该存储单元包括多个晶体管器件，这些晶体管器件形成在多个有源区域内，这些有源区域形成基本规则的格栅，其中每个有源区域的宽度基本彼此相同，且任何两个相邻的有源区域之间的间隔基本相同。
14.根据权利要求13的存储单元，其中与上述存储元件、读电路和写电路内的一个或多个晶体管器件对应的所有门电极基本朝向相同方向。
15.根据权利要求1的存储单元，其中上述写电路进一步可操作地响应用于选择性地写入该存储单元的逻辑状态的上述写信号，选择性地使上述存储元件的第二节点连接到该存储器阵列内的第二写位线，该第二节点是上述第一节点的逻辑补。
16.根据权利要求15的存储单元，其中上述写电路进一步包括第二晶体管，该第二晶体管的第一源极/漏极端子连接到上述存储元件的第二节点，该第二晶体管的第二源极/漏极端子可连接到上述第二写位线，以及该第二晶体管的栅极端子接收上述写信号。
17.根据权利要求1的存储单元，其中上述读电路内的至少一个晶体管器件包括形成为上述存储元件内的至少一个晶体管器件的门电极的延伸部的门。
18.一种存储器阵列，包括：
多个存储单元；
多个写位线和写字线，其连接到上述存储单元以选择性地写入这些存储单元中至少一个与其对应的存储单元的逻辑状态；以及
多个读位线和读字线，其连接到上述存储单元以选择性地读取这些存储单元中至少一个与其对应的存储单元的逻辑状态；
其中上述存储单元中至少给定的一个包括：
存储元件，用于存储该存储单元的逻辑状态；
写电路，其可配置为响应用于选择性地写入该存储单元的逻辑状态的写信号，选择性地使上述存储元件的第一节点连接到上述写位线中给定的一个；以及
读电路，其包括连接到上述存储元件的高阻抗输入节点和可连接到上述读位线中给定的一个的输出节点，该读电路被配置为响应施加到与该存储单元连接的上述读字线中给定一个的读信号，在该输出节点处生成输出信号；
其中：(i)上述写电路在该存储单元的读操作期间被禁用，以便在该读操作期间使上述存储元件与该至少第一写位线隔离；以及(ii)相对于上述写电路和读电路中至少一个内的至少一个晶体管器件的强度，分别地优化上述存储元件内的至少一个晶体管器件的强度。
19.根据权利要求18的存储器阵列，进一步包括可操作地经由上述多个读和写字线连接到上述多个存储单元的行解码电路，该行解码电路被配置为当对应于这些存储单元中至少给定的一个的这些写字线中至少给定的一个被启用时，在同一空间位置基本同时地对连接到该给定的写字线的所有存储单元进行写操作。
20.根据权利要求19的存储器阵列，进一步包括经由上述多个读和写位线连接到上述多个存储单元的多个单端读出放大器，每个读出放大器可操作地选择性读取这些存储单元中至少一个与其对应的存储单元的逻辑状态，上述行解码电路和这些读出放大器中的至少一个被配置为消除对列解码电路的需要。
21.根据权利要求18的存储器阵列，其中上述多个存储单元被布置为多个存储体，其中与同一写字线对应的每个存储单元位于不同的存储体内。
22.一种包括至少一个存储单元的集成电路，该至少一个存储单元包括：
存储元件，用于存储该存储单元的逻辑状态；
写电路，其可操作地响应用于选择性地写入该存储单元的逻辑状态的写信号，选择性地使上述存储元件的第一节点连接到该存储器阵列中的至少第一写位线；以及
读电路，其包括连接到上述存储元件的高阻抗输入节点和可连接到该存储器阵列的读位线的输出节点，该读电路被配置为响应施加到该读电路的读信号，在该输出节点处生成代表该存储元件的逻辑状态的输出信号；
其中：(i)上述写电路在该存储单元的读操作期间被禁用，以便在该读操作期间使上述存储元件与该至少第一写位线隔离；以及(ii)相对于上述写电路和读电路中至少一个内的至少一个晶体管器件的强度，分别地优化上述存储元件内的至少一个晶体管器件的强度。
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