JP2003173681A - 半導体メモリ回路およびラッチ回路 - Google Patents

半導体メモリ回路およびラッチ回路

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channel mos
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Koji Arai
浩二 新居
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Abstract

(57)【要約】 【課題】 記憶データが反転しにくい半導体メモリ回路
を提供する。 【解決手段】 ＳＲＡＭのメモリセル１は、記憶ノード
Ｎ１と接地電位ＧＮＤのラインとの間に直列接続された
２つのＮチャネルＭＯＳトランジスタ１３，１３′と、
記憶ノードＮ２と接地電位ＧＮＤのラインとの間に直列
接続された２つのＮチャネルＭＯＳトランジスタ１４，
１４′とを含む。１つのα粒子が２つのＮチャネルＭＯ
Ｓトランジスタ１３，１３′または１４，１４′を通過
しないと記憶データが反転しないので、ソフトエラーが
発生しにくくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体メモリ回路
およびラッチ回路に関し、特に、逆並列に接続された２
つのインバータを備えた半導体メモリ回路およびラッチ
回路に関する。
【０００２】
【従来の技術】図２４は、従来のスタティックランダム
アクセスメモリ（以下、ＳＲＡＭと称す）のメモリセル
８０の構成を示す回路図である。図２４において、この
メモリセル８０は、ＰチャネルＭＯＳトランジスタ８
１，８２およびＮチャネルＭＯＳトランジスタ８３〜８
６を含む。ＰチャネルＭＯＳトランジスタ８１，８２
は、それぞれ電源電位ＶＤＤのラインと記憶ノードＮ８
１，Ｎ８２との間に接続され、それらのゲートはそれぞ
れ記憶ノードＮ８２，Ｎ８１に接続される。Ｎチャネル
ＭＯＳトランジスタ８３，８４は、それぞれ記憶ノード
Ｎ８１，Ｎ８２と接地電位ＧＮＤのラインとの間に接続
され、それらのゲートはそれぞれ記憶ノードＮ８２，Ｎ
８１に接続される。ＮチャネルＭＯＳトランジスタ８
５，８６は、それぞれ記憶ノードＮ８１，Ｎ８２とビッ
ト線ＢＬ，／ＢＬとの間に接続され、それらのゲートは
ともにワード線ＷＬに接続される。ＭＯＳトランジスタ
８１，８３は、記憶ノードＮ８２の信号の反転信号を記
憶ノードＮ８１に与えるインバータを構成する。ＭＯＳ
トランジスタ８２，８４は、記憶ノードＮ８１の信号の
反転信号を記憶ノードＮ８２に与えるインバータを構成
する。２つのインバータは、記憶ノードＮ８１，Ｎ８２
間に逆並列に接続されており、ラッチ回路を構成してい
る。
【０００３】ワード線ＷＬが選択レベルの「Ｈ」レベル
にされると、ＮチャネルＭＯＳトランジスタ８５，８６
が導通する。書込データ信号に応じてビット線ＢＬ，／
ＢＬのうちの一方のビット線（たとえばＢＬ）を「Ｈ」
レベルにするとともに他方のビット線（この場合は／Ｂ
Ｌ）を「Ｌ」レベルにすると、ＭＯＳトランジスタ８
１，８４が導通するとともにＭＯＳトランジスタ８２，
８３が非導通になり、記憶ノードＮ８１，Ｎ８２のレベ
ルがラッチされる。ワード線ＷＬを非選択レベルの
「Ｌ」レベルにすると、ＮチャネルＭＯＳトランジスタ
８５，８６が非導通になり、メモリセル８０にデータ信
号が記憶される。
【０００４】読出動作時は、ビット線ＢＬ，／ＢＬを
「Ｈ」レベルにプリチャージした後、ワード線ＷＬを選
択レベルの「Ｈ」レベルにする。これにより、ビット線
（この場合は／ＢＬ）からＮチャネルＭＯＳトランジス
タ８６，８４を介して接地電位ＧＮＤのラインに電流が
流出し、ビット線／ＢＬの電位が低下する。ビット線Ｂ
Ｌと／ＢＬの電位を比較することにより、メモリセル８
０の記憶データを読出すことができる。
【０００５】
【発明が解決しようとする課題】しかし、このようなメ
モリセル８０では、近年の高集積化、低電源電圧化に伴
ない、いわゆるソフトエラーが発生しやすくなってき
た。ここで、ソフトエラーとは、パッケージに含まれる
微量の放射性物質から放出されるα線がメモリセルに入
射し、記憶データを反転させる現象をいう。このソフト
エラーは、高集積化によって記憶ノードＮ８１，Ｎ８２
の容量が小さくなり、電源電圧が低減化されたことによ
って発生しやすくなったものと考えられる。
【０００６】それゆえに、この発明の主たる目的は、記
憶データが反転しにくい半導体メモリ回路およびラッチ
回路を提供することである。
【０００７】
【課題を解決するための手段】この発明に係る半導体メ
モリ回路は、ワード線と第１および第２のビット線との
交差部に配置された半導体メモリ回路であって、第１お
よび第２の記憶ノード間に逆並列に接続された２つのイ
ンバータと、ワード線が選択レベルにされたことに応じ
て、第１のビット線と第１の記憶ノードを接続するとと
もに第２のビット線と第２の記憶ノードを接続する切換
回路とを備えたものである。ここで、インバータは、第
１の電源電位のラインと出力ノードとの間に直列接続さ
れ、それらの入力電極がともに入力ノードに接続された
複数の第１の導電形式の第１のトランジスタと、第２の
電源電位のラインと出力ノードとの間に接続され、その
入力電極が入力ノードに接続された第２の導電形式の第
２のトランジスタを含む。
【０００８】好ましくは、切換回路は、第１のビット線
と第１の記憶ノードとの間に直列接続され、ワード線が
選択レベルにされたことに応じて導通する複数の第３の
トランジスタと、第２のビット線と第２の記憶ノードと
の間に直列接続され、ワード線が選択レベルにされたこ
とに応じて導通する複数の第４のトランジスタを含む。
【０００９】また好ましくは、第１および第２のトラン
ジスタの各々はＭＯＳトランジスタであり、複数の第１
のトランジスタのゲート電極は直角に設けられている。
【００１０】また好ましくは、第１および第２のトラン
ジスタの各々はＭＯＳトランジスタであり、複数の第１
のトランジスタのゲート電極は１つの直線に沿って同方
向に設けられている。
【００１１】また好ましくは、第１および第２のトラン
ジスタの各々はＭＯＳトランジスタであり、複数の第１
のトランジスタのゲート電極は平行に設けられている。
【００１２】また好ましくは、第１、第２、第３および
第４のトランジスタの各々はＭＯＳトランジスタであ
り、第１、第２、第３および第４のトランジスタのゲー
ト電極は同方向に延在している。
【００１３】また好ましくは、半導体メモリ回路は、第
１の導電形式の第１の半導体層と、それぞれ第１の半導
体層の一方側および他方側に配置された第２の導電形式
の第２および第３の半導体層との表面に形成される。２
つのインバータの第２のトランジスタはともに第１の半
導体層の表面に形成され、２つのインバータのうちの一
方のインバータの複数の第１のトランジスタはともに第
２の半導体層の表面に形成され、他方のインバータの複
数の第１のトランジスタはともに第３の半導体層の表面
に形成されている。
【００１４】また好ましくは、半導体メモリ回路は、第
１の導電形式の第１の半導体層と、それぞれ第１の半導
体層の一方側および他方側に配置された第２の導電形式
の第２および第３の半導体層との表面に形成される。２
つのインバータの第２のトランジスタはともに第１の半
導体層の表面に形成され、２つのインバータのうちの一
方のインバータの複数の第１のトランジスタは第２およ
び第３の半導体層の表面に分散配置され、他方のインバ
ータの複数の第１のトランジスタは第２および第３の半
導体層の表面に分散配置されている。
【００１５】また、この発明に係る他の半導体メモリ回
路は、ワード線と第１および第２のビット線との交差部
に配置された半導体メモリ回路であって、第１および第
２の記憶ノード間に逆並列に接続された２つのインバー
タと、ワード線が選択レベルにされたことに応じて、第
１のビット線と第１の記憶ノードを接続するとともに第
２のビット線と第２の記憶ノードを接続する切換回路と
を備えたものである。ここで、インバータは、第１の電
源電位のラインと出力ノードとの間に直列接続され、そ
れらの入力電極がともに入力ノードに接続された複数の
第１の導電形式の第１のトランジスタと、第２の電源電
位のラインと出力ノードとの間に直列接続され、それら
の入力電極がともに入力ノードに接続された複数の第２
の導電形式の第２のトランジスタとを含む。
【００１６】好ましくは、切換回路は、第１のビット線
と第１の記憶ノードとの間に直列接続され、ワード線が
選択レベルにされたことに応じて導通する複数の第３の
トランジスタと、第２のビット線と第２の記憶ノードと
の間に直列接続され、ワード線が選択レベルにされたこ
とに応じて導通する複数の第４のトランジスタを含む。
【００１７】また好ましくは、第１および第２のトラン
ジスタの各々はＭＯＳトランジスタであり、複数の第１
のトランジスタのゲート電極は直角に設けられ、複数の
第２のトランジスタのゲート電極は直角に設けられてい
る。
【００１８】また好ましくは、第１および第２のトラン
ジスタの各々はＭＯＳトランジスタであり、複数の第１
のトランジスタのゲート電極は１つの直線に沿って同方
向に設けられ、複数の第２のトランジスタのゲート電極
はもう１つの直線に沿って同方向に設けられている。
【００１９】また好ましくは、第１および第２のトラン
ジスタの各々はＭＯＳトランジスタであり、複数の第１
のトランジスタのゲート電極は平行に設けられ、複数の
第２のトランジスタのゲート電極は平行に設けられてい
る。
【００２０】また好ましくは、第１、第２、第３および
第４のトランジスタの各々はＭＯＳトランジスタであ
り、第１、第２、第３および第４のトランジスタのゲー
ト電極は同方向に延在している。
【００２１】また好ましくは、半導体メモリ回路は、第
１の導電形式の第１の半導体層と、それぞれ第１の半導
体層の一方側および他方側に配置された第２の導電形式
の第２および第３の半導体層との表面に形成される。２
つのインバータの複数の第２のトランジスタはともに第
１の半導体層の表面に形成され、２つのインバータのう
ちの一方のインバータの複数の第１のトランジスタはと
もに第２の半導体層の表面に形成され、他方のインバー
タの複数の第１のトランジスタはともに第３の半導体層
の表面に形成されている。
【００２２】また好ましくは、半導体メモリ回路は、第
１の導電形式の第１の半導体層と、それぞれ第１の半導
体層の一方側および他方側に配置された第２の導電形式
の第２および第３の半導体層との表面に形成される。２
つのインバータの複数の第２のトランジスタはともに第
１半導体層の表面に形成され、２つのインバータのうち
の一方のインバータの複数の第１のトランジスタは第２
および第３の半導体層の表面に分散配置され、他方のイ
ンバータの複数の第１のトランジスタは第２および第３
の半導体層の表面に分散配置されている。
【００２３】また、この発明に係るさらに他の半導体メ
モリ回路は、ワード線と第１および第２のビット線との
交差部に配置された半導体メモリ回路であって、第１お
よび第２の記憶ノード間に逆並列に接続された２つのイ
ンバータと、第１のビット線と第１の記憶ノードとの間
に直列接続され、ワード線が選択レベルにされたことに
応じて導通する複数の第１のトランジスタと、第２のビ
ット線と第２の記憶ノードとの間に直列接続され、ワー
ド線が選択レベルにされたことに応じて導通する複数の
第２のトランジスタとを備えたものである。
【００２４】好ましくは、第１および第２のトランジス
タの各々はＭＯＳトランジスタであり、複数の第１のト
ランジスタのゲート電極は平行に設けられ、複数の第２
のトランジスタのゲート電極は平行に設けられている。
【００２５】また好ましくは、ワード線、第１のビット
線、第２のビット線、複数の第１のトランジスタ、およ
び複数の第２のトランジスタは、２つのインバータに対
して複数組設けられている。
【００２６】またこの発明に係るさらに他の半導体メモ
リ回路は、ワード線と第１および第２のビット線との交
差部に配置された半導体メモリ回路であって、第１およ
び第２の記憶ノード間に逆並列に接続された２つのイン
バータと、ワード線が選択レベルにされたことに応じ
て、第１のビット線と第１の記憶ノードを接続するとと
もに第２のビット線と第２の記憶ノードを接続する切換
回路とを備えたものである。ここで、インバータは、第
１の電源電位のラインと出力ノードとの間に直列接続さ
れ、それらの入力電極がともに入力ノードに接続された
複数のトランジスタと、第２の電源電位のラインと出力
ノードとの間に接続された抵抗素子とを含む。
【００２７】好ましくは、半導体メモリ回路はＳＯＩ基
板上に形成されている。また好ましくは、半導体メモリ
回路に対応して読出用ワード線および読出用ビット線が
設けられる。半導体メモリ回路は、さらに、読出用ワー
ド線が選択レベルにされたことに応じて第１および第２
の記憶ノードのうちの一方の記憶ノードの論理レベルを
読出用ビット線に与える読出回路を備える。
【００２８】また好ましくは、半導体メモリ回路に対応
してサーチ線およびマッチ線が設けられる。半導体メモ
リ回路は、さらに、第１および第２の記憶ノードのうち
の一方の記憶ノードの論理レベルとサーチ線に与えられ
た論理レベルとが一致しているか否かを検出し、検出結
果に応じたレベルの信号をマッチ線に与える一致／不一
致検出回路を備える。
【００２９】また、この発明に係るラッチ回路は、入力
端子に与えられた信号の論理レベルをラッチするラッチ
回路であって、入力端子に与えられた信号の反転信号を
出力する第１のインバータと、第１のインバータの出力
信号の反転信号を入力端子に与える第２のインバータを
備えたものである。ここで、第１および第２のインバー
タの各々は、第１の電源電位のラインと出力ノードとの
間に直列接続され、それらの入力電極がともに入力ノー
ドに接続された複数の第１の導電形式の第２トランジス
タと、第２の電源電位のラインと出力ノードとの間に接
続され、その入力電極が入力ノードに接続された第２の
導電形式の第２のトランジスタを含む。
【００３０】好ましくは、第１および第２のインバータ
の各々は、さらに、第２の電源電位のラインと出力ノー
ドとの間に第２のトランジスタと直列接続され、その入
力電極が入力ノードに接続された少なくとも１つの第２
の導電形式の第３トランジスタを含む。
【００３１】また好ましくは、さらに、第２のインバー
タの出力ノードと入力端子との間に介挿され、ラッチ回
路を活性化させるための活性化信号が与えられたことに
応じて導通するスイッチング素子が設けられる。
【００３２】また好ましくは、ラッチ回路はＳＯＩ基板
上に形成されている。
【００３３】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＳＲＡＭの構成を示すブロック
図である。図１において、このＳＲＡＭは、行列状に配
列された複数（図面および説明の簡単化のため４つとす
る）のメモリセル（ＭＣ）１と、各行に対応して設けら
れたワード線ＷＬと、各列に対応して設けられたビット
線対ＢＬ，／ＢＬとを備える。
【００３４】また、このＳＲＡＭは、ビット線ＢＬ，／
ＢＬの各々に対応して設けられ、対応のビット線ＢＬま
たは／ＢＬを所定の電位に充電するためのビット線負荷
２と、各ビット線対ＢＬ，／ＢＬに対応して設けられ、
読出動作時に対応のビット線対ＢＬ，／ＢＬ間の電位を
イコライズするためのイコライザ３と、各ビット線対Ｂ
Ｌ，／ＢＬに対応して設けられ、対応のビット線対Ｂ
Ｌ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとを接続す
るための列選択ゲート４とを備える。
【００３５】ビット線負荷２は、電源電位ＶＤＤのライ
ンと対応のビット線ＢＬまたは／ＢＬの一方端との間に
ダイオード接続されたＮチャネルＭＯＳトランジスタを
含む。イコライザ３は、対応のビット線対ＢＬ，／ＢＬ
の間に接続され、そのゲートがビット線イコライズ信号
／ＢＬＥＱを受けるＰチャネルＭＯＳトランジスタを含
む。列選択ゲート４は、対応のビット線ＢＬの他方端と
データ入出力線ＩＯのの一方端との間に接続されたＮチ
ャネルＭＯＳトランジスタと、対応のビット線／ＢＬの
他方端とデータ入出力線／ＩＯの一方端との間に接続さ
れたＮチャネルＭＯＳトランジスタとを含み、２つのＮ
チャネルＭＯＳトランジスタのゲートは列選択線ＣＳＬ
の一方端に接続される。
【００３６】さらに、このＳＲＡＭは、行デコーダ５、
制御回路６、列デコーダ７、書込回路８および読出回路
９を備える。行デコーダ５は、外部から与えられる行ア
ドレス信号に従って複数のワード線ＷＬのうちのいずれ
かのワード線ＷＬを選択レベルの「Ｈ」レベルに立上げ
る。制御回路６は、外部から与えられる制御信号に従っ
てＳＲＡＭ全体を制御する。列デコーダ７は、外部から
与えられる列アドレス信号に従って複数の列選択線ＣＳ
Ｌのうちのいずれかの列選択線ＣＳＬを選択レベルの
「Ｈ」レベルに立上げる。
【００３７】書込回路８および読出回路９は、ともにデ
ータ入出力線対ＩＯ，／ＩＯの他方端に接続される。書
込回路８は、外部から与えられたデータ信号ＤＩを、行
デコーダ５および列デコーダ７によって選択されたメモ
リセル１に書込む。読出回路９は、行デコーダ５および
列デコーダ７によって選択されたメモリセル１からの読
出データ信号ＤＯを外部に出力する。
【００３８】次に、図１に示したＳＲＡＭの動作につい
て説明する。書込動作時は、行アドレス信号によって指
定された行のワード線ＷＬが行デコーダ５によって選択
レベルの「Ｈ」レベルに立上げられ、その行の各メモリ
セル１が活性化される。次いで、列アドレス信号によっ
て指定された列の列選択線ＣＳＬが列デコーダ７によっ
て選択レベルの「Ｈ」レベルに立上げられ、その列の列
選択ゲート４が導通し、活性化された１つのメモリセル
１がビット線対ＢＬ，／ＢＬおよびデータ入出力線対Ｉ
Ｏ，／ＩＯを介して書込回路８に接続される。
【００３９】書込回路８は、外部から与えられたデータ
信号ＤＩに従って、データ入出力線ＩＯ，／ＩＯのうち
の一方のデータ入出力線を「Ｈ」レベルにするとともに
他方のデータ入出力線を「Ｌ」レベルにしてメモリセル
１にデータを書込む。ワード線ＷＬおよび列選択線ＣＳ
Ｌが「Ｌ」レベルに立下げられると、メモリセル１にデ
ータが記憶される。
【００４０】読出動作時は、列アドレス信号によって指
定された列の列選択線ＣＳＬが選択レベルの「Ｈ」レベ
ルに立上げられ、その列の列選択ゲート４が導通してビ
ット線対ＢＬ，／ＢＬがデータ入出力線対ＩＯ，／ＩＯ
を介して読出回路９に接続される。次いで、ビット線イ
コライズ信号／ＢＬＥＱが活性化レベルの「Ｌ」レベル
になって各イコライザ３が導通し、各ビット線対ＢＬ，
／ＢＬの電位がイコライズされる。ビット線イコライズ
信号／ＢＬＥＱが非活性化レベルの「Ｈ」レベルにな
り、各イコライザ３が非導通になった後、行アドレス信
号に応じた行のワード線ＷＬが行デコーダ５によって選
択レベルの「Ｈ」レベルに立上げられて、その行の各メ
モリセル１が活性化される。これにより、メモリセル１
が記憶しているデータに応じてビット線ＢＬ，／ＢＬの
うちの一方のビット線からメモリセル１に電流が流入
し、応じてデータ入出力線ＩＯ，／ＩＯのうちの一方の
データ入出力線の電位が低下する。読出回路９は、デー
タ入出力線ＩＯと／ＩＯの電位を比較し,比較結果に応
じた論理レベルのデータ信号ＤＯを外部に出力する。
【００４１】図２は、メモリセル１の構成を示す回路図
である。図２において、このメモリセル１は、Ｐチャネ
ルＭＯＳトランジスタ１１，１２、ＮチャネルＭＯＳト
ランジスタ１３，１３′，１４，１４′，１５，１６お
よび記憶ノードＮ１，Ｎ２を含む。ＰチャネルＭＯＳト
ランジスタ１１，１２は、それぞれ電源電位ＶＤＤのラ
インと記憶ノードＮ１，Ｎ２との間に接続され、それら
のゲートはそれぞれ記憶ノードＮ２，Ｎ１に接続され
る。ＮチャネルＭＯＳトランジスタ１３，１３′は、記
憶ノードＮ１と接地電位ＧＮＤのラインとの間に直列接
続され、それらのゲートはともに記憶ノードＮ２に接続
される。ＮチャネルＭＯＳトランジスタ１４，１４′は
記憶ノードＮ２と接地電位ＧＮＤのラインとの間に直列
接続され、それらのゲートはともに記憶ノードＮ１に接
続される。ＭＯＳトランジスタ１１，１３，１３′は、
記憶ノードＮ２に現われる信号の反転信号を記憶ノード
Ｎ１に与えるインバータを構成する。ＭＯＳトランジス
タ１２，１４，１４′は、記憶ノードＮ１に現われる信
号の反転信号を記憶ノードＮ２に与えるインバータを構
成する。２つのインバータは、記憶ノードＮ１，Ｎ２間
に逆並列に接続されてラッチ回路を構成する。Ｎチャネ
ルＭＯＳトランジスタ１５は、記憶ノードＮ１とビット
線ＢＬとの間に接続され、そのゲートはワード線ＷＬに
接続される。ＮチャネルＭＯＳトランジスタ１６は、記
憶ノードＮ２とビット線／ＢＬとの間に接続され、その
ゲートはワード線ＷＬに接続される。
【００４２】次に、このメモリセル１の動作について説
明する。書込動作時は、ワード線ＷＬが「Ｈ」レベルに
されてＮチャネルＭＯＳトランジスタ１５，１６が導通
し、ビット線ＢＬ，／ＢＬと記憶ノードＮ１，Ｎ２とが
それぞれ結合される。次いで、書込データ信号ＤＩに従
ってビット線ＢＬ，／ＢＬのうちの一方のビット線（た
とえばＢＬ）が「Ｈ」レベルにされるとともに他方のビ
ット線（この場合は／ＢＬ）が「Ｌ」レベルにされる。
これにより、ＭＯＳトランジスタ１１，１４，１４′が
導通するとともにＭＯＳトランジスタ１２，１３，１
３′が非導通になり、記憶ノードＮ１，Ｎ２がそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルにラッチされる。ワー
ド線ＷＬが「Ｌ」レベルにされると、ＮチャネルＭＯＳ
トランジスタ１５，１６が非導通になり、データ信号の
書込が終了する。
【００４３】読出動作時は、ワード線ＷＬが「Ｈ」レベ
ルにされてＮチャネルＭＯＳトランジスタ１５，１６が
導通し、ビット線ＢＬ，／ＢＬと記憶ノードＮ１，Ｎ２
とがそれぞれ結合される。これにより、記憶ノードＮ
１，Ｎ２のうちの「Ｌ」レベルが保持されている方のノ
ード（たとえばＮ１）に結合されたビット線（この場合
はＢＬ）からＮチャネルＭＯＳトランジスタ１５，１
３，１３′を介して接地電位ＧＮＤのラインに電流が流
出し、ビット線ＢＬが「Ｌ」レベルに引下げられる。次
いでビット線ＢＬと／ＢＬの電位が比較され、比較結果
に応じたレベルのデータ信号ＤＯが出力される。
【００４４】この実施の形態１では、記憶ノードＮ１と
接地電位ＧＮＤのラインとの間に２つのＮチャネルＭＯ
Ｓトランジスタ１３，１３′を直列接続するとともに、
記憶ノードＮ２と接地電位ＧＮＤのラインとの間に２つ
のＮチャネルＭＯＳトランジスタ１４，１４′を直列接
続した。したがって、従来に比べて記憶ノードＮ１，Ｎ
２の容量を大きくすることができるので、α線によって
発生した電子によって記憶ノードＮ１，Ｎ２の論理レベ
ルが反転するのを防止することができる。また、メモリ
セル１をＳＯＩ基板上に形成した場合では、非導通状態
の２つのＮチャネルＭＯＳトランジスタ（たとえば１
３，１３′）のボディ領域を１つのα粒子が通過しない
と記憶データは反転しないので、１つのα粒子が１つの
ＮチャネルＭＯＳトランジスタ（たとえば８３）のボデ
ィ領域を通過すれば記憶データが反転していた従来に比
べ、記憶データを反転しにくくすることができ、ソフト
エラー耐性の向上を図ることができる。
【００４５】ここで、記憶ノードと接地電位ＧＮＤのラ
インとの間に２つのＮチャネルＭＯＳトランジスタを直
列接続することにより、ソフトエラー耐性が改善される
理由について詳細に説明する。図３は、バルクシリコン
基板上に形成されたＮチャネルＭＯＳトランジスタ１３
を示す断面図である。図３において、ＮチャネルＭＯＳ
トランジスタ１３は、Ｐ型ウェルＰＷの表面上にゲート
絶縁膜１３ｉを介してゲート電極１３ｇを形成し、ゲー
ト電極１３ｇの両側においてＮ+型拡散層を形成したも
のである。ゲート電極１３ｇの一方側のＮ+型拡散層は
ドレイン領域１３ｄとなり、ゲート電極１３ｇの他方側
のＮ+型拡散層はソース領域１３ｓとなる。
【００４６】α粒子は、ヘリウムの原子核（Ｈｅ＋＋）
で正の二価に帯電しており、自然界に微量存在している
ウランやトリウムが崩壊する際に発生する。ウランやト
リウムは、チップのパッケージやアルミニウム配線、シ
リサイド電極、鉛はんだバンプなどに含まれているの
で、これらからα粒子が放出される。ＮチャネルＭＯＳ
トランジスタ１３のドレイン領域１３ｄにα線が入射さ
れると、ドレイン領域１３ｄの下方のＰ型ウェルＰＷ内
で多数の電子−正孔対が発生し、それらのうちの多数の
電子がドレイン領域１３ｄに流入する。したがって、記
憶ノードＮ１の容量が小さい場合はドレイン領域１３ｄ
に流入した電子によって記憶ノードＮ１の論理レベルが
「Ｈ」レベルから「Ｌ」レベルに反転してしまう。しか
し、この実施の形態１では、２つのＮチャネルＭＯＳト
ランジスタ１４，１４′を直列接続して記憶ノードＮ１
の容量を大きくしたので、記憶ノードＮ１の論理レベル
が反転するのを防止することができる。
【００４７】図４は、ＳＯＩ基板上に形成されたＮチャ
ネルＭＯＳトランジスタ１３にα線が照射された状態を
示す図である。図４において、ＳＯＩ基板は、Ｐ型シリ
コン基板１７の表面に埋込酸化膜１８を形成し、埋込酸
化膜１８の表面にＰ型シリコン層１９を形成したもので
ある。ＮチャネルＭＯＳトランジスタ１３は、Ｐ型シリ
コン層１９の表面上にゲート絶縁膜１３ｉを介してゲー
ト電極１３ｇを形成し、ゲート電極１３ｇの両側におい
てＮ+型拡散層を形成したものである。ゲート電極１３
ｇの一方側のＮ+型拡散層はドレイン領域１３ｄとな
り、ゲート電極１３ｇの他方側のＮ+型拡散層はソース
領域１３ｓとなる。ゲート電極１３ｇの下方のＰ型シリ
コン層１９は、ボディ領域１３ｂと呼ばれる。
【００４８】ＮチャネルＭＯＳトランジスタ１３がバル
クシリコン基板上に形成されている場合は上記のとおり
ドレイン領域１３ｄにα線が照射される場合が問題とな
るが、ＮチャネルＭＯＳトランジスタ１３がＳＯＩ基板
上に形成されている場合はドレイン領域１３ｄの下部が
埋込酸化膜１８によってＰ型シリコン基板１７と遮蔽さ
れているため、ドレイン領域１３ｄにα線が照射されて
も問題とならない。ＮチャネルＭＯＳトランジスタ１３
がＳＯＩ基板上に形成されている場合に問題となるの
は、ボディ領域１３ｂにα線が照射された場合である。
【００４９】図４（ａ）は、ＮチャネルＭＯＳトランジ
スタ１３の上方からα線がボディ領域１３ｂに照射され
た場合を示している。図４（ａ）に示すように、α粒子
の軌跡に沿って、多量の電子−正孔対が生成される。Ｐ
型シリコン基板１７内で生成された電子−正孔対は、Ｐ
型シリコン基板１７とＰ型シリコン層１９が埋込酸化膜
１８によって遮蔽されているので、上部のＰ型シリコン
層１９へ収集されることはない。ボディ領域１３ｂ内で
生成された電子−正孔対のうち、電子はドレイン領域１
３ｄに印加されている電圧によってすぐにドレイン領域
１３ｄに収集される。一方、正孔は、図４（ｂ）に示す
ように、ボディ領域１３ｂの下部に蓄積される。図１４
（ｃ）に示すように、この蓄積された正孔によってボデ
ィ電位が上がるため、ソース−ボディ間のポテンシャル
障壁が低くなり、ソースからドレインに電子が流れ込む
ようになる。このような現象は、ＳＯＩデバイス特有の
現象であり、寄生バイポーラ効果と呼ばれている。
【００５０】したがって、ＮチャネルＭＯＳトランジス
タ１３のボディ領域１３ｂにα粒子が照射されると、Ｎ
チャネルＭＯＳトランジスタ１３が導通する。しかし、
１つのα粒子が２つのＮチャネルＭＯＳトランジスタ１
３，１３′のボディ領域１３ｂ，１３ｂ′を貫通する確
率は極めて小さいので、図２のメモリセル１のソフトエ
ラー耐性は従来に比べて格段に改善される。
【００５１】［実施の形態２］図５（ａ）（ｂ）は、こ
の発明の実施の形態２によるＳＲＡＭのメモリセルのレ
イアウトを示す図である。このメモリセルは、図２のメ
モリセル１と同じ回路構成であり、ＰチャネルＭＯＳト
ランジスタ１１，１２およびＮチャネルＭＯＳトランジ
スタ１３，１３′，１４，１４′，１５，１６を含む。
また、このメモリセルは、ＳＯＩ基板上に形成されてい
る。
【００５２】まず、図４（ａ）に示すように、ＳＯＩ基
板のＰ型シリコン層の一部にＮ型活性層ＮＡが形成され
る。次に、Ｐ型シリコン層表面において図中Ｘ方向に延
在するゲート電極ＧＥ１〜ＧＥ３と、Ｐ型シリコン層表
面からＮ型活性層ＮＡ表面にわたって図中Ｙ方向に延在
するゲート電極ＧＥ４，ＧＥ５と、Ｐ型シリコン層表面
において図中Ｘ方向に延在するローカル配線ＬＬ１と、
Ｎ型活性層ＮＡ表面において図中Ｘ方向に延在するロー
カル配線ＬＬ２とが形成される。
【００５３】ゲート電極ＧＥ１は、ワード線ＷＬを構成
する。ゲート電極ＧＥ２，ＧＥ３は、ゲート電極ＧＥ１
とＮ型活性層ＮＡとの間の領域において、ゲート電極Ｇ
Ｅ１と平行な１直線上に配置される。ゲート電極ＧＥ４
は、ゲート電極ＧＥ２の一方端部に直角に結合されてい
る。ゲート電極ＧＥ５は、ゲート電極ＧＥ３の一方端部
に直角に結合されている。ゲート電極ＧＥ２とＧＥ３の
他方端部は、互いに対向して配置されている。ローカル
配線ＬＬ１の一方端部は、ゲート電極ＧＥ４の中央部に
結合され、その他方端部はゲート電極ＧＥ５の近傍まで
延びている。ローカル配線ＬＬ２の一方端部は、ゲート
電極ＧＥ５の中央部に結合され、その他方端部はゲート
電極ＧＥ４の近傍まで延びている。
【００５４】次いで、Ｐ型シリコン層において、ゲート
電極ＧＥ１，ＧＥ２，ＧＥ４を横切るようにしてＬ字型
のＮ型活性層ＮＡ１が形成されるとともに、ゲート電極
ＧＥ１，ＧＥ３，ＧＥ５を横切るようにしてＬ字型のＮ
型活性層ＮＡ２が形成される。また、Ｎ型活性層ＮＡに
おいて、ゲート電極ＧＥ１を横切るようにしてＰ型活性
層ＰＡ１が形成されるとともに、ゲート電極ＧＥ５を横
切るようにしてＰ型活性層ＰＡ２が形成される。
【００５５】Ｎ型活性層ＮＡ１，ＮＡ２とゲート電極Ｇ
Ｅ１は、それぞれＮチャネルＭＯＳトランジスタ１５，
１６を構成する。Ｎ型活性層ＮＡ１とＮＡ２とゲート電
極ＧＥ２，ＧＥ３は、それぞれＮチャネルＭＯＳトラン
ジスタ１３，１４を構成する。Ｎ型活性層ＮＡ１，ＮＡ
２とゲート電極ＧＥ４，ＧＥ５は、それぞれＮチャネル
ＭＯＳトランジスタ１３′，１４′を構成する。Ｐ型活
性層ＰＡ１，ＰＡ２とゲート電極ＧＥ４，ＧＥ５は、そ
れぞれＰチャネルＭＯＳトランジスタ１１，１２を構成
する。
【００５６】次に、図５（ｂ）に示すように、第１メタ
ル配線層によってメタル配線ＭＬ１ａ〜ＭＬ１ｇが形成
され、さらに第２メタル配線層によって図中Ｙ方向に延
在するメタル配線ＭＬ２ａ〜ＭＬ２ｄが形成される。メ
タル配線ＭＬ１ａ，ＭＬ１ｂは、それぞれ記憶ノードＮ
１，Ｎ２の一部を構成する。メタル配線ＭＬ１ｃ〜ＭＬ
１ｆの各々は、接続電極として使用される。メタル配線
ＭＬ１ｇには、電源電位ＶＤＤが与えられる。メタル配
線ＭＬ２ａ，ＭＬ２ｂは、それぞれビット線ＢＬ，／Ｂ
Ｌを構成する。メタル配線ＭＬ２ｃ，ＭＬ２ｄには、接
地電位ＧＮＤが与えられる。
【００５７】Ｎ型活性層ＮＡ１の一方端部（Ｎチャネル
ＭＯＳトランジスタ１５のドレイン）は、コンタクトホ
ールＣＨ１、メタル配線ＭＬ１ｃおよびビアホールＶＨ
１を介してメタル配線ＭＬ２ａ（ビット線ＢＬ）に接続
される。Ｎ型活性層ＮＡ２の一方端部（ＮチャネルＭＯ
Ｓトランジスタ１６のドレイン）は、コンタクトホール
ＣＨ２、メタル配線ＭＬ１ｄおよびビアホールＶＨ２を
介してメタル配線ＭＬ２ｂ（ビット線／ＢＬ）に接続さ
れる。
【００５８】Ｎ型活性層ＮＡ１のゲート電極１３と１５
の間の領域（ＮチャネルＭＯＳトランジスタ１３のドレ
イン，ＮチャネルＭＯＳトランジスタ１５のソース）
と、ローカル配線ＬＬ２の他方端部と、Ｐ型活性層ＰＡ
１の一方端部（ＰチャネルＭＯＳトランジスタ１１のド
レイン）とは、それぞれコンタクトホールＣＨ３，ＣＨ
７，ＣＨ１０を介してメタル配線ＭＬ１ａ（記憶ノード
Ｎ１）に接続される。
【００５９】Ｎ型活性層ＮＡ２のゲート電極１４と１６
の間の領域（ＮチャネルＭＯＳトランジスタ１４のドレ
イン，ＮチャネルＭＯＳトランジスタ１６のソース）
と、ローカル配線ＬＬ１の他方端部と、Ｐ型活性層ＰＡ
２の一方端部（ＰチャネルＭＯＳトランジスタ１２のド
レイン）とは、それぞれコンタクトホールＣＨ４，ＣＨ
８，ＣＨ１１を介してメタル配線ＭＬ１ｂ（記憶ノード
Ｎ２）に接続される。
【００６０】Ｎ型活性層ＮＡ１の他方端部は、コンタク
トホールＣＨ５、メタル配線ＭＬ１ｅおよびビアホール
ＶＨ３を介してメタル配線ＭＬ２ｃ（接地電位ＧＮＤの
ライン）に接続される。Ｎ型活性層ＮＡ２の他方端部
は、コンタクトホールＣＨ６、メタル配線ＭＬ１ｆおよ
びビアホールＶＨ４を介してメタル配線ＭＬ２ｄ（接地
電位ＧＮＤのライン）に接続される。Ｐ型活性層ＰＡ
１，ＰＡ２の他方端部は、それぞれコンタクトホールＣ
Ｈ９，ＣＨ１２を介してメタル配線ＭＬ１ｇ（電源電位
ＶＤＤのライン）に接続される。このようにして、この
メモリセルは形成されている。
【００６１】この実施の形態２では、ＮチャネルＭＯＳ
トランジスタ１３と１３′のゲート電極ＧＥ２とＧＥ４
を直交させて配置するとともに、ＮチャネルＭＯＳトラ
ンジスタ１４と１４′のゲート電極ＧＥ３とＧＥ５を直
交させて配置した。記憶ノードＮ１，Ｎ２の保持データ
を反転させるためには、１つのα粒子がＮチャネルＭＯ
Ｓトランジスタ１３，１３′のボディ領域を貫通する
か、１つのα粒子がＮチャネルＭＯＳトランジスタ１
４，１４′のボディ領域を貫通する必要がある。そのた
めには、α粒子がＮチャネルＭＯＳトランジスタ１３，
１３′，１４，１４′のボディ領域を含む水平面内にお
いてＸ方向に対して４５°の角度で飛来し、かつＮチャ
ネルＭＯＳトランジスタ１３，１３′，１４または１
４′のボディ領域に衝突する必要があるが、この確率は
あらゆる方向から飛来するα粒子が１つのＮチャネルＭ
ＯＳトランジスタ８３または８４に衝突する確率に比べ
て極めて小さくなる。したがって、記憶ノードＮ１，Ｎ
２の保持データが反転するのを防止することができ、ソ
フトエラー耐性の向上を図ることができる。なお、２つ
以上のα粒子がＮチャネルＭＯＳトランジスタ１３，１
３′または１４，１４′に同時に衝突する確率は、非常
に小さいので考慮する必要はない。また、このメモリセ
ルは２層のメタル配線層で構成できるので、製造コスト
の低減化を図ることができる。
【００６２】［実施の形態３］図６（ａ）（ｂ）は、こ
の発明の実施の形態３によるＳＲＡＭのメモリセルのレ
イアウトを示す図である。このメモリセルは、図２のメ
モリセル１と同じ構成であり、ＰチャネルＭＯＳトラン
ジスタ１１，１２およびＮチャネルＭＯＳトランジスタ
１３，１３′，１４，１４′，１５，１６を含む。ま
た、このメモリセルは、ＳＯＩ基板上に形成されてい
る。
【００６３】まず、図６（ａ）に示すように、ＳＯＩ基
板のＰ型シリコン層の一部にＮ型活性層ＮＡが形成され
る。次に、Ｐ型シリコン層表面において図示Ｘ方向に延
在するゲート電極ＧＥ１と、Ｐ型シリコン層表面からＮ
型活性層ＮＡ表面にわたって図示Ｙ方向に延在するゲー
ト電極ＧＥ２，ＧＥ３とが形成される。ゲート電極ＧＥ
１は、ワード線ＷＬを構成する。ゲート電極ＧＥ２，Ｇ
Ｅ３の一方端は、ゲート電極ＧＥ１の一方側に対向して
配置される。
【００６４】次いで、Ｐ型シリコン層においてゲート電
極ＧＥ２の一方端部からゲート電極ＧＥ１の他方側にわ
たってＮ型活性層ＮＡ１が形成されるとともに、ゲート
電極ＧＥ３の一方端部からゲート電極ＧＥ１の他方側に
わたってＮ型活性層ＮＡ２が形成される。また、Ｐ型シ
リコン層においてゲート電極ＧＥ３の一方側からゲート
電極ＧＥ３，ＧＥ２を横切り、次いでゲート電極ＧＥ
４，ＧＥ３を横切り、さらにゲート電極ＧＥ３，ＧＥ２
を横切るようにして、Ｓ字状のＮ型活性層ＮＡ３が形成
される。また、Ｎ型活性層ＮＡにおいてゲート電極ＧＥ
２，ＧＥ３を横切るようにして、２つのＰ型活性層ＰＡ
１，ＰＡ３が形成される。
【００６５】Ｎ型活性層ＮＡ１，ＮＡ２とゲート電極Ｇ
Ｅ１は、それぞれＮチャネルＭＯＳトランジスタ１５，
１６を構成する。Ｎ型活性層ＮＡ３とゲート電極ＧＥ２
は、ＮチャネルＭＯＳトランジスタ１４，１４′を構成
する。Ｎ型活性層ＮＡ３とゲート電極ＧＥ３は、Ｎチャ
ネルＭＯＳトランジスタ１３，１３′を構成する。Ｐ型
活性層ＰＡ１とゲート電極ＧＥ２は、ＰチャネルＭＯＳ
トランジスタ１２を構成する。Ｐ型活性層ＰＡ２とゲー
ト電極ＧＥ３は、ＰチャネルＭＯＳトランジスタ１１を
構成する。
【００６６】次に、図６（ｂ）に示すように、第１メタ
ル配線層によってメタル配線ＭＬ１ａ〜ＭＬ１ｅが形成
され、さらに第２メタル配線層によって図中Ｙ方向に延
在するメタル配線ＭＬ２ａ〜ＭＬ２ｄが形成される。メ
タル配線ＭＬ１ａには、接地電位ＧＮＤが与えられる。
メタル配線ＭＬ１ｂ〜ＭＬ１ｅの各々は、接続電極とし
て使用される。メタル配線ＭＬ２ａ，ＭＬ２ｂは、それ
ぞれビット線ＢＬ，／ＢＬを構成する。メタル配線ＭＬ
２Ｃ，ＭＬ２ｄには、電源電位ＶＤＤが与えられる。
【００６７】Ｎ型活性層ＮＡ１の一方端（ＮチャネルＭ
ＯＳトランジスタ１５のドレイン）は、コンタクトホー
ルＣＨ１、メタル配線ＭＬ１ｂおよびビアホールＶＨ１
を介してメタル配線ＭＬ２ａ（ビット線ＢＬ）に接続さ
れる。Ｎ型活性層ＮＡ２の一方端部（ＮチャネルＭＯＳ
トランジスタ１６のドレイン）は、コンタクトホールＣ
Ｈ２、メタル配線ＭＬ１ｃおよびビアホールＶＨ２を介
してメタル配線ＭＬ２ｂ（ビット線／ＢＬ）に接続され
る。Ｎ型活性層ＮＡ３の中央部（ＮチャネルＭＯＳトラ
ンジスタ１３′，１４′のソース）は、コンタクトホー
ルＣＨ６を介してメタル配線ＭＬ１ａ（接地電位ＧＮＤ
のライン）に接続される。
【００６８】Ｐ型活性層ＰＡ１の一方端部（Ｐチャネル
ＭＯＳトランジスタ１２のソース）は、コンタクトホー
ルＣＨ８、メタル配線ＭＬ１ｄおよびビアホールＶＨ３
を介してメタル配線ＭＬ２ｃ（電源電位ＶＤＤのライ
ン）に接続される。Ｐ型活性層ＰＡ２の一方端部（Ｐチ
ャネルＭＯＳトランジスタ１１のソース）は、コンタク
トホールＣＨ１１、メタル配線ＭＬ１ｅおよびビアホー
ルＶＨ４を介してメタル配線ＭＬ２ｄ（電源電位ＶＤＤ
のライン）に接続される。
【００６９】Ｎ型活性層ＮＡ１の他方端部（Ｎチャネル
ＭＯＳトランジスタ１５のソース）とゲート電極ＧＥ２
の一方端部、Ｎ型活性層ＮＡ２の他方端部（Ｎチャネル
ＭＯＳトランジスタ１６のソース）とゲート電極ＧＥ３
の一方端部、Ｎ型活性層ＮＡ３の一方端部（Ｎチャネル
ＭＯＳトランジスタ１４のドレイン）とゲート電極ＧＥ
３、Ｎ型活性層ＮＡ３の他方端部（ＮチャネルＭＯＳト
ランジスタ１３のドレイン）とゲート電極ＧＥ２、Ｐ型
活性層ＰＡ１の他方端部（ＰチャネルＭＯＳトランジス
タ１２のドレイン）とゲート電極ＧＥ３、およびＰ型活
性層ＰＡ２の他方端部（ＰチャネルＭＯＳトランジスタ
１１のドレイン）とゲート電極ＧＥ２は、それぞれコン
タクトホールＣＨ３，ＣＨ４，ＣＨ５，ＣＨ７，ＣＨ
９，ＣＨ１０内のプラグ層によって互いに接続されてい
る。
【００７０】この実施の形態３では、ＮチャネルＭＯＳ
トランジスタ１３と１３′のゲート電極ＧＥ３を一直線
上に配置するとともにＮチャネルＭＯＳトランジスタ１
４，１４′のゲート電極ＧＥ２を一直線上に配置した。
したがって、記憶ノードＮ１，Ｎ２の記憶データを反転
させるためには、ＮチャネルＭＯＳトランジスタ１３，
１３′，１４，１４′のボディ領域を含む水平面内にお
いてα粒子がＹ方向に飛来し、かつＮチャネルＭＯＳト
ランジスタ１３，１３′，１４または１４′のボディ領
域に衝突する必要があるが、ゲート電極ＧＥ２，ＧＥ３
の幅はＮ型活性層ＮＡ３の幅よりも狭いので、そのよう
な衝突が発生する確率は実施の形態２においてα粒子が
ＮチャネルＭＯＳトランジスタ１３，１３′または１
４，１４′のボディ領域に衝突する確率よりも低くな
る。したがって、記憶ノードＮ１，Ｎ２の保持データが
反転するのを防止することができ、ソフトエラー耐性の
向上を図ることができる。また、２層のメタル配線層で
構成できるので、製造コストの低減化を図ることができ
る。
【００７１】［実施の形態４］図７（ａ）〜（ｃ）は、
この発明の実施の形態４によるＳＲＡＭのメモリセルの
レイアウトを示す図である。このメモリセルは、図２の
メモリセル１と同じ回路構成であり、ＰチャネルＭＯＳ
トランジスタ１１，１２およびＮチャネルＭＯＳトラン
ジスタ１３，１３′，１４，１４′，１５，１６を含
む。また、このメモリセルは、ＳＯＩ基板上に形成され
ている。
【００７２】まず、図７（ａ）に示すように、ＳＯＩ基
板のＰ型シリコン層の一部にＮ型活性層ＮＡが形成され
る。次に、Ｎ型活性層ＮＡの一方側のＰ型シリコン層表
面において図中Ｘ方向に延在する３本のゲート電極ＧＥ
１〜ＧＥ３と、Ｎ型活性層ＮＡ表面において図示Ｘ方向
に延在する２本のゲート電極ＧＥ４，ＧＥ５と、Ｎ型活
性層ＮＡの他方側のＰ型シリコン層表面において図示Ｘ
方向に延在するゲート電極ＧＥ６〜ＧＥ８と、Ｎ型活性
層ＮＡとその一方側のＰ型シリコン層との境界部に沿っ
て図中Ｙ方向に延在するローカル配線ＬＬ１と、Ｎ型活
性層ＮＡとその他方側のＰ型シリコン層との境界部に沿
って図示Ｙ方向に延在するローカル配線ＬＬ２とが形成
される。
【００７３】ゲート電極ＧＥ１とＧＥ２とＧＥ３，ＧＥ
４とＧＥ５，ＧＥ６とＧＥ７とＧＥ８は、それぞれ互い
に平行に配置される。ゲート電極ＧＥ１とＧＥ４とＧＥ
６，ＧＥ２とＧＥ７，ＧＥ３とＧＥ５とＧＥ８は、それ
ぞれ一直線上に配置される。ゲート電極ＧＥ１，ＧＥ
２，ＧＥ４とローカル配線ＬＬ１は、互いに接続されて
いる。ゲート電極ＧＥ５，ＧＥ７，ＧＥ８とローカル配
線ＬＬ２は、互いに接続されている。
【００７４】次いで、Ｐ型シリコン層において、ゲート
電極ＧＥ１〜ＧＥ３を横切るようにしてＮ型活性層ＮＡ
１が形成されるとともに、ゲート電極ＧＥ６〜ＧＥ８を
横切るようにしてＮ型活性層ＮＡ２が形成される。ま
た、Ｎ型活性層ＮＡにおいて、それぞれゲート電極ＧＥ
４，ＧＥ５を横切るようにしてＰ型活性層ＰＡ１，ＰＡ
２が形成される。
【００７５】Ｎ型活性層ＮＡ１とゲート電極ＧＥ１〜Ｇ
Ｅ３は、それぞれＮチャネルＭＯＳトランジスタ１
３′，１３，１５を構成する。Ｎ型活性層ＮＡ２とゲー
ト電極ＧＥ６〜ＧＥ８は、それぞれＮチャネルＭＯＳト
ランジスタ１６，１４，１４′を構成する。Ｐ型活性層
ＰＡ１とゲート電極ＧＥ４は、ＰチャネルＭＯＳトラン
ジスタ１１を構成する。Ｐ型活性層ＰＡ２とゲート電極
ＧＥ５は、ＰチャネルＭＯＳトランジスタ１２を構成す
る。
【００７６】次に、図７（ｂ）（ｃ）に示すように、第
１メタル配線層によってメタル配線ＭＬ１ａ〜ＭＬ１ｊ
が形成され、次いで第２メタル配線層によってメタル配
線ＭＬ２ａ〜ＭＬ２ｇが形成され、さらに第３メタル配
線層によってメタル配線ＭＬ３が形成される。メタル配
線ＭＬ１ａ，ＭＬ１ｂは、それぞれ記憶ノードＮ１，Ｎ
２の一部を構成する。メタル配線ＭＬ１ｃ〜ＭＬ１ｊの
各々は、接続電極として使用される。メタル配線ＭＬ２
ａには電源電位ＶＤＤが与えられ、メタル配線ＭＬ２
ｄ，ＭＬ２ｅには接地電位ＧＮＤが与えられる。メタル
配線ＭＬ２ｂ，ＭＬ２ｃは、それぞれビット線ＢＬ，／
ＢＬを構成する。メタル配線ＭＬ３は、ワード線ＷＬを
構成する。
【００７７】Ｎ型活性層ＮＡ１の一方端部（Ｎチャネル
ＭＯＳトランジスタ１３′のソース）は、コンタクトホ
ールＣＨ１、メタル配線ＭＬ１ｃおよびビアホールＶＨ
１を介してメタル配線ＭＬ２ｄ（接地電位ＧＮＤのライ
ン）に接続される。Ｎ型活性層ＮＡ２の一方端部（Ｎチ
ャネルＭＯＳトランジスタ１４′のソース）は、コンタ
クトホールＣＨ１４、メタル配線ＭＬ１ｊおよびビアホ
ールＶＨ８を介してメタル配線ＭＬ２ｅ（接地電位ＧＮ
Ｄのライン）に接続される。
【００７８】Ｎ型活性層ＮＡ１のゲート電極ＧＥ２とＧ
Ｅ３の間の領域（ＮチャネルＭＯＳトランジスタ１３の
ドレイン，ＮチャネルＭＯＳトランジスタ１５のソー
ス）と、Ｐ型活性層ＰＡ１の一方端部と、ローカル配線
ＬＬ２とは、それぞれコンタクトホールＣＨ２，ＣＨ
７，ＣＨ１０を介してメタル配線ＭＬ１ａに接続され
る。Ｎ型活性層ＮＡ２のゲート電極ＧＥ６、ＧＥ７の間
の領域（ＮチャネルＭＯＳトランジスタ１４のドレイ
ン，ＮチャネルＭＯＳトランジスタ１６のソース）と、
Ｐ型活性層ＰＡ２の一方端部と、ローカル配線ＬＬ１と
は、それぞれコンタクトホールＣＨ１３，ＣＨ８，ＣＨ
５を介してメタル配線ＭＬ１ｂに接続される。
【００７９】ゲート電極ＧＥ３は、コンタクトホールＣ
Ｈ３、メタル配線ＭＬ１ｆ、ビアホールＶＨ４、メタル
配線ＭＬ２ｆ、およびビアホールＶＨ９を介してメタル
配線ＭＬ３（ワード線ＷＬ）に接続される。ゲート電極
ＧＥ６は、コンタクトホールＣＨ１２、メタル配線ＭＬ
１ｇ、ビアホールＶＨ５、メタル配線ＭＬ２ｇ、および
ビアホールＶＨ１０を介してメタル配線ＭＬ３（ワード
線ＷＬ）に接続される。
【００８０】Ｎ型活性層ＮＡ１の他方端部は、コンタク
トホールＣＨ４、メタル配線ＭＬ１ｈおよびビアホール
ＶＨ６を介してメタル配線ＭＬ２ｂ（ビット線ＢＬ）に
接続される。Ｎ型活性層ＮＡ２の他方端部は、コンタク
トホールＣＨ１１、メタル配線ＭＬ１ｅおよびビアホー
ルＶＨ３を介してメタル配線ＭＬ２ｃ（ビット線／Ｂ
Ｌ）に接続される。
【００８１】この実施の形態４では、Ｎ型活性層ＮＡを
中央に配置し、その一方側にＮチャネルＭＯＳトランジ
スタ１３，１３′を形成するとともに他方側にＮチャネ
ルＭＯＳトランジスタ１４，１４′を形成し、ワード線
ＷＬをＸ方向に形成するとともにビット線ＢＬ，／ＢＬ
をＹ方向に形成する。したがって、実施の形態２，３の
メモリセルに比べメモリセルの形状を横長型にすること
ができ、ビット線ＢＬ，／ＢＬの長さを短くすることが
できる。よって、ビット線ＢＬ，／ＢＬの配線容量およ
び配線抵抗を小さくすることができるので、読出／書込
速度の高速化および低消費電力化を図ることができる。
【００８２】また、全トランジスタ１１〜１３，１
３′，１４，１４′，１５，１６のゲート電極ＧＥ１〜
ＧＥ８の方向が同一方向になるので、マスクのずれなど
の製造上のばらつきによる特性のばらつきを小さく抑え
ることができ、また、ゲート長の仕上り寸法の制御性が
容易になる。
【００８３】また、ＮチャネルＭＯＳトランジスタ１３
と１３′のＮ型活性層ＮＡ１を一直線上に配置するとと
もにＮチャネルＭＯＳトランジスタ１４と１４′のＮ型
活性層ＮＡ２を一直線上に配置した。したがって、記憶
ノードＮ１，Ｎ２の保持データを反転させるためには、
ＮチャネルＭＯＳトランジスタ１３，１３′，１４，１
４′のボディ領域を含む水平面内においてα粒子がＹ方
向に飛来し、かつＮチャネルＭＯＳトランジスタ１３お
よび１３′，１４または１４′のボディ領域に衝突する
必要があるが、この確率は極めて小さい。したがって、
記憶ノードＮ１，Ｎ２の保持データが反転するのを防止
することができ、ソフトエラー耐性の向上を図ることが
できる。
【００８４】［実施の形態５］図８は、この発明の実施
の形態５によるＳＲＡＭのメモリセル２１の構成を示す
回路図である。図８において、このメモリセル２１が図
２のメモリセル１と異なる点は、ＮチャネルＭＯＳトラ
ンジスタ１３′，１４′が除去され、ＰチャネルＭＯＳ
トランジスタ１１′，１２′が追加されている点であ
る。
【００８５】ＰチャネルＭＯＳトランジスタ１１′，１
１は、電源電位ＶＤＤのラインと記憶ノードＮ１との間
に直列接続され、それらのゲートはともに記憶ノードＮ
２に接続される。ＰチャネルＭＯＳトランジスタ１
２′，１２は、電源電位ＶＤＤのラインと記憶ノードＮ
２との間に直列接続され、それらのゲートはともに記憶
ノードＮ１に接続される。ＮチャネルＭＯＳトランジス
タ１３は、記憶ノードＮ１と接地電位ＧＮＤのラインと
の間に接続され、そのゲートは記憶ノードＮ２に接続さ
れる。ＮチャネルＭＯＳトランジスタ１４は、記憶ノー
ドＮ２と接地電位ＧＮＤのラインとの間に接続され、そ
のゲートは記憶ノードＮ１に接続される。
【００８６】ＭＯＳトランジスタ１１，１１′，１３は
記憶ノードＮ２に保持された信号の反転信号を記憶ノー
ドＮ１に与えるインバータを構成する。ＭＯＳトランジ
スタ１２，１２′，１４は、記憶ノードＮ１に保持され
た信号の反転信号を記憶ノードＮ２に与えるインバータ
を構成する。他の構成および動作は、図２のメモリセル
１と同じであるので、その説明は繰返さない。
【００８７】この実施の形態５では、記憶ノードＮ１と
電源電位ＶＤＤのラインとの間に２つのＰチャネルＭＯ
Ｓトランジスタ１１，１１′を直列接続するとともに、
記憶ノードＮ２と電源電位ＶＤＤのラインとの間に２つ
のＰチャネルＭＯＳトランジスタ１２，１２′を直列接
続した。したがって、従来に比べて記憶ノードＮ１，Ｎ
２の容量を大きくすることができるので、α線によって
発生した電子によって記憶ノードＮ１，Ｎ２の論理レベ
ルが反転するのを防止することができる。また、メモリ
セル２１をＳＯＩ基板上に形成した場合では、非導通状
態の２つのＰチャネルＭＯＳトランジスタ（たとえば１
１，１１′）のボディ領域を１つのα粒子が通過しない
と記憶データが反転しないので、１つのα粒子が１つの
ＰチャネルＭＯＳトランジスタ（たとえば８１）のボデ
ィ領域を通過すれば記憶データが反転していた従来に比
べ、記憶データを反転しにくくすることができ、ソフト
エラー耐性の向上を図ることができる。
【００８８】［実施の形態６］図９は、この発明の実施
の形態６によるＳＲＡＭのメモリセル２２の構成を示す
回路図である。図９において、このメモリセル２２が図
２のメモリセル１と異なる点は、ＰチャネルＭＯＳトラ
ンジスタ１１′，１２′が追加されている点である。
【００８９】ＰチャネルＭＯＳトランジスタ１１′，１
１は、電源電位ＶＤＤのラインと記憶ノードＮ１との間
に直列接続され、それらのゲートはともに記憶ノードＮ
２に接続される。ＰチャネルＭＯＳトランジスタ１
２′，１２は、電源電位ＶＤＤのラインと記憶ノードＮ
２との間に直列接続され、それらのゲートはともに記憶
ノードＮ１に接続される。
【００９０】ＭＯＳトランジスタ１１，１１′，１３，
１３′は、記憶ノードＮ２に保持された信号の反転信号
を記憶ノードＮ１に与えるインバータを構成する。ＭＯ
Ｓトランジスタ１２，１２′，１４，１４′は、記憶ノ
ードＮ１に保持された信号の反転信号を記憶ノードＮ２
に与えるインバータを構成する。他の構成および動作
は、図２のメモリセル１と同じであるので、その説明は
繰返さない。
【００９１】この実施の形態６では、実施の形態１，５
と同じ効果が得られる。 ［実施の形態７］図１０（ａ）（ｂ）は、この発明の実
施の形態７によるＳＲＡＭのメモリセルのレイアウトを
示す図であって、図５（ａ）（ｂ）と対比される図であ
る。このメモリセルは、図９のメモリセル２２と同じ回
路構成であり、ＰチャネルＭＯＳトランジスタ１１，１
１′，１２，１２′およびＮチャネルＭＯＳトランジス
タ１３，１３′，１４，１４′，１５，１６を含む。ま
た、このメモリセルは、ＳＯＩ基板上に形成されてい
る。
【００９２】図１０（ａ）（ｂ）を参照して、このメモ
リセルが図５（ａ）（ｂ）のメモリセルと異なる点は、
ゲート電極ＧＥ６，ＧＥ７が追加されている点と、Ｐ型
活性層ＰＡ１，ＰＡ２の各々がＬ字状に形成されている
点である。
【００９３】ゲート電極ＧＥ６，ＧＥ７は、Ｎ型活性層
ＮＡの表面に形成され、図中Ｘ方向に延在している。ゲ
ート電極ＧＥ６，ＧＥ７の一方端部は、それぞれゲート
電極ＧＥ４，ＧＥ５の他方端部に接続される。ゲート電
極ＧＥ６，ＧＥ７の他方端部は、互いに対向している。
Ｐ型活性層ＰＡ１は、Ｎ型活性層ＮＡの表面においてゲ
ート電極ＧＥ４，ＧＥ６を横切るようにして、Ｌ字状に
形成される。Ｐ型活性層ＰＡ２は、Ｎ型活性層ＮＡの表
面においてゲート電極ＧＥ５，ＧＥ７を横切るようにし
て、Ｌ字状に形成される。ゲート電極ＧＥ４，ＧＥ６と
Ｐ型活性層ＰＡ１は、それぞれＰチャネルＭＯＳトラン
ジスタ１１′，１１を構成する。ゲート電極ＧＥ５，Ｇ
Ｅ７とＰ型活性層ＰＡ２は、それぞれＰチャネルＭＯＳ
トランジスタ１２′，１２を構成する。
【００９４】Ｐ型活性層ＰＡ１の一方端部（Ｐチャネル
ＭＯＳトランジスタ１１′のソース）は、コンタクトホ
ールＣＨ９を介してメタル配線ＭＬ１ｇ（電源電位ＶＤ
Ｄのライン）に接続される。Ｐ型活性層ＰＡ１の他方端
部（ＰチャネルＭＯＳトランジスタ１１のドレイン）
は、コンタクトホールＣＨ１０を介してメタル配線ＭＬ
１ａ（記憶ノードＮ１）に接続される。Ｐ型活性層ＰＡ
２の一方端部（ＰチャネルＭＯＳトランジスタ１２′の
ソース）は、コンタクトホールＣＨ１２を介してメタル
配線ＭＬ１ｇ（電源電位ＶＤＤのライン）に接続され
る。Ｐ型活性層ＰＥ２の他方端部（ＰチャネルＭＯＳト
ランジスタ１２のドレイン）は、コンタクトホールＣＨ
１１を介してメタル配線ＭＬ１ｂ（記憶ノードＮ２）に
接続される。他の構成は、図５（ａ）（ｂ）のメモリセ
ルと同じであるので、その説明は繰返さない。
【００９５】この実施の形態７では、ＮチャネルＭＯＳ
トランジスタ１３と１３′のゲート電極ＧＥ２とＧＥ
４、ＮチャネルＭＯＳトランジスタ１４と１４′のゲー
ト電極ＧＥ３とＧＥ５、ＰチャネルＭＯＳトランジスタ
１１と１１′のゲート電極ＧＥ６とＧＥ４、Ｐチャネル
ＭＯＳトランジスタ１２と１２′のゲート電極ＧＥ７と
ＧＥ５をそれぞれ互いに直交させて配置した。したがっ
て、ＭＯＳトランジスタ１１〜１４，１１′〜１４′の
ボディ領域を含む水平面内においてＸ方向から４５°の
角度でα粒子が飛来し、かつＭＯＳトランジスタ１１，
１１′，１２，１２′、１３，１３′，１４または１
４′に衝突した場合のみ記憶ノードＮ１，Ｎ２のデータ
が反転するので、従来に比べてソフトエラー耐性が高く
なる。
【００９６】［実施の形態８］図１１（ａ）（ｂ）は、
この発明の実施の形態８によるＳＲＡＭのメモリセルの
レイアウトを示す図であって、図６（ａ）（ｂ）と対比
される図である。このメモリセルは、図９のメモリセル
２２と同じ回路構成であり、ＰチャネルＭＯＳトランジ
スタ１１，１１′１２，１２′およびＮチャネルＭＯＳ
トランジスタ１３，１３′，１４，１４′，１５，１６
を含む。また、このメモリセルは、ＳＯＩ基板上に形成
されている。
【００９７】図１１（ａ）（ｂ）を参照して、このメモ
リセルが図６のメモリセルと異なる点は、Ｐ型活性層Ｐ
Ａ１，ＰＡ２がＳ字状のＰ型活性層ＰＡ１で置換され、
メタル配線ＭＬ１ｄ，ＭＬ１ｅ，ＭＬ２ｃ，ＭＬ２ｄが
除去され、第２メタル配線層によって形成されたメタル
配線ＭＬ１ｆが追加されている点である。
【００９８】Ｓ字状のＰ型活性層ＰＡ１は、Ｎ型活性層
ＮＡにおいてゲート電極ＧＥ３の一方側からゲート電極
ＧＥ３，ＧＥ２を横切り、次いでゲート電極ＧＥ２，Ｇ
Ｅ３を横切り、さらにゲート電極ＧＥ３，ＧＥ２を横切
るように形成される。またＰ型活性層ＰＡ１とゲート電
極ＧＥ２の２つの交差部は、それぞれＰチャネルＭＯＳ
トランジスタ１２，１２′を構成する。Ｐ型活性層ＰＡ
１とゲート電極ＧＥ３の２つの交差部は、それぞれＰチ
ャネルＭＯＳトランジスタ１１′，１１を構成する。
【００９９】Ｐ型活性層ＰＡ１の一方端部（Ｐチャネル
ＭＯＳトランジスタ１２のドレイン）とゲート電極ＧＥ
３、Ｐ型活性層ＰＡ１の他方端部（ＰチャネルＭＯＳト
ランジスタ１１のドレイン）とゲート電極ＧＥ２は、そ
れぞれコンタクトホールＣＨ９，ＣＨ１０内のプラグ層
によって互いに接続されている。Ｐ型活性層ＰＡ１の中
央部（ＰチャネルＭＯＳトランジスタ１１′，１２′の
ソース）は、コンタクトホールＣＨ８を介してメタル配
線ＭＬ１ｆ（電源電位ＶＤＤのライン）に接続される。
他の構成は、図６（a）（ｂ）のメモリセルと同じであ
るので、その説明は繰返さない。
【０１００】この実施の形態８では、ＭＯＳトランジス
タ１４，１４′，１２，１２′のゲート電極ＧＥ２を一
直線上に配置するとともに、ＭＯＳトランジスタ１
３′，１３，１１′，１１のゲート電極ＧＥ３を一直線
上に配置した。したがって、ＭＯＳトランジスタ１１〜
１４，１１′〜１４′のボディ領域を含む水平面におい
てＹ方向にα粒子が飛来し、かつＭＯＳトランジスタ１
１，１２′，１３′，１４のボディ領域に衝突した場合
のみ記憶ノードＮ１，Ｎ２のデータが反転されるので、
従来に比べてソフトエラー耐性が高くなる。
【０１０１】［実施の形態９］図１２（ａ）（ｂ）は、
本発明の実施の形態９によるＳＲＡＭのメモリセルのレ
イアウトを示す図である。このメモリセルは、図９のメ
モリセルと同じ構成であり、ＰチャネルＭＯＳトランジ
スタ１１，１１′，１２，１２′およびＮチャネルＭＯ
Ｓトランジスタ１３，１３′１４，１４′，１５，１６
を含む。また、このメモリセルは、ＳＯＩ基板上に形成
されている。
【０１０２】まず、図１２（ａ）に示すように、ＳＯＩ
基板のＰ型シリコン層の素子領域の中央部にＮ型活性層
ＮＡが形成される。次に、一方側のＰ型シリコン層表面
において図示Ｘ方向に延在するゲート電極ＧＥ１と、一
方側のＰ型シリコン層表面からＮ型活性層ＮＡ表面およ
び他方側のＰ型シリコン層表面にわたって図示Ｙ方向に
延在するゲート電極ＧＥ２，ＧＥ３とが形成される。ゲ
ート電極ＧＥ１は、ワード線ＷＬを構成する。ゲート電
極ＧＥ２，ＧＥ３の一方端は、ゲート電極ＧＥ１の一方
側に対向して配置される。
【０１０３】次いで、一方側のＰ型シリコン層において
ゲート電極ＧＥ２の一方端部からゲート電極ＧＥ１の他
方側にわたってＩ字状のＮ型活性層ＮＡ１が形成される
とともに、ゲート電極ＧＥ３の一方端部からゲート電極
ＧＥ１の他方側にわたってＩ字状のＮ型活性層ＮＡ２が
形成される。また、一方側のＰ型シリコン層においてそ
れぞれゲート電極ＧＥ２，ＧＥ３を横切るようにしてＬ
字状のＮ型活性層ＮＡ３およびＩ字状のＮ型活性層ＮＡ
４が形成される。また、他方側のＰ型シリコン層におい
てそれぞれゲート電極ＧＥ２，ＧＥ３を横切るようにし
てＩ字状のＮ型活性層ＮＡ５およびＬ字状のＮ型活性層
ＮＡ６が形成される。また、Ｎ型活性層ＮＡにおいて、
まずゲート電極ＧＥ３の一方側からゲート電極ＧＥ３，
ＧＥ２を横切り、次いでゲート電極ＧＥ２，ＧＥ３を横
切り、さらにゲート電極ＧＥ３，ＧＥ２を横切るように
して、Ｓ字状のＰ型活性層ＰＡ１が形成される。
【０１０４】Ｎ型活性層ＮＡ１，ＮＡ２とゲート電極Ｇ
Ｅ１は、それぞれＮチャネルＭＯＳトランジスタ１５，
１６を構成する。Ｎ型活性層ＮＡ３，ＮＡ４とゲート電
極ＧＥ２，ＧＥ３は、それぞれＮチャネルＭＯＳトラン
ジスタ１４′，１３を構成する。Ｎ型活性層ＮＡ５，Ｎ
Ａ６とゲート電極ＧＥ２，ＧＥ３は、それぞれＮチャネ
ルＭＯＳトランジスタ１４，１３′を構成する。Ｐ型活
性層ＰＡ１とゲート電極ＧＥ２の２つの交差部は、それ
ぞれＰチャネルＭＯＳトランジスタ１２，１２′を構成
する。Ｐ型活性層ＰＡ１とゲート電極ＧＥ３の２つの交
差部は、それぞれＰチャネルＭＯＳトランジスタ１
１′，１１を構成する。
【０１０５】次に、図１２（ｂ）に示すように、第１メ
タル配線層によってメタル配線ＭＬ１ａ〜ＭＬ１ｉが形
成され、さらに第２メタル配線層によって図中Ｙ方向に
延在するメタル配線ＭＬ２ａ〜ＭＬ２ｃが形成される。
メタル配線ＭＬ１ｃ，ＭＬ１ｉには、接地電位ＧＮＤが
与えられる。メタル配線ＭＬ１ｆ，ＭＬ１ｈは、それぞ
れ記憶ノードＮ１，Ｎ２の一部を構成する。メタル配線
ＭＬ２ａ，ＭＬ２ｂは、それぞれビット線ＢＬ，／ＢＬ
を構成する。メタル配線ＭＬ２ｃには、電源電位ＶＤＤ
が与えられる。
【０１０６】Ｎ型活性層ＮＡ１の一方端部（Ｎチャネル
ＭＯＳトランジスタ１５のドレイン）は、コンタクトホ
ールＣＨ１、メタル配線ＭＬ１ａおよびビアホールＶＨ
１を介してメタル配線ＭＬ２ａ（ビット線ＢＬ）に接続
される。Ｎ型活性層ＮＡ２の一方端部（ＮチャネルＭＯ
Ｓトランジスタ１６のドレイン）は、コンタクトホール
ＣＨ２、メタル配線ＭＬ１ｂおよびビアホールＶＨ２を
介してメタル配線ＭＬ２ｂ（ビット線／ＢＬ）に接続さ
れる。Ｎ型活性層ＮＡ１，ＮＡ２の他方端部（Ｎチャネ
ルＭＯＳトランジスタ１５，１６のソース）は、それぞ
れコンタクトホールＣＨ３，ＣＨ４内のプラグ層を介し
てゲート電極ＧＥ２，ＧＥ３の一方端部に接続される。
【０１０７】Ｎ型活性層ＮＡ３の一方端部（Ｎチャネル
ＭＯＳトランジスタ１４′のソース）は、コンタクトホ
ールＣＨ５を介してメタル配線ＭＬ１ｃ（接地電位ＧＮ
Ｄのライン）に接続される。Ｎ型活性層ＮＡ３の他方端
部（ＮチャネルＭＯＳトランジスタ１４′のドレイン）
およびＮ型活性層ＮＡ５の一方端部（ＮチャネルＭＯＳ
トランジスタ１４のソース）は、それぞれコンタクトホ
ールＣＨ６，ＣＨ１４を介してメタル配線ＭＬ１ｄに接
続される。Ｎ型活性層ＮＡ５の他方端部（ＮチャネルＭ
ＯＳトランジスタ１４のドレイン）およびゲート電極Ｇ
Ｅ３（ＮチャネルＭＯＳトランジスタ１１，１１′，１
３，１３′のゲート）は、それぞれコンタクトホールＣ
Ｈ１５，ＣＨ１３を介してメタル配線ＭＬ１ｈ（記憶ノ
ードＮ２）に接続される。
【０１０８】Ｎ型活性層ＮＡ６の一方端部（Ｎチャネル
ＭＯＳトランジスタ１３′のソース）は、コンタクトホ
ールＣＨ１７を介してメタル配線ＭＬ１ｉ（接地電位Ｇ
ＮＳのライン）に接続される。Ｎ型活性層ＮＡ５の他方
端部（ＮチャネルＭＯＳトランジスタ１３′のドレイ
ン）およびＮ型活性層ＮＡ４の一方端部（ＮチャネルＭ
ＯＳトランジスタ１３のソース）は、それぞれコンタク
トホールＣＨ１６，ＣＨ８を介してメタル配線ＭＬ１ｅ
に接続される。Ｎ型活性層ＮＡ４の他方端部（Ｎチャネ
ルＭＯＳトランジスタ１３のドレイン）およびゲート電
極ＧＥ２（ＮチャネルＭＯＳトランジスタ１２，１
２′，１４，１４′）は、それぞれコンタクトホールＣ
Ｈ７，ＣＨ８を介してメタル配線ＭＬ１ｆ（記憶ノード
Ｎ２）に接続される。
【０１０９】Ｐ型活性層ＰＡ１の一方端部（Ｐチャネル
ＭＯＳトランジスタ１２のドレイン）および他方端部
（ＰチャネルＭＯＳトランジスタ１１のドレイン）は、
それぞれコンタクトホールＣＨ１０，ＣＨ１２内のプラ
グ層を介してゲート電極ＧＥ３，ＧＥ２に接続される。
Ｐ型活性層ＰＡ１の中央部（ＰチャネルＭＯＳトランジ
スタ１１′，１２′のソース）は、コンタクトホールＣ
Ｈ１２、メタル配線ＭＬ１ｇおよびビアホールＶＨ３を
介してメタル配線ＭＬ２ｃ（電源電位ＶＤＤのライン）
に接続される。
【０１１０】この実施の形態９では、素子領域の中央に
ＰチャネルＭＯＳトランジスタ１１，１１′，１２，１
２′を配置し、その一方側にＮチャネルＭＯＳトランジ
スタ１３，１４′を配置し、その他方側にＮチャネルＭ
ＯＳトランジスタ１３′，１４を配置した。したがっ
て、ＮチャネルＭＯＳトランジスタ１３と１３′、１４
と１４′の距離が大きくなるので、１つのα粒子がＮチ
ャネルＭＯＳトランジスタ１３と１３′または１４と１
４′を貫通する確率は極めて小さくなる。よって、記憶
ノードＮ１，Ｎ２の記憶データが反転するのを防止する
ことができ、ソフトエラー耐性の向上を図ることができ
る。
【０１１１】［実施の形態１０］図１３は、この発明の
実施の形態１０によるＳＲＡＭのメモリセル２３の構成
を示す回路図である。図１３において、このメモリセル
２３が図２のメモリセル１と異なる点は、ＮチャネルＭ
ＯＳトランジスタ１５′，１６′が追加されている点で
ある。
【０１１２】ＮチャネルＭＯＳトランジスタ１５，１
５′は、記憶ノードＮ１とビット線ＢＬとの間に直列接
続され、それらのゲートがともにワード線ＷＬに接続さ
れる。ＮチャネルＭＯＳトランジスタ１６，１６′は、
記憶ノードＮ２とビット線／ＢＬとの間に直列接続さ
れ、それらのゲートはともにワード線ＷＬに接続され
る。他の構成および動作は、図２のメモリセル１と同じ
であるので、その説明は繰返さない。
【０１１３】この実施の形態１０では、記憶ノードＮ１
とビット線ＢＬの間に２つのＮチャネルＭＯＳトランジ
スタ１５，１５′を直列接続するとともに、記憶ノード
Ｎ１とビット線／ＢＬの間に２つのＮチャネルＭＯＳト
ランジスタ１６，１６′を直列接続した。したがって、
１つのα粒子が２つのＮチャネルＭＯＳトランジスタ１
５，１５′または１６，１６′のボディ領域を貫通しな
いと記憶ノードＮ１，Ｎ２の記憶データを反転しないの
で、１つのα粒子が１つのＮチャネルＭＯＳトランジス
タ８５または８６を通過すれば記憶データを反転してい
た従来に比べ、記憶データが反転しにくくなる。
【０１１４】［実施の形態１１］図１４は、この発明の
実施の形態１１によるＳＲＡＭのメモリセル２４の構成
を示す回路図である。図１４において、このメモリセル
２４が図１３のメモリセル２３と異なる点は、Ｐチャネ
ルＭＯＳトランジスタ１１′，１２′が追加されている
点である。
【０１１５】ＰチャネルＭＯＳトランジスタ１１，１
１′は、記憶ノードＮ１と電源電位ＶＤＤのラインとの
間に直列接続され、それらのゲートはともに記憶ノード
Ｎ２に接続される。ＰチャネルＭＯＳトランジスタ１
２，１２′は、記憶ノードＮ２と電源電位ＶＤＤのライ
ンとの間に直列接続され、それらのゲートはともに記憶
ノードＮ１に接続される。
【０１１６】この実施の形態１１では、実施の形態１，
５，１０と同じ効果が得られる。 ［実施の形態１２］図１５（ａ）（ｂ）は、この発明の
実施の形態１２によるＳＲＡＭのメモリセルのレイアウ
トを示す図であって、図１０（ａ）（ｂ）と対比される
図である。このメモリセルは、図１４のメモリセル２４
と同じ回路構成であり、ＰチャネルＭＯＳトランジスタ
１１，１１′，１２，１２′およびＮチャネルＭＯＳト
ランジスタ１３〜１６，１３′〜１６′を含む。またこ
のメモリセルは、ＳＯＩ基板上に形成されている。
【０１１７】図１５（ａ）（ｂ）を参照して、このメモ
リセルが図１０（ａ）（ｂ）のメモリセルと異なる点
は、ゲート電極ＧＥ８およびローカル配線ＬＬ３，ＬＬ
４が追加されている点である。ゲート電極ＧＥ８は、ゲ
ート電極ＧＥ１に隣接してゲート電極ＧＥ１と平行に配
置される。ゲート電極ＧＥ８およびＧＥ１は、素子領域
の境界部でローカル配線ＬＬ３，ＬＬ４によって互いに
接続される。ゲート電極ＧＥ８とＮ型活性層ＮＡ１，Ｎ
Ａ２は、それぞれＮチャネルＭＯＳトランジスタ１
５′，１６′を構成する。他の構成は図１０（ａ）
（ｂ）のメモリセルと同じであるので、その説明は繰返
さない。
【０１１８】この実施例１２では、ＮチャネルＭＯＳト
ランジスタ１５，１６のゲート電極ＧＥ１とＮチャネル
ＭＯＳトランジスタ１５′，１６′のゲート電極ＧＥ８
とを平行に設けたので、ＮチャネルＭＯＳトランジスタ
１５′，１６′を追加したことによるレイアウト面積の
増大を最小限に抑えることができる。
【０１１９】［実施の形態１３］図１６（ａ）〜（ｃ）
は、この発明の実施の形態１３によるＳＲＡＭのメモリ
セルのレイアウトを示す図である。このメモリセルは、
図１４のメモリセル２４と同じ回路構成であり、Ｐチャ
ネルＭＯＳトランジスタ１１，１１′１２，１２′およ
びＮチャネルＭＯＳトランジスタ１３〜１６，１３′〜
１６′を含む。また、このメモリセルは、ＳＯＩ基板上
に形成されている。
【０１２０】まず、図１６（ａ）に示すように、ＳＯＩ
基板のＰ型シリコン層の素子領域の中央部にＮ型活性層
ＮＡが形成される。次に、Ｎ型活性層ＮＡ表面からその
一方側のＰ型シリコン層表面にわたって図中Ｘ方向に延
在する２本のゲート電極ＧＥ１，ＧＥ２と、Ｎ型活性層
ＮＡ表面からその他方側のＰ型シリコン層表面にわたっ
て図中Ｘ方向に延在する２本のゲート電極ＧＥ３，ＧＥ
４と、一方側のＰ型活性層表面において図中Ｘ方向に延
在する２本のゲート電極ＧＥ５，ＧＥ６と、他方側のＰ
型活性層表面において図中Ｘ方向に延在する２本のゲー
ト電極ＧＥ７，ＧＥ８と、図中Ｙ方向に延在するローカ
ル配線ＬＬ１〜ＬＬ４とが形成される。
【０１２１】ゲート電極ＧＥ１とＧＥ７，ＧＥ２とＧＥ
８，ＧＥ３とＧＥ５，ＧＥ４とＧＥ６は、それぞれ一直
線上に配置される。ゲート電極ＧＥ１とＧＥ２，ＧＥ３
とＧＥ４，ＧＥ５とＧＥ６，ＧＥ７とＧＥ８の一方端部
は、それぞれローカル配線ＬＬ１〜ＬＬ４を介して互い
に接続される。
【０１２２】次いで、Ｐ型シリコン層において、ゲート
電極ＧＥ１，ＧＥ２，ＧＥ５，ＧＥ６を横切るようにし
てＮ型活性層ＮＡ１が形成されるとともに、ゲート電極
ＧＥ７，ＧＥ８，ＧＥ３，ＧＥ４を横切るようにしてＮ
型活性層ＮＡ２が形成される。また、Ｎ型活性層ＮＡに
おいて、ゲート電極ＧＥ１，ＧＥ２を横切るようにして
Ｐ型活性層ＰＡ１が形成されるとともに、ゲート電極Ｇ
Ｅ３，ＧＥ４を横切るようにしてＰ型活性層ＰＡ２が形
成される。
【０１２３】Ｎ型活性層ＮＡ１とゲート電極ＧＥ１，Ｇ
Ｅ２，ＧＥ５，ＧＥ６は、それぞれＮチャネルＭＯＳト
ランジスタ１３′，１３，１５，１５′を構成する。Ｎ
型活性層ＮＡ２とゲート電極ＧＥ７，ＧＥ８，ＧＥ３，
ＧＥ４は、それぞれＮチャネルＭＯＳトランジスタ１
６′，１６，１４，１４′を構成する。Ｐ型活性層ＰＡ
１とゲート電極ＧＥ１，ＧＥ２は、それぞれＰチャネル
ＭＯＳトランジスタ１１′，１１を構成する。Ｐ型活性
層ＰＡ２とゲート電極ＧＥ３，ＧＥ４は、それぞれＰチ
ャネルＭＯＳトランジスタ１２，１２′を構成する。
【０１２４】次に、図１６（ｂ）（ｃ）に示すように、
第１メタル配線層によってメタル配線ＭＬ１ａ〜ＭＬ１
ｊが形成され、次いで第２メタル配線層によってメタル
配線ＭＬ２ａ〜ＭＬ２ｇが形成され、さらに第３メタル
配線層によってメタル配線ＭＬ３が形成される。メタル
配線ＭＬ１ａ，ＭＬ１ｂは、それぞれ記憶ノードＮ１，
Ｎ２の一部を構成する。メタル配線ＭＬ１ｃ〜ＭＬ１
ｊ，ＭＬ２ｆ，ＭＬ２ｇの各々は、接続電極として使用
される。メタル配線ＭＬ２ａには電源電位ＶＤＤが与え
られ、メタル配線ＭＬ２ｄ，ＭＬ２ｅには接地電位ＧＮ
Ｄが与えられる。メタル配線ＭＬ２ｂ，ＭＬ２ｃは、そ
れぞれビット線ＢＬ，／ＢＬを構成する。メタル配線Ｍ
Ｌ３は、ワード線ＷＬを構成する。
【０１２５】Ｎ型活性層ＮＡ１の一方端部（Ｎチャネル
ＭＯＳトランジスタ１３′のソース）は、コンタクトホ
ールＣＨ１、メタル配線ＭＬ１ｃおよびビアホールＶＨ
１を介してメタル配線ＭＬ２ｄ（接地電位ＧＮＤのライ
ン）に接続される。Ｎ型活性層ＮＡ２の一方端部（Ｎチ
ャネルＭＯＳトランジスタ１４′のソース）は、コンタ
クトホールＣＨ１４、メタル配線ＭＬ１ｊおよびビアホ
ールＶＨ８を介してメタル配線ＭＬ２ｅ（接地電位ＧＮ
Ｄのライン）に接続される。
【０１２６】Ｎ型活性層ＮＡ１のゲート電位ＧＥ２とＧ
Ｅ５の間の領域（ＮチャネルＭＯＳトランジスタ１３の
ドレイン，ＮチャネルＭＯＳトランジスタ１５のソー
ス）と、Ｐ型活性層ＰＡ１の一方端部（ＰチャネルＭＯ
Ｓトランジスタ１１のドレイン）と、ローカル配線ＬＬ
２（ＭＯＳトランジスタ１２，１２′，１４，１４′の
ゲート）とが、それぞれコンタクトホールＣＨ２，ＣＨ
７，ＣＨ９を介してメタル配線ＭＬ１ａ（記憶ノードＮ
１）に接続される。Ｎ型活性層ＮＡ２のゲート電位ＧＥ
３とＧＥ８の間の領域（ＮチャネルＭＯＳトランジスタ
１４のドレイン，ＮチャネルＭＯＳトランジスタ１６の
ソース）と、Ｐ型活性層ＰＡ２の一方端部（Ｐチャネル
ＭＯＳトランジスタ１２のドレイン）と、ローカル配線
ＬＬ１（ＭＯＳトランジスタ１１，１１′，１３，１
３′のゲート）とは、それぞれコンタクトホールのＣＨ
１３，ＣＨ８，ＣＨ６を介してメタル配線ＭＬ１ｂ（記
憶ノードＮ２）に接続される。
【０１２７】ローカル配線ＬＬ３（ＮチャネルＭＯＳト
ランジスタ１５，１５′のゲート）は、コンタクトホー
ルＣＨ３、メタル配線ＭＬ１ｄ、ビアホールＶＨ４、メ
タル配線ＭＬ２ｆおよびビアホールＶＨ９を介してメタ
ル配線ＭＬ３（ワード線ＷＬ）に接続される。ローカル
配線ＬＬ４（ＮチャネルＭＯＳトランジスタ１６，１
６′のゲート）は、コンタクトホールＣＨ１２、メタル
配線ＭＬ１ｉ、ビアホールＶＨ５、メタル配線ＭＬ２ｇ
およびビアホールＶＨ１０を介してメタル配線ＭＬ３
（ワード線ＷＬ）に接続される。
【０１２８】Ｎ型活性層ＮＡ１の他方端部（Ｎチャネル
ＭＯＳトランジスタ１５′のドレイン）は、コンタクト
ホールＣＨ４、メタル配線ＭＬ１ｅおよびビアホールＶ
Ｈ６を介してメタル配線ＭＬ２ｂ（ビット線ＢＬ）に接
続される。Ｎ型活性層ＮＡ２の他方端部（ＮチャネルＭ
ＯＳトランジスタ１６′のドレイン）は、コンタクトホ
ールＣＨ１１、メタル配線ＭＬ１ｈおよびビアホールＶ
Ｈ３を介してメタル配線ＭＬ２ｃ（ビット線／ＢＬ）に
接続される。
【０１２９】Ｐ型活性層ＰＡ１の他方端部（Ｐチャネル
ＭＯＳトランジスタ１１′のソース）は、コンタクトホ
ールＣＨ５、メタル配線ＭＬｆおよびビアホールＶＨ２
を介してメタル配線ＭＬ２ａ（電源電位ＶＤＤのライ
ン）に接続される。Ｐ型活性層ＰＡ２の他方端部（Ｐチ
ャネルＭＯＳトランジスタ１２′のソース）は、コンタ
クトホールＣＨ１０、メタル配線ＭＬ１ｇおよびビアホ
ールＶＨ７を介してメタル配線ＭＬ２ａ（電源電位ＶＤ
Ｄのライン）に接続される。
【０１３０】この実施の形態１３では、実施の形態４，
１１と同じ効果が得られるほか、ＰチャネルＭＯＳトラ
ンジスタ１１と１１′，１２と１２′およびＮチャネル
ＭＯＳトランジスタ１５と１５′，１６と１６′を平行
に設けたので、ＭＯＳトランジスタ１１′，１２′，１
５′，１６′の追加によるレイアウト面積の増大を最小
限に抑えることができる。
【０１３１】[実施の形態１４]実施の形態１〜１３では
いわゆる１ポートＳＲＡＭを示したが、近年ではコンピ
ュータの高速化を実現する手段の１つとしてマルチプロ
セッサ技術が導入されており、複数のＣＰＵが１つのメ
モリ領域を共有することが求められている。この実施の
形態１４では、この発明が２ポートＳＲＡＭに適用され
た場合について説明する。
【０１３２】図１７は、この発明の実施の形態１４によ
る２ポートＳＲＡＭのメモリセル２５の構成を示す回路
図であって、図１４と対比される図である。図１７を参
照して、この２ポートＳＲＡＭでは、１つのメモリセル
２５に対応して２つのワード線ＷＬ，ＷＬ′および２つ
のビット線対ＢＬ，／ＢＬ；ＢＬ′，／ＢＬ′が設けら
れ、１つのメモリセル２５が２つのＣＰＵによって共用
される。
【０１３３】メモリセル２５が図１４のメモリセル２４
と異なる点は、ＮチャネルＭＯＳトランジスタ２６，２
６′，２７，２７′を追加されている点である。Ｎチャ
ネルＭＯＳトランジスタ２６，２６′は、記憶ノードＮ
１とビット線ＢＬ′との間に直列接続され、それらのゲ
ートはともにワード線ＷＬ′に接続される。Ｎチャネル
ＭＯＳトランジスタ２７，２７′は、記憶ノードＮ２と
ビット線／ＢＬ′との間に直列接続され、それらのゲー
トはともにワード線ＷＬ′に接続される。
【０１３４】２つのＣＰＵのうちの一方のＣＰＵによっ
てアクセスされる場合は、ワード線ＷＬが選択レベルの
「Ｈ」レベルにされてＮチャネルＭＯＳトランジスタ１
５，１５′，１６，１６′が導通状態にされ、記憶ノー
ドＮ１，Ｎ２の記憶データの読出／書込が行なわれる。
２つのＣＰＵのうちの他方のＣＰＵによってアクセスさ
れる場合は、ワード線ＷＬ′が選択レベルの「Ｈ」レベ
ルにされてＮチャネルＭＯＳトランジスタ２６，２
６′，２７，２７′が導通状態にされ、記憶ノードＮ
１，Ｎ２の記憶データの読出／書込が行なわれる。
【０１３５】この実施の形態１４でも、実施の形態１１
と同様、ソフトエラー耐性の向上が図られる。
【０１３６】［実施の形態１５］図１８（ａ）〜（ｃ）
は、この発明の実施の形態１５による２ポートＳＲＡＭ
のメモリセルのレイアウトを示す図である。このメモリ
セルは、図１７のメモリセルと同じ回路構成であり、Ｐ
チャネルＭＯＳトランジスタ１１，１１′，１２，１
２′およびＮチャネルＭＯＳトランジスタ１３〜１６，
１３′〜１６′，２６，２６′，１７，２７′を含む。
また、このメモリセルは、ＳＯＩ基板上に形成されてい
る。
【０１３７】まず、図１８（ａ）に示すように、ＳＯＩ
基板のＰ型シリコン層の素子領域の中央部にＮ型活性層
ＮＡが形成される。次に、Ｎ型活性層ＮＡ表面から一方
側のＰ型シリコン層表面にわたって図中Ｘ方向に延在す
る２本のゲート電極ＧＥ１，ＧＥ２と、Ｎ型活性層ＮＡ
表面から他方側のＰ型シリコン層表面にわたって図中Ｘ
方向に延在する２本のゲート電極ＧＥ３，ＧＥ４と、一
方側のＰ型シリコン層表面において図中Ｘ方向に延在す
る２本のゲート電極ＧＥ５，ＧＥ６と、他方側のＰ型シ
リコン層表面において図中Ｘ方向に延在する２本のゲー
ト電極ＧＥ７，ＧＥ８と、図中Ｙ方向に延在するローカ
ル配線ＬＬ１，ＬＬ４とが形成される。
【０１３８】ゲート電極ＧＥ１とＧＥ７，ＧＥ２とＧＥ
８，ＧＥ５とＧＥ３，ＧＥ６とＧＥ４は、それぞれ一直
線上に配置される。ゲート電極ＧＥ１とＧＥ２，ＧＥ３
とＧＥ４の中央部は、それぞれローカル配線ＬＬ１，Ｌ
Ｌ２によって互いに接続される。ゲート電極ＧＥ５とＧ
Ｅ６，ＧＥ７とＧＥ８の一方端部は、それぞれローカル
配線ＬＬ３，ＬＬ４を介して互いに接続される。
【０１３９】次いで、一方側のＰ型シリコン層におい
て、ゲート電極ＧＥ１，ＧＥ２，ＧＥ５，ＧＥ６を横切
るようにしてＮ型活性層ＮＡ１が形成されるとともに、
ゲート電極ＧＥ５，ＧＥ６のみを横切るようにしてＮ型
活性層ＮＡ２が形成される。また、他方側のＰ型シリコ
ン層において、ゲート電極ＧＥ７，ＧＥ８，ＧＥ３，Ｇ
Ｅ４を横切るようにしてＮ型活性層ＮＡ３が形成される
とともに、ゲート電極ＧＥ７，ＧＥ８のみを横切るよう
にしてＮ型活性層ＮＡ４が形成される。また、Ｎ型活性
層ＮＡにおいて、ゲート電極ＧＥ１，ＧＥ２を横切るよ
うにしてＰ型活性層ＰＡ１が形成されるとともに、ゲー
ト電極ＧＥ３，ＧＥ４を横切るようにしてＰ型活性層Ｐ
Ａ２が形成される。
【０１４０】Ｎ型活性層ＮＡ１とゲート電極ＧＥ１，Ｇ
Ｅ２，ＧＥ５，ＧＥ６は、それぞれＮチャネルＭＯＳト
ランジスタ１３′，１３，１５，１５′を構成する。Ｎ
型活性層ＮＡ２とゲート電極ＧＥ５，ＧＥ６は、それぞ
れＮチャネルＭＯＳトランジスタ１６，１６′を構成す
る。Ｎ型活性層ＮＡ３とゲート電極ＧＥ７，ＧＥ８，Ｇ
Ｅ３，ＧＥ４は、それぞれＮチャネルＭＯＳトランジス
タ２７′，２７，１４，１４′を構成する。Ｎ型活性層
ＮＡ４とゲート電極ＧＥ７，ＧＥ８は、それぞれＮチャ
ネルＭＯＳトランジスタ２６′，２６を構成する。Ｐ型
活性層ＰＡ１とゲート電極ＧＥ１，ＧＥ２は、それぞれ
ＰチャネルＭＯＳトランジスタ１１′，１１を構成す
る。Ｐ型活性層ＰＡ２とゲート電極ＧＥ３，ＧＥ４は、
それぞれＰチャネルＭＯＳトランジスタ１２，１２′を
構成する。
【０１４１】次に、図１８（ｂ）（ｃ）に示すように、
第１メタル配線層によってメタル配線ＭＬ１ａ〜ＭＬ１
ｌが形成され、次いで第２メタル配線層によってメタル
配線ＭＬ２ａ〜ＭＬ２ｉが形成され、さらに第３メタル
配線層によってメタル配線ＭＬ３ａ，ＭＬ３ｂが形成さ
れる。メタル配線ＭＬ１ａ，ＭＬ１ｂは、それぞれ記憶
ノードＮ１，Ｎ２の一部を構成する。メタル配線ＭＬ１
ｃ〜ＭＬ１ｌ，ＭＬ２ｈ，ＭＬ２ｉの各々は、接続電極
として使用される。メタル配線ＭＬ２ａには電源電位Ｖ
ＤＤが与えられ、メタル配線ＭＬ２ｄ，ＭＬ２ｅには接
地電位ＧＮＤが与えられる。メタル配線ＭＬ２ｂ，ＭＬ
２ｃ，ＭＬ２ｆ，ＭＬ２ｇは、それぞれビット線／Ｂ
Ｌ，／ＢＬ′，ＢＬ，ＢＬ′を構成する。メタル配線Ｍ
Ｌ３ａ，ＭＬ３ｂは、それぞれワード線ＷＬ′，ＷＬを
構成する。
【０１４２】Ｎ型活性層ＮＡ１の一方端部（Ｎチャネル
ＭＯＳトランジスタ１３′のソース）は、コンタクトホ
ールＣＨ、メタル配線ＭＬ１ｄおよびビアホールＶＨ１
を介してメタル配線ＭＬ２ｄ（接地電位ＧＮＤのライ
ン）に接続される。Ｎ型活性層ＮＡ３の一方端部（Ｎチ
ャネルＭＯＳトランジスタ１４′のソース）は、コンタ
クトホールＣＨ１８、メタル配線ＭＬ１ｊおよびビアホ
ールＶＨ１０を介してメタル配線ＭＬ２ｅ（接地電位Ｇ
ＮＤのライン）に接続される。
【０１４３】Ｎ型活性層ＮＡ１のゲート電極ＧＥ２とＧ
Ｅ５の間の領域（ＮチャネルＭＯＳトランジスタ１３の
ドレイン，ＮチャネルＭＯＳトランジスタ１５のソー
ス）と、Ｐ型活性層ＰＡ１の一方端部（ＰチャネルＭＯ
Ｓトランジスタ１１のドレイン）と、ローカル配線ＬＬ
２（ＭＯＳトランジスタ１２，１２′，１４，１４′の
ゲート）と、Ｎ型活性層ＮＡ４の一方端部（Ｎチャネル
ＭＯＳトランジスタ２６のソース）とは、それぞれコン
タクトホールＣＨ２，ＣＨ９，ＣＨ１２，ＣＨ１４を介
してメタル配線ＭＬ１ａ（記憶ノードＮ１）に接続され
る。
【０１４４】Ｎ型活性層ＮＡ３のゲート電極ＧＥ３とＧ
Ｅ８の間の領域（ＮチャネルＭＯＳトランジスタ１４の
ドレイン，ＮチャネルＭＯＳトランジスタ２７のソー
ス）と、Ｐ型活性ソフトウェアＰＡ２の一方端部（Ｐチ
ャネルＭＯＳトランジスタ１２のドレイン）と、ローカ
ル配線ＬＬ１（ＭＯＳトランジスタ１１，１１′，１
３，１３′のゲート）と、Ｎ型活性層ＮＡ２の一方端部
（ＮチャネルＭＯＳトランジスタ１６のソース）とは、
それぞれコンタクトホールＣＨ１７，ＣＨ１０，ＣＨ
７，ＣＨ５を介してメタル配線ＭＬ１ｂ（記憶ノードＮ
２）の接続される。
【０１４５】ローカル配線ＬＬ３（ＮチャネルＭＯＳト
ランジスタ１５，１５′，１６，１６′のゲート）は、
コンタクトホールＣＨ３と、メタル配線ＭＬ１ｃ、ビア
ホールＶＨ６、メタル配線ＭＬ２ｈおよびビアホールＶ
Ｈ１１を介してメタル配線ＭＬ３ｂ（ワード線ＷＬ）に
接続される。ローカル配線ＬＬ４（ＮチャネルＭＯＳト
ランジスタ２６，２６′，２７，２７′のゲート）は、
コンタクトホールＣＨ１６、メタル配線ＭＬ１ｌ、ビア
ホールＶＨ５、メタル配線ＭＬ２ｉ、ビアホールＶＨ１
２を介してメタル配線ＭＬ３ａ（ワード線ＷＬ′）に接
続される。
【０１４６】Ｎ型活性層ＮＡ１の他方端部（Ｎチャネル
ＭＯＳトランジスタ１５′のドレイン）は、コンタクト
ホールＣＨ４、メタル配線ＭＬ１ｅおよびビアホールＶ
Ｈ７を介してメタル配線ＭＬ２ｆ（ビット線ＢＬ）に接
続される。Ｎ型活性層ＮＡ２の他方端部（ＮチャネルＭ
ＯＳトランジスタ１６′のドレイン）は、コンタクトホ
ールＣＨ６、メタル配線ＭＬ１ｆおよびビアホールＶＨ
８を介してメタル配線ＭＬ２ｂ（ビット線／ＢＬ）に接
続される。
【０１４７】Ｎ型活性層ＮＡ３の他方端部（Ｎチャネル
ＭＯＳトランジスタ２７′のドレイン）は、コンタクト
ホールＣＨ１５、メタル配線ＭＬ１ｋおよびビアホール
ＶＨ４を介してメタル配線ＭＬ２ｇ（ビット線ＢＬ′）
に接続される。Ｎ型活性層ＮＡ４の他方端部（Ｎチャネ
ルＭＯＳトランジスタ２６′のドレイン）は、コンタク
トホールＣＨ１３、メタル配線ＭＬ１ｉおよびビアホー
ルＶＨ３を介してメタル配線ＭＬ２ｃ（ビット線／Ｂ
Ｌ′）に接続される。
【０１４８】Ｐ型活性層ＰＡ１の他方端部（Ｐチャネル
ＭＯＳトランジスタ１１′のソース）は、コンタクトホ
ールＣＨ８、メタル配線ＭＬ１ｇおよびビアホールＶＨ
２を介してメタル配線ＭＬ２ａ（電源電位ＶＤＤのライ
ン）に接続される。Ｐ型活性層ＰＡ２の他方端部（Ｐチ
ャネルＭＯＳトランジスタ１２′のソース）は、コンタ
クトホールＣＨ１１、メタル配線ＭＬ１ｈおよびビアホ
ールＶＨ９を介してメタル配線ＭＬ２ａ（電源電位ＶＤ
Ｄのライン）に接続される。
【０１４９】この実施の形態１５では、ＮチャネルＭＯ
Ｓトランジスタ１５，１５′，１６，１６′を一方のＰ
型シリコン層に設けるとともに、ＮチャネルＭＯＳトラ
ンジスタ２６，２６′，２７，２７′を他方のＰ型シリ
コン層に設け、さらに、ＮチャネルＭＯＳトランジスタ
１５，１６のゲート電極ＧＥ５とＮチャネルＭＯＳトラ
ンジスタ１５′，１６′のゲート電極ＧＥ６、Ｎチャネ
ルＭＯＳトランジスタ２６，２７のゲート電極ＧＥ８と
ＮチャネルＭＯＳトランジスタ２６′，２７′のゲート
電極ＧＥ７をそれぞれ平行に設けた。したがって、Ｎチ
ャネルＭＯＳトランジスタ２６，２６′，２７，２７′
の追加によるレイアウト面積の増大を最小限に抑えるこ
とができる。
【０１５０】［実施の形態１６］図１９は、この発明の
実施の形態１６による２ポートＳＲＡＭのメモリセル３
０の構成を示す回路図であって、図１４と対比される図
である。図１９を参照して、この２ポートＳＲＡＭで
は、１つのメモリセル３０に対応してワード線ＷＬ、読
出用ワード線ＲＷＬ、ビット線対ＢＬ，／ＢＬおよび読
出用ビット線ＲＢＬが設けられ、１つのメモリセル３０
は２つのＣＰＵによって共用される。
【０１５１】メモリセル３０が図１４のメモリセル２４
と異なる点は、インバータ３１およびＮチャネルＭＯＳ
トランジスタ３４が追加されている点である。インバー
タ３１は、ＰチャネルＭＯＳトランジスタ３２およびＮ
チャネルＭＯＳトランジスタ３３を含む。ＰチャネルＭ
ＯＳトランジスタ３２は、電源電位ＶＤＤのラインと出
力ノードとの間に接続され、そのゲートは入力ノードに
接続される。ＮチャネルＭＯＳトランジスタ３３は、出
力ノードと接地電位ＧＮＤのラインとの間に接続され、
そのゲートは入力ノードに接続される。インバータ３１
の入力ノードは記憶ノードＮ２に接続される。Ｎチャネ
ルＭＯＳトランジスタ３４は、インバータ３１の出力ノ
ードと読出用ビット線ＢＬとの間に接続され、そのゲー
トは読出用ワード線ＲＷＬに接続される。
【０１５２】２つのＣＰＵのうちの一方のＣＰＵによっ
てアクセスされる場合は、ワード線ＷＬが選択レベルの
「Ｈ」レベルにされ、ＮチャネルＭＯＳトランジスタ１
５，１５′，１６，１６′が導通状態にされ、記憶ノー
ドＮ１，Ｎ２の記憶データの読出／書込が行なわれる。
【０１５３】２つのＣＰＵのうちの他方のＣＰＵによっ
てアクセスされる場合は、読出用ワード線ＲＷＬが選択
レベルの「Ｈ」レベルにされ、ＮチャネルＭＯＳトラン
ジスタ３４が導通状態にされ、記憶ノードＮ２の論理レ
ベルがインバータ３１によって反転されて読出用ビット
線ＲＢＬに与えられる。したがって、他方のＣＰＵは、
データの読出を行うことができるが、データの書込を行
なうことはできない。
【０１５４】この実施の形態１６でも、実施の形態１１
と同様、ソフトエラー耐性の向上を図ることができる。
【０１５５】［実施の形態１７］図２０は、この発明の
実施の形態１７による３ポートＳＲＡＭのメモリセル４
０の構成を示す回路図であって、図１４と対比される図
である。図２０を参照して、この３ポートＳＲＡＭで
は、１つのメモリセル４０に対応してワード線ＷＬ、２
本の読出用ワード線ＲＷＬ１，ＲＷＬ２、ビット線対Ｂ
Ｌ，／ＢＬ、および２本の読出用ビット線ＲＢＬ１，Ｒ
ＢＬ２が設けられ、１つのメモリセル４０は第１〜第３
のＣＰＵによって共用される。
【０１５６】メモリセル４０が図１４のメモリセル２４
と異なる点は、ＮチャネルＭＯＳトランジスタ４１〜４
４が追加されている点である。ＮチャネルＭＯＳトラン
ジスタ４１，４２は読出用ビット線ＲＢＬ１と接地電位
ＧＮＤのラインとの間に直列接続され、ＮチャネルＭＯ
Ｓトランジスタ４３，４４は読出用ビット線ＲＢＬ２と
接地電位ＧＮＤのラインとの間に直列接続される。Ｎチ
ャネルトＭＯＳランジスタ４１，４３のゲートはそれぞ
れ読出用ワード線ＲＷＬ１，ＲＷＬ２に接続され、Ｎチ
ャネルＭＯＳトランジスタ４２，４４のゲートはそれぞ
れ記憶ノードＮ２，Ｎ１に接続される。
【０１５７】第１のＣＰＵによってアクセスされる場合
は、ワード線ＷＬが選択レベルの「Ｈ」レベルにされて
ＮチャネルＭＯＳトランジスタ１５，１５′，１６，１
６′が導通状態にされ、記憶ノードＮ１，Ｎ２の記憶デ
ータの読出／書込が行なわれる。
【０１５８】第２のＣＰＵによってアクセスされる場合
は、読出用ビット線ＲＢＬ１が「Ｈ」レベルにプリチャ
ージされた後、読出用ワード線ＲＷＬが選択レベルの
「Ｈ」レベルにされ、ＮチャネルＭＯＳトランジスタ４
１が導通する。記憶ノードＮ２が「Ｈ」レベルの場合
は、ＮチャネルＭＯＳトランジスタ４２が導通して読出
用ビット線ＲＢＬ１が「Ｌ」レベルにされる。記憶ノー
ドＮ２が「Ｌ」レベルの場合は、ＮチャネルＭＯＳトラ
ンジスタ４２が非導通になって読出用ビット線ＲＢＬ１
は「Ｈ」レベルのまま変化しない。したがって、読出用
ビット線ＲＢＬ１の論理レベルを検出することによって
記憶ノードＮ２の記憶データを読出すことができる。
【０１５９】第３のＣＰＵによってアクセスされる場合
は、読出用ビット線ＲＢＬ２が「Ｈ」レベルにプリチャ
ージされた後、読出用ワード線ＲＷＬ２が選択レベルの
「Ｈ」レベルにされ、ＮチャネルＭＯＳトランジスタ４
３が導通する。記憶ノードＮ１が「Ｈ」レベルの場合
は、ＮチャネルＭＯＳトランジスタ４４が導通して読出
用ビット線ＲＢＬ２が「Ｌ」レベルにされる。記憶ノー
ドＮ１が「Ｌ」レベルの場合は、ＮチャネルＭＯＳトラ
ンジスタ４４が非導通になって読出用ビット線ＲＢＬ２
は「Ｈ」レベルのまま変化しない。したがって、読出用
ビット線ＲＢＬ２の論理レベルを検出することによって
記憶ノードＮ１の記憶データを読出すことができる。
【０１６０】この実施の形態１７でも、実施の形態１１
と同様、ソフトエラー耐性の向上が図られる。
【０１６１】［実施の形態１８］近年、コンピュータの
高速化のためにキャッシュメモリをチップ内に搭載する
ことが求められている。チップ外部の大容量メモリはア
クセスに時間がかかるため、その外部メモリのあるアド
レス空間に記憶されているデータをチップ内の高速なキ
ャッシュメモリに転送してＣＰＵの高速化を図るという
手法である。その際、キャッシュメモリにデータが転送
されているか否かを瞬時に検索する必要があり、その比
較一致検索機能を有するのが連想メモリ（ＣＡＭ：Cont
ent Addressable Memory）である。この実施の形態１８
では、この発明が連想メモリに適用された場合について
説明する。
【０１６２】図２１は、この発明の実施の形態１８によ
る連想メモリのメモリセル５０の構成を示す回路図であ
って、図１４と対比される図である。図２１を参照し
て、この連想メモリでは、１つのメモリセル５０に対応
してワード線ＷＬ、ビット線対ＢＬ，／ＢＬ、マッチ線
ＭＬおよびサーチ線対ＳＬ，／ＳＬが設けられる。メモ
リセル５０が図１４のメモリセル２４と異なる点は、Ｎ
チャネルＭＯＳトランジスタ５１〜５４が追加されてい
る点である。ＮチャネルＭＯＳトランジスタ５１，５２
は、マッチ線ＭＬと接地電位ＧＮＤのラインとの間に直
列接続され、ＮチャネルＭＯＳトランジスタ５３，５４
はマッチ線ＭＬと接地電位ＧＮＤのラインとの間に直列
接続される。ＮチャネルＭＯＳトランジスタ５１，５３
のゲートはそれぞれ記憶ノードＮ２，Ｎ１に接続され、
ＮチャネルＭＯＳトランジスタ５２，５４はそれぞれサ
ーチ線ＳＬ，／ＳＬに接続される。
【０１６３】通常の書込／読出動作は、実施の形態１と
同様に行なわれる。比較動作時は、まずサーチ線ＳＬ，
／ＳＬがともに「Ｌ」レベルにされるとともに、マッチ
線ＭＬが「Ｈ」レベルにプリチャージされる。このと
き、ＮチャネルＭＯＳトランジスタ５２，５４は非導通
状態になっており、マッチ線ＭＬと接地電位ＧＮＤのラ
インとは遮断されている。
【０１６４】次いで、比較したいデータに応じてサーチ
線ＳＬ，／ＳＬのうちのいずれか一方のサーチ線を
「Ｈ」レベルにする。たとえば、記憶ノードＮ１，Ｎ２
がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされてい
る場合においてサーチ線ＳＬ，／ＳＬをそれぞれ「Ｈ」
レベルおよび「Ｌ」レベルにした場合は、ＮチャネルＭ
ＯＳトランジスタ５２，５３が導通するとともにＮチャ
ネルＭＯＳトランジスタ５１，５４が非導通になり、マ
ッチ線ＭＬは「Ｈ」レベルに保持される。これにより、
記憶ノードＮ１，Ｎ２のデータとサーチ線ＳＬ，／ＳＬ
のデータが一致したという情報が得られる。
【０１６５】また、記憶ノードＮ１，Ｎ２がそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルにされている場合にお
いてサーチ線ＳＬ，／ＳＬをそれぞれ「Ｈ」レベルおよ
び「Ｌ」レベルにした場合は、ＮチャネルＭＯＳトラン
ジスタ５１，５２が導通するとともにＮチャネルＭＯＳ
トランジスタ５３，５４が非導通になり、マッチ線ＭＬ
が「Ｌ」レベルにされる。これにより、記憶ノードＮ
１，Ｎ２のデータとサーチ線ＳＬ，／ＳＬのデータが一
致していないという情報が得られる。
【０１６６】この実施の形態１８でも、実施の形態１１
と同様、ソフトエラー耐性の向上が図られる。
【０１６７】［実施の形態１９］図２２は、この発明の
実施の形態１９によるＳＲＡＭのメモリセル５５の構成
を示す回路図である。図２２において、このメモリセル
５５が図１４のメモリセル２４と異なる点は、Ｐチャネ
ルＭＯＳトランジスタ１１，１１′，１２，１２′が抵
抗素子５６，５７で置換されている点である。抵抗素子
５６，５７は、それぞれ電源電位ＶＤＤのラインと記憶
ノードＮ１，Ｎ２の間に接続される。
【０１６８】抵抗素子５６およびＮチャネルＭＯＳトラ
ンジスタ１３，１３′は、記憶ノードＮ２に現れる信号
の反転信号を記憶ノードＮ１に与えるインバータを構成
する。抵抗素子５７およびＮチャネルＭＯＳトランジス
タ１４，１４′は、記憶ノードＮ１に現れる信号の反転
信号を記憶ノードＮ２に与えるインバータを構成する。
他の構成および動作は、実施の形態１と同じであるの
で、その説明は繰返さない。
【０１６９】この実施の形態１９でも、実施の形態１１
と同様、ソフトエラー耐性の向上が図られる。
【０１７０】［実施の形態２０］図２３は、この発明の
実施の形態２０によるフリップフロップ回路の構成を示
す回路図である。図２３において、このフリップフロッ
プ回路は、トランスファーゲート６０〜６３およびイン
バータ６４〜７０を含む。
【０１７１】トランスファーゲート６０、インバータ６
４、トランスファーゲート６１およびインバータ６６，
６８，６９は、データ入力端子Ｔ１とデータ出力端子Ｔ
２との間に直列接続される。インバータ６５およびトラ
ンスファーゲート６２は、インバータ６４の出力ノード
Ｎ６４と入力ノードＮ６０との間に直列接続される。イ
ンバータ６７およびトランスファーゲート６３は、イン
バータ６６の出力ノードＮ６６と入力ノードＮ６１との
間に直列接続される。インバータ７０は、ノードＮ６６
と反転データ出力端子Ｔ３との間に接続される。
【０１７２】トランスファーゲート６０〜６３の各々
は、並列接続されたＰチャネルＭＯＳトランジスタ７１
およびＮチャネルＭＯＳトランジスタ７２を含む。クロ
ック信号ＣＬＫは、トランスファーゲート６０，６３の
ＮチャネルＭＯＳトランジスタ７２側のゲートおよびト
ランスファーゲート６１，６２のＰチャネルＭＯＳトラ
ンジスタ７１側のゲートに入力される。反転クロック信
号／ＣＬＫは、トランスファーゲート６０，６３のＰチ
ャネルＭＯＳトランジスタ７１側のゲートおよびトラン
スファーゲート６１，６２のＮチャネルＭＯＳトランジ
スタ７２側のゲートに入力される。クロック信号ＣＬＫ
が「Ｈ」レベルの期間はトランスファーゲート６０，６
３が導通し、クロック信号ＣＬＫが「Ｌ」レベルの期間
はトランスファーゲート６１，６２が導通する。
【０１７３】インバータ６４〜６７の各々は、Ｐチャネ
ルＭＯＳトランジスタ７３およびＮチャネルＭＯＳトラ
ンジスタ７４，７４′を含む。ＰチャネルＭＯＳトラン
ジスタ７３は、電源電位ＶＤＤのラインと出力ノードと
の間に接続され、そのゲートは入力ノードに接続され
る。ＮチャネルＭＯＳトランジスタ７４，７４′は、出
力ノードと接地電位ＧＮＤのラインとの間に直列接続さ
れ、それらのゲートはともに入力ノードに接続される。
入力ノードが「Ｈ」レベルの場合は、ＰチャネルＭＯＳ
トランジスタ７３が非導通になるとともにＮチャネルＭ
ＯＳトランジスタ７４，７４′が導通し、出力ノードが
「Ｌ」レベルにされる。入力ノードが「Ｌ」レベルの場
合は、ＮチャネルＭＯＳトランジスタ７４，７４′が非
導通になるとともにＰチャネルＭＯＳトランジスタ７３
が導通し、出力ノードが「Ｈ」レベルになる。
【０１７４】次に、このフリップフロップ回路の動作に
ついて説明する。クロック信号ＣＬＫが「Ｌ」レベルの
場合は、トランスファーゲート６０，６３が非導通にな
るともにトランスファーゲート６１，６２が導通する。
これにより、ノードＮ６０の論理レベルがインバータ６
４，６５およびトランスファーゲート６２によってラッ
チされるとともに、ノードＮ６０の論理レベルがインバ
ータ６４、トランスファーゲート６１およびインバータ
６６，６８，６９を介してデータ出力端子Ｔ２に出力さ
れる。
【０１７５】クロック信号ＣＬＫが「Ｌ」レベルから
「Ｈ」レベルに立上げられると、トランスファーゲート
６０，６３が導通するとともにトランスファーゲート６
１，６２が非導通になる。これにより、ノードＮ６６の
論理レベルがインバータ６７，６６およびトランスファ
ーゲート６３によってラッチされるとともに、ノードＮ
６６の論理レベルがインバータ６８，６９を介してデー
タ出力端子Ｔ２出力される。また、データ入力端子Ｔ１
の論理レベルがノードＮ６０に取込まれる。
【０１７６】この実施の形態２０では、インバータ６４
〜６７の各々において出力ノードと接地電位ＧＮＤのラ
インとの間に２つのＮチャネルＭＯＳトランジスタ７
４，７４′を直列接続したので、実施の形態１と同様、
ソフトエラー耐性の向上が図られる。
【０１７７】なお、インバータ６４〜６７の各々におい
て出力ノードと電源電位ＶＤＤのラインとの間に２つの
ＰチャネルＭＯＳトランジスタを直列接続してもよいこ
とはいうまでもない。
【０１７８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１７９】
【発明の効果】以上のように、この発明に係る半導体メ
モリ回路では、第１および第２の記憶ノード間に逆並列
に接続された２つのインバータと、ワード線が選択レベ
ルにされたことに応じて、第１のビット線と第１の記憶
ノードを接続するとともに第２のビット線と第２の記憶
ノードを接続する切換回路とが設けられ、インバータ
は、第１の電源電位のラインと出力ノードとの間に直列
接続され、それらの入力電極がともに入力ノードに接続
された複数の第１の導電形式の第１のトランジスタと、
第２の電源電位のラインと出力ノードとの間に接続さ
れ、その入力電極が入力ノードに接続された第２の導電
形式の第２のトランジスタとを含む。したがって、イン
バータは複数の第１のトランジスタを含むので、インバ
ータが１つの第１のトランジスタを含んでいた従来に比
べ、記憶ノードの容量が大きくなり、記憶データが反転
しにくくなる。また、１つのα粒子が複数の第１のトラ
ンジスタを通過しないと記憶データは反転しないので、
１つのα粒子が１つの第１のトランジスタを通過すれば
記憶データが反転していた従来に比べ、記憶データが反
転しにくくなる。
【０１８０】好ましくは、切換回路は、第１のビット線
と第１の記憶ノードとの間に直列接続され、ワード線が
選択レベルにされたことに応じて導通する複数の第３の
トランジスタと、第２のビット線と第２の記憶ノードと
の間に直列接続され、ワード線が選択レベルにされたこ
とに応じて導通する複数の第４のトランジスタを含む。
この場合は、１つのα粒子が複数の第３のトランジスタ
または複数の第４のトランジスタを通過しないと記憶デ
ータは反転しないので、１つのα粒子が１つの第３また
は第４のトランジスタを通過すれば記憶データが反転し
ていた従来に比べ、記憶データが反転しにくくなる。
【０１８１】また好ましくは、第１および第２のトラン
ジスタの各々はＭＯＳトランジスタであり、複数の第１
のトランジスタのゲート電極は直角に設けられている。
この場合は、１つのα粒子が、複数の第１のトランジス
タのチャネル領域を含む水平面内において第１のトラン
ジスタのゲート電極の延在方向に対して４５°の角度で
第１のトランジスタのチャネル領域に入射しないと記憶
データは反転しないので、１つのα粒子が１つの第１の
トランジスタに対してあらゆる方向から入射すれば記憶
データが反転していた従来に比べ、記憶データが反転し
にくくなる。
【０１８２】また好ましくは、第１および第２のトラン
ジスタの各々はＭＯＳトランジスタであり、複数の第１
のトランジスタのゲート電極は１つの直線に沿って同方
向に設けられている。この場合は、１つのα粒子が、複
数の第１のトランジスタのチャネル領域を含む水平面内
において第１のトランジスタのゲート電極と同方向で第
１のトランジスタのチャネル領域に入射しないと記憶デ
ータは反転しないので、１つのα粒子が１つの第１のト
ランジスタに対してあらゆる方向から入射すれば記憶デ
ータが反転していた従来に比べ、記憶データが反転しに
くくなる。
【０１８３】また好ましくは、第１および第２のトラン
ジスタの各々はＭＯＳトランジスタであり、複数の第１
のトランジスタのゲート電極は平行に設けられている。
この場合は、１つのα粒子が、複数の第１のトランジス
タのチャネル領域を含む水平面において第１のトランジ
スタのゲート電極に対して９０°の角度で第１のトラン
ジスタのチャネル領域に入射しないと記憶データは反転
しないので、１つのα粒子が１つの第１のトランジスタ
に対して入射すれば記憶データが反転していた従来に比
べ、記憶データは反転しにくくなる。
【０１８４】また好ましくは、第１、第２、第３および
第４のトランジスタの各々はＭＯＳトランジスタであ
り、第１、第２、第３および第４のトランジスタのゲー
ト電極は同方向に延在している。この場合は、マスクの
ずれなどによる製造上のばらつきによるトランジスタ特
性のばらつきを抑制することができる。また、ゲート長
の仕上り寸法の制御性が向上する。
【０１８５】また好ましくは、半導体メモリ回路は、第
１の導電形式の第１の半導体層と、それぞれ第１の半導
体層の一方側および他方側に配置された第２の導電形式
の第２および第３の半導体層との表面に形成される。２
つのインバータの第２のトランジスタともに第１の半導
体層の表面に形成され、２つのインバータのうちの一方
のインバータの複数の第１のトランジスタはともに第２
の半導体層の表面に形成され、他方のインバータの複数
のトランジスタはともに第３の半導体層の表面に形成さ
れている。この場合は、半導体メモリ回路の形状を横長
型にすることができ、ビット線長を短くすることができ
る。したがって、読出／書込動作の高速化および消費電
力の低減化を図ることができる。
【０１８６】また好ましくは、半導体メモリ回路は、第
１の導電形式の第１の半導体層と、それぞれ第１の半導
体層の一方側および他方側に配置される第２の導電形式
の第２および第３の半導体層との表面に形成される。２
つのインバータの第２のトランジスタはともに第１の半
導体層の表面に形成され、２つのインバータのうちの一
方のインバータの複数の第１のトランジスタは第２およ
び第３の半導体層の表面に分散配置され、他方のインバ
ータの複数の第１のトランジスタは第２および第３の半
導体層の表面に分散配置されている。この場合は複数の
第１のトランジスタの間の距離を大きくすることができ
るので、１つのα粒子が飛来する角度は極めて小さな範
囲に限定され、記憶データはさらに反転しにくくなる。
【０１８７】また、この発明に係る他の半導体メモリ回
路では、第１および第２の記憶ノード間に逆並列に接続
された２つのインバータと、ワード線が選択レベルにさ
れたことに応じて、第１のビット線と第１の記憶ノード
を接続するとともに第２のビット線と第２の記憶ノード
を接続する切換回路とが設けられ、インバータは、第１
の電源電位のラインと出力ノードとの間に直列接続さ
れ、それらの入力電極がともに入力ノードに接続された
複数の第１の導電形式の第１のトランジスタと、第２の
電源電位のラインと出力ノードとの間に直列接続され、
それらの入力電極がともに入力ノードに接続された複数
の第２の導電形式の第２のトランジスタとを含む。した
がって、インバータは複数の第１のトランジスタおよび
複数の第２のトランジスタを含むので、インバータは１
つの第１のトランジスタおよび１つの第２のトランジス
タを含んでいた従来に比べ、記憶ノードの容量が大きく
なり、記憶データが反転しにくくなる。また、１つのα
粒子が複数の第１のトランジスタまたは複数の第２のト
ランジスタを通過しないと記憶データは反転しないの
で、１つのα粒子が１つの第１のトランジスタまたは１
つの第２のトランジスタを通過すれば記憶データが反転
していた従来に比べ、記憶データが反転しにくくなる。
【０１８８】好ましくは、切換回路は、第１のビット線
と第１の記憶ノードとの間に直列接続され、ワード線が
選択レベルにされたことに応じて導通する複数の第３の
トランジスタと、第２のビット線と第２の記憶ノードと
の間に直列接続され、ワード線が選択レベルにされたこ
とに応じて導通する複数の第４のトランジスタとを含
む。この場合は、１つのα粒子が複数の第３のトランジ
スタまたは複数の第４のトランジスタを通過しないと記
憶データは反転しないので、１つのα粒子が１つの第３
または第４のトランジスタを通過すれば記憶データが反
転していた従来に比べ、記憶データが反転しにくくな
る。
【０１８９】また好ましくは、第１および第２のトラン
ジスタの各々はＭＯＳトランジスタであり、複数の第１
のトランジスタのゲート電極は直角に設けられ、複数の
第２のトランジスタのゲート電極は直角に設けられてい
る。この場合は、１つのα粒子が、複数の第４のトラン
ジスタのチャネル領域および複数の第２のトランジスタ
のチャネル領域を含む水平面内において第１または第２
のトランジスタのゲート電極の延在方向に対して４５°
の角度で第１または第２のトランジスタのチャネル領域
に入射しないと記憶データは反転しないので、１つのα
粒子が１つの第１のトランジスタまたは１つの第２のト
ランジスタに対してあらゆる方向から入射すれば記憶デ
ータが反転していた従来に比べ、記憶データが反転しに
くくなる。
【０１９０】また好ましくは、第１および第２のトラン
ジスタの各々はＭＯＳトランジスタであり、複数の第１
のトランジスタのゲート電極は１つの直線に沿って同方
向に設けられ、複数の第２のトランジスタのゲート電極
はもう１つの直線に沿って同方向に設けられている。こ
の場合は、１つのα粒子が、複数の第１のトランジスタ
のチャネル領域および複数の第２のトランジスタのチャ
ネル領域を含む水平面内において第１または第２のトラ
ンジスタのゲート電極と同方向で第１または第２のトラ
ンジスタのチャネル領域に入射しないと記憶データは反
転しないので、１つのα粒子が１つの第１のトランジス
タまたは第２のトランジスタに対してあらゆる方向から
入射すれば記憶データが反転していた従来に比べ、記憶
データが反転しにくくなる。
【０１９１】また好ましくは、第１および第２のトラン
ジスタの各々はＭＯＳトランジスタであり、複数の第１
のトランジスタのゲート電極は平行に設けられ、複数の
第２のトランジスタのゲート電極は平行に設けられてい
る。この場合は、１つのα粒子が、複数の第１のトラン
ジスタのチャネル領域および複数の第２のトランジスタ
のチャネル領域を含む水平面において第１または第２の
トランジスタのゲート電極の延在方向に対して９０°の
角度で第１または第２のトランジスタのチャネル領域に
入射しないと記憶データは反転しないので、１つのα粒
子が１つの第１のトランジスタまたは１つの第２のトラ
ンジスタに対してあらゆる方向から入射すれば記憶デー
タを反転していた従来に比べ、記憶データが反転しにく
くなる。
【０１９２】また好ましくは、第１、第２、第３および
第４のトランジスタの各々はＭＯＳトランジスタであ
り、第１、第２、第３および第４のトランジスタのゲー
ト電極は同方向に延在している。この場合は、マスクの
ずれなどによる製造上のばらつきによるトランジスタ特
性のばらつきを抑制することができる。また、ゲート長
の仕上り寸法の制御性が向上する。
【０１９３】また好ましくは、半導体メモリ回路は、第
１の導電形式の第１の半導体層と、それぞれ第１の半導
体層の一方側および他方側に配置される第２の導電形式
の第２および第３の半導体層との表面に形成される。２
つのインバータの複数の第２のトランジスタはともに第
１の半導体層の表面に形成され、２つのインバータのう
ちの一方のインバータの複数の第１のトランジスタはと
もに第２の半導体層の表面に形成され、他方のインバー
タの複数の第１のトランジスタはともに第３のトランジ
スタの半導体層の表面に形成されている。この場合は、
半導体メモリ回路の形状を横長型にすることができ、ビ
ット線長を短くすることができる。したがって、読出／
書込動作の高速化および消費電力の低減化を図ることが
できる。
【０１９４】また好ましくは、半導体メモリ回路は、第
１の導電形式の第１の半導体層と、それぞれ第１の半導
体層の一方側および他方側に配置された第２の導電形式
の第２および第３の半導体層との表面に形成される。２
つのインバータの複数の第２のトランジスタとともに第
１の半導体層の表面に形成され、２つのインバータのう
ちの一方のインバータの複数の第１のトランジスタは第
２および第３の半導体層の表面に分散配置され、他方の
インバータの複数の第１のトランジスタは第２および第
３の半導体層の表面に分散配置されている。この場合
は、複数の第１のトランジスタ間の距離を大きくするこ
とができるので、１つのα粒子が飛来する角度は極めて
小さな範囲に限定され、記憶データがさらに反転しにく
くなる。
【０１９５】また、この発明に係るさらに他の半導体メ
モリ回路は、第１および第２の記憶ノード間に逆並列に
接続された２つのインバータと、第１のビット線と第１
の記憶ノードとの間に直列接続され、ワード線が選択レ
ベルにされたことに応じて導通する複数の第１のトラン
ジスタと、第２のビット線と第２の記憶ノードとの間に
直列接続され、ワード線が選択レベルにされたことに応
じて導通する複数の第２のトランジスタとが設けられ
る。したがって、１つのα粒子が複数の第１のトランジ
スタまたは複数第２のトランジスタを通過しないと記憶
データは反転しないので、１つのα粒子が１つの第１の
トランジスタまたは１つの第２のトランジスタを通過す
れば記憶データが反転していた従来に比べ、記憶データ
が反転しにくくなる。
【０１９６】好ましくは、第１および第２のトランジス
タの各々はＭＯＳトランジスタであり、複数の第１のト
ランジスタのゲート電極は平行に設けられ、複数の第２
のトランジスタのゲート電極は平行に設けられている。
この場合は、複数の第１のトランジスタおよび複数の第
２のトランジスタを設けたことによるレイアウト面積の
増大を最小限に抑えることができる。
【０１９７】また好ましくは、ワード線、第１のビット
線、第２のビット線、複数の第１のトランジスタ、およ
び複数の第２のトランジスタは、２つのインバータに対
して複数組設けられている。この場合は、複数ポートの
半導体メモリ回路を構成することができる。
【０１９８】また、この発明に係るさらに他の半導体メ
モリ回路では、第１および第２の記憶ノード間に逆並列
に接続された２つのインバータと、ワード線が選択され
たことに応じて、第１のビット線と第１の記憶ノードを
接続するとともに第２のビット線と第２の記憶ノードを
接続する切換回路とが設けられ、インバータは、第１の
電源電位のラインと出力ノードとの間に直列接続され、
それらの入力電極がともに入力ノードに接続された複数
のトランジスタと、第２の電源電位のラインと出力ノー
ドとの間に接続された抵抗素子とを含む。したがって、
インバータは複数のトランジスタおよび１つの抵抗素子
を含むので、インバータが１つのトランジスタおよび１
つの抵抗素子を含んでいた従来に比べて記憶ノードの容
量が大きくなり、記憶データが反転しにくくなる。ま
た、１つのα粒子が複数のトランジスタを通過しないと
記憶データは反転しないので、１つのα粒子が１つのト
ランジスタを通過すれば記憶データが反転していた従来
に比べ、記憶データが反転しにくくなる。
【０１９９】好ましくは、半導体メモリ回路はＳＯＩ基
板上に形成されている。この発明は、この場合に特に好
適である。
【０２００】また好ましくは、半導体メモリ回路に対応
して読出用ワード線および読出用ビット線が設けられ、
半導体メモリ回路は、さらに、読出用ワード線が選択レ
ベルにされたことに応じて第１および第２の記憶ノード
のうちの一方の記憶ノードの論理レベルを読出用ビット
線に与える読出回路を備える。この場合は、複数ポート
の半導体メモリ回路を構成することができる。ただし、
読出／書込を行なうことが可能なポートは１つだけであ
り、他のポートは読出専用となる。
【０２０１】また好ましくは、半導体メモリ回路に対応
してサーチ線およびマッチ線が設けられ、半導体メモリ
回路は、さらに、第１および第２の記憶ノードのうちの
一方の記憶ノードの論理レベルとサーチ線に与えられた
論理レベルとが一致しているか否かを検出し、検出結果
に応じたレベルの信号をマッチ線に与える一致／不一致
検出回路を備える。この場合は、連想メモリを構成する
ことができる。
【０２０２】また、この発明に係るラッチ回路では、入
力端子に与えられた信号の反転信号を出力する第１のイ
ンバータと、第１のインバータの出力信号の反転信号を
入力端子に与える第２のインバータとが設けられ、第１
および第２のインバータの各々は、第１の電源電位のラ
インと出力ノードとの間に直列接続され、それらの入力
電極がともに入力ノードに接続された複数の第１の導電
形式の第１のトランジスタと、第２の電源電位のライン
と出力ノードとの間に直列接続され、その入力電極が入
力ノードに接続された第２の導電形式の第２のトランジ
スタとを含む。したがって、インバータは複数の第１の
トランジスタを含むので、インバータが１つの第１のト
ランジスタを含んでいた従来に比べ、記憶ノードの容量
が大きくなり、記憶データが反転しにくくなる。また、
１つのα粒子が複数の第１のトランジスタを通過しない
と記憶データが反転しないので、１つのα粒子が１つの
第１のトランジスタを通過すれば記憶データが反転して
いた従来に比べ、記憶データが反転しにくくなる。
【０２０３】好ましくは、第１および第２のインバータ
の各々は、さらに、第２の電源電位のラインと出力ノー
ドとの間に第２のトランジスタと直列接続され、その入
力電極が入力ノードに接続された少なくとも１つの第２
の導電形式の第３のトランジスタを含む。この場合は、
第１および第２のインバータの各々は少なくとも１つの
第３のトランジスタをさらに含むので、従来に比べて記
憶ノードの容量が一層大きくなり、記憶データが一層反
転しにくくなる。また、１つのα粒子が第２のトランジ
スタおよび少なくとも１つの第３のトランジスタを通過
しないと記憶データは反転しないので、１つのα粒子が
１つの第２のトランジスタを通過すれば記憶データが反
転していた従来に比べ、記憶データが反転しにくくな
る。
【０２０４】また好ましくは、さらに、第２のインバー
タの出力ノードと入力端子との間に介挿され、ラッチ回
路を活性化させるための活性化信号が与えられたことに
応じて導通するスイッチング素子が設けられる。この場
合は、ラッチ回路の活性化／非活性化を制御することが
可能となる。
【０２０５】また好ましくは、ラッチ回路はＳＯＩ基板
上に形成されている。この発明は、この場合に特に好適
である。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＳＲＡＭの全
体構成を示す回路ブロック図である。
【図２】 図１に示したメモリセルの構成を示す回路図
である。
【図３】 実施の形態１の効果を説明するための図であ
る。
【図４】 実施の形態１の効果を説明するための他の図
である。
【図５】 この発明の実施の形態２によるＳＲＡＭのメ
モリセルのレイアウトを示す図である。
【図６】 この発明の実施の形態３によるＳＲＡＭのメ
モリセルのレイアウトを示す図である。
【図７】 この発明の実施の形態４によるＳＲＡＭのメ
モリセルのレイアウトを示す図である。
【図８】 この発明の実施の形態５によるＳＲＡＭのメ
モリセルの構成を示す回路図である。
【図９】 この発明の実施の形態６によるＳＲＡＭのメ
モリセルの構成を示す回路図である。
【図１０】 この発明の実施の形態７によるＳＲＡＭの
メモリセルのレイアウトを示す図である。
【図１１】 この発明の実施の形態８によるＳＲＡＭの
メモリセルのレイアウトを示す図である。
【図１２】 この発明の実施の形態９によるＳＲＡＭの
メモリセルのレイアウトを示す図である。
【図１３】 この発明の実施の形態１０によるＳＲＡＭ
のメモリセルの構成を示す回路図である。
【図１４】 この発明の実施の形態１１によるＳＲＡＭ
のメモリセルの構成を示す回路図である。
【図１５】 この発明の実施の形態１２によるＳＲＡＭ
のメモリセルのレイアウトを示す図である。
【図１６】 この発明の実施の形態１３によるＳＲＡＭ
のメモリセルのレイアウトを示す図である。
【図１７】 この発明の実施の形態１４による２ポート
ＳＲＡＭのメモリセルの構成を示す回路図である。
【図１８】 この発明の実施の形態１５による２ポート
ＳＲＡＭのメモリセルのレイアウトを示す図である。
【図１９】 この発明の実施の形態１６による２ポート
ＳＲＡＭのメモリセルの構成を示す回路図である。
【図２０】 この発明の実施の形態１７による３ポート
ＳＲＡＭのメモリセルの構成を示す回路図である。
【図２１】 この発明の実施の形態１８による連想メモ
リのメモリセルの構成を示す回路図である。
【図２２】 この発明の実施の形態１９によるＳＲＡＭ
のメモリセルの構成を示す回路図である。
【図２３】 この発明の実施の形態２０によるフリップ
フロップ回路の構成を示す回路図である。
【図２４】 従来のＳＲＡＭのメモリセルの構成を示す
回路図である。
【符号の説明】
１，２１〜２５，３０，４０，５０，５５，８０ メモ
リセル、２ ビット線負荷、３ イコライザ、４ 列選
択ゲート、５ 行デコーダ、６ 制御回路、７列デコー
ダ、８ 書込回路、９ 読出回路、ＷＬ，ＷＬ′ ワー
ド線、ＢＬ，／ＢＬ，ＢＬ′，／ＢＬ′ ビット線、Ｎ
１，Ｎ２，Ｎ８１，Ｎ８２ 記憶ノード、１１，１
１′，１２，１２′，３２，７１，７３，７１，８２
ＰチャネルＭＯＳトランジスタ、１３〜１６，１３′〜
１６′，２６，２６′，２７，２７′，３３，３４，４
１〜４４，５１〜５４，７２，７４，７４′，８３〜８
６ＮチャネルＭＯＳトランジスタ、１３ｉ ゲート絶縁
膜、１３ｇ ゲート電極、１３ｓ ソース領域、１３ｄ
ドレイン領域、１３ｂ ボディ領域、ＰＷ Ｐ型ウェ
ル、１７ Ｐ型シリコン基板、１８ 埋込酸化膜、１９
Ｐ型シリコン層、ＧＥ ゲート電極、ＮＡ Ｎ型活性
層、ＰＡ Ｐ型活性層、ＣＨ コンタクトホール、ＶＨ
ビアホール、ＭＬ メタル配線、ＲＷＬ 読出用ワー
ド線、ＲＢＬ読出用ビット線、３１，６４〜７０ イン
バータ、ＭＬ マッチ線、ＳＬ，／ＳＬ サーチ線、５
６，５７ 抵抗素子、６０〜６３ トランスファーゲー
ト。

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 ワード線と第１および第２のビット線と
    の交差部に配置された半導体メモリ回路であって、 第１および第２の記憶ノード間に逆並列に接続された２
    つのインバータ、および前記ワード線が選択レベルにさ
    れたことに応じて、前記第１のビット線と前記第１の記
    憶ノードを接続するとともに前記第２のビット線と前記
    第２の記憶ノードを接続する切換回路を備え、 前記インバータは、 第１の電源電位のラインと出力ノードとの間に直列接続
    され、それらの入力電極がともに入力ノードに接続され
    た複数の第１の導電形式の第１のトランジスタ、および
    第２の電源電位のラインと前記出力ノードとの間に接続
    され、その入力電極が前記入力ノードに接続された第２
    の導電形式の第２のトランジスタを含む、半導体メモリ
    回路。
  2. 【請求項２】 前記切換回路は、 前記第１のビット線と前記第１の記憶ノードとの間に直
    列接続され、前記ワード線が選択レベルにされたことに
    応じて導通する複数の第３のトランジスタ、および前記
    第２のビット線と前記第２の記憶ノードとの間に直列接
    続され、前記ワード線が選択レベルにされたことに応じ
    て導通する複数の第４のトランジスタを含む、請求項１
    に記載の半導体メモリ回路。
  3. 【請求項３】 前記第１および第２のトランジスタの各
    々はＭＯＳトランジスタであり、 前記複数の第１のトランジスタのゲート電極は直角に設
    けられている、請求項１または請求項２に記載の半導体
    メモリ回路。
  4. 【請求項４】 前記第１および第２のトランジスタの各
    々はＭＯＳトランジスタであり、 前記複数の第１のトランジスタのゲート電極は１つの直
    線に沿って同方向に設けられている、請求項１または請
    求項２に記載の半導体メモリ回路。
  5. 【請求項５】 前記第１および第２のトランジスタの各
    々はＭＯＳトランジスタであり、 前記複数の第１のトランジスタのゲート電極は平行に設
    けられている、請求項１または請求項２に記載の半導体
    メモリ回路。
  6. 【請求項６】 前記第１、第２、第３および第４のトラ
    ンジスタの各々はＭＯＳトランジスタであり、 前記第１、第２、第３および第４のトランジスタのゲー
    ト電極は同方向に延在している、請求項２に記載の半導
    体メモリ回路。
  7. 【請求項７】 前記半導体メモリ回路は、第１の導電形
    式の第１の半導体層と、それぞれ前記第１の半導体層の
    一方側および他方側に配置された第２の導電形式の第２
    および第３の半導体層との表面に形成され、 前記２つのインバータの第２のトランジスタはともに前
    記第１の半導体層の表面に形成され、 前記２つのインバータのうちの一方のインバータの複数
    の第１のトランジスタはともに前記第２の半導体層の表
    面に形成され、他方のインバータの複数の第１のトラン
    ジスタはともに前記第３の半導体層の表面に形成されて
    いる、請求項１または請求項２に記載の半導体メモリ回
    路。
  8. 【請求項８】 前記半導体メモリ回路は、第１の導電形
    式の第１の半導体層と、それぞれ前記第１の半導体層の
    一方側および他方側に配置された第２の導電形式の第２
    および第３の半導体層との表面に形成され、 前記２つのインバータの第２のトランジスタはともに前
    記第１の半導体層の表面に形成され、 前記２つのインバータのうちの一方のインバータの複数
    の第１のトランジスタは前記第２および第３の半導体層
    の表面に分散配置され、前記他方のインバータの複数の
    第１のトランジスタは前記第２および第３の半導体層の
    表面に分散配置されている、請求項１または請求項２に
    記載の半導体メモリ回路。
  9. 【請求項９】 ワード線と第１および第２のビット線と
    の交差部に配置された半導体メモリ回路であって、 第１および第２の記憶ノード間に逆並列に接続された２
    つのインバータ、および前記ワード線が選択レベルにさ
    れたことに応じて、前記第１のビット線と前記第１の記
    憶ノードを接続するとともに前記第２のビット線と前記
    第２の記憶ノードを接続する切換回路を備え、 前記インバータは、 第１の電源電位のラインと出力ノードとの間に直列接続
    され、それらの入力電極がともに入力ノードに接続され
    た複数の第１の導電形式の第１のトランジスタ、および
    第２の電源電位のラインと前記出力ノードとの間に直列
    接続され、それらの入力電極がともに前記入力ノードに
    接続された複数の第２の導電形式の第２のトランジスタ
    を含む、半導体メモリ回路。
  10. 【請求項１０】 前記切換回路は、 前記第１のビット線と前記第１の記憶ノードとの間に直
    列接続され、前記ワード線が選択レベルにされたことに
    応じて導通する複数の第３のトランジスタ、および前記
    第２のビット線と前記第２の記憶ノードとの間に直列接
    続され、前記ワード線が選択レベルにされたことに応じ
    て導通する複数の第４のトランジスタを含む、請求項９
    に記載の半導体メモリ回路。
  11. 【請求項１１】 前記第１および第２のトランジスタの
    各々はＭＯＳトランジスタであり、 前記複数の第１のトランジスタのゲート電極は直角に設
    けられ、 前記複数の第２のトランジスタのゲート電極は直角に設
    けられている、請求項９または請求項１０に記載の半導
    体メモリ回路。
  12. 【請求項１２】 前記第１および第２のトランジスタの
    各々はＭＯＳトランジスタであり、 前記複数の第１のトランジスタのゲート電極は１つの直
    線に沿って同方向に設けられ、 前記複数の第２のトランジスタのゲート電極はもう１つ
    の直線に沿って同方向に設けられている、請求項９また
    は請求項１０に記載の半導体メモリ回路。
  13. 【請求項１３】 前記第１および第２のトランジスタの
    各々はＭＯＳトランジスタであり、 前記複数の第１のトランジスタのゲート電極は平行に設
    けられ、 前記複数の第２のトランジスタのゲート電極は平行に設
    けられている、請求項９または請求項１０に記載の半導
    体メモリ回路。
  14. 【請求項１４】 前記第１、第２、第３および第４のト
    ランジスタの各々はＭＯＳトランジスタであり、 前記第１、第２、第３および第４のトランジスタのゲー
    ト電極は同方向に延在している、請求項１０に記載の半
    導体メモリ回路。
  15. 【請求項１５】 前記半導体メモリ回路は、第１の導電
    形式の第１の半導体層と、それぞれ前記第１の半導体層
    の一方側および他方側に配置された第２の導電形式の第
    ２および第３の半導体層との表面に形成され、 前記２つのインバータの複数の第２のトランジスタはと
    もに前記第１の半導体層の表面に形成され、 前記２つのインバータのうちの一方のインバータの複数
    の第１のトランジスタはともに前記第２の半導体層の表
    面に形成され、他方のインバータの複数の第１のトラン
    ジスタはともに前記第３の半導体層の表面に形成されて
    いる、請求項９または請求項１０に記載の半導体メモリ
    回路。
  16. 【請求項１６】 前記半導体メモリ回路は、第１の導電
    形式の第１の半導体層と、それぞれ前記第１の半導体層
    の一方側および他方側に配置された第２の導電形式の第
    ２および第３の半導体層との表面に形成され、 前記２つのインバータのうちの一方のインバータの複数
    の第１のトランジスタは前記第２および第３の半導体層
    の表面に分散配置され、他方のインバータの複数の第１
    のトランジスタは前記第２および第３の半導体層の表面
    に分散配置されている、請求項９または請求項１０に記
    載の半導体メモリ回路。
  17. 【請求項１７】 ワード線と第１および第２のビット線
    との交差部に配置された半導体メモリ回路であって、 第１および第２の記憶ノード間に逆並列に接続された２
    つのインバータ、 前記第１のビット線と前記第１の記憶ノードとの間に直
    列接続され、前記ワード線が選択レベルにされたことに
    応じて導通する複数の第１のトランジスタ、および前記
    第２のビット線と前記第２の記憶ノードとの間に直列接
    続され、前記ワード線が選択レベルにされたことに応じ
    て導通する複数の第２のトランジスタを備える、半導体
    メモリ回路。
  18. 【請求項１８】 前記第１および第２のトランジスタの
    各々はＭＯＳトランジスタであり、 前記複数の第１のトランジスタのゲート電極は平行に設
    けられ、 前記複数の第２のトランジスタのゲート電極は平行に設
    けられている、請求項１７に記載の半導体メモリ回路。
  19. 【請求項１９】 前記ワード線、前記第１のビット線、
    前記第２のビット線、前記複数の第１のトランジスタ、
    および前記複数の第２のトランジスタは、前記２つのイ
    ンバータに対して複数組設けられている、請求項１７ま
    たは請求項１８に記載の半導体メモリ回路。
  20. 【請求項２０】 ワード線と第１および第２のビット線
    との交差部に配置された半導体メモリ回路であって、 第１および第２の記憶ノード間に逆並列に接続された２
    つのインバータ、および前記ワード線が選択レベルにさ
    れたことに応じて、前記第１のビット線と前記第１の記
    憶ノードを接続するとともに前記第２のビット線と前記
    第２の記憶ノードを接続する切換回路を備え、 前記インバータは、 第１の電源電位のラインと出力ノードとの間に直列接続
    され、それらの入力電極がともに入力ノードに接続され
    た複数のトランジスタ、および第２の電源電位のライン
    と前記出力ノードとの間に接続された抵抗素子を含む、
    半導体メモリ回路。
  21. 【請求項２１】 前記半導体メモリ回路はＳＯＩ基板上
    に形成されている、請求項１から請求項２０のいずれか
    に記載の半導体メモリ回路。
  22. 【請求項２２】 前記半導体メモリ回路に対応して読出
    用ワード線および読出用ビット線が設けられ、 前記半導体メモリ回路は、さらに、前記読出用ワード線
    が選択レベルにされたことに応じて前記第１および第２
    の記憶ノードのうちの一方の記憶ノードの論理レベルを
    前記読出用ビット線に与える読出回路を備える、請求項
    １から請求項２１のいずれかに記載の半導体メモリ回
    路。
  23. 【請求項２３】 前記半導体メモリ回路に対応してサー
    チ線およびマッチ線が設けられ、 前記半導体メモリ回路は、さらに、前記第１および第２
    の記憶ノードのうちの一方の記憶ノードの論理レベルと
    前記サーチ線に与えられた論理レベルとが一致している
    か否かを検出し、検出結果に応じたレベルの信号を前記
    マッチ線に与える一致／不一致検出回路を備える、請求
    項１から請求項２１のいずれかに記載の半導体メモリ回
    路。
  24. 【請求項２４】 入力端子に与えられた信号の論理レベ
    ルをラッチするラッチ回路であって、 前記入力端子に与えられた信号の反転信号を出力する第
    １のインバータ、および前記第１のインバータの出力信
    号の反転信号を前記入力端子に与える第２のインバータ
    を備え、 前記第１および第２のインバータの各々は、 第１の電源電位のラインと出力ノードとの間に直列接続
    され、それらの入力電極がともに入力ノードに接続され
    た複数の第１の導電形式の第２トランジスタ、および第
    ２の電源電位のラインと前記出力ノードとの間に接続さ
    れ、その入力電極が前記入力ノードに接続された第２の
    導電形式の第２のトランジスタを含む、ラッチ回路。
  25. 【請求項２５】 前記第１および第２のインバータの各
    々は、さらに、前記第２の電源電位のラインと前記出力
    ノードとの間に前記第２のトランジスタと直列接続さ
    れ、その入力電極が前記入力ノードに接続された少なく
    とも１つの第２の導電形式の第３トランジスタを含む、
    請求項２４に記載のラッチ回路。
  26. 【請求項２６】 さらに、前記第２のインバータの出力
    ノードと前記入力端子との間に介挿され、前記ラッチ回
    路を活性化させるための活性化信号が与えられたことに
    応じて導通するスイッチング素子を備える、請求項２４
    または請求項２５に記載のラッチ回路。
  27. 【請求項２７】 前記ラッチ回路はＳＯＩ基板上に形成
    されている、請求項２４から請求項２６のいずれかに記
    載のラッチ回路。
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