JP2010165791A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2010165791A JP2010165791A JP2009005877A JP2009005877A JP2010165791A JP 2010165791 A JP2010165791 A JP 2010165791A JP 2009005877 A JP2009005877 A JP 2009005877A JP 2009005877 A JP2009005877 A JP 2009005877A JP 2010165791 A JP2010165791 A JP 2010165791A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- line pair
- channel transistor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【解決手段】各々のメモリセルは、第1及び第2のストアノードにデータを保持する第1及び第2のインバータと、第1のビット線対と第1及び第2のストアノードとの間にそれぞれ接続された第1及び第2のNチャネルトランジスタによって構成される書き込み/読み出しポートと、第1のストアノードのデータをゲートに受ける第1のPチャネルトランジスタ、第2のビット線対の一方と第1のPチャネルトランジスタのドレインとの間に接続された第2のPチャネルトランジスタ、第2のストアノードのデータをゲートに受ける第3のPチャネルトランジスタ、第2のビット線対の他方と第3のPチャネルトランジスタのドレインとの間に接続された第4のPチャネルトランジスタによって構成される読み出しポートとを具備する。
【選択図】図2
Description
図1は、本発明の一実施形態に係る半導体集積回路に内蔵されているデュアルポートSRAMの構成を示すブロック図である。このデュアルポートSRAMは、複数のメモリセルが配置された少なくとも1列のメモリセルアレイを含んでいる。図1には、第1列におけるN個のメモリセルMC1〜MCNが示されている。各メモリセルは、書き込み及び読み出し用の第1ポートと、読み出し専用の第2ポートとを有している。
第1ポートを介してメモリセルMC1にデータを書き込む際には、第1ポート用書き込み/読み出し回路30から、例えば、ビット線BLL1にハイレベルの信号が供給され、ビット線BLR1にローレベルの信号が供給される。また、第1ポート用デコーダ10から、メモリセルMC1のワード線WL1にハイレベルの信号が供給され、トランジスタQN13及びQN14がオン状態となる。これにより、ストアノードN1がビット線BLL1と同じハイレベルとなり、ストアノードN2がビット線BLR1と同じローレベルとなる。第1及び第2のインバータがこの状態を維持することにより、メモリセルMC1に1ビットのデータが保持される。
第1ポートを介してメモリセルMC1からデータを読み出す際には、第1ポート用デコーダ10から、メモリセルMC1のワード線WL1にハイレベルの信号が供給され、トランジスタQN13及びQN14がオン状態となる。これにより、ビット線BLL1がストアノードN1のレベルと同一となり、ビット線BLR1がストアノードN2のレベルと同一となる。第1ポート用書き込み/読み出し回路30が、ビット線BLL1及びBLR1のレベルを差動増幅することにより、メモリセルMC1に保持されている1ビットのデータが読み出される。
Claims (9)
- 複数のメモリセルが配置された少なくとも1列のメモリセルアレイを含むSRAMを内蔵した半導体集積回路であって、各々のメモリセルが、
第1のストアノードに出力端子が接続され、第2のストアノードに入力端子が接続された第1のインバータと、
前記第2のストアノードに出力端子が接続され、前記第1のストアノードに入力端子が接続された第2のインバータと、
第1のビット線対の内の一方のビット線と前記第1のストアノードとの間にソース・ドレイン経路が接続され、第1のワード線にゲートが接続された第1のNチャネルトランジスタ、及び、前記第1のビット線対の内の他方のビット線と前記第2のストアノードとの間にソース・ドレイン経路が接続され、第1のワード線にゲートが接続された第2のNチャネルトランジスタによって構成される書き込み/読み出しポートと、
電源電位にソースが接続され、前記第1のストアノードにゲートが接続された第1のPチャネルトランジスタ、及び、第2のビット線対の内の一方のビット線と前記第1のPチャネルトランジスタのドレインとの間にソース・ドレイン経路が接続され、第2のワード線にゲートが接続された第2のPチャネルトランジスタ、及び、電源電位にソースが接続され、前記第2のストアノードにゲートが接続された第3のPチャネルトランジスタ、及び、前記第2のビット線対の内の他方のビット線と前記第3のPチャネルトランジスタのドレインとの間にソース・ドレイン経路が接続され、第2のワード線にゲートが接続された第4のPチャネルトランジスタによって構成される読み出しポートと、
を具備する、半導体集積回路。 - 前記メモリセルアレイの列方向に隣接する第1及び第2のメモリセルにおいて、前記第1のビット線対の内の前記一方のビット線と前記第1のNチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されていると共に、前記第1のビット線対の内の前記他方のビット線と前記第2のNチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されており、
前記メモリセルアレイの列方向に隣接する第2及び第3のメモリセルにおいて、前記第2のビット線対の内の前記一方のビット線と前記第2のPチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されていると共に、前記第2のビット線対の内の前記他方のビット線と前記第4のPチャネルトランジスタのソース又はドレインとを接続するコンタクトが共用されている、
請求項1記載の半導体集積回路。 - 前記メモリセルアレイの列方向に隣接する第1及び第2のメモリセルにおいて、前記第1及び第2のNチャネルトランジスタの不純物拡散領域が形成されるPウエルが共用されており、
前記メモリセルアレイの列方向に隣接する第2及び第3のメモリセルにおいて、前記第1〜第4のPチャネルトランジスタの不純物拡散領域が形成されるNウエルが共用されている、
請求項1又は2記載の半導体集積回路。 - 前記第1のビット線対が、第1のメタル配線層に形成されており、前記第2のビット線対が、前記第1のメタル配線層とは異なる第2のメタル配線層に形成されている、請求項1〜3のいずれか1項記載の半導体集積回路。
- 前記第2のメタル配線層が、前記第1のメタル配線層よりも下層に位置する、請求項4記載の半導体集積回路。
- 前記第2のメタル配線層に形成されている前記第2のビット線対の少なくとも一部が、前記第1のメタル配線層に形成されている前記第1のビット線対よりも内側に配置されている、請求項4又は5記載の半導体集積回路。
- 前記第2のビット線対が、前記第1〜第4のPチャネルトランジスタの不純物拡散領域が形成されているNウエルの上層に位置するメタル配線層の所定の領域において立体的にクロスしており、前記所定の領域の下層に位置するポリシリコン層にダミーパターンが設けられている、請求項1〜6のいずれか1項記載の半導体集積回路。
- 前記メモリセルアレイが配置された第1の領域に隣接する第2の領域に、前記複数のメモリセルの読み出しポートを介してデータの読み出しを行う読み出し回路が配置されており、
前記第2の領域に隣接する第3の領域に、前記複数のメモリセルの書き込み/読み出しポートを介してデータの書き込み及び読み出しを行う書き込み/読み出し回路が配置されており、
前記第1のビット線対が、前記読み出し回路の上層を通過して、前記書き込み/読み出し回路に接続されている、
請求項1〜7のいずれか1項記載の半導体集積回路。 - 前記SRAMが、選択されたメモリセルアレイの読み出しポートから出力される相補的な信号を差動増幅することによりデータの読み出しを行う読み出し回路をさらに含む、請求項1記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009005877A JP5549079B2 (ja) | 2009-01-14 | 2009-01-14 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009005877A JP5549079B2 (ja) | 2009-01-14 | 2009-01-14 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010165791A true JP2010165791A (ja) | 2010-07-29 |
JP5549079B2 JP5549079B2 (ja) | 2014-07-16 |
Family
ID=42581756
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009005877A Active JP5549079B2 (ja) | 2009-01-14 | 2009-01-14 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5549079B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012025960A1 (ja) * | 2010-08-25 | 2012-03-01 | 富士通株式会社 | 半導体記憶装置 |
JP2012129337A (ja) * | 2010-12-15 | 2012-07-05 | Seiko Epson Corp | 記憶装置、集積回路装置、及び電子機器 |
CN110021321A (zh) * | 2017-12-20 | 2019-07-16 | 瑞萨电子株式会社 | 半导体存储器器件 |
US11315629B2 (en) * | 2020-09-21 | 2022-04-26 | Shanghai Huali Integrated Circuit Corporation | Dual-port SRAM cell and layout structure thereof |
Citations (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03137893A (ja) * | 1989-10-23 | 1991-06-12 | Nec Corp | レジスタ回路 |
JPH0460991A (ja) * | 1990-06-25 | 1992-02-26 | Nec Corp | 半導体スタティックメモリ |
JPH0529564A (ja) * | 1991-07-18 | 1993-02-05 | Fujitsu Ltd | 半導体記憶装置 |
JPH097373A (ja) * | 1995-06-20 | 1997-01-10 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
JPH11328967A (ja) * | 1998-05-14 | 1999-11-30 | Fujitsu Ltd | 半導体記憶装置 |
JP2000260185A (ja) * | 1999-03-11 | 2000-09-22 | Nec Corp | 半導体記憶装置とその製造方法 |
JP2002158295A (ja) * | 2000-09-05 | 2002-05-31 | Seiko Epson Corp | 半導体装置 |
JP2002289703A (ja) * | 2001-01-22 | 2002-10-04 | Nec Corp | 半導体記憶装置およびその製造方法 |
JP2003078036A (ja) * | 2001-08-31 | 2003-03-14 | Seiko Epson Corp | 半導体記憶装置 |
JP2003085976A (ja) * | 2001-09-11 | 2003-03-20 | Seiko Epson Corp | 半導体集積回路 |
JP2003173681A (ja) * | 2001-12-07 | 2003-06-20 | Mitsubishi Electric Corp | 半導体メモリ回路およびラッチ回路 |
JP2003179165A (ja) * | 2001-12-12 | 2003-06-27 | Seiko Epson Corp | 半導体装置、メモリシステムおよび電子機器 |
JP2003297953A (ja) * | 2002-04-01 | 2003-10-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2004318970A (ja) * | 2003-04-15 | 2004-11-11 | Renesas Technology Corp | スタティック型半導体記憶装置 |
JP2004335535A (ja) * | 2003-04-30 | 2004-11-25 | Renesas Technology Corp | 半導体記憶装置 |
JP2004342285A (ja) * | 2003-03-14 | 2004-12-02 | Seiko Epson Corp | 半導体集積回路 |
JP2005039294A (ja) * | 2004-10-15 | 2005-02-10 | Fujitsu Ltd | 半導体記憶装置 |
JP2006059520A (ja) * | 2004-08-18 | 2006-03-02 | Toshiba Corp | メモリセル |
JP2007012656A (ja) * | 2005-06-28 | 2007-01-18 | Seiko Epson Corp | 半導体集積回路 |
-
2009
- 2009-01-14 JP JP2009005877A patent/JP5549079B2/ja active Active
Patent Citations (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03137893A (ja) * | 1989-10-23 | 1991-06-12 | Nec Corp | レジスタ回路 |
JPH0460991A (ja) * | 1990-06-25 | 1992-02-26 | Nec Corp | 半導体スタティックメモリ |
JPH0529564A (ja) * | 1991-07-18 | 1993-02-05 | Fujitsu Ltd | 半導体記憶装置 |
JPH097373A (ja) * | 1995-06-20 | 1997-01-10 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
JPH11328967A (ja) * | 1998-05-14 | 1999-11-30 | Fujitsu Ltd | 半導体記憶装置 |
JP2000260185A (ja) * | 1999-03-11 | 2000-09-22 | Nec Corp | 半導体記憶装置とその製造方法 |
JP2002158295A (ja) * | 2000-09-05 | 2002-05-31 | Seiko Epson Corp | 半導体装置 |
JP2002289703A (ja) * | 2001-01-22 | 2002-10-04 | Nec Corp | 半導体記憶装置およびその製造方法 |
JP2003078036A (ja) * | 2001-08-31 | 2003-03-14 | Seiko Epson Corp | 半導体記憶装置 |
JP2003085976A (ja) * | 2001-09-11 | 2003-03-20 | Seiko Epson Corp | 半導体集積回路 |
JP2003173681A (ja) * | 2001-12-07 | 2003-06-20 | Mitsubishi Electric Corp | 半導体メモリ回路およびラッチ回路 |
JP2003179165A (ja) * | 2001-12-12 | 2003-06-27 | Seiko Epson Corp | 半導体装置、メモリシステムおよび電子機器 |
JP2003297953A (ja) * | 2002-04-01 | 2003-10-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2004342285A (ja) * | 2003-03-14 | 2004-12-02 | Seiko Epson Corp | 半導体集積回路 |
JP2004318970A (ja) * | 2003-04-15 | 2004-11-11 | Renesas Technology Corp | スタティック型半導体記憶装置 |
JP2004335535A (ja) * | 2003-04-30 | 2004-11-25 | Renesas Technology Corp | 半導体記憶装置 |
JP2006059520A (ja) * | 2004-08-18 | 2006-03-02 | Toshiba Corp | メモリセル |
JP2005039294A (ja) * | 2004-10-15 | 2005-02-10 | Fujitsu Ltd | 半導体記憶装置 |
JP2007012656A (ja) * | 2005-06-28 | 2007-01-18 | Seiko Epson Corp | 半導体集積回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012025960A1 (ja) * | 2010-08-25 | 2012-03-01 | 富士通株式会社 | 半導体記憶装置 |
JP2012129337A (ja) * | 2010-12-15 | 2012-07-05 | Seiko Epson Corp | 記憶装置、集積回路装置、及び電子機器 |
CN110021321A (zh) * | 2017-12-20 | 2019-07-16 | 瑞萨电子株式会社 | 半导体存储器器件 |
US11315629B2 (en) * | 2020-09-21 | 2022-04-26 | Shanghai Huali Integrated Circuit Corporation | Dual-port SRAM cell and layout structure thereof |
Also Published As
Publication number | Publication date |
---|---|
JP5549079B2 (ja) | 2014-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7330392B2 (en) | Dual port semiconductor memory device | |
JP4914034B2 (ja) | 半導体集積回路 | |
US5554874A (en) | Six-transistor cell with wide bit-line pitch, double words lines, and bit-line contact shared among four cells | |
US7885138B2 (en) | Three dimensional twisted bitline architecture for multi-port memory | |
JP2007193928A (ja) | 半導体記憶装置 | |
JP4005535B2 (ja) | 半導体記憶装置 | |
US7123504B2 (en) | Semiconductor integrated circuit device having static random access memory mounted thereon | |
JP2009238332A (ja) | 半導体記憶装置 | |
JP2008034037A (ja) | 半導体記憶装置 | |
KR101251676B1 (ko) | 향상된 셀 안정성을 갖는 sram 및 그 방법 | |
KR20110079467A (ko) | Sram 워드라인 커플링 노이즈 제한 | |
JP5549079B2 (ja) | 半導体集積回路 | |
US7990760B2 (en) | Semiconductor SRAM with alternatively arranged P-well and N-well regions | |
US8107278B2 (en) | Semiconductor storage device | |
JP2009116994A (ja) | 半導体記憶装置 | |
US8406028B1 (en) | Word line layout for semiconductor memory | |
US10706917B2 (en) | Semiconductor memory device | |
CN101252130A (zh) | 半导体集成电路器件及其布图方法 | |
JP5456571B2 (ja) | 半導体集積回路装置 | |
TWI735081B (zh) | 半導體裝置 | |
JP4338045B2 (ja) | 半導体集積回路 | |
JP4954161B2 (ja) | 半導体記憶装置 | |
KR20080108920A (ko) | 반도체 집적 회로 장치 | |
JP4889965B2 (ja) | 半導体記憶装置 | |
US20140022852A1 (en) | Data inversion for dual-port memory |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120112 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130807 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130827 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131024 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140422 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140505 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5549079 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |