JP4954161B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に高速で低消費電力の大容量メモリを備える半導体記憶装置に関する。

図２３は、従来のＳＲＡＭ８０００における主要部の構成を示す回路図である。従来のＳＲＡＭ８０００は、メモリセルアレイを含み、メモリセルアレイは、複数のメモリブロックに分割されている。図２３においては、このうちの１のメモリブロックＢＫｉを中心とした構成を示している。

図２３に示す従来のＳＲＡＭ８０００におけるメモリブロックＢＫｉは、行列状に配置された複数のメモリセルＭＣ、複数のビット線対ＢＩＴ０および／ＢＩＴ０、ＢＩＴ１および／ＢＩＴ１、…、ＢＩＴｎおよび／ＢＩＴｎ、複数のワード線ＷＬ０、ＷＬ１、…、ＷＬｍ、トランスファーゲート１０２．０、１０２．１、…、１０２．ｎ、データ入出力線対ＩＯおよび／ＩＯ、ならびにセンスアンプ１０４および１０６を含む。

複数のビット線対ＢＩＴ０および／ＢＩＴ０、ＢＩＴ１および／ＢＩＴ１、…、ＢＩＴｎおよび／ＢＩＴｎ（以下、総称的にビット線対ＢＩＴおよび／ＢＩＴと称す）は、各列に対応して配置される。複数のワード線ＷＬ０、ＷＬ１、…、ＷＬｍ（以下、総称的に、ワード線ＷＬと称す）は、各行に対応して配置される。

トランスファーゲート１０２．０、１０２．１、…、１０２．ｎ（以下、総称的にトランスファーゲート１０２と称す）はそれぞれ、列に対応して設けられる。

トランスファーゲート１０２はそれぞれ、ＮＭＯＳトランジスタＮ９０およびＮ９１、ＰＭＯＳトランジスタＰ９０およびＰ９１、ならびにインバータ回路１１４を含み、対応するＹアドレス信号Ｙ０、Ｙ１、…、Ｙｍ（以下、総称的に、Ｙアドレス信号Ｙと称す）に応答して、対応するビット線対ＢＩＴおよび／ＢＩＴの信号をデータ入出力線対ＩＯおよび／ＩＯに出力する。

センスアンプ１０４および１０６は、データ入出力線対ＩＯおよび／ＩＯ上の信号を増幅する。

ここで、図２３を用いて、従来のＳＲＡＭ８０００における読出動作を説明する。たとえば、ビット線対ＢＩＴ０および／ＢＩＴ０とワード線ＷＬ０との交点に位置するメモリセルＭＣのデータを読出す。

この場合、ワード線ＷＬ０を選択状態（Ｈレベルに立上げる）にする。ワード線ＷＬ０が選択されると、ワード線ＷＬ０につながるメモリセルＭＣのデータが、対応するビット線対ＢＩＴおよび／ＢＩＴに出力される。

続いて、Ｙアドレス信号Ｙ０をＨレベルに立上げる。これにより、トランスファーゲート１０２．０が活性状態となり、対応するビット線対ＢＩＴ０および／ＢＩＴ０の信号が、データ入出力線対ＩＯおよび／ＩＯに出力される。

これにより、メモリセルＭＣのデータが、１段目のセンスアンプ１０４と２段目のセンスアンプ１０６とで増幅され、その後、図示しない周辺回路を介して外部へ出力される。

なお、図２４、図２５および図２６は、従来のＳＲＡＭに使用されるメモリセルＭＣの構成を示した図であり、図２４は、フルＣＭＯＳ型のメモリセルの構成を、図２５は、ＴＦＴ負荷型のメモリセルの構成を、図２６は、高抵抗負荷型のメモリセルの構成をそれぞれ示している。

図２４において、フルＣＭＯＳ型のメモリセルＭＣは、ＮＭＯＳトランジスタＮ１００，Ｎ１０１，Ｎ１０２およびＮ１０３、ならびにＰＭＯＳトランジスタＰ１００およびＰ１０１で構成される。

図２５において、ＴＦＴ負荷型のメモリセルＭＣは、ＮＭＯＳトランジスタＮ１０５，Ｎ１０６，Ｎ１０７およびＮ１０８、ならびにＴＦＴ素子Ｔ１００およびＴ１０１で構成される。

図２６において、高抵抗負荷型のメモリセルＭＣは、ＮＭＯＳトランジスタＮ１０９，Ｎ１１０，Ｎ１１１およびＮ１１２、ならびに抵抗素子Ｒ１００およびＲ１０１で構成される。

ところで、近年の大容量ＳＲＡＭに用いられるメモリセルは、微細化に伴い、駆動力すなわちビット線に信号を出力するために流すことのできる電流が小さくなっている。これにより、メモリセルからビット線対に出力される信号の速度が遅く、読出された信号が外部に出力するまで時間がかかる傾向にある。したがって、大容量ＳＲＡＭの高速化を妨げているばかりでなく、前世代並みの速度を満足させることすら困難な状況にある。

メモリセルの駆動力を補うためには、ビット線対を短くしてメモリセルが駆動する負荷を軽くする手法がある。

この手法によると、ビット線対１本当りのメモリセルの数が減る（メモリブロックが小さくなる）ため、記憶容量を維持するには、メモリブロックの数を増やす必要が生じる。しかし、これではかえってビット線対の数が増大し、ビット線対につながる回路たとえば負荷回路やトランスファーゲート等の数が増加することになり、結果的にチップサイズが大きくなってしまう。

特に、大容量ＳＲＡＭでは、チップサイズの増大はコストの上昇につながるため、ビット線対を単純に短くすることはできない。

そこで、ビット線対の長さと数とをそのままにして、メモリセルが駆動する負荷を軽くするための手段としてカラムセンス方式がある。ここで、従来のカラムセンス方式ＳＲＡＭの構成について、図２７を用いて説明する。

図２７は、従来のカラムセンス方式ＳＲＡＭ９０００における主要部の構成を示す図である。図２７においては、従来のカラムセンス方式ＳＲＡＭ９０００における１つのメモリブロックＢＫｉを中心とした構成が示されている。

図２７における従来のＳＲＡＭ８０００と同じ構成要素には、同じ記号および同じ符号を付しその説明を省略する。

図２７に示す従来のカラムセンス方式ＳＲＡＭ９０００は、図２３に示すセンスアンプ１０４に代わって、複数のカラムセンスアンプ１０８．０、１０８．１、…、１０８．ｎを備える。

カラムセンスアンプ１０８．０、１０８．１、…、１０８．ｎ（以下、総称的にカラムセンスアンプ１０８と称す）は、ビット線対ＢＩＴおよび／ＢＩＴのそれぞれに対応して設けられる。カラムセンスアンプ１０８は、対応するＹアドレス信号Ｙに応答して、活性状態となる。

図２８は、図２７に示す従来のカラムセンスアンプ１０８の具体的構成の一例を示す回路図であり、一例としてカラムセンスアンプ１０８．０の構成を示している。その他のカラムセンスアンプ１０８の構成は、図２８に示すカラムセンスアンプ１０８．０と同じである。

図２８に示すカラムセンスアンプ１０８．０は、負荷回路１１０および入力回路１１２を含む。負荷回路１１０は、ＰＭＯＳトランジスタＰ１２０およびＰ１２１を含み、入力回路１１２は、ＮＭＯＳトランジスタＮ１２０、Ｎ１２１およびＮ１２２を含む。

ＰＭＯＳトランジスタＰ１２０は、電源電位とデータ入出力線ＩＯとの間に接続され、そのゲート電極は、データ入出力線／ＩＯに接続される。ＰＭＯＳトランジスタＰ１２１は、電源電位とデータ入出力線／ＩＯとの間に接続され、そのゲート電極は、データ入出力線ＩＯに接続される。

ＮＭＯＳトランジスタＮ１２０は一方の端子がデータ入出力線ＩＯと接続され、他方の端子はＮＭＯＳトランジスタＮ１２２と接続される。ＮＭＯＳトランジスタＮ１２１は、一方の端子がデータ入出力線／ＩＯと接続され、他方の端子はＮＭＯＳトランジスＮ１２２と接続される。

ＮＭＯＳトランジスタＮ１２０のゲート電極は、対応するビット線／ＢＩＴ０と接続される。ＮＭＯＳトランジスタＮ１０２のゲート電極は、対応するビット線ＢＩＴ０と接続される。

ＮＭＯＳトランジスタＮ１２２の他方の端子は、接地電位と接続される。さらに、ＮＭＯＳトランジスタＮ１２２のゲート電極は、対応するＹアドレス信号Ｙ０を受ける。

簡単にカラムセンスアンプ１０８．０の動作について説明する。ＮＭＯＳトランジスタＮ１２２は、Ｙアドレス信号Ｙ０がＨレベルになると導通状態となる。

ＮＭＯＳトランジスタＮ１２１は、ビット線ＢＩＴ０の電位に応答して導通状態となり、ＮＭＯＳトランジスタＮ１２０は、ビット線／ＢＩＴ０の電位に応答して導通状態となる。

ビット線ＢＩＴ０とビット線／ＢＩＴ０との間の微小な電位差が生じた場合、これを受けて、データ入出力線ＩＯとデータ入出力線／ＩＯとの間に電位差が生じる。負荷回路１１０は、この微小な電位差をさらに増幅する。

このように、ビット線対のそれぞれに対応してカラムセンスアンプ１０８を設けることにより、トランスファーゲートの抵抗やＩＯ線の容量をメモリセルが駆動する必要がなくなるため、ビット線対の電位は高速に立上がりまたは立下げることが可能となる。

ところで、上述したように、従来のカラムセンス方式ＳＲＡＭ９０００を採用した場合、高速動作が保証される。しかし、その一方で、ビット線対ごとにカラムセンスアンプを設けるため、チップ面積が大きくなってしまうという問題があった。

具体的には、図２３に示す従来のＳＲＡＭ８０００では、各列（ビット線対）ごとに、４素子からなるトランスファーゲート１０２を設けるが、図２７に示す従来のカラムセンス方式ＳＲＡＭ９０００では、５素子からなるカラムセンスアンプ１０８と図示しない書込用のトランスファーゲート（トランスファーゲート１０２と同じ構成で４素子）とを併せた９素子が必要となる。

チップ面積を低減させるための手段は、たとえば特許文献１，２に開示されている。特許文献１，２における半導体記憶装置では、１つのメモリブロック内でセンスアンプ負荷部を共有する構成となっている。

したがって、たとえば、１つのメモリブロックが１２８列から構成されるとすると、８Ｉ／Ｏ構成（つまり、１Ｉ／Ｏ＝１６カラム）であるならば、負荷は１／１６であり、１６Ｉ／Ｏ構成（つまり、１Ｉ／Ｏ＝８カラム）であるならば１／８の数になる。
特開平８−６９６９４号公報 特開平６−８９５８６号公報

しかしながら、近年のメモリセルアレイは、ＣＰＵ等の高速化・高性能化に対応して多ビット化が進んでおり、今後は１６Ｉ／Ｏ、３２Ｉ／Ｏといった製品も増加が予想される。さらに、特許文献１，２における半導体記憶装置を用いた場合には、面積低減効果を最大に引き出すためには、負荷部の数をＩ／Ｏ構成に応じて変える必要があり、１品種で多様なＩ／Ｏ構成に対応することができない。

そこで、本発明はかかる問題を解決するためになされたものであり、その目的は、チップ面積小さく、高速動作が可能な半導体記憶装置を提供することにある。

この発明に係る半導体記憶装置は、複数のメモリブロックを備える。複数のメモリブロックの各々は、複数の行および複数の列に対応して配置される複数のメモリセルと、それぞれ複数の行に対応して設けられる複数のワード線と、それぞれ複数の列に対応して設けられる複数のビット線対とを含む。この半導体記憶装置は、それぞれ複数のビット線対に対応して複数のメモリブロックに共通に設けられた複数のグローバルビット線対をさらに備える。複数のメモリブロックの各々は、それぞれ複数のビット線対に対応して設けられる複数の入力手段をさらに含み、複数の入力手段の各々は、対応するビット線対の信号に応答して対応するグローバルビット線対の電位を変化させる。この半導体記憶装置は、複数の負荷手段、データ入出力線対、およびセンスアンプをさらに備える。複数の負荷手段は、それぞれ複数のグローバルビット線対に対応して設けられ、各々が、対応するグローバルビット線対間の電位差を増幅する。データ入出力線対は、複数のグローバルビット線対のうちの選択されたグローバルビット線対間の電位差を受ける。センスアンプは、データ入出力線対間の電位差を増幅し、その電位差に応じた論理レベルのデータ信号を生成する。ここで、複数の入力手段の各々は、複数の第１の導電形式のＭＯＳトランジスタで構成される。複数のメモリブロックは、隣接する第１および第２のメモリブロックを含む。第１のメモリブロックに属する複数の入力手段と第２のメモリブロックに属する複数の入力手段とは、隣接して配置されて同一の第２の導電形式のウェル領域に配置されている。

また、この発明に係る他の半導体記憶装置は、複数のメモリブロックを備える。複数のメモリブロックの各々は、複数の行および複数の列に対応して配置される複数のメモリセルと、それぞれ複数の行に対応して設けられる複数のワード線と、それぞれ複数の列に対応して設けられる複数のビット線対とを含む。この半導体記憶装置は、それぞれ複数のビット線対に対応して複数のメモリブロックに共通に設けられた複数のグローバルビット線対をさらに備える。複数のメモリブロックの各々は、それぞれ複数のビット線対に対応して設けられる複数の入力手段をさらに含み、複数の入力手段の各々は、対応するビット線対の信号に応答して対応するグローバルビット線対の電位を変化させる。この半導体記憶装置は、複数の負荷手段、データ入出力線対、センスアンプ、ブロック選択手段、複数の列デコード線、および列選択手段をさらに備える。複数の負荷手段は、それぞれ複数のグローバルビット線対に対応して設けられ、各々が、対応するグローバルビット線対間の電位差を増幅する。データ入出力線対は、複数のグローバルビット線対のうちの選択されたグローバルビット線対間の電位差を受ける。センスアンプは、データ入出力線対間の電位差を増幅し、その電位差に応じた論理レベルのデータ信号を生成する。ブロック選択手段は、外部信号に応答して、複数のメモリブロックのうちのいずれかのメモリブロックを選択する。複数の列デコード線は、それぞれ複数の入力手段に対応して複数のメモリブロックに共通に設けられる。列選択手段は、外部信号に応答して、複数の列デコード線のうちのいずれかの列デコード線を選択し、選択した列デコード線を選択レベルにする。複数の入力手段の各々は、ブロック選択手段によって対応するメモリブロックが選択され、かつ列選択手段によって対応する列デコード線が選択レベルにされたことに応じて活性化される。ここで、複数のビット線対の各々は、第１層目の金属配線で形成される。複数の列デコード線および複数のグローバルビット線対の各々は、第１層目の金属配線上に形成される第２層目の金属配線で形成され、第１層目の金属配線と交差するように配置される。半導体記憶装置はスタンバイ状態を有する。スタンバイ状態においては、複数の列デコード線および複数のグローバルビット線対は全て同一電位にされる。

この発明に係る半導体記憶装置では、カラムセンス方式を採用するとともに、カラムセンスアンプの負荷手段を複数のメモリブロックで共有したので、チップ面積の縮小化と低消費電力化を図ることができる。また、各入力手段を複数の第１の導電形式のＭＯＳトランジスタで構成し、隣接する第１および第２のメモリブロックの複数の入力手段を同一の第２の導電形式のウェル領域に配置したので、ラッチアップ防止用のウェル境界領域が不要となり、チップ面積をさらに縮小できる。

この発明に係る他の半導体記憶装置では、カラムセンス方式を採用するとともに、カラムセンスアンプの負荷手段を複数のメモリブロックで共有したので、チップ面積の縮小化と低消費電力化を図ることができる。また、各ビット線対を第１層目の金属配線で構成し、列デコード線およびグローバルビット線対の各々を第２層目の金属配線で構成し、スタンバイ状態においては、列デコード線とグローバルビット線対を全て同一電位にするので、高抵抗の異物が混入した場合であってもスタンバイ電流を抑制することができる。

［実施の形態１］
本発明の実施の形態１における半導体記憶装置について説明する。本発明の実施の形態１における半導体記憶装置は、カラムセンスアンプの負荷回路を複数のメモリブロック間で共用することにより、チップ面積の低減を図るものである。

本発明の実施の形態１における半導体記憶装置の全体構成について図１を用いて説明する。図１は、本発明の実施の形態１における半導体記憶装置１０００の全体構成を示す図である。図１に示すように、半導体記憶装置１０００は、メモリセルアレイ１、デコーダ２、入出力周辺回路４およびトランスファゲート周辺回路６を含む。

メモリセルアレイ１は、複数の行列状に配置されたメモリセルと、行方向に配置されるメモリセルを接続する複数のワード線と、列方向に配置される複数のメモリセルを接続する複数のビット線対とを含む。このメモリセルアレイ１は、複数のメモリブロックＢＫ０、ＢＫ１、…、ＢＫｉに分割される。各メモリブロックＢＫ０、ＢＫ１、…、ＢＫｉ（以下、総称的にメモリブロックＢＫと称す）は、複数のグローバルビット線を共有する。

入出力周辺回路４は、外部から受ける信号に応答して、デコーダ２、メモリセルアレイ１またはトランスファゲート周辺回路６に、対応する入力信号、内部制御信号等を受渡し、またトランスファゲート周辺回路６から出力されるデータを受けて、これを外部へ出力するための処理を行なう。

デコーダ２は、入出力周辺回路４から受けるアドレス信号に応答して、対応するメモリブロックＢＫの対応するメモリセルを選択状態とする。

トランスファゲート周辺回路６は、メモリセルアレイ１から読出されたデータを増幅して入出力周辺回路４に出力し、または入出力周辺回路４から受けるデータをメモリセルアレイ１に受渡す。

後述するように、トランスファゲート周辺回路６は、各メモリブロックＢＫで共有する複数のカラムセンスアンプ対応の負荷回路を含む。

次に、図１に示すトランスファゲート周辺回路６とメモリセルアレイ１との関係について、図２を用いて説明する。

図２は、図１に示すトランスファゲート周辺回路６の具体的構成の一例を示す図であり、併せてメモリセルアレイ１との関係を示している。

各メモリブロックＢＫに共通して、各列に対応するグローバルビット線対ＧＢＬ０および／ＧＢＬ０、ＧＢＬ１および／ＧＢＬ１、…、ＧＢＬｎおよび／ＧＢＬｎが配置される（以下、総称的に、グローバルビット線対ＧＢＬおよび／ＧＢＬと称す）。

トランスファゲート周辺回路６は、複数のカラムセンスアンプ対応の負荷回路２０．０、２０．１、…、２０．ｎ、読出書込用のトランスファゲートＴＧ０、ＴＧ１、…、ＴＧｎ、データ入出力線対ＩＯおよび／ＩＯ、ならびにセンスアンプＳＡ１およびＳＡ２を含む。

カラムセンスアンプ対応の負荷回路２０．０、…（以下、総称的に負荷回路２０と称す）、および読出書込用のトランスファゲートＴＧ．０、…（以下、総称的にトランスファゲートＴＧと称す）はそれぞれ、グローバルビット線対ＧＢＬおよび／ＧＢＬのそれぞれに対応して配置される。

メモリセルから読出されたデータにより、対応するグローバルビット線対ＧＢＬおよび／ＧＢＬの電位が変化する。グローバルビット線対ＧＢＬおよび／ＧＢＬ上のデータは、対応する負荷回路２０を介して増幅される。

トランスファゲートＴＧはそれぞれ、図１に示すデコーダ２からＹアドレス信号Ｙ０、Ｙ１、…、Ｙｎを受けて、これを反転したＹアドレス信号／Ｙ０、／Ｙ１、…、／Ｙｎを出力する（以下、総称的に、Ｙアドレス信号／Ｙと称す）。

トランスファゲートＴＧはそれぞれ、対応するＹアドレス信号Ｙに応答して活性化し、対応するグローバルビット線対ＧＢＬおよび／ＧＢＬとデータ入出力線対ＩＯおよび／ＩＯとを電気的に結合する
センスアンプＳＡ１は、データ入出力線対ＩＯおよび／ＩＯ上のデータを増幅して、信号ＳＯ１およびこれを反転した反転信号／ＳＯ１を出力する。センスアンプＳＡ２は、センスアンプＳＡ１の出力を増幅して、信号ＳＯ２を出力する。信号ＳＯ２は、前述した図１に示す入出力周辺回路４を介してデバイス外部に出力される。

次に、図１に示すメモリセルアレイ１に示される各メモリブロックＢＫの構成について、図３を用いて説明する。

図３は、図１に示すメモリセルアレイ１に含まれるメモリブロックＢＫの具体的構成の一例を示す図であり、代表例としてメモリブロックＢＫｉの構成を示している。なお、メモリブロックＢＫｉ以外のメモリブロックＢＫの構成は、メモリブロックＢＫｉと同じである。

図３に示すメモリブロックＢＫｉは、複数のカラムセンスアンプ対応の入力回路１０．０、１０．１、…、１０．ｍ、複数のワード線ＷＬ０、ＷＬ１、…、ＷＬｍ、複数のビット線対ＢＩＴｉ０および／ＢＩＴｉ０、ＢＩＴｉ１および／ＢＩＴｉ１、…、ＢＩＴｉｎおよび／ＢＩＴｉｎ、複数のメモリセルＭＣ、ワードドライバ３２ならびに活性化回路３４を含む。

各ワード線ＷＬと各ビット線対ＢＩＴおよび／ＢＩＴとの交差部に対応してメモリセルＭＣが配置される。グローバルビット線対ＧＢＬおよび／ＧＢＬのそれぞれと、ビット線対ＢＩＴおよび／ＢＩＴのそれぞれとが対応関係にある。

カラムセンスアンプ対応の入力回路１０．０、…（以下、総称的に入力回路１０と称す）について説明する。入力回路１０のそれぞれは、列すなわちビット線対ＢＩＴおよび／ＢＩＴのそれぞれに対応して設けられる。入力回路１０のそれぞれは、ＮＭＯＳトランジスタＮ１、Ｎ２およびＮ３を含む。

ＮＭＯＳトランジスタＮ３の一方の導通端子は、対応するＹアドレス信号／Ｙを受ける。ＮＭＯＳトランジスタＮ３は、後述する活性化回路３４から出力されるブロック対応センスアンプ活性化信号Ｓ（ｉ）に応答して導通状態となる。

ＮＭＯＳトランジスタＮ１は、対応するグローバルビット線／ＧＢＬとＮＭＯＳトランジスタＮ３の他方の導通端子との間に接続される。ＮＭＯＳトランジスタＮ２は、対応するグローバルビット線ＧＢＬとＮＭＯＳトランジスタＮ３の他方の導通端子との間に接続される。ＮＭＯＳトランジスタＮ１のゲート電極は、対応するビット線ＢＩＴと接続され、ＮＭＯＳトランジスタＮ２のゲート電極は、対応するビット線／ＢＩＴと接続される。

入力回路１０の動作について、入力回路１０．０を一例として簡単に説明する。 ＮＭＯＳトランジスタＮ３は、ブロック対応センスアンプ活性化信号Ｓ（ｉ）がＨレベル（メモリブロックＢＫｉが読出対象となる）になると導通状態になる。ＮＭＯＳトランジスタＮ１は、対応するビット線ＢＩＴｉ０の電位に応答して導通状態となり、ＮＭＯＳトランジスタＮ２は、対応するビット線／ＢＩＴｉ０の電位に応答して導通状態になる。

ＮＭＯＳトランジスタＮ３が導通状態にあり、ビット線ＢＩＴｉ０とビット線／ＢＩＴｉ０との間に微小な電位差が生じた場合、これを受けて、対応するグローバルビット線ＧＢＬ０の電位とグローバルビット線／ＧＢＬ０の電位との間に差が生じる。

活性化回路３４について説明する。活性化回路３４は、ＮＡＮＤ回路５２とインバータ回路５３とを含む。ＮＡＮＤ回路５２は、対応するブロック選択信号ＢＳｉとセンスアンプ活性化信号ＳＥ１とを入力に受ける。インバータ回路５３は、ＮＡＮＤ回路５２の出力を反転して出力する。インバータ回路５３から、ブロック対応センスアンプ活性化信号Ｓ（ｉ）が出力される。

活性化回路３４の動作について簡単に説明する。外部から入力される信号により、読出動作の対象としてメモリブロックＢＫｉが選択された場合、ブロック選択信号ＢＳｉおよびセンスアンプ活性化信号ＳＥ１がＨレベルになる。これにより、活性化回路３４から、Ｈレベルのブロック対応センスアンプ活性化信号Ｓ（ｉ）が出力される。

一方、外部から入力される信号により、読出動作の対象としてメモリブロックＢＫｉが非選択になった場合、または読出動作以外の動作が指定された場合、ブロック選択信号ＢＳｉまたはセンスアンプ活性化信号ＳＥ１のいずれかがＬレベルになる。これにより、活性化回路３４から、Ｌレベルのブロック対応センスアンプ活性化信号Ｓ（ｉ）が出力される。

ワードドライバ３２について説明する。ワードドライバ３２は、複数のゲート回路５４．０、５４．１、…を含む。ゲート回路５４．０、…は、４つが１組となり、４組毎に、図１に示すデコーダ２から出力されるメインアドレス信号／ＭＡＩＮ０、…（以下、総称的にメインアドレス信号／ＭＡＩＮと称す）を受ける。メインアドレス信号／ＭＡＩＮは、行方向の上位アドレスを決定する。これに対し、図１に示すデコーダ２から出力されるＸアドレス信号Ｘ０、Ｘ１、…は、行方向の下位アドレスを決定する。

具体的には、ゲート回路５４．０、５４．１、５４．２および５４．３が、メインアドレス信号／ＭＡＩＮ０を受ける。さらに、ゲート回路５４．０は、Ｘアドレス信号Ｘ０を、ゲート回路５４．１は、反転したＸアドレス信号／Ｘ０を、ゲート回路５４．２は、Ｘアドレス信号Ｘ１を、そしてゲート回路５４．３は反転したＸアドレス信号／Ｘ１をそれぞれ入力に受ける。

ワードドライバ３２の動作について簡単に説明する。たとえば、メインアドレス信号／ＭＡＩＮ０により、複数のワード線ＷＬの中から、４つのワード線ＷＬ０、ＷＬ１、ＷＬ２、およびＷＬ４が選択される。さらにＸアドレス信号または反転したＸアドレス信号により、特定のワード線ＷＬが（たとえば、Ｘアドレス信号Ｘ０がＨレベルであれば、ワード線ＷＬ０）選択状態となる。

次に、図２および図３に示す負荷回路２０と入力回路１０との関係について、さらに図４、図５および図６を用いて説明する。

図４は、図２に示す負荷回路２０の具体的構成の一例を示す図であり、代表例としてグローバルビット線対ＧＢＬ０および／ＧＢＬ０に対応する負荷回路２０．０を示している。なお、参考のため図３に示すメモリブロックＢＫｉの入力回路１０．０との関係を記載する。その他の負荷回路２０は、図４に示す負荷回路２０．０と同じ構成である。

図４に示すように負荷回路２０．０は、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３およびＰ４を含む。ＰＭＯＳトランジスタＰ１およびＰ２は、電源電位と対応するグローバルビット線／ＧＢＬ０との間に接続される。ＰＭＯＳトランジスタＰ３およびＰ４は、電源電位と対応するグローバルビット線ＧＢＬ０との間に接続される。さらにＰＭＯＳトランジスタＰ１およびＰ３のそれぞれのゲート電極は、対応するグローバルビット線／ＧＢＬ０と接続される。またＰＭＯＳトランジスタＰ２およびＰ４のそれぞれのゲート電極は、対応するグローバルビット線ＧＢＬ０と接続される。なお、対応するグローバルビット線対ＧＢＬ０および／ＧＢＬ０には、各メモリブロックＢＫ毎に、入力回路１０．０が配置される。

負荷回路２０．０の動作について簡単に説明する。前述したように、入力回路１０．０により、対応するビット線対の電位差に応じて、グローバルビット線ＧＢＬ０とグローバルビット線／ＧＢＬ０との間に微小な電位差が生じる。負荷回路２０．０は、この微小な電位差を広げる。

図５は、本発明の実施の形態１における負荷回路２０と各メモリブロックＢＫにおける入力回路１０との関係を示す図である。図５に示すように、各メモリブロックＢＫは、負荷回路２０を共有する。

各メモリブロックＢＫにおける入力回路１０はそれぞれ、対応する活性化回路から出力されるブロック対応センスアンプ活性化信号Ｓ（０）、Ｓ（１）、…、Ｓ（ｉ）に応答して活性状態になる。

負荷回路２０はそれぞれ、トランスファゲート周辺回路６の入力ノード近傍において、対応するグローバルビット線対ＧＢＬおよび／ＧＢＬに接続されている。

各メモリブロックＢＫごとにカラムセンスアンプの入力部分（入力回路１０）を置き、さらに各メモリブロック間でカラムセンスアンプの負荷部分（負荷回路２０）を共用する。これにより、図２７に示す従来のカラムセンス方式ＳＲＡＭ８０００に比べて、カラムセンスアンプの負荷回路の数が大幅に減少する。

なお、入力回路１０は、ＮＭＯＳトランジスタで、負荷回路２０は、ＰＭＯＳトランジスタでそれぞれ構成される。

図６（Ａ）および（Ｂ）は、本発明の実施の形態１におけるメモリブロックＢＫを中心とした構造を説明するための図である。図６（Ａ）は、従来のカラムセンス方式ＳＲＡＭ９０００におけるメモリブロックの構成を、図６（Ｂ）は、本発明の実施の形態１における半導体記憶装置１０００におけるメモリブロックの構成をそれぞれ示している。

図６（Ａ）および（Ｂ）において、記号３６は、メモリセルの領域を、記号３８．１、および３８．２は、カラムセンスアンプの入力部（入力回路１０）を、記号４０．１は、カラムセンスアンプの負荷部（負荷回路２０）を、それぞれ表している。

メモリセルＭＣとして、図２５に示すＴＦＴ負荷型メモリセルまたは図２６に示す高抵抗負荷型メモリセルを使用する。この場合、メモリセルＭＣ（図６（Ａ）および（Ｂ）における記号３６）は、Ｐウェル領域に形成される。

図６（Ａ）を参照して、従来のカラムセンス方式ＳＲＡＭ９０００では、メモリブロックに入力部と負荷部とを設ける。この場合、入力部は、ＮＭＯＳトランジスタで構成され、負荷部は、ＰＭＯＳトランジスタで構成されるため、入力部３８．１と負荷部４０．１との間には、ラッチアップ防止のためのＰウェル／Ｎウェル境界領域を設ける必要がある。

一方、本発明の実施の形態１における半導体記憶装置１０００では、メモリブロックは、負荷部４０．１を含まない。したがって、負荷部４０．１の分だけメモリブロックの面積が縮小される。さらに、入力部３８．２には、ラッチアップ防止のためのＰウェル／Ｎウェル境界領域を設ける必要がない。このため、本発明の実施の形態１における半導体記憶装置１０００によれば、従来のカラムセンス方式ＳＲＡＭ９０００と比べて、チップ面積を大幅に低減することができる。

さらに、本発明の実施の形態１における各メモリブロックの構造について、図７および図８を用いて詳しく説明する。

図７は、本発明の実施の形態１におけるメモリブロックの主要部の構造を示す平面図である。

図７において、ビット線対ＢＩＴおよびビット線／ＢＩＴは、１層目のメタル配線（記号８１．１および８１．２）で形成し、グローバルビット線ＧＢＬ（記号８２．１）、グローバルビット線／ＧＢＬ（記号８２．２）、Ｙアドレス信号／Ｙを伝送するＹデコード線（記号８４）、およびメインアドレス信号／ＭＡＩＮを伝送するメインワード線（記号８５）を２層目のメタル配線で形成する。２層目のメタル配線のそれぞれは、１層目のメタル配線に立体的に交差するように配置する。

なお、記号８６は、１層目のメタル配線と２層目のメタル配線とをつなぐコンタクトホールに該当する。ビット線ＢＩＴの引出線（記号８３．１）およびビット線／ＢＩＴの引出線（記号８３．２）は、二層目のメタル配線で形成する。

さらに、図８は、図７に示すビット線にそって切断した断面図であって、メモリセルＭＣとして、図２６に示す高抵抗負荷型メモリセルを使用した場合を示している。

図８において、基板上９０に、所定の間隔を隔てて、拡散領域９１．１、９１．２および９１．３を形成する。

拡散領域９１．２および９１．３を挟む領域の上に、１層目のポリシリコン領域９２．２を形成する。領域９２．２は、ＮＭＯＳトランジスタＮ１１１のゲート電極につながるワード線ＷＬに相当する。さらに、隣接部に１層目のポリシリコン領域９３を形成する。領域９３は、ＮＭＯＳトランジスタＮ１１２のゲート電極に相当する。なお、拡散領域９１．１および９１．２を挟む領域の上には、１層目のポリシリコン領域９２．１を形成する。領域９２．１は、隣接するメモリセルＭＣにつながるワード線ＷＬに相当する。

２層目のポリシリコン９４．２を介して、高抵抗領域９５を形成する。領域９５は、抵抗Ｒ１０１に相当する。一方、拡散領域９１．２の上には、プラグ９６を形成する。

プラグ９６の上方には、一層目のメタル配線８１．１であるビット線ＢＩＴを形成する。さらに、一層目のメタル配線８１．１からの引出線を２層目のメタル配線８３．１で、グローバルビット線ＧＢＬ等を２層目のメタル配線８２．１、…で形成する。

次に、図２に示すトランスファゲートＴＧの構成について図９を用いて説明する。図９は、図２に示すトランスファゲートＴＧの具体的構成の一例を示す回路図であり、代表的にグローバルビット線対ＧＢＬｎおよび／ＧＢＬｎに接続されるトランスファゲートＴＧｎの構成を示している。その他のトランスファゲートＴＧは、図９に示すトランスファゲートＴＧｎと同じ構成である。

図９に示すトランスファゲートＴＧｎは、ＮＭＯＳトランジスタＮ４およびＮ５、ＰＭＯＳトランジスタＰ５およびＰ６、ならびにインバータ回路５５、５６および５７を含む。

ＮＭＯＳトランジスタＮ４およびＰＭＯＳトランジスタＰ５は、対応するグローバルビット線／ＧＢＬｎとデータ入出力線／ＩＯとの間に接続される。ＮＭＯＳトランジスタＮ５およびＰＭＯＳトランジスタＰ６は、対応するグローバルビット線ＧＢＬｎとデータ入出力線ＩＯとの間に接続される。ＮＭＯＳトランジスタＮ４およびＮ５のそれぞれのゲート電極は、対応するＹアドレス信号Ｙｎを受ける。インバータ回路５５は、Ｙアドレス信号Ｙｎを入力に受ける。インバータ回路５５の出力ノードは、ＰＭＯＳトランジスタＰ５およびＰ６ならびにインバータ回路５６の入力ノードと接続される。インバータ回路５６の出力ノードは、インバータ回路５７の入力ノードと接続される。インバータ回路５７からは、入力されたＹアドレス信号Ｙｎを反転したＹアドレス信号／Ｙｎが出力される。

読出動作時、Ｙアドレス信号ＹｎがＨレベルに立上がると、ＮＭＯＳトランジスタＮ４およびＮ５が導通状態となり、グローバルビット線対ＧＢＬｎおよび／ＧＢＬｎのそれぞれの信号が、データ入出力線対ＩＯおよび／ＩＯにそれぞれ出力される。

書込動作時、Ｙアドレス信号ＹｎがＨレベルに立上がると、ＮＭＯＳトランジスタＮ４およびＮ５が導通状態となり、データ入出力線対ＩＯおよび／ＩＯ上のそれぞれのデータが、グローバルビット線対ＧＢＬｎおよび／ＧＢＬｎにそれぞれ伝送される。

次に、図２に示すセンスアンプＳＡ１の構成について、図１０を用いて説明する。図１０は、図２に示すセンスアンプＳＡ１の具体的構成の一例を示す回路図である。

図１０に示すセンスアンプＳＡ１は、ＮＭＯＳトランジスタＮ６，Ｎ７，Ｎ８，Ｎ９，Ｎ１０およびＮ１１、ならびにＰＭＯＳトランジスタＰ７，Ｐ８，Ｐ９およびＰ１０を含む。

センスアンプＳＡ１は、カレントミラー形の差動増幅器から構成される。ＰＭＯＳトランジスタＰ７およびＮＭＯＳトランジスタＮ６は、電源電位とＮＭＯＳトランジスタＮ８の一方の導通端子との間に直列に接続される。ＰＭＯＳトランジスタＰ８およびＮＭＯＳトランジスタＮ７は、電源電位とＮＭＯＳトランジスタＮ８の一方の導通端子との間に直列に接続される。ＮＭＯＳトランジスタＮ８の他方の導通端子は、接地電位と接続される。

ＰＭＯＳトランジスタＰ９およびＮＭＯＳトランジスタＮ９は、電源電位とＮＭＯＳトランジスタＮ１１の一方の導通端子との間に直列に接続される。ＰＭＯＳトランジスタＰ１０およびＮＭＯＳトランジスタＮ１０は、電源電位とＮＭＯＳトランジスタＮ１１の一方の導通端子との間に直列に接続される。ＮＭＯＳトランジスタＮ１１の他方の導通端子は、接地電位と接続される。

ＮＭＯＳトランジスタＮ８およびＮ１１のそれぞれのゲート電極は、センスアンプ活性化信号ＳＥ２を受ける。ＮＭＯＳトランジスタＮ６およびＮ９のそれぞれのゲート電極は、データ入出力線／ＩＯと接続される。ＮＭＯＳトランジスタＮ７およびＮ１１のそれぞれのゲート電極は、データ入出力線ＩＯと接続される。

ＰＭＯＳトランジスタＰ７およびＰ８のそれぞれのゲート電極は、ＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ７との接続ノードに接続される。ＰＭＯＳトランジスタＰ９およびＰ１０のそれぞれのゲート電極は、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ９との接続ノードに接続される。ＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ６との接続ノードから、増幅された信号ＳＯ１が出力される。また、ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０との接続ノードから、反転信号／ＳＯ１が出力される。

これにより、センスアンプＳＡ１は、データ入出力線対ＩＯおよび／ＩＯのそれぞれの電位差を増幅して、信号ＳＯ１およびこれを反転した信号／ＳＯ１を出力する。

次に、図２に示すセンスアンプＳＡ２の構成について、図１１を用いて説明する。図１１は、図２に示すセンスアンプＳＡ２の具体的構成の一例を示す回路図である。

図１１に示すセンスアンプＳＡ２は、ＮＭＯＳトランジスタＮ１２，Ｎ１３，Ｎ１４，Ｎ１５およびＮ１６、ならびにＰＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３およびＰ１４を含む。

ＰＭＯＳトランジスタＰ１１およびＰ１２ならびにＮＭＯＳトランジスタＮ１２，Ｎ１３およびＮ１４は、差動増幅器を構成する。ＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１２は、電源電位とＮＭＯＳトランジスタＮ１４の一方の導通端子との間に直列に接続される。ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１３は、電源電位とＮＭＯＳトランジスタＮ１４の一方の導通端子との間に直列に接続される。

ＮＭＯＳトランジスタＮ１４の他方の導通端子は接地電位と接続される。ＮＭＯＳトランジスタＮ１２のゲート電極は、センスアンプＳＡ１から出力される信号ＳＯ１を受け、ＮＭＯＳトランジスタＮ１３のゲート電極は、センスアンプＳＡ１から出力される反転信号／ＳＯ１を受ける。ＮＭＯＳトランジスタＮ１４のゲート電極は、センスアンプ活性化信号ＳＥ３を受ける。ＰＭＯＳトランジスタＰ１１およびＰ１２のそれぞれのゲート電極は、ＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＮ１３との接続ノードに接続される。

ＰＭＯＳトランジスタＰ１３、ＮＭＯＳトランジスタＮ１５およびＮ１６は、電源電位と接地電位との間に直列に接続される。ＮＭＯＳトランジスタＮ１６のゲート電極は、センスアンプ活性化信号ＳＥ３を受ける。ＮＭＯＳトランジスタＮ１５のゲート電極は、センスアンプＳＡ１から出力される反転信号／ＳＯ１を受ける。ＰＭＯＳトランジスタＰ１３のゲート電極は、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１２との接続ノードと接続される。ＰＭＯＳトランジスタＰ１４は、電源電位とＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１５との接続ノードに接続される。この接続ノードから、信号ＳＯ２が出力される。なおＰＭＯＳトランジスタＰ１４のゲート電極は、センスアンプ活性化信号ＳＥ３を受ける。

次に、図１に示すデコーダ２の構成について、図１２を用いて説明する。図１２は、図１に示すデコーダ２の具体的構成の一例を示すブロック図である。図１２に示すように、デコーダ２は、メインデコーダ７０、Ｘデコーダ群７２、Ｙデコーダ７４およびブロックセレクタ７８を含む。

メインデコーダ７０は、入出力周辺回路４から受けるアドレス信号に応答して、メインアドレス信号／ＭＡＩＮ０、／ＭＡＩＮ１、…を出力する。

Ｘデコーダ群７２は、入出力周辺回路４から受けるアドレス信号に応答して、Ｘアドレス信号Ｘ０、／Ｘ０、…を出力する。

Ｙデコーダ７４は、入出力周辺回路４から受けるアドレス信号に応答して、Ｙアドレス信号Ｙ０、Ｙ１、…を出力する。ブロックセレクタ７８は、入出力周辺回路４から受けるアドレス信号に応答して、各メモリブロックＢＫ１、ＢＫ２に対応するブロック選択信号ＢＳ０、ＢＳ１、…を出力する。

次に、図１２のデコーダ２に含まれるメインデコーダ７０の構成について、図１３を用いて説明する。図１３は、図１２に示すデコーダ２に含まれるメインデコーダ７０の具体的構成の一例を示す図である。

図１３に示すメインデコーダ７０は、アドレス信号に応答して、選択するメモリセルの上位アドレス信号に対応するメインアドレス信号／ＭＡＩＮ０、／ＭＡＩＮ１、…をＬレベルの活性状態とする。

図１３に示すメインデコーダ７０は、複数のＮＡＮＤ回路６０．０、６０．１、…、複数のインバータ回路６１．０、６１．１、…、および複数のインバータ回路６２．０、６２．１、…を含む。

インバータ回路６１．０、６１．１、…およびインバータ回路６２．０、６２．１、…のそれぞれは、ＮＡＮＤ回路６０．０、６０．１、…のそれぞれに対応して設けられる。

ＮＡＮＤ回路６０．０、６０．１、…のそれぞれは、図１に示す入出力周辺回路４からアドレス信号を受ける。インバータ回路６１．０、…のそれぞれは、対応するＮＡＮＤ回路６０．０、…から出力される信号を反転して出力する。インバータ回路６２．０、６２．１、…のそれぞれは、対応するインバータ回路６１．０、６１．１、…から出力される信号を反転して、メインアドレス信号／ＭＡＩＮ０、／ＭＡＩＮ１、…を出力する。

メインアドレス信号／ＭＡＩＮのそれぞれは、メインワード線を介して、各メモリブロックＢＫに伝送される。

次に、図１２に示すデコーダ２に含まれるＸデコーダ群７２の構成について、図１４を用いて説明する。図１４は、図１２に示すデコーダ２に含まれるＸデコーダ群７２の主要部の具体的構成の一例を示す図である。

図１１に示す回路は、Ｘデコーダ群７２に含まれるメモリブロックＢＫ０に対応するＸデコーダ７２．０である。他のメモリブロックＢＫに対応するＸデコーダは、図１４に示す回路と同様の構成とする。

図１２に示すＸデコーダ７２．０は、複数のインバータ回路６３．１，６３．２，６３．３，６３．４、複数のインバータ回路６４．１，６４．２，６４．３，６４．４、複数のインバータ回路６５．１，６５．２，６５．３，６５．４、複数のインバータ回路６６．１，６６．２，６６．３，６６．４、インバータ回路６７、負論理のＮＯＲ回路（ゲート回路）６８．１，６８．２，６８．３，６８．４を含む。

インバータ回路６７は、対応するブロック選択信号ＢＳ０を入力に受けこれを反転する。インバータ回路６３．１、…は、それぞれ対応するアドレス信号を入力に受ける。

ゲート回路６８．１、…のそれぞれは、インバータ回路６３．１、…のそれぞれに対応して設けられる。ゲート回路６８．１、…のそれぞれは、反転したブロック選択信号ＢＳ０と対応するインバータ回路６３．１、…から出力される信号を入力に受ける。

インバータ回路６４．１、…のそれぞれは、ゲート回路６８．１、…のそれぞれに対応して設けられる。インバータ回路６４．１、…のそれぞれは、対応するゲート回路６８．１、…の出力を反転して出力する。

インバータ回路６５．１、…のそれぞれは、インバータ回路６４．１、…のそれぞれに対応して設けられる。インバータ回路６５．１、…のそれぞれは、対応するインバータ回路６４．１、…の出力を反転して出力する。

インバータ回路６６．１、…のそれぞれは、インバータ回路６５．１、…のそれぞれに対応して設けられる。インバータ回路６６．１、…のそれぞれは、対応するインバータ回路６５．１、…の出力を反転して出力する。

図１２においては、インバータ回路６６．１からＸアドレス信号Ｘ０が、インバータ回路６６．２から反転Ｘアドレス信号／Ｘ０が、インバータ回路６６．３からＸアドレス信号Ｘ１が、インバータ回路６６．３から反転Ｘアドレス信号／Ｘ１がそれぞれ出力される。

次に、本発明の実施の形態１における半導体記憶装置１０００の動作について説明する。

一例として、図３におけるメモリブロックＢＫｉについて、ワード線ＷＬ０とビット線対ＢＩＴｉ０および／ＢＩＴｉ０との交差部におけるメモリセルＭＣからＨレベルのデータを読出す場合を説明する。なお、全てのビット線対ＢＩＴおよび／ＢＩＴ、ならびに全てのグローバルビット線対ＧＢＬおよび／ＧＢＬは、予め同電位にイコライズされている。

外部から入力されるアドレス信号に応答して、対応するブロック選択信号ＢＳｉがＨレベル、Ｘアドレス信号Ｘ０およびメインアドレス信号／ＭＡＩＮ０がともにＬレベルの状態となる。これにより、ワード線ＷＬ０がＨレベルの状態に立上がる。

ワード線ＷＬ０に接続される複数のメモリセルＭＣから、対応するビット線対ＢＩＴｉ０および／ＢＩＴｉ０にデータが出力される。ビット線対ＢＩＴｉ０に対して、ビット線対／ＢＩＴｉ０の電位が若干低くなり、ビット線ＢＩＴｉ０とビット線／ＢＩＴｉ０との間に電位差が生じる。

ブロック選択信号ＢＳｉおよびセンスアンプ活性化信号ＳＥ１により、活性化回路３４からＨレベルのブロック対応センスアンプ活性化信号Ｓ（ｉ）が出力される。これにより、ブロックＢＫｉにおける全ての入力回路１０において、ＮＭＯＳトランジスタＮ３が導通状態となる。

外部から入力されるアドレス信号に応答して、選択された列に対応するＹアドレス信号Ｙ０がＨレベルの状態になる。トランスファゲートＴＧ０を介して、ＬレベルのＹアドレス信号／Ｙ０が出力される。それ以外のＹアドレス信号／Ｙは、Ｈレベルの状態にある。

メモリブロックＢＫｉにおける入力回路１０．０により、対応するグローバルビット線／ＧＢＬ０の電位が、対応するグローバルビット線ＧＢＬ０の電位に対して低くなる。負荷回路２０．０は、この電位差を広げる。

入力回路１０．０と負荷回路２０．０とに従い、グローバルビット線ＧＢＬ０および／ＧＢＬ０におけるそれぞれの信号の振幅は、ビット線対ＢＩＴｉ０および／ＢＩＴｉ０よりも大きく増幅される。

なお、その他の非選択の列に対応するグローバルビット線対ＧＢＬおよび／ＧＢＬの電位に変化はない。

続いて、増幅されたグローバルビット線対ＧＢＬ０および／ＧＢＬ０上のデータは、トランスファゲートＴＧ０を介して、データ入出力線対ＩＯおよび／ＩＯに伝送される。データ入出力線対ＩＯおよび／ＩＯ上のデータは、センスアンプＳＡ１およびＳＡ２で増幅されて、図１に示す入出力周辺回路４を介してデバイス外部に出力される。

このように、本発明の実施の形態１における半導体記憶装置１０００によれば、カラムセンス方式をとるため、メモリセルが駆動するのは、それ自身が接続されるビット線対のみであり、グローバルビット線対以降の配線を駆動する必要がない。したがって、ビット線対上の信号の振幅は速くなり、データの読出を高速に行なうことができる。

さらに、従来の半導体記憶装置８０００（図２３）では、メモリセルアレイとデータ入出力線対との間に設けられる素子数が、インバータ回路とトランジスタとを併せて、合計６素子であるのに対して、本発明の実施の形態１における半導体記憶装置１０００では、３素子のＮＭＯＳトランジスタとトランスファゲートＴＧとで構成されるため、ほぼ同じ面積でカラムセンス方式を用いることができる。

また、従来のカラムセンス方式の半導体記憶装置９０００（図２７）では、２素子（ＰＭＯＳトランジスタ）、３素子（ＮＭＯＳトランジスタ）および書込用のトランスファゲートを必要とするのに対して、本発明の実施の形態１における半導体記憶装置１０００は、より小さな面積でカラムセンスアンプを構成することができることになる。

さらに、近年の微細化プロセスを用いたメモリセルでは、非常に小さな異物でもショートしてしまう。たとえば、本発明の実施の形態１における半導体記憶装置１０００では、メモリセルアレイ上の２層目のメタル配線は、メインワード線が（ｍ＋１）÷４本、ビット線とグローバルビット線が（ｎ＋１）×２本、そしてＹデコード線が（ｎ＋１）本必要となる。全部の配線の合計数は、式（１）に示す値となる。

（ｍ＋１）／４＋（ｎ＋１）×４＋（ｎ＋１）
＝（ｍ＋１）／４＋（ｎ＋１）×５ …（１）
ここで、低消費ＳＲＡＭの場合には、通常、５１２ロウ×１２８カラム（ｍ＝５１１，ｎ＝１２７）で構成されるため、配線数が７６８本となる。

これをメモリセル１ビット分の幅に換算すると、７６８／５１２＝１．５本となる。近年の微細化プロセスを用いたＳＲＡＭのメモリセルサイズは３ｕｍ程度と非常に小さい。このため３ｕｍの幅に１．５本、すなわち２ｕｍに１本の割合で２層のメタルを配線することになるが、２層目のメタルにとっては非常に厳しいピッチとなっている。この結果、小さな異物であってもショートしてしまい歩留りを下げることになる。

たとえば、図１５に示すように、回路内に異物が混入した場合を考える。図１５は、本発明の実施の形態１における構造の効果を説明するための図である。図１５に示すようにビット線対ＢＩＴおよび／ＢＩＴに対応する入力回路２０において、高抵抗の異物（図１５における記号８９）が混入した結果、ビット線ＢＩＴの引出線とＹアドレス信号／Ｙを伝送するＹデコード線間が結合状態になることが考えられる。

この場合、ショートの抵抗が高い場合は回路の動作に支障はないが、低消費電力を達成するためには、高抵抗異物を介して流れる電流であってもスタンバイ電流不良となってしまう。

これに対して、本発明の実施の形態１では、ビット線対を１層目のメタル配線で形成し、さらにグローバルビット線対、Ｙデコード線をそれぞれ２層目のメタル配線で形成する。そして、さらにタンバイ時（非動作時）には、２層目のメタル配線がすべて同電位、たとえば本発明の実施の形態１の場合においては、すべてＨレベルとする。

これにより、図１５に示すように配線間に高抵抗異物が混入した場合であっても、スタンバイ電流を抑制し歩留りを抑えることが可能となる。

［実施の形態２］
本発明の実施の形態２におけるカラムセンスアンプ対応の入力回路および負荷回路について図１６を用いて説明する。

図１６は、本発明の実施の形態２におけるカラムセンスアンプ対応の入力回路の具体的構成の一例を示す図であり、代表例としてグローバルビット線対ＧＢＬ０および／ＧＢＬ０に対応するメモリブロックＢＫｉにおける入力回路１２．０を示している。参考のため負荷回路２０．０との関係を記載する。なお、その他の入力回路は、図１６に示す構成と同じである（以下、総称的に入力回路１２と称す）。

本発明の実施の形態２においては、本発明の実施の形態１における入力回路１０に代わって、図１６に示す入力回路１２を用いる。

図１６に示す本発明の実施の形態２における入力回路１２．０は、ＮＭＯＳトランジスタＮ２０，Ｎ２１，Ｎ２２およびＮ２３を含む。

ＮＭＯＳトランジスタＮ２０およびＮ２１は、対応するグローバルビット線／ＧＢＬ０と対応するＹアドレス信号／Ｙ０を伝送するＹデコード線との間に直列に接続される。

ＮＭＯＳトランジスタＮ２２およびＮ２３は、対応するグローバルビット線ＧＢＬ０と対応するＹデコード線との間に直列に接続される。

ＮＭＯＳトランジスタＮ２１およびＮ２３のそれぞれのゲート電極は、対応するブロック対応センスアンプ活性化信号Ｓ（ｉ）を受ける。

ＮＭＯＳトランジスタＮ２２のゲート電極は、対応するビット線／ＢＩＴｉ０と接続される。ＮＭＯＳトランジスタＮ２０のゲート電極は、対応するビット線ＢＩＴｉ０と接続される。

図３に示す入出力回路１０のそれぞれは、ＮＭＯＳトランジスタＮ３が回路自体の活性化／非活性化を制御する。したがって、動作時にグローバルビット線ＧＢＬ０および／ＧＢＬ０に信号が出力され、たとえばグローバルビット線／ＧＢＬ０の電位下がったとする。この場合、対応するビット線対ＢＩＴｉ０および／ＢＩＴｉ０の電位差は、微小であり、これらに接続されるトランジスタ（Ｎ１およびＮ２）はいずれもオン状態となっている。すなわち、グローバルビット線ＧＢＬ０および／ＧＢＬ０同士がショートした状態になっている。このため、グローバルビット線ＧＢＬ０の電位までもが下がってしまう場合がある。

一方で、図１６に示す入力回路１２の場合、ビット線のそれぞれに対して、ブロック対応センスアンプ活性化信号を受けるトランジスタ（ＮＭＯＳトランジスタＮ２１およびＮ２３）を設けることにより、グローバルビット線同士がショート状態になることを防ぐことができる。これにより、漏れ電流を防ぐことができる。

［実施の形態３］
本発明の実施の形態３におけるカラムセンスアンプ対応の入力回路および負荷回路について図１７を用いて説明する。

図１７は、本発明の実施の形態３におけるカラムセンスアンプ対応の負荷回路の具体的構成の一例を示す図であり、代表例としてグローバルビット線対ＧＢＬ０および／ＧＢＬ０に対応する負荷回路２２．０を示している。参考のため入力回路１０．０との関係を記載する。なお、その他の負荷回路は、図１７に示す構成と同じである（以下、総称的に負荷回路２２と称す）。

本発明の実施の形態３においては、本発明の実施の形態１における負荷回路２０に代わって、図１７に示す負荷回路２２を用いる。

図１７に示すように、本発明の実施の形態３における負荷回路２２．０は、ＰＭＯＳトランジスタＰ２０およびＰ２１を含む。ＰＭＯＳトランジスタＰ２０は、電源電位と対応するグローバルビット線／ＧＢＬ０との間に接続される。ＰＭＯＳトランジスタＰ２１は、電源電位と対応するグローバルビット線ＧＢＬ０との間に接続される。ＰＭＯＳトランジスタＭＯＳトランジスタＰ２０のゲート電極は、グローバルビット線／ＧＢＬ０と接続される。ＰＭＯＳトランジスタＰ２１のゲート電極は、グローバルビット線／ＧＢＬ０と接続される。

本発明の実施の形態１で説明したように、負荷回路２０は、４素子のトランジスタから構成されるが、図１７に示す負荷回路２２は、２素子のトランジスタから構成される。したがって、負荷部分のトランジスタの数を減らすことができるため、全体のレイアウト面積を削減することができる。

［実施の形態４］
本発明の実施の形態４におけるカラムセンスアンプ対応の入力回路および負荷回路について図１８を用いて説明する。

図１８は、本発明の実施の形態４におけるカラムセンスアンプ対応の入力回路および負荷回路の具体的構成の一例を示す図であり、代表例としてグローバルビット線対ＧＢＬ０および／ＧＢＬ０に対応するメモリブロックＢＫｉにおける入力回路１４．０、および負荷回路２４．０を示している。なお、その他の負荷回路は、図１８に示す構成と同じである（以下、総称的に負荷回路２４と称す）。また、その他の入力回路は、図１８に示す構成と同じである（以下、総称的に入力回路１４と称す）。

本発明の実施の形態４においては、本発明の実施の形態１における負荷回路２０に代わって、図１８に示す負荷回路２４を、入力回路１２に代わって図１８に示す入力回路１４を用いる。

図１８に示す入力回路１４．０は、ＮＭＯＳトランジスタＮ２４、Ｎ２５およびＮ２６を含む。ＮＭＯＳトランジスタＮ２４は、対応するグローバルビット線／ＧＢＬ０とＮＭＯＳトランジスタＮ２６の一方の導通端子との間に接続される。ＮＭＯＳトランジスタＮ２５は、対応するグローバルビット線ＧＢＬ０とＮＭＯＳトランジスタＮ２６の一方の導通端子との間に接続される。ＮＭＯＳトランジスタＮ２６の他方の導通端子は、接地電位に接続される。

ＮＭＯＳトランジスタＮ２６は、そのゲート電極にブロック対応センスアンプ活性化信号Ｓ（ｉ）を受ける。ＮＭＯＳトランジスタＮ２４のゲート電極は、対応するビット線／ＢＩＴｉ０が、ＮＭＯＳトランジスタＮ２５のゲート電極は、対応するビット線／ＢＩＴｉ０がそれぞれ接続される。

図１８に示す負荷回路２４．０は、ＰＭＯＳトランジスタＰ２２，Ｐ２３およびＰ２４を含む。ＰＭＯＳトランジスタＰ２３は、ＰＭＯＳトランジスタＰ２２の一方の導通端子と対応するグローバルビット線／ＧＢＬ０との間に接続される。ＰＭＯＳトランジスタＰ２４は、ＰＭＯＳトランジスタＰ２２の一方の導通端子と対応するグローバルビット線ＧＢＬ０との間に接続される。ＰＭＯＳトランジスタＰ２２の他方の導通端子は電源電位と接続される。

ＰＭＯＳトランジスタＰ２２のゲート電極は、対応するＹアドレス信号／Ｙ０を伝送するＹデコード線と接続される。ＰＭＯＳトランジスタＰ２３のゲート電極は、対応するグローバルビット線ＧＢＬ０と接続され、ＰＭＯＳトランジスタＰ２４のゲート電極は、対応するグローバルビット線／ＧＢＬ０と接続される。

すなわち、負荷回路２４の側に、Ｙアドレス信号を伝送するＹデコード線を備える。これによりＹデコード線を各メモリブロックＢＫにまで延ばす必要がなく、配線層を減らし歩留りを下げることを抑制することができるようになる。

［実施の形態５］
本発明の実施の形態５におけるカラムセンスアンプ対応の入力回路および負荷回路について図１９を用いて説明する。

図１９は、本発明の実施の形態５におけるカラムセンスアンプ対応の入力回路の具体的構成の一例を示す図であり、代表例としてグローバルビット線対ＧＢＬ０および／ＧＢＬ０に対応するメモリブロックＢＫｉにおける入力回路１６．０を示している。なお、参考のため負荷回路２４．０との関係を記載する。その他の入力回路の構成も、図１９に示す構成と同じである（以下、総称的に入力回路１６と称す）。

本発明の実施の形態５においては、本発明の実施の形態１における負荷回路２０に代わって図１９に示す負荷回路２４を、入力回路１０に代わって図１９に示す入力回路１６を用いる。

図１９に示す入力回路１６．０は、ＮＭＯＳトランジスタＮ２７，Ｎ２８，Ｎ２９およびＮ３０を含む。ＮＭＯＳトランジスタＮ２７およびＮ２８は、対応するグローバルビット線／ＧＢＬ０と接地電位との間に直列に接続される。ＮＭＯＳトランジスタＮ２９およびＮ３０は、対応するグローバルビット線ＧＢＬ０と接地電位との間に直列に接続される。

ＮＭＯＳトランジスタＮ２８およびＮ３０のそれぞれのゲート電極は、ブロック対応センスアンプ活性化信号Ｓ（ｉ）を受ける。ＮＭＯＳトランジスタＮ２７のゲート電極は、対応するビット線ＢＩＴｉ０と接続され、ＮＭＯＳトランジスタＮ２９のゲート電極は、対応するビット線／ＢＩＴｉ０と接続される。

このように、ビット線のそれぞれに対応してブロック対応センスアンプ活性化信号を受けるトランジスタ（ＮＭＯＳトランジスタＮ２８およびＮ３０）を設けることにより、グローバルビット線同士のショートを回避することができる。

さらに、負荷回路２４側で、Ｙアドレス信号を受けるようにするため、Ｙデコード線を短くすることが可能となる。これにより、配線数を減らして歩留りの低下を防止することができる。

［実施の形態６］
本発明の実施の形態６におけるカラムセンスアンプ対応の入力回路および負荷回路について図２０を用いて説明する。

図２０は、本発明の実施の形態６におけるカラムセンスアンプ対応の入力回路および負荷回路の具体的構成の一例を示す図であり、代表例としてグローバルビット線対ＧＢＬ０および／ＧＢＬ０に対応するメモリブロックＢＫｉにおける入力回路１８．０、および負荷回路２６．０を示している。

なお、その他の入力回路の構成も、図２０に示す入力回路１８．０と同じ構成である（以下、総称的に入力回路１８と称す）。また、その他の負荷回路の構成も、図２０に示す負荷回路２６．０と同じ構成である（以下、総称的に負荷回路２６と称す）。

本発明の実施の形態６においては、本発明の実施の形態１における負荷回路２０に代わって図２０に示す負荷回路２６を、入力回路１０に代わって図２０に示す入力回路１８を用いる。

図２０に示す入力回路１８．０は、ＮＭＯＳトランジスタＮ３４，Ｎ３５，Ｎ３６およびＮ３７を含む。ＮＭＯＳトランジスタＮ３４およびＮ３５は、電源電位と対応するグローバルビット線／ＧＢＬ０との間に直列に接続される。ＮＭＯＳトランジスタＮ３６およびＮ３７は、電源電位と対応するグローバルビット線ＧＢＬ０と間に直列に接続される。

ＮＭＯＳトランジスタＮ３５およびＮ３７のそれぞれのゲート電極は、ブロック対応センスアンプ活性化信号Ｓ（ｉ）を受ける。ＮＭＯＳトランジスタＮ３４のゲート電極は、対応するビット線ＢＩＴｉ０と接続され、ＮＭＯＳトランジスタＮ３７のゲート電極は、対応するビット線／ＢＩＴｉ０と接続される。

図２０に示す負荷回路２６．０は、ＮＭＯＳトランジスタＮ３１，Ｎ３２およびＮ３３を含む。ＮＭＯＳトランジスタＮ３３のゲート電極は、対応するＹアドレス信号Ｙ０を受ける。ＮＭＯＳトランジスタＮ３１およびＮ３２は、クロスカップリング形の負荷回路を構成する。

ＮＭＯＳトランジスタＮ３２の一方の導通端子およびＮＭＯＳトランジスタＮ３１のゲート電極は、対応するグローバルビット線ＧＢＬ０に接続される。ＮＭＯＳトランジスタＮ３１の一方の導通端子およびＮＭＯＳトランジスタＮ３２のゲート電極は、対応するグローバルビット線／ＧＢＬ０に接続される。

このように、ビット線のそれぞれに対応してブロック対応センスアンプ活性化信号を受けるトランジスタ（ＮＭＯＳトランジスタＮ３５およにＮ３７）を設けることにより、グローバルビット線同士のショートを回避することができる。

さらに、負荷回路２６側で、Ｙアドレス信号を受けるようにするため、Ｙデコード線を短くすることが可能となる。これにより、配線数を減らして歩留りの低下を防止することができる。

［実施の形態７］
本発明の実施の形態７における半導体記憶装置について図２１を用いて説明する。なお、本発明の実施の形態７における半導体記憶装置の全体構成は、図１に示す半導体記憶装置１０００と同じである。

図２１は、本発明の実施の形態７における半導体記憶装置の主要部の構成を示す図であり、代表例として、メモリブロックＢＫ０およびその周辺の回路を示している。なお、その他の図示しないメモリブロックＢＫおよびその周辺の回路についても、同様の構成とする。

図２１において、本発明の実施の形態７における半導体記憶装置は、複数のメモリセルＭＣ、複数のビット線対ＢＩＴ０および／ＢＩＴ０、…、複数のワード線ＷＬ０、ならびにワードドライバ３２から構成されるメモリブロックＢＫ０を含む。

ビット線対ＢＩＴ０および／ＢＩＴ０は、グローバルビット線対ＧＢＬ０および／ＧＢＬ０と対応関係にある。ワードドライバ３２は、実施の形態１で説明したように、対応するメインアドレス信号／ＭＡＩＮ０、…および後述するＸデコーダ７２．０から受ける信号に応答して、複数のワード線の中から、１のワード線を選択状態にする。

図２１において、本発明の実施の形態７における半導体記憶装置はさらに、ブロック制御回路１３０、プリチャージ回路１３１、カラムセンスアンプ入力部１３２、およびＮＭＯＳ負荷回路１３３を含む。

ブロック制御回路１３０は、Ｘデコーダ７２．０（図１４参照）、ＰＭＯＳトランジスタＰ４０、書込用ブロック選択信号発生回路１４０、読出用ブロック選択信号発生回路１４１を含む。

Ｘデコーダ７２．０は、図１４で説明したように、下位の行アドレス信号を発生する。ＰＭＯＳトランジスタＰ４０は、ビット線対ＢＩＴ０および／ＢＩＴ０をイコライズするための素子であって、対応するブロック選択信号ＢＳ０とイコライズ制御信号／ＢＬＥＱとに応答して、ビット線対ＢＩＴ０および／ＢＩＴ０を同電位とする。

書込用ブロック選択信号発生回路１４０は、ブロック選択信号ＢＳ０に対応する信号と書込動作を指定する書込制御信号／ＷＥとを入力に受けて、後述する書込用トランスファゲート１４２を活性化する書込用ブロック選択信号ＢＳ（Ｗ）を出力する。

動作電流低減のために、図示しないＡＴＤ回路から出力されるセンスアンプ活性化信号／ＳＥ１とブロック選択信号ＢＳ０との論理をとることにより、読出用ブロック選択信号ＢＳ（Ｒ）を発生させる。

読出用ブロック選択信号発生回路１４１は、ブロック選択信号ＢＳ０に対応する信号とカラムセンスアンプ活性化信号／ＳＥ１とを入力に受けて、後述するカラムセンスアンプ対応の入力回路を活性化する読出用ブロック選択信号ＢＳ（Ｒ）を出力する。

カラムセンスアンプ入力部１３２は、書込用トランスファゲート１４２および入力回路１２．０（図１６参照）を含む。

書込用トランスファゲート１４２は、ＮＭＯＳトランジスタＮ４０およびＮ４１で構成される。ＮＭＯＳトランジスタＮ４０およびＮ４１のそれぞれのゲート電極は、書込用ブロック選択信号ＢＳ（Ｗ）を受ける。ＮＭＯＳトランジスタＮ４０およびＮ４１により、対応するグローバルビット線対ＧＢＬ０および／ＧＢＬ０から対応するビット線対ＢＩＴ０および／ＢＩＴ０に信号が伝送される。

入力回路１２．０は、読出用ブロック選択信号ＢＳ（Ｒ）に応答して活性状態となり、対応するビット線対ＢＩＴ０および／ＢＩＴ０の電位に基づき、対応するグローバルビット線対ＧＢＬ０および／ＧＢＬ０の電位を変化させる。

ＮＭＯＳ負荷回路１３３は、ＮＭＯＳトランジスタＮ４２およびＮ４３で構成される。ＮＭＯＳトランジスタＮ４２およびＮ４３のそれぞれのゲート電極は、反転書込用ブロック選択信号／ＢＳ（Ｗ）を受ける。ＮＭＯＳトランジスタＮ４２およびＮ４３により、対応するビット線対ＢＩＴ０および／ＢＩＴ０に電源電位が供給される。

プリチャージ回路１３１は、イコライズ信号／ＢＬＥＱに対応する信号を受けて、ビット線対ＢＩＴ０および／ＢＩＴ０をプリチャージする。読出動作におけるＰＭＯＳクロスカップルで構成されるビット線負荷の効きめをよくするため、ビット線対ＢＩＴ０および／ＢＩＴ０をイコライズ信号／ＢＬＥＱで中間電位にプリチャージする。

プリチャージ回路１３１は、ビット線負荷であるクロスカップル型のＰＭＯＳトランジスタＰ４１およびＰ４２を含む。ビット線負荷をＰＭＯＳクロスカップリングで構成されるため、書込用トランスファゲート１４２をＮＭＯＳトランジスタで構成する。これにより、ビット線対ＢＩＴ０または／ＢＩＴ０の一方がＬレベルになれば、他方は、自動的にＨレベルに設定される。

なお、反転書込出用ブロック選択信号／ＢＳ（Ｗ）に応答して制御されるＮＭＯＳ負荷回路１３３は、読出動作時において、対応するビット線対ＢＩＴ０および／ＢＩＴ０が開き過ぎて、誤書込を起こす危険性のあるＬレベルの電位が、ビット線対ＢＩＴ０および／ＢＩＴ０上に出るのを防いでいる。

また、書込動作時において、ＮＭＯＳ負荷回路１３３をオフ状態とすることで、対応するビット線対ＢＩＴ０または／ＢＩＴ０の電位が確実に０Ｖまで落ちるようにする。

次に、図２１に対応する１Ｉ／Ｏに対するトランスファゲート周辺回路の構成について、図２２を用いて説明する。

図２２は、本発明の実施の形態７における１Ｉ／Ｏにおけるトランスファゲート周辺回路について説明するための図である。図２２の回路は、複数のデータ入出力ピンにおける１のデータ入出力ピンに対応するものである。

図２２を参照して、グローバルビット線対ＧＢＬ０および／ＧＢＬ０とＹアドレス信号／Ｙ０を伝送するＹデコード線（／Ｙ０と記す）、グローバルビット線対ＧＢＬ１および／ＧＢＬ１とＹアドレス信号／Ｙ１を伝送するＹデコード線（／Ｙ１と記す）とが対応関係にある。

グローバルビット線対ＧＢＬ０および／ＧＢＬ０には、イコライズ回路１５０．０が、グローバルビット線対ＧＢＬ１および／ＧＢＬ１には、イコライズ回路１５０．１がそれぞれ接続されている。イコライズ回路１５０．０および１５０．０は、イコライズ信号／ＢＬＥＱに応答して活性化する。

また、グローバルビット線対ＧＢＬ０および／ＧＢＬ０には、カラムセンスアンプ対応の負荷回路１５２．０が、グローバルビット線対ＧＢＬ１および／ＧＢＬ１には、カラムセンスアンプ対応の負荷回路１５２．１がそれぞれ接続されている。負荷回路１５２．０および１５２．１の構成は、図１６において説明したとおりである。なお、負荷回路１５２．０および１５２．１はそれぞれ、負荷回路２０と異なり、書込制御信号／ＷＥに応答して活性化する。

さらに、グローバルビット線対ＧＢＬ０および／ＧＢＬ０には、クランプ回路１５１．０が、グローバルビット線対ＧＢＬ１および／ＧＢＬ１には、クランプ回路１５１．２がそれぞれ接続されている。

クランプ回路１５１．０は、対応するＹデコード線／Ｙ０の電位に応答して、非選択時に、対応するグローバルビット線対ＧＢＬおよび／ＧＢＬ０をＨレベルに固定する。

クランプ回路１５１．１は、対応するＹデコード線／Ｙ１の電位に応答して、非選択時に、対応するグローバルビット線対ＧＢＬ１および／ＧＢＬ１をＨレベルに固定する。

グローバルビット線対ＧＢＬ０および／ＧＢＬ０は、トランスファゲート１５３．０を介して、データ入出力線対ＩＯｎおよび／ＩＯｎと接続される。グローバルビット線対ＧＢＬ１および／ＧＢＬ１は、トランスファゲート１５３．１を介して、データ入出力線対ＩＯｎおよび／ＩＯｎと接続される。データ入出力線対ＩＯｎおよび／ＩＯｎには、さらにセンスアンプ・書込回路１５４が接続される。

このように、カラムセンスアンプの負荷回路をメモリブロックで共有することにより、高速動作を実現するとともに、チップ面積を縮小することができる。

また、カラムセンスアンプの入力回路において、各ビット線毎に制御トランジスタを設けることで、グローバルビット線同士がショート状態になることを防ぎ、漏れ電流を防ぐことができる。

本発明の実施の形態１における半導体記憶装置１０００の全体構成を示す図である。 図１に示すトランスファゲート周辺回路６の具体的構成の一例を示す図である。 図１に示すメモリセルアレイ１に含まれるメモリブロックの具体的構成の一例を示す図である。 図２に示す負荷回路２０の具体的構成の一例を示す図である。 本発明の実施の形態１における負荷回路２０と各メモリブロックにおける入力回路１０との関係を示す図である。 本発明の実施の形態１におけるメモリブロックを中心とした構造を説明するための図である。 本発明の実施の形態１におけるメモリブロックの主要部の構造を示す平面図である。 図７に示すビット線にそって切断した断面図である。 図２に示すトランスファゲートＴＧの具体的構成の一例を示す回路図である。 図２に示すセンスアンプＳＡ１の具体的構成の一例を示す回路図である。 図２に示すセンスアンプＳＡ２の具体的構成の一例を示す回路図である。 図１に示すデコーダ２の具体的構成の一例を示すブロック図である。 図１２に示すデコーダ２に含まれるメインデコーダ７０の具体的構成の一例を示す図である。 図１２に示すデコーダ２に含まれるＸデコーダ群７２の具体的構成の一例を示す図である。 本発明の実施の形態１における構造上の効果を説明するための図である。 本発明の実施の形態２におけるカラムセンスアンプ対応の入力回路の具体的構成の一例を示す図である。 本発明の実施の形態３におけるカラムセンスアンプ対応の負荷回路の具体的構成の一例を示す図である。 本発明の実施の形態４におけるカラムセンスアンプ対応の入力回路および負荷回路の具体的構成の一例を示す図である。 本発明の実施の形態５におけるカラムセンスアンプ対応の入力回路の具体的構成の一例を示す図である。 本発明の実施の形態６におけるカラムセンスアンプ対応の入力回路および負荷回路の具体的構成の一例を示す図である。 本発明の実施の形態７における半導体記憶装置の主要部の構成を示す図である。 本発明の実施の形態７の１Ｉ／Ｏにおけるトランスファゲート周辺回路について説明するための図である。 従来のＳＲＡＭ８０００における主要部の構成を示す回路図である。 フルＣＭＯＳ型のメモリセルの構成を示す図である。 ＴＦＴ負荷型のメモリセルの構成を示す図である。 高抵抗負荷型のメモリセルの構成を示す図である。 従来のカラムセンス方式ＳＲＡＭ９０００における主要部の構成を示す図である。 図２７に示す従来のカラムセンスアンプ１０８の具体的構成の一例を示す回路図である。

符号の説明

１ メモリセルアレイ、２ デコーダ、４ 入出力周辺回路、６ トランスファゲート周辺回路、１０，１２，１４，１６，１８ 入力回路、２０，２２，２４，２６，１５２ 負荷回路、３２ ワードドライバ、３４ 活性化回路、７０ メインデコーダ、７２ Ｘデコーダ、７４ Ｙデコーダ、７８ ブロックセレクタ、１３０ ブロック制御回路、１３１ プリチャージ回路、１３２ カラムセンスアンプ入力部、１３３ ＮＭＯＳ負荷回路、１４０ 書込用ブロック選択信号発生回路、１４１ 読出用ブロック選択信号発生回路、１４２ 書込用トランスファゲート、１５０ イコライズ回路、１５１ クランプ回路、ＴＧ トランスファゲート、ＩＯ，／ＩＯ データ入出力線、ＳＡ１， ＳＡ２ センスアンプ、ＷＬ ワード線、ＢＩＴ，／ＢＩＴ ビット線、ＧＢＬ，／ＧＢＬ グローバルビット線、１０００ 半導体記憶装置。

Claims (3)

1. 半導体記憶装置であって、
   複数のメモリブロックを備え、前記複数のメモリブロックの各々は、複数の行および複数の列に対応して配置される複数のメモリセルと、それぞれ前記複数の行に対応して設けられる複数のワード線と、それぞれ前記複数の列に対応して設けられる複数のビット線対とを含み、
   それぞれ前記複数のビット線対に対応して前記複数のメモリブロックに共通に設けられた複数のグローバルビット線対をさらに備え、
   前記複数のメモリブロックの各々は、それぞれ前記複数のビット線対に対応して設けられる複数の入力手段をさらに含み、前記複数の入力手段の各々は、対応する前記ビット線対の信号に応答して対応する前記グローバルビット線対の電位を変化させ、
   それぞれ前記複数のグローバルビット線対に対応して設けられ、各々が、対応する前記グローバルビット線対間の電位差を増幅する複数の負荷手段と、
   前記複数のグローバルビット線対のうちの選択されたグローバルビット線対間の電位差を受けるデータ入出力線対と、
   前記データ入出力線対間の電位差を増幅し、その電位差に応じた論理レベルのデータ信号を生成するセンスアンプとをさらに備え、
   前記複数の入力手段の各々は複数の第１の導電形式のＭＯＳトランジスタで構成され、
   前記複数のメモリブロックは隣接する第１および第２のメモリブロックを含み、
   前記第１のメモリブロックに属する前記複数の入力手段と前記第２のメモリブロックに属する前記複数の入力手段とは、隣接して配置されて同一の第２の導電形式のウェル領域に配置されている、半導体記憶装置。
2. 前記第１のメモリブロックの前記複数のメモリセルは、前記第１のメモリブロックの前記複数の入力手段に隣接して配置された第１のメモリセルを含み、
   前記第２のメモリブロックの前記複数のメモリセルは、前記第２のメモリブロックの前記複数の入力手段に隣接して配置された第２のメモリセルを含み、
   前記第１および第２のメモリセルの各々は、それぞれが第１の導電形式のＭＯＳトランジスタで構成されて前記第２の導電形式のウェル領域に配置された２組のアクセストランジスタおよびドライバトランジスタを有する、請求項１に記載の半導体記憶装置。
3. 半導体記憶装置であって、
   複数のメモリブロックを備え、前記複数のメモリブロックの各々は、複数の行および複数の列に対応して配置される複数のメモリセルと、それぞれ前記複数の行に対応して設けられる複数のワード線と、それぞれ前記複数の列に対応して設けられる複数のビット線対とを含み、
   それぞれ前記複数のビット線対に対応して前記複数のメモリブロックに共通に設けられた複数のグローバルビット線対をさらに備え、
   前記複数のメモリブロックの各々は、それぞれ前記複数のビット線対に対応して設けられる複数の入力手段をさらに含み、前記複数の入力手段の各々は、対応する前記ビット線対の信号に応答して対応する前記グローバルビット線対の電位を変化させ、
   それぞれ前記複数のグローバルビット線対に対応して設けられ、各々が、対応する前記グローバルビット線対間の電位差を増幅する複数の負荷手段と、
   前記複数のグローバルビット線対のうちの選択されたグローバルビット線対間の電位差を受けるデータ入出力線対と、
   前記データ入出力線対間の電位差を増幅し、その電位差に応じた論理レベルのデータ信号を生成するセンスアンプと、
   外部信号に応答して、前記複数のメモリブロックのうちのいずれかのメモリブロックを選択するブロック選択手段と、
   それぞれ前記複数の入力手段に対応して前記複数のメモリブロックに共通に設けられた複数の列デコード線と、
   外部信号に応答して、前記複数の列デコード線のうちのいずれかの列デコード線を選択し、選択した列デコード線を選択レベルにする列選択手段をさらに備え、
   前記複数の入力手段の各々は、前記ブロック選択手段によって対応するメモリブロックが選択され、かつ前記列選択手段によって対応する列デコード線が選択レベルにされたことに応じて活性化され、
   前記複数のビット線対の各々は、第１層目の金属配線で形成され、
   前記複数の列デコード線および前記複数のグローバルビット線対の各々は、前記第１層目の金属配線上に形成される第２層目の金属配線で形成され、前記第１層目の金属配線と交差するように配置され、
   前記半導体記憶装置はスタンバイ状態を有し、
   前記スタンバイ状態においては、前記複数の列デコード線および前記複数のグローバルビット線対は全て同一電位にされる、半導体記憶装置。

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