[実施の形態1]
本発明の実施の形態1における半導体記憶装置について説明する。本発明の実施の形態1における半導体記憶装置は、カラムセンスアンプの負荷回路を複数のメモリブロック間で共用することにより、チップ面積の低減を図るものである。
本発明の実施の形態1における半導体記憶装置の全体構成について図1を用いて説明する。図1は、本発明の実施の形態1における半導体記憶装置1000の全体構成を示す図である。図1に示すように、半導体記憶装置1000は、メモリセルアレイ1、デコーダ2、入出力周辺回路4およびトランスファゲート周辺回路6を含む。
メモリセルアレイ1は、複数の行列状に配置されたメモリセルと、行方向に配置されるメモリセルを接続する複数のワード線と、列方向に配置される複数のメモリセルを接続する複数のビット線対とを含む。このメモリセルアレイ1は、複数のメモリブロックBK0、BK1、…、BKiに分割される。各メモリブロックBK0、BK1、…、BKi(以下、総称的にメモリブロックBKと称す)は、複数のグローバルビット線を共有する。
入出力周辺回路4は、外部から受ける信号に応答して、デコーダ2、メモリセルアレイ1またはトランスファゲート周辺回路6に、対応する入力信号、内部制御信号等を受渡し、またトランスファゲート周辺回路6から出力されるデータを受けて、これを外部へ出力するための処理を行なう。
デコーダ2は、入出力周辺回路4から受けるアドレス信号に応答して、対応するメモリブロックBKの対応するメモリセルを選択状態とする。
トランスファゲート周辺回路6は、メモリセルアレイ1から読出されたデータを増幅して入出力周辺回路4に出力し、または入出力周辺回路4から受けるデータをメモリセルアレイ1に受渡す。
後述するように、トランスファゲート周辺回路6は、各メモリブロックBKで共有する複数のカラムセンスアンプ対応の負荷回路を含む。
次に、図1に示すトランスファゲート周辺回路6とメモリセルアレイ1との関係について、図2を用いて説明する。
図2は、図1に示すトランスファゲート周辺回路6の具体的構成の一例を示す図であり、併せてメモリセルアレイ1との関係を示している。
各メモリブロックBKに共通して、各列に対応するグローバルビット線対GBL0および/GBL0、GBL1および/GBL1、…、GBLnおよび/GBLnが配置される(以下、総称的に、グローバルビット線対GBLおよび/GBLと称す)。
トランスファゲート周辺回路6は、複数のカラムセンスアンプ対応の負荷回路20.0、20.1、…、20.n、読出書込用のトランスファゲートTG0、TG1、…、TGn、データ入出力線対IOおよび/IO、ならびにセンスアンプSA1およびSA2を含む。
カラムセンスアンプ対応の負荷回路20.0、…(以下、総称的に負荷回路20と称す)、および読出書込用のトランスファゲートTG.0、…(以下、総称的にトランスファゲートTGと称す)はそれぞれ、グローバルビット線対GBLおよび/GBLのそれぞれに対応して配置される。
メモリセルから読出されたデータにより、対応するグローバルビット線対GBLおよび/GBLの電位が変化する。グローバルビット線対GBLおよび/GBL上のデータは、対応する負荷回路20を介して増幅される。
トランスファゲートTGはそれぞれ、図1に示すデコーダ2からYアドレス信号Y0、Y1、…、Ynを受けて、これを反転したYアドレス信号/Y0、/Y1、…、/Ynを出力する(以下、総称的に、Yアドレス信号/Yと称す)。
トランスファゲートTGはそれぞれ、対応するYアドレス信号Yに応答して活性化し、対応するグローバルビット線対GBLおよび/GBLとデータ入出力線対IOおよび/IOとを電気的に結合する
センスアンプSA1は、データ入出力線対IOおよび/IO上のデータを増幅して、信号SO1およびこれを反転した反転信号/SO1を出力する。センスアンプSA2は、センスアンプSA1の出力を増幅して、信号SO2を出力する。信号SO2は、前述した図1に示す入出力周辺回路4を介してデバイス外部に出力される。
次に、図1に示すメモリセルアレイ1に示される各メモリブロックBKの構成について、図3を用いて説明する。
図3は、図1に示すメモリセルアレイ1に含まれるメモリブロックBKの具体的構成の一例を示す図であり、代表例としてメモリブロックBKiの構成を示している。なお、メモリブロックBKi以外のメモリブロックBKの構成は、メモリブロックBKiと同じである。
図3に示すメモリブロックBKiは、複数のカラムセンスアンプ対応の入力回路10.0、10.1、…、10.m、複数のワード線WL0、WL1、…、WLm、複数のビット線対BITi0および/BITi0、BITi1および/BITi1、…、BITinおよび/BITin、複数のメモリセルMC、ワードドライバ32ならびに活性化回路34を含む。
各ワード線WLと各ビット線対BITおよび/BITとの交差部に対応してメモリセルMCが配置される。グローバルビット線対GBLおよび/GBLのそれぞれと、ビット線対BITおよび/BITのそれぞれとが対応関係にある。
カラムセンスアンプ対応の入力回路10.0、…(以下、総称的に入力回路10と称す)について説明する。入力回路10のそれぞれは、列すなわちビット線対BITおよび/BITのそれぞれに対応して設けられる。入力回路10のそれぞれは、NMOSトランジスタN1、N2およびN3を含む。
NMOSトランジスタN3の一方の導通端子は、対応するYアドレス信号/Yを受ける。NMOSトランジスタN3は、後述する活性化回路34から出力されるブロック対応センスアンプ活性化信号S(i)に応答して導通状態となる。
NMOSトランジスタN1は、対応するグローバルビット線/GBLとNMOSトランジスタN3の他方の導通端子との間に接続される。NMOSトランジスタN2は、対応するグローバルビット線GBLとNMOSトランジスタN3の他方の導通端子との間に接続される。NMOSトランジスタN1のゲート電極は、対応するビット線BITと接続され、NMOSトランジスタN2のゲート電極は、対応するビット線/BITと接続される。
入力回路10の動作について、入力回路10.0を一例として簡単に説明する。 NMOSトランジスタN3は、ブロック対応センスアンプ活性化信号S(i)がHレベル(メモリブロックBKiが読出対象となる)になると導通状態になる。NMOSトランジスタN1は、対応するビット線BITi0の電位に応答して導通状態となり、NMOSトランジスタN2は、対応するビット線/BITi0の電位に応答して導通状態になる。
NMOSトランジスタN3が導通状態にあり、ビット線BITi0とビット線/BITi0との間に微小な電位差が生じた場合、これを受けて、対応するグローバルビット線GBL0の電位とグローバルビット線/GBL0の電位との間に差が生じる。
活性化回路34について説明する。活性化回路34は、NAND回路52とインバータ回路53とを含む。NAND回路52は、対応するブロック選択信号BSiとセンスアンプ活性化信号SE1とを入力に受ける。インバータ回路53は、NAND回路52の出力を反転して出力する。インバータ回路53から、ブロック対応センスアンプ活性化信号S(i)が出力される。
活性化回路34の動作について簡単に説明する。外部から入力される信号により、読出動作の対象としてメモリブロックBKiが選択された場合、ブロック選択信号BSiおよびセンスアンプ活性化信号SE1がHレベルになる。これにより、活性化回路34から、Hレベルのブロック対応センスアンプ活性化信号S(i)が出力される。
一方、外部から入力される信号により、読出動作の対象としてメモリブロックBKiが非選択になった場合、または読出動作以外の動作が指定された場合、ブロック選択信号BSiまたはセンスアンプ活性化信号SE1のいずれかがLレベルになる。これにより、活性化回路34から、Lレベルのブロック対応センスアンプ活性化信号S(i)が出力される。
ワードドライバ32について説明する。ワードドライバ32は、複数のゲート回路54.0、54.1、…を含む。ゲート回路54.0、…は、4つが1組となり、4組毎に、図1に示すデコーダ2から出力されるメインアドレス信号/MAIN0、…(以下、総称的にメインアドレス信号/MAINと称す)を受ける。メインアドレス信号/MAINは、行方向の上位アドレスを決定する。これに対し、図1に示すデコーダ2から出力されるXアドレス信号X0、X1、…は、行方向の下位アドレスを決定する。
具体的には、ゲート回路54.0、54.1、54.2および54.3が、メインアドレス信号/MAIN0を受ける。さらに、ゲート回路54.0は、Xアドレス信号X0を、ゲート回路54.1は、反転したXアドレス信号/X0を、ゲート回路54.2は、Xアドレス信号X1を、そしてゲート回路54.3は反転したXアドレス信号/X1をそれぞれ入力に受ける。
ワードドライバ32の動作について簡単に説明する。たとえば、メインアドレス信号/MAIN0により、複数のワード線WLの中から、4つのワード線WL0、WL1、WL2、およびWL4が選択される。さらにXアドレス信号または反転したXアドレス信号により、特定のワード線WLが(たとえば、Xアドレス信号X0がHレベルであれば、ワード線WL0)選択状態となる。
次に、図2および図3に示す負荷回路20と入力回路10との関係について、さらに図4、図5および図6を用いて説明する。
図4は、図2に示す負荷回路20の具体的構成の一例を示す図であり、代表例としてグローバルビット線対GBL0および/GBL0に対応する負荷回路20.0を示している。なお、参考のため図3に示すメモリブロックBKiの入力回路10.0との関係を記載する。その他の負荷回路20は、図4に示す負荷回路20.0と同じ構成である。
図4に示すように負荷回路20.0は、PMOSトランジスタP1、P2、P3およびP4を含む。PMOSトランジスタP1およびP2は、電源電位と対応するグローバルビット線/GBL0との間に接続される。PMOSトランジスタP3およびP4は、電源電位と対応するグローバルビット線GBL0との間に接続される。さらにPMOSトランジスタP1およびP3のそれぞれのゲート電極は、対応するグローバルビット線/GBL0と接続される。またPMOSトランジスタP2およびP4のそれぞれのゲート電極は、対応するグローバルビット線GBL0と接続される。なお、対応するグローバルビット線対GBL0および/GBL0には、各メモリブロックBK毎に、入力回路10.0が配置される。
負荷回路20.0の動作について簡単に説明する。前述したように、入力回路10.0により、対応するビット線対の電位差に応じて、グローバルビット線GBL0とグローバルビット線/GBL0との間に微小な電位差が生じる。負荷回路20.0は、この微小な電位差を広げる。
図5は、本発明の実施の形態1における負荷回路20と各メモリブロックBKにおける入力回路10との関係を示す図である。図5に示すように、各メモリブロックBKは、負荷回路20を共有する。
各メモリブロックBKにおける入力回路10はそれぞれ、対応する活性化回路から出力されるブロック対応センスアンプ活性化信号S(0)、S(1)、…、S(i)に応答して活性状態になる。
負荷回路20はそれぞれ、トランスファゲート周辺回路6の入力ノード近傍において、対応するグローバルビット線対GBLおよび/GBLに接続されている。
各メモリブロックBKごとにカラムセンスアンプの入力部分(入力回路10)を置き、さらに各メモリブロック間でカラムセンスアンプの負荷部分(負荷回路20)を共用する。これにより、図27に示す従来のカラムセンス方式SRAM8000に比べて、カラムセンスアンプの負荷回路の数が大幅に減少する。
なお、入力回路10は、NMOSトランジスタで、負荷回路20は、PMOSトランジスタでそれぞれ構成される。
図6(A)および(B)は、本発明の実施の形態1におけるメモリブロックBKを中心とした構造を説明するための図である。図6(A)は、従来のカラムセンス方式SRAM9000におけるメモリブロックの構成を、図6(B)は、本発明の実施の形態1における半導体記憶装置1000におけるメモリブロックの構成をそれぞれ示している。
図6(A)および(B)において、記号36は、メモリセルの領域を、記号38.1、および38.2は、カラムセンスアンプの入力部(入力回路10)を、記号40.1は、カラムセンスアンプの負荷部(負荷回路20)を、それぞれ表している。
メモリセルMCとして、図25に示すTFT負荷型メモリセルまたは図26に示す高抵抗負荷型メモリセルを使用する。この場合、メモリセルMC(図6(A)および(B)における記号36)は、Pウェル領域に形成される。
図6(A)を参照して、従来のカラムセンス方式SRAM9000では、メモリブロックに入力部と負荷部とを設ける。この場合、入力部は、NMOSトランジスタで構成され、負荷部は、PMOSトランジスタで構成されるため、入力部38.1と負荷部40.1との間には、ラッチアップ防止のためのPウェル/Nウェル境界領域を設ける必要がある。
一方、本発明の実施の形態1における半導体記憶装置1000では、メモリブロックは、負荷部40.1を含まない。したがって、負荷部40.1の分だけメモリブロックの面積が縮小される。さらに、入力部38.2には、ラッチアップ防止のためのPウェル/Nウェル境界領域を設ける必要がない。このため、本発明の実施の形態1における半導体記憶装置1000によれば、従来のカラムセンス方式SRAM9000と比べて、チップ面積を大幅に低減することができる。
さらに、本発明の実施の形態1における各メモリブロックの構造について、図7および図8を用いて詳しく説明する。
図7は、本発明の実施の形態1におけるメモリブロックの主要部の構造を示す平面図である。
図7において、ビット線対BITおよびビット線/BITは、1層目のメタル配線(記号81.1および81.2)で形成し、グローバルビット線GBL(記号82.1)、グローバルビット線/GBL(記号82.2)、Yアドレス信号/Yを伝送するYデコード線(記号84)、およびメインアドレス信号/MAINを伝送するメインワード線(記号85)を2層目のメタル配線で形成する。2層目のメタル配線のそれぞれは、1層目のメタル配線に立体的に交差するように配置する。
なお、記号86は、1層目のメタル配線と2層目のメタル配線とをつなぐコンタクトホールに該当する。ビット線BITの引出線(記号83.1)およびビット線/BITの引出線(記号83.2)は、二層目のメタル配線で形成する。
さらに、図8は、図7に示すビット線にそって切断した断面図であって、メモリセルMCとして、図26に示す高抵抗負荷型メモリセルを使用した場合を示している。
図8において、基板上90に、所定の間隔を隔てて、拡散領域91.1、91.2および91.3を形成する。
拡散領域91.2および91.3を挟む領域の上に、1層目のポリシリコン領域92.2を形成する。領域92.2は、NMOSトランジスタN111のゲート電極につながるワード線WLに相当する。さらに、隣接部に1層目のポリシリコン領域93を形成する。領域93は、NMOSトランジスタN112のゲート電極に相当する。なお、拡散領域91.1および91.2を挟む領域の上には、1層目のポリシリコン領域92.1を形成する。領域92.1は、隣接するメモリセルMCにつながるワード線WLに相当する。
2層目のポリシリコン94.2を介して、高抵抗領域95を形成する。領域95は、抵抗R101に相当する。一方、拡散領域91.2の上には、プラグ96を形成する。
プラグ96の上方には、一層目のメタル配線81.1であるビット線BITを形成する。さらに、一層目のメタル配線81.1からの引出線を2層目のメタル配線83.1で、グローバルビット線GBL等を2層目のメタル配線82.1、…で形成する。
次に、図2に示すトランスファゲートTGの構成について図9を用いて説明する。図9は、図2に示すトランスファゲートTGの具体的構成の一例を示す回路図であり、代表的にグローバルビット線対GBLnおよび/GBLnに接続されるトランスファゲートTGnの構成を示している。その他のトランスファゲートTGは、図9に示すトランスファゲートTGnと同じ構成である。
図9に示すトランスファゲートTGnは、NMOSトランジスタN4およびN5、PMOSトランジスタP5およびP6、ならびにインバータ回路55、56および57を含む。
NMOSトランジスタN4およびPMOSトランジスタP5は、対応するグローバルビット線/GBLnとデータ入出力線/IOとの間に接続される。NMOSトランジスタN5およびPMOSトランジスタP6は、対応するグローバルビット線GBLnとデータ入出力線IOとの間に接続される。NMOSトランジスタN4およびN5のそれぞれのゲート電極は、対応するYアドレス信号Ynを受ける。インバータ回路55は、Yアドレス信号Ynを入力に受ける。インバータ回路55の出力ノードは、PMOSトランジスタP5およびP6ならびにインバータ回路56の入力ノードと接続される。インバータ回路56の出力ノードは、インバータ回路57の入力ノードと接続される。インバータ回路57からは、入力されたYアドレス信号Ynを反転したYアドレス信号/Ynが出力される。
読出動作時、Yアドレス信号YnがHレベルに立上がると、NMOSトランジスタN4およびN5が導通状態となり、グローバルビット線対GBLnおよび/GBLnのそれぞれの信号が、データ入出力線対IOおよび/IOにそれぞれ出力される。
書込動作時、Yアドレス信号YnがHレベルに立上がると、NMOSトランジスタN4およびN5が導通状態となり、データ入出力線対IOおよび/IO上のそれぞれのデータが、グローバルビット線対GBLnおよび/GBLnにそれぞれ伝送される。
次に、図2に示すセンスアンプSA1の構成について、図10を用いて説明する。図10は、図2に示すセンスアンプSA1の具体的構成の一例を示す回路図である。
図10に示すセンスアンプSA1は、NMOSトランジスタN6,N7,N8,N9,N10およびN11、ならびにPMOSトランジスタP7,P8,P9およびP10を含む。
センスアンプSA1は、カレントミラー形の差動増幅器から構成される。PMOSトランジスタP7およびNMOSトランジスタN6は、電源電位とNMOSトランジスタN8の一方の導通端子との間に直列に接続される。PMOSトランジスタP8およびNMOSトランジスタN7は、電源電位とNMOSトランジスタN8の一方の導通端子との間に直列に接続される。NMOSトランジスタN8の他方の導通端子は、接地電位と接続される。
PMOSトランジスタP9およびNMOSトランジスタN9は、電源電位とNMOSトランジスタN11の一方の導通端子との間に直列に接続される。PMOSトランジスタP10およびNMOSトランジスタN10は、電源電位とNMOSトランジスタN11の一方の導通端子との間に直列に接続される。NMOSトランジスタN11の他方の導通端子は、接地電位と接続される。
NMOSトランジスタN8およびN11のそれぞれのゲート電極は、センスアンプ活性化信号SE2を受ける。NMOSトランジスタN6およびN9のそれぞれのゲート電極は、データ入出力線/IOと接続される。NMOSトランジスタN7およびN11のそれぞれのゲート電極は、データ入出力線IOと接続される。
PMOSトランジスタP7およびP8のそれぞれのゲート電極は、PMOSトランジスタP8とNMOSトランジスタN7との接続ノードに接続される。PMOSトランジスタP9およびP10のそれぞれのゲート電極は、PMOSトランジスタP9とNMOSトランジスタN9との接続ノードに接続される。PMOSトランジスタP7とNMOSトランジスタN6との接続ノードから、増幅された信号SO1が出力される。また、PMOSトランジスタP10とNMOSトランジスタN10との接続ノードから、反転信号/SO1が出力される。
これにより、センスアンプSA1は、データ入出力線対IOおよび/IOのそれぞれの電位差を増幅して、信号SO1およびこれを反転した信号/SO1を出力する。
次に、図2に示すセンスアンプSA2の構成について、図11を用いて説明する。図11は、図2に示すセンスアンプSA2の具体的構成の一例を示す回路図である。
図11に示すセンスアンプSA2は、NMOSトランジスタN12,N13,N14,N15およびN16、ならびにPMOSトランジスタP11,P12,P13およびP14を含む。
PMOSトランジスタP11およびP12ならびにNMOSトランジスタN12,N13およびN14は、差動増幅器を構成する。PMOSトランジスタP11およびNMOSトランジスタN12は、電源電位とNMOSトランジスタN14の一方の導通端子との間に直列に接続される。PMOSトランジスタP12およびNMOSトランジスタN13は、電源電位とNMOSトランジスタN14の一方の導通端子との間に直列に接続される。
NMOSトランジスタN14の他方の導通端子は接地電位と接続される。NMOSトランジスタN12のゲート電極は、センスアンプSA1から出力される信号SO1を受け、NMOSトランジスタN13のゲート電極は、センスアンプSA1から出力される反転信号/SO1を受ける。NMOSトランジスタN14のゲート電極は、センスアンプ活性化信号SE3を受ける。PMOSトランジスタP11およびP12のそれぞれのゲート電極は、PMOSトランジスタP12とNMOSトランジスタN13との接続ノードに接続される。
PMOSトランジスタP13、NMOSトランジスタN15およびN16は、電源電位と接地電位との間に直列に接続される。NMOSトランジスタN16のゲート電極は、センスアンプ活性化信号SE3を受ける。NMOSトランジスタN15のゲート電極は、センスアンプSA1から出力される反転信号/SO1を受ける。PMOSトランジスタP13のゲート電極は、PMOSトランジスタP11とNMOSトランジスタN12との接続ノードと接続される。PMOSトランジスタP14は、電源電位とPMOSトランジスタP13とNMOSトランジスタN15との接続ノードに接続される。この接続ノードから、信号SO2が出力される。なおPMOSトランジスタP14のゲート電極は、センスアンプ活性化信号SE3を受ける。
次に、図1に示すデコーダ2の構成について、図12を用いて説明する。図12は、図1に示すデコーダ2の具体的構成の一例を示すブロック図である。図12に示すように、デコーダ2は、メインデコーダ70、Xデコーダ群72、Yデコーダ74およびブロックセレクタ78を含む。
メインデコーダ70は、入出力周辺回路4から受けるアドレス信号に応答して、メインアドレス信号/MAIN0、/MAIN1、…を出力する。
Xデコーダ群72は、入出力周辺回路4から受けるアドレス信号に応答して、Xアドレス信号X0、/X0、…を出力する。
Yデコーダ74は、入出力周辺回路4から受けるアドレス信号に応答して、Yアドレス信号Y0、Y1、…を出力する。ブロックセレクタ78は、入出力周辺回路4から受けるアドレス信号に応答して、各メモリブロックBK1、BK2に対応するブロック選択信号BS0、BS1、…を出力する。
次に、図12のデコーダ2に含まれるメインデコーダ70の構成について、図13を用いて説明する。図13は、図12に示すデコーダ2に含まれるメインデコーダ70の具体的構成の一例を示す図である。
図13に示すメインデコーダ70は、アドレス信号に応答して、選択するメモリセルの上位アドレス信号に対応するメインアドレス信号/MAIN0、/MAIN1、…をLレベルの活性状態とする。
図13に示すメインデコーダ70は、複数のNAND回路60.0、60.1、…、複数のインバータ回路61.0、61.1、…、および複数のインバータ回路62.0、62.1、…を含む。
インバータ回路61.0、61.1、…およびインバータ回路62.0、62.1、…のそれぞれは、NAND回路60.0、60.1、…のそれぞれに対応して設けられる。
NAND回路60.0、60.1、…のそれぞれは、図1に示す入出力周辺回路4からアドレス信号を受ける。インバータ回路61.0、…のそれぞれは、対応するNAND回路60.0、…から出力される信号を反転して出力する。インバータ回路62.0、62.1、…のそれぞれは、対応するインバータ回路61.0、61.1、…から出力される信号を反転して、メインアドレス信号/MAIN0、/MAIN1、…を出力する。
メインアドレス信号/MAINのそれぞれは、メインワード線を介して、各メモリブロックBKに伝送される。
次に、図12に示すデコーダ2に含まれるXデコーダ群72の構成について、図14を用いて説明する。図14は、図12に示すデコーダ2に含まれるXデコーダ群72の主要部の具体的構成の一例を示す図である。
図11に示す回路は、Xデコーダ群72に含まれるメモリブロックBK0に対応するXデコーダ72.0である。他のメモリブロックBKに対応するXデコーダは、図14に示す回路と同様の構成とする。
図12に示すXデコーダ72.0は、複数のインバータ回路63.1,63.2,63.3,63.4、複数のインバータ回路64.1,64.2,64.3,64.4、複数のインバータ回路65.1,65.2,65.3,65.4、複数のインバータ回路66.1,66.2,66.3,66.4、インバータ回路67、負論理のNOR回路(ゲート回路)68.1,68.2,68.3,68.4を含む。
インバータ回路67は、対応するブロック選択信号BS0を入力に受けこれを反転する。インバータ回路63.1、…は、それぞれ対応するアドレス信号を入力に受ける。
ゲート回路68.1、…のそれぞれは、インバータ回路63.1、…のそれぞれに対応して設けられる。ゲート回路68.1、…のそれぞれは、反転したブロック選択信号BS0と対応するインバータ回路63.1、…から出力される信号を入力に受ける。
インバータ回路64.1、…のそれぞれは、ゲート回路68.1、…のそれぞれに対応して設けられる。インバータ回路64.1、…のそれぞれは、対応するゲート回路68.1、…の出力を反転して出力する。
インバータ回路65.1、…のそれぞれは、インバータ回路64.1、…のそれぞれに対応して設けられる。インバータ回路65.1、…のそれぞれは、対応するインバータ回路64.1、…の出力を反転して出力する。
インバータ回路66.1、…のそれぞれは、インバータ回路65.1、…のそれぞれに対応して設けられる。インバータ回路66.1、…のそれぞれは、対応するインバータ回路65.1、…の出力を反転して出力する。
図12においては、インバータ回路66.1からXアドレス信号X0が、インバータ回路66.2から反転Xアドレス信号/X0が、インバータ回路66.3からXアドレス信号X1が、インバータ回路66.3から反転Xアドレス信号/X1がそれぞれ出力される。
次に、本発明の実施の形態1における半導体記憶装置1000の動作について説明する。
一例として、図3におけるメモリブロックBKiについて、ワード線WL0とビット線対BITi0および/BITi0との交差部におけるメモリセルMCからHレベルのデータを読出す場合を説明する。なお、全てのビット線対BITおよび/BIT、ならびに全てのグローバルビット線対GBLおよび/GBLは、予め同電位にイコライズされている。
外部から入力されるアドレス信号に応答して、対応するブロック選択信号BSiがHレベル、Xアドレス信号X0およびメインアドレス信号/MAIN0がともにLレベルの状態となる。これにより、ワード線WL0がHレベルの状態に立上がる。
ワード線WL0に接続される複数のメモリセルMCから、対応するビット線対BITi0および/BITi0にデータが出力される。ビット線対BITi0に対して、ビット線対/BITi0の電位が若干低くなり、ビット線BITi0とビット線/BITi0との間に電位差が生じる。
ブロック選択信号BSiおよびセンスアンプ活性化信号SE1により、活性化回路34からHレベルのブロック対応センスアンプ活性化信号S(i)が出力される。これにより、ブロックBKiにおける全ての入力回路10において、NMOSトランジスタN3が導通状態となる。
外部から入力されるアドレス信号に応答して、選択された列に対応するYアドレス信号Y0がHレベルの状態になる。トランスファゲートTG0を介して、LレベルのYアドレス信号/Y0が出力される。それ以外のYアドレス信号/Yは、Hレベルの状態にある。
メモリブロックBKiにおける入力回路10.0により、対応するグローバルビット線/GBL0の電位が、対応するグローバルビット線GBL0の電位に対して低くなる。負荷回路20.0は、この電位差を広げる。
入力回路10.0と負荷回路20.0とに従い、グローバルビット線GBL0および/GBL0におけるそれぞれの信号の振幅は、ビット線対BITi0および/BITi0よりも大きく増幅される。
なお、その他の非選択の列に対応するグローバルビット線対GBLおよび/GBLの電位に変化はない。
続いて、増幅されたグローバルビット線対GBL0および/GBL0上のデータは、トランスファゲートTG0を介して、データ入出力線対IOおよび/IOに伝送される。データ入出力線対IOおよび/IO上のデータは、センスアンプSA1およびSA2で増幅されて、図1に示す入出力周辺回路4を介してデバイス外部に出力される。
このように、本発明の実施の形態1における半導体記憶装置1000によれば、カラムセンス方式をとるため、メモリセルが駆動するのは、それ自身が接続されるビット線対のみであり、グローバルビット線対以降の配線を駆動する必要がない。したがって、ビット線対上の信号の振幅は速くなり、データの読出を高速に行なうことができる。
さらに、従来の半導体記憶装置8000(図23)では、メモリセルアレイとデータ入出力線対との間に設けられる素子数が、インバータ回路とトランジスタとを併せて、合計6素子であるのに対して、本発明の実施の形態1における半導体記憶装置1000では、3素子のNMOSトランジスタとトランスファゲートTGとで構成されるため、ほぼ同じ面積でカラムセンス方式を用いることができる。
また、従来のカラムセンス方式の半導体記憶装置9000(図27)では、2素子(PMOSトランジスタ)、3素子(NMOSトランジスタ)および書込用のトランスファゲートを必要とするのに対して、本発明の実施の形態1における半導体記憶装置1000は、より小さな面積でカラムセンスアンプを構成することができることになる。
さらに、近年の微細化プロセスを用いたメモリセルでは、非常に小さな異物でもショートしてしまう。たとえば、本発明の実施の形態1における半導体記憶装置1000では、メモリセルアレイ上の2層目のメタル配線は、メインワード線が(m+1)÷4本、ビット線とグローバルビット線が(n+1)×2本、そしてYデコード線が(n+1)本必要となる。全部の配線の合計数は、式(1)に示す値となる。
(m+1)/4+(n+1)×4+(n+1)
=(m+1)/4+(n+1)×5 …(1)
ここで、低消費SRAMの場合には、通常、512ロウ×128カラム(m=511,n=127)で構成されるため、配線数が768本となる。
これをメモリセル1ビット分の幅に換算すると、768/512=1.5本となる。近年の微細化プロセスを用いたSRAMのメモリセルサイズは3um程度と非常に小さい。このため3umの幅に1.5本、すなわち2umに1本の割合で2層のメタルを配線することになるが、2層目のメタルにとっては非常に厳しいピッチとなっている。この結果、小さな異物であってもショートしてしまい歩留りを下げることになる。
たとえば、図15に示すように、回路内に異物が混入した場合を考える。図15は、本発明の実施の形態1における構造の効果を説明するための図である。図15に示すようにビット線対BITおよび/BITに対応する入力回路20において、高抵抗の異物(図15における記号89)が混入した結果、ビット線BITの引出線とYアドレス信号/Yを伝送するYデコード線間が結合状態になることが考えられる。
この場合、ショートの抵抗が高い場合は回路の動作に支障はないが、低消費電力を達成するためには、高抵抗異物を介して流れる電流であってもスタンバイ電流不良となってしまう。
これに対して、本発明の実施の形態1では、ビット線対を1層目のメタル配線で形成し、さらにグローバルビット線対、Yデコード線をそれぞれ2層目のメタル配線で形成する。そして、さらにタンバイ時(非動作時)には、2層目のメタル配線がすべて同電位、たとえば本発明の実施の形態1の場合においては、すべてHレベルとする。
これにより、図15に示すように配線間に高抵抗異物が混入した場合であっても、スタンバイ電流を抑制し歩留りを抑えることが可能となる。
[実施の形態2]
本発明の実施の形態2におけるカラムセンスアンプ対応の入力回路および負荷回路について図16を用いて説明する。
図16は、本発明の実施の形態2におけるカラムセンスアンプ対応の入力回路の具体的構成の一例を示す図であり、代表例としてグローバルビット線対GBL0および/GBL0に対応するメモリブロックBKiにおける入力回路12.0を示している。参考のため負荷回路20.0との関係を記載する。なお、その他の入力回路は、図16に示す構成と同じである(以下、総称的に入力回路12と称す)。
本発明の実施の形態2においては、本発明の実施の形態1における入力回路10に代わって、図16に示す入力回路12を用いる。
図16に示す本発明の実施の形態2における入力回路12.0は、NMOSトランジスタN20,N21,N22およびN23を含む。
NMOSトランジスタN20およびN21は、対応するグローバルビット線/GBL0と対応するYアドレス信号/Y0を伝送するYデコード線との間に直列に接続される。
NMOSトランジスタN22およびN23は、対応するグローバルビット線GBL0と対応するYデコード線との間に直列に接続される。
NMOSトランジスタN21およびN23のそれぞれのゲート電極は、対応するブロック対応センスアンプ活性化信号S(i)を受ける。
NMOSトランジスタN22のゲート電極は、対応するビット線/BITi0と接続される。NMOSトランジスタN20のゲート電極は、対応するビット線BITi0と接続される。
図3に示す入出力回路10のそれぞれは、NMOSトランジスタN3が回路自体の活性化/非活性化を制御する。したがって、動作時にグローバルビット線GBL0および/GBL0に信号が出力され、たとえばグローバルビット線/GBL0の電位下がったとする。この場合、対応するビット線対BITi0および/BITi0の電位差は、微小であり、これらに接続されるトランジスタ(N1およびN2)はいずれもオン状態となっている。すなわち、グローバルビット線GBL0および/GBL0同士がショートした状態になっている。このため、グローバルビット線GBL0の電位までもが下がってしまう場合がある。
一方で、図16に示す入力回路12の場合、ビット線のそれぞれに対して、ブロック対応センスアンプ活性化信号を受けるトランジスタ(NMOSトランジスタN21およびN23)を設けることにより、グローバルビット線同士がショート状態になることを防ぐことができる。これにより、漏れ電流を防ぐことができる。
[実施の形態3]
本発明の実施の形態3におけるカラムセンスアンプ対応の入力回路および負荷回路について図17を用いて説明する。
図17は、本発明の実施の形態3におけるカラムセンスアンプ対応の負荷回路の具体的構成の一例を示す図であり、代表例としてグローバルビット線対GBL0および/GBL0に対応する負荷回路22.0を示している。参考のため入力回路10.0との関係を記載する。なお、その他の負荷回路は、図17に示す構成と同じである(以下、総称的に負荷回路22と称す)。
本発明の実施の形態3においては、本発明の実施の形態1における負荷回路20に代わって、図17に示す負荷回路22を用いる。
図17に示すように、本発明の実施の形態3における負荷回路22.0は、PMOSトランジスタP20およびP21を含む。PMOSトランジスタP20は、電源電位と対応するグローバルビット線/GBL0との間に接続される。PMOSトランジスタP21は、電源電位と対応するグローバルビット線GBL0との間に接続される。PMOSトランジスタMOSトランジスタP20のゲート電極は、グローバルビット線/GBL0と接続される。PMOSトランジスタP21のゲート電極は、グローバルビット線/GBL0と接続される。
本発明の実施の形態1で説明したように、負荷回路20は、4素子のトランジスタから構成されるが、図17に示す負荷回路22は、2素子のトランジスタから構成される。したがって、負荷部分のトランジスタの数を減らすことができるため、全体のレイアウト面積を削減することができる。
[実施の形態4]
本発明の実施の形態4におけるカラムセンスアンプ対応の入力回路および負荷回路について図18を用いて説明する。
図18は、本発明の実施の形態4におけるカラムセンスアンプ対応の入力回路および負荷回路の具体的構成の一例を示す図であり、代表例としてグローバルビット線対GBL0および/GBL0に対応するメモリブロックBKiにおける入力回路14.0、および負荷回路24.0を示している。なお、その他の負荷回路は、図18に示す構成と同じである(以下、総称的に負荷回路24と称す)。また、その他の入力回路は、図18に示す構成と同じである(以下、総称的に入力回路14と称す)。
本発明の実施の形態4においては、本発明の実施の形態1における負荷回路20に代わって、図18に示す負荷回路24を、入力回路12に代わって図18に示す入力回路14を用いる。
図18に示す入力回路14.0は、NMOSトランジスタN24、N25およびN26を含む。NMOSトランジスタN24は、対応するグローバルビット線/GBL0とNMOSトランジスタN26の一方の導通端子との間に接続される。NMOSトランジスタN25は、対応するグローバルビット線GBL0とNMOSトランジスタN26の一方の導通端子との間に接続される。NMOSトランジスタN26の他方の導通端子は、接地電位に接続される。
NMOSトランジスタN26は、そのゲート電極にブロック対応センスアンプ活性化信号S(i)を受ける。NMOSトランジスタN24のゲート電極は、対応するビット線/BITi0が、NMOSトランジスタN25のゲート電極は、対応するビット線/BITi0がそれぞれ接続される。
図18に示す負荷回路24.0は、PMOSトランジスタP22,P23およびP24を含む。PMOSトランジスタP23は、PMOSトランジスタP22の一方の導通端子と対応するグローバルビット線/GBL0との間に接続される。PMOSトランジスタP24は、PMOSトランジスタP22の一方の導通端子と対応するグローバルビット線GBL0との間に接続される。PMOSトランジスタP22の他方の導通端子は電源電位と接続される。
PMOSトランジスタP22のゲート電極は、対応するYアドレス信号/Y0を伝送するYデコード線と接続される。PMOSトランジスタP23のゲート電極は、対応するグローバルビット線GBL0と接続され、PMOSトランジスタP24のゲート電極は、対応するグローバルビット線/GBL0と接続される。
すなわち、負荷回路24の側に、Yアドレス信号を伝送するYデコード線を備える。これによりYデコード線を各メモリブロックBKにまで延ばす必要がなく、配線層を減らし歩留りを下げることを抑制することができるようになる。
[実施の形態5]
本発明の実施の形態5におけるカラムセンスアンプ対応の入力回路および負荷回路について図19を用いて説明する。
図19は、本発明の実施の形態5におけるカラムセンスアンプ対応の入力回路の具体的構成の一例を示す図であり、代表例としてグローバルビット線対GBL0および/GBL0に対応するメモリブロックBKiにおける入力回路16.0を示している。なお、参考のため負荷回路24.0との関係を記載する。その他の入力回路の構成も、図19に示す構成と同じである(以下、総称的に入力回路16と称す)。
本発明の実施の形態5においては、本発明の実施の形態1における負荷回路20に代わって図19に示す負荷回路24を、入力回路10に代わって図19に示す入力回路16を用いる。
図19に示す入力回路16.0は、NMOSトランジスタN27,N28,N29およびN30を含む。NMOSトランジスタN27およびN28は、対応するグローバルビット線/GBL0と接地電位との間に直列に接続される。NMOSトランジスタN29およびN30は、対応するグローバルビット線GBL0と接地電位との間に直列に接続される。
NMOSトランジスタN28およびN30のそれぞれのゲート電極は、ブロック対応センスアンプ活性化信号S(i)を受ける。NMOSトランジスタN27のゲート電極は、対応するビット線BITi0と接続され、NMOSトランジスタN29のゲート電極は、対応するビット線/BITi0と接続される。
このように、ビット線のそれぞれに対応してブロック対応センスアンプ活性化信号を受けるトランジスタ(NMOSトランジスタN28およびN30)を設けることにより、グローバルビット線同士のショートを回避することができる。
さらに、負荷回路24側で、Yアドレス信号を受けるようにするため、Yデコード線を短くすることが可能となる。これにより、配線数を減らして歩留りの低下を防止することができる。
[実施の形態6]
本発明の実施の形態6におけるカラムセンスアンプ対応の入力回路および負荷回路について図20を用いて説明する。
図20は、本発明の実施の形態6におけるカラムセンスアンプ対応の入力回路および負荷回路の具体的構成の一例を示す図であり、代表例としてグローバルビット線対GBL0および/GBL0に対応するメモリブロックBKiにおける入力回路18.0、および負荷回路26.0を示している。
なお、その他の入力回路の構成も、図20に示す入力回路18.0と同じ構成である(以下、総称的に入力回路18と称す)。また、その他の負荷回路の構成も、図20に示す負荷回路26.0と同じ構成である(以下、総称的に負荷回路26と称す)。
本発明の実施の形態6においては、本発明の実施の形態1における負荷回路20に代わって図20に示す負荷回路26を、入力回路10に代わって図20に示す入力回路18を用いる。
図20に示す入力回路18.0は、NMOSトランジスタN34,N35,N36およびN37を含む。NMOSトランジスタN34およびN35は、電源電位と対応するグローバルビット線/GBL0との間に直列に接続される。NMOSトランジスタN36およびN37は、電源電位と対応するグローバルビット線GBL0と間に直列に接続される。
NMOSトランジスタN35およびN37のそれぞれのゲート電極は、ブロック対応センスアンプ活性化信号S(i)を受ける。NMOSトランジスタN34のゲート電極は、対応するビット線BITi0と接続され、NMOSトランジスタN37のゲート電極は、対応するビット線/BITi0と接続される。
図20に示す負荷回路26.0は、NMOSトランジスタN31,N32およびN33を含む。NMOSトランジスタN33のゲート電極は、対応するYアドレス信号Y0を受ける。NMOSトランジスタN31およびN32は、クロスカップリング形の負荷回路を構成する。
NMOSトランジスタN32の一方の導通端子およびNMOSトランジスタN31のゲート電極は、対応するグローバルビット線GBL0に接続される。NMOSトランジスタN31の一方の導通端子およびNMOSトランジスタN32のゲート電極は、対応するグローバルビット線/GBL0に接続される。
このように、ビット線のそれぞれに対応してブロック対応センスアンプ活性化信号を受けるトランジスタ(NMOSトランジスタN35およにN37)を設けることにより、グローバルビット線同士のショートを回避することができる。
さらに、負荷回路26側で、Yアドレス信号を受けるようにするため、Yデコード線を短くすることが可能となる。これにより、配線数を減らして歩留りの低下を防止することができる。
[実施の形態7]
本発明の実施の形態7における半導体記憶装置について図21を用いて説明する。なお、本発明の実施の形態7における半導体記憶装置の全体構成は、図1に示す半導体記憶装置1000と同じである。
図21は、本発明の実施の形態7における半導体記憶装置の主要部の構成を示す図であり、代表例として、メモリブロックBK0およびその周辺の回路を示している。なお、その他の図示しないメモリブロックBKおよびその周辺の回路についても、同様の構成とする。
図21において、本発明の実施の形態7における半導体記憶装置は、複数のメモリセルMC、複数のビット線対BIT0および/BIT0、…、複数のワード線WL0、ならびにワードドライバ32から構成されるメモリブロックBK0を含む。
ビット線対BIT0および/BIT0は、グローバルビット線対GBL0および/GBL0と対応関係にある。ワードドライバ32は、実施の形態1で説明したように、対応するメインアドレス信号/MAIN0、…および後述するXデコーダ72.0から受ける信号に応答して、複数のワード線の中から、1のワード線を選択状態にする。
図21において、本発明の実施の形態7における半導体記憶装置はさらに、ブロック制御回路130、プリチャージ回路131、カラムセンスアンプ入力部132、およびNMOS負荷回路133を含む。
ブロック制御回路130は、Xデコーダ72.0(図14参照)、PMOSトランジスタP40、書込用ブロック選択信号発生回路140、読出用ブロック選択信号発生回路141を含む。
Xデコーダ72.0は、図14で説明したように、下位の行アドレス信号を発生する。PMOSトランジスタP40は、ビット線対BIT0および/BIT0をイコライズするための素子であって、対応するブロック選択信号BS0とイコライズ制御信号/BLEQとに応答して、ビット線対BIT0および/BIT0を同電位とする。
書込用ブロック選択信号発生回路140は、ブロック選択信号BS0に対応する信号と書込動作を指定する書込制御信号/WEとを入力に受けて、後述する書込用トランスファゲート142を活性化する書込用ブロック選択信号BS(W)を出力する。
動作電流低減のために、図示しないATD回路から出力されるセンスアンプ活性化信号/SE1とブロック選択信号BS0との論理をとることにより、読出用ブロック選択信号BS(R)を発生させる。
読出用ブロック選択信号発生回路141は、ブロック選択信号BS0に対応する信号とカラムセンスアンプ活性化信号/SE1とを入力に受けて、後述するカラムセンスアンプ対応の入力回路を活性化する読出用ブロック選択信号BS(R)を出力する。
カラムセンスアンプ入力部132は、書込用トランスファゲート142および入力回路12.0(図16参照)を含む。
書込用トランスファゲート142は、NMOSトランジスタN40およびN41で構成される。NMOSトランジスタN40およびN41のそれぞれのゲート電極は、書込用ブロック選択信号BS(W)を受ける。NMOSトランジスタN40およびN41により、対応するグローバルビット線対GBL0および/GBL0から対応するビット線対BIT0および/BIT0に信号が伝送される。
入力回路12.0は、読出用ブロック選択信号BS(R)に応答して活性状態となり、対応するビット線対BIT0および/BIT0の電位に基づき、対応するグローバルビット線対GBL0および/GBL0の電位を変化させる。
NMOS負荷回路133は、NMOSトランジスタN42およびN43で構成される。NMOSトランジスタN42およびN43のそれぞれのゲート電極は、反転書込用ブロック選択信号/BS(W)を受ける。NMOSトランジスタN42およびN43により、対応するビット線対BIT0および/BIT0に電源電位が供給される。
プリチャージ回路131は、イコライズ信号/BLEQに対応する信号を受けて、ビット線対BIT0および/BIT0をプリチャージする。読出動作におけるPMOSクロスカップルで構成されるビット線負荷の効きめをよくするため、ビット線対BIT0および/BIT0をイコライズ信号/BLEQで中間電位にプリチャージする。
プリチャージ回路131は、ビット線負荷であるクロスカップル型のPMOSトランジスタP41およびP42を含む。ビット線負荷をPMOSクロスカップリングで構成されるため、書込用トランスファゲート142をNMOSトランジスタで構成する。これにより、ビット線対BIT0または/BIT0の一方がLレベルになれば、他方は、自動的にHレベルに設定される。
なお、反転書込出用ブロック選択信号/BS(W)に応答して制御されるNMOS負荷回路133は、読出動作時において、対応するビット線対BIT0および/BIT0が開き過ぎて、誤書込を起こす危険性のあるLレベルの電位が、ビット線対BIT0および/BIT0上に出るのを防いでいる。
また、書込動作時において、NMOS負荷回路133をオフ状態とすることで、対応するビット線対BIT0または/BIT0の電位が確実に0Vまで落ちるようにする。
次に、図21に対応する1I/Oに対するトランスファゲート周辺回路の構成について、図22を用いて説明する。
図22は、本発明の実施の形態7における1I/Oにおけるトランスファゲート周辺回路について説明するための図である。図22の回路は、複数のデータ入出力ピンにおける1のデータ入出力ピンに対応するものである。
図22を参照して、グローバルビット線対GBL0および/GBL0とYアドレス信号/Y0を伝送するYデコード線(/Y0と記す)、グローバルビット線対GBL1および/GBL1とYアドレス信号/Y1を伝送するYデコード線(/Y1と記す)とが対応関係にある。
グローバルビット線対GBL0および/GBL0には、イコライズ回路150.0が、グローバルビット線対GBL1および/GBL1には、イコライズ回路150.1がそれぞれ接続されている。イコライズ回路150.0および150.0は、イコライズ信号/BLEQに応答して活性化する。
また、グローバルビット線対GBL0および/GBL0には、カラムセンスアンプ対応の負荷回路152.0が、グローバルビット線対GBL1および/GBL1には、カラムセンスアンプ対応の負荷回路152.1がそれぞれ接続されている。負荷回路152.0および152.1の構成は、図16において説明したとおりである。なお、負荷回路152.0および152.1はそれぞれ、負荷回路20と異なり、書込制御信号/WEに応答して活性化する。
さらに、グローバルビット線対GBL0および/GBL0には、クランプ回路151.0が、グローバルビット線対GBL1および/GBL1には、クランプ回路151.2がそれぞれ接続されている。
クランプ回路151.0は、対応するYデコード線/Y0の電位に応答して、非選択時に、対応するグローバルビット線対GBLおよび/GBL0をHレベルに固定する。
クランプ回路151.1は、対応するYデコード線/Y1の電位に応答して、非選択時に、対応するグローバルビット線対GBL1および/GBL1をHレベルに固定する。
グローバルビット線対GBL0および/GBL0は、トランスファゲート153.0を介して、データ入出力線対IOnおよび/IOnと接続される。グローバルビット線対GBL1および/GBL1は、トランスファゲート153.1を介して、データ入出力線対IOnおよび/IOnと接続される。データ入出力線対IOnおよび/IOnには、さらにセンスアンプ・書込回路154が接続される。
このように、カラムセンスアンプの負荷回路をメモリブロックで共有することにより、高速動作を実現するとともに、チップ面積を縮小することができる。
また、カラムセンスアンプの入力回路において、各ビット線毎に制御トランジスタを設けることで、グローバルビット線同士がショート状態になることを防ぎ、漏れ電流を防ぐことができる。
1 メモリセルアレイ、2 デコーダ、4 入出力周辺回路、6 トランスファゲート周辺回路、10,12,14,16,18 入力回路、20,22,24,26,152 負荷回路、32 ワードドライバ、34 活性化回路、70 メインデコーダ、72 Xデコーダ、74 Yデコーダ、78 ブロックセレクタ、130 ブロック制御回路、131 プリチャージ回路、132 カラムセンスアンプ入力部、133 NMOS負荷回路、140 書込用ブロック選択信号発生回路、141 読出用ブロック選択信号発生回路、142 書込用トランスファゲート、150 イコライズ回路、151 クランプ回路、TG トランスファゲート、IO,/IO データ入出力線、SA1, SA2 センスアンプ、WL ワード線、BIT,/BIT ビット線、GBL,/GBL グローバルビット線、1000 半導体記憶装置。