JP3296142B2 - 半導体メモリ - Google Patents
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- 239000000428 dust Substances 0.000 description 31
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Description
【０００１】
【産業上の利用分野】本発明は、コラム毎に設けられて
いるセンスアンプの選択を行うためのコラム選択信号線
間に、センスアンプを駆動するセンスアンプ駆動回路に
電源電圧を供給するための電源線を配線してなる半導体
メモリに関する。
いるセンスアンプの選択を行うためのコラム選択信号線
間に、センスアンプを駆動するセンスアンプ駆動回路に
電源電圧を供給するための電源線を配線してなる半導体
メモリに関する。
【０００２】近年、ダイナミック・ランダム・アクセス
・メモリ（以下、ＤＲＡＭという）においては、大容量
化に伴い、１つのロウ・アドレスでアクセスされるメモ
リセルの数が増加しており、このため、１回のＲＡＳア
クセス（行アクセス）で充放電されるビット線の数が増
加し、これによるビット線の充放電時間の遅延が高速化
を図る妨げとなっている。
・メモリ（以下、ＤＲＡＭという）においては、大容量
化に伴い、１つのロウ・アドレスでアクセスされるメモ
リセルの数が増加しており、このため、１回のＲＡＳア
クセス（行アクセス）で充放電されるビット線の数が増
加し、これによるビット線の充放電時間の遅延が高速化
を図る妨げとなっている。
【０００３】ここに、たとえば、ロウ・アドレスに対応
して選択、活性化されるメモリセル領域、いわゆる、セ
ル・ブロックを細分化する場合には、１つのロウ・アド
レスでアクセスされるメモリセルの数を減らし、１回の
ＲＡＳアクセスで充放電しなければならないビット線の
数を減らすことができるが、このようにする場合には、
チップ・サイズの増加を招き、価格の上昇という不都合
を招いてしまう。
して選択、活性化されるメモリセル領域、いわゆる、セ
ル・ブロックを細分化する場合には、１つのロウ・アド
レスでアクセスされるメモリセルの数を減らし、１回の
ＲＡＳアクセスで充放電しなければならないビット線の
数を減らすことができるが、このようにする場合には、
チップ・サイズの増加を招き、価格の上昇という不都合
を招いてしまう。
【０００４】そこで、ビット線の容量を充放電するセン
スアンプを駆動するセンスアンプ駆動回路に高い駆動能
力が要求されることになるが、とりわけ、センスアンプ
駆動回路からセンスアンプに対してセンスアンプ駆動電
圧を供給するセンスアンプ駆動電圧線の抵抗を小さくす
ることが必要とされる。
スアンプを駆動するセンスアンプ駆動回路に高い駆動能
力が要求されることになるが、とりわけ、センスアンプ
駆動回路からセンスアンプに対してセンスアンプ駆動電
圧を供給するセンスアンプ駆動電圧線の抵抗を小さくす
ることが必要とされる。
【０００５】この対策として、近年、センスアンプ駆動
回路をセル・アレーの中に配置してセンスアンプの近く
に分散することにより、センスアンプ駆動電圧線を短く
し、センスアンプ駆動電圧線の抵抗を小さくするように
したＤＲＡＭが提案されている。
回路をセル・アレーの中に配置してセンスアンプの近く
に分散することにより、センスアンプ駆動電圧線を短く
し、センスアンプ駆動電圧線の抵抗を小さくするように
したＤＲＡＭが提案されている。
【０００６】このようなＤＲＡＭにおいては、コラム毎
に設けられているセンスアンプの選択を行うためのコラ
ム選択信号線と、センスアンプ駆動回路に電源電圧を供
給する電源線とが、セル・アレー上の同一の配線層に平
行に配線されることになることから、これらコラム選択
信号線と、センスアンプ駆動回路に電源電圧を供給する
電源線とのゴミによるショート（短絡）が問題となる。
に設けられているセンスアンプの選択を行うためのコラ
ム選択信号線と、センスアンプ駆動回路に電源電圧を供
給する電源線とが、セル・アレー上の同一の配線層に平
行に配線されることになることから、これらコラム選択
信号線と、センスアンプ駆動回路に電源電圧を供給する
電源線とのゴミによるショート（短絡）が問題となる。
【０００７】
【従来の技術】図９は、センスアンプ駆動回路をセル・
アレーの中に配置してセンスアンプの近くに分散するこ
とにより、センスアンプ駆動電圧線を短くし、センスア
ンプ駆動電圧線の抵抗を小さくするようにした従来のＤ
ＲＡＭの一例の要部を示す概略的平面図である。
アレーの中に配置してセンスアンプの近くに分散するこ
とにより、センスアンプ駆動電圧線を短くし、センスア
ンプ駆動電圧線の抵抗を小さくするようにした従来のＤ
ＲＡＭの一例の要部を示す概略的平面図である。
【０００８】図９中、１はチップ本体、２−１〜２−
８、３−１〜３−８、４−１、４−２、５−１、５−２
はメモリセルが配列されてなるセル・ブロック、６−１
〜６−４、７−１〜７−４、８−１、９−１はセンスア
ンプが配列されてなるセンスアンプ列である。
８、３−１〜３−８、４−１、４−２、５−１、５−２
はメモリセルが配列されてなるセル・ブロック、６−１
〜６−４、７−１〜７−４、８−１、９−１はセンスア
ンプが配列されてなるセンスアンプ列である。
【０００９】また、１０−１〜１０−８、１１−１〜１
１−８、１２−１、１２−２、１３−１、１３−２はロ
ウ・アドレス信号をデコードして、ロウ・アドレスに対
応するワード線の選択を行うロウ・デコーダである。
１−８、１２−１、１２−２、１３−１、１３−２はロ
ウ・アドレス信号をデコードして、ロウ・アドレスに対
応するワード線の選択を行うロウ・デコーダである。
【００１０】また、１４〜１７はコラム・アドレス信号
をデコードして、コラム毎に設けられているセンスアン
プの選択を行うためのコラム選択信号を出力するコラム
・デコーダである。
をデコードして、コラム毎に設けられているセンスアン
プの選択を行うためのコラム選択信号を出力するコラム
・デコーダである。
【００１１】また、１８−１〜１８−４、１９−１〜１
９−４、２０−１〜２０−４、２１−１〜２１−４はセ
ンスアンプを選択するためのコラム・ゲートにコラム選
択信号を伝送するコラム選択信号線である。
９−４、２０−１〜２０−４、２１−１〜２１−４はセ
ンスアンプを選択するためのコラム・ゲートにコラム選
択信号を伝送するコラム選択信号線である。
【００１２】また、２２は高電位側の電源電圧ＶＣＣ用
のパッド、２３、２４、２５、２６、２７−１、２７−
２、２８−１、２８−２、２９−１、２９−２、３０−
１、３０−２は電源電圧ＶＣＣを供給するためのＶＣＣ
電源線である。
のパッド、２３、２４、２５、２６、２７−１、２７−
２、２８−１、２８−２、２９−１、２９−２、３０−
１、３０−２は電源電圧ＶＣＣを供給するためのＶＣＣ
電源線である。
【００１３】特に、ＶＣＣ電源線２７−１、２７−２、
２８−１、２８−２、２９−１、２９−２、３０−１、
３０−２は、センスアンプ駆動回路に電源電圧ＶＣＣを
供給するためのものである。
２８−１、２８−２、２９−１、２９−２、３０−１、
３０−２は、センスアンプ駆動回路に電源電圧ＶＣＣを
供給するためのものである。
【００１４】また、３１は低電位側の電源電圧ＶＳＳ用
のパッド、３２、３３、３４、３５、３６−１、３６−
２、３７−１、３７−２、３８−１、３８−２、３９−
１、３９−２は電源電圧ＶＳＳを供給するためのＶＳＳ
電源線である。
のパッド、３２、３３、３４、３５、３６−１、３６−
２、３７−１、３７−２、３８−１、３８−２、３９−
１、３９−２は電源電圧ＶＳＳを供給するためのＶＳＳ
電源線である。
【００１５】特に、ＶＳＳ電源線３６−１、３６−２、
３７−１、３７−２、３８−１、３８−２、３９−１、
３９−２は、センスアンプ駆動回路に電源電圧ＶＳＳを
供給するためのものである。
３７−１、３７−２、３８−１、３８−２、３９−１、
３９−２は、センスアンプ駆動回路に電源電圧ＶＳＳを
供給するためのものである。
【００１６】
【発明が解決しようとする課題】図１０は、図９に示す
従来のＤＲＡＭが有している問題点を説明するための図
であり、図９に示すＸ−Ｘ線に沿った断面のうち、コラ
ム選択信号線１８−１〜１８−４、ＶＣＣ電源線２７−
１、２７−２及びＶＳＳ電源線３６−１、３６−２の断
面のみを示す概略的断面図である。
従来のＤＲＡＭが有している問題点を説明するための図
であり、図９に示すＸ−Ｘ線に沿った断面のうち、コラ
ム選択信号線１８−１〜１８−４、ＶＣＣ電源線２７−
１、２７−２及びＶＳＳ電源線３６−１、３６−２の断
面のみを示す概略的断面図である。
【００１７】このように、図９に示す従来のＤＲＡＭ
は、コラム選択信号線と、センスアンプ駆動回路に電源
電圧ＶＣＣを供給するＶＣＣ電源線と、センスアンプ駆
動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線とを、
コラム選択信号線を挟んで、センスアンプ駆動回路に電
源電圧ＶＣＣを供給するＶＣＣ電源線と、センスアンプ
駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線とが
１本ずつ交互に配線されるように平行に配線している。
は、コラム選択信号線と、センスアンプ駆動回路に電源
電圧ＶＣＣを供給するＶＣＣ電源線と、センスアンプ駆
動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線とを、
コラム選択信号線を挟んで、センスアンプ駆動回路に電
源電圧ＶＣＣを供給するＶＣＣ電源線と、センスアンプ
駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線とが
１本ずつ交互に配線されるように平行に配線している。
【００１８】このため、図１０に示すように、たとえ
ば、２本の配線に跨がる大きさＡのゴミが存在する場合
には、コラム選択信号線１８−１と、ＶＣＣ電源線２７
−１との間など、コラム選択信号線と、センスアンプ駆
動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線との間
や、コラム選択信号線１８−４と、ＶＳＳ電源線３６−
２との間など、コラム選択信号線と、センスアンプ駆動
回路に電源電圧ＶＳＳを供給するＶＳＳ電源線との間で
ショートが発生する可能性がある。
ば、２本の配線に跨がる大きさＡのゴミが存在する場合
には、コラム選択信号線１８−１と、ＶＣＣ電源線２７
−１との間など、コラム選択信号線と、センスアンプ駆
動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線との間
や、コラム選択信号線１８−４と、ＶＳＳ電源線３６−
２との間など、コラム選択信号線と、センスアンプ駆動
回路に電源電圧ＶＳＳを供給するＶＳＳ電源線との間で
ショートが発生する可能性がある。
【００１９】また、３本の配線に跨がる大きさＢのゴミ
が存在する場合には、ＶＳＳ電源線３６−１と、コラム
選択信号線１８−３と、ＶＣＣ電源線２７−２との間な
ど、センスアンプ駆動回路に電源電圧ＶＳＳを供給する
ＶＳＳ電源線と、コラム選択信号線と、センスアンプ駆
動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線との間
でショートが発生する可能性がある。
が存在する場合には、ＶＳＳ電源線３６−１と、コラム
選択信号線１８−３と、ＶＣＣ電源線２７−２との間な
ど、センスアンプ駆動回路に電源電圧ＶＳＳを供給する
ＶＳＳ電源線と、コラム選択信号線と、センスアンプ駆
動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線との間
でショートが発生する可能性がある。
【００２０】ここに、コラム選択信号線と、センスアン
プ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線と
の間でゴミによるショートが発生した場合には、スタン
バイ時、コラム選択信号線は接地電圧ＶＳＳにあるの
で、コラム選択信号線と、センスアンプ駆動回路に電源
電圧ＶＳＳを供給するＶＳＳ電源線との間には電流が流
れない。
プ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線と
の間でゴミによるショートが発生した場合には、スタン
バイ時、コラム選択信号線は接地電圧ＶＳＳにあるの
で、コラム選択信号線と、センスアンプ駆動回路に電源
電圧ＶＳＳを供給するＶＳＳ電源線との間には電流が流
れない。
【００２１】しかし、コラム選択信号線と、センスアン
プ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線と
の間でゴミによるショートが発生した場合には、スタン
バイ時、電源電圧ＶＣＣを供給するＶＣＣ電源線からコ
ラム選択信号線に電流が流れてしまう。
プ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線と
の間でゴミによるショートが発生した場合には、スタン
バイ時、電源電圧ＶＣＣを供給するＶＣＣ電源線からコ
ラム選択信号線に電流が流れてしまう。
【００２２】また、センスアンプ駆動回路に電源電圧Ｖ
ＳＳを供給するＶＳＳ電源線と、コラム選択信号線と、
センスアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣ
Ｃ電源線との間でゴミによるショートが発生した場合に
おいても、スタンバイ時、電源電圧ＶＣＣを供給するＶ
ＣＣ電源線からコラム選択信号線に電流が流れてしま
う。
ＳＳを供給するＶＳＳ電源線と、コラム選択信号線と、
センスアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣ
Ｃ電源線との間でゴミによるショートが発生した場合に
おいても、スタンバイ時、電源電圧ＶＣＣを供給するＶ
ＣＣ電源線からコラム選択信号線に電流が流れてしま
う。
【００２３】ここに、規格上、スタンバイ時に許容され
る電流値は非常に小さい値とされているため、ショート
の度合が非常に小さい場合であっても、コラム選択信号
線と、センスアンプ駆動回路に電源電圧ＶＣＣを供給す
るＶＣＣ電源線との間のゴミによるショートや、センス
アンプ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源
線と、コラム選択信号線と、センスアンプ駆動回路に電
源電圧ＶＣＣを供給するＶＣＣ電源線との間のゴミによ
るショートが発生した場合には、スタンバイ不良になっ
てしまう可能性がきわめて高い。
る電流値は非常に小さい値とされているため、ショート
の度合が非常に小さい場合であっても、コラム選択信号
線と、センスアンプ駆動回路に電源電圧ＶＣＣを供給す
るＶＣＣ電源線との間のゴミによるショートや、センス
アンプ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源
線と、コラム選択信号線と、センスアンプ駆動回路に電
源電圧ＶＣＣを供給するＶＣＣ電源線との間のゴミによ
るショートが発生した場合には、スタンバイ不良になっ
てしまう可能性がきわめて高い。
【００２４】また、コラム選択信号線と、センスアンプ
駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線との
間でゴミによるショートが発生した場合において、その
ショートの度合が激しいと、アクティブ時、そのコラム
選択信号線を高レベルにすることができない場合が考え
られる。
駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線との
間でゴミによるショートが発生した場合において、その
ショートの度合が激しいと、アクティブ時、そのコラム
選択信号線を高レベルにすることができない場合が考え
られる。
【００２５】しかし、その場合は、対応するコラムを冗
長コラムに置き換えて代用することが可能であり、コラ
ム選択信号線と、センスアンプ駆動回路に電源電圧ＶＳ
Ｓを供給するＶＳＳ電源線との間のゴミによるショート
は、機能的には問題ないことが多い。
長コラムに置き換えて代用することが可能であり、コラ
ム選択信号線と、センスアンプ駆動回路に電源電圧ＶＳ
Ｓを供給するＶＳＳ電源線との間のゴミによるショート
は、機能的には問題ないことが多い。
【００２６】これに対して、コラム選択信号線と、セン
スアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電
源線との間でゴミによるショートが発生した場合におい
て、そのショートの度合が激しい場合には、たとえ、不
良のコラム選択信号線に選択されるコラムを冗長コラム
に置き換えたとしても、不良のコラム選択信号線は常に
選択された状態にあり、アクティブ時、他のコラムが選
択された場合には、多重選択が発生してしまう可能性が
きわめて高い。
スアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電
源線との間でゴミによるショートが発生した場合におい
て、そのショートの度合が激しい場合には、たとえ、不
良のコラム選択信号線に選択されるコラムを冗長コラム
に置き換えたとしても、不良のコラム選択信号線は常に
選択された状態にあり、アクティブ時、他のコラムが選
択された場合には、多重選択が発生してしまう可能性が
きわめて高い。
【００２７】また、センスアンプ駆動回路に電源電圧Ｖ
ＳＳを供給するＶＳＳ電源線と、コラム選択信号線と、
センスアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣ
Ｃ電源線との間でゴミによるショートが発生した場合に
おいても、コラム選択信号線と、センスアンプ駆動回路
に電源電圧ＶＣＣを供給するＶＣＣ電源線との間のショ
ートの度合が激しい場合には、たとえ、不良のコラム選
択信号線に選択されるコラムを冗長コラムに置き換えた
としても、不良のコラム選択信号線は常に選択された状
態にあり、アクティブ時、他のコラムが選択された場合
には、多重選択が発生してしまう可能性がきわめて高
い。
ＳＳを供給するＶＳＳ電源線と、コラム選択信号線と、
センスアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣ
Ｃ電源線との間でゴミによるショートが発生した場合に
おいても、コラム選択信号線と、センスアンプ駆動回路
に電源電圧ＶＣＣを供給するＶＣＣ電源線との間のショ
ートの度合が激しい場合には、たとえ、不良のコラム選
択信号線に選択されるコラムを冗長コラムに置き換えた
としても、不良のコラム選択信号線は常に選択された状
態にあり、アクティブ時、他のコラムが選択された場合
には、多重選択が発生してしまう可能性がきわめて高
い。
【００２８】本発明は、かかる点に鑑み、コラム選択信
号線と高電位側電源線との間のゴミによるショートの発
生確率の低減化などにより、歩留りの向上を図ることが
できるようにした半導体メモリを提供することを目的と
する。
号線と高電位側電源線との間のゴミによるショートの発
生確率の低減化などにより、歩留りの向上を図ることが
できるようにした半導体メモリを提供することを目的と
する。
【００２９】
【課題を解決するための手段】本発明中、第１の発明の
半導体メモリは、メモリセルとセンスアンプを含むメモ
リセル領域上において、平行に配線された複数のコラム
選択信号線と、これら複数のコラム選択信号線の隣り合
う２本の間にそれぞれ１本ずつ配線された電源配線を有
し、前記電源配線は、複数のコラム選択信号線を横断す
る方向において、高電位側電源線を複数本、次いで、低
電位側電源線を複数本の順の配列を複数回繰り返しレイ
アウトされており、コラム選択信号線と高電位側電源線
との間隔が、コラム選択信号線と低電位側電源線との間
隔よりも広いことを特徴とするものである。
半導体メモリは、メモリセルとセンスアンプを含むメモ
リセル領域上において、平行に配線された複数のコラム
選択信号線と、これら複数のコラム選択信号線の隣り合
う２本の間にそれぞれ１本ずつ配線された電源配線を有
し、前記電源配線は、複数のコラム選択信号線を横断す
る方向において、高電位側電源線を複数本、次いで、低
電位側電源線を複数本の順の配列を複数回繰り返しレイ
アウトされており、コラム選択信号線と高電位側電源線
との間隔が、コラム選択信号線と低電位側電源線との間
隔よりも広いことを特徴とするものである。
【００３０】本発明中、第２の発明の半導体メモリは、
メモリセルとセンスアンプを含むメモリセル領域上にお
いて、平行に配線された複数のコラム選択信号線と、こ
れら複数のコラム選択信号線の隣り合う２本の間にそれ
ぞれ１本ずつ配線された電源配線を有し、前記電源配線
は、複数のコラム選択信号線を横断する方向において、
高電位側電源線を複数本、次いで、低電位側電源線を複
数本の順の配列を複数回繰り返しレイアウトされてお
り、低電位側電源線の線幅が、高電位側電源線の線幅よ
りも広いことを特徴とするものである。
メモリセルとセンスアンプを含むメモリセル領域上にお
いて、平行に配線された複数のコラム選択信号線と、こ
れら複数のコラム選択信号線の隣り合う２本の間にそれ
ぞれ１本ずつ配線された電源配線を有し、前記電源配線
は、複数のコラム選択信号線を横断する方向において、
高電位側電源線を複数本、次いで、低電位側電源線を複
数本の順の配列を複数回繰り返しレイアウトされてお
り、低電位側電源線の線幅が、高電位側電源線の線幅よ
りも広いことを特徴とするものである。
【００３１】
【作用】本発明中、第１の発明によれば、複数のコラム
選択信号線の隣り合う２本の間にそれぞれ１本ずつ配線
された電源配線は、複数のコラム選択信号線を横断する
方向において、高電位側電源線を複数本、次いで、低電
位側電源線を複数本の順の配列を複数回繰り返しレイア
ウトされており、しかも、コラム選択信号線と高電位側
電源線との間隔が、コラム選択信号線と低電位側電源線
との間隔よりも広いことを特徴としているので、コラム
選択信号線と高電位側電源線との間隔が、 コラム選択信
号線と低電位側電源線との間隔と同じ場合よりも、コラ
ム選択信号線と高電位側電源線との間のゴミによるショ
ートの発生確率を低くすることができる。
選択信号線の隣り合う２本の間にそれぞれ１本ずつ配線
された電源配線は、複数のコラム選択信号線を横断する
方向において、高電位側電源線を複数本、次いで、低電
位側電源線を複数本の順の配列を複数回繰り返しレイア
ウトされており、しかも、コラム選択信号線と高電位側
電源線との間隔が、コラム選択信号線と低電位側電源線
との間隔よりも広いことを特徴としているので、コラム
選択信号線と高電位側電源線との間隔が、 コラム選択信
号線と低電位側電源線との間隔と同じ場合よりも、コラ
ム選択信号線と高電位側電源線との間のゴミによるショ
ートの発生確率を低くすることができる。
【００３２】本発明中、第２の発明によれば、複数のコ
ラム選択信号線の隣り合う２本の間にそれぞれ１本ずつ
配線された電源配線は、複数のコラム選択信号線を横断
する方向において、高電位側電源線を複数本、次いで、
低電位側電源線を複数本の順の配列を複数回繰り返しレ
イアウトされているので、コラム選択信号線と高電位側
電源線との間のゴミによるショートの発生確率を低くす
ることができると共に、低電位側電源線の線幅が、高電
位側電源線の線幅よりも広いことを特徴としているの
で、高電位側電源線と、コラム選択信号線と、低電位側
電源線との間にゴミによるショートが発生した場合に、
コラム選択信号線の電位を低電位側電源線寄りとし、不
良のコラム選択信号線が常に選択状態となってしまうこ
とを防ぐことができる。
ラム選択信号線の隣り合う２本の間にそれぞれ１本ずつ
配線された電源配線は、複数のコラム選択信号線を横断
する方向において、高電位側電源線を複数本、次いで、
低電位側電源線を複数本の順の配列を複数回繰り返しレ
イアウトされているので、コラム選択信号線と高電位側
電源線との間のゴミによるショートの発生確率を低くす
ることができると共に、低電位側電源線の線幅が、高電
位側電源線の線幅よりも広いことを特徴としているの
で、高電位側電源線と、コラム選択信号線と、低電位側
電源線との間にゴミによるショートが発生した場合に、
コラム選択信号線の電位を低電位側電源線寄りとし、不
良のコラム選択信号線が常に選択状態となってしまうこ
とを防ぐことができる。
【００３３】
【実施例】以下、図１〜図８を参照して、第１参考例及
び第２参考例並びに第１の発明の一実施例及び第２の発
明の一実施例について説明する。第１の発明の一実施例
及び第２の発明の一実施例は本発明をＤＲＡＭに適用し
た場合を例にしている。なお、図１、図４において、図
９に対応する部分には同一符号を付し、その重複説明は
省略する。
び第２参考例並びに第１の発明の一実施例及び第２の発
明の一実施例について説明する。第１の発明の一実施例
及び第２の発明の一実施例は本発明をＤＲＡＭに適用し
た場合を例にしている。なお、図１、図４において、図
９に対応する部分には同一符号を付し、その重複説明は
省略する。
【００３４】（第１参考例・・図１〜図３） 図１は第１参考例の要部を示す概略的平面図、図２は図
１に示すＹ−Ｙ線に沿った断面のうち、コラム選択信号
線１８−１〜１８−４、ＶＣＣ電源線２７−１、２７−
２及びＶＳＳ電源線３６−１、３６−２の断面のみを示
す概略的断面図である。
１に示すＹ−Ｙ線に沿った断面のうち、コラム選択信号
線１８−１〜１８−４、ＶＣＣ電源線２７−１、２７−
２及びＶＳＳ電源線３６−１、３６−２の断面のみを示
す概略的断面図である。
【００３５】即ち、第１参考例は、センスアンプ駆動回
路に電源電圧ＶＣＣを供給するＶＣＣ電源線と、センス
アンプ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源
線とを、コラム選択信号線を挟んで同一電位の電源線が
２本連続して配線されるように繰り返して配線し、その
他については、図９に示す従来のＤＲＡＭと同様に構成
したものである。
路に電源電圧ＶＣＣを供給するＶＣＣ電源線と、センス
アンプ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源
線とを、コラム選択信号線を挟んで同一電位の電源線が
２本連続して配線されるように繰り返して配線し、その
他については、図９に示す従来のＤＲＡＭと同様に構成
したものである。
【００３６】図３はセンスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線とゴミによりショートする
可能性のあるコラム選択信号線を説明するための概略的
断面図であり、図３（Ａ）は第１参考例の場合を説明す
るための概略的断面図、図３（Ｂ）は図９に示す従来の
ＤＲＡＭの場合を説明するための概略的断面図である。
ＣＣを供給するＶＣＣ電源線とゴミによりショートする
可能性のあるコラム選択信号線を説明するための概略的
断面図であり、図３（Ａ）は第１参考例の場合を説明す
るための概略的断面図、図３（Ｂ）は図９に示す従来の
ＤＲＡＭの場合を説明するための概略的断面図である。
【００３７】ここに、２本の配線に跨がる大きさＡのゴ
ミが存在する場合、センスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線とショートする可能性のあ
るコラム選択信号線は、第１参考例の場合には、図３
（Ａ）に示す範囲では、コラム選択信号線１８−１、１
８−２、１８−３の３本であり、図９に示す従来のＤＲ
ＡＭの場合には、図３（Ａ）に示す範囲と同一範囲の図
３（Ｂ）に示す範囲では、コラム選択信号線１８−１、
１８−２、１８−３、１８−４の４本である。
ミが存在する場合、センスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線とショートする可能性のあ
るコラム選択信号線は、第１参考例の場合には、図３
（Ａ）に示す範囲では、コラム選択信号線１８−１、１
８−２、１８−３の３本であり、図９に示す従来のＤＲ
ＡＭの場合には、図３（Ａ）に示す範囲と同一範囲の図
３（Ｂ）に示す範囲では、コラム選択信号線１８−１、
１８−２、１８−３、１８−４の４本である。
【００３８】また、３本の配線に跨がる大きさＢのゴミ
が存在する場合、センスアンプ駆動回路に電源電圧ＶＣ
Ｃを供給するＶＣＣ電源線とショートする可能性のある
コラム選択信号線は、第１参考例の場合には、図３
（Ａ）に示す範囲では、コラム選択信号線１８−１、１
８−２、１８−３の３本であり、図９に示す従来のＤＲ
ＡＭの場合には、図３（Ａ）に示す範囲と同一範囲の図
３（Ｂ）に示す範囲では、コラム選択信号線１８−１、
１８−２、１８−３、１８−４の４本である。
が存在する場合、センスアンプ駆動回路に電源電圧ＶＣ
Ｃを供給するＶＣＣ電源線とショートする可能性のある
コラム選択信号線は、第１参考例の場合には、図３
（Ａ）に示す範囲では、コラム選択信号線１８−１、１
８−２、１８−３の３本であり、図９に示す従来のＤＲ
ＡＭの場合には、図３（Ａ）に示す範囲と同一範囲の図
３（Ｂ）に示す範囲では、コラム選択信号線１８−１、
１８−２、１８−３、１８−４の４本である。
【００３９】このように、第１参考例によれば、センス
アンプ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電源
線とゴミによりショートして不良となるコラム選択信号
線の発生確率を低くすることができるので、歩留りの向
上を図ることができる。
アンプ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電源
線とゴミによりショートして不良となるコラム選択信号
線の発生確率を低くすることができるので、歩留りの向
上を図ることができる。
【００４０】なお、図示は省略するが、５本の配線に跨
がるゴミが存在する場合には、センスアンプ駆動回路に
電源電圧ＶＣＣを供給するＶＣＣ電源線とのショートに
より不良となるコラム選択信号線が発生する確率は、第
１参考例の場合と、図９に示す従来のＤＲＡＭの場合と
で同一となってしまうが、この点を改善したものが、次
に説明する第２参考例である。
がるゴミが存在する場合には、センスアンプ駆動回路に
電源電圧ＶＣＣを供給するＶＣＣ電源線とのショートに
より不良となるコラム選択信号線が発生する確率は、第
１参考例の場合と、図９に示す従来のＤＲＡＭの場合と
で同一となってしまうが、この点を改善したものが、次
に説明する第２参考例である。
【００４１】（第２参考例・・図４〜図６） 図４は第２参考例の要部を示す概略的平面図、図５は図
４に示すＺ−Ｚ線に沿った断面のうち、コラム選択信号
線１８−１〜１８−６、ＶＣＣ電源線２７−１〜２７−
３及びＶＳＳ電源線３６−１〜３６−３の断面のみを示
す概略的断面図である。
４に示すＺ−Ｚ線に沿った断面のうち、コラム選択信号
線１８−１〜１８−６、ＶＣＣ電源線２７−１〜２７−
３及びＶＳＳ電源線３６−１〜３６−３の断面のみを示
す概略的断面図である。
【００４２】即ち、第２参考例は、センスアンプ駆動回
路に電源電圧ＶＣＣを供給するＶＣＣ電源線と、センス
アンプ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源
線とを、コラム選択信号線を挟んで同一電位の電源線が
３本連続して配線されるように繰り返して配線し、その
他については、図９に示す従来のＤＲＡＭと同様に構成
したものである。
路に電源電圧ＶＣＣを供給するＶＣＣ電源線と、センス
アンプ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源
線とを、コラム選択信号線を挟んで同一電位の電源線が
３本連続して配線されるように繰り返して配線し、その
他については、図９に示す従来のＤＲＡＭと同様に構成
したものである。
【００４３】図６はセンスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線とゴミによりショートする
可能性のあるコラム選択信号線を説明するための概略的
断面図であり、図６（Ａ）は第２参考例の場合を説明す
るための概略的断面図、図６（Ｂ）は図９に示す従来の
ＤＲＡＭの場合を説明するための概略的断面図である。
ＣＣを供給するＶＣＣ電源線とゴミによりショートする
可能性のあるコラム選択信号線を説明するための概略的
断面図であり、図６（Ａ）は第２参考例の場合を説明す
るための概略的断面図、図６（Ｂ）は図９に示す従来の
ＤＲＡＭの場合を説明するための概略的断面図である。
【００４４】ここに、２本の配線に跨がる大きさＡのゴ
ミが存在する場合、センスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線とショートする可能性のあ
るコラム選択信号線は、第２参考例の場合には、図６
（Ａ）に示す範囲では、コラム選択信号線１８−１、１
８−２、１８−３、１８−４の４本であり、図９に示す
従来のＤＲＡＭの場合には、図６（Ａ）に示す範囲と同
一範囲の図６（Ｂ）に示す範囲では、コラム選択信号線
１８−１、１８−２、１８−３、１８−４、１８−５、
１８−６の６本である。
ミが存在する場合、センスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線とショートする可能性のあ
るコラム選択信号線は、第２参考例の場合には、図６
（Ａ）に示す範囲では、コラム選択信号線１８−１、１
８−２、１８−３、１８−４の４本であり、図９に示す
従来のＤＲＡＭの場合には、図６（Ａ）に示す範囲と同
一範囲の図６（Ｂ）に示す範囲では、コラム選択信号線
１８−１、１８−２、１８−３、１８−４、１８−５、
１８−６の６本である。
【００４５】また、３本の配線に跨がる大きさＢのゴミ
が存在する場合、センスアンプ駆動回路に電源電圧ＶＣ
Ｃを供給するＶＣＣ電源線とショートする可能性のある
コラム選択信号線は、第２参考例の場合には、図６
（Ａ）に示す範囲では、コラム選択信号線１８−１、１
８−２、１８−３、１８−４の４本であり、図９に示す
従来のＤＲＡＭの場合には、図６（Ａ）に示す範囲と同
一範囲の図６（Ｂ）に示す範囲では、コラム選択信号線
１８−１、１８−２、１８−３、１８−４、１８−５、
１８−６の６本である。
が存在する場合、センスアンプ駆動回路に電源電圧ＶＣ
Ｃを供給するＶＣＣ電源線とショートする可能性のある
コラム選択信号線は、第２参考例の場合には、図６
（Ａ）に示す範囲では、コラム選択信号線１８−１、１
８−２、１８−３、１８−４の４本であり、図９に示す
従来のＤＲＡＭの場合には、図６（Ａ）に示す範囲と同
一範囲の図６（Ｂ）に示す範囲では、コラム選択信号線
１８−１、１８−２、１８−３、１８−４、１８−５、
１８−６の６本である。
【００４６】また、５本の配線に跨がる大きさＣのゴミ
が存在する場合、センスアンプ駆動回路に電源電圧ＶＣ
Ｃを供給するＶＣＣ電源線とショートする可能性のある
コラム選択信号線は、第２参考例の場合には、図６
（Ａ）に示す範囲では、コラム選択信号線１８−１、１
８−２、１８−３、１８−４、１８−５の５本であり、
図９に示す従来のＤＲＡＭの場合には、図６（Ａ）に示
す範囲と同一範囲の図６（Ｂ）に示す範囲では、コラム
選択信号線１８−１、１８−２、１８−３、１８−４、
１８−５、１８−６の６本である。
が存在する場合、センスアンプ駆動回路に電源電圧ＶＣ
Ｃを供給するＶＣＣ電源線とショートする可能性のある
コラム選択信号線は、第２参考例の場合には、図６
（Ａ）に示す範囲では、コラム選択信号線１８−１、１
８−２、１８−３、１８−４、１８−５の５本であり、
図９に示す従来のＤＲＡＭの場合には、図６（Ａ）に示
す範囲と同一範囲の図６（Ｂ）に示す範囲では、コラム
選択信号線１８−１、１８−２、１８−３、１８−４、
１８−５、１８−６の６本である。
【００４７】このように、第２参考例によれば、センス
アンプ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電源
線とゴミによりショートして不良となるコラム選択信号
線の発生確率を第１参考例の場合よりも低くすることが
できるので、第１参考例以上に歩留りの向上を図ること
ができる。
アンプ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電源
線とゴミによりショートして不良となるコラム選択信号
線の発生確率を第１参考例の場合よりも低くすることが
できるので、第１参考例以上に歩留りの向上を図ること
ができる。
【００４８】なお、センスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線と、センスアンプ駆動回路
に電源電圧ＶＳＳを供給するＶＳＳ電源線との繰り返し
周期を広くするほど、大きいゴミにより不良となるコラ
ム選択信号線の発生確率を下げることができる。
ＣＣを供給するＶＣＣ電源線と、センスアンプ駆動回路
に電源電圧ＶＳＳを供給するＶＳＳ電源線との繰り返し
周期を広くするほど、大きいゴミにより不良となるコラ
ム選択信号線の発生確率を下げることができる。
【００４９】（第１の発明の一実施例・・図７） 図７は第１の発明の一実施例の要部を示す概略的断面図
であり、第１の発明の一実施例は、コラム選択信号線１
８−１とＶＣＣ電源線２７−１との間隔など、コラム選
択信号線とセンスアンプ駆動回路に電源電圧ＶＣＣを供
給するＶＣＣ電源線との間隔ＬＡを、コラム選択信号線
１８−３とＶＳＳ電源線３６−１との間隔など、コラム
選択信号線とセンスアンプ駆動回路に電源電圧ＶＳＳを
供給するＶＳＳ電源線との間隔ＬＢよりも広くし、その
他については、図１に示す第１参考例と同様に構成した
ものである。
であり、第１の発明の一実施例は、コラム選択信号線１
８−１とＶＣＣ電源線２７−１との間隔など、コラム選
択信号線とセンスアンプ駆動回路に電源電圧ＶＣＣを供
給するＶＣＣ電源線との間隔ＬＡを、コラム選択信号線
１８−３とＶＳＳ電源線３６−１との間隔など、コラム
選択信号線とセンスアンプ駆動回路に電源電圧ＶＳＳを
供給するＶＳＳ電源線との間隔ＬＢよりも広くし、その
他については、図１に示す第１参考例と同様に構成した
ものである。
【００５０】第１の発明の一実施例によれば、コラム選
択信号線と、センスアンプ駆動回路に電源電圧ＶＣＣを
供給するＶＣＣ電源線との間のゴミによるショートを第
１参考例の場合よりも減らすことができるので、第１参
考例以上に歩留りの向上を図ることができる。
択信号線と、センスアンプ駆動回路に電源電圧ＶＣＣを
供給するＶＣＣ電源線との間のゴミによるショートを第
１参考例の場合よりも減らすことができるので、第１参
考例以上に歩留りの向上を図ることができる。
【００５１】（第２の発明の一実施例・・図８） 図８は第２の発明の一実施例の要部を示す概略的断面図
であり、第２の発明の一実施例は、ＶＳＳ電源線３６−
１、３６−２など、センスアンプ駆動回路に電源電圧Ｖ
ＳＳを供給するＶＳＳ電源線の線幅ＬＣを、ＶＣＣ電源
線２７−１、２７−２など、センスアンプ駆動回路に電
源電圧ＶＣＣを供給するＶＣＣ電源線の線幅ＬＤよりも
広くして、センスアンプ駆動回路に電源電圧ＶＳＳを供
給するＶＳＳ電源線の抵抗をセンスアンプ駆動回路に電
源電圧ＶＣＣを供給するＶＣＣ電源線の抵抗よりも小さ
くし、その他については、図１に示す第１参考例と同様
に構成したものである。
であり、第２の発明の一実施例は、ＶＳＳ電源線３６−
１、３６−２など、センスアンプ駆動回路に電源電圧Ｖ
ＳＳを供給するＶＳＳ電源線の線幅ＬＣを、ＶＣＣ電源
線２７−１、２７−２など、センスアンプ駆動回路に電
源電圧ＶＣＣを供給するＶＣＣ電源線の線幅ＬＤよりも
広くして、センスアンプ駆動回路に電源電圧ＶＳＳを供
給するＶＳＳ電源線の抵抗をセンスアンプ駆動回路に電
源電圧ＶＣＣを供給するＶＣＣ電源線の抵抗よりも小さ
くし、その他については、図１に示す第１参考例と同様
に構成したものである。
【００５２】第２の発明の一実施例によれば、ＶＣＣ電
源線２７−２と、コラム選択信号線１８−３と、ＶＳＳ
電源線３６−１との間にゴミによるショートが発生した
場合など、センスアンプ駆動回路に電源電圧ＶＣＣを供
給するＶＣＣ電源線と、コラム選択信号線と、センスア
ンプ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線
との間にゴミによるショートが発生した場合に、コラム
選択信号線の電位をセンスアンプ駆動回路に電源電圧Ｖ
ＳＳを供給するＶＳＳ電源線寄りとすることができ、不
良のコラム選択信号線が常に選択状態となってしまうこ
とを防ぐことができるので、第１参考例以上に歩留りの
向上を図ることができる。
源線２７−２と、コラム選択信号線１８−３と、ＶＳＳ
電源線３６−１との間にゴミによるショートが発生した
場合など、センスアンプ駆動回路に電源電圧ＶＣＣを供
給するＶＣＣ電源線と、コラム選択信号線と、センスア
ンプ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線
との間にゴミによるショートが発生した場合に、コラム
選択信号線の電位をセンスアンプ駆動回路に電源電圧Ｖ
ＳＳを供給するＶＳＳ電源線寄りとすることができ、不
良のコラム選択信号線が常に選択状態となってしまうこ
とを防ぐことができるので、第１参考例以上に歩留りの
向上を図ることができる。
【００５３】
【発明の効果】以上のように、本発明中、第１の発明に
よれば、複数のコラム選択信号線の隣り合う２本の間に
それぞれ１本ずつ配線された電源配線は、複数のコラム
選択信号線を横断する方向において、高電位側電源線を
複数本、次いで、低電位側電源線を複数本の順の配列を
複数回繰り返しレイアウトされており、しかも、コラム
選択信号線と高電位側電源線との間隔が、コラム選択信
号線と低電位側電源線との間隔よりも広いことを特徴と
しているので、コラム選択信号線と高電位側電源線との
間隔が、コラム選択信号線と低電位側電源線との間隔と
同じ場合よりも、コラム選択信号線と高電位側電源線と
の間のゴミによるショートの発生確率を低くすることが
でき、歩留りの向上を図ることができる。
よれば、複数のコラム選択信号線の隣り合う２本の間に
それぞれ１本ずつ配線された電源配線は、複数のコラム
選択信号線を横断する方向において、高電位側電源線を
複数本、次いで、低電位側電源線を複数本の順の配列を
複数回繰り返しレイアウトされており、しかも、コラム
選択信号線と高電位側電源線との間隔が、コラム選択信
号線と低電位側電源線との間隔よりも広いことを特徴と
しているので、コラム選択信号線と高電位側電源線との
間隔が、コラム選択信号線と低電位側電源線との間隔と
同じ場合よりも、コラム選択信号線と高電位側電源線と
の間のゴミによるショートの発生確率を低くすることが
でき、歩留りの向上を図ることができる。
【００５４】また、第２の発明によれば、複数のコラム
選択信号線の隣り合う２本の間にそれぞれ１本ずつ配線
された電源配線は、複数のコラム選択信号線を横断する
方向において、高電位側電源線を複数本、次いで、低電
位側電源線を複数本の順の配列を複数回繰り返しレイア
ウトされているので、コラム選択信号線と高電位側電源
線との間のゴミによるショートの発生確率を低くするこ
とができると共に、低電位側電源線の線幅が、高電位側
電源線の線幅よりも広いことを特徴としているので、高
電位側電源線と、コラム選択信号線と、低電位側電源線
との間にゴミによるショートが発生した場合に、コラム
選択信号線の電位を低電位側電源線寄りとし、不良のコ
ラム選択信号線が常に選択状態となってしまうことを防
ぐことができ、歩留りの向上を図ることができる。
選択信号線の隣り合う２本の間にそれぞれ１本ずつ配線
された電源配線は、複数のコラム選択信号線を横断する
方向において、高電位側電源線を複数本、次いで、低電
位側電源線を複数本の順の配列を複数回繰り返しレイア
ウトされているので、コラム選択信号線と高電位側電源
線との間のゴミによるショートの発生確率を低くするこ
とができると共に、低電位側電源線の線幅が、高電位側
電源線の線幅よりも広いことを特徴としているので、高
電位側電源線と、コラム選択信号線と、低電位側電源線
との間にゴミによるショートが発生した場合に、コラム
選択信号線の電位を低電位側電源線寄りとし、不良のコ
ラム選択信号線が常に選択状態となってしまうことを防
ぐことができ、歩留りの向上を図ることができる。
【図１】第１参考例の要部を示す概略的平面図である。
【図２】図１に示すＹ−Ｙ線に沿った断面のうち、コラ
ム選択信号線及びセンスアンプ駆動回路に電源電圧を供
給する電源線の断面のみを示す概略的断面図である。
ム選択信号線及びセンスアンプ駆動回路に電源電圧を供
給する電源線の断面のみを示す概略的断面図である。
【図３】センスアンプ駆動回路に高電位側電源電圧を供
給する高電位側電源線とゴミによりショートする可能性
のあるコラム選択信号線を説明するための概略的断面図
である。
給する高電位側電源線とゴミによりショートする可能性
のあるコラム選択信号線を説明するための概略的断面図
である。
【図４】第２参考例の要部を示す概略的平面図である。
【図５】図４に示すＺ−Ｚ線に沿った断面のうち、コラ
ム選択信号線及びセンスアンプ駆動回路に電源電圧を供
給する電源線の断面のみを示す概略的断面図である。
ム選択信号線及びセンスアンプ駆動回路に電源電圧を供
給する電源線の断面のみを示す概略的断面図である。
【図６】センスアンプ駆動回路に高電位側電源電圧を供
給する高電位側電源線とゴミによりショートする可能性
のあるコラム選択信号線を説明するための概略的断面図
である。
給する高電位側電源線とゴミによりショートする可能性
のあるコラム選択信号線を説明するための概略的断面図
である。
【図７】第１の発明の一実施例の要部を示す概略的断面
図である。
図である。
【図８】第２の発明の一実施例の要部を示す概略的断面
図である。
図である。
【図９】従来のＤＲＡＭの一例の要部を示す概略的平面
図である。
図である。
【図１０】図９に示すＸ−Ｘ線に沿った断面のうち、コ
ラム選択信号線及びセンスアンプ駆動回路に電源電圧を
供給する電源線の断面のみを示す概略的断面図である。
ラム選択信号線及びセンスアンプ駆動回路に電源電圧を
供給する電源線の断面のみを示す概略的断面図である。
１８−１〜１８−６ コラム選択信号線 ２７−１〜２７−３ ＶＣＣ電源線 ３６−１〜３６−３ ＶＳＳ電源線
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 G11C 11/401 H01L 21/82 H01L 27/108
Claims (2)
- 【請求項１】メモリセルとセンスアンプを含むメモリセ
ル領域上において、平行に配線された複数のコラム選択
信号線と、 該複数のコラム選択信号線の隣り合う２本の間にそれぞ
れ１本ずつ配線された電源配線を有し、 前記電源配線は、前記複数のコラム選択信号線を横断す
る方向において、高電位側電源線を複数本、次いで、低
電位側電源線を複数本の順の配列を複数回繰り返しレイ
アウトされており、 前記コラム選択信号線と前記高電位側電源線との間隔
が、前記コラム選択信号線と前記低電位側電源線との間
隔よりも広いことを特徴とする半導体メモリ。 - 【請求項２】メモリセルとセンスアンプを含むメモリセ
ル領域上において、平行に配線された複数のコラム選択
信号線と、 該複数のコラム選択信号線の隣り合う２本の間にそれぞ
れ１本ずつ配線された電源配線を有し、 前記電源配線は、前記複数のコラム選択信号線を横断す
る方向において、高電位側電源線を複数本、次いで、低
電位側電源線を複数本の順の配列を複数回繰り返しレイ
アウトされており、 前記低電位側電源線の線幅が、前記高電位側電源線の線
幅よりも広いことを特徴とする半導体メモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15003395A JP3296142B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体メモリ |
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| KR1019960005478A KR100228471B1 (ko) | 1995-06-16 | 1996-03-02 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15003395A JP3296142B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体メモリ |
Publications (2)
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|---|---|
| JPH098241A JPH098241A (ja) | 1997-01-10 |
| JP3296142B2 true JP3296142B2 (ja) | 2002-06-24 |
Family
ID=15488037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15003395A Expired - Lifetime JP3296142B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP3296142B2 (ja) |
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-
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-
1996
- 1996-01-25 US US08/590,362 patent/US5598363A/en not_active Expired - Lifetime
- 1996-03-02 KR KR1019960005478A patent/KR100228471B1/ko not_active IP Right Cessation
Also Published As
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| KR100228471B1 (ko) | 1999-11-01 |
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