JPH098241A - 半導体装置 - Google Patents
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- JPH098241A JPH098241A JP7150033A JP15003395A JPH098241A JP H098241 A JPH098241 A JP H098241A JP 7150033 A JP7150033 A JP 7150033A JP 15003395 A JP15003395 A JP 15003395A JP H098241 A JPH098241 A JP H098241A
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- 239000000428 dust Substances 0.000 abstract description 34
- 230000002950 deficient Effects 0.000 description 8
- 230000007547 defect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
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- 238000007599 discharging Methods 0.000 description 1
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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Abstract
(57)【要約】
【目的】信号線間に電源線を配線してなる半導体装置、
たとえば、センスアンプの選択を行うためのコラム選択
信号線間に、センスアンプ駆動回路に電源電圧を供給す
るための電源線を配線してなるＤＲＡＭに関し、高電位
側電源線とのゴミによるショートにより不良となるコラ
ム選択信号線の発生確率を減らし、歩留りの向上を図
る。 【構成】センスアンプ駆動回路に電源電圧ＶＣＣを供給
する電源線と、センスアンプ駆動回路に電源電圧ＶＳＳ
を供給する電源線とを、コラム選択信号線を挟んで同一
電位の電源線が２本連続して配線されるように繰り返し
て配線する。
たとえば、センスアンプの選択を行うためのコラム選択
信号線間に、センスアンプ駆動回路に電源電圧を供給す
るための電源線を配線してなるＤＲＡＭに関し、高電位
側電源線とのゴミによるショートにより不良となるコラ
ム選択信号線の発生確率を減らし、歩留りの向上を図
る。 【構成】センスアンプ駆動回路に電源電圧ＶＣＣを供給
する電源線と、センスアンプ駆動回路に電源電圧ＶＳＳ
を供給する電源線とを、コラム選択信号線を挟んで同一
電位の電源線が２本連続して配線されるように繰り返し
て配線する。
Description
【０００１】
【産業上の利用分野】本発明は、コラム毎に設けられて
いるセンスアンプの選択を行うためのコラム選択信号線
間に、センスアンプを駆動するセンスアンプ駆動回路に
電源電圧を供給するための電源線を配線してなるダイナ
ミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭ
という）等、信号線間に電源線を配線する部分を有する
半導体装置に関する。
いるセンスアンプの選択を行うためのコラム選択信号線
間に、センスアンプを駆動するセンスアンプ駆動回路に
電源電圧を供給するための電源線を配線してなるダイナ
ミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭ
という）等、信号線間に電源線を配線する部分を有する
半導体装置に関する。
【０００２】近年、ＤＲＡＭにおいては、大容量化に伴
い、１つのロウ・アドレスでアクセスされるメモリセル
の数が増加しており、このため、１回のＲＡＳアクセス
（行アクセス）で充放電されるビット線の数が増加し、
これによるビット線の充放電時間の遅延が高速化を図る
妨げとなっている。
い、１つのロウ・アドレスでアクセスされるメモリセル
の数が増加しており、このため、１回のＲＡＳアクセス
（行アクセス）で充放電されるビット線の数が増加し、
これによるビット線の充放電時間の遅延が高速化を図る
妨げとなっている。
【０００３】ここに、たとえば、ロウ・アドレスに対応
して選択、活性化されるメモリセル領域、いわゆる、セ
ル・ブロックを細分化する場合には、１つのロウ・アド
レスでアクセスされるメモリセルの数を減らし、１回の
ＲＡＳアクセスで充放電しなければならないビット線の
数を減らすことができるが、このようにする場合には、
チップ・サイズの増加を招き、価格の上昇という不都合
を招いてしまう。
して選択、活性化されるメモリセル領域、いわゆる、セ
ル・ブロックを細分化する場合には、１つのロウ・アド
レスでアクセスされるメモリセルの数を減らし、１回の
ＲＡＳアクセスで充放電しなければならないビット線の
数を減らすことができるが、このようにする場合には、
チップ・サイズの増加を招き、価格の上昇という不都合
を招いてしまう。
【０００４】そこで、ビット線の容量を充放電するセン
スアンプを駆動するセンスアンプ駆動回路に高い駆動能
力が要求されることになるが、とりわけ、センスアンプ
駆動回路からセンスアンプに対してセンスアンプ駆動電
圧を供給するセンスアンプ駆動電圧線の抵抗を小さくす
ることが必要とされる。
スアンプを駆動するセンスアンプ駆動回路に高い駆動能
力が要求されることになるが、とりわけ、センスアンプ
駆動回路からセンスアンプに対してセンスアンプ駆動電
圧を供給するセンスアンプ駆動電圧線の抵抗を小さくす
ることが必要とされる。
【０００５】この対策として、近年、センスアンプ駆動
回路をセル・アレーの中に配置してセンスアンプの近く
に分散することにより、センスアンプ駆動電圧線を短く
し、センスアンプ駆動電圧線の抵抗を小さくするように
したＤＲＡＭが提案されている。
回路をセル・アレーの中に配置してセンスアンプの近く
に分散することにより、センスアンプ駆動電圧線を短く
し、センスアンプ駆動電圧線の抵抗を小さくするように
したＤＲＡＭが提案されている。
【０００６】このようなＤＲＡＭにおいては、コラム毎
に設けられているセンスアンプの選択を行うためのコラ
ム選択信号線と、センスアンプ駆動回路に電源電圧を供
給する電源線とが、セル・アレー上の同一の配線層に平
行に配線されることになることから、これらコラム選択
信号線と、センスアンプ駆動回路に電源電圧を供給する
電源線とのゴミによるショート（短絡）が問題となる。
に設けられているセンスアンプの選択を行うためのコラ
ム選択信号線と、センスアンプ駆動回路に電源電圧を供
給する電源線とが、セル・アレー上の同一の配線層に平
行に配線されることになることから、これらコラム選択
信号線と、センスアンプ駆動回路に電源電圧を供給する
電源線とのゴミによるショート（短絡）が問題となる。
【０００７】
【従来の技術】図９は、センスアンプ駆動回路をセル・
アレーの中に配置してセンスアンプの近くに分散するこ
とにより、センスアンプ駆動電圧線を短くし、センスア
ンプ駆動電圧線の抵抗を小さくするようにした従来のＤ
ＲＡＭの一例の要部を示す概略的平面図である。
アレーの中に配置してセンスアンプの近くに分散するこ
とにより、センスアンプ駆動電圧線を短くし、センスア
ンプ駆動電圧線の抵抗を小さくするようにした従来のＤ
ＲＡＭの一例の要部を示す概略的平面図である。
【０００８】図９中、１はチップ本体、２−１〜２−
８、３−１〜３−８、４−１、４−２、５−１、５−２
はメモリセルが配列されてなるセル・ブロック、６−１
〜６−４、７−１〜７−４、８−１、９−１はセンスア
ンプが配列されてなるセンスアンプ列である。
８、３−１〜３−８、４−１、４−２、５−１、５−２
はメモリセルが配列されてなるセル・ブロック、６−１
〜６−４、７−１〜７−４、８−１、９−１はセンスア
ンプが配列されてなるセンスアンプ列である。
【０００９】また、１０−１〜１０−８、１１−１〜１
１−８、１２−１、１２−２、１３−１、１３−２はロ
ウ・アドレス信号をデコードして、ロウ・アドレスに対
応するワード線の選択を行うロウ・デコーダである。
１−８、１２−１、１２−２、１３−１、１３−２はロ
ウ・アドレス信号をデコードして、ロウ・アドレスに対
応するワード線の選択を行うロウ・デコーダである。
【００１０】また、１４〜１７はコラム・アドレス信号
をデコードして、コラム毎に設けられているセンスアン
プの選択を行うためのコラム選択信号を出力するコラム
・デコーダである。
をデコードして、コラム毎に設けられているセンスアン
プの選択を行うためのコラム選択信号を出力するコラム
・デコーダである。
【００１１】また、１８−１〜１８−４、１９−１〜１
９−４、２０−１〜２０−４、２１−１〜２１−４はセ
ンスアンプを選択するためのコラム・ゲートにコラム選
択信号を伝送するコラム選択信号線である。
９−４、２０−１〜２０−４、２１−１〜２１−４はセ
ンスアンプを選択するためのコラム・ゲートにコラム選
択信号を伝送するコラム選択信号線である。
【００１２】また、２２は高電位側の電源電圧ＶＣＣ用
のパッド、２３、２４、２５、２６、２７−１、２７−
２、２８−１、２８−２、２９−１、２９−２、３０−
１、３０−２は電源電圧ＶＣＣを供給するためのＶＣＣ
電源線である。
のパッド、２３、２４、２５、２６、２７−１、２７−
２、２８−１、２８−２、２９−１、２９−２、３０−
１、３０−２は電源電圧ＶＣＣを供給するためのＶＣＣ
電源線である。
【００１３】特に、ＶＣＣ電源線２７−１、２７−２、
２８−１、２８−２、２９−１、２９−２、３０−１、
３０−２は、センスアンプ駆動回路に電源電圧ＶＣＣを
供給するためのものである。
２８−１、２８−２、２９−１、２９−２、３０−１、
３０−２は、センスアンプ駆動回路に電源電圧ＶＣＣを
供給するためのものである。
【００１４】また、３１は低電位側の電源電圧ＶＳＳ用
のパッド、３２、３３、３４、３５、３６−１、３６−
２、３７−１、３７−２、３８−１、３８−２、３９−
１、３９−２は電源電圧ＶＳＳを供給するためのＶＳＳ
電源線である。
のパッド、３２、３３、３４、３５、３６−１、３６−
２、３７−１、３７−２、３８−１、３８−２、３９−
１、３９−２は電源電圧ＶＳＳを供給するためのＶＳＳ
電源線である。
【００１５】特に、ＶＳＳ電源線３６−１、３６−２、
３７−１、３７−２、３８−１、３８−２、３９−１、
３９−２は、センスアンプ駆動回路に電源電圧ＶＳＳを
供給するためのものである。
３７−１、３７−２、３８−１、３８−２、３９−１、
３９−２は、センスアンプ駆動回路に電源電圧ＶＳＳを
供給するためのものである。
【００１６】
【発明が解決しようとする課題】図１０は、図９に示す
従来のＤＲＡＭが有している問題点を説明するための図
であり、図９に示すＸ−Ｘ線に沿った断面のうち、コラ
ム選択信号線１８−１〜１８−４、ＶＣＣ電源線２７−
１、２７−２及びＶＳＳ電源線３６−１、３６−２の断
面のみを示す概略的断面図である。
従来のＤＲＡＭが有している問題点を説明するための図
であり、図９に示すＸ−Ｘ線に沿った断面のうち、コラ
ム選択信号線１８−１〜１８−４、ＶＣＣ電源線２７−
１、２７−２及びＶＳＳ電源線３６−１、３６−２の断
面のみを示す概略的断面図である。
【００１７】このように、図９に示す従来のＤＲＡＭ
は、コラム選択信号線と、センスアンプ駆動回路に電源
電圧ＶＣＣを供給するＶＣＣ電源線と、センスアンプ駆
動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線とを、
コラム選択信号線を挟んで、センスアンプ駆動回路に電
源電圧ＶＣＣを供給するＶＣＣ電源線と、センスアンプ
駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線とが
１本ずつ交互に配線されるように平行に配線している。
は、コラム選択信号線と、センスアンプ駆動回路に電源
電圧ＶＣＣを供給するＶＣＣ電源線と、センスアンプ駆
動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線とを、
コラム選択信号線を挟んで、センスアンプ駆動回路に電
源電圧ＶＣＣを供給するＶＣＣ電源線と、センスアンプ
駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線とが
１本ずつ交互に配線されるように平行に配線している。
【００１８】このため、図１０に示すように、たとえ
ば、２本の配線に跨がる大きさＡのゴミが存在する場合
には、コラム選択信号線１８−１と、ＶＣＣ電源線２７
−１との間など、コラム選択信号線と、センスアンプ駆
動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線との間
や、コラム選択信号線１８−４と、ＶＳＳ電源線３６−
２との間など、コラム選択信号線と、センスアンプ駆動
回路に電源電圧ＶＳＳを供給するＶＳＳ電源線との間で
ショートが発生する可能性がある。
ば、２本の配線に跨がる大きさＡのゴミが存在する場合
には、コラム選択信号線１８−１と、ＶＣＣ電源線２７
−１との間など、コラム選択信号線と、センスアンプ駆
動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線との間
や、コラム選択信号線１８−４と、ＶＳＳ電源線３６−
２との間など、コラム選択信号線と、センスアンプ駆動
回路に電源電圧ＶＳＳを供給するＶＳＳ電源線との間で
ショートが発生する可能性がある。
【００１９】また、３本の配線に跨がる大きさＢのゴミ
が存在する場合には、ＶＳＳ電源線３６−１と、コラム
選択信号線１８−３と、ＶＣＣ電源線２７−２との間な
ど、センスアンプ駆動回路に電源電圧ＶＳＳを供給する
ＶＳＳ電源線と、コラム選択信号線と、センスアンプ駆
動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線との間
でショートが発生する可能性がある。
が存在する場合には、ＶＳＳ電源線３６−１と、コラム
選択信号線１８−３と、ＶＣＣ電源線２７−２との間な
ど、センスアンプ駆動回路に電源電圧ＶＳＳを供給する
ＶＳＳ電源線と、コラム選択信号線と、センスアンプ駆
動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線との間
でショートが発生する可能性がある。
【００２０】ここに、コラム選択信号線と、センスアン
プ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線と
の間でゴミによるショートが発生した場合には、スタン
バイ時、コラム選択信号線は接地電圧ＶＳＳにあるの
で、コラム選択信号線と、センスアンプ駆動回路に電源
電圧ＶＳＳを供給するＶＳＳ電源線との間には電流が流
れない。
プ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線と
の間でゴミによるショートが発生した場合には、スタン
バイ時、コラム選択信号線は接地電圧ＶＳＳにあるの
で、コラム選択信号線と、センスアンプ駆動回路に電源
電圧ＶＳＳを供給するＶＳＳ電源線との間には電流が流
れない。
【００２１】しかし、コラム選択信号線と、センスアン
プ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線と
の間でゴミによるショートが発生した場合には、スタン
バイ時、電源電圧ＶＣＣを供給するＶＣＣ電源線からコ
ラム選択信号線に電流が流れてしまう。
プ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線と
の間でゴミによるショートが発生した場合には、スタン
バイ時、電源電圧ＶＣＣを供給するＶＣＣ電源線からコ
ラム選択信号線に電流が流れてしまう。
【００２２】また、センスアンプ駆動回路に電源電圧Ｖ
ＳＳを供給するＶＳＳ電源線と、コラム選択信号線と、
センスアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣ
Ｃ電源線との間でゴミによるショートが発生した場合に
おいても、スタンバイ時、電源電圧ＶＣＣを供給するＶ
ＣＣ電源線からコラム選択信号線に電流が流れてしま
う。
ＳＳを供給するＶＳＳ電源線と、コラム選択信号線と、
センスアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣ
Ｃ電源線との間でゴミによるショートが発生した場合に
おいても、スタンバイ時、電源電圧ＶＣＣを供給するＶ
ＣＣ電源線からコラム選択信号線に電流が流れてしま
う。
【００２３】ここに、規格上、スタンバイ時に許容され
る電流値は非常に小さい値とされているため、ショート
の度合が非常に小さい場合であっても、コラム選択信号
線と、センスアンプ駆動回路に電源電圧ＶＣＣを供給す
るＶＣＣ電源線との間のゴミによるショートや、センス
アンプ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源
線と、コラム選択信号線と、センスアンプ駆動回路に電
源電圧ＶＣＣを供給するＶＣＣ電源線との間のゴミによ
るショートが発生した場合には、スタンバイ不良になっ
てしまう可能性がきわめて高い。
る電流値は非常に小さい値とされているため、ショート
の度合が非常に小さい場合であっても、コラム選択信号
線と、センスアンプ駆動回路に電源電圧ＶＣＣを供給す
るＶＣＣ電源線との間のゴミによるショートや、センス
アンプ駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源
線と、コラム選択信号線と、センスアンプ駆動回路に電
源電圧ＶＣＣを供給するＶＣＣ電源線との間のゴミによ
るショートが発生した場合には、スタンバイ不良になっ
てしまう可能性がきわめて高い。
【００２４】また、コラム選択信号線と、センスアンプ
駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線との
間でゴミによるショートが発生した場合において、その
ショートの度合が激しいと、アクティブ時、そのコラム
選択信号線を高レベルにすることができない場合が考え
られる。
駆動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線との
間でゴミによるショートが発生した場合において、その
ショートの度合が激しいと、アクティブ時、そのコラム
選択信号線を高レベルにすることができない場合が考え
られる。
【００２５】しかし、その場合は、対応するコラムを冗
長コラムに置き換えて代用することが可能であり、コラ
ム選択信号線と、センスアンプ駆動回路に電源電圧ＶＳ
Ｓを供給するＶＳＳ電源線との間のゴミによるショート
は、機能的には問題ないことが多い。
長コラムに置き換えて代用することが可能であり、コラ
ム選択信号線と、センスアンプ駆動回路に電源電圧ＶＳ
Ｓを供給するＶＳＳ電源線との間のゴミによるショート
は、機能的には問題ないことが多い。
【００２６】これに対して、コラム選択信号線と、セン
スアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電
源線との間でゴミによるショートが発生した場合におい
て、そのショートの度合が激しい場合には、たとえ、不
良のコラム選択信号線に選択されるコラムを冗長コラム
に置き換えたとしても、不良のコラム選択信号線は常に
選択された状態にあり、アクティブ時、他のコラムが選
択された場合には、多重選択が発生してしまう可能性が
きわめて高い。
スアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電
源線との間でゴミによるショートが発生した場合におい
て、そのショートの度合が激しい場合には、たとえ、不
良のコラム選択信号線に選択されるコラムを冗長コラム
に置き換えたとしても、不良のコラム選択信号線は常に
選択された状態にあり、アクティブ時、他のコラムが選
択された場合には、多重選択が発生してしまう可能性が
きわめて高い。
【００２７】また、センスアンプ駆動回路に電源電圧Ｖ
ＳＳを供給するＶＳＳ電源線と、コラム選択信号線と、
センスアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣ
Ｃ電源線との間でゴミによるショートが発生した場合に
おいても、コラム選択信号線と、センスアンプ駆動回路
に電源電圧ＶＣＣを供給するＶＣＣ電源線との間のショ
ートの度合が激しい場合には、たとえ、不良のコラム選
択信号線に選択されるコラムを冗長コラムに置き換えた
としても、不良のコラム選択信号線は常に選択された状
態にあり、アクティブ時、他のコラムが選択された場合
には、多重選択が発生してしまう可能性がきわめて高
い。
ＳＳを供給するＶＳＳ電源線と、コラム選択信号線と、
センスアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣ
Ｃ電源線との間でゴミによるショートが発生した場合に
おいても、コラム選択信号線と、センスアンプ駆動回路
に電源電圧ＶＣＣを供給するＶＣＣ電源線との間のショ
ートの度合が激しい場合には、たとえ、不良のコラム選
択信号線に選択されるコラムを冗長コラムに置き換えた
としても、不良のコラム選択信号線は常に選択された状
態にあり、アクティブ時、他のコラムが選択された場合
には、多重選択が発生してしまう可能性がきわめて高
い。
【００２８】本発明は、かかる点に鑑み、ゴミによる配
線間のショートによる不良発生率を低減化し、歩留りの
向上を図ることができるようにした半導体装置を提供す
ることを目的とする。
線間のショートによる不良発生率を低減化し、歩留りの
向上を図ることができるようにした半導体装置を提供す
ることを目的とする。
【００２９】
【課題を解決するための手段】本発明の半導体装置は、
複数の信号線と、複数の高電位側電源線と、複数の低電
位側電源線とを、信号線間に１本の高電位側電源線又は
低電位側電源線が配線されるように平行して配線する部
分を有する半導体装置において、信号線を挟んで同一電
位の電源線が複数本連続するように、高電位側電源線
と、低電位側電源線とを繰り返して配線するというもの
である。
複数の信号線と、複数の高電位側電源線と、複数の低電
位側電源線とを、信号線間に１本の高電位側電源線又は
低電位側電源線が配線されるように平行して配線する部
分を有する半導体装置において、信号線を挟んで同一電
位の電源線が複数本連続するように、高電位側電源線
と、低電位側電源線とを繰り返して配線するというもの
である。
【００３０】
【作用】本発明においては、信号線を挟んで同一電位の
電源線が複数本連続するように、高電位側電源線と、低
電位側電源線とを繰り返して配線するとしているので、
信号線と、高電位側電源線との間のゴミによるショート
の発生確率を低くすることができる。
電源線が複数本連続するように、高電位側電源線と、低
電位側電源線とを繰り返して配線するとしているので、
信号線と、高電位側電源線との間のゴミによるショート
の発生確率を低くすることができる。
【００３１】
【実施例】以下、図１〜図８を参照して、本発明の第１
実施例〜第４実施例について、本発明をＤＲＡＭに適用
した場合を例にして説明する。なお、図１、図４におい
て、図９に対応する部分には同一符号を付し、その重複
説明は省略する。
実施例〜第４実施例について、本発明をＤＲＡＭに適用
した場合を例にして説明する。なお、図１、図４におい
て、図９に対応する部分には同一符号を付し、その重複
説明は省略する。
【００３２】第１実施例・・図１〜図３ 図１は本発明の第１実施例の要部を示す概略的平面図、
図２は図１に示すＹ−Ｙ線に沿った断面のうち、コラム
選択信号線１８−１〜１８−４、ＶＣＣ電源線２７−
１、２７−２及びＶＳＳ電源線３６−１、３６−２の断
面のみを示す概略的断面図である。
図２は図１に示すＹ−Ｙ線に沿った断面のうち、コラム
選択信号線１８−１〜１８−４、ＶＣＣ電源線２７−
１、２７−２及びＶＳＳ電源線３６−１、３６−２の断
面のみを示す概略的断面図である。
【００３３】即ち、本発明の第１実施例は、センスアン
プ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線
と、センスアンプ駆動回路に電源電圧ＶＳＳを供給する
ＶＳＳ電源線とを、コラム選択信号線を挟んで同一電位
の電源線が２本連続して配線されるように繰り返して配
線し、その他については、図９に示す従来のＤＲＡＭと
同様に構成したものである。
プ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線
と、センスアンプ駆動回路に電源電圧ＶＳＳを供給する
ＶＳＳ電源線とを、コラム選択信号線を挟んで同一電位
の電源線が２本連続して配線されるように繰り返して配
線し、その他については、図９に示す従来のＤＲＡＭと
同様に構成したものである。
【００３４】図３はセンスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線とゴミによりショートする
可能性のあるコラム選択信号線を説明するための概略的
断面図であり、図３（Ａ）は本発明の第１実施例の場合
を説明するための概略的断面図、図３（Ｂ）は図９に示
す従来のＤＲＡＭの場合を説明するための概略的断面図
である。
ＣＣを供給するＶＣＣ電源線とゴミによりショートする
可能性のあるコラム選択信号線を説明するための概略的
断面図であり、図３（Ａ）は本発明の第１実施例の場合
を説明するための概略的断面図、図３（Ｂ）は図９に示
す従来のＤＲＡＭの場合を説明するための概略的断面図
である。
【００３５】ここに、２本の配線に跨がる大きさＡのゴ
ミが存在する場合、センスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線とショートする可能性のあ
るコラム選択信号線は、本発明の第１実施例の場合に
は、図３（Ａ）に示す範囲では、コラム選択信号線１８
−１、１８−２、１８−３の３本であり、図９に示す従
来のＤＲＡＭの場合には、図３（Ａ）に示す範囲と同一
範囲の図３（Ｂ）に示す範囲では、コラム選択信号線１
８−１、１８−２、１８−３、１８−４の４本である。
ミが存在する場合、センスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線とショートする可能性のあ
るコラム選択信号線は、本発明の第１実施例の場合に
は、図３（Ａ）に示す範囲では、コラム選択信号線１８
−１、１８−２、１８−３の３本であり、図９に示す従
来のＤＲＡＭの場合には、図３（Ａ）に示す範囲と同一
範囲の図３（Ｂ）に示す範囲では、コラム選択信号線１
８−１、１８−２、１８−３、１８−４の４本である。
【００３６】また、３本の配線に跨がる大きさＢのゴミ
が存在する場合、センスアンプ駆動回路に電源電圧ＶＣ
Ｃを供給するＶＣＣ電源線とショートする可能性のある
コラム選択信号線は、本発明の第１実施例の場合には、
図３（Ａ）に示す範囲では、コラム選択信号線１８−
１、１８−２、１８−３の３本であり、図９に示す従来
のＤＲＡＭの場合には、図３（Ａ）に示す範囲と同一範
囲の図３（Ｂ）に示す範囲では、コラム選択信号線１８
−１、１８−２、１８−３、１８−４の４本である。
が存在する場合、センスアンプ駆動回路に電源電圧ＶＣ
Ｃを供給するＶＣＣ電源線とショートする可能性のある
コラム選択信号線は、本発明の第１実施例の場合には、
図３（Ａ）に示す範囲では、コラム選択信号線１８−
１、１８−２、１８−３の３本であり、図９に示す従来
のＤＲＡＭの場合には、図３（Ａ）に示す範囲と同一範
囲の図３（Ｂ）に示す範囲では、コラム選択信号線１８
−１、１８−２、１８−３、１８−４の４本である。
【００３７】このように、この第１実施例によれば、セ
ンスアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ
電源線とゴミによりショートして不良となるコラム選択
信号線の発生確率を低くすることができるので、歩留り
の向上を図ることができる。
ンスアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ
電源線とゴミによりショートして不良となるコラム選択
信号線の発生確率を低くすることができるので、歩留り
の向上を図ることができる。
【００３８】なお、図示は省略するが、５本の配線に跨
がるゴミが存在する場合には、センスアンプ駆動回路に
電源電圧ＶＣＣを供給するＶＣＣ電源線とのショートに
より不良となるコラム選択信号線が発生する確率は、こ
の第１実施例の場合と、図９に示す従来のＤＲＡＭの場
合とで同一となってしまうが、この点を改善したもの
が、次に説明する第２実施例である。
がるゴミが存在する場合には、センスアンプ駆動回路に
電源電圧ＶＣＣを供給するＶＣＣ電源線とのショートに
より不良となるコラム選択信号線が発生する確率は、こ
の第１実施例の場合と、図９に示す従来のＤＲＡＭの場
合とで同一となってしまうが、この点を改善したもの
が、次に説明する第２実施例である。
【００３９】第２実施例・・図４〜図６ 図４は本発明の第２実施例の要部を示す概略的平面図、
図５は図４に示すＺ−Ｚ線に沿った断面のうち、コラム
選択信号線１８−１〜１８−６、ＶＣＣ電源線２７−１
〜２７−３及びＶＳＳ電源線３６−１〜３６−３の断面
のみを示す概略的断面図である。
図５は図４に示すＺ−Ｚ線に沿った断面のうち、コラム
選択信号線１８−１〜１８−６、ＶＣＣ電源線２７−１
〜２７−３及びＶＳＳ電源線３６−１〜３６−３の断面
のみを示す概略的断面図である。
【００４０】即ち、本発明の第２実施例は、センスアン
プ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線
と、センスアンプ駆動回路に電源電圧ＶＳＳを供給する
ＶＳＳ電源線とを、コラム選択信号線を挟んで同一電位
の電源線が３本連続して配線されるように繰り返して配
線し、その他については、図９に示す従来のＤＲＡＭと
同様に構成したものである。
プ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ電源線
と、センスアンプ駆動回路に電源電圧ＶＳＳを供給する
ＶＳＳ電源線とを、コラム選択信号線を挟んで同一電位
の電源線が３本連続して配線されるように繰り返して配
線し、その他については、図９に示す従来のＤＲＡＭと
同様に構成したものである。
【００４１】図６はセンスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線とゴミによりショートする
可能性のあるコラム選択信号線を説明するための概略的
断面図であり、図６（Ａ）は本発明の第２実施例の場合
を説明するための概略的断面図、図６（Ｂ）は図９に示
す従来のＤＲＡＭの場合を説明するための概略的断面図
である。
ＣＣを供給するＶＣＣ電源線とゴミによりショートする
可能性のあるコラム選択信号線を説明するための概略的
断面図であり、図６（Ａ）は本発明の第２実施例の場合
を説明するための概略的断面図、図６（Ｂ）は図９に示
す従来のＤＲＡＭの場合を説明するための概略的断面図
である。
【００４２】ここに、２本の配線に跨がる大きさＡのゴ
ミが存在する場合、センスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線とショートする可能性のあ
るコラム選択信号線は、本発明の第２実施例の場合に
は、図６（Ａ）に示す範囲では、コラム選択信号線１８
−１、１８−２、１８−３、１８−４の４本であり、図
９に示す従来のＤＲＡＭの場合には、図６（Ａ）に示す
範囲と同一範囲の図６（Ｂ）に示す範囲では、コラム選
択信号線１８−１、１８−２、１８−３、１８−４、１
８−５、１８−６の６本である。
ミが存在する場合、センスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線とショートする可能性のあ
るコラム選択信号線は、本発明の第２実施例の場合に
は、図６（Ａ）に示す範囲では、コラム選択信号線１８
−１、１８−２、１８−３、１８−４の４本であり、図
９に示す従来のＤＲＡＭの場合には、図６（Ａ）に示す
範囲と同一範囲の図６（Ｂ）に示す範囲では、コラム選
択信号線１８−１、１８−２、１８−３、１８−４、１
８−５、１８−６の６本である。
【００４３】また、３本の配線に跨がる大きさＢのゴミ
が存在する場合、センスアンプ駆動回路に電源電圧ＶＣ
Ｃを供給するＶＣＣ電源線とショートする可能性のある
コラム選択信号線は、本発明の第２実施例の場合には、
図６（Ａ）に示す範囲では、コラム選択信号線１８−
１、１８−２、１８−３、１８−４の４本であり、図９
に示す従来のＤＲＡＭの場合には、図６（Ａ）に示す範
囲と同一範囲の図６（Ｂ）に示す範囲では、コラム選択
信号線１８−１、１８−２、１８−３、１８−４、１８
−５、１８−６の６本である。
が存在する場合、センスアンプ駆動回路に電源電圧ＶＣ
Ｃを供給するＶＣＣ電源線とショートする可能性のある
コラム選択信号線は、本発明の第２実施例の場合には、
図６（Ａ）に示す範囲では、コラム選択信号線１８−
１、１８−２、１８−３、１８−４の４本であり、図９
に示す従来のＤＲＡＭの場合には、図６（Ａ）に示す範
囲と同一範囲の図６（Ｂ）に示す範囲では、コラム選択
信号線１８−１、１８−２、１８−３、１８−４、１８
−５、１８−６の６本である。
【００４４】また、５本の配線に跨がる大きさＣのゴミ
が存在する場合、センスアンプ駆動回路に電源電圧ＶＣ
Ｃを供給するＶＣＣ電源線とショートする可能性のある
コラム選択信号線は、本発明の第２実施例の場合には、
図６（Ａ）に示す範囲では、コラム選択信号線１８−
１、１８−２、１８−３、１８−４、１８−５の５本で
あり、図９に示す従来のＤＲＡＭの場合には、図６
（Ａ）に示す範囲と同一範囲の図６（Ｂ）に示す範囲で
は、コラム選択信号線１８−１、１８−２、１８−３、
１８−４、１８−５、１８−６の６本である。
が存在する場合、センスアンプ駆動回路に電源電圧ＶＣ
Ｃを供給するＶＣＣ電源線とショートする可能性のある
コラム選択信号線は、本発明の第２実施例の場合には、
図６（Ａ）に示す範囲では、コラム選択信号線１８−
１、１８−２、１８−３、１８−４、１８−５の５本で
あり、図９に示す従来のＤＲＡＭの場合には、図６
（Ａ）に示す範囲と同一範囲の図６（Ｂ）に示す範囲で
は、コラム選択信号線１８−１、１８−２、１８−３、
１８−４、１８−５、１８−６の６本である。
【００４５】このように、この第２実施例によれば、セ
ンスアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ
電源線とゴミによりショートして不良となるコラム選択
信号線の発生確率を第１実施例の場合よりも低くするこ
とができるので、第１実施例以上に歩留りの向上を図る
ことができる。
ンスアンプ駆動回路に電源電圧ＶＣＣを供給するＶＣＣ
電源線とゴミによりショートして不良となるコラム選択
信号線の発生確率を第１実施例の場合よりも低くするこ
とができるので、第１実施例以上に歩留りの向上を図る
ことができる。
【００４６】なお、センスアンプ駆動回路に電源電圧Ｖ
ＣＣを供給するＶＣＣ電源線と、センスアンプ駆動回路
に電源電圧ＶＳＳを供給するＶＳＳ電源線との繰り返し
周期を広くするほど、大きいゴミにより不良となるコラ
ム選択信号線の発生確率を下げることができる。
ＣＣを供給するＶＣＣ電源線と、センスアンプ駆動回路
に電源電圧ＶＳＳを供給するＶＳＳ電源線との繰り返し
周期を広くするほど、大きいゴミにより不良となるコラ
ム選択信号線の発生確率を下げることができる。
【００４７】第３実施例・・図７ 図７は本発明の第３実施例の要部を示す概略的断面図で
あり、本発明の第３実施例は、コラム選択信号線１８−
１とＶＣＣ電源線２７−１との間隔など、コラム選択信
号線とセンスアンプ駆動回路に電源電圧ＶＣＣを供給す
るＶＣＣ電源線との間隔ＬＡを、コラム選択信号線１８
−３とＶＳＳ電源線３６−１との間隔など、コラム選択
信号線とセンスアンプ駆動回路に電源電圧ＶＳＳを供給
するＶＳＳ電源線との間隔ＬＢよりも広く、その他につ
いては、図１に示す本発明の第１実施例と同様に構成し
たものである。
あり、本発明の第３実施例は、コラム選択信号線１８−
１とＶＣＣ電源線２７−１との間隔など、コラム選択信
号線とセンスアンプ駆動回路に電源電圧ＶＣＣを供給す
るＶＣＣ電源線との間隔ＬＡを、コラム選択信号線１８
−３とＶＳＳ電源線３６−１との間隔など、コラム選択
信号線とセンスアンプ駆動回路に電源電圧ＶＳＳを供給
するＶＳＳ電源線との間隔ＬＢよりも広く、その他につ
いては、図１に示す本発明の第１実施例と同様に構成し
たものである。
【００４８】この第３実施例によれば、コラム選択信号
線と、センスアンプ駆動回路に電源電圧ＶＣＣを供給す
るＶＣＣ電源線との間のゴミによるショートを第１実施
例の場合よりも減らすことができるので、第１実施例以
上に歩留りの向上を図ることができる。
線と、センスアンプ駆動回路に電源電圧ＶＣＣを供給す
るＶＣＣ電源線との間のゴミによるショートを第１実施
例の場合よりも減らすことができるので、第１実施例以
上に歩留りの向上を図ることができる。
【００４９】第４実施例・・図８ 図８は本発明の第４実施例の要部を示す概略的断面図で
あり、本発明の第３実施例は、ＶＳＳ電源線３６−１、
３６−２など、センスアンプ駆動回路に電源電圧ＶＳＳ
を供給するＶＳＳ電源線の線幅ＬＣを、ＶＣＣ電源線２
７−１、２７−２など、センスアンプ駆動回路に電源電
圧ＶＣＣを供給するＶＣＣ電源線の線幅ＬＤよりも広く
して、センスアンプ駆動回路に電源電圧ＶＳＳを供給す
るＶＳＳ電源線の抵抗をセンスアンプ駆動回路に電源電
圧ＶＣＣを供給するＶＣＣ電源線の抵抗よりも小さく
し、その他については、図４に示す第２実施例と同様に
構成したものである。
あり、本発明の第３実施例は、ＶＳＳ電源線３６−１、
３６−２など、センスアンプ駆動回路に電源電圧ＶＳＳ
を供給するＶＳＳ電源線の線幅ＬＣを、ＶＣＣ電源線２
７−１、２７−２など、センスアンプ駆動回路に電源電
圧ＶＣＣを供給するＶＣＣ電源線の線幅ＬＤよりも広く
して、センスアンプ駆動回路に電源電圧ＶＳＳを供給す
るＶＳＳ電源線の抵抗をセンスアンプ駆動回路に電源電
圧ＶＣＣを供給するＶＣＣ電源線の抵抗よりも小さく
し、その他については、図４に示す第２実施例と同様に
構成したものである。
【００５０】この第４実施例によれば、ＶＣＣ電源線２
７−２と、コラム選択信号線１８−３と、ＶＳＳ電源線
３６−１との間にゴミによるショートが発生した場合な
ど、センスアンプ駆動回路に電源電圧ＶＣＣを供給する
ＶＣＣ電源線と、コラム選択信号線と、センスアンプ駆
動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線との間
にゴミによるショートが発生した場合に、コラム選択信
号線の電位をセンスアンプ駆動回路に電源電圧ＶＳＳを
供給するＶＳＳ電源線寄りとすることができ、不良のコ
ラム選択信号線が常に選択状態となってしまうことを防
ぐことができるので、第２実施例以上に歩留りの向上を
図ることができる。
７−２と、コラム選択信号線１８−３と、ＶＳＳ電源線
３６−１との間にゴミによるショートが発生した場合な
ど、センスアンプ駆動回路に電源電圧ＶＣＣを供給する
ＶＣＣ電源線と、コラム選択信号線と、センスアンプ駆
動回路に電源電圧ＶＳＳを供給するＶＳＳ電源線との間
にゴミによるショートが発生した場合に、コラム選択信
号線の電位をセンスアンプ駆動回路に電源電圧ＶＳＳを
供給するＶＳＳ電源線寄りとすることができ、不良のコ
ラム選択信号線が常に選択状態となってしまうことを防
ぐことができるので、第２実施例以上に歩留りの向上を
図ることができる。
【００５１】
【発明の効果】以上のように、本発明によれば、信号線
を挟んで同一電位の電源線が複数本連続するように、高
電位側電源線と、低電位側電源線とを繰り返して配線す
るとしたことにより、信号線と、高電位側電源線との間
のゴミによるショートの発生確率を低くし、ゴミによる
配線間のショートによる不良発生率を低くすることがで
きるので、歩留りの向上を図ることができる。
を挟んで同一電位の電源線が複数本連続するように、高
電位側電源線と、低電位側電源線とを繰り返して配線す
るとしたことにより、信号線と、高電位側電源線との間
のゴミによるショートの発生確率を低くし、ゴミによる
配線間のショートによる不良発生率を低くすることがで
きるので、歩留りの向上を図ることができる。
【図１】本発明の第１実施例の要部を示す概略的平面図
である。
である。
【図２】図２に示すＹ−Ｙ線に沿った断面のうち、コラ
ム選択信号線及びセンスアンプ駆動回路に電源電圧を供
給する電源線の断面のみを示す概略的断面図である。
ム選択信号線及びセンスアンプ駆動回路に電源電圧を供
給する電源線の断面のみを示す概略的断面図である。
【図３】センスアンプ駆動回路に高電位側電源電圧を供
給する高電位側電源線とゴミによりショートする可能性
のあるコラム選択信号線を説明するための概略的断面図
である。
給する高電位側電源線とゴミによりショートする可能性
のあるコラム選択信号線を説明するための概略的断面図
である。
【図４】本発明の第２実施例の要部を示す概略的平面図
である。
である。
【図５】図４に示すＺ−Ｚ線に沿った断面のうち、コラ
ム選択信号線及びセンスアンプ駆動回路に電源電圧を供
給する電源線の断面のみを示す概略的断面図である。
ム選択信号線及びセンスアンプ駆動回路に電源電圧を供
給する電源線の断面のみを示す概略的断面図である。
【図６】センスアンプ駆動回路に高電位側電源電圧を供
給する高電位側電源線とゴミによりショートする可能性
のあるコラム選択信号線を説明するための概略的断面図
である。
給する高電位側電源線とゴミによりショートする可能性
のあるコラム選択信号線を説明するための概略的断面図
である。
【図７】本発明の第３実施例の要部を示す概略的断面図
である。
である。
【図８】本発明の第４実施例の要部を示す概略的断面図
である。
である。
【図９】従来のＤＲＡＭの一例の要部を示す概略的平面
図である。
図である。
【図１０】図９に示すＸ−Ｘ線に沿った断面のうち、コ
ラム選択信号線及びセンスアンプ駆動回路に電源電圧を
供給する電源線の断面のみを示す概略的断面図である。
ラム選択信号線及びセンスアンプ駆動回路に電源電圧を
供給する電源線の断面のみを示す概略的断面図である。
１８−１〜１８−６ コラム選択信号線 ２７−１〜２７−３ ＶＣＣ電源線 ３６−１〜３６−３ ＶＳＳ電源線
Claims (4)
- 【請求項１】複数の信号線と、複数の高電位側電源線
と、複数の低電位側電源線とを、信号線間に１本の高電
位側電源線又は低電位側電源線が配線されるように平行
して配線する部分を有する半導体装置において、前記信
号線を挟んで同一電位の電源線が複数本連続するよう
に、前記高電位側電源線と、前記低電位側電源線とを繰
り返して配線していることを特徴とする半導体装置。 - 【請求項２】前記信号線と前記高電位側電源線との間の
間隔を前記信号線と前記低電位側電源線との間隔よりも
広くしていることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】前記低電位側電源線の線幅を前記高電位側
電源線の線幅よりも広くしていることを特徴とする請求
項１記載の半導体装置。 - 【請求項４】前記信号線は、メモリセルが配列されてな
るコラム毎に設けられているセンスアンプを選択するた
めのコラム選択信号線であり、前記高電位側電源線及び
前記低電位側電源線は、前記センスアンプを駆動するセ
ンスアンプ駆動回路に高電位側電源電圧及び低電位側電
源電圧を供給するための電源線であることを特徴とする
請求項１、２又は３記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15003395A JP3296142B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体メモリ |
| US08/590,362 US5598363A (en) | 1995-06-16 | 1996-01-25 | Semiconductor device having an improved reliability |
| KR1019960005478A KR100228471B1 (ko) | 1995-06-16 | 1996-03-02 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15003395A JP3296142B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098241A true JPH098241A (ja) | 1997-01-10 |
| JP3296142B2 JP3296142B2 (ja) | 2002-06-24 |
Family
ID=15488037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15003395A Expired - Lifetime JP3296142B2 (ja) | 1995-06-16 | 1995-06-16 | 半導体メモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5598363A (ja) |
| JP (1) | JP3296142B2 (ja) |
| KR (1) | KR100228471B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008287882A (ja) * | 2008-08-20 | 2008-11-27 | Renesas Technology Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2921463B2 (ja) * | 1996-01-30 | 1999-07-19 | 日本電気株式会社 | 半導体集積回路チップ |
| JP3013773B2 (ja) * | 1996-03-22 | 2000-02-28 | 日本電気株式会社 | 半導体装置 |
| JPH10125793A (ja) * | 1996-10-24 | 1998-05-15 | Toshiba Corp | 低消費電力集積回路装置 |
| KR100258345B1 (ko) * | 1996-11-28 | 2000-06-01 | 윤종용 | 파워라인의 배치구조를 개선한 반도체 메모리 장치 |
| JP4907967B2 (ja) * | 2005-12-01 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7952229B2 (en) * | 2009-02-26 | 2011-05-31 | Himax Technologies Limited | Power distribution system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR940003410B1 (ko) * | 1991-08-01 | 1994-04-21 | 삼성전자 주식회사 | 망사 구조의 전원선을 가지는 반도체 메모리 장치 |
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- 1996-01-25 US US08/590,362 patent/US5598363A/en not_active Expired - Lifetime
- 1996-03-02 KR KR1019960005478A patent/KR100228471B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR970003196A (ko) | 1997-01-28 |
| US5598363A (en) | 1997-01-28 |
| JP3296142B2 (ja) | 2002-06-24 |
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