JPH03137893A - レジスタ回路 - Google Patents
レジスタ回路Info
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- JPH03137893A JPH03137893A JP1276880A JP27688089A JPH03137893A JP H03137893 A JPH03137893 A JP H03137893A JP 1276880 A JP1276880 A JP 1276880A JP 27688089 A JP27688089 A JP 27688089A JP H03137893 A JPH03137893 A JP H03137893A
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- JP
- Japan
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- terminal
- channel mos
- mos transistor
- transistor
- gate
- Prior art date
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- Granted
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- 101001005165 Bos taurus Lens fiber membrane intrinsic protein Proteins 0.000 description 4
- 102100036203 Microfibrillar-associated protein 5 Human genes 0.000 description 4
- 101710147471 Microfibrillar-associated protein 5 Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 101000742346 Crotalus durissus collilineatus Zinc metalloproteinase/disintegrin Proteins 0.000 description 2
- 101000872559 Hediste diversicolor Hemerythrin Proteins 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は０ＭＯ８構造のレジスタ回路に関し、特にデー
タを記憶するレジスタファイルのレジスタ回路に関する
。
タを記憶するレジスタファイルのレジスタ回路に関する
。
従来のレジスタ回路について、図面を参照して説明する
。
。
第３図は従来のレジスタ回路の一例を示す回路図である
。
。
以下の説明においてＮチャネルＭＯＳトランジスタをＭ
Ｎと、またＰチャネルＭＯＳトランジスタをＭＰと記す
。
Ｎと、またＰチャネルＭＯＳトランジスタをＭＰと記す
。
第３図において、この従来のレジスタ回路はＭＰ２１と
ＭＮ２１とから成るトランスファーゲートと、ＭＰ２２
とＭＮ２２．ＭＰ２３とＭＮ２３゜ＭＰ２４とＭＮ２４
から成る３つのインバータと、ＭＰ ２５とＭＮ２５と
から成るトランスファーゲートとで構成される。
ＭＮ２１とから成るトランスファーゲートと、ＭＰ２２
とＭＮ２２．ＭＰ２３とＭＮ２３゜ＭＰ２４とＭＮ２４
から成る３つのインバータと、ＭＰ ２５とＭＮ２５と
から成るトランスファーゲートとで構成される。
第３図において、Ｗ、Ｗは書込み信号でＷはＷの否定信
号、Ｒ１πは読出し信号でπはＲの否定信号、ＤＷは書
込みデータ信号、およびＤＲは読み出しデータ信号を示
し、この従来のレジスタ回路を格子状に接続することに
よりレジスタファイルが構成される。
号、Ｒ１πは読出し信号でπはＲの否定信号、ＤＷは書
込みデータ信号、およびＤＲは読み出しデータ信号を示
し、この従来のレジスタ回路を格子状に接続することに
よりレジスタファイルが構成される。
次に、第３図に示す従来のレジスタ回路の動作について
説明する。
説明する。
ＭＰ２２．ＭＮ２２のインバータとＭＰ２３゜ＭＮ２３
のインバータとの入力と出力が互いに接続されてラッチ
回路を構成している。Ｗが１ （ＷがＯ）のとき、ＤＷ
のデータ信号がＭＰ２１．ＭＮ２１のトランスファーゲ
ートを通ってこのラッチ回路に入力して保持される。Ｗ
がＯ（Ｗが１）のときは、このデータはラッチ回路に保
持されたままになる。ラッチ回路のデータはＭＰ２４．
ＭＮ２４から成るインバータに入力し、Ｒが１ （πが
０）のときにＭＰ２５．ＭＮ２５のトランスファーゲー
トな通ってＤＲに出力される。Ｒが０（πが１）のとき
は、出力されない。
のインバータとの入力と出力が互いに接続されてラッチ
回路を構成している。Ｗが１ （ＷがＯ）のとき、ＤＷ
のデータ信号がＭＰ２１．ＭＮ２１のトランスファーゲ
ートを通ってこのラッチ回路に入力して保持される。Ｗ
がＯ（Ｗが１）のときは、このデータはラッチ回路に保
持されたままになる。ラッチ回路のデータはＭＰ２４．
ＭＮ２４から成るインバータに入力し、Ｒが１ （πが
０）のときにＭＰ２５．ＭＮ２５のトランスファーゲー
トな通ってＤＲに出力される。Ｒが０（πが１）のとき
は、出力されない。
このようにして、従来のレジスタ回路のデータの書込ゐ
、読出しが行われる。
、読出しが行われる。
上述した従来のレジスタ回路は、第３図に示すように読
出しデータ信号ＤＲの値が０から１になる場合、電源ｖ
ＤＤ端子カらＭＰ２４．ＭＰ２５を通って電源が流り、
ＤＲの配線の浮遊容量に充電される。従って、ＤＲの立
ち上がり時間はＭＰ２４、ＭＰ２５の電流の流れやすさ
によって支配され、一般に、ＰチャネルＭＯＳトランジ
スタの方がＮチャネルＭＯＳトランジスタより電流が流
れにくく、ＤＲの立ち上がり時間は長くなる。すなわち
、従来のレジスタ回路は、データ読出しにおける立ち上
がり時間が遅いという欠点がある。
出しデータ信号ＤＲの値が０から１になる場合、電源ｖ
ＤＤ端子カらＭＰ２４．ＭＰ２５を通って電源が流り、
ＤＲの配線の浮遊容量に充電される。従って、ＤＲの立
ち上がり時間はＭＰ２４、ＭＰ２５の電流の流れやすさ
によって支配され、一般に、ＰチャネルＭＯＳトランジ
スタの方がＮチャネルＭＯＳトランジスタより電流が流
れにくく、ＤＲの立ち上がり時間は長くなる。すなわち
、従来のレジスタ回路は、データ読出しにおける立ち上
がり時間が遅いという欠点がある。
本発明のレジスタ回路は、データを記憶するレジスタフ
ァイルのレジスタ回路において、第１の入力端子が第１
と第４のＮチャネルＭＯＳトランジスタのゲート端子に
接続され、第２の入力端子が第５と第１０のＮチャネル
ＭＯＳトランジスタのゲート端子に接続され、第３の入
力端子が前記第１ＯＮチャネルＭＯＳトランジスタのソ
ース端子に、。第４の入力端子が前記第４ＯＮチャネル
ＭＯＳトランジスタのソース端子に、第１の出力端子が
前記第５のＮチャネルＭＯＳトランジスタのドレイン端
子に、第２の出力端子が前記第１００ＮチャネルＭｏＳ
トランジスタのドレイン端子に接続され、第２．第３．
第７．第９のＮ−１−ヤネルＭＯＳトランジスタのソー
ス端子が地気端子に、第６．第８のＮチャネルＭＯＳト
ランジスタのソース端子が電源端子に、第１．第２のＰ
チャネルＭＯＳトランジスタのソース端子が電源端子に
接続され、前記第１ＯＮチャネルＭＯＳトランジスタの
ドレイン端子が前記第２のＮチャネルＭＯＳトランジス
タのドレイン端子と前記第１のＰチャネルＭＯＳトラン
ジスタのドレイン端子と前記第２のＰチャネルＭＯＳト
ランジスタのゲート端子と前記第３．第６．第９ＯＮチ
ャネルＭＯＳトランジスタのゲート端子とに接続され、
前記第４のＮチャネル間Ｏ８）ランジスタのドレイン端
子が前記第２のＰチャネルＭＯ８）ランジ・スタのドレ
イン端子と前記第３のＮチャネルＭＯＳトランジスタの
ドレイン端子と前記第１のＰチャネルＭＯＳトランジス
タのゲート端子と前記第２．第７．第８のＮチャネル間
Ｏ８）ランジスタのゲート端子とに接続され、前記第５
ＯＮチャネルＭＯＳトランジスタのソース端子が前記第
６、第７ＯＮチャネルＭＯＳトランジスタのドレイン端
子に、前記第１０のＮチャネル間Ｏ８）ランジスタのソ
ース端子が前記第８．第９のＮチャネル間Ｏ８）ランジ
スタのドレイン端子に接続されて成っている。
ァイルのレジスタ回路において、第１の入力端子が第１
と第４のＮチャネルＭＯＳトランジスタのゲート端子に
接続され、第２の入力端子が第５と第１０のＮチャネル
ＭＯＳトランジスタのゲート端子に接続され、第３の入
力端子が前記第１ＯＮチャネルＭＯＳトランジスタのソ
ース端子に、。第４の入力端子が前記第４ＯＮチャネル
ＭＯＳトランジスタのソース端子に、第１の出力端子が
前記第５のＮチャネルＭＯＳトランジスタのドレイン端
子に、第２の出力端子が前記第１００ＮチャネルＭｏＳ
トランジスタのドレイン端子に接続され、第２．第３．
第７．第９のＮ−１−ヤネルＭＯＳトランジスタのソー
ス端子が地気端子に、第６．第８のＮチャネルＭＯＳト
ランジスタのソース端子が電源端子に、第１．第２のＰ
チャネルＭＯＳトランジスタのソース端子が電源端子に
接続され、前記第１ＯＮチャネルＭＯＳトランジスタの
ドレイン端子が前記第２のＮチャネルＭＯＳトランジス
タのドレイン端子と前記第１のＰチャネルＭＯＳトラン
ジスタのドレイン端子と前記第２のＰチャネルＭＯＳト
ランジスタのゲート端子と前記第３．第６．第９ＯＮチ
ャネルＭＯＳトランジスタのゲート端子とに接続され、
前記第４のＮチャネル間Ｏ８）ランジスタのドレイン端
子が前記第２のＰチャネルＭＯ８）ランジ・スタのドレ
イン端子と前記第３のＮチャネルＭＯＳトランジスタの
ドレイン端子と前記第１のＰチャネルＭＯＳトランジス
タのゲート端子と前記第２．第７．第８のＮチャネル間
Ｏ８）ランジスタのゲート端子とに接続され、前記第５
ＯＮチャネルＭＯＳトランジスタのソース端子が前記第
６、第７ＯＮチャネルＭＯＳトランジスタのドレイン端
子に、前記第１０のＮチャネル間Ｏ８）ランジスタのソ
ース端子が前記第８．第９のＮチャネル間Ｏ８）ランジ
スタのドレイン端子に接続されて成っている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。
第１図において本実施例のレジスタは書込み信号Ｗの入
力端子が第１と第４のＮチャネルＭＯＳトランジスタＭ
ＮＩＩ、ＭＮＩ４のゲート端子に接続され、読出し信号
Ｒの入力端子が第５と第１０のＮチャネル間Ｏ８）ラン
ジスタＭＮ５．ＭＮ２０のゲート端子に接続され、書込
みデータ信号ＤＷの入力端子が第１ＯＮチャネルＭＯＳ
トランジスタＭＮＩＩのソース端子に、書込みデータ信
号ｎの入力端子が第４ＯＮチャネルＭＯＳトランジスタ
ＭＮ１４のソース端子に、読出しデータ信号ＤＢの出力
端子が第５のＮチャネルＭＯＳトランジスタＭＮ１５の
ドレイン端子に、読出しデータ信号丁πの出力端子が第
１０のＮチャネル間Ｏ８）ランジスタＭＮ２０のドレイ
ン端子に接続され、第２．第３．第７．第９ＯＮチャネ
ルＭＯＳトランジスタＭＮ′ｌ ２．ＭＮＩ ３．ＭＮ
Ｉ７、ＭＮＩ９のソース端子が地気端子に、第６、第゛
８のＮチャネルＭＯＳトランジスタＭＮ１６、ＭＮＩ８
のソース端子がＶＤＤ電源端子に、第１．第２のＰチャ
ネルＭＯＳトランジスタのＭＰ 、１１ 、 ＭＰ １
２ツノソース端子がＶＤＤ電源端子に接続され、第１の
Ｎチャネル間Ｏ８）ランジスタＭＮＩＩのドレイン端子
が第２のＮチャネル間Ｏ８）ランジスタＭＮ１２のドレ
イン端子と前記第１０ＰチャネルＭＯＳトランジスタの
ＭＰＩＩのドレイン端子と第２のＰチャネルＭＯＳトラ
ンジスタＭＰ１２のゲート端子と第３．第６．第９ＯＮ
チャネルＭＯＳトランジスタＭＮＩＩ、ＭＮ１６、ＭＮ
Ｉ９のゲート端子とに接続され、第４のＮチャネルＭＯ
ＳトランジスタＭＮ１４のドレイン端子が、第２のＰチ
ャネルＭＯＳトランジスタＭＰ１２のドレイン端子と第
３のＮチャネル間Ｏ８）ランジスタＭＮ１３のドレイン
端子と第１のＰチャネルＭＯＳトランジスタＭＰＩＩの
ゲート端子と第２．第７．第８のＮチャネル間Ｏ８）ラ
ンジスタＭＮＩ ２．ＭＮＩ ７．ＭＮＩ ８のゲート
端子とに接続され、第５のＮチャネル間Ｏ８）ランジス
タＭＮ１５のソース端子が第６．第７ＯＮチャネルＭＯ
ＳトランジスタＭＮ１６．ＭＮ１７のドレイン端子に、
第１０のＮチャネルＭＯＳトランジスタＭＮ２０のソー
ス端子が第８．第９のＮチャネル間Ｏ８）ランジスタＭ
Ｎ１８．ＭＮ１９のドレイン端子に接続して構成してい
る。
力端子が第１と第４のＮチャネルＭＯＳトランジスタＭ
ＮＩＩ、ＭＮＩ４のゲート端子に接続され、読出し信号
Ｒの入力端子が第５と第１０のＮチャネル間Ｏ８）ラン
ジスタＭＮ５．ＭＮ２０のゲート端子に接続され、書込
みデータ信号ＤＷの入力端子が第１ＯＮチャネルＭＯＳ
トランジスタＭＮＩＩのソース端子に、書込みデータ信
号ｎの入力端子が第４ＯＮチャネルＭＯＳトランジスタ
ＭＮ１４のソース端子に、読出しデータ信号ＤＢの出力
端子が第５のＮチャネルＭＯＳトランジスタＭＮ１５の
ドレイン端子に、読出しデータ信号丁πの出力端子が第
１０のＮチャネル間Ｏ８）ランジスタＭＮ２０のドレイ
ン端子に接続され、第２．第３．第７．第９ＯＮチャネ
ルＭＯＳトランジスタＭＮ′ｌ ２．ＭＮＩ ３．ＭＮ
Ｉ７、ＭＮＩ９のソース端子が地気端子に、第６、第゛
８のＮチャネルＭＯＳトランジスタＭＮ１６、ＭＮＩ８
のソース端子がＶＤＤ電源端子に、第１．第２のＰチャ
ネルＭＯＳトランジスタのＭＰ 、１１ 、 ＭＰ １
２ツノソース端子がＶＤＤ電源端子に接続され、第１の
Ｎチャネル間Ｏ８）ランジスタＭＮＩＩのドレイン端子
が第２のＮチャネル間Ｏ８）ランジスタＭＮ１２のドレ
イン端子と前記第１０ＰチャネルＭＯＳトランジスタの
ＭＰＩＩのドレイン端子と第２のＰチャネルＭＯＳトラ
ンジスタＭＰ１２のゲート端子と第３．第６．第９ＯＮ
チャネルＭＯＳトランジスタＭＮＩＩ、ＭＮ１６、ＭＮ
Ｉ９のゲート端子とに接続され、第４のＮチャネルＭＯ
ＳトランジスタＭＮ１４のドレイン端子が、第２のＰチ
ャネルＭＯＳトランジスタＭＰ１２のドレイン端子と第
３のＮチャネル間Ｏ８）ランジスタＭＮ１３のドレイン
端子と第１のＰチャネルＭＯＳトランジスタＭＰＩＩの
ゲート端子と第２．第７．第８のＮチャネル間Ｏ８）ラ
ンジスタＭＮＩ ２．ＭＮＩ ７．ＭＮＩ ８のゲート
端子とに接続され、第５のＮチャネル間Ｏ８）ランジス
タＭＮ１５のソース端子が第６．第７ＯＮチャネルＭＯ
ＳトランジスタＭＮ１６．ＭＮ１７のドレイン端子に、
第１０のＮチャネルＭＯＳトランジスタＭＮ２０のソー
ス端子が第８．第９のＮチャネル間Ｏ８）ランジスタＭ
Ｎ１８．ＭＮ１９のドレイン端子に接続して構成してい
る。
次に、本実施例の動作について説明する。
第１図において、本実施例はＭＰＩＩ、ＭＮＩ２から成
るインバータと、ＭＰ１２．ＭＮＩ３から成るインバー
タとの入力と出力とが互いに接続されてラッチ回路を構
成しており、データはここに蓄積される。Ｗは書込み信
号、Ｒは読込み信号、ＤＷとＤＷは書込みデータ信号、
ＤＷはＤＷの否定値、ＤＲと丁πは読出しデータ信号、
および丁πはＤＲの否定値を示している。
るインバータと、ＭＰ１２．ＭＮＩ３から成るインバー
タとの入力と出力とが互いに接続されてラッチ回路を構
成しており、データはここに蓄積される。Ｗは書込み信
号、Ｒは読込み信号、ＤＷとＤＷは書込みデータ信号、
ＤＷはＤＷの否定値、ＤＲと丁πは読出しデータ信号、
および丁πはＤＲの否定値を示している。
書込み信号Ｗが１のとき、ＭＮＩＩ、ＭＮＩ４がオンに
なり、ＤＷ、ＤＷの書込みデータ信号がう、子回路に入
力して保持される。Ｗが０のとき、ラッチ回路は保持し
たままになる。
なり、ＤＷ、ＤＷの書込みデータ信号がう、子回路に入
力して保持される。Ｗが０のとき、ラッチ回路は保持し
たままになる。
ラッチ回路から出力した信号は、ＭＮ１６〜１９のゲー
ト端子に入力する。読出し信号Ｒが１のとき、ＭＮＩ５
．ＭＮ２０がオンになり、ＭＮＩ６、ＭＮＩ９のゲート
端子が１となり、従って、ＭＮＩ７．ＭＮＩ８のゲート
端子が０のとき、ＭＮＩＢ、ＭＮＩ９がオン、ＭＮＩ７
．ＭＮＩ８がオフとなり、ＤＲに１、丁πにＯが出力さ
れる。
ト端子に入力する。読出し信号Ｒが１のとき、ＭＮＩ５
．ＭＮ２０がオンになり、ＭＮＩ６、ＭＮＩ９のゲート
端子が１となり、従って、ＭＮＩ７．ＭＮＩ８のゲート
端子が０のとき、ＭＮＩＢ、ＭＮＩ９がオン、ＭＮＩ７
．ＭＮＩ８がオフとなり、ＤＲに１、丁πにＯが出力さ
れる。
ＭＮ１６．ＭＮ１９のゲート端子がＯ，ＭＮ１７、ＭＮ
１８のゲート端子が１のとき、ＤＲに０、丁πに１が出
力される。
１８のゲート端子が１のとき、ＤＲに０、丁πに１が出
力される。
このようにして、読出しおよび書込みが行われる。
第２図は本実施例のレジスタファイルへの一適用例を示
すブロック図である。
すブロック図である。
第２図に示すレジスタファイルは第１図に示すレジスタ
回路を格子状に並べ、書込み信号発生器１０１、読出し
信号発生器１０２、書込みバッファ１０３、および読出
しコンパレータ１０４を有して構成している。
回路を格子状に並べ、書込み信号発生器１０１、読出し
信号発生器１０２、書込みバッファ１０３、および読出
しコンパレータ１０４を有して構成している。
次に、第２図に示すレジスタファイルの動作について説
明する。
明する。
書込み信号発生器１０１は書込みアドレスをデコードし
て格子状のどのレジスタ１１，１２゜・・、２１．・・
に書込みを行うかを決定し、書込み信号Ｗのうちのどれ
かに１を与える。読出し信号発生器１０２は、読出しア
ドレスをデコードして格子状のどのレジスタ１１，１２
．・・、２１．・・の読出しを行なうかを決定し、読出
し信号Ｒのうちのどれかに１を与える。
て格子状のどのレジスタ１１，１２゜・・、２１．・・
に書込みを行うかを決定し、書込み信号Ｗのうちのどれ
かに１を与える。読出し信号発生器１０２は、読出しア
ドレスをデコードして格子状のどのレジスタ１１，１２
．・・、２１．・・の読出しを行なうかを決定し、読出
し信号Ｒのうちのどれかに１を与える。
書込みバッファ１０３は書込みデータなりＷ。
ＤＷ （ＤＷはＤＷの否定値）に与え、読出しコンパレ
ータ１０４はＤＲ，Ｄπを入力し、ＤＢの電位が丁πの
電位よりも高いとき１を、低いときに０を読出しデータ
として出力する。
ータ１０４はＤＲ，Ｄπを入力し、ＤＢの電位が丁πの
電位よりも高いとき１を、低いときに０を読出しデータ
として出力する。
第１図において、ＤＲ及び丁πの立ち下がり時間は、Ｍ
Ｎ１５．ＭＮ１７．または、ＭＮ１９゜ＭＮ２０の電流
の流れやすさによって支配されるが、ＮチャネルＭＯＳ
トランジスタであるため高速である。従って、第２図に
おける読出しデータの立ち上がり時間は丁πの立ち下が
り時間に、読出しデータの立ち下がり時間はＤＲの立ち
下がり時間に支配されるが、読出しデータの立ち上がり
時間と立ち下がり時間は両者共に高速であり、読出し時
間も高速となる。
Ｎ１５．ＭＮ１７．または、ＭＮ１９゜ＭＮ２０の電流
の流れやすさによって支配されるが、ＮチャネルＭＯＳ
トランジスタであるため高速である。従って、第２図に
おける読出しデータの立ち上がり時間は丁πの立ち下が
り時間に、読出しデータの立ち下がり時間はＤＲの立ち
下がり時間に支配されるが、読出しデータの立ち上がり
時間と立ち下がり時間は両者共に高速であり、読出し時
間も高速となる。
以上説明したように本発明は、読出し系をＮチャネルＭ
ＯＳトランジスタで構成することにより、読出しデータ
信号の立ち下がり時間を従来より短かくできるので、本
発明を用いたレジスタファイルの読出し時間を従来より
高速にすることができる効果がある。
ＯＳトランジスタで構成することにより、読出しデータ
信号の立ち下がり時間を従来より短かくできるので、本
発明を用いたレジスタファイルの読出し時間を従来より
高速にすることができる効果がある。
・・・読出し信号発生器、１０３・・・・・・書込みバ
ッファ、１０４・・・・・・読出しコンパレータ。
ッファ、１０４・・・・・・読出しコンパレータ。
Claims (1)
- 【特許請求の範囲】 データを記憶するレジスタファイルのレジスタ回路にお
いて、 第１の入力端子が第１と第４のＮチャネルＭＯＳトラン
ジスタのゲート端子に接続され、第２の入力端子が第５
と第１０のＮチャネルＭＯＳトランジスタのゲート端子
に接続され、第３の入力端子が前記第１のＮチャネルＭ
ＯＳトランジスタのソース端子に、第４の入力端子が前
記第４のＮチャネルＭＯＳトランジスタのソース端子に
、第１の出力端子が前記第５のＮチャネルＭＯＳトラン
ジスタのドレイン端子に、第２の出力端子が前記第１０
のＮチャネルＭＯＳトランジスタのドレイン端子に接続
され、第２、第３、第７、第９のＮチャネルＭＯＳトラ
ンジスタのソース端子が地気端子に、第６、第８のＮチ
ャネルＭＯＳトランジスタのソース端子が電源端子に、
第１、第２のＰチャネルＭＯＳトランジスタのソース端
子が電源端子に接続され、前記第１のＮチャネルＭＯＳ
トランジスタのドレイン端子が前記第２のＮチャネルＭ
ＯＳトランジスタのドレイン端子と前記第１のＰチャネ
ルＭＯＳトランジスタのドレイン端子と前記第２のＰチ
ャネルＭＯＳトランジスタのゲート端子と前記第３、第
６、第９のＮチャネルＭＯＳトランジスタのゲート端子
とに接続され、前記第４のＮチャネルＭＯＳトランジス
タのドレイン端子が前記第２のＰチャネルＭＯＳトラン
ジスタのドレイン端子と前記第３のＮチャネルＭＯＳト
ランジスタのドレイン端子と前記第１のＰチャネルＭＯ
Ｓトランジスタのゲート端子と前記第２、第７、第８の
ＮチャネルＭＯＳトランジスタのゲート端子とに接続さ
れ、前記第５のＮチャネルＭＯＳトランジスタのソース
端子が前記第６、第７のＮチャネルＭＯＳトランジスタ
のドレイン端子に、前記第１０のＮチャネルＭＯＳトラ
ンジスタのソース端子が前記第８、第９のＮチャネルＭ
ＯＳトランジスタのドレイン端子に接続されて成ること
を特徴とするレジスタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276880A JP2743526B2 (ja) | 1989-10-23 | 1989-10-23 | レジスタ回路 |
| US07/601,650 US5150326A (en) | 1989-10-23 | 1990-10-23 | Register file capable of high speed read operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1276880A JP2743526B2 (ja) | 1989-10-23 | 1989-10-23 | レジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03137893A true JPH03137893A (ja) | 1991-06-12 |
| JP2743526B2 JP2743526B2 (ja) | 1998-04-22 |
Family
ID=17575689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1276880A Expired - Fee Related JP2743526B2 (ja) | 1989-10-23 | 1989-10-23 | レジスタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5150326A (ja) |
| JP (1) | JP2743526B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004288351A (ja) * | 2003-03-19 | 2004-10-14 | Hynix Semiconductor Inc | 非揮発性強誘電体メモリ装置 |
| JP2007172813A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置及び半導体記憶装置の動作方法 |
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