JPS6249440A - キヤリ生成回路 - Google Patents
キヤリ生成回路Info
- Publication number
- JPS6249440A JPS6249440A JP19100285A JP19100285A JPS6249440A JP S6249440 A JPS6249440 A JP S6249440A JP 19100285 A JP19100285 A JP 19100285A JP 19100285 A JP19100285 A JP 19100285A JP S6249440 A JPS6249440 A JP S6249440A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- channel mos
- carry generation
- output
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体回路においてキャリ生成を行うキャ
リ生成回路に関するものである。
リ生成回路に関するものである。
第５図は従来のキャリ生成回路を示す論理回路図で、７
は０几素子、８はＡＮＤ索子、９はＮＯＯＲ素子１０は
インバータ、ａ−ｂ＊ ｃはそれぞれキャリ生成のた
めの入力種子、ｄは前記ＯＲ素子７の出力端子、ｅ、
ｆはそれぞれ前記ＡＮＤ素子８の出力端子、ｇは前記
ＮｏＯＲ素子の出力端子、ｈは前記インバー夕１０の出
力端子である。
は０几素子、８はＡＮＤ索子、９はＮＯＯＲ素子１０は
インバータ、ａ−ｂ＊ ｃはそれぞれキャリ生成のた
めの入力種子、ｄは前記ＯＲ素子７の出力端子、ｅ、
ｆはそれぞれ前記ＡＮＤ素子８の出力端子、ｇは前記
ＮｏＯＲ素子の出力端子、ｈは前記インバー夕１０の出
力端子である。
第６図は、第５図に示したキャリ生成回路をＣＭＯＳト
ランジスタレベルで示した回路図で、第５図と同一符号
は同一部分を示し、１１はＰチャネルＭ ＯＳ ）ラン
ジスタ、１２はＮチャネルＭＯＳトランジスタ、ｉは電
源Ｖｃｃ、ｊはグランドＶＨ（Ｖｓｇ ＜ Ｖｃｃ ）
である。
ランジスタレベルで示した回路図で、第５図と同一符号
は同一部分を示し、１１はＰチャネルＭ ＯＳ ）ラン
ジスタ、１２はＮチャネルＭＯＳトランジスタ、ｉは電
源Ｖｃｃ、ｊはグランドＶＨ（Ｖｓｇ ＜ Ｖｃｃ ）
である。
また第７図は第５図のキャリ生成回路における真理値表
である。
である。
第５図から明らかなように出力端子ｄの出力は入力端子
ａと入力端子すのＯＲ出力、出力端子ｅの出力は入力端
子Ｃと出力端子ｄのＡＮＤ出力、出力端子ｆの出力は入
力端子ａと入力端子すのＡＮＤ出力、出力端子ｇの出力
は出力端子ｅと出力端子ｆのＮｏ几出力、出力端子りの
出力はキャリ生成出力となる出力端子ｇの反転出力であ
る。
ａと入力端子すのＯＲ出力、出力端子ｅの出力は入力端
子Ｃと出力端子ｄのＡＮＤ出力、出力端子ｆの出力は入
力端子ａと入力端子すのＡＮＤ出力、出力端子ｇの出力
は出力端子ｅと出力端子ｆのＮｏ几出力、出力端子りの
出力はキャリ生成出力となる出力端子ｇの反転出力であ
る。
上記のような従来のキャリ生成回路は、上記のような構
成のためにＣＭＯＳデバイスでは１２３子を必要とする
ので素子数が多くなるという問題点があった。
成のためにＣＭＯＳデバイスでは１２３子を必要とする
ので素子数が多くなるという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、少ない素子数で構成できるキャリ生成回路を得る
ことを目的とする。
ので、少ない素子数で構成できるキャリ生成回路を得る
ことを目的とする。
この発明Ｋかかるキャリ生成回路は、第１のキャリ生成
用の入力信号に対応した信号がその各グー）Ｋ接続され
電源と第２のキャリ生成用の入力信号に対応した信号の
入力４１ＥＩＩ Ｋ ｉｆ列に接続された第ｌのＰチャ
ネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトラ
ンジスタとから構成される第１の信号演算回路と、第１
のキャリ生成用の入力信号に対応した信号がその各ゲー
トに接続され第２のキャリ生成用の入力信号に対応した
信号の入力端とＧＮＤ間に直列に接続された第２０Ｐチ
ャネルＭＯＳトランジスタと第２ＯＮチャネルＭＯＳト
ランジスタとから構成される第２の信号演算回路と、第
３のキャリ生成用の入力信号に対応した信号がその各ゲ
ートに接続され、第１の信号演算回路の出力および第２
の信号演算回路の出力がそれぞれ入力される相補の対の
ＭＯＳ）ランジスタを有するマルチプレクサとを備えた
ものである。
用の入力信号に対応した信号がその各グー）Ｋ接続され
電源と第２のキャリ生成用の入力信号に対応した信号の
入力４１ＥＩＩ Ｋ ｉｆ列に接続された第ｌのＰチャ
ネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトラ
ンジスタとから構成される第１の信号演算回路と、第１
のキャリ生成用の入力信号に対応した信号がその各ゲー
トに接続され第２のキャリ生成用の入力信号に対応した
信号の入力端とＧＮＤ間に直列に接続された第２０Ｐチ
ャネルＭＯＳトランジスタと第２ＯＮチャネルＭＯＳト
ランジスタとから構成される第２の信号演算回路と、第
３のキャリ生成用の入力信号に対応した信号がその各ゲ
ートに接続され、第１の信号演算回路の出力および第２
の信号演算回路の出力がそれぞれ入力される相補の対の
ＭＯＳ）ランジスタを有するマルチプレクサとを備えた
ものである。
この発明においては、第２のキャリ生成用の入力信号に
対応した信号の値によって第１の信号演算回路および第
２の信号演算回路のうちの一方がインバータとなり、そ
れぞれの信号演算回路の出力はマルチプレクサへと送出
され、第１のキャリ生成用の入力信号、第２のキャリ生
成用の入力信号および第３のキャリ生成用の入力信号の
うち少なくとも２つ以上が”ビレベルの時にキャリ生成
用出力がマルチプレクサより得られる。
対応した信号の値によって第１の信号演算回路および第
２の信号演算回路のうちの一方がインバータとなり、そ
れぞれの信号演算回路の出力はマルチプレクサへと送出
され、第１のキャリ生成用の入力信号、第２のキャリ生
成用の入力信号および第３のキャリ生成用の入力信号の
うち少なくとも２つ以上が”ビレベルの時にキャリ生成
用出力がマルチプレクサより得られる。
第１図はこの発明のキャリ生成回路の一実施例を示す回
路図で、第５図と同一符号は同一部分を示し、１はＰチ
ャネルＭＯＳトランジスタ１ａおよびＮチャネルＭＯ８
Ｉ−ランジスタ１ｂからなる第１の信号演算回路、２は
ＰチャネルＭＯＳトランジスタ２ａおよびＮチャネルＭ
ＯＳトランジスタ２ｂからなる第２の信号演算回路、３
はＰチャネルＭＯＳトランジスタ３ａおよびＮチャネル
ＭＯＳ）ランジスタ３ｂからなるマルチプレクサ、４は
インバータ、ｋは前記インバータ４の出力端子、ｌは前
記第１の信号演算回路１の出力端子、ｍは前記第２の信
号演算回路２の出力端子、ｎは前記マルチプレクサ３の
出力端子である。
路図で、第５図と同一符号は同一部分を示し、１はＰチ
ャネルＭＯＳトランジスタ１ａおよびＮチャネルＭＯ８
Ｉ−ランジスタ１ｂからなる第１の信号演算回路、２は
ＰチャネルＭＯＳトランジスタ２ａおよびＮチャネルＭ
ＯＳトランジスタ２ｂからなる第２の信号演算回路、３
はＰチャネルＭＯＳトランジスタ３ａおよびＮチャネル
ＭＯＳ）ランジスタ３ｂからなるマルチプレクサ、４は
インバータ、ｋは前記インバータ４の出力端子、ｌは前
記第１の信号演算回路１の出力端子、ｍは前記第２の信
号演算回路２の出力端子、ｎは前記マルチプレクサ３の
出力端子である。
まず、入力端子すが”１”（Ｖｃｃの電位ンであった場
合忙ついて説明する。出力端子ｌの値は、入力端子ａが
”ｌ”であっても０”（Ｖｃｃ １１Ｅ位）であっても
ＰチャネルＭＯＳトランジスタ１ａあるいはＮチャネル
ＭＯＳトランジスタ１ｂがＯＮ状態となるため１″とな
る。このとぎ、ＰチャネルＭＯＳトランジスタ２ａとＮ
チャネルＭＯＳ）ランジスタ２ｂは、インバータを形成
し、その出力端子ｍＫは出力端子にの反転値、すなわち
、入力端子ａと同一のものが出力される。出力端子ｌお
よび出力端子ｍの出力は入力端子Ｃの値が入力されるマ
ルチプレクサ３において、どちらか一方の値のみが選択
されキャリ生成出力として出力端子ｎへ出力される。
合忙ついて説明する。出力端子ｌの値は、入力端子ａが
”ｌ”であっても０”（Ｖｃｃ １１Ｅ位）であっても
ＰチャネルＭＯＳトランジスタ１ａあるいはＮチャネル
ＭＯＳトランジスタ１ｂがＯＮ状態となるため１″とな
る。このとぎ、ＰチャネルＭＯＳトランジスタ２ａとＮ
チャネルＭＯＳ）ランジスタ２ｂは、インバータを形成
し、その出力端子ｍＫは出力端子にの反転値、すなわち
、入力端子ａと同一のものが出力される。出力端子ｌお
よび出力端子ｍの出力は入力端子Ｃの値が入力されるマ
ルチプレクサ３において、どちらか一方の値のみが選択
されキャリ生成出力として出力端子ｎへ出力される。
次に、入力端子すが”０”Ｉ、 Ｖｓｗ ”ＩＣ位）で
あった場合について説明する。
あった場合について説明する。
出力端子ｍの値は入力端子ａが１″であっても”０”で
あってもＰチャネルＭＯＳトランジスタ２ａあるいはＮ
チャネルＭＯＳ）ランジスタ２ｂがＯＮ状態となるため
”０“となる。また′ＰチャネルＭＯＳトランジスタ１
ａとＮチャネルＭＯＳ）ジンジスタ１ｂはインバータを
形成し、出力端子ｌには出力端子にの反転値、すなわち
、入力端子ａと同一のものが出力される。出力端子ｌお
よび出力端子ｍの出力は入力端子Ｃの値が入力されるマ
ルチプレクサ３において、どちらか一方の値のみが選択
されキャリ生成出力として出力端子ｍへ出力される。
あってもＰチャネルＭＯＳトランジスタ２ａあるいはＮ
チャネルＭＯＳ）ランジスタ２ｂがＯＮ状態となるため
”０“となる。また′ＰチャネルＭＯＳトランジスタ１
ａとＮチャネルＭＯＳ）ジンジスタ１ｂはインバータを
形成し、出力端子ｌには出力端子にの反転値、すなわち
、入力端子ａと同一のものが出力される。出力端子ｌお
よび出力端子ｍの出力は入力端子Ｃの値が入力されるマ
ルチプレクサ３において、どちらか一方の値のみが選択
されキャリ生成出力として出力端子ｍへ出力される。
第２図はこのキャリ生成回路の真理値表である。
また第３図はこの発明のキャリ生成回路の他の実施例を
示す回路図で、第１図と同一符号は同一部分を示し、５
は入力端子すから入力されるキャリ生成用の入力信号を
反転するためのインバータ、６は前記マルチプレクサ３
内に設けたインバータである。第４図はこのキャリ生成
回路の真理ＩＩＩ表であり、第４図から明らかなようＫ
その動作は第１図に示したキャリ生成回路と同様である
が、この実施例ではマルチプレクサ３内に設けたインバ
ータ６により電流供給能力が増大し、高速化が可能とな
っている。
示す回路図で、第１図と同一符号は同一部分を示し、５
は入力端子すから入力されるキャリ生成用の入力信号を
反転するためのインバータ、６は前記マルチプレクサ３
内に設けたインバータである。第４図はこのキャリ生成
回路の真理ＩＩＩ表であり、第４図から明らかなようＫ
その動作は第１図に示したキャリ生成回路と同様である
が、この実施例ではマルチプレクサ３内に設けたインバ
ータ６により電流供給能力が増大し、高速化が可能とな
っている。
この発明は以上説明したとおり、第１のキャリ生成用の
入力信号に対応した信号がその各ゲートに接続され電源
と第２のキャリ生成用の入力信号に対応した信号の入力
端間に直列に接続された第１のＰチャネルＭＯＳトラン
ジスタと第１のＮチャネルＭＯＳトランジスタとから構
成される第１の信号演算回路と、第１のキャリ生成用の
入力信号に対応ｊまた信号がその各ゲートに接続され第
２のキャリ生成用の入力信号に対応した信号の入力端と
ＧＮＤ間に直列に接続された第２のＰチャネルＭＯＳト
ランジスタと第２ＯＮチヤネルＭＯＳトランジスタとか
ら構成される第２の信号演算回路と、第３のキャリ生成
用の入力信号に対応した信号がその各ゲートに接続され
第１の信号演算回路の出力および第２の信号演算回路の
出力がそれぞれ入力される相補の対のＭＯＳトランジス
タを有するマルチプレクサとによりキャリ生成回路を構
成したので、第１の千ヤリ生成用の入力信号。
入力信号に対応した信号がその各ゲートに接続され電源
と第２のキャリ生成用の入力信号に対応した信号の入力
端間に直列に接続された第１のＰチャネルＭＯＳトラン
ジスタと第１のＮチャネルＭＯＳトランジスタとから構
成される第１の信号演算回路と、第１のキャリ生成用の
入力信号に対応ｊまた信号がその各ゲートに接続され第
２のキャリ生成用の入力信号に対応した信号の入力端と
ＧＮＤ間に直列に接続された第２のＰチャネルＭＯＳト
ランジスタと第２ＯＮチヤネルＭＯＳトランジスタとか
ら構成される第２の信号演算回路と、第３のキャリ生成
用の入力信号に対応した信号がその各ゲートに接続され
第１の信号演算回路の出力および第２の信号演算回路の
出力がそれぞれ入力される相補の対のＭＯＳトランジス
タを有するマルチプレクサとによりキャリ生成回路を構
成したので、第１の千ヤリ生成用の入力信号。
第２のキャリ生成用の入力信号および第３のキャリ生成
用の入力信号のうち少なくとも２つ以上が”１″レベル
の時にキャリ生成出力をマルチプレクサより得ることが
でき、従来よりも少ない素子数でキャリ生成回路を構成
できるという効果がある。
用の入力信号のうち少なくとも２つ以上が”１″レベル
の時にキャリ生成出力をマルチプレクサより得ることが
でき、従来よりも少ない素子数でキャリ生成回路を構成
できるという効果がある。
第１図はこの発明のキャリ生成回路の一実施例を示す回
路図、第２図は第１図に示した実施例の真理値表、第３
図はこの発明のキャリ生成回路の他の実施例を示す回路
図、第４図は第３図に示した実施例の真理値表、第５図
は従来の千ヤリ生底回路を示す論理回路図、第６図は第
５図に示したキャリ生成回路をＣＭＯＳトランジスタレ
ベルで示した回路図、第７図は第５図のキャリ生成回路
における真理値表である。 図において、１は第１の信号演算回路、１ａはＰチャネ
ルＭＯＳトランジスタ、１ｂはＮチャネルＭＯＳトラン
ジスタ、２は第２の信号演算回路、２ａはＰチャネルＭ
ＯＳトランジスタ、２ｂはＮチャネルＭＯＳトランジス
タ、３はマルチプレクサ、３ａはＰチャネルＭＯＳトラ
ンジスタ、３ｂはＮチャネルＭＯ８）ランジス！、４は
インバータである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名ン 第１図 ４・インパーク 第２図 第３図 第４図 第６図 第７図 手続補正書（自発） ６；−・］
路図、第２図は第１図に示した実施例の真理値表、第３
図はこの発明のキャリ生成回路の他の実施例を示す回路
図、第４図は第３図に示した実施例の真理値表、第５図
は従来の千ヤリ生底回路を示す論理回路図、第６図は第
５図に示したキャリ生成回路をＣＭＯＳトランジスタレ
ベルで示した回路図、第７図は第５図のキャリ生成回路
における真理値表である。 図において、１は第１の信号演算回路、１ａはＰチャネ
ルＭＯＳトランジスタ、１ｂはＮチャネルＭＯＳトラン
ジスタ、２は第２の信号演算回路、２ａはＰチャネルＭ
ＯＳトランジスタ、２ｂはＮチャネルＭＯＳトランジス
タ、３はマルチプレクサ、３ａはＰチャネルＭＯＳトラ
ンジスタ、３ｂはＮチャネルＭＯ８）ランジス！、４は
インバータである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名ン 第１図 ４・インパーク 第２図 第３図 第４図 第６図 第７図 手続補正書（自発） ６；−・］
Claims (1)
- 第１のキャリ生成用の入力信号に対応した信号がその各
ゲートに接続され電源と第２のキャリ生成用の入力信号
に対応した信号の入力端間に直列に接続された第１のＰ
チャネルＭＯＳトランジスタと第１のＮチャネルＭＯＳ
トランジスタとから構成される第１の信号演算回路と、
前記第１のキャリ生成用の入力信号に対応した信号がそ
の各ゲートに接続され第２のキャリ生成用の入力信号に
対応した信号の入力端とＧＮＤ間に直列に接続された第
２のＰチャネルＭＯＳトランジスタと第２のＮチャネル
ＭＯＳトランジスタとから構成される第２の信号演算回
路と、第３のキャリ生成用の入力信号に対応した信号が
その各ゲートに接続され前記第１の信号演算回路の出力
および第２の信号演算回路の出力がそれぞれ入力される
相補の対のＭＯＳトランジスタからなるマルチプレクサ
とを有することを特徴とするキャリ生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19100285A JPS6249440A (ja) | 1985-08-28 | 1985-08-28 | キヤリ生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19100285A JPS6249440A (ja) | 1985-08-28 | 1985-08-28 | キヤリ生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6249440A true JPS6249440A (ja) | 1987-03-04 |
| JPH0377537B2 JPH0377537B2 (ja) | 1991-12-10 |
Family
ID=16267230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19100285A Granted JPS6249440A (ja) | 1985-08-28 | 1985-08-28 | キヤリ生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249440A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009061891A (ja) * | 2007-09-06 | 2009-03-26 | Toyoda Gosei Co Ltd | 車両用室内照明システム |
| JP2009073365A (ja) * | 2007-09-21 | 2009-04-09 | Toyoda Gosei Co Ltd | 車両用室内照明装置 |
-
1985
- 1985-08-28 JP JP19100285A patent/JPS6249440A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009061891A (ja) * | 2007-09-06 | 2009-03-26 | Toyoda Gosei Co Ltd | 車両用室内照明システム |
| JP2009073365A (ja) * | 2007-09-21 | 2009-04-09 | Toyoda Gosei Co Ltd | 車両用室内照明装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377537B2 (ja) | 1991-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2909990B2 (ja) | Ｃｍｏｓ回路 | |
| JP2748950B2 (ja) | パワーオンリセット回路 | |
| JP2956847B2 (ja) | 排他的オア・ゲート回路 | |
| JPH0716158B2 (ja) | 出力回路およびそれを用いた論理回路 | |
| JPS6249440A (ja) | キヤリ生成回路 | |
| JPS59119589A (ja) | 差動増幅器 | |
| US5291078A (en) | Gate circuits in transition detection input buffers | |
| JPH0446014B2 (ja) | ||
| JPS59200524A (ja) | Ｃｍｏｓマルチプレクサ | |
| JPH03204219A (ja) | Ｃｍｏｓラッチ回路 | |
| JPH0431630Y2 (ja) | ||
| JPH04277927A (ja) | 半導体集積回路 | |
| JPS62222713A (ja) | 遅延用ｃｍｏｓインバ−タ回路 | |
| JPH05114854A (ja) | 排他的論理回路 | |
| JPH03190421A (ja) | トライステートバッファ回路 | |
| JPS625724A (ja) | インバ−タ回路 | |
| JPS6362412A (ja) | 論理ゲ−ト回路 | |
| JPS60114028A (ja) | 論理回路 | |
| JPH0240948A (ja) | 半導体集積回路 | |
| JPH0548401A (ja) | データラツチ回路 | |
| JPH0323710A (ja) | 遅延回路 | |
| JPS62231521A (ja) | 半導体集積回路 | |
| JPH08116252A (ja) | 排他的論理和回路および排他的論理和の否定回路 | |
| JPH03222515A (ja) | ２相クロック発生回路 | |
| JPH01209814A (ja) | 半導体集積回路 |