JPH03190421A - トライステートバッファ回路 - Google Patents
トライステートバッファ回路Info
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- JPH03190421A JPH03190421A JP1332037A JP33203789A JPH03190421A JP H03190421 A JPH03190421 A JP H03190421A JP 1332037 A JP1332037 A JP 1332037A JP 33203789 A JP33203789 A JP 33203789A JP H03190421 A JPH03190421 A JP H03190421A
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- Japan
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- turned
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- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトライステートバッファ回路に関し、特に半導
体集積回路に使用されるトライステートバッファ回路に
関する。
体集積回路に使用されるトライステートバッファ回路に
関する。
従来のこの種のトライステートバッファ回路の例を第３
図及び第４図に示す。第３図には高アクティブ型のトラ
イステートバッファ回路が示され、第４図には低アクテ
ィブ型のトライステートバッファ回路が示されている。
図及び第４図に示す。第３図には高アクティブ型のトラ
イステートバッファ回路が示され、第４図には低アクテ
ィブ型のトライステートバッファ回路が示されている。
第３図において、入力端子Ｔ２から論理“０”（低レベ
ル、以後“Ｌ″と記す）のイネーブル信号ＥがＮＡＮＤ
ゲー）Ｇｌ□の一方の入力端に印加されると、ＮＡＮＤ
ゲートＧ１□の出力信号は論理“１″ （高レベル、以
後“Ｈ”と記す）となり、Ｐ型のＭＯＳトランジスタＭ
２１はゲートに“Ｈ″が印加されオフとなる。同時にイ
ンバータエ、の入力端には“Ｌ”が印加されるので、イ
ンバータ１１の出力信号は“Ｈ″になる。
ル、以後“Ｌ″と記す）のイネーブル信号ＥがＮＡＮＤ
ゲー）Ｇｌ□の一方の入力端に印加されると、ＮＡＮＤ
ゲートＧ１□の出力信号は論理“１″ （高レベル、以
後“Ｈ”と記す）となり、Ｐ型のＭＯＳトランジスタＭ
２１はゲートに“Ｈ″が印加されオフとなる。同時にイ
ンバータエ、の入力端には“Ｌ”が印加されるので、イ
ンバータ１１の出力信号は“Ｈ″になる。
ＮＯＲゲートＧ２□の一方の入力端には“Ｈ”が供給さ
れるのでその出力信号は“Ｌ″となり、Ｎ型のＭＯＳト
ランジスタＭ２２はゲートにＬ”が印加されオフとなる
。
れるのでその出力信号は“Ｌ″となり、Ｎ型のＭＯＳト
ランジスタＭ２２はゲートにＬ”が印加されオフとなる
。
ＭＯＳトランジスタＭ２１ ＃ Ｍ２□の両方が“Ｌ”
のイネーブル信号Ｅに応答してオフとなるので出力端子
Ｔ０は高インピーダンス状態になる。
のイネーブル信号Ｅに応答してオフとなるので出力端子
Ｔ０は高インピーダンス状態になる。
高アクティブ型のトライステートバッファ回路は、“Ｈ
”のイネーブル信号Ｅによってイネーブル状態になる。
”のイネーブル信号Ｅによってイネーブル状態になる。
“Ｈ″のイネーブル信号Ｅと“Ｌ”のデータ信号Ａとが
入力端子ＴＩ、Ｔ２に印加されると、ＮＡＮＤゲー）Ｇ
Ｈｚの出力信号は“Ｈ”となり、ＭＯＳトランジスタＭ
、はゲートに“Ｈ”が印加されるのでオフとなる。
入力端子ＴＩ、Ｔ２に印加されると、ＮＡＮＤゲー）Ｇ
Ｈｚの出力信号は“Ｈ”となり、ＭＯＳトランジスタＭ
、はゲートに“Ｈ”が印加されるのでオフとなる。
同時にＮＯＲゲートＧ２□には“Ｌ”のデータ信号Ａと
イネーブル信号Ｅがインバータ１１によって反転した“
Ｌ”の信号が印加されるので、Ｎ。
イネーブル信号Ｅがインバータ１１によって反転した“
Ｌ”の信号が印加されるので、Ｎ。
ＲゲートＧ２２の出力信号は“Ｈ″となり、ＭＯＳトラ
ンジスタＭ２□はゲートに“Ｈ″が印加されるのでオン
となる。
ンジスタＭ２□はゲートに“Ｈ″が印加されるのでオン
となる。
ＭＯＳトランジスタＭ２１がオフ、ＭＯＳトランジスタ
Ｍ２□がオンとなるので、出力端子Ｔ０には“Ｌ”の出
力信号Ｙが現れる。
Ｍ２□がオンとなるので、出力端子Ｔ０には“Ｌ”の出
力信号Ｙが現れる。
その反対に“Ｈ″のイネーブル信号Ｅと“Ｈ”のデータ
信号Ａが入力端子Ｔ、、Ｔ、に印加されると、ＮＡＮＤ
ゲートＧ１２の出力信号は“Ｌ”となり、ＭＯＳトラン
ジスタＭ２１はゲートに“Ｌ”が印加されるのでオンと
なる。
信号Ａが入力端子Ｔ、、Ｔ、に印加されると、ＮＡＮＤ
ゲートＧ１２の出力信号は“Ｌ”となり、ＭＯＳトラン
ジスタＭ２１はゲートに“Ｌ”が印加されるのでオンと
なる。
同時にＮＯＲゲー）Ｇ２２には、“Ｈ”のデータ信号Ａ
とイネーブル信号Ｅがインバータ１１によって反転した
“Ｌ”の信号が印加されるので、ＮＯＲゲー）Ｇｔ□の
出力信号は“Ｌ”となり、ＭＯＳトランジスタＭ、はゲ
ートに“Ｌ”が印加されるのでオフとなる。
とイネーブル信号Ｅがインバータ１１によって反転した
“Ｌ”の信号が印加されるので、ＮＯＲゲー）Ｇｔ□の
出力信号は“Ｌ”となり、ＭＯＳトランジスタＭ、はゲ
ートに“Ｌ”が印加されるのでオフとなる。
ＭＯＳトランジスタＭ２１がオン、ＭＯＳトランジスタ
Ｍ２□がオフとなるので、出力端子Ｔ０には“Ｈ”の出
力信号Ｙが現れる。
Ｍ２□がオフとなるので、出力端子Ｔ０には“Ｈ”の出
力信号Ｙが現れる。
以上述べた第３図の高アクティブ型のトライステートバ
ッファ回路の動作を真理値表にすると第１表のようにな
る。
ッファ回路の動作を真理値表にすると第１表のようにな
る。
第 １ 表
つまり、“Ｌ”のイネーブル信号Ｅが印加されると、デ
ータ信号Ａの論理にかかわらず出力信号Ｙは高インピー
ダンス状態となり、その反対に“Ｈ″のイネーブル信号
Ｅが印加されると、データ信号Ａの論理が出力端子Ｔ０
に現れる。
ータ信号Ａの論理にかかわらず出力信号Ｙは高インピー
ダンス状態となり、その反対に“Ｈ″のイネーブル信号
Ｅが印加されると、データ信号Ａの論理が出力端子Ｔ０
に現れる。
次に、第４図に示された低アクティブ型のトライステー
トバッファ回路の動作の真理値表を第２表に示す。
トバッファ回路の動作の真理値表を第２表に示す。
第 ２ 表
つまり、′Ｈ”のイネーブル信号Ｅが印加されると、デ
ータ信号Ａの論理にかかわらず出力信号Ｙは高インピー
ダンス状態となり、その反対に”Ｌ”のイネーブル信号
Ｅが印加されるとデータ信号Ａの論理が出力端子Ｔ０に
現れる。
ータ信号Ａの論理にかかわらず出力信号Ｙは高インピー
ダンス状態となり、その反対に”Ｌ”のイネーブル信号
Ｅが印加されるとデータ信号Ａの論理が出力端子Ｔ０に
現れる。
この第３図及び第４図に示されたＮＡＮＤゲー）Ｇｌｚ
、 Ｇ＋３、ＮＯＲゲートＧｔｔｔ ＧｏはそれぞれＭ
ＯＳトランジスタ４個で構成され、インバータＬ、Ｉｔ
はそれぞれＭＯＳトランジスタ２個で構成される。よっ
て第３図及び第４図に示された従来のトライステートバ
ッファ回路は１２個のＭＯＳトランジスタで構成される
。
、 Ｇ＋３、ＮＯＲゲートＧｔｔｔ ＧｏはそれぞれＭ
ＯＳトランジスタ４個で構成され、インバータＬ、Ｉｔ
はそれぞれＭＯＳトランジスタ２個で構成される。よっ
て第３図及び第４図に示された従来のトライステートバ
ッファ回路は１２個のＭＯＳトランジスタで構成される
。
上述した従来のトライステートバッファ回路は、それぞ
れ１２個のＭＯＳトランジスタを必要とする構成となっ
ているので、多数のトライステートバッファ回路を使用
する半導体集積回路においては素子数が増大し、チップ
サイズが大きくなるという欠点がある。
れ１２個のＭＯＳトランジスタを必要とする構成となっ
ているので、多数のトライステートバッファ回路を使用
する半導体集積回路においては素子数が増大し、チップ
サイズが大きくなるという欠点がある。
本発明の目的は、ＭＯＳトランジスタの数を低減し半導
体集積回路のチップサイズを小さくすることができるト
ライステートバッファ回路を提供することにある。
体集積回路のチップサイズを小さくすることができるト
ライステートバッファ回路を提供することにある。
本発明のトライステートバッファ回路は、第１の入力端
にデータ信号を入力し第２の入力端にイネーブル信号を
入力して前記イネーブル信号が第１のレベルのとき前記
データ信号のレベルに応じて第１のレベル、第２のレベ
ルとなる信号を出力し前記イネーブル信号が第２のレベ
ルのとき第２のレベルとなる信号を出力するゲート回路
と、ソースを第１の電源端子と接続しドレインを出力端
子と接続しゲートに前記ゲート回路の出力信号を入力し
てこの出力信号が第１のレベルのときオン、第２のレベ
ルのときオフとなる一導電型の第１のＭＯＳトランジス
タと、ドレインを前記出力端子と接続しゲートに前記イ
ネーブル信号を入力してこのイネーブル信号が第１のレ
ベルのときオン、第２のレベルのときオフとなる逆導電
型の第２のＭＯＳトランジスタと、ソースを第２の電源
端子と接続しドレインを前記第２のＭＯＳトランジスタ
のソースと接続しゲートに前記ゲート回路の出力信号を
入力してこの出力信号が第１のレベルのときオフ、第２
のレベルのときオンとなる逆導電型の第３のＭＯＳトラ
ンジスタとを有している。
にデータ信号を入力し第２の入力端にイネーブル信号を
入力して前記イネーブル信号が第１のレベルのとき前記
データ信号のレベルに応じて第１のレベル、第２のレベ
ルとなる信号を出力し前記イネーブル信号が第２のレベ
ルのとき第２のレベルとなる信号を出力するゲート回路
と、ソースを第１の電源端子と接続しドレインを出力端
子と接続しゲートに前記ゲート回路の出力信号を入力し
てこの出力信号が第１のレベルのときオン、第２のレベ
ルのときオフとなる一導電型の第１のＭＯＳトランジス
タと、ドレインを前記出力端子と接続しゲートに前記イ
ネーブル信号を入力してこのイネーブル信号が第１のレ
ベルのときオン、第２のレベルのときオフとなる逆導電
型の第２のＭＯＳトランジスタと、ソースを第２の電源
端子と接続しドレインを前記第２のＭＯＳトランジスタ
のソースと接続しゲートに前記ゲート回路の出力信号を
入力してこの出力信号が第１のレベルのときオフ、第２
のレベルのときオンとなる逆導電型の第３のＭＯＳトラ
ンジスタとを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、高アクティブ型のトライステートバッフ
ァ回路であり、第１の入力端にデータ信号Ａを入力し第
２の入力端にイネーブル信号Ｅを入力してイネーブル信
号Ｅが高レベル（“Ｈ”）のトキテータ信号Ａのレベル
に応じて低レベル（“Ｌ”）、高レベル（“Ｈ”）とな
る信号を出力しイネーブル信号が低レベル（“Ｌ”）の
とき高レベル（“Ｈ”）となる信号を出力するＮＡＮＤ
ゲー）Ｇ１、と、ソースを第１の電源端子（電源電圧Ｖ
□）と接続しドレインを出力端子Ｔ０と接続しゲートに
ＮＡＮＤゲー）Ｇ＋＋の出力信号を入力してこの出力信
号が低レベル（“Ｌ″）のときオン、高レベル（“Ｈ”
）のときオフとなるＰ型の第１のＭＯＳトランジスタＭ
１と、ドレインを出力端子Ｔ０と接続しゲートにイネー
ブル信号Ｅを入力してこのイネーブル信号Ｅが高レベル
（“Ｈ”）のときオン、低レベル（“Ｌ”）のときオフ
となるＮ型の第２のＭＯＳトランジスタＭ２と、ソース
を第２の電源端子（電源電圧ｖ３３．接地電位）と接続
しドレインを第２のＭＯＳトランジスタＭ２のソースと
接続しゲートにＮＡＮＤゲー）Ｇ、、の出力信号を入力
してこの出力信号が低レベル（“Ｌ”、以下単に“Ｌ”
と記す）のときオフ、高レベル（“Ｈ”、以下単に“Ｈ
”と記す）のときオンとなるＮ型の第３のＭＯＳトラン
ジスタＭ３とを有する構成となっている。
ァ回路であり、第１の入力端にデータ信号Ａを入力し第
２の入力端にイネーブル信号Ｅを入力してイネーブル信
号Ｅが高レベル（“Ｈ”）のトキテータ信号Ａのレベル
に応じて低レベル（“Ｌ”）、高レベル（“Ｈ”）とな
る信号を出力しイネーブル信号が低レベル（“Ｌ”）の
とき高レベル（“Ｈ”）となる信号を出力するＮＡＮＤ
ゲー）Ｇ１、と、ソースを第１の電源端子（電源電圧Ｖ
□）と接続しドレインを出力端子Ｔ０と接続しゲートに
ＮＡＮＤゲー）Ｇ＋＋の出力信号を入力してこの出力信
号が低レベル（“Ｌ″）のときオン、高レベル（“Ｈ”
）のときオフとなるＰ型の第１のＭＯＳトランジスタＭ
１と、ドレインを出力端子Ｔ０と接続しゲートにイネー
ブル信号Ｅを入力してこのイネーブル信号Ｅが高レベル
（“Ｈ”）のときオン、低レベル（“Ｌ”）のときオフ
となるＮ型の第２のＭＯＳトランジスタＭ２と、ソース
を第２の電源端子（電源電圧ｖ３３．接地電位）と接続
しドレインを第２のＭＯＳトランジスタＭ２のソースと
接続しゲートにＮＡＮＤゲー）Ｇ、、の出力信号を入力
してこの出力信号が低レベル（“Ｌ”、以下単に“Ｌ”
と記す）のときオフ、高レベル（“Ｈ”、以下単に“Ｈ
”と記す）のときオンとなるＮ型の第３のＭＯＳトラン
ジスタＭ３とを有する構成となっている。
次に、この実施例の動作について説明する。
入力端子Ｔ２から“Ｌ”のイネーブル信号ＥがＮＡＮＤ
ゲー）Ｇ＋＋の一方の入力端に印加されるとＮＡＮＤゲ
ー）Ｇｏの出力信号は“Ｈ”になり、ＭＯＳトランジス
タＭ １．Ｍｓのゲートには“Ｈ”が印加されるのでＭ
ＯＳトランジスタＭ１はオフ、ＭＯＳトランジスタＭ、
はオンとなる。
ゲー）Ｇ＋＋の一方の入力端に印加されるとＮＡＮＤゲ
ー）Ｇｏの出力信号は“Ｈ”になり、ＭＯＳトランジス
タＭ １．Ｍｓのゲートには“Ｈ”が印加されるのでＭ
ＯＳトランジスタＭ１はオフ、ＭＯＳトランジスタＭ、
はオンとなる。
同時に“Ｌ”のイネーブル信号ＥがＭＯＳトランジスタ
Ｍ２のゲートに印加されるのでＭＯＳトランジスタＭ、
はオフとなる。
Ｍ２のゲートに印加されるのでＭＯＳトランジスタＭ、
はオフとなる。
ＭＯＳトランジスタＭｒ、Ｍ２の両方が“Ｌ”のイネー
ブル信号Ｅに応答してオフとなるので、出力端子Ｔ０は
高インピーダンス状態になる。
ブル信号Ｅに応答してオフとなるので、出力端子Ｔ０は
高インピーダンス状態になる。
次に“Ｈ”のイネーブル信号Ｅと“Ｌ”のデータ信号Ａ
がそれぞれ入力端子Ｔ２と入力端子Ｔ１に印加されると
、ＮＡＮＤゲートＧ１、の出力信号は“Ｈ”になり、Ｍ
ＯＳトランジスタＭ １．Ｍｓのゲートには“Ｈ”が印
加されるのでＭＯＳトランジスタＭ１はオフ、ＭＯＳト
ランジスタＭ、はオンとなる。
がそれぞれ入力端子Ｔ２と入力端子Ｔ１に印加されると
、ＮＡＮＤゲートＧ１、の出力信号は“Ｈ”になり、Ｍ
ＯＳトランジスタＭ １．Ｍｓのゲートには“Ｈ”が印
加されるのでＭＯＳトランジスタＭ１はオフ、ＭＯＳト
ランジスタＭ、はオンとなる。
同時に“Ｈ”のイネーブル信号ＥがＭＯＳトランジスタ
Ｍ２のゲートに印加されるのでＭＯＳトランジスタＭ２
はオンとなる。
Ｍ２のゲートに印加されるのでＭＯＳトランジスタＭ２
はオンとなる。
ＭＯＳトランジスタＭ１がオフ、ＭＯＳトランジスタＭ
２．Ｍｓがオンとなるので、出力端子Ｔ０には“Ｌ”の
出力信号Ｙが現れる。
２．Ｍｓがオンとなるので、出力端子Ｔ０には“Ｌ”の
出力信号Ｙが現れる。
その反対に、“Ｈ”のイネーブル信号Ｅと“Ｈ”のデー
タ信号Ａが印加されると、ＮＡＮＤゲー）Ｇ＋＋の出力
信号は“Ｌ”になり、ＭＯＳトランジスタＭ、、Ｍ、の
ゲートには“Ｌ”が印加されるので、ＭＯＳトランジス
タＭ１はオン、ＭＯＳトランジスタＭ、はオフとなる。
タ信号Ａが印加されると、ＮＡＮＤゲー）Ｇ＋＋の出力
信号は“Ｌ”になり、ＭＯＳトランジスタＭ、、Ｍ、の
ゲートには“Ｌ”が印加されるので、ＭＯＳトランジス
タＭ１はオン、ＭＯＳトランジスタＭ、はオフとなる。
同時にＨ”のイネーブル信号ＥがＭＯＳトランジスタＭ
２のゲートに印加されＭＯＳトランジスタＭ２はオンと
なる。ＭＯＳトランジスタＭ１がオン、ＭＯＳトランジ
スタＭ、がオフとなるので、出力端子Ｔ０には“Ｈ”の
出力信号Ｙが現れる。
２のゲートに印加されＭＯＳトランジスタＭ２はオンと
なる。ＭＯＳトランジスタＭ１がオン、ＭＯＳトランジ
スタＭ、がオフとなるので、出力端子Ｔ０には“Ｈ”の
出力信号Ｙが現れる。
・以上説明した第１の実施例の高アクティブ型のトライ
ステートバッファ回路の動作を真理値表にすると第３表
に示すとおりとなる。
ステートバッファ回路の動作を真理値表にすると第３表
に示すとおりとなる。
第 ３ 表
つまり、“Ｌ″のイネーブル信号Ｅが印加されるとデー
タ信号Ａの論理にかかわらず出力信号Ｙは高インピーダ
ンス状態となり、その反対に“Ｈ”のイネーブル信号Ｅ
が印加されるとデータ信号Ａの論理が出力端子Ｔ０に現
れる。
タ信号Ａの論理にかかわらず出力信号Ｙは高インピーダ
ンス状態となり、その反対に“Ｈ”のイネーブル信号Ｅ
が印加されるとデータ信号Ａの論理が出力端子Ｔ０に現
れる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は低アクティブ型のトライステートバッフ７
回路であり、ゲート回路をＮＯＲゲートＧ２１に、第１
のＭＯＳトランジスタＭ１１の導電型をＮ型に、第２．
第３のＭＯＳトランジスタＭＢ、Ｍ１Ｂの導電型をＰ型
にし、第１の電源端子をＶＳＳ側（低電位側、接地端子
）に、第２の電源端子をＶ、側（高電位側）にしたもの
である。
回路であり、ゲート回路をＮＯＲゲートＧ２１に、第１
のＭＯＳトランジスタＭ１１の導電型をＮ型に、第２．
第３のＭＯＳトランジスタＭＢ、Ｍ１Ｂの導電型をＰ型
にし、第１の電源端子をＶＳＳ側（低電位側、接地端子
）に、第２の電源端子をＶ、側（高電位側）にしたもの
である。
この実施例の動作を真理値表にすると第４表に示すとお
りとなる。
りとなる。
第 ４ 表
信号Ａの論理が出力端子Ｔ０に現れる。
これら実施例におけるＭＯＳトランジスタの数は、ＮＡ
ＮＤゲー） Ｇ ＋ｔ 、 Ｎ ＯＲゲートＧ２．＋７
）それが４個であるので、全体でそれぞれ７個となる。
ＮＤゲー） Ｇ ＋ｔ 、 Ｎ ＯＲゲートＧ２．＋７
）それが４個であるので、全体でそれぞれ７個となる。
また、出力端子Ｔ０と電源端子とにはさまれて２個直列
に接続されている第２．第３のトランジスタＭ ｔ ＋
Ｍ ｓ ｐ Ｍ １２１ Ｍ １ｓを、従来例の駆動
能力を維持するためにチャンネル幅をそれぞれ２倍にし
たとするとＭＯＳトランジスタの数は等測的に９個にな
る。これは従来のトライステートバッファ回路に比べ著
しく減少しているので、トライステートバッファ回路を
含む半導体集積回路のチップサイズを小さくできる。
に接続されている第２．第３のトランジスタＭ ｔ ＋
Ｍ ｓ ｐ Ｍ １２１ Ｍ １ｓを、従来例の駆動
能力を維持するためにチャンネル幅をそれぞれ２倍にし
たとするとＭＯＳトランジスタの数は等測的に９個にな
る。これは従来のトライステートバッファ回路に比べ著
しく減少しているので、トライステートバッファ回路を
含む半導体集積回路のチップサイズを小さくできる。
つまり、′Ｈ″のイネーブル信号Ｅが印加されるとデー
タ信号Ａの論理にかかわらず出力信号Ｙは高インピーダ
ンス状態となり、その反対に“Ｌ″のイネーブル信号Ｅ
が印加されるとデータフするＭＯＳトランジスタを設け
る構成とすることにより、ゲート回路の構成が単純化さ
れるので、全体のＭＯＳトランジスタの数を低減するこ
とができ、従って半導体集積回路のチップサイズを小さ
くすることができる効果がある。
タ信号Ａの論理にかかわらず出力信号Ｙは高インピーダ
ンス状態となり、その反対に“Ｌ″のイネーブル信号Ｅ
が印加されるとデータフするＭＯＳトランジスタを設け
る構成とすることにより、ゲート回路の構成が単純化さ
れるので、全体のＭＯＳトランジスタの数を低減するこ
とができ、従って半導体集積回路のチップサイズを小さ
くすることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図及び第４図はそれぞれ従来の
トライステートバッファ回路の第１及び第２の例を示す
回路図である。 Ｇｌｌ〜Ｇ１３・・・・・・ＮＡＮＤゲート、Ｇｉ＋〜
Ｇ２３・・・・・・ＮＯＲゲート、ＩＩ、 Ｉ２・・
・・・・インバータ、Ｍ１〜Ｍ３．Ｍ＋＋〜Ｍ １３
ｒ Ｍ ２１〜Ｍ２４・・・・・・ＭＯＳトランジスタ
。
施例を示す回路図、第３図及び第４図はそれぞれ従来の
トライステートバッファ回路の第１及び第２の例を示す
回路図である。 Ｇｌｌ〜Ｇ１３・・・・・・ＮＡＮＤゲート、Ｇｉ＋〜
Ｇ２３・・・・・・ＮＯＲゲート、ＩＩ、 Ｉ２・・
・・・・インバータ、Ｍ１〜Ｍ３．Ｍ＋＋〜Ｍ １３
ｒ Ｍ ２１〜Ｍ２４・・・・・・ＭＯＳトランジスタ
。
Claims (1)
- 第１の入力端にデータ信号を入力し第２の入力端にイネ
ーブル信号を入力して前記イネーブル信号が第１のレベ
ルのとき前記データ信号のレベルに応じて第１のレベル
、第２のレベルとなる信号を出力し前記イネーブル信号
が第２のレベルのとき第２のレベルとなる信号を出力す
るゲート回路と、ソースを第１の電源端子と接続しドレ
インを出力端子と接続しゲートに前記ゲート回路の出力
信号を入力してこの出力信号が第１のレベルのときオン
、第２のレベルのときオフとなる一導電型の第１のＭＯ
Ｓトランジスタと、ドレインを前記出力端子と接続しゲ
ートに前記イネーブル信号を入力してこのイネーブル信
号が第１のレベルのときオン、第２のレベルのときオフ
となる逆導電型の第２のＭＯＳトランジスタと、ソース
を第２の電源端子と接続しドレインを前記第２のＭＯＳ
トランジスタのソースと接続しゲートに前記ゲート回路
の出力信号を入力してこの出力信号が第１のレベルのと
きオフ、第２のレベルのときオンとなる逆導電型の第３
のＭＯＳトランジスタとを有することを特徴とするトラ
イステートバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332037A JP2830244B2 (ja) | 1989-12-20 | 1989-12-20 | トライステートバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332037A JP2830244B2 (ja) | 1989-12-20 | 1989-12-20 | トライステートバッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03190421A true JPH03190421A (ja) | 1991-08-20 |
| JP2830244B2 JP2830244B2 (ja) | 1998-12-02 |
Family
ID=18250434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332037A Expired - Lifetime JP2830244B2 (ja) | 1989-12-20 | 1989-12-20 | トライステートバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830244B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0587938B1 (de) * | 1992-09-18 | 1996-03-13 | Siemens Aktiengesellschaft | Integrierte Pufferschaltung |
| EP0587937B1 (de) * | 1992-09-18 | 1996-11-20 | Siemens Aktiengesellschaft | Integrierte Pufferschaltung |
-
1989
- 1989-12-20 JP JP1332037A patent/JP2830244B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0587938B1 (de) * | 1992-09-18 | 1996-03-13 | Siemens Aktiengesellschaft | Integrierte Pufferschaltung |
| EP0587937B1 (de) * | 1992-09-18 | 1996-11-20 | Siemens Aktiengesellschaft | Integrierte Pufferschaltung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2830244B2 (ja) | 1998-12-02 |
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