JPH03136518A - トライステートインバータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はトライステートインバータに関し、特に低ＶＴ
・ＭＯＳ）ランジスタを使用し、シングルチャネルトラ
ンジスタにより構成されるトライステートインバータに
関する。

〔従来の技術〕

一般に、トライステートインバータは、通常のインバー
タのＰチャネル・エンハンスメント型ＭＯＳトランジス
タ、及びＮチャネル・エンハンスメント型ＭＯＳトラン
ジスタを、制御信号によりオフさせ、インバータ出力を
高インピーダンス状態に設定するための論理ゲートが、
各々のトランジスタのゲートに付加されて、構成されて
いる。

従来のトライステートインバータの一例ヲ、第２図に示
す。第２図において、Ｐチャネル・エンハンスメント型
ＭＯＳトランジスタ２０のゲートを制御する２入力ＮＡ
ＮＤゲート４１の入力には、入力信号■のインバータ４
４出力と、制御信号Ｃが接続されており、ＭＯＳ）ラン
ジスタ２０と直列接続されたＮチャネル・エンハンスメ
ント型ＭＯＳトランジスタ２１のゲートを接続するイン
バータ４３０入力には、２入力ＮＡＮＤゲート４２の出
力が接続され、さらにその入力には入力信号Ｉと制御信
号Ｃとが接続されている。

第２図の回路の動作の論理値を第２表に示す。

第２表において、制御信号Ｃが“Ｈ”レベルの時は、Ｐ
チャネル・エンハンスメント型ＭＯＳトランジスタ２０
とＮチャネル・エンハンスメント型ＭＯＳトランジスタ
２１とのゲート入力の論理レベルは、入力信号■と等し
いため、入力信号Ｉの反転信号が出力信号０になる。

また、制御信号Ｃが“Ｌ”レベルの時は、Ｐチャネル・
エンハンスメント型ＭＯＳトランジスタ２０のゲート入
力”Ｈ”レベル、Ｎチャネル・エンハンスメント型ＭＯ
Ｓトランジスタ２１のゲート入力は“Ｌ”レベルになる
ため、各々のトランジスタ２０．２１はオフし、出力信
号０は入力信号Ｉに関係なく、高インピーダンス状態に
設定される。

第２図の回路を、トランジスタ構成で表した回路が第３
図である。第３図において、Ｎチャネル・エンハンスメ
ント型ＭＯＳトランジスタ４０乃至４６と、Ｐチャネル
・エンハンスメント型ＭＯＳトランジスタ３０乃至３６
とで構成され、従来のトライステートインバータは合計
１４個の素子で構成される。

〔発明が解決しようとする課題〕

前述した従来のトライステートインバータは、高インピ
ーダンス状態を設定するための論理ゲートの回路素子数
が多いため、回路規模が増大し、集積回路等への使用に
際してはチップ面積が大きくなり、製品コストが高くな
ってしまうという欠点がある。

本発明の目的は、前記欠点が解決され、従来型より少な
い素子数により、回路規模を縮小させ、半導体集積回路
への使用に際してはチップ面積を小さくし、製品コスト
を下げることのできるトライステートインバータを提供
することにある。

〔課題を解決するための手段〕

本発明のトライステートインバータの構成は、電源電位
と接地電位間に直列接続された第１のＰチャネル・エン
ハンスメント型ＭＯＳトランジスタ、及び第１のＮチャ
ネル・エンハンスメント型ＭＯＳトランジスタと、第１
のＰチャネル・エンハンスメント型ＭＯＳトランジスタ
のゲートと電源電位との間に接続されかつ正相制御信号
をゲート入力とする第２のＰチャネル・エンハンスメン
ト型ＭＯＳトランジスタと、第１のＮチャネル・エンハ
ンスメント型ＭＯＳトランジスタのゲートと接地電位と
の間に接続されかつ逆相制御信号をゲート入力とする第
２ＯＮチヤネル・エンハンスメント型ＭＯＳトランジス
タと、第１のＰチャネル・エンハンスメント型ＭＯＳト
ランジスタのゲートと入力端子との間に直列接続され、
その中間接続点をゲート入力とする第１のＮチャネル低
ＶＴ−ＭＯＳ）ランジスタ、及び正相制御信号をゲート
入力とする第３のＮチャネル・エンハンスメント型ＭＯ
Ｓトランジスタと、−極及びゲートが入力端子に接続さ
れかつ他極が第１のＰチャネル・エンハンスメント型Ｍ
ＯＳトランジスタのゲートに接続された第２のＮチャネ
ル低ＶＴ−ＭＯＳトランジスタと、第１のＮチャネル・
エンハンスメント型ＭＯ３）ランジスクのゲートと入力
端子間に直列接続され、入力信号をゲート入力とする第
３のＮチャネル低Ｖ□・ＭＯＳ）ランジスタ。

及び逆相制御信号をゲート入力とする第３のＰチャネル
・エンハンスメント型ＭＯＳトランジスタと、−極が入
力端子に接続され、ゲート及び他極が第１のＮチャネル
・エンハンスメント型ＭＯＳトランジスタのゲートに接
続された第４のＮチャネル低ＶＴ・ＭＯＳ）ランジスク
とを備えたことを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のトライステートインバータ
を示す回路図である。

第１図において、本実施例のトライステートインバータ
は、Ｐチャネル・エンハンスメント型ＭＯ５）ランジス
タ（以後、単にＰチャネルトランジスタと記述する）１
０と、Ｎチャネル・エンハンスメント型ＭＯＳトランジ
スタ（以後、単にＮチャネルトランジスタと記述する）
５は、電源電位Ｖと接地電位Ｇとの間に、直列接続され
、その中間接続点から出力信号０が得られる。

Ｐチャネルトランジスタ１０のゲートは、Ｐチャネルト
ランジスタ１１を介して、電源電位Ｖへ、またはＮチャ
ネルトランジスタ５のゲートは、Ｎチャネルトランジス
タ６を介して、接地電位Ｇへ接続されている。

入力信号Ｉは、直列接続されたＮチャネル低Ｖ１・ＭＯ
Ｓ）ランジスタ　（以後、単に低Ｖｔ・トランジスタと
記述する）１とＮチャネルトランジスタ７を介して、Ｐ
チャネルトランジスタ１０へ接続され、低Ｖア・トラン
ジスタ１のゲートはその中間接続点に接続されている。

また、入力信号■は、その入力信号工をゲート入力とす
る低Ｖ。・トランジスタ３を介して、Ｐチャネルトラン
ジスタ１０のゲートへ接続されている。

さらに、入力信号Ｉは直列接続された低Ｖ０・トランジ
スタ３とＰチャネルトランジスタ１２を介して、Ｎチャ
ネルトランジスタ５のゲートへ接続され、低Ｖ□・トラ
ンジスタ３のゲートは入力信号が接続されている。

また、入力信号Ｉは、低Ｖトトランジスタ４を介して、
Ｎチャネルトランジスタ５のゲートに接続され、低Ｖア
・トランジスタ４のゲートは、Ｎチャネルトランジスタ
５のゲートに接続されている。制御信号Ｃは、Ｐチャネ
ルトランジスタ１３とＮチャネルトランジスタ８とで構
成されるインバータに入力され、逆相の制御信号Ｃが発
生される。

制御信号Ｃは、Ｎチャネルトランジスタ７のゲートと、
Ｐチャネルトランジスタ１１のゲートとに入力され、逆
相の制御信号ＣはＰチャネルトランジスタ１２のゲート
とＮチャネルトランジスタ６のゲートとに入力される。

第１図の回路の動作を第１表に示す。

第１表において、制御信号Ｃが“Ｈ”レベルの時は、Ｐ
チャネルトランジスタ１１とＮチャネルトランジスタ６
とは、共にオフ状態、Ｐチャネルトランジスタ１２とＮ
チャネルトランジスタ７は共Ｃごオン状態であり、入力
信号Ｉが“Ｈ″レベル時は、低Ｖトトランジスタ２と３
とは順方向。

低Ｖｔ・トランジスタ１と４とは逆方向にパイアスされ
るため、入力信号■は低Ｖｔ・トランジスタ２を介して
、Ｐトランジスタ１０のケートへ、また低Ｖア・トラン
ジスタ３とＰチャネルトランジスタ１２とを介して、Ｎ
チャネルトランジスタ５のゲートへ、印加される。従っ
て、Ｐチャネルトランジスタ１０はオフ状態、Ｎチャネ
ルトランジスタ５はオン状態になり、入力信号Ｉは反転
され、出力信号０は“Ｌ”レベルになる。

一方、入力信号Ｉが“Ｌ”レベルの時は、低ＶＴ・トラ
ンジスタ１と４は順方向、低Ｖ７・トランジスタ２と３
とは逆方向にバイアスされるため、入力信号Ｉは低Ｖｔ
・トランジスタ１とＮチャネルトランジスタ７を介して
、Ｐチャネルトランジスタ１０のゲートへ、また、低ｖ
Ｔ・トランジスタ４を介して、Ｎチャネルトランジスタ
５のゲートへ印加される。

従って、Ｐチャネルトランジスタ１０はオン状態、Ｎチ
ャネルトランジスタ５はオフ状態になり、入力信号Ｉは
反転され、出力信号Ｏは“Ｈ”レベルになる。

制御信号Ｃが“Ｌ″レベル時は、Ｐチャネルトランジス
タ１２とＮチャネルトランジスタ７とは共にオフ状態、
Ｐチャネルトランジスタ１１とＮチャネルトランジスタ
６と共にオン状態になる。

この時、入力信号Ｉが“Ｈ″レベルあっても、低ＶＴ・
トランジスタ４は逆方向にバイアスされオフ状態、また
“Ｌ″レベルあっても、低ＶＴ・トランジスタ２は逆方
向にバイアスされ、オフ状態になるため、Ｐチャネルト
ランジスタ１０のゲートは“Ｈ″レベルＮチャネルトラ
ンジスタ５のゲートには、′Ｌ”レベルが印加される。

従って、Ｐチャネルトランジスタ１０とＮチャネルトラ
ンジスタ５とは共にオフ状態になり、出力信号０は入力
信号Ｉに関係なく、高インピーダンス状態に設定される
。

以上のように、本実施例によれば、トライステートイン
バータを合計１２個の素子で構成される。

〔発明の効果〕

以上説明したように、本発明のトライステートインバー
タは、従来型が合計１４個の素子を必要としていたのに
対して、合計１２個の素子で構成されるため、回路規模
が縮小し、特に半導体集積回路等への使用に際しては、
チップ面積を小さく、製品コストを下げることができる
という効果がある。

ＮＡＮＤゲート。

Claims (1)

【特許請求の範囲】
1. 電源電位と接地電位との間に直列接続された第１のＰチ
   ャネル・エンハンスメント型ＭＯＳトランジスタ、及び
   第１のＮチャネル・エンハンスメント型ＭＯＳトランジ
   スタと、前記第１のＰチャネル・エンハンスメント型Ｍ
   ＯＳトランジスタのゲートと前記電源電位との間に接続
   されかつ正相制御信号をゲート入力とする第２のＰチャ
   ネル・エンハンスメント型ＭＯＳトランジスタと、前記
   第１のＮチャネル・エンハンスメント型ＭＯＳトランジ
   スタのゲートと前記接地電位との間に接続されかつ逆相
   制御信号をゲート入力とする第２のＮチャネル・エンハ
   ンスメント型ＭＯＳトランジスタと、前記第１のＰチャ
   ネル・エンハンスメント型ＭＯＳトランジスタのゲート
   と入力端子との間に直列接続され、中間接続点をゲート
   入力とする第１のＮチャネル低Ｖ＿Ｔ・ＭＯＳトランジ
   スタ、及び正相制御信号をゲート入力とする第３のＮチ
   ャネル・エンハンスメント型ＭＯＳトランジスタと、前
   記第１のＰチャネル・エンハンスメント型ＭＯＳトラン
   ジスタのゲートと前記入力端子との間接続され、かつゲ
   ートが前記入力端子に接続された第２のＮチャネル低Ｖ
   ＿Ｔ・ＭＯＳトランジスタと、前記第１のＮチャネル・
   エンハンスメント型ＭＯＳトランジスタのゲートと前記
   入力端子との間に直列接続され、入力信号をゲート入力
   とする第３のＮチャネル低Ｖ＿Ｔ・ＭＯＳトランジスタ
   、及び逆相制御信号をゲート入力とする第３のＰチャネ
   ル・エンハンスメント型ＭＯＳトランジスタと、前記第
   １のＮチャネル・エンハンスメント型ＭＯＳトランジス
   タのゲートと前記入力端子との間に接続された第４のＮ
   チャネル低Ｖ＿Ｔ・ＭＯＳトランジスタとを備えたこと
   を特徴とするトライステートインバータ。