JPH08138383A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 論理機能付メモリに搭載されるＲＡＭモジュ
ール等における書き込みパルスのタイミングマージンを
圧縮し、サイクルタイムの高速化を図る。 【構成】 論理機能付メモリに搭載されるＲＡＭモジュ
ール等において、書き込みパルスの生成タイミングをメ
モリアレイのスタティック型メモリセルの書き込み遅延
特性に合わせ込むための遅延素子として、メモリセルと
同様な構成とされかつ同様な書き込み遅延特性を有する
特性補償セルＣＣを用いるとともに、この特性補償セル
ＣＣの周辺に、やはりメモリセルと同様な構成とされる
複数のダミーセルＤＣ１又はＤＣ２を配置してダミーセ
ルアレイＤＡＲＹを構成し、このような特性補償セルＣ
Ｃ又はダミーセルアレイＤＡＲＹをメモリアレイの領域
内に配置しあるいはメモリアレイに隣接配置する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、論理機能付メモリに搭載される超高速ＲＡ
Ｍモジュールに利用して特に有効な技術に関する。

【０００２】

【従来の技術】Ｐチャンネル及びＮチャンネルＭＯＳＦ
ＥＴ（金属酸化物半導体型電界効果トランジスタ。この
明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果
トランジスタの総称とする）からなるいわゆるＣＭＯＳ
（相補型ＭＯＳ）スタティック型メモリセルが格子状に
配置されてなるメモリアレイと、バイポーラ回路又はバ
イポーラＣＭＯＳ回路を基本に構成される周辺回路とを
含む超高速スタティック型ＲＡＭ（ランダムアクセスメ
モリ）があり、このようなスタティック型ＲＡＭからな
る複数のＲＡＭモジュールを搭載する論理機能付メモリ
がある。

【０００３】一方、本願発明者等は、この発明に先立っ
て、メモリアレイを構成するメモリセルと同様な構成と
されしかも同様な書き込み遅延特性を有するデュアルポ
ート型の特性補償セルを遅延素子として用い、書き込み
パルスの生成タイミングをメモリセルの書き込み遅延特
性に合わせ込むことで、論理機能付メモリに搭載される
ＲＡＭモジュールのさらなる高速化を図る方法を開発し
た。

【０００４】書き込みパルスを生成するための遅延素子
として特性補償セルを用いたＲＡＭモジュールについ
て、特願平５−３２５９２４号に記載されている。

【０００５】

【発明が解決しようとする課題】上記に記載されるＲＡ
Ｍモジュールにおいて、特性補償セルは、書き込みパル
ス発生回路を構成する素子の一つとして、実際のメモリ
アレイから分離して単体で形成され、書き込みパルス発
生回路のレイアウト領域内に配置される。周知のよう
に、メモリアレイを構成するメモリセルは可能な限り最
小のピッチで配置され、メモリセルの特性は高密度な配
線パターンの影響を受けて変化する。このため、特性補
償セルがメモリアレイを構成するメモリセルと同様な構
成とされかつ同様な書き込み遅延特性を持つべく設計さ
れるにもかかわらず、その書き込み遅延特性は、これが
単体で形成されることによって、実際にはメモリアレイ
を構成するメモリセルの遅延特性と異なるものとなる。
この結果、書き込みパルスとして余分なタイミングマー
ジンをとらざるを得ず、これによってＲＡＭモジュール
の高速化が制約を受けるという問題が生じた。

【０００６】この発明の目的は、論理機能付メモリに搭
載されるＲＡＭモジュール等における書き込みパルスの
タイミングマージンを圧縮し、ＲＡＭモジュール等のサ
イクルタイムのさらなる高速化を図ることにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、論理機能付メモリに搭載され
るＲＡＭモジュール等において、書き込みパルスの生成
タイミングをメモリセルの書き込み遅延特性に合わせ込
むための遅延素子として、メモリセルと同様な構成とさ
れかつ同様な書き込み遅延特性を有する特性補償セルを
用いるとともに、この特性補償セルの周囲に、やはりメ
モリセルと同様な構成とされる複数のダミーセルを配置
してダミーセルアレイを構成し、このような特性補償セ
ル又はダミーセルアレイをメモリアレイのレイアウト領
域内に配置しあるいは隣接配置する。

【０００９】

【作用】上記手段によれば、その周辺部を含めて、特性
補償セルの書き込み遅延特性をメモリセルの書き込み遅
延特性に近づけ、書き込みパルスのタイミングマージン
を圧縮することができるため、論理機能付メモリに搭載
されるＲＡＭモジュール等のサイクルタイムのさらなる
高速化を図ることができる。

【００１０】

【実施例】図１には、この発明が適用されたＲＡＭモジ
ュールを搭載する論理機能付メモリの一実施例の基板配
置図が示されている。また、図２には、図１の論理機能
付メモリに搭載されるＲＡＭモジュールＲＡＭ０の一実
施例のブロック図が示されている。さらに、図３には、
図２のＲＡＭモジュールＲＡＭ０に含まれるメモリアレ
イＭＡＲＹ及びＹスイッチＹＳの一実施例の部分的な回
路図が示され、図４には、ライトアンプＷＡの一実施例
の部分的な回路図が示されている。これらの図をもと
に、まずこの実施例の論理機能付メモリ及びＲＡＭモジ
ュールの構成及び動作の概要について説明する。なお、
以下の回路図において、そのチャンネル（バックゲー
ト）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型
であって、矢印の付されないＮチャンネルＭＯＳＦＥＴ
と区別して示される。また、図示されるトランジスタ
（この明細書では、バイポーラトランジスタを単にトラ
ンジスタと略称する）は、すべてＮＰＮ型トランジスタ
である。さらに、ＲＡＭモジュールＲＡＭ０〜ＲＡＭ１
５に関する以下の説明は、図２のＲＡＭモジュールＲＡ
Ｍ０を例に進められるが、その他のＲＡＭモジュールＲ
ＡＭ１〜ＲＡＭ１５についてはこれと同一構成とされる
ため、類推されたい。

【００１１】図１において、この実施例の論理機能付メ
モリは、単結晶シリコンからなる１個の半導体基板ＳＵ
Ｂを基体として構成され、この半導体基板面に形成され
た１６個のＲＡＭモジュールＲＡＭ０〜ＲＡＭ１５を備
える。これらのＲＡＭモジュールは２個ずつ対をなし、
その周辺回路ＰＣを内側に挟むべくそれぞれ対称配置さ
れる。半導体基板ＳＵＢの中央部つまりＲＡＭモジュー
ルＲＡＭ０〜ＲＡＭ７ならびにＲＡＭ８〜ＲＡＭ１５の
中間には、格子状の多数の論理セルからなるゲートアレ
イＧＡが形成される。これらの論理セルは、ユーザ仕様
に基づいた配線処理が施されることで論理結合され、所
定の論理回路を構成する。

【００１２】ところで、論理機能付メモリを構成するＲ
ＡＭモジュールＲＡＭ０〜ＲＡＭ１５は、図２のＲＡＭ
モジュールＲＡＭ０に代表して示されるように、所要レ
イアウト面積の大半を占めて配置されるメモリアレイＭ
ＡＲＹをその基本構成要素とする。このメモリアレイＭ
ＡＲＹは、特に制限されないが、図３に示されるよう
に、図の水平方向に平行して配置される６４本のワード
線Ｗ０〜Ｗ６３と、図の垂直方向に平行して配置される
２２４組の相補ビット線Ｂ０＊〜Ｂ２２３＊（ここで、
例えば非反転ビット線Ｂ０Ｐ及び反転ビット線Ｂ０Ｎを
あわせて相補ビット線Ｂ０＊のように＊を付して表す。
また、それが有効とされるとき選択的にハイレベルとさ
れるいわゆる非反転信号等についてはその名称の末尾に
Ｐを付して表し、それが有効とされるとき選択的にロウ
レベルとされるいわゆる反転信号等についてはその名称
の末尾にＮを付して表す。以下同様）とを含む。これら
のワード線及び相補ビット線の交点には、６４×２２４
個つまり１４３３６個のスタティック型メモリセルＭＣ
が格子状に配置される。これにより、ＲＡＭモジュール
ＲＡＭ０〜ＲＡＭ１５のそれぞれは、１４３３６ビット
つまりいわゆる１４キロビットの記憶容量を有するもの
とされる。

【００１３】メモリアレイＭＡＲＹを構成するメモリセ
ルＭＣのそれぞれは、図３に例示されるように、Ｐチャ
ンネルＭＯＳＦＥＴＰ１及びＮチャンネルＭＯＳＦＥＴ
Ｎ１ならびにＰチャンネルＭＯＳＦＥＴＰ２及びＮチャ
ンネルＭＯＳＦＥＴＮ２からなる一対のＣＭＯＳインバ
ータが交差結合されてなるラッチをその基本構成要素と
する。このラッチの非反転及び反転入出力ノードは、Ｎ
チャンネル型の選択ＭＯＳＦＥＴＮ３及びＮ４を介して
対応する相補ビット線Ｂ０＊〜Ｂ２２３＊の非反転又は
反転信号線に結合され、選択ＭＯＳＦＥＴＮ３及びＮ４
のゲートは、対応するワード線Ｗ０〜Ｗ６３に結合され
る。なお、各メモリセルのラッチを構成するＣＭＯＳイ
ンバータは、接地電位ＶＣＣつまり０Ｖ（ボルト）をそ
の高電位側電源電圧とし、−２．５Ｖのような電源電圧
ＶＥをその低電位側電源電圧とする。また、各メモリセ
ルを構成するＮチャンネルＭＯＳＦＥＴＮ１〜Ｎ４の基
板領域ＮＳには、所定の基板電位ＶＰＷが共通に供給さ
れる。

【００１４】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗ６３は、その左方においてＸドライバＸＤに結
合され、択一的にハイレベルの選択状態とされる。Ｘド
ライバＸＤには、ＸプリデコーダＸＰから所定のプリデ
コード信号が供給され、ＸプリデコーダＸＰには、Ｘア
ドレスラッチＸＬから６ビットの相補内部アドレス信号
が供給される。また、ＸアドレスラッチＸＬには、アド
レス入力端子Ａ０＊〜Ａ５＊を介して６ビットの相補ア
ドレス信号Ａ０＊〜Ａ５＊が供給され、クロック入力端
子Ｋ０＊を介して相補クロック信号Ｋ０＊が供給され
る。

【００１５】ＸアドレスラッチＸＬは、アドレス入力端
子Ａ０＊〜Ａ５＊を介して入力される６ビットの相補ア
ドレス信号Ａ０＊〜Ａ５＊を相補クロック信号Ｋ０＊に
従って取り込み、保持する。これらのアドレス信号は、
ＸプリデコーダＸＰにより例えば３ビットずつ組み合わ
されてデコードされた後、合計１６ビットのプリデコー
ド信号としてＸドライバＸＤに伝達される。Ｘドライバ
ＸＤは、これらのプリデコード信号を組み合わせてデコ
ードすることにより、ワード線Ｗ０〜Ｗ６３の指定され
た１本を択一的にハイレベルの選択状態とする。

【００１６】次に、メモリアレイＭＡＲＹを構成する相
補ビット線Ｂ０＊〜Ｂ２２３＊は、その下方において、
ＹスイッチＹＳの対応する相補ゲートＧ１及びＧ２に結
合される。ＹスイッチＹＳは、メモリアレイＭＡＲＹの
相補ビット線Ｂ０＊〜Ｂ２２３＊に対応して設けられる
２２４組の相補ゲートＧ１及びＧ２を含む。これらの相
補ゲートの上方は、メモリアレイＭＡＲＹの対応する相
補ビット線Ｂ０＊〜Ｂ２２３＊の非反転又は反転信号線
にそれぞれ結合され、その下方は、順次２８個おきに相
補共通データ線ＣＤ０＊〜ＣＤ２７＊の非反転又は反転
信号線にそれぞれ共通結合される。また、各相補ゲート
を構成するＮチャンネル及びＰチャンネルＭＯＳＦＥＴ
のゲートは、それぞれ順次２８組ずつ共通結合され、Ｙ
ドライバＹＤから対応するビット線選択信号ＹＳ０〜Ｙ
Ｓ７あるいはそのインバータＶ１による反転信号が共通
に供給される。これにより、ＹスイッチＹＳの相補ゲー
トＧ１及びＧ２は、対応するビット線選択信号ＹＳ０〜
ＹＳ２７がハイレベルとされることで２８組ずつ選択的
にかつ一斉にオン状態となり、メモリアレイＭＡＲＹの
相補ビット線Ｂ０＊〜Ｂ２２３＊の対応する２８組と相
補共通データ線ＣＤ０＊〜ＣＤ２７＊との間を選択的に
接続状態とする。

【００１７】ＹドライバＹＤには、ＹプリデコーダＹＰ
から所定のプリデコード信号が供給され、Ｙプリデコー
ダＹＰには、ＹアドレスラッチＹＬから３ビットの相補
内部アドレス信号が供給される。また、Ｙアドレスラッ
チＹＬには、アドレス入力端子Ａ６＊〜Ａ８＊を介して
３ビットの相補アドレス信号Ａ６＊〜Ａ８＊が供給され
るとともに、上記相補クロック信号Ｋ０＊が供給され
る。

【００１８】ＹアドレスラッチＹＬは、アドレス入力端
子Ａ６＊〜Ａ８＊を介して入力される３ビットの相補ア
ドレス信号Ａ６＊〜Ａ８＊を相補クロック信号Ｋ０＊に
従って取り込み、保持する。これらのアドレス信号は、
ＹプリデコーダＹＰにより例えば２ビット又は１ビット
ずつ組み合わされてデコードされた後、合計６ビットの
プリデコード信号としてＹドライバＹＤに伝達される。
ＹドライバＹＤは、これらのプリデコード信号を組み合
わせてデコードすることにより、ビット線選択信号ＹＳ
０〜ＹＳ７の指定された１ビットを択一的にハイレベル
とする。

【００１９】メモリアレイＭＡＲＹの相補ビット線Ｂ０
＊〜Ｂ２２３＊が２８組ずつ選択的に接続状態とされる
相補共通データ線ＣＤ０＊〜ＣＤ２７＊は、図４に例示
されるように、ライトアンプＷＡの対応する単位ライト
アンプＵＷＡ０〜ＵＷＡ２７の非反転及び反転出力端子
つまりナンドゲートＮＡＧ１及びＮＡＧ２の出力端子に
それぞれ結合された後、図示されないセンスアンプＳＡ
の対応する単位センスアンプの入力端子に結合される。
ライトアンプＷＡには、書き込みパルス発生回路ＷＧか
ら書き込みパルスつまり相補書き込みパルスＷＴＰ＊が
供給されるとともに、ライトイネーブル信号ラッチＷＬ
及びブロック選択信号ラッチＢＬから反転ライトイネー
ブル信号ＷＥ０Ｎ〜ＷＥ３Ｎならびに反転ブロック選択
信号ＢＳ０Ｎ〜ＢＳ６Ｎが供給され、さらに入力データ
ラッチＩＬの対応する単位回路から書き込みデータバス
ＷＤ０Ｎ〜ＷＤ２７Ｎを介して反転書き込みデータＷＤ
０Ｎ〜ＷＤ２７Ｎが供給される。センスアンプＳＡの各
単位センスアンプの出力端子は、相補読み出しデータバ
スＲＤ０＊〜ＲＤ２７＊を介して出力データラッチＯＬ
の対応する単位回路の出力端子に結合される。

【００２０】入力データラッチＩＬの各単位回路の入力
端子は、対応するデータ入力端子ＤＩ０＊〜ＤＩ２７＊
に結合され、出力データラッチＯＬの各単位回路の出力
端子は、対応するデータ出力端子ＤＯ０＊〜ＤＯ２７＊
に結合される。また、入力データラッチＩＬには相補ク
ロック信号Ｋ０＊が供給され、出力データラッチＯＬに
は、クロック入力端子Ｋ１＊を介して相補クロック信号
Ｋ１＊が供給される。一方、ライトイネーブル信号ラッ
チＷＬには、ライトイネーブル信号入力端子ＷＥ０＊〜
ＷＥ３＊を介して相補ライトイネーブル信号ＷＥ０＊〜
ＷＥ３＊が供給され、ブロック選択信号ラッチＢＬに
は、ブロック選択信号入力端子ＢＳ０＊〜ＢＳ６＊を介
して相補ブロック選択信号ＢＳ０＊〜ＢＳ６＊が供給さ
れる。ライトイネーブル信号ラッチＷＬ及びブロック選
択信号ラッチＢＬには、さらに相補クロック信号Ｋ０＊
が供給される。

【００２１】入力データラッチＩＬは、ＲＡＭモジュー
ルＲＡＭ０が書き込みモードとされるとき、対応するデ
ータ入力端子ＤＩ０＊〜ＤＩ２７＊を介して入力される
相補入力データＤＩ０＊〜ＤＩ２７＊を相補クロック信
号Ｋ０＊に従って取り込み、保持するとともに、書き込
みデータバスＷＤ０Ｎ〜ＷＤ２７Ｎを介してライトアン
プＷＡの対応する単位ライトアンプＵＷＡ０〜ＵＷＡ２
７に伝達する。また、ライトイネーブル信号ラッチＷＬ
は、ライトイネーブル信号入力端子ＷＥ０＊〜ＷＥ３＊
を介して入力される相補ライトイネーブル信号ＷＥ０＊
〜ＷＥ３＊を相補クロック信号Ｋ０＊に従って取り込
み、保持するとともに、これらのライトイネーブル信号
をもとに反転ライトイネーブル信号ＷＥ０Ｎ〜ＷＥ３Ｎ
を形成し、ライトアンプＷＡに供給する。さらに、ブロ
ック選択信号ラッチＢＬは、ブロック選択信号入力端子
ＢＳ０＊〜ＢＳ６＊を介して入力される相補ブロック信
号ＢＳ０＊〜ＢＳ６＊を相補クロック信号Ｋ０＊に従っ
て取り込み、保持するとともに、これらのブロック選択
信号をもとに反転ブロック選択信号ＢＳ０Ｎ〜ＢＳ６Ｎ
を形成し、ライトアンプＷＡに供給する。言うまでもな
く、反転ライトイネーブル信号ＷＥ０Ｎ〜ＷＥ３Ｎなら
びに反転ブロック選択信号ＢＳ０Ｎ〜ＢＳ６Ｎは、対応
する相補ライトイネーブル信号ＷＥ０＊〜ＷＥ３＊なら
びに相補ブロック選択信号ＢＳ０＊〜ＢＳ６＊が論理
“０”（ここで、例えば非反転ライトイネーブル信号Ｗ
Ｅ０Ｐがロウレベルとされ反転ライトイネーブル信号Ｗ
Ｅ０Ｎがハイレベルとされる状態を論理“０”と称し、
逆の状態を論理“１”と称する。以下同様）とされると
き、選択的にハイレベルとされる。

【００２２】一方、書き込みパルス発生回路ＷＧは、相
補クロック信号Ｋ０＊が論理“０”から論理“１”に変
化されたのを受けて所定のタイミング条件を有する相補
書き込みパルスＷＴＰ＊を選択的に形成し、ライトアン
プＷＡに供給する。書き込みパルス発生回路ＷＧの具体
的構成及び動作ならびに相補書き込みパルスＷＴＰ＊の
具体的なタイミング条件等については、後で詳細に説明
する。

【００２３】ここで、ライトアンプＷＡの単位ライトア
ンプＵＷＡ０〜ＵＷＡ２７は、図４の単位ライトアンプ
ＵＷＡ０に代表されるように、２個のナンドゲートＮＡ
Ｇ１及びＮＡＧ２をそれぞれ含む。このうち、順次７個
ずつ組み合わされた単位ライトアンプＵＷＡ０〜ＵＷＡ
６ないしＵＷＡ２１〜ＵＷＡ２７のナンドゲートＮＡＧ
１及びＮＡＧ２の第１の入力端子には、対応するアンド
ゲートＡＧ１の出力信号つまり内部信号ＷＰＥ０〜ＷＰ
Ｅ３が順次共通に供給される。また、各単位ライトアン
プのナンドゲートＮＡＧ１の第２の入力端子には、入力
データラッチＩＬから対応する反転書き込みデータＷＤ
０Ｎ〜ＷＤ２７Ｎが供給され、ナンドゲートＮＡＧ２の
第２の入力端子には、その反転信号が供給される。さら
に、７個おきに組み合わされた４個の単位ライトアンプ
ＵＷＡ０，ＵＷＡ７，ＵＷＡ１４およびＵＷＡ２１ない
しＵＷＡ６，ＵＷＡ１３，ＵＷＡ２０及びＵＷＡ２７の
ナンドゲートＮＡＧ１及びＮＡＧ２の第３の入力端子に
は、対応するバッファゲートＢＧ２を介して反転ブロッ
ク選択信号ＢＳ０Ｎ〜ＢＳ６Ｎの反転信号が順次共通に
供給される。アンドゲートＡＧ１の一方の入力端子に
は、対応する反転ライトイネーブル信号ＷＥ０Ｎ〜ＷＥ
３Ｎの反転信号が供給され、その他方の入力端子には、
対応するバッファゲートＢＧ１を介して相補書き込みパ
ルスＷＴＰ＊の非反転信号つまり非反転書き込みパルス
ＷＴＰＰが供給される。

【００２４】これにより、各アンドゲートＡＧ１の出力
信号つまり内部信号ＷＰＥ０〜ＷＰＥ３は、対応する反
転ライトイネーブル信号ＷＥ０Ｎ〜ＷＥ３Ｎがロウレベ
ルとされかつ非反転書き込みパルスＷＴＰＰがハイレベ
ルとされることで選択的にハイレベルとされる。また、
単位ライトアンプＵＷＡ０〜ＵＷＡ２７の非反転出力信
号つまりナンドゲートＮＡＧ１の出力信号は、対応する
内部信号ＷＰＥ０〜ＷＰＥ３がハイレベルとされ対応す
る反転ブロック選択信号ＢＳ０Ｎ〜ＢＳ６Ｎがロウレベ
ルとされかつ対応する反転書き込みデータＷＤ０Ｎ〜Ｗ
Ｄ２７Ｎがハイレベルとされることで選択的にロウレベ
ルとされ、その反転出力信号つまりナンドゲートＮＡＧ
２の出力信号は、対応する内部信号ＷＰＥ０〜ＷＰＥ３
がハイレベルとされ対応する反転ブロック選択信号ＢＳ
０Ｎ〜ＢＳ６Ｎがロウレベルとされかつ対応する反転書
き込みデータＷＤ０Ｎ〜ＷＤ２７Ｎの非反転信号がハイ
レベルとされることで選択的にロウレベルとされる。こ
の結果、相補共通データ線ＣＤ０＊〜ＣＤ２７＊の非反
転又は反転信号線が対応する書き込みデータの論理レベ
ルに応じて選択的にロウレベルとされ、メモリアレイＭ
ＡＲＹの選択された２８個のメモリセルＭＣに対する保
持データの書き込みが行われる。

【００２５】次に、センスアンプＳＡの各単位センスア
ンプは、ＲＡＭモジュールＲＡＭ０が読み出しモードと
されるとき、メモリアレイＭＡＲＹの選択された２８個
のメモリセルＭＣから対応する相補共通データ線ＣＤ０
＊〜ＣＤ２７＊を介して出力される微小読み出し信号を
増幅し、相補読み出しデータバスＲＤ０＊〜ＲＤ２７＊
を介して出力データラッチＯＬの対応する単位回路に供
給する。このとき、出力データラッチＯＬの各単位回路
は、センスアンプＳＡの対応する単位センスアンプから
相補読み出しデータバスＲＤ０＊〜ＲＤ２７＊を介して
出力される読み出し信号を相補クロック信号Ｋ１＊に従
って取り込み、保持するとともに、対応するデータ出力
端子ＤＯ０＊〜ＤＯ２７＊を介して出力する。

【００２６】図５には、図２のＲＡＭモジュールＲＡＭ
０に含まれる書き込みパルス発生回路ＷＧの一実施例の
回路図が示されている。また、図６には、図５の書き込
みパルス発生回路ＷＧに含まれる特性補償遅延回路ＤＬ
ＭＣの一実施例の回路図が示され、図７には、図５の書
き込みパルス発生回路ＷＧの一実施例の信号波形図が示
されている。これらの図をもとに、この実施例のＲＡＭ
モジュールに含まれる書き込みパルス発生回路ＷＧの具
体的構成及び動作について説明する。

【００２７】図５において、書き込みパルス発生回路Ｗ
Ｇは、バイポーラ論理ゲートを基本素子とするパルス生
成回路ＰＳ，パルス拡張回路ＰＷ及びセットアップ回路
ＳＵを含む。このうち、パルス生成回路ＰＳは、その相
補入力端子に相補クロック信号Ｋ０＊を受けるバッファ
ゲートＢＧ３を含む。バッファゲートＢＧ３の相補出力
信号は、２個の遅延ゲートＤＧ１及びＤＧ２を介して特
性補償遅延回路ＤＬＭＣの相補入力端子に供給され、さ
らに遅延ゲートＤＧ３及びＤＧ４ならびにバッファゲー
トＢＧ４を介してその反転信号のみがアンドゲートＡＧ
２の一方の入力端子に供給される。また、バッファゲー
トＢＧ５を介してその非反転信号のみがアンドゲートＡ
Ｇ２の他方の入力端子に供給されるとともに、バッファ
ゲートＢＧ７を介してその非反転信号のみがアンドゲー
トＡＧ３の一方の入力端子に供給される。このアンドゲ
ートＡＧ３の他方の入力端子には、特性補償遅延回路Ｄ
ＬＭＣの相補出力信号ＤＬ＊の遅延ゲートＤＧ５及びＤ
Ｇ６ならびにバッファゲートＢＧ６を介した反転信号が
供給される。アンドゲートＡＧ２の非反転出力信号は、
オアゲートＯＧ１の一方の入力端子に供給され、アンド
ゲートＡＧ３の非反転出力信号は、オアゲートＯＧ１の
他方の入力端子に供給される。オアゲートＯＧ１の相補
出力信号は、パルス生成回路ＰＳの相補出力信号ＰＳ＊
となる。

【００２８】ここで、相補クロック信号Ｋ０＊は、図７
に示されるように、ほぼ同一期間だけ交互に論理“０”
及び“１”とされるいわゆるデューティ５０％のパルス
信号とされ、相補クロック信号Ｋ１＊に対して１８０度
の位相差を有する。ついでながら、アドレス入力端子Ａ
０＊〜Ａ８＊には、相補クロック信号Ｋ０＊の論理
“１”への変化に先立って、意味を持つ相補アドレス信
号Ａ０＊〜Ａ８＊が供給され、ライトイネーブル信号入
力端子ＷＥ０＊〜ＷＥ３＊，ブロック選択信号入力端子
ＢＳ０＊〜ＢＳ６＊ならびにデータ入力端子ＤＩ０＊〜
ＤＩ２７＊には、相補ライトイネーブル信号ＷＥ０＊〜
ＷＥ３＊，相補ブロック選択信号ＢＳ０＊〜ＢＳ６＊な
らびに相補入力データＤＩ０＊〜ＤＩ２７＊がそれぞれ
供給される。これらの相補アドレス信号，相補ライトイ
ネーブル信号，相補ブロック選択信号ならびに相補入力
データは、図７に点線で示されるように、相補クロック
信号Ｋ０＊の論理“１”への変化を受けて、対応するＸ
アドレスラッチＸＬ及びＹアドレスラッチＹＬ，ライト
イネーブル信号ラッチＷＬ，ブロック選択信号ラッチＢ
Ｌならびに入力データラッチＩＬにそれぞれ取り込まれ
る。

【００２９】一方、特性補償遅延回路ＤＬＭＣは、図６
に示されるように、デュアルポート型の特性補償セルＣ
Ｃをそのタイミング設定のための遅延素子とする。この
特性補償セルＣＣは、メモリアレイＭＡＲＹを構成する
メモリセルＭＣと基本的に同一構造とされ、Ｐチャンネ
ルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ５
ならびにＰチャンネルＭＯＳＦＥＴＰ４及びＮチャンネ
ルＭＯＳＦＥＴＮ６からなる一対のＣＭＯＳインバータ
が交差結合されてなるラッチを含む。このラッチの非反
転及び反転入出力ノードは、Ｎチャンネル型の選択ＭＯ
ＳＦＥＴＮ７及びＮ８を介して読み出し用相補共通デー
タ線ＣＲ＊に結合されるとともに、やはりＮチャンネル
型の選択ＭＯＳＦＥＴＮ９及びＮ１０を介して書き込み
用相補共通データ線ＣＷ＊に結合される。選択ＭＯＳＦ
ＥＴＮ７〜Ｎ１０は、そのゲートにメモリアレイＭＡＲ
Ｙのワード線Ｗ０〜Ｗ６３の選択レベルに対応する所定
の電圧ＶＷＨが供給されることで、定常的にオン状態と
される。

【００３０】なお、特性補償セルＣＣのラッチを構成す
るＣＭＯＳインバータは、メモリアレイＭＡＲＹを構成
するメモリセルＭＣと同様に、接地電位ＶＣＣつまり０
Ｖをその高電位側電源電圧とし、−２．５Ｖの電源電圧
ＶＥをその低電位側電源電圧とする。また、特性補償セ
ルＣＣを構成するＮチャンネルＭＯＳＦＥＴＮ５〜Ｎ１
０の基板領域ＮＳには、所定の基板電位ＶＰＷが共通に
供給される。さらに、この実施例において、特性補償セ
ルＣＣは、隣接して配置される複数のダミーセルととも
にダミーセルアレイＤＡＲＹを構成し、そのレイアウト
環境から受ける特性の変化もメモリアレイＭＡＲＹを構
成するメモリセルＭＣに近似される。これにより、特性
補償セルＣＣは、メモリアレイＭＡＲＹを構成するメモ
リセルＭＣとほぼ同様な書き込み遅延特性を有し、しか
も同様な特性変動を呈する遅延素子として作用するもの
となる。なお、この実施例におけるダミーセルは、例え
ば差動増幅回路用の基準電位を生成するためダイナミッ
ク型ＲＡＭ等に設けられるものとは異なり、単に特性補
償セルＣＣの書き込み特性等がそのレイアウト環境から
受ける影響を抑制するためのものであって、実質的には
動作可能な状態にない。特性補償セルＣＣ及びダミーセ
ルを含むダミーセルアレイＤＡＲＹの構成及びレイアウ
トならびにその特徴については、後で詳細に説明する。

【００３１】特性補償遅延回路ＤＬＭＣは、さらに遅延
ゲートＤＧ２の相補出力信号ＤＧ２＊を特性補償セルＣ
Ｃに書き込むべく伝達する特性補償セル用ライトアンプ
ＣＷＡを含み、読み出し用相補共通データ線ＣＲ＊に所
定のバイアス電圧を与えるためのバイアス回路ＢＣと、
読み出し用相補共通データ線ＣＲ＊を介して出力される
読み出し信号を増幅する特性補償セル用センスアンプＣ
ＳＡとを含む。このうち、特性補償セル用ライトアンプ
ＣＷＡは、ライトアンプＷＡの単位ライトアンプＵＷＡ
０〜ＵＷＡ２７と同様な回路構成とされ、差動形態とさ
れる２組のトランジスタＴ３及びＴ４ならびにＴ５及び
Ｔ６を含む。これらの差動トランジスタのベースには、
トランジスタＴ１及びＴ２を中心とする一対の入力エミ
ッタフォロア回路を介して、遅延ゲートＤＧ２の非反転
出力信号ＤＧ２Ｐ及び反転出力信号ＤＧ２Ｎがそれぞれ
共通に供給される。また、差動トランジスタＴ３及びＴ
４のコレクタは、対応する抵抗Ｒ１及びＲ２ならびに容
量Ｃ１及びＣ２を介して接地電位ＶＣＣに結合されると
ともに、差動トランジスタＴ５及びＴ６のコレクタ負荷
となるトランジスタＴ７及びＴ８のベースに結合され
る。差動トランジスタＴ５及びＴ６のコレクタは、トラ
ンジスタＴ９及びＴ１０を中心とする一対の出力エミッ
タフォロア回路を介して、前記書き込み用相補共通デー
タ線ＣＷ＊の非反転及び反転信号線にそれぞれ結合され
る。

【００３２】前述のように、相補クロック信号Ｋ０＊
は、所定の周期で交互に論理“０”又は“１”とされ、
遅延ゲートＤＧ２の相補出力信号ＤＧ２＊は、遅延ゲー
トＤＧ１及びＤＧ２の遅延時間だけ遅れて交互に論理
“０”又は“１”とされる。このような遅延ゲートＤＧ
２の相補出力信号ＤＧ２＊のレベル変化は、特性補償セ
ル用ライトアンプＣＷＡによりライトアンプＷＡを構成
する単位ライトアンプＵＷＡ０〜ＵＷＡ２７と同様な遅
延を受けて特性補償セルＣＣに書き込まれ、これによっ
てその保持レベルが交互に論理“０”又は“１”とされ
る。

【００３３】次に、バイアス回路ＢＣは、接地電位ＶＣ
Ｃ及び電源電圧ＶＥＥ間に直列形態に設けられる３個の
トランジスタＴ１７〜Ｔ１９ならびに抵抗Ｒ１３を含
む。このうち、トランジスタＴ１７及びＴ１８は、その
ベース及びコレクタが共通結合されることでダイオード
形態とされ、トランジスタＴ１９は、そのベースに所定
の定電圧ＶＣＳが供給されることで抵抗Ｒ１３とともに
定電流源を構成する。トランジスタＴ１８のコレクタ
は、抵抗Ｒ９及びＲ１０を介して読み出し用相補共通デ
ータ線ＣＲ＊の非反転及び反転信号線にそれぞれ結合さ
れる。これにより、読み出し用相補共通データ線ＣＲ＊
には、接地電位ＶＣＣよりトランジスタＴ１７のベース
エミッタ電圧ＶＢＥ分だけ低い所定のバイアス電圧が与
えられるとともに、、ＭＯＳＦＥＴＮ７及びＮ５ならび
にＮ８及びＮ６を介して特性補償セルＣＣの保持レベル
に対応した読み出し信号が得られる結果となる。

【００３４】一方、特性補償セル用センスアンプＣＳＡ
は、一対の差動トランジスタＴ２０及びＴ２１を含む。
これらのトランジスタのベースは、読み出し用相補共通
データ線ＣＲ＊の非反転及び反転信号線にそれぞれ結合
され、その共通結合されたエミッタは、定電流源を構成
するトランジスタＴ２２及び抵抗Ｒ１４を介して電源電
圧ＶＥＥに結合される。また、そのコレクタは、対応す
る抵抗Ｒ１１及びＲ１２を介して接地電位ＶＣＣに結合
されるとともに、一対の出力エミッタフォロア回路を構
成するトランジスタＴ２４及びＴ２３のベースにそれぞ
れ結合される。これらの出力エミッタフォロア回路の出
力端子つまりトランジスタＴ２３及びＴ２４のエミッタ
は、特性補償遅延回路ＤＬＭＣの非反転出力端子ＤＬＰ
及び反転出力端子ＤＬＮにそれぞれ結合される。これに
より、特性補償セルＣＣの保持レベルに対応して読み出
し用相補共通データ線ＣＲ＊に得られた読み出し信号
は、特性補償セル用センスアンプＣＳＡによって増幅さ
れた後、特性補償遅延回路ＤＬＭＣの相補出力信号ＤＬ
＊となる。

【００３５】なお、バイアス回路ＢＣ及び特性補償セル
用センスアンプＣＳＡは、センスアンプＳＡの単位セン
スアンプに含まれるバイアス回路及びセンスアンプと同
様な回路構成とされる。したがって、遅延ゲートＤＧ２
の相補出力信号ＤＧ２＊と特性補償遅延回路ＤＬＭＣの
相補出力信号ＤＬ＊との間には、ライトアンプＷＡによ
る書き込み経路を含めてメモリアレイＭＡＲＹを構成す
るメモリセルＭＣの書き込み所要時間に対応する遅延時
間が得られるものとなる。

【００３６】図５に戻ろう。パルス生成回路ＰＳを構成
するアンドゲートＡＧ２の非反転出力信号は、バッファ
ゲートＢＧ３及びＢＧ５を介して供給される相補クロッ
ク信号Ｋ０＊の非反転信号がハイレベルとされてからそ
の遅延ゲートＤＧ１〜ＤＧ４ならびにバッファゲートＢ
Ｇ４を介する遅延反転信号がハイレベルとされるまでの
間、選択的にハイレベルとされる。また、アンドゲート
ＡＧ３の非反転出力信号は、バッファゲートＢＧ３及び
ＢＧ７を介して供給される相補クロック信号Ｋ０＊の非
反転信号がハイレベルとされてからその遅延ゲートＤＧ
１及びＤＧ２，特性補償遅延回路ＤＬＭＣ，遅延ゲート
ＤＧ５及びＤＧ６ならびにバッファゲートＢＧ６を介す
る遅延反転信号がハイレベルとされるまでの間、選択的
にハイレベルとされる。そして、オアゲートＯＧ１の相
補出力信号つまりパルス生成回路ＰＳの相補出力信号Ｐ
Ｓ＊は、アンドゲートＡＧ２又はＡＧ３の非反転出力信
号のいずれかがハイレベルとされたのを受けて選択的に
論理“１”とされる。この結果、パルス生成回路ＰＳの
相補出力信号ＰＳ＊は、図７に示されるように、相補ク
ロック信号Ｋ０＊の論理“１”への変化を受けて間もな
く論理“１”に変化された後、遅延ゲートＤＧ１〜ＤＧ
４あるいは遅延ゲートＤＧ１及びＤＧ２，特性補償遅延
回路ＤＬＭＣならびに遅延ゲートＤＧ５及びＤＧ６によ
る所定の遅延時間ｔｄ１が経過した時点で論理“０”に
戻されるものとなる。

【００３７】この実施例において、遅延ゲートＤＧ１〜
ＤＧ４による相補クロック信号Ｋ０＊の遅延時間は、書
き込みパルスがその信号経路において消滅することのな
い許容最小パルス幅に対応すべく設計される。また、遅
延ゲートＤＧ１及びＤＧ２，特性補償遅延回路ＤＬＭＣ
ならびに遅延ゲートＤＧ５及びＤＧ６による相補クロッ
ク信号Ｋ０＊の遅延時間は、前述のように、メモリアレ
イＭＡＲＹを構成するメモリセルとその書き込み経路に
おける書き込み遅延時間に対応する。これらの結果、上
記遅延時間ｔｄ１つまりパルス生成回路ＰＳの相補出力
信号ＰＳ＊のパルス幅ｔｗ１は、書き込み経路を含むメ
モリセルＭＣの書き込み遅延特性が短かめに変動したと
き、少なくとも書き込みパルスの許容最小パルス幅を確
保すべく設定され、許容最小パルス幅を超えて長めに変
動したとき、少なくともメモリセルＭＣの書き込み遅延
特性を補償すべく大きなパルス幅に設定される。

【００３８】パルス生成回路ＰＳの相補出力信号ＰＳ＊
は、パルス拡張回路ＰＷのバッファゲートＢＧ８を介し
てその非反転信号のみオアゲートＯＧ２の第１の入力端
子に供給される。また、遅延ゲートＤＧ７〜ＤＧ８なら
びにバッファゲートＢＧ９を介してその非反転信号のみ
オアゲートＯＧ２の第２の入力端子に供給され、さらに
遅延ゲートＤＧ７〜ＤＧ１０ならびにバッファゲートＢ
Ｇ１０を介してその非反転信号のみオアゲートＯＧ２の
第３の入力端子に供給される。これにより、オアゲート
ＯＧ２の出力信号つまりパルス拡張回路ＰＷの相補出力
信号ＰＷ＊は、バッファゲートＢＧ８又は遅延ゲートＤ
Ｇ７及びＤＧ８ならびにバッファゲートＢＧ９あるいは
遅延ゲートＤＧ７〜ＤＧ１０ならびにバッファゲートＢ
Ｇ１０を介して供給されるパルス生成回路ＰＳの相補出
力信号ＰＳ＊の非反転信号のいずれかがハイレベルとさ
れる間、選択的に論理“１”とされる。

【００３９】この結果、パルス拡張回路ＰＷの相補出力
信号ＰＷ＊は、図７に示されるように、パルス生成回路
ＰＳの相補出力信号ＰＳ＊の論理“１”への変化を受け
て間もなく論理“１”に変化された後、これが論理
“０”に戻されてから遅延ゲートＤＧ７〜ＤＧ１０によ
る遅延時間ｔｄ２が経過した時点で論理“０”に戻さ
れ、これによってそのパルス幅が書き込みパルスの所要
パルス幅ｔｗとなるべく拡張される。なお、パルス拡張
回路ＰＷによるパルス幅の拡張期間ｔｄ２は、メモリセ
ルＭＣを中心とする書き込み経路の書き込み遅延特性を
除くＲＡＭモジュールＲＡＭ０の他の遅延特性をカバー
するためのものである。

【００４０】パルス拡張回路ＰＷの相補出力信号ＰＷ＊
は、セットアップ回路ＳＵを構成する４個の遅延ゲート
ＤＧ１１〜ＤＧ１４ならびにバッファゲートＢＧ１１を
経た後、書き込みパルス発生回路ＷＧの出力信号つまり
相補書き込みパルスＷＴＰ＊となる。したがって、相補
書き込みパルスＷＴＰ＊は、図７に示されるように、パ
ルス拡張回路ＰＷの相補出力信号ＰＷ＊が論理“１”に
変化されてから遅延ゲートＤＧ１１〜ＤＧ１４による立
ち上がり遅延時間ｔｄ３が経過した時点で論理“１”に
変化され、これが論理“０”に戻されてから遅延ゲート
ＤＧ１１〜ＤＧ１４による立ち下がり遅延時間ｔｄ４が
経過した時点で論理“０”に戻される。これにより、相
補書き込みパルスＷＴＰ＊は、ＸアドレスラッチＸＬ，
ＹアドレスラッチＹＬ，ライトイネーブル信号ラッチＷ
Ｌ，ブロック選択信号ラッチＢＬ及び入力データラッチ
ＩＬに取り込まれた相補アドレス信号Ａ０＊〜Ａ８＊，
相補ライトイネーブル信号ＷＥ０＊〜ＷＥ３＊，相補ブ
ロック選択信号ＢＳ０＊〜ＢＳ６＊ならびに相補入力デ
ータＤＩ０＊〜ＤＩ２７＊に対して最適なセットアップ
時間ｔｓｕ及びホールド時間ｔｈを有するものとなる。

【００４１】図８には、図２のＲＡＭモジュールＲＡＭ
０の一実施例の配置図が示されている。また、図９に
は、図８のＲＡＭモジュールＲＡＭ０に含まれるダミー
セルアレイＤＡＲＹの一実施例の配置図が示され、図１
０には、その一実施例の部分的な回路図が示されてい
る。さらに、図１１には、図２のＲＡＭモジュールＲＡ
Ｍ０に含まれるダミーセルアレイＤＡＲＹの他の一実施
例の部分的な回路図が示され、図１２には、図２のＲＡ
ＭモジュールＲＡＭ０の他の一実施例の配置図が示され
ている。これらの図をもとに、この実施例のＲＡＭモジ
ュールＲＡＭ０及びダミーセルアレイＤＡＲＹのレイア
ウトの概要ならびにその特徴について説明する。なお、
レイアウトに関する以下の説明では、図８ないし図１０
の位置関係をもって半導体基板面における上下左右を表
す。

【００４２】図８において、この実施例のＲＡＭモジュ
ールＲＡＭ０を構成するメモリアレイＭＡＲＹは、実際
にはＸドライバＸＤをはさんで二分して配置される。こ
れらのメモリアレイＭＡＲＹ及びＸドライバＸＤの下方
には、ＹスイッチＹＳ，ＹドライバＹＤ，ライトアンプ
ＷＡ及びセンスアンプＳＡが配置され、さらにその下方
には、ＸアドレスラッチＸＬ及びＹアドレスラッチＹＬ
ならびに書き込みパルス発生回路ＷＧをはさんで、出力
データラッチＯＬ，入力データラッチＩＬ及びブロック
選択信号ラッチＢＬがそれぞれ二分して配置される。書
き込みパルス発生回路ＷＧの両側には、さらに相補クロ
ック信号Ｋ０＊及びＫ１＊をＲＡＭモジュールＲＡＭ０
に伝達する一対のクロックバッファＣＢが配置され、そ
の外側には、ゲートアレイＧＡの一部が領域を超えて配
置される。

【００４３】前述のように、書き込みパルス発生回路Ｗ
Ｇは、メモリアレイＭＡＲＹを構成するメモリセルＭＣ
とほぼ同様な書き込み遅延特性を有する特性補償セルＣ
Ｃを含む。この実施例において、書き込みパルス発生回
路ＷＧは、図９に示されるように、水平方向に平行して
配置される１０本のダミーワード線ＤＷＬ０〜ＤＷＬ９
と、垂直方向に平行して配置される８組の相補ダミービ
ット線ＤＢＬ０＊〜ＤＢＬ７＊とを含むダミーセルアレ
イＤＡＲＹを備え、特性補償セルＣＣは、ダミーセルア
レイＤＡＲＹのほぼ中央部つまりダミーワード線ＤＷＬ
５及び相補ダミービット線ＤＢＬ４の交点に配置され
る。特性補償セルＣＣの左右つまりダミーセルアレイＤ
ＡＲＹの同一行には、７個のダミーセルＤＣ２が配置さ
れ、その上下つまり異なる行には、７２個のダミーセル
ＤＣ１が配置される。

【００４４】ここで、ダミーセルアレイＤＡＲＹを構成
する相補ダミービット線ＤＢＬ４＊は、図１０に示され
るように、書き込みパルス発生回路ＷＧの書き込み用相
補共通データ線ＣＷ＊となり、選択ＭＯＳＦＥＴＮ９及
びＮ１０を介して特性補償セルＣＣの非反転及び反転入
出力ノードが結合される。この書き込み用相補共通デー
タ線ＣＷ＊の非反転及び反転信号線の外側には、読み出
し用相補共通データ線ＣＲ＊の非反転及び反転信号線が
それぞれ配置され、選択ＭＯＳＦＥＴＮ７及びＮ８を介
して特性補償セルＣＣの非反転及び反転入出力ノードに
結合される。ダミーワード線ＤＷＬ５には、メモリアレ
イＭＡＲＹのワード線Ｗ０〜Ｗ６３の選択レベルに対応
する所定の電圧ＶＷＨが供給され、その他のダミーワー
ド線ＤＷＬ０〜ＤＷＬ４ならびにＤＷＬ６〜ＤＷＬ９に
は、ワード線Ｗ０〜Ｗ６３の非選択レベルに対応する電
圧ＶＷＬが供給される。また、書き込み用相補共通デー
タ線ＣＷ＊は、その下方において書き込みパルス発生回
路ＷＧの特性補償セル用ライトアンプＣＷＡに、読み出
し用相補共通データ線ＣＲ＊は、その上方においてバイ
アス回路ＢＣ及び特性補償セル用センスアンプＣＳＡに
それぞれ結合され、その他の相補ダミービット線ＤＢＬ
０＊〜ＤＢＬ３＊ならびにＤＢＬ５＊〜ＤＢＬ７＊の非
反転及び反転信号線は、電源電圧ＶＥに結合される。

【００４５】一方、ダミーセルアレイＤＡＲＹを構成す
るダミーセルＤＣ１は、図１０に例示されるように、そ
の非反転及び反転入出力ノードが選択ＭＯＳＦＥＴを介
して対応する相補ダミービット線ＤＢＬ３＊等あるいは
書き込み用相補共通データ線ＣＷ＊に結合され、その選
択ＭＯＳＦＥＴのゲートが対応するダミーワード線ＤＷ
Ｌ４及びＤＷＬ６等に結合はされるものの、動作可能な
状態にないメモリセルからなり、その選択ＭＯＳＦＥＴ
は、対応するダミーワード線が非選択レベルとされるこ
とによって定常的にオフ状態とされる。また、ダミーセ
ルＤＣ２は、その選択ＭＯＳＦＥＴのゲートのみが対応
するダミーワード線ＤＷＬ５に結合されるものの、やは
り動作可能な状態にないメモリセルからなり、その選択
ＭＯＳＦＥＴは、対応するダミーワード線ＤＷＬ５が選
択レベルとされることでオン状態とはなるが、対応する
相補ダミービット線に対して影響は与えない。これらの
ダミーセルＤＣ１及びＤＣ２は、ともに動作可能な状態
にはないが、特性補償セルＣＣと同様なピッチでしかも
同様なプロセスをもって形成されることで、特性補償セ
ルＣＣの書き込み遅延特性をメモリアレイＭＡＲＹを構
成するメモリセルＭＣの書き込み遅延特性に近づけるべ
く作用する。

【００４６】ところで、特性補償セルＣＣは、前述のよ
うに、書き込みパルス発生回路ＷＧにおける相補書き込
みパルスＷＴＰ＊のパルス幅設定に供され、その書き込
み遅延特性は、相補書き込みパルスＷＴＰ＊のタイミン
グマージンつまりＲＡＭモジュールＲＡＭ０のサイクル
タイムに影響を与える。この実施例のように、特性補償
セルＣＣが、隣接配置される多数のダミーセルによって
囲まれ、ダミーセルアレイＤＡＲＹを構成することで、
その書き込み遅延特性は周辺部を含めてメモリアレイＭ
ＡＲＹを構成するメモリセルＭＣの書き込み遅延特性に
極めて近似したものとなり、特性補償セルＣＣ及びメモ
リセルＭＣ間の書き込み遅延特性の差は例えば６０ｐｓ
（ピコ秒）程度にまで圧縮される。この結果、相応して
相補書き込みパルスＷＴＰ＊のタイミングマージンを圧
縮し、ＲＡＭモジュールＲＡＭ０のサイクルタイムを高
速化することができるものである。

【００４７】なお、図１０の実施例では、特性補償セル
ＣＣが当初から独自の形態を持つデュアルポート型メモ
リセルとして形成されるため、その遅延特性は、ＭＯＳ
ＦＥＴのゲートパターンやイオン注入時のマスクパター
ン等を厳密に考慮した場合、メモリアレイＭＡＲＹを構
成する標準的なメモリセルの遅延特性とは異なるものと
なる。これに対処するため、図１１の実施例では、特性
補償セルＣＣを、メモリアレイＭＡＲＹの通常のメモリ
セルＭＣと同様な構成とされる基本セルと、同一行に配
置されたダミーセルＤＣ４及びＤＣ６の選択ＭＯＳＦＥ
Ｔとをもとに構成している。この結果、特性補償セルＣ
Ｃの遅延特性は、メモリアレイＭＡＲＹを構成する標準
的なメモリセルの遅延特性にさらに近似したものとな
り、これによってＲＡＭモジュールＲＡＭ０つまりは論
理機能付メモリのさらなる高速化を図ることができるも
のとなる。

【００４８】一方、図１０の実施例では、ダミーセルア
レイＤＡＲＹが、メモリアレイＭＡＲＹとは独立して書
き込みパルス発生回路ＷＧのレイアウト領域内に形成さ
れるが、図１２に例示されるように、これをメモリアレ
イＭＡＲＹの一部としてそのレイアウト領域内に配置し
あるいは隣接配置することも可能である。この場合、特
性補償セルＣＣの書き込み遅延特性はさらにメモリアレ
イＭＡＲＹを構成するメモリセルＭＣの書き込み遅延特
性に近似し、これによってＲＡＭモジュールＲＡＭ０の
さらなる高速化を図ることができるものとなる。

【００４９】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）論理機能付メモリに搭載されるＲＡＭモジュール
等において、書き込みパルスの生成タイミングをメモリ
セルの書き込み遅延特性に合わせ込むための遅延素子と
して、メモリセルと同様な構成とされかつ同様な書き込
み遅延特性を有するデュアルポート型の特性補償セルを
用いるとともに、この特性補償セルの周囲に、やはりメ
モリセルと同様な構成とされる複数のダミーセルを配置
してダミーセルアレイを構成し、このような特性補償セ
ル又はダミーセルアレイをメモリアレイのレイアウト領
域内に配置しあるいはメモリアレイに隣接配置すること
で、その周辺部を含めて、特性補償セルの書き込み遅延
特性をメモリセルの書き込み遅延特性に近似させること
ができるという効果が得られる。 （２）上記（１）項により、書き込みパルスのタイミン
グマージンを圧縮し、論理機能付メモリに搭載されるＲ
ＡＭモジュール等のサイクルタイムの高速化を図ること
ができるという効果が得られる。 （３）上記（１）項及び（２）項において、特性補償セ
ルを、メモリセルと同様な構成とされる基本セルと、こ
れに近接して配置される所定のダミーセルの一部とをも
って構成することで、特性補償セルの遅延特性をメモリ
アレイの標準的なメモリセルの遅延特性とさらに近似さ
せ、ＲＡＭモジュールつまりは論理機能付メモリ等のさ
らなる高速化を図ることができるという効果が得られ
る。

【００５０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、論理機能付メモリは、任意数のＲＡ
Ｍモジュールを搭載できるし、ゲートアレイＧＡは、特
定の機能を有する専用論理回路に置き換えることができ
る。また、論理機能付メモリは、任意の基板配置を採り
うるし、半導体基板の形状も任意である。図２におい
て、ＲＡＭモジュールＲＡＭ０に供給されるアドレス信
号，ライトイネーブル信号及びブロック選択信号のビッ
ト数つまりＲＡＭモジュールＲＡＭ０のアドレス構成
は、任意に設定できるし、入力データ及び出力データの
ビット数つまりそのビット構成も任意に設定できる。Ｒ
ＡＭモジュールＲＡＭ０は、メモリアレイＭＡＲＹ及び
その直接周辺部が分割配置されてなる複数のメモリマッ
トを備えることができるし、そのブロック構成は種々の
実施形態を採りうる。

【００５１】図３において、メモリアレイＭＡＲＹを構
成するメモリセルＭＣは、いわゆる高抵抗負荷型のメモ
リセルに置き換えることができる。また、メモリアレイ
ＭＡＲＹを構成するワード線及び相補ビット線の数は任
意に設定できるし、その選択方法も任意である。相補共
通データ線ＣＤ０＊〜ＣＤ２７＊は、書き込み用及び読
み出し用として専用化してもよい。さらに、図３に示さ
れるメモリアレイＭＡＲＹ及びＹスイッチＹＳ，図４に
示されるライトアンプＷＡ，図５に示される書き込みパ
ルス発生回路ＷＧ，図６に示される特性補償遅延回路Ｄ
ＬＭＣ，図１０及び図１１に示されるダミーセルアレイ
ＤＡＲＹの具体的構成や電源電圧の極性及び絶対値なら
びにＭＯＳＦＥＴ及びトランジスタの導電型等は、種々
の実施形態を採りうるし、図８及び図９ならびに図１２
に示されるＲＡＭモジュールＲＡＭ０の具体的なレイア
ウト等も、種々の実施形態を採りうる。

【００５２】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野である論理
機能付メモリに搭載されるＲＡＭモジュールに適用した
場合について説明したが、それに限定されるものではな
く、例えば、ＲＡＭモジュールとして単体で形成される
ものや同様なメモリモジュールを搭載する各種の論理集
積回路装置等にも適用できる。この発明は、少なくとも
特性補償セルを含む書き込みパルス発生回路を具備する
半導体記憶装置ならびにこのような半導体記憶装置を含
む装置及びシステムに広く適用できる。

【００５３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、論理機能付メモリに搭載さ
れるＲＡＭモジュール等において、書き込みパルスの生
成タイミングをメモリセルの書き込み遅延特性に合わせ
込むための遅延素子として、メモリセルと同様な構成と
されかつ同様な書き込み遅延特性を有する特性補償セル
を用いるとともに、この特性補償セルの周囲に、やはり
メモリセルと同様な構成とされる複数のダミーセルを配
置してダミーセルアレイを構成し、このような特性補償
セル又はダミーセルアレイをメモリアレイのレイアウト
領域内に配置しあるいはメモリアレイに隣接配置するこ
とで、その周辺部を含めて、特性補償セルの書き込み遅
延特性をメモリセルの書き込み遅延特性に近似させるこ
とができる。この結果、書き込みパルスのタイミングマ
ージンを圧縮して、論理機能付メモリに搭載されるＲＡ
Ｍモジュール等のサイクルタイムの高速化を図ることが
できる。

【図面の簡単な説明】

【図１】この発明が適用されたＲＡＭモジュールを搭載
する論理機能付メモリの一実施例を示す基板配置図であ
る。

【図２】図１の論理機能付メモリに搭載されるＲＡＭモ
ジュールの一実施例を示すブロック図である。

【図３】図２のＲＡＭモジュールに含まれるメモリアレ
イ及びＹスイッチの一実施例を示す部分的な回路図であ
る。

【図４】図２のＲＡＭモジュールに含まれるライトアン
プの一実施例を示す部分的な回路図である。

【図５】図２のＲＡＭモジュールに含まれる書き込みパ
ルス発生回路の一実施例を示す回路図である。

【図６】図５の書き込みパルス発生回路に含まれる特性
補償遅延回路の一実施例を示す回路図である。

【図７】図５の書き込みパルス発生回路の一実施例を示
す信号波形図である。

【図８】図２のＲＡＭモジュールの一実施例を示す配置
図である。

【図９】図８のＲＡＭモジュールに含まれるダミーセル
アレイの一実施例を示す配置図である。

【図１０】図９のダミーセルアレイの一実施例を示す部
分的な回路図である。

【図１１】図２のＲＡＭモジュールに含まれるダミーセ
ルアレイの他の一実施例を示す部分的な回路図である。

【図１２】図２のＲＡＭモジュールの他の一実施例を示
す配置図である。

【符号の説明】

ＳＵＢ・・・半導体基板、ＲＡＭ０〜ＲＡＭ１５・・・
ＲＡＭモジュール、ＰＣ・・・ＲＡＭ周辺回路、ＧＡ・
・・ゲートアレイ。ＭＡＲＹ・・・メモリアレイ、ＸＤ
・・・Ｘドライバ、ＸＰ・・・Ｘプリデコーダ、ＸＬ・
・・Ｘアドレスラッチ、ＹＳ・・・Ｙスイッチ、ＹＤ・
・・Ｙドライバ、ＹＰ・・・Ｙプリデコーダ、ＹＬ・・
・Ｙアドレスラッチ、ＷＡ・・・ライトアンプ、ＳＡ・
・・センスアンプ、ＩＬ・・・入力データラッチ、ＯＬ
・・・出力データラッチ、ＷＬ・・・ライトイネーブル
信号ラッチ、ＢＬ・・・ブロック選択信号ラッチ、ＷＧ
・・・書き込みパルス発生回路。Ｗ０〜Ｗ６３・・・ワ
ード線、Ｂ０＊〜Ｂ２２３＊・・・相補ビット線、ＭＣ
・・メモリセル、ＣＤ０＊〜ＣＤ２７＊・・・相補共通
データ線。ＵＷＡ０〜ＵＷＡ２７・・・単位ライトアン
プ。ＰＳ・・・パルス生成回路、ＤＬＭＣ・・・特性補
償遅延回路、ＰＷ・・・パルス拡張回路、ＳＵ・・・セ
ットアップ回路。ＣＣ・・特性補償セル、ＣＷ＊・・・
書き込み用相補共通データ線、ＲＷ＊・・・読み出し用
相補共通データ線、ＣＷＡ・・・特性補償セル用ライト
アンプ、ＢＣ・・・バイアス回路、ＣＳＡ・・・特性補
償セル用センスアンプ。ＣＢ・・・クロックバッファ、
ＤＡＲＹ・・・ダミーセルアレイ、ＤＣ１〜ＤＣ７・・
・ダミーセル、ＤＷＬ０〜ＤＷＬ９・・・ダミーワード
線、ＤＢＬ０＊〜ＤＢＬ７＊・・・相補ダミービット
線。Ｐ１〜Ｐ４・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１
〜Ｎ１０・・・ＮチャンネルＭＯＳＦＥＴ、Ｇ１〜Ｇ２
・・・相補ゲート、Ｔ１〜Ｔ２４・・・ＮＰＮ型バイポ
ーラトランジスタ、Ｒ１〜Ｒ１６・・・抵抗、Ｃ１〜Ｃ
２・・・容量、Ｖ１・・・インバータ、ＢＧ１〜ＢＧ１
１・・・バッファゲート、ＤＧ１〜ＤＧ１４・・・遅延
ゲート、ＡＧ１〜ＡＧ３・・・アンド（ＡＮＤ）ゲー
ト、ＮＡＧ１〜ＮＡＧ２・・・ナンド（ＮＡＮＤ）ゲー
ト、ＯＧ１〜ＯＧ２・・・オア（ＯＲ）ゲート。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 スタティック型のメモリセルが格子状に
   配置されてなるメモリアレイと、その書き込み遅延特性
   が上記メモリセルと同様な変動を呈する実質デュアルポ
   ート型の特性補償セルならびにその周辺に格子状に配置
   されるダミーセルを含むダミーセルアレイと、上記特性
   補償セルの書き込み遅延特性をもとに上記メモリセルに
   対する書き込みパルスの所定のタイミング設定を行う書
   き込みパルス発生回路とを具備することを特徴とする半
   導体記憶装置。
2. 【請求項２】 上記特性補償セルは、上記メモリセルと
   同様な構成とされる基本セルと、これに近接して配置さ
   れる所定の上記ダミーセルの一部とをもとに構成される
   ものであることを特徴とする請求項１の半導体記憶装
   置。
3. 【請求項３】 上記ダミーセルアレイは、上記メモリア
   レイ含まれるものであることを特徴とする請求項１又は
   請求項２の半導体記憶装置。
4. 【請求項４】 上記半導体記憶装置は、ＲＡＭモジュー
   ルであって、このＲＡＭモジュールは、論理機能付メモ
   リに複数個搭載されるものであることを特徴とする請求
   項１，請求項２又は請求項３の半導体記憶装置。