JPH0831176A

JPH0831176A - 半導体記憶装置

Info

Publication number: JPH0831176A
Application number: JP6187809A
Authority: JP
Inventors: Toshio Maeda; 敏夫前田; Toshinori Taruishi; 敏伯垂石
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1994-07-18
Filing date: 1994-07-18
Publication date: 1996-02-02

Abstract

(57)【要約】（修正有）【目的】ブロックライトモードを有するシンクロナス
ＤＲＡＭ等のサイクルタイムを高速化する。また、ライ
トアンプＷＡ０等を含むデータ入出力回路ＩＯの所用レ
イアウト面積を削減し、シンクロナスＤＲＡＭ等の低コ
スト化を図る。【構成】センスアンプＳＡと、ライトアンプＷＡ０等
によって形成される書き込み信号を指定されるビット線
に選択的に伝達する相補共通データ線ＣＤ００＊等を具
備し、８組の相補ビット線Ｂ０＊〜Ｂ７＊Ｗ０を同時に
接続することでカラム方向に接続する複数のアドレスに
同一データ書き込みのブロックライトモードを有するシ
ンクロナスＤＲＡＭ等において、電源電圧または接地電
位とコモンソース線ＳＰ又はＳＮとの間に、指定ビット
線に対する書き込み信号の伝達が行われるときオフ状態
とされる駆動ＭＯＳＦＥＴＰ３及びＮ５と、書き込み信
号伝達が行われる間もオン状態のままとされる駆動ＭＯ
ＳＦＥＴＰ４及びＮ６とを設け、信号伝達の間センスア
ンプＳＡの単位増幅回路の駆動能力を選択的に小さくす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、ブロックライトモードを有するシンクロナ
スＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）
ならびにそのサイクルタイムの高速化に利用して特に有
効な技術に関する。

【０００２】

【従来の技術】その動作が所定のクロック信号に従って
同期化されるいわゆるシンクロナスＤＲＡＭがある。ま
た、共通データ線と複数のビット線とを同時接続して複
数のアドレスに同一内容を書き込むいわゆるブロックラ
イトモードがあり、このようなブロックライトモードを
有するマルチポートビデオＲＡＭがある。

【０００３】ブロックライトモードを有するマルチポー
トビデオＲＡＭについて、例えば、平成３年２月２６
日、株式会社日立製作所発行の『ＨＭ５３４２５３Ａシ
リーズ２６２１４４−Ｗｏｒｄ×４−ＢｉｔＭｕｌｔ
ｉｐｏｒｔＣＭＯＳＶｉｄｅｏＲＡＭデータシ
ート』に記載されている。

【０００４】

【発明が解決しようとする課題】近年、シンクロナスＤ
ＲＡＭは、ビデオＲＡＭと同様な分野で用いられること
が多く、画面の初期化や背景着色時等において有効なブ
ロックライトモードに対する顧客要求が高まりつつあ
る。このような要求に対処するため、本願発明者等は、
この発明に先立って、ブロックライトモードを有するシ
ンクロナスＤＲＡＭを開発し、次のような問題点に直面
した。すなわち、シンクロナスＤＲＡＭにおけるブロッ
クライトモードは、書き込み対象となるメモリセルのロ
ウアドレスを指定し対応するワード線を択一的に選択状
態とするためのロウアクティブコマンドサイクルと、書
き込み対象となるメモリセルのカラムアドレスを指定し
実質的な書き込みを実行するためのライトコマンドサイ
クルとからなる。

【０００５】このうち、ロウアクティブコマンドサイク
ルでは、図６に例示されるように、メモリアレイＭＡＲ
Ｙのワード線Ｗ０〜Ｗｍのうち指定された１本が択一的
に選択状態とされ、この選択ワード線に結合される所定
数のメモリセルから対応する相補ビット線Ｂ０＊〜Ｂｎ
＊（ここで、例えば非反転ビット線Ｂ０Ｔと反転ビット
線Ｂ０Ｂとをあわせて相補ビット線Ｂ０＊のように＊を
付して表す。また、それが有効とされるとき選択的にハ
イレベルとされるいわゆる非反転信号等についてはその
名称の末尾にＴを付して表し、それが有効とされるとき
選択的にロウレベルとされるいわゆる反転信号等につい
てはその名称の末尾にＢを付して表す。以下同様）に対
してその保持データに従った微小読み出し信号が出力さ
れる。また、内部制御信号ＰＡのハイレベルを受けて駆
動ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジ
スタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート
型電界効果トランジスタの総称とする）Ｐ４及びＮ６が
オン状態となり、この駆動ＭＯＳＦＥＴからコモンソー
ス線ＳＰ及びＳＮを介してＰチャンネルＭＯＳＦＥＴＰ
１及びＰ２ならびにＮチャンネルＭＯＳＦＥＴＮ１及び
Ｎ２からなるセンスアンプＳＡの単位増幅回路に駆動電
源となる回路の電源電圧及び接地電位がそれぞれ供給さ
れる。これにより、相補ビット線Ｂ０＊〜Ｂｎ＊に出力
された微小読み出し信号は、センスアンプＳＡの対応す
る単位増幅回路によってそれぞれ増幅され、ハイレベル
又はロウレベルの２値読み出し信号となる。

【０００６】一方、ライトコマンドサイクルでは、内部
制御信号ＷＥのハイレベルを受けて内部入力データＤＩ
０等に従った相補書き込み信号がデータ入出力回路ＩＯ
のライトアンプＷＡ０等により形成され、相補共通デー
タ線ＣＤ００＊等に出力される。また、内部制御信号Ｂ
Ｗ及びブロック選択信号ＣＤＧ０のハイレベルを受けて
例えばビット線選択信号ＹＳ０〜ＹＳ７が同時にハイレ
ベルとされ、対応する８組の相補ビット線Ｂ０＊〜Ｂ７
＊と相補共通データ線ＣＤ００＊との間が同時接続され
る。これにより、ライトアンプＷＡ０等から相補共通デ
ータ線ＣＤ００＊を介して供給される相補書き込み信号
は、メモリアレイＭＡＲＹの選択された相補ビット線Ｂ
０＊〜Ｂ７＊に伝達され、さらにこれらの相補ビット線
と選択ワード線との交点に配置された８個のメモリセル
に書き込まれる。このとき、センスアンプＳＡの各単位
増幅回路は動作状態のままとされるが、その駆動能力に
対してライトアンプＷＡ０等の駆動能力が充分に大きい
ため、相補ビット線Ｂ０＊〜Ｂ７＊のレベルは強制的に
相補書き込み信号に応じたレベルとなる。

【０００７】ところで、シンクロナスＤＲＡＭの読み出
し速度を考慮すると、センスアンプＳＡの各単位増幅回
路は、選択されたメモリセルから相補ビット線Ｂ０＊〜
Ｂｎ＊に対して出力される微小読み出し信号を高速裏に
増幅しうるべく大きな駆動能力を持つ必要がある。一
方、シンクロナスＤＲＡＭの書き込み速度から見ると、
データ入出力回路ＩＯのライトアンプＷＡ０は、前述の
ように、センスアンプＳＡの単位増幅回路に比較して充
分に大きな駆動能力を持つ必要がある。したがって、シ
ンクロナスＤＲＡＭがブロックライト機能を持たない場
合、ライトアンプＷＡ０つまり相補共通データ線ＣＤ０
０＊に接続される単位増幅回路は１個であるために大き
な問題は発生しないが、シンクロナスＤＲＡＭがブロッ
クライト機能を持つ場合、８個の単位増幅回路が同時に
相補共通データ線ＣＤ００＊に接続されるため、ライト
アンプＷＡ０はこれらの単位増幅回路の合計駆動能力り
よ大きな駆動能力を持つことが必要となる。この結果、
一方で相補ビット線Ｂ０＊〜Ｂ７＊等のレベル反転に要
する時間ｔｗが長くなってシンクロナスＤＲＡＭのブロ
ックライトモードにおけるサイクルタイムの高速化が制
約を受け、他方でライトアンプＷＡ０を含むデータ入出
力回路ＩＯの所要レイアウト面積が増大してシンクロナ
スＤＲＡＭの低コスト化が制約を受けるものとなる。

【０００８】この発明の目的は、ブロックライトモード
におけるサイクルタイムの高速化を図ったシンクロナス
ＤＲＡＭ等の半導体記憶装置を実現することにある。こ
の発明の他の目的は、ライトアンプを含むデータ入出力
回路の所要レイアウト面積を削減し、シンクロナスＤＲ
ＡＭ等の低コスト化を図ることにある。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、メモリアレイの相補ビット線
に対応して設けられコモンソース線を介して駆動電源と
なる回路の電源電圧及び接地電位が選択的に供給される
ことで選択的に動作状態とされる複数の単位増幅回路を
含むセンスアンプと、ライトアンプによって形成される
書き込み信号を指定される相補ビット線に選択的に伝達
する相補共通データ線とを具備し、相補共通データ線に
複数の相補ビット線を同時接続することでカラム方向に
連続する複数のアドレスに同一データを書き込むための
ブロックライトモードを有するシンクロナスＤＲＡＭ等
において、例えば、回路の電源電圧又は接地電位と対応
するコモンソース線との間に、指定されるビット線に対
する書き込み信号の伝達が行われるとき選択的にオフ状
態とされる駆動ＭＯＳＦＥＴと、指定されるビット線に
対する書き込み信号の伝達が行われる間もオン状態のま
まとされる駆動ＭＯＳＦＥＴとを並列形態に設け、指定
されるビット線に対する書き込み信号の伝達が行われる
間、センスアンプの単位増幅回路の駆動能力を選択的に
小さくする。

【００１１】

【作用】上記手段によれば、ライトアンプの駆動能力を
あまり大きくすることなく、ブロックライトモードにお
ける相補ビット線のレベル反転を高速化し、複数アドレ
スに対する同一データの書き込み動作を高速化すること
ができる。この結果、シンクロナスＤＲＡＭ等のブロッ
クライトモードにおけるサイクルタイムを高速化できる
とともに、ライトアンプを含むデータ入出力回路の所要
レイアウト面積を削減し、シンクロナスＤＲＡＭ等の低
コスト化を図ることができる。

【００１２】

【実施例】図１には、この発明が適用されたシンクロナ
スＤＲＡＭの一実施例のブロック図が示されている。ま
た、図２には、図１のシンクロナスＤＲＡＭに含まれる
センスアンプＳＡ及びその関連部の一実施例の部分的な
回路図が示されている。これらの図をもとに、まずこの
実施例のシンクロナスＤＲＡＭの構成及び動作の概要に
ついて説明する。なお、図１の各ブロックを構成する回
路素子は、公知のＭＯＳＦＥＴ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上に形成
される。また、以下の回路図において、そのチャンネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰ
チャンネル型（第１導電型）であり、矢印が付されない
Ｎチャンネル型（第２導電型）ＭＯＳＦＥＴと区別して
示される。さらに、この実施例のシンクロナスＤＲＡＭ
は、１６個のライトアンプＷＡ０〜ＷＡ１５を含むデー
タ入出力回路ＩＯとこれらのライトアンプに対応して設
けられるバンクＢＡＮＫ０及びＢＡＮＫ１の１６組の相
補共通データ線ＣＤ００＊〜ＣＤ０１５＊ならびにＣＤ
１０＊〜ＣＤ１１５＊とを備えるが、図２にはライトア
ンプＷＡ０とこのライトアンプＷＡ０に対応するバンク
ＢＡＮＫ０の相補共通データ線ＣＤ００＊に関する部分
が例示的に示されている。

【００１３】図１において、この実施例のシンクロナス
ＤＲＡＭはバンクＢＡＮＫ０及びＢＡＮＫ１を備え、こ
れらのバンクのそれぞれは、そのレイアウト面積の大半
を占めて配置されるメモリアレイＭＡＲＹと、直接周辺
回路となるロウアドレスデコーダＲＤ，センスアンプＳ
Ａ及びカラムアドレスデコーダＣＤとを含む。

【００１４】ここで、バンクＢＡＮＫ０及びＢＡＮＫ１
を構成するメモリアレイＭＡＲＹのそれぞれは、図２に
例示されるように、垂直方向に平行して配置されるｍ＋
１本のワード線Ｗ０〜Ｗｍと、水平方向に平行して配置
されるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊とを含
む。これらのワード線及び相補ビット線の交点には、情
報蓄積キャパシタＣｓ及びアドレス選択ＭＯＳＦＥＴＱ
ａからなる（ｍ＋１）×（ｎ＋１）個のダイナミック型
メモリセルが格子状に配置される。メモリアレイＭＡＲ
Ｙの同一列に配置されるｍ＋１個のメモリセルのアドレ
ス選択ＭＯＳＦＥＴＱａのドレインは、対応する相補ビ
ット線Ｂ０＊〜Ｂｎ＊の非反転又は反転信号線に所定の
規則性をもって交互に結合される。また、メモリアレイ
ＭＡＲＹの同一行に配置されるｎ＋１個のメモリセルの
アドレス選択ＭＯＳＦＥＴＱａのゲートは、対応するワ
ード線Ｗ０〜Ｗｍにそれぞれ共通結合される。メモリア
レイＭＡＲＹを構成するすべてのメモリセルの情報蓄積
キャパシタＣｓの他方の電極には、所定の内部電圧ＨＶ
が共通に供給される。なお、内部電圧ＨＶは、回路の電
源電圧及び接地電位間の二分の一の電位とされる。

【００１５】バンクＢＡＮＫ０及びＢＡＮＫ１のメモリ
アレイＭＡＲＹを構成するワード線Ｗ０〜Ｗｍは、対応
するロウアドレスデコーダＲＤに結合され、それぞれ択
一的に選択状態とされる。これらのロウアドレスデコー
ダＲＤには、ロウアドレスバッファＲＢからｉ＋１ビッ
トの内部アドレス信号Ｘ０〜Ｘｉが共通に供給されると
ともに、タイミング発生回路ＴＧから図示されない内部
制御信号ＲＧが共通に供給される。また、ロウアドレス
バッファＲＢには、アドレス入力端子Ａ０〜Ａｉを介し
てＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＲＬが供
給される。

【００１６】ロウアドレスバッファＲＢは、アドレス入
力端子Ａ０〜Ａｉを介して入力されるＸアドレス信号Ａ
Ｘ０〜ＡＸｉを内部制御信号ＲＬに従って取り込み、保
持するとともに、これらのＸアドレス信号をもとに内部
アドレス信号Ｘ０〜Ｘｉを形成して、バンクＢＡＮＫ０
及びＢＡＮＫ１のロウアドレスデコーダＲＤに供給す
る。なお、ロウアドレスバッファＲＢにより形成される
最上位ビットの内部アドレス信号Ｘｉは、バンク選択回
路ＢＳにも供給される。

【００１７】バンクＢＡＮＫ０及びＢＡＮＫ１のロウア
ドレスデコーダＲＤは、内部制御信号ＲＧがハイレベル
とされるとき、最上位ビットの内部アドレス信号Ｘｉに
従って選択的に動作状態とされ、残りの内部アドレス信
号Ｘ０〜Ｘｉ−１をデコードして、対応するメモリアレ
イＭＡＲＹのワード線Ｗ０〜Ｗｍをそれぞれ択一的にハ
イレベルの選択状態とする。また、バンク選択回路ＢＳ
は、ロウアドレスバッファＲＢから供給される最上位ビ
ットの内部アドレス信号Ｘｉをデコードして、対応する
バンク選択信号ＢＳ０及びＢＳ１を選択的に形成して、
データ入出力回路ＩＯを含むシンクロナスＤＲＡＭの各
部に供給する。

【００１８】次に、バンクＢＡＮＫ０及びＢＡＮＫ１の
メモリアレイＭＡＲＹを構成する相補ビット線Ｂ０＊〜
Ｂｎ＊は、対応するセンスアンプＳＡに結合される。こ
れらのセンスアンプＳＡには、対応するカラムアドレス
デコーダＣＤからｐ＋１ビットのビット線選択信号ＹＳ
０〜ＹＳｐが供給され、タイミング発生回路ＴＧから内
部制御信号ＰＡ及びＢＷが共通に供給される。なお、内
部制御信号ＰＡは、各動作モードのロウアクティブコマ
ンドサイクルが実行されワード線の選択動作が完了した
時点でハイレベルとされる。また、内部制御信号ＢＷ
は、ロウアクティブコマンドサイクルに続いてブロック
ライトモードのライトコマンドサイクルが実行されると
き、所定のタイミングで一時的にハイレベルとされる。
さらに、ビット線選択信号のビット数ｐ＋１は、相補ビ
ット線の組数ｎ＋１に対して、ｐ＋１＝（ｎ＋１）／１６なる関係にある。この実施例において、ビット線選択信
号ＹＳ０〜ＹＳｐは、後述するように、シンクロナスＤ
ＲＡＭが通常の動作モードとされるとき、内部アドレス
信号Ｙ０〜Ｙｉに従って択一的にハイレベルとされる
が、シンクロナスＤＲＡＭがブロックライトモードとさ
れるときには、下位３ビットを除く内部アドレス信号Ｙ
３〜Ｙｉに従って８ビットずつ同時にハイレベルとされ
る。

【００１９】バンクＢＡＮＫ０及びＢＡＮＫ１のセンス
アンプＳＡは、各メモリアレイＭＡＲＹの相補ビット線
Ｂ０＊〜Ｂｎ＊に対応して設けられるｎ＋１個の単位回
路をそれぞれ含み、これらの単位回路のそれぞれは、図
２に例示されるように、ＰチャンネルＭＯＳＦＥＴＰ１
及びＮチャンネルＭＯＳＦＥＴＮ１ならびにＰチャンネ
ルＭＯＳＦＥＴＰ２及びＮチャンネルＭＯＳＦＥＴＮ２
からなる一対のＣＭＯＳインバータが交差接続されてな
る単位増幅回路と、相補共通データ線ＣＤ００＊〜ＣＤ
０１５＊あるいはＣＤ１０＊〜ＣＤ１１５＊と対応する
相補ビット線Ｂ０＊〜Ｂｎ＊との間に設けられるＮチャ
ンネル型のスイッチＭＯＳＦＥＴＮ３及びＮ４とを含
む。このうち、各単位増幅回路の非反転及び反転入出力
ノードは、各メモリアレイＭＡＲＹの対応する相補ビッ
ト線Ｂ０＊〜Ｂｎ＊の非反転及び反転信号線にそれぞれ
結合される。また、各単位増幅回路を構成するＰチャン
ネルＭＯＳＦＥＴＰ１及びＰ２のソースは、コモンソー
ス線ＳＰ（第１のコモンソース線）に共通結合され、Ｎ
チャンネルＭＯＳＦＥＴＮ１及びＮ２のソースは、コモ
ンソース線ＳＮ（第２のコモンソース線）に共通結合さ
れる。

【００２０】一方、各単位回路のスイッチＭＯＳＦＥＴ
Ｎ３及びＮ４のゲートは、１６対ずつそれぞれ共通結合
され、対応するカラムアドレスデコーダＣＤから対応す
るビット線選択信号ＹＳ０〜ＹＳｐが共通に供給され
る。なお、図２では、簡潔を期すため、相補ビット線Ｂ
０＊〜Ｂ７＊に対応するスイッチＭＯＳＦＥＴＮ３及び
Ｎ４がビット線選択信号ＹＳ０〜ＹＳ７を受ける代表例
として示されているが、相補ビット線とビット線選択信
号の実際の対応は、この限りではない。

【００２１】この実施例において、コモンソース線ＳＰ
は、並列形態とされるＰチャンネル型の駆動ＭＯＳＦＥ
ＴＰ３（第１の駆動ＭＯＳＦＥＴ）及びＰ４（第２の駆
動ＭＯＳＦＥＴ）を介して回路の電源電圧（第１の電源
電圧）に結合され、コモンソース線ＳＮは、並列形態と
されるＮチャンネル型の駆動ＭＯＳＦＥＴＮ５（第３の
駆動ＭＯＳＦＥＴ）及びＮ６（第４の駆動ＭＯＳＦＥ
Ｔ）を介して回路の接地電位（第２の電源電圧）に結合
される。このうち、駆動ＭＯＳＦＥＴＰ３のゲートに
は、その一方の入力端子に内部制御信号ＢＷの反転信号
つまり反転内部制御信号ＢＢを受けその他方の入力端子
に内部制御信号ＰＡを受けるナンド（ＮＡＮＤ）ゲート
ＮＡ１の出力信号が供給され、駆動ＭＯＳＦＥＴＰ４の
ゲートには、内部制御信号ＰＡのインバータＶ１による
反転信号が供給される。また、駆動ＭＯＳＦＥＴＮ５の
ゲートには、その一方の入力端子に反転内部制御信号Ｂ
Ｂを受けその他方の入力端子に内部制御信号ＰＡを受け
るナンドゲートＮＡ５の出力信号のインバータＶ３によ
る反転信号が供給され、駆動ＭＯＳＦＥＴＮ６のゲート
には内部制御信号ＰＡが供給される。なお、特に制限さ
れないが、駆動ＭＯＳＦＥＴＰ４及びＮ６は、対応する
駆動ＭＯＳＦＥＴＰ３及びＮ５に比較してそれぞれ小さ
なコンダクタンスを有するべく設計される。

【００２２】シンクロナスＤＲＡＭが通常の動作モード
とされ内部制御信号ＢＷがロウレベルのままとされると
き、センスアンプＳＡでは、内部制御信号ＰＡのハイレ
ベルを受けてナンドゲートＮＡ１の出力信号がロウレベ
ルとなり、同時にインバータＶ１の出力信号もロウレベ
ルとなる。また、内部制御信号ＰＡのハイレベルを受け
てナンドゲートＮＡ５の出力信号がロウレベルとなり、
インバータＶ３の出力信号がハイレベルとなる。これに
より、駆動ＭＯＳＦＥＴＰ３及びＰ４ならびにＮ５及び
Ｎ６は、内部制御信号ＰＡのハイレベルを受けて選択的
にかつ同時にオン状態となり、センスアンプＳＡを構成
するｎ＋１個の単位増幅回路に対してその駆動電源とな
る回路の電源電圧及び接地電位を供給する。このとき、
ビット線選択信号ＹＳ０〜ＹＳｐは、内部アドレス信号
Ｙ０〜Ｙｉに従って択一的にハイレベルとされ、相補共
通データ線ＣＤ００＊等には対応する１組の相補ビット
線のみが接続状態とされる。また、各単位増幅回路の駆
動能力は、駆動ＭＯＳＦＥＴＰ３及びＰ４ならびにＮ５
及びＮ６が同時にオン状態とされその駆動電源の電流値
が大きくされることで大きくされる。この結果、リード
モードにおいては、単位増幅回路の増幅動作が高速化さ
れたシンクロナスＤＲＡＭの読み出し動作が高速化さ
れ、ライトモードにおいては、ライトアンプＷＡ０等の
駆動能力が単位増幅回路の駆動能力より充分に大きくな
って、相補ビット線のレベル反転が高速化され、シンク
ロナスＤＲＡＭの書き込み動作が高速化される。

【００２３】一方、シンクロナスＤＲＡＭがブロックラ
イトモードとされ内部制御信号ＢＷがハイレベルとされ
ると、センスアンプＳＡでは、ナンドゲートＮＡ１の出
力信号が内部制御信号ＰＡに関係なくハイレベルとされ
るとともに、ナンドゲートＮＡ５の出力信号も内部制御
信号ＰＡに関係なくハイレベルとされ、これを受けてイ
ンバータＶ３の出力信号がロウレベルとされる。このた
め、駆動ＭＯＳＦＥＴＰ４及びＮ６はオン状態のままと
されるが、駆動ＭＯＳＦＥＴＰ３及びＮ５は内部制御信
号ＢＷのハイレベルを受けて一時的にオフ状態となり、
これによってセンスアンプＳＡの各単位増幅回路の駆動
能力が小さくされる。このとき、ビット線選択信号ＹＳ
０〜ＹＳｐは、上位３ビットを除く内部アドレス信号Ｙ
３〜Ｙｉに従って８ビットずつ同時にハイレベルとさ
れ、相補共通データ線ＣＤ００＊等には対応する８組の
相補ビット線Ｂ０＊〜Ｂ７＊等が同時に接続状態とされ
る。この結果、ライトアンプＷＡ０から出力された相補
書き込み信号は、相補共通データ線ＣＤ００＊等を介し
て８個のメモリセルに同時に書き込まれるが、単位増幅
回路の駆動能力が小さくされるためにライトアンプＷＡ
０による書き込み動作は高速化され、これによってシン
クロナスＤＲＡＭのブロックライトモードにおけるサイ
クルタイムが高速化されるものとなる。なお、シンクロ
ナスＤＲＡＭのブロックライトモードについては、後で
詳細に説明する。

【００２４】バンクＢＡＮＫ０及びＢＡＮＫ１のカラム
アドレスデコーダＣＤには、カラムアドレスバッファＣ
Ｂからｉ＋１ビットの内部アドレス信号Ｙ０〜Ｙｉが共
通に供給され、タイミング発生回路ＴＧから内部制御信
号ＣＧ及びＢＷが共通に供給される。また、カラムアド
レスバッファＣＢには、アドレス入力端子Ａ０〜Ａｉを
介してＹアドレス信号ＡＹ０〜ＡＹｉが時分割的に供給
され、タイミング発生回路ＴＧから内部制御信号ＣＬが
供給される。

【００２５】カラムアドレスバッファＣＢは、アドレス
入力端子Ａ０〜Ａｉを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｉを内部制御信号ＣＬに従って取り込み・
保持するとともに、これらのＹアドレス信号をもとに内
部アドレス信号Ｙ０〜Ｙｉを形成し、各バンクのカラム
アドレスデコーダＣＤに供給する。また、各バンクのカ
ラムアドレスデコーダＣＤは、内部制御信号ＣＧのハイ
レベルを受けて選択的に動作状態とされ、内部アドレス
信号Ｙ０〜Ｙｉをデコードして、対応するビット線選択
信号ＹＳ０〜ＹＳｐをそれぞれ択一的にハイレベルとす
る。

【００２６】この実施例において、バンクＢＡＮＫ０及
びＢＡＮＫ１のカラムアドレスデコーダＣＤは、図２に
例示されるように、ビット線選択信号ＹＳ０〜ＹＳｐに
対応して設けられるナンドゲートＮＡ２ないしＮＡ３
と、８ビットのビット線選択信号ＹＳ０〜ＹＳ７等に対
応して設けられるナンドゲートＮＡ４とを含む。このう
ち、ナンドゲートＮＡ２ないしＮＡ３の一方の入力端子
には、図示されない前段のデコーダから対応する反転デ
コード信号ＣＤ０Ｂ〜ＣＤ７Ｂ等が供給され、その他方
の入力端子には、ナンドゲートＮＡ４の出力信号が共通
に供給される。ナンドゲートＮＡ４の一方の入力端子に
は、図示されない前段のデコーダから対応するブロック
選択信号ＣＤＧ０等が供給され、その他方の入力端子に
は、内部制御信号ＢＷが共通に供給される。これによ
り、ビット線選択信号ＹＳ０〜ＹＳｐは、シンクロナス
ＤＲＡＭが通常の動作モードとされ内部制御信号ＢＷが
ロウレベルのままとされるとき、対応する反転デコード
信号ＣＤ０Ｂ〜ＣＤ７Ｂ等のロウレベルを受けて択一的
にハイレベルとされ、シンクロナスＤＲＡＭがブロック
ライトモードのライトコマンドサイクルとされ内部制御
信号ＢＷがハイレベルとされるときには、対応するブロ
ック選択信号ＣＤＧ０のハイレベルを受けて８ビットず
つ同時にハイレベルとされるものとなる。

【００２７】バンクＢＡＮＫ０及びＢＡＮＫ１を構成す
るメモリアレイＭＡＲＹの指定された１６組の相補ビッ
ト線がそれぞれ選択的に接続状態とされる相補共通デー
タ線ＣＤ００＊〜ＣＤ０１５＊ならびにＣＤ１０＊〜Ｃ
Ｄ１１５＊は、データ入出力回路ＩＯに結合される。デ
ータ入出力回路ＩＯには、バンク選択回路ＢＳからバン
ク選択信号ＢＳ０及びＢＳ１が供給され、タイミング発
生回路ＴＧから内部制御信号ＷＥが供給される。なお、
内部制御信号ＷＥは、シンクロナスＤＲＡＭがライトモ
ードとされるとき、所定のタイミングで選択的にハイレ
ベルとされる。また、バンク選択信号ＢＳ０及びＢＳ１
は、前述のように、最上位ビットの内部アドレス信号Ｘ
ｉに従って択一的にハイレベルとされる。

【００２８】データ入出力回路ＩＯは、相補共通データ
線ＣＤ００＊〜ＣＤ０１５＊ならびにＣＤ１０＊〜ＣＤ
１１５＊に対応して設けられるそれぞれ１６個のライト
アンプＷＡ０〜ＷＡ１５，メインアンプＭＡ０〜ＭＡ１
５ならびにデータ入力バッファ及びデータ出力バッファ
を含む。このうち、ライトアンプＷＡ０〜ＷＡ１５の出
力端子とメインアンプＭＡ０〜ＭＡ１５の入力端子は、
バンク選択信号ＢＳ０及びＢＳ１に従って選択的に対応
する相補共通データ線ＣＤ００＊〜ＣＤ０１５＊あるい
はＣＤ１０＊〜ＣＤ１１５＊に結合される。また、各ラ
イトアンプの入力端子は、対応するデータ入力バッファ
の出力端子に結合され、各メインアンプの出力端子は、
対応するデータ出力バッファの入力端子に結合される。
各データ入力バッファの入力端子ならびに各データ出力
バッファの出力端子は、対応するデータ入出力端子Ｄ０
〜Ｄ１５にそれぞれ共通結合される。そして、ライトア
ンプＷＡ０〜ＷＡ１５には、内部制御信号ＷＥが共通に
供給される。

【００２９】データ入出力回路ＩＯの各データ入力バッ
ファは、シンクロナスＤＲＡＭがライトモードで選択状
態とされるとき対応するデータ入出力端子Ｄ０〜Ｄ１５
を介して供給される１６ビットの入力データを取り込
み、対応するライトアンプＷＡ０〜ＷＡ１５に伝達す
る。このとき、ライトアンプＷＡ０〜ＷＡ１５は、内部
制御信号ＷＥのハイレベルを受けて選択的に動作状態と
され、対応するデータ入力バッファから伝達される入力
データを所定の相補書き込み信号とした後、対応する相
補共通データ線ＣＤ００＊〜ＣＤ０１５＊あるいはＣＤ
１０＊〜ＣＤ１１５＊から対応するセンスアンプＳＡを
介してバンクＢＡＮＫ０又はＢＡＮＫ１のメモリアレイ
ＭＡＲＹの選択された１６個のメモリセルに書き込む。

【００３０】一方、データ入出力回路ＩＯのメインアン
プＭＡ０〜ＭＡ１５は、シンクロナスＤＲＡＭがリード
モードで選択状態とされるとき、バンクＢＡＮＫ０又は
ＢＡＮＫ１のメモリアレイＭＡＲＹの選択された１６個
のメモリセルから対応する相補共通データ線ＣＤ００＊
〜ＣＤ０１５＊あるいはＣＤ１０＊〜ＣＤ１１５＊を介
して出力される２値読み出し信号をさらに増幅して、対
応するデータ出力バッファに伝達する。これらの読み出
し信号は、各データ出力バッファから対応するデータ入
出力端子Ｄ０〜Ｄ１５を介して外部に出力される。

【００３１】タイミング発生回路ＴＧは、外部から供給
されるクロック信号ＣＬＫと、起動制御信号となるクロ
ックイネーブル信号ＣＫＥ，チップ選択信号ＣＳＢ，ロ
ウアドレスストローブ信号ＲＡＳＢ，カラムアドレスス
トローブ信号ＣＡＳＢ，ライトイネーブル信号ＷＥＢな
らびにスペシャルファンクション信号ＤＳＦとをもとに
上記各種の内部制御信号を選択的に形成し、各部に供給
する。

【００３２】図３には、図１のシンクロナスＤＲＡＭの
ブロックライトモードの一実施例の信号波形図が示され
ている。同図をもとに、この実施例のシンクロナスＤＲ
ＡＭのブロックライトモードの詳細とその特徴について
説明する。なお、この実施例のシンクロナスＤＲＡＭの
ブロックライトモードは、書き込み対象となるメモリセ
ルのロウアドレスを指定しワード線Ｗ０〜Ｗｍの選択動
作を開始するためのロウアクティブコマンドサイクル
と、書き込み対象となるメモリセルのカラムアドレスを
指定し実質的な書き込み動作を実行するためのライトコ
マンドサイクルとからなるが、図３には、ライトコマン
ドサイクルのみが示されている。また、この実施例で
は、ワード線Ｗｓと８組の相補ビット線Ｂ０＊〜Ｂ７＊
との交点に配置された８個のメモリセルがブロックライ
トモードの対象とされる。

【００３３】図３において、シンクロナスＤＲＡＭは、
クロック信号ＣＬＫの立ち上がりエッジでロウアドレス
ストローブ信号ＲＡＳＢがハイレベルとされ、かつカラ
ムアドレスストローブ信号ＣＡＳＢ及びライトイネーブ
ル信号ＷＥＢがロウレベルとされることによりライトコ
マンドサイクルとされ、このクロック信号ＣＬＫの立ち
上がりエッジでスペシャルファンクション信号ＤＳＦが
ハイレベルとされることによりブロックライトモードと
される。アドレス入力端子Ａ０〜Ａｉには、クロック信
号ＣＬＫの立ち上がりに先立って、上位３ビットを除く
Ｙアドレス信号ＡＹ３〜ＡＹｉが相補ビット線の先頭ブ
ロックＣＤＧ０を指定する組み合わせで供給され、デー
タ入出力端子Ｄ０〜Ｄ１５には入力データＤＩ０〜ＤＩ
１５が供給される。シンクロナスＤＲＡＭでは、直前に
実行されたロウアクティブコマンドサイクルにより、ワ
ード線Ｗｓが択一的にハイレベルの選択状態とされる。
また、ワード線Ｗｓの選択動作が完了した時点で内部制
御信号ＰＡがハイレベルとされるため、相補ビット線Ｂ
０＊〜Ｂ７＊等には、ワード線Ｗｓに結合されたメモリ
セルの保持データに従った２値読み出し信号が確立され
ている。バンクＢＡＮＫ０及びＢＡＮＫ１のセンスアン
プＳＡを構成する単位増幅回路は、内部制御信号ＰＡが
ハイレベルとされるために動作状態を継続する。

【００３４】ブロックライトモードによるライトコマン
ドサイクルが判定されたシンクロナスＤＲＡＭでは、ま
ず内部制御信号ＷＥがハイレベルとされるとともに、こ
の内部制御信号ＷＥに包含されるべく内部制御信号ＢＷ
がハイレベルとされ、さらにこの内部制御信号ＢＷがハ
イレベルとされる間の所定のタイミングで８ビットのビ
ット線選択信号ＹＳ０〜ＹＳ７が同時にハイレベルとさ
れる。これにより、まずデータ入出力回路ＩＯのライト
アンプＷＡ０〜ＷＡ１５が、内部制御信号ＷＥのハイレ
ベルを受けて一斉に動作状態とされ、入力データＤＩ０
〜ＤＩ１５に応じた所定の相補書き込み信号を形成し
て、相補共通データ線ＣＤ００＊等に出力する。また、
例えばバンクＢＡＮＫ０のセンスアンプＳＡでは、ビッ
ト線選択信号ＹＳ０〜ＹＳ７のハイレベルを受けて対応
する８組のスイッチＭＯＳＦＥＴＮ３及びＮ４が一斉に
オン状態となり、相補共通データ線ＣＤ００＊等を介し
て供給される相補書き込み信号が指定される８組の相補
ビット線Ｂ０＊〜Ｂ７＊に伝達され、選択された８個の
メモリセルに同一データの書き込みが行われる。

【００３５】ところで、この実施例では、ビット線選択
信号ＹＳ０〜ＹＳ７のハイレベルを包含すべく内部制御
信号ＢＷがハイレベルとされ、この内部制御信号ＢＷの
ハイレベルを受けてセンスアンプＳＡの駆動ＭＯＳＦＥ
ＴＰ３及びＮ５がオフ状態となって、センスアンプＳＡ
を構成するすべての単位増幅回路の駆動能力が選択メモ
リセルに対する実質的な書き込み動作の間だけ一時的に
小さくされる。このため、ライトアンプＷＡ０等は、指
定された８組の相補ビット線Ｂ０＊〜Ｂ７＊等つまりは
センスアンプＳＡの対応する８個の単位増幅回路に対し
て同時に接続されるにもかかわらず、その駆動能力をあ
まり大きくすることなく、比較的短い時間ｔｗ内にこれ
らの相補ビット線Ｂ０＊〜Ｂ７＊のレベルを反転させ、
書き込み動作を終了することができる。この結果、シン
クロナスＤＲＡＭのブロックライトモードにおけるサイ
クルタイムを高速化できるとともに、ライトアンプＷＡ
０〜ＷＡ１５を含むデータ入出力回路ＩＯの所要レイア
ウト面積を削減し、シンクロナスＤＲＡＭの低コスト化
を図ることができるものである。

【００３６】なお、ブロックライトモードによる同一デ
ータの書き込み動作が終了し、内部制御信号ＢＷがロウ
レベルに戻されると、駆動ＭＯＳＦＥＴＰ３及びＮ５は
再度オン状態となり、センスアンプＳＡの各単位増幅回
路の駆動能力は再度大きくされる。したがって、書き込
みによって反転した相補ビット線Ｂ０＊〜Ｂ７＊のレベ
ルは、センスアンプＳＡの対応する単位増幅回路によっ
てさらに充分なレベルまで拡大され、これによって書き
込み動作の安定化が図られる。

【００３７】図４には、図１のシンクロナスＤＲＡＭに
含まれるセンスアンプＳＡ及びその関連部の第２の実施
例の部分的な回路図が示されている。なお、この実施例
のセンスアンプＳＡ及びその関連部は、前記図２及び図
３の実施例を基本的に踏襲するものであるため、これと
異なる部分についてのみ説明を追加する。

【００３８】図４において、この実施例のシンクロナス
ＤＲＡＭは、いわゆるワードシャント方式を採り、その
ワード線Ｗ０〜Ｗｍは、８組の相補ビット線Ｂ０＊〜Ｂ
７＊つまり実質的にはその１６倍つまり１２８組の相補
ビット線に対応する列方向の長さを単位としてサブワー
ド線に分割され、その上層に形成されたメインワード線
に所定の間隔をおいて結合される。

【００３９】この実施例において、センスアンプＳＡを
構成する単位増幅回路は、ワードシャントに対応して群
分割つまりブロック分割される。また、各ブロックを構
成する単位増幅回路のＰチャンネルＭＯＳＦＥＴＰ１及
びＰ２のソースは、対応するサブコモンソース線ＳＳＰ
（第１のサブコモンソース線）にそれぞれ共通結合さ
れ、ＮチャンネルＭＯＳＦＥＴＮ１及びＮ２のソース
は、対応するサブコモンソース線ＳＳＮ（第２のサブコ
モンソース線）に共通結合される。このうち、サブコモ
ンソース線ＳＳＰは、並列形態とされるＰチャンネル型
の駆動ＭＯＳＦＥＴＰ７（第５の駆動ＭＯＳＦＥＴ）及
びＰ８（第６の駆動ＭＯＳＦＥＴ）を介してコモンソー
ス線ＳＰ（第１のコモンソース線）に結合され、サブコ
モンソース線ＳＳＮは、並列形態とされるＮチャンネル
型の駆動ＭＯＳＦＥＴＮ７（第７の駆動ＭＯＳＦＥＴ）
及びＮ８（第８の駆動ＭＯＳＦＥＴ）を介してコモンソ
ース線ＳＮ（第２のコモンソース線）に結合される。さ
らに、コモンソース線ＳＰは、比較的大きなコンダクタ
ンスを有する駆動ＭＯＳＦＥＴＰ４を介して回路の電源
電圧に結合され、コモンソース線ＳＮは、比較的大きな
コンダクタンスを有する駆動ＭＯＳＦＥＴＮ６を介して
回路の接地電位に結合される。

【００４０】駆動ＭＯＳＦＥＴＮ６のゲートには、内部
制御信号ＰＡが供給され、駆動ＭＯＳＦＥＴＰ４のゲー
トには、そのインバータＶ１による反転信号が供給され
る。一方、駆動ＭＯＳＦＥＴＰ７のゲートには、その一
方の入力端子に対応するブロック選択信号ＣＤＧ０等を
受けその他方の入力端子に内部制御信号ＢＷを共通に受
けるナンドゲートＮＡ６の出力信号のインバータＶ４に
よる反転信号が供給され、駆動ＭＯＳＦＥＴＮ７のゲー
トには、そのインバータＶ５による反転信号が供給され
る。また、駆動ＭＯＳＦＥＴＰ８のゲートは、回路の接
地電位に結合され、駆動ＭＯＳＦＥＴＮ８のゲートは、
回路の電源電圧に結合される。特に制限されないが、駆
動ＭＯＳＦＥＴＰ８は、駆動ＭＯＳＦＥＴＰ７に比較し
て小さなコンダクタンスを有し、駆動ＭＯＳＦＥＴＮ８
は、駆動ＭＯＳＦＥＴＮ７に比較して小さなコンダクタ
ンスを有するべく設計される。

【００４１】シンクロナスＤＲＡＭが通常の動作モード
とされ内部制御信号ＢＷがロウレベルのままとされると
き、センスアンプＳＡでは、内部制御信号ＰＡのハイレ
ベルを受けて駆動ＭＯＳＦＥＴＰ４及びＮ６がオン状態
となり、またナンドゲートＮＡ６の出力信号のハイレベ
ルを受けて他のすべての駆動ＭＯＳＦＥＴＰ７及びＰ８
ならびにＮ７及びＮ８も一斉にオン状態となる。このと
き、ビット線選択信号ＹＳ０〜ＹＳｐは、内部アドレス
信号Ｙ０〜Ｙｉに従って択一的にハイレベルとされ、相
補共通データ線ＣＤ００＊等には対応する１組の相補ビ
ット線のみが接続状態とされる。また、各単位増幅回路
の駆動能力は、駆動ＭＯＳＦＥＴＰ７及びＰ８ならびに
Ｎ７及びＮ８が同時にオン状態とされその駆動電源の電
流値が大きくされることで大きくされる。この結果、リ
ードモードにおいては、単位増幅回路の増幅動作が高速
化されてシンクロナスＤＲＡＭの読み出し動作が高速化
され、ライトモードにおいては、ライトアンプＷＡ０等
の駆動能力が単位増幅回路の駆動能力より充分に大きく
なって、相補ビット線のレベル反転が高速化され、シン
クロナスＤＲＡＭの書き込み動作が高速化される。

【００４２】一方、シンクロナスＤＲＡＭがブロックラ
イトモードとされ内部制御信号ＢＷがハイレベルとされ
ると、センスアンプＳＡでは、ナンドゲートＮＡ６の出
力信号のロウレベルを受けて駆動ＭＯＳＦＥＴＰ７及び
Ｎ７がオフ状態とされ、これによってセンスアンプＳＡ
の書き込み対象となるブロックに対応する単位増幅回路
の駆動能力のみが選択的に小さくされる。このとき、ビ
ット線選択信号ＹＳ０〜ＹＳｐは、上位３ビットの除く
内部アドレス信号Ｙ３〜Ｙｉに従って８ビットずつ同時
にハイレベルとされ、相補共通データ線ＣＤ００＊等に
は対応する８組の相補ビット線Ｂ０＊〜Ｂ７＊等が同時
に接続状態とされる。この結果、ライトアンプＷＡ０か
ら出力される相補書き込み信号は、相補共通データ線Ｃ
Ｄ００＊等を介して８個のメモリセルに同時に書き込ま
れるが、単位増幅回路の駆動能力が選択的に小さくされ
るためにライトアンプＷＡ０による書き込み動作は高速
化され、これによってシンクロナスＤＲＡＭのブロック
ライトモードにおけるサイクルタイムが高速化され、そ
の低コスト化が図られる。

【００４３】なお、この実施例のシンクロナスＤＲＡＭ
では、ワードシャントに対応して４個の駆動ＭＯＳＦＥ
ＴＰ７及びＰ８ならびにＮ７及びＮ８が設けられるが、
周知のように、ワードシャント部ではサブワード線とメ
インワード線を結合するための比較的大きなコンタクト
が設けられるため、これらの駆動ＭＯＳＦＥＴをワード
シャント部に配置することでセンスアンプＳＡの所要レ
イアウト面積の増大を抑制し、シンクロナスＤＲＡＭの
コスト上昇を抑えることができる。

【００４４】図５には、図１のシンクロナスＤＲＡＭを
応用したコンピュータシステムの一実施例のブロック図
が示されている。同図をもとに、この実施例のシンクロ
ナスＤＲＡＭの応用例とその特徴について説明する。

【００４５】図５において、この実施例のコンピュータ
システムは、いわゆるストアドプログラム方式の中央処
理装置ＣＰＵをその基本構成要素とする。中央処理装置
ＣＰＵには、システムバスＳＢＵＳを介して通常のスタ
ティック型ＲＡＭからなるランダムアクセスメモリＲＡ
Ｍ１とこの発明が適用されたシンクロナスＤＲＡＭから
なるランダムアクセスメモリＲＡＭ２とが結合される。
システムバスＳＢＵＳには、さらにマスクＲＯＭ等から
なるリードオンリーメモリＲＯＭと、ディスプレイ制御
装置ＤＰＹＣ及び周辺装置コントローラＰＥＲＣが結合
される。なお、ディスプレイ制御装置ＤＰＹＣは、この
発明が適用されたシンクロナスＤＲＡＭからなる画像メ
モリＶＲＡＭを含む。また、このディスプレイ制御装置
ＤＰＹＣには、ディスプレイ装置ＤＰＹが結合され、周
辺装置コントローラＰＥＲＣにはキーボードＫＢＤ及び
外部記憶装置ＥＸＭが結合される。

【００４６】中央処理装置ＣＰＵは、予めリードオンリ
ーメモリＲＯＭに格納された制御プログラムに従ってス
テップ動作し、コンピュータシステムの各部を制御・統
轄する。また、ランダムアクセスメモリＲＡＭ１は、例
えばキャッシュメモリ等として使用され、ランダムアク
セスメモリＲＡＭ２は、例えばリードオンリーメモリＲ
ＯＭから中央処理装置ＣＰＵに伝達される制御プログラ
ムや演算データ等を一時的に格納し、中継するバッファ
メモリとして使用される。さらに、ディスプレイ制御装
置ＤＰＹＣは、ディスプレイ装置ＤＰＹの表示制御に供
され、周辺装置コントローラＰＥＲＣは、キーボードＫ
ＢＤ及び外部記憶装置ＥＸＭ等の各種周辺装置を制御・
統轄する。コンピュータシステムは、電源装置ＰＯＷＳ
を備え、この電源装置ＰＯＷＳは、所定の入力交流電圧
をもとに安定した所定の直流電源電圧を形成してコンピ
ュータシステムの各部に供給する。

【００４７】この実施例において、ランダムアクセスメ
モリＲＡＭ２及びディスプレイ制御装置ＤＰＹＣの画像
メモリＶＲＡＭを構成するシンクロナスＤＲＡＭは、前
述のように、その駆動能力がブロックライトモードのラ
イトコマンドサイクルにおいて選択的に小さくされる複
数の単位増幅回路を含むセンスアンプＳＡを備えるた
め、そのブロックライトモードにおけるサイクルタイム
の高速化が図られ、ハードウエアの低コスト化が図られ
る。この結果、ランダムアクセスメモリＲＡＭ２及び画
像メモリＶＲＡＭとしての高速化及び低コスト化が図ら
れ、これによってコンピュータシステムとしての高速化
及び低コスト化が推進される。

【００４８】以上の実施例により得られる作用効果は下
記の通りである。すなわち、（１）メモリアレイの相補ビット線に対応して設けられ
コモンソース線を介して駆動電源となる回路の電源電圧
及び接地電位が選択的に供給されることで選択的に動作
状態とされる複数の単位増幅回路を含むセンスアンプ
と、ライトアンプによって形成される書き込み信号を指
定される相補ビット線に選択的に伝達する相補共通デー
タ線とを具備し、相補共通データ線に複数の相補ビット
線を同時接続することでカラム方向に連続する複数のア
ドレスに同一データを書き込むためのブロックライトモ
ードを有するシンクロナスＤＲＡＭ等において、例え
ば、回路の電源電圧又は接地電位と対応するコモンソー
ス線との間に、指定されるビット線に対する書き込み信
号の伝達が行われるとき選択的にオフ状態とされる駆動
ＭＯＳＦＥＴと、指定されるビット線に対する書き込み
信号の伝達が行われる間もオン状態のままとされる駆動
ＭＯＳＦＥＴとを並列形態に設け、指定されるビット線
に対する書き込み信号の伝達が行われる間、センスアン
プの単位増幅回路の駆動能力を選択的に小さくすること
で、ライトアンプの駆動能力をあまり大きくすることな
く、ブロックライトモードにおける相補ビット線のレベ
ル反転を高速化することができるという効果が得られ
る。

【００４９】（２）上記（１）項により、ブロックライ
トモードにおける複数アドレスへの同一データの書き込
み動作を高速化できるという効果が得られる。（３）上記（２）項により、シンクロナスＤＲＡＭ等の
ブロックライトモードにおけるサイクルタイムを高速化
できるという効果が得られる。（４）上記（１）項により、ライトアンプを含むデータ
入出力回路の所要レイアウト面積を削減し、シンクロナ
スＤＲＡＭ等の低コスト化を図ることができるという効
果が得られる。

【００５０】（５）上記（１）項のシンクロナスＤＲＡ
Ｍにおいて、ビット線ならびにセンスアンプの対応する
単位増幅回路を、ワードシャントに対応してブロック分
割し、コモンソース線と各ブロックの単位増幅回路に対
応するサブコモンソース線との間に、対応するビット線
に対する書き込み信号の伝達が行われるとき選択的にオ
フ状態とされる駆動ＭＯＳＦＥＴと、対応するビット線
に対する書き込み信号の伝達が行われる間もオン状態の
ままとされる駆動ＭＯＳＦＥＴとを並列形態に設け、対
応するビット線に対する書き込み信号の伝達が行われる
間、センスアンプの指定ブロックに対応する単位増幅回
路のみの駆動能力を選択的に小さくすることで、書き込
み対象とならないブロックに対応する単位増幅回路の動
作に影響を与えることなく、しかもセンスアンプの所要
レイアウト面積の増大を抑制しそのコスト上昇を抑えつ
つ、シンクロナスＤＲＡＭ等のブロックライトモードに
おけるサイクルタイムを高速化できるという効果が得ら
れる。

【００５１】（６）上記（１）項〜（５）項のシンクロ
ナスＤＲＡＭを、コンピュータシステムを構成するバッ
ファメモリ又は画像メモリに用いることで、コンピュー
タシステムの高速化及び低コスト化を図ることができる
という効果が得られる。

【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、シンクロナスＤＲＡＭは、いわゆる
×１ビット又は×８ビット構成等、任意のビット構成を
採ることができる。また、シンクロナスＤＲＡＭには、
任意数のバンクを設けることができるし、各バンクを複
数のマットに分割することもできる。相補共通データ線
ＣＤ００＊〜ＣＤ０１５＊ならびにＣＤ１０＊〜ＣＤ１
１５＊は、書き込み用及び読み出し用として用途別に分
離できるし、データ入出力端子Ｄ０〜Ｄ１５も、データ
入力端子及びデータ出力端子として用途別に分離するこ
とができる。さらに、シンクロナスＤＲＡＭのブロック
構成や起動制御信号及び内部制御信号の組み合わせ及び
論理レベル等は、種々の実施形態を採りうる。

【００５３】図２において、メモリアレイＭＡＲＹ及び
センスアンプＳＡは、例えば相補共通データ線ＣＤ００
＊〜ＣＤ０１５＊ならびにＣＤ１０＊〜ＣＤ１１５＊に
対応して分割することができる。また、駆動ＭＯＳＦＥ
ＴＰ３及びＰ４ならびにＮ５及びＮ６は、それぞれ並列
形態とされ例えば所定の時間をおいて順次オン状態とさ
れる複数の駆動ＭＯＳＦＥＴに置き換えることができ
る。さらに、センスアンプＳＡならびにその関連部の具
体的構成や電源電圧の極性及び絶対値ならびにＭＯＳＦ
ＥＴの導電型等は、種々の実施形態を採りうる。図４に
おいて、ブロックライトモードにおける書き込み単位と
センスアンプＳＡの単位増幅回路のブロック分割単位と
が完全に一致する場合、定常的にオン状態とされる駆動
ＭＯＳＦＥＴＰ８及びＮ８はこれを削除することができ
る。図５において、コンピュータシステムのブロック構
成は、この実施例による制約を受けないし、この実施例
のシンクロナスＤＲＡＭの応用範囲も、この実施例によ
る制約を受けない。さらに、以上の実施例では、駆動Ｍ
ＯＳＦＥＴを選択的にオン状態としコモンソース線を介
して供給される駆動電源の電流値を選択的に小さくする
ことで単位増幅回路の駆動能力を選択的に小さくしてい
るが、例えばブロックライトモード時にコモンソース線
を介して供給される駆動電源の電圧値を選択的に小さく
することで、単位増幅回路の駆動能力を選択的に小さく
してもよい。

【００５４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシン
クロナスＤＲＡＭならびにこれを応用したコンピュータ
システムに適用した場合について説明したが、それに限
定されるものではなく、例えば、センスアンプの駆動能
力を選択的に小さくする方法は、ブロックライトモード
によらない単一書き込みにも適用できるし、同様な単一
書き込みモードやブロックライトモードを有する各種メ
モリ集積回路ならびにこれらのメモリ集積回路を含む各
種のディジタルシステムにも適用できる。この発明は、
少なくとも複数の単位増幅回路からなるセンスアンプを
具備する半導体記憶装置ならびにこのような半導体記憶
装置を含む装置及びシステムに広く適用できる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メモリアレイの相補ビット
線に対応して設けられコモンソース線を介して駆動電源
となる回路の電源電圧及び接地電位が選択的に供給され
ることで選択的に動作状態とされる複数の単位増幅回路
を含むセンスアンプと、ライトアンプによって形成され
る書き込み信号を指定される相補ビット線に選択的に伝
達する相補共通データ線とを具備し、相補共通データ線
に複数の相補ビット線を同時接続することでカラム方向
に連続する複数のアドレスに同一データを書き込むため
のブロックライトモードを有するシンクロナスＤＲＡＭ
等において、例えば、回路の電源電圧又は接地電位と対
応するコモンソース線との間に、指定されるビット線に
対する書き込み信号の伝達が行われるとき選択的にオフ
状態とされる駆動ＭＯＳＦＥＴと、指定されるビット線
に対する書き込み信号の伝達が行われる間もオン状態の
ままとされる駆動ＭＯＳＦＥＴとを並列形態に設け、指
定されるビット線に対する書き込み信号の伝達が行われ
る間、センスアンプの単位増幅回路の駆動能力を選択的
に小さくすることで、ライトアンプの駆動能力をあまり
大きくすることなく、ブロックライトモードにおける相
補ビット線のレベル反転を高速化し、複数アドレスに対
する同一データの書き込み動作を高速化することができ
る。この結果、シンクロナスＤＲＡＭ等のブロックライ
トモードにおけるサイクルタイムを高速化できるととも
に、ライトアンプを含むデータ入出力回路の所要レイア
ウト面積を削減し、シンクロナスＤＲＡＭ等の低コスト
化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＤＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＤＲＡＭに含まれるセンス
アンプ及びその関連部の第１の実施例を示す部分的な回
路図である。

【図３】図１のシンクロナスＤＲＡＭのブロックライト
モードの一実施例を示す信号波形図である。

【図４】図１のシンクロナスＤＲＡＭに含まれるセンス
アンプ及びその関連部の第２の実施例を示す部分的な回
路図である。

【図５】図１のシンクロナスＤＲＡＭを応用したコンピ
ュータシステムの一実施例を示すブロック図である。

【図６】この発明に先立って本願発明者等が開発したシ
ンクロナスＤＲＡＭに含まれるセンスアンプ及びその関
連部の一例を示す部分的な回路図である。

【図７】図６のシンクロナスＤＲＡＭのブロックライト
モードの一例を示す信号波形図である。

【符号の説明】

ＢＡＮＫ０〜ＢＡＮＫ１・・・バンク、ＭＡＲＹ・・・
メモリアレイ、ＲＤ・・・ロウアドレスデコーダ、ＳＡ
・・・センスアンプ、ＣＤ・・・カラムアドレスデコー
ダ、ＢＳ・・・バンク選択回路、ＲＢ・・・ロウアドレ
スバッファ、ＣＢ・・・カラムアドレスバッファ、ＩＯ
・・・データ入出力回路、ＴＧ・・・タイミング発生回
路。ＭＡ０・・・メインアンプ、ＷＡ０・・・ライトア
ンプ、Ｐ１〜Ｐ８・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ
１〜Ｎ８・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ５
・・・インバータ、ＮＡ１〜ＮＡ６・・・ナンド（ＮＡ
ＮＤ）ゲート。ＣＰＵ・・・中央処理装置、ＳＢＵＳ・
・・システムバス、ＲＡＭ１〜ＲＡＭ２・・・ランダム
アクセスメモリ、ＲＯＭ・・・・リードオンリーメモ
リ、ＤＰＹＣ・・・ディスプレイ制御装置、ＶＲＡＭ・
・・画像メモリ、ＤＰＹ・・・ディスプレイ装置、ＰＥ
ＲＣ・・・周辺装置コントローラ、ＫＢＤ・・・キーボ
ード、ＥＸＭ・・・外部記憶装置、ＰＯＷＳ・・・電源
装置。

Claims

【特許請求の範囲】

【請求項１】直交して配置されるワード線及びビット
線ならびにこれらのワード線及びビット線の交点に格子
状に配置されるメモリセルを含むメモリアレイと、上記
ビット線に対応して設けられる単位増幅回路を含むセン
スアンプと、入力データをもとに所定の書き込み信号を
形成するライトアンプと、上記ライトアンプにより形成
される書き込み信号を指定されるビット線に選択的に伝
達する共通データ線とを具備し、指定されるビット線に
対する上記書き込み信号の伝達が行われるとき上記セン
スアンプの少なくとも対応する単位増幅回路の駆動能力
が選択的に小さくされることを特徴とする半導体記憶装
置。
【請求項２】上記単位増幅回路は、互いに交差結合さ
れる一対のＣＭＯＳインバータを含むものであり、上記
半導体記憶装置は、上記ＣＭＯＳインバータを構成する
第１導電型及び第２導電型のＭＯＳＦＥＴのソースがそ
れぞれ共通結合される第１及び第２のコモンソース線を
具備するものであって、上記単位増幅回路の駆動能力
は、上記第１及び第２のコモンソース線を介して選択的
に供給される駆動電源の電流値又は電圧値が選択的に小
さくされることで選択的に小さくされるものであること
を特徴とする請求項１の半導体記憶装置。
【請求項３】上記単位増幅回路は、上記第１及び第２
のコモンソース線を介して選択的に供給される第１及び
第２の電源電圧を駆動電源とするものであって、上記半
導体記憶装置は、第１の電源電圧と上記第１のコモンソ
ース線との間に設けられ指定されるビット線に対する上
記書き込み信号の伝達が行われるとき選択的にオフ状態
とされる第１導電型の第１の駆動ＭＯＳＦＥＴと、上記
第１の駆動ＭＯＳＦＥＴと並列形態に設けられ指定され
るビット線に対する上記書き込み信号の伝達が行われる
間もオン状態のままとされる第１導電型の第２の駆動Ｍ
ＯＳＦＥＴと、第２の電源電圧と上記第２のコモンソー
ス線との間に設けられ、指定されるビット線に対する上
記書き込み信号の伝達が行われるとき選択的にオフ状態
とされる第２導電型の第３の駆動ＭＯＳＦＥＴと、上記
第３の駆動ＭＯＳＦＥＴと並列形態に設けられ指定され
るビット線に対する上記書き込み信号の伝達が行われる
間もオン状態のままとされる第２導電型の第４の駆動Ｍ
ＯＳＦＥＴとを具備するものであることを特徴とする請
求項２の半導体記憶装置。
【請求項４】上記単位増幅回路は、上記第１及び第２
のコモンソース線を介して選択的に供給される第１及び
第２の電源電圧を駆動電源とし、しかも所定数を単位と
して群分割されるものであり、上記群分割された所定数
の単位増幅回路を構成する第１導電型及び第２導電型の
ＭＯＳＦＥＴのソースは、対応する第１及び第２のサブ
コモンソース線を介して上記第１及び第２のコモンソー
ス線にそれぞれ結合されるものであって、上記半導体記
憶装置は、上記第１のサブコモンソース線のそれぞれと
上記第１のコモンソース線との間に設けられ指定される
ビット線に対する上記書き込み信号の伝達が行われると
き選択的にオフ状態とされる第１導電型の第５の駆動Ｍ
ＯＳＦＥＴと、上記第５の駆動ＭＯＳＦＥＴと並列形態
に設けられ指定されるビット線に対する上記書き込み信
号の伝達が行われる間もオン状態のままとされる第１導
電型の第６の駆動ＭＯＳＦＥＴと、上記第２のサブコモ
ンソース線のそれぞれと上記第２のコモンソース線との
間に設けられ指定されるビット線に対する上記書き込み
信号の伝達が行われるとき選択的にオフ状態とされる第
２導電型の第７の駆動ＭＯＳＦＥＴと、上記第７の駆動
ＭＯＳＦＥＴと並列形態に設けられ指定されるビット線
に対する上記書き込み信号の伝達が行われる間もオン状
態のままとされる第２導電型の第８の駆動ＭＯＳＦＥＴ
とを具備するものであることを特徴とする請求項２の半
導体記憶装置。
【請求項５】上記半導体記憶装置は、ブロックライト
モードを有するシンクロナスＤＲＡＭであって、上記単
位増幅回路の駆動能力は、上記ブロックライトモードに
際して指定されるビット線に対する上記書き込み信号の
伝達が行われるとき選択的に小さくされるものであるこ
とを特徴とする請求項１，請求項２，請求項３又は請求
項４の半導体記憶装置。