JPH0460991A - 半導体スタティックメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、フリップフロップ型の記憶セルを有する半導
体スタティックメモリに関し、特に高速アクセスが可能
なキャッシュメモリ等に好適の半導体スタティックメモ
リに関する。

［従来の技術］ 従来、高速アクセスが要求される半導体スタティックメ
モリとしては、ＣＰＵ（中央処理装置）と主記憶装置と
の間で使用されるキャッシュメモリが知られているが、
近年、ＣＰＵの動作速度の向上に伴って、このキャッシ
ュメモリにも、益々高速化が要求されるようになってき
た。

ところで、キャッシュメモリとして使用される高速の半
導体スタティックメモリは、一般に、第３図に示すよう
に構成されている。

第３図において、記憶セル部１は、電源Φ接地間に直列
に接続された高抵抗Ｒ１及びＮチャネルＭＯＳトランジ
スタＱＮ２からなる第１のインバータと、電源・接地間
に直列に接続された高抵抗Ｒ２及びＮチャネルＭＯ８）
ランジスタＱＮ４からなる第２のインバータとから構成
されている。これら第１及び第２のインバータは、一方
の入力が他方の出力と相互に接続されてフリップフロッ
プ回路を構成している。

第１のインバータと第２のインバータの出力端である節
点Ｎ、、ＮＱは、夫々記憶ノードとなるもので、夫々ワ
ード線ＷＬ＋をゲート入力とする伝達用のＮチャネルＮ
０８）ランジスタＱ　Ｎｉ１ＱＮ３を介してビット線対
６を構成するビット線ＤＧ、ＤＧに接続されている。

第４図は、このように構成されたスタティックメモリセ
ルからなる半導体スタティックメモリの一般的なメモリ
セル周辺回路の回路図である。

第４図において、ビット線ＤＧと電源端子との間には、
ＰチャネルＭＯ３）ランジスタＱ　ｐ＋＋ＱＰ３の並列
回路が接続され、ビット線ＤＧと電源端子きの間には、
ＰチャネルＭＯ８）ランジスタＱ　ｐ２１　Ｑｐ４の並
列回路が接続されている。トランジスタＱＰＩＩ　ＱＰ
２は、そのベースが接地され、ビット線ＤＧ、ＤＧを電
源電圧■。。近傍にプルアップする機能を有する。トラ
ンジスタＱｐ３＋　　ＱＰ４は、クロック信号φ１によ
り制御され、書込み直後の読み出し動作を高速化するた
めに、ビット線ＤＧ、ＤＧをプリチャージする機能を有
する。また、ビット、ＩＤＣ，ＤＧ間には、Ｐチャネル
トランジスタＱ　Ｐ５が接続されている。このトランジ
スタＱｐ５は、クロック信号φ２に従い、前サイクルで
読み出していたデータを打ち消して、次に選択されたメ
モリセル情報を読み出しやすくするために、両ビット線
ＤＧ、ＤＧをイコライズする機能を有する。

また、ビット線ＤＧとデータバス線ＤＢとの間には、Ｐ
チャネルＭＯ８）ランジスタＱｐｅ及びＮチャネルＭＯ
８）ランジスタＱｓａの並列回路が接続され、ビット線
ＤＧとデータバス線ＤＢとの間には、ＰチャネルＭＯ８
）ランジスタＱＰ？及びＮチャネルＭＯ８）ランジスタ
ＱＮＩＯの並列回路が接続されている。ＮチャネルＭＯ
８）ランジスタＱ　Ｎ９１　ＱＮＩＯは、Ｙセレクト線
Ｙ、のセレクト信号によって、また、ＰチャネルＭＯ８
）ランジスタＱ　Ｐ１３１　ＱＰ７は、Ｙセレクト線Ｙ
、のインバータ８による反転信号によって夫々制御され
、ビット線ＤＧ、ＤＧとデータバス線ＤＢ、ＤＢとを夫
々接続する機能を有する。

また、データバス線ＤＢ、ＤＢからなるデータバス線対
７には、読み出しセンスアンプ９及び書込み回路１０が
接続されている。

このように構成された半導体スタティックメモリセルに
おいては、ビット線ＤＧ、ＤＧの平衡レベルをｖｏ。／
２以下に下げることにより、読み出しセンスアンプ９の
感度が向上し、読み出し動作速度が向上することが知ら
れている。

［発明が解決しようとする課題］ しかしながら、上述した従来の半導体スタティックメモ
リにおいては、ビット線ＤＧ、ＤＧの平衡レベルが下が
り過ぎ、例えばＶ。ｃ／２以下になると、ワード線ＷＬ
、が選択されたときに、記憶ノードにおけるハイレベル
の電荷がビット線側に引き抜かれてしまい、記憶セル部
１のフリップフロップ回路のアンバランスによって、読
み出し破壊が起こるという問題点がある。このため、従
来は、ビット線対６を例えばトランジスタＱｐ＋＋ＱＰ
２によってＶ。。近傍までプルアップしているので、読
み出しセンスアンプ９の感度が上がらず、スピードアッ
プを図ることができないという問題点がある。

また、従来のメモリでは記憶ノードレベルの読み出し時
において、ワード線ＷＬ、が選択されると、ビット線Ｄ
Ｇ、ＤＧから伝達用のトランジスタＱＮＩＩ　ＱＮＧを
介してローレベルの記憶ノードに向かって電流が流れ、
記憶ノードのローレベルが上昇することがある。そこで
、従来は、これを極力抑えるため、ＮチャネルＭＯ８）
ランジスタＱＮＩとＱＮ２又はＮチャネルＭＯＳトラン
ジスタＱｓ３とＱ　Ｎ４の電流駆動能力比を、例えば１
対３程度に設定している。これにより、読み出し時のメ
モリセルの安定性を保つようにしている。

しかしながら、読み出しセル１からの読み出しスピード
は、伝達用のＮチャネルＭＯＳトランジスタＱ　Ｎｌｌ
　ＱＮ３によって決定されるので、上記のように、トラ
ンジスタＱ　Ｎｉｌ　ＱＮ３の能力を制限するように設
定すると、読み出しスピードも制限されてしまうという
問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
ビット線の平衡レベルの引下げ及び伝達用トランジスタ
の速度向上を図ることができ、これにより読み出し速度
の高速化を図ることが可能な半導体スタティックメモリ
を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る半導体スタティックメモリは、対のインバ
ータからなりその一方の入力端と他方の出力端とが相互
に接続されたフリップフロップ型の記憶セル部と、この
記憶セル部へデータを書込むための書込み専用ビット線
と、この書込み専用ビット線から前記記憶セル部へデー
タを伝達させる第１の伝達用トランジスタと、前記記憶
セル部からのデータを読み出すための読み出し専用ビッ
ト線と、前記記憶セル部の出力がそのゲートに入力され
たトランジスタからなる読み出しセル部と、この読み出
しセル部の出力を前記読み出し専用ビット線に伝達させ
る第２の伝達用トランジスタとを有することを特徴とす
る。

［作用コ 本発明によれば、記憶セル部と読み出し専用ビット線と
の間が、読み出しセル部によって分離されているので、
両者の間で直接電荷が移動することはない。このため、
読み出し専用ビット線の平衡レベルがＶ。、／２以下に
なっても、記憶セル部の電荷が読み出し専用ビット線側
に引き抜かれることはない。従って、読み出し専用ビッ
ト線の平衡レベルを十分に引き下げることができ、これ
により読み出しセンスアンプの感度を向上させて高速読
み出しを行なうことが可能になる。

また、本発明によれば、記憶セル部と読み出し専用ビッ
ト線との間で電荷が直接移動することがないので、第２
の伝達用トランジスタの駆動能力の設定に際し、何ら制
限を受けることはない。このため、第２の伝達用トラン
ジスタの駆動能力を十分に引き上げることにより、高速
読み出し動作を実現することができる。

［実施例］ 以下、添付の図面に基づいて本発明の実施例について説
明する。

第１図は、本発明の第１の実施例に係る半導体スタティ
ックメモリの回路図である。なお、この第１図において
、第３図と同一部分には、同一符号を付し、重複する部
分の説明は省略する。

この第１図のメモリセルが、第３図に示した従来のメモ
リセルと異なる点は、ビット線ＤＧ、ＤＧを書込み専用
ビット線ＤＧｗＩ　ＤＧｗと、読み出し専用ビット線Ｄ
ＧＲとに分割し、記憶セル部１の記憶ノードである節点
Ｎ２と読み出し専用ビット線ＤＧＲとの間を読み出しセ
ル部２と第２の伝達用トランジスタであるＮチャネルＭ
ＯＳトランジスタＱ　Ｎ５とを介して接続した点にある
。読み出しセル部２は、ＮチャネルＭＯ８）ランジスタ
ＱＮ５から構成されている。このＮチャネルＭＯＳトラ
ンジスタＱＮ５は、そのゲートが記憶セル部１の節点Ｎ
２に接続され、そのドレインが第２の伝達用のトランジ
スタＱＮ［）を介して読み出し専用ビット線Ｄ　Ｇ　Ｒ
に接続され、そのソースが接地されたものとなっている
。

このように構成された本実施例に係る半導体スタティッ
クメモリによれば、読み出し専用ビット線ＤＧＲと記憶
セル部１との間が、読み出しセル部２によって分離され
ているので、両者の間で直接電荷の移動は起こらない。

このため、例えば読み出し専用ビット線ＤＧＲの平衡レ
ベルをＶｃｃ／２以下に低下させた場合でも、記憶セル
部２の各記憶ノードから読み出し専用ビット線Ｄ　Ｇ　
Ｒに電荷が引き抜かれることはないので、記憶セル部１
の情報が破壊されることはない。なお、記憶セル部１の
駆動用のＮチャネルＭＯＳ）ランジスタＱＮ□ＩＱＮ４
のと第１の伝達用のＮチャネルＭＯＳ）ランジスタＱ　
Ｎｌｌ　ＱＮ３の電流駆動能力比は、従来通り約３：１
に設定しておく。

従って、読み出し専用ビット線ＤＧＩ？をＶ。。近傍レ
ベルからＶ。ｃ／２近傍又はそれ以下に設定することが
できるので、後段の読み出しセンスアンプの感度が向上
し、読み出しスピードを速くすることができる。

一方、読み出しセル部２の駆動用のＮチャネルＭＯＳ）
ランジスタＱＮｅと、第２の伝達用のＮチャネルＭＯＳ
トランジスタＱ　Ｎ５の電流駆動能力比は、自由に設定
できるので、従来のメモリセルのように、伝達用のトラ
ンジスタでビット線の電荷を引き抜くスピードが制限さ
れることはない。従って、トランジスタＱ　Ｎｉｌ　Ｑ
Ｎ５のトランジスタサイズを適切に設定すれば、従来の
メモリセルよりも十分速い読み出しスピードを得ること
ができる。

第２図は、本発明の第２の実施例に係る半導体スタティ
ックメモリの回路図である。

このメモリセルが第１図に示した第１の実施例のメモリ
セルと異なる点は、読み出し専用ビット線がＤＧＲ９Ｄ
ＧＲのペアになっており、これらの読み出し専用ビット
線ＤＧＲ９ＤＧＲと記憶セル部１の節点Ｎ２．Ｎｌとの
間に夫々第２の伝達用のＮチャネルＭＯＳトランジスタ
Ｑ　Ｎ１）ｌ　Ｑ　Ｎ７と、駆動用のＮチャネルＭＯＳ
）ランジスタＱ　Ｎｊｉ＋ＱＮ８からなる読み出しセル
部４とが夫々介挿されている点である。その他の構成は
、第１図と同様である。

この実施例によれば、第１図の実施例よりも多少素子数
は増加するが、読み出し系統が２系統設けられているこ
とにより、より安定した読み出し動作マージンを得るこ
とができる。

なお、上記２つの実施例では、書込み専用ビット線ＤＧ
ｗ、ＤＧｗがペアで設けられていたが、これらの実施例
において、書込み専用ビット線を１本だけ設けるように
してもよい。

［発明の効果コ 以上述べたように、本発明によれば、書込み専用ビット
線と読み出し専用ビット線とを分離して、新たに読み出
しセル部を設けることにより、記憶セル部と読み出し専
用ビット線との間の電荷の移動を防止するようにしたか
ら、読み出し専用ビット線の平衡レベルを■。。／２近
傍又はそれ以下に設定することができる。このため、後
段の読み出しセンスアンプの感度を向上させて、読み出
し動作速度を高めることができる。

また、本発明によれば、記憶セル部と読み出し専用ビッ
ト線との間で電荷が直接移動することがないので、第２
の伝達用トランジスタの駆動能力の設定に際し、何ら制
限を受けることはない。このため、第２の伝達用トラン
ジスタの駆動能力を十分に引き上げることにより、高速
読み出し動作を実現することができるという効果を奏す
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体スタティッ
クメモリの回路図、第２図は本発明の第２の実施例に係
る半導体スタティックメモリの回路図、第３図は従来の
半導体スタティックメモリセルの回路図、第４図は同メ
モリセルを使用したメモリセル周辺回路の回路図である
。 １；記憶セル部、２，４；読み出しセル部、３；書込み
専用ビット線対、５；読み出し専用ビット線対、６；ビ
ット線対、７；データバス線対、８；インバータ、９；
読み出しセンスアンプ、１０；書込み回路、ＤＢ、ＤＢ
；データバス線、ＤＧＲ９ＤＧＩ？；読み出し専用ビッ
ト線、ＤＧＷ。 ＤＧｗ；書込み専用ビット線、ＷＬ、；ワード線、ＱＮ
Ｉ”ＱＮＩＯ：　ＮチャネルＭＯＳ）ランジスタ、Ｑｐ
ｓ〜Ｑｐ７；ＰチャネルＭＯ８）ランジスタ、Ｒ＋　ｔ
　Ｒ２；高抵抗

Claims (3)

【特許請求の範囲】
1. （１）一対のインバータからなりその一方の入力端と他
   方の出力端とが相互に接続されたフリップフロップ型の
   記憶セル部と、この記憶セル部へデータを書込むための
   書込み専用ビット線と、この書込み専用ビット線から前
   記記憶セル部へデータを伝達させる第１の伝達用トラン
   ジスタと、前記記憶セル部からのデータを読み出すため
   の読み出し専用ビット線と、前記記憶セル部の出力がそ
   のゲートに入力されたトランジスタからなる読み出しセ
   ル部と、この読み出しセル部の出力を前記読み出し専用
   ビット線に伝達させる第２の伝達用トランジスタとを有
   することを特徴とする半導体スタティックメモリ。
2. （２）前記書込み専用ビット線と前記第１の伝達用トラ
   ンジスタとは、前記記憶セル部の一対の記憶ノードに対
   応させて夫々２つずつ設けられていることを特徴とする
   請求項１に記載の半導体スタティックメモリ。
3. （３）前記読み出し専用ビット線と、前記読み出しセル
   部と、前記第２の伝達用トランジスタとは、前記記憶セ
   ル部の一対の記憶ノードに対応させて夫々２つずつ設け
   られていることを特徴とする請求項１又は２に記載の半
   導体スタティックメモリ。