JP2780481B2 - 半導体スタチックメモリ - Google Patents
半導体スタチックメモリInfo
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- JP2780481B2 JP2780481B2 JP2291575A JP29157590A JP2780481B2 JP 2780481 B2 JP2780481 B2 JP 2780481B2 JP 2291575 A JP2291575 A JP 2291575A JP 29157590 A JP29157590 A JP 29157590A JP 2780481 B2 JP2780481 B2 JP 2780481B2
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- Japan
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- cell unit
- drain
- bit line
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体スタチックメモリに関し、特にフリッ
プフロップ型の記憶セル部を備え、キャッシュメモリ等
に使用される半導体スタチックメモリに関する。
プフロップ型の記憶セル部を備え、キャッシュメモリ等
に使用される半導体スタチックメモリに関する。
最近、CPUの高速化に伴い、CPUと主記憶装置との間で
使用されるキャッシュメモリに要求されるスピードはま
すます高速なものとなっている。そのキャッシュメモリ
として使用される高速の半導体スタチックメモリは、一
般的に第３図（ａ），（ｂ）に示すような構成となって
いる。
使用されるキャッシュメモリに要求されるスピードはま
すます高速なものとなっている。そのキャッシュメモリ
として使用される高速の半導体スタチックメモリは、一
般的に第３図（ａ），（ｂ）に示すような構成となって
いる。
第３図（ａ）において、高抵抗の抵抗素子R1とＮチャ
ネルMOS型のトランジスタQ1で第１のインバータを形成
し、同様に高抵抗の抵抗素子R2とＮチャネルMOS型のト
ランジスタQ2で第２のインバータを形成しこれら各イン
バータの入力端，出力端を互いに交差接続してフリップ
フロップ型の記憶セル部１を構成する。
ネルMOS型のトランジスタQ1で第１のインバータを形成
し、同様に高抵抗の抵抗素子R2とＮチャネルMOS型のト
ランジスタQ2で第２のインバータを形成しこれら各イン
バータの入力端，出力端を互いに交差接続してフリップ
フロップ型の記憶セル部１を構成する。
これら各インバータの入力端，出力端が記憶セル部１
の記憶ノードとしての第１及び第２の入出力端N1,N2と
なり、各入出力端N1,N2はワード線WL1をゲートに接続し
た信号伝達用のＮチャネルMOS型のトランジスタQ3,Q4を
介して第１及び第２のビット線BL1,BL2にそれぞれ対応
して接続されている。
の記憶ノードとしての第１及び第２の入出力端N1,N2と
なり、各入出力端N1,N2はワード線WL1をゲートに接続し
た信号伝達用のＮチャネルMOS型のトランジスタQ3,Q4を
介して第１及び第２のビット線BL1,BL2にそれぞれ対応
して接続されている。
第３図（ｂ）は上述した記憶セル部１で構成された半
導体スタチックメモリの一般的な回路を示す。
導体スタチックメモリの一般的な回路を示す。
第３図（ｂ）において、ＰチャネルMOS型のトランジ
スタQ11,Q12はビット線BL1,BL2を電源電圧VCC近傍にプ
ルアップする働きをし、ＰチャネルMOS型のトランジス
タQ15は前のサイクルで読出していたデータを打ち消し
て次に選択されたセル情報を読出しやすくするため、ビ
ット線BL1,BL2を等電位化する働きをし、またＰチャネ
ルMOS型のトランジスタQ13,Q14は書込み直後の読出し動
作を高速に行うためにビット線BL1,BL2をプリチャージ
する働きをし、これらトランジスタQ11〜Q15でプリチャ
ージ回路３を形成している。
スタQ11,Q12はビット線BL1,BL2を電源電圧VCC近傍にプ
ルアップする働きをし、ＰチャネルMOS型のトランジス
タQ15は前のサイクルで読出していたデータを打ち消し
て次に選択されたセル情報を読出しやすくするため、ビ
ット線BL1,BL2を等電位化する働きをし、またＰチャネ
ルMOS型のトランジスタQ13,Q14は書込み直後の読出し動
作を高速に行うためにビット線BL1,BL2をプリチャージ
する働きをし、これらトランジスタQ11〜Q15でプリチャ
ージ回路３を形成している。
ＮチャネルMOS型のトランジスタQ16,Q17及びＰチャネ
ルMOS型のトランジスタQ18,Q19はＹセレクト信号Y1によ
って制御され、ビット線BL1,BL2とデータバスDB1,DB2と
をそれぞれ対応して接続するＹスイッチ回路４を形成す
る。
ルMOS型のトランジスタQ18,Q19はＹセレクト信号Y1によ
って制御され、ビット線BL1,BL2とデータバスDB1,DB2と
をそれぞれ対応して接続するＹスイッチ回路４を形成す
る。
また、データバスDB1,DB2には読出しセンス増幅器５
及び書込み回路６が接続されている。
及び書込み回路６が接続されている。
この半導体スタチックメモリにおいて、ビット線BL1,
BL2を電源電圧VCC近傍にプルアップしておく理由は、ビ
ット線BL1,BL2の平衡レベルが下がり過ぎる（例えばVCC
/2以下）とワード線WL1が選択レベルになったとき記憶
セル部１の入出力端N1,N2の高レベルの電荷がビット線
（BL1,BL2）側に引き抜かれてしまい、記憶セル部１自
身がもつアンバランスで不安定になり記憶データの読出
し破壊が起こる危険性があるからである。
BL2を電源電圧VCC近傍にプルアップしておく理由は、ビ
ット線BL1,BL2の平衡レベルが下がり過ぎる（例えばVCC
/2以下）とワード線WL1が選択レベルになったとき記憶
セル部１の入出力端N1,N2の高レベルの電荷がビット線
（BL1,BL2）側に引き抜かれてしまい、記憶セル部１自
身がもつアンバランスで不安定になり記憶データの読出
し破壊が起こる危険性があるからである。
もしビット線BL1,BL2の平衡レベルをVCC/2以下に下げ
ることができれば、後段の読出しセンス増幅器５の感度
が良くなり、スピードアップできることは良く知られて
いる。
ることができれば、後段の読出しセンス増幅器５の感度
が良くなり、スピードアップできることは良く知られて
いる。
一方、読出し時の記憶セル部１の安定性を保つたに
は、トランジスタQ1とトランジスタQ3、もしくはトラン
ジスタQ2とトランジスタQ4の電流能力比は通常約３対１
ぐらいに設定する。これは読出し時にワード線WL1が選
択レベルとなったとき、ビット線（BL1,BL2）から記憶
セル部１の低レベルの入出力端（N1,N2）に向かって電
流が流れ、低レベルの入出力端（N1,N2）のレベルが上
昇するのを極力抑え、記憶セル部１の安定性を損わない
様にするためである。
は、トランジスタQ1とトランジスタQ3、もしくはトラン
ジスタQ2とトランジスタQ4の電流能力比は通常約３対１
ぐらいに設定する。これは読出し時にワード線WL1が選
択レベルとなったとき、ビット線（BL1,BL2）から記憶
セル部１の低レベルの入出力端（N1,N2）に向かって電
流が流れ、低レベルの入出力端（N1,N2）のレベルが上
昇するのを極力抑え、記憶セル部１の安定性を損わない
様にするためである。
上述した従来の半導体スタチックメモリは、ビット線
BL1,BL2が電源電圧VCC近傍にプリチャージされる構成と
なっているので、後段の読出しセンス増幅器５の感度を
上げることができず高速化をはかるのが困難であるとい
う欠点があり、また、記憶セル部１のトランジスタQ1,Q
2と信号伝達用のトランジスタQ3,Q4の電流能力比が約３
対１となっているので、読出し時に記憶セル部１の入出
力端N1,N2のデータが伝達する速度はトランジスタQ3,Q4
により制限され、高速化が困難であるという欠点があっ
た。
BL1,BL2が電源電圧VCC近傍にプリチャージされる構成と
なっているので、後段の読出しセンス増幅器５の感度を
上げることができず高速化をはかるのが困難であるとい
う欠点があり、また、記憶セル部１のトランジスタQ1,Q
2と信号伝達用のトランジスタQ3,Q4の電流能力比が約３
対１となっているので、読出し時に記憶セル部１の入出
力端N1,N2のデータが伝達する速度はトランジスタQ3,Q4
により制限され、高速化が困難であるという欠点があっ
た。
本発明の目的は、読出しセンス増幅器の感度及び記憶
データの伝達速度を上げることができ、全体の動作速度
を向上させることができる半導体スタチックメモリを提
供することにある。
データの伝達速度を上げることができ、全体の動作速度
を向上させることができる半導体スタチックメモリを提
供することにある。
本発明の半導体スタチックメモリは、第１及び第２の
電源供給端子間に設けられ、第１及び第２の入出力端を
もつフリップフロップ型の記憶セル部と、書込み専用の
第１及び第２の書込みビット線と、前記記憶セル部を選
択するためのワード線と、それぞれゲートを前記ワード
線と接続しソース，ドレインを前記記憶セル部の第１及
び第２の入出力端と前記第１及び第２の書込みビット線
との間にそれぞれ対応して接続し前記ワード線のレベル
に応じてオン，オフし前記記憶セル部の第１及び第２の
入出力端と前記第１及び第２の書込みビット線との間の
データ伝達を制御する第１及び第２のトランジスタと、
ゲートを前記記憶セル部の第１及び第２の入出力端の一
方と接続しソースを前記第１の電源供給端子と接続する
第３のトランジスタ、並びにこの第３のトランジスタの
ドレインと前記第２の電源供給端子との間に接続された
抵抗素子を備えた読出しセル部と、読出し専用の読出し
ビット線と、ゲートと前記ワード線と接続しソース，ド
レインを前記第３のトランジスタのドレインと前記読出
しビット線との間に接続し前記ワード線のレベルに応じ
てオン，オフし前記読出しセル部と前記読出しビット線
との間のデータ伝達を制御する第４のトランジスタとを
有している。
電源供給端子間に設けられ、第１及び第２の入出力端を
もつフリップフロップ型の記憶セル部と、書込み専用の
第１及び第２の書込みビット線と、前記記憶セル部を選
択するためのワード線と、それぞれゲートを前記ワード
線と接続しソース，ドレインを前記記憶セル部の第１及
び第２の入出力端と前記第１及び第２の書込みビット線
との間にそれぞれ対応して接続し前記ワード線のレベル
に応じてオン，オフし前記記憶セル部の第１及び第２の
入出力端と前記第１及び第２の書込みビット線との間の
データ伝達を制御する第１及び第２のトランジスタと、
ゲートを前記記憶セル部の第１及び第２の入出力端の一
方と接続しソースを前記第１の電源供給端子と接続する
第３のトランジスタ、並びにこの第３のトランジスタの
ドレインと前記第２の電源供給端子との間に接続された
抵抗素子を備えた読出しセル部と、読出し専用の読出し
ビット線と、ゲートと前記ワード線と接続しソース，ド
レインを前記第３のトランジスタのドレインと前記読出
しビット線との間に接続し前記ワード線のレベルに応じ
てオン，オフし前記読出しセル部と前記読出しビット線
との間のデータ伝達を制御する第４のトランジスタとを
有している。
また、ゲートを記憶セル部の第１及び第２の入出力端
の他方と接続しソースを第１の電源供給端子と接続する
第５のトランジスタ、並びにこの第５のトランジスタの
ドレインと第２の電源供給端子との間に接続された第２
の抵抗素子を備えた第２の読出しセル部と、読出し専用
の第２の読出しビット線と、ゲートをワード線と接続し
ソース，ドレインを前記第５のトランジスタのドレイン
と前記第２の読出しビット線との間に接続し前記ワード
線のレベルに応じてオン，オフし前記第２の読出しセル
部と前記第２の読出しビット線との間のデータ伝達を制
御する第６のトランジスタとを設けて構成される。
の他方と接続しソースを第１の電源供給端子と接続する
第５のトランジスタ、並びにこの第５のトランジスタの
ドレインと第２の電源供給端子との間に接続された第２
の抵抗素子を備えた第２の読出しセル部と、読出し専用
の第２の読出しビット線と、ゲートをワード線と接続し
ソース，ドレインを前記第５のトランジスタのドレイン
と前記第２の読出しビット線との間に接続し前記ワード
線のレベルに応じてオン，オフし前記第２の読出しセル
部と前記第２の読出しビット線との間のデータ伝達を制
御する第６のトランジスタとを設けて構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、トランジスタQ1,Q2と抵抗素子R1,R2と
を含んで第１の電源供給端子（接地端子）と第２の電源
供給端子（電源電圧VCC）との間に設けられ、第１及び
第２の入出力端N1,N2をもつフリップフロップ型の記憶
セル部１と、書込み専用の第１及び第２の書込みビット
線BLW1,BLW2と、記憶セル部１を選択するためのワード
設WL1と、それぞれゲートをワード線WL1と接続しソー
ス，ドレインを記憶セル部１の第１及び第２の入出力端
N1,N2と第１及び第２の書込みビット線BLW1,BLW2との間
にそれぞれ対応して接続しワード線WL1のレベルに応じ
てオン，オフし記憶セル部１の第１及び第２の入出力端
N1,N2と第１及び第２の書込みビット線BLW1,BLW2との間
のデータ伝達を制御する第１及び第２のトランジスタQ
3,Q4と、ゲートを記憶セル部１の第２の入出力端N2と接
続しソースを第１の電源供給端子の接地端子と接続する
第３のトランジスタQ5、並びにこのトランジスタQ5のド
レインと第２の電源供給端子との間に接続された抵抗素
子R3を備えた読出しセル部２と、読出し専用の読出しビ
ット線BLR1と、ゲートをワード線WL1と接続しソース，
ドレインをトランジスタQ5のドレインと読出しビット線
BLR1との間に接続しワード線WL1のレベルに応じてオ
ン，オフし読出しセル部２と読出しビット線BLR1との間
のデータ伝達を制御する第４のトランジスタQ6とを有す
る構成となっている。ここで抵抗素子R3の役割は、非選
択時に読出しセル部２内のノードN3がフローティングに
なって不安定なレベルにならない様に電源電圧VCCにプ
ルアップするためである。
を含んで第１の電源供給端子（接地端子）と第２の電源
供給端子（電源電圧VCC）との間に設けられ、第１及び
第２の入出力端N1,N2をもつフリップフロップ型の記憶
セル部１と、書込み専用の第１及び第２の書込みビット
線BLW1,BLW2と、記憶セル部１を選択するためのワード
設WL1と、それぞれゲートをワード線WL1と接続しソー
ス，ドレインを記憶セル部１の第１及び第２の入出力端
N1,N2と第１及び第２の書込みビット線BLW1,BLW2との間
にそれぞれ対応して接続しワード線WL1のレベルに応じ
てオン，オフし記憶セル部１の第１及び第２の入出力端
N1,N2と第１及び第２の書込みビット線BLW1,BLW2との間
のデータ伝達を制御する第１及び第２のトランジスタQ
3,Q4と、ゲートを記憶セル部１の第２の入出力端N2と接
続しソースを第１の電源供給端子の接地端子と接続する
第３のトランジスタQ5、並びにこのトランジスタQ5のド
レインと第２の電源供給端子との間に接続された抵抗素
子R3を備えた読出しセル部２と、読出し専用の読出しビ
ット線BLR1と、ゲートをワード線WL1と接続しソース，
ドレインをトランジスタQ5のドレインと読出しビット線
BLR1との間に接続しワード線WL1のレベルに応じてオ
ン，オフし読出しセル部２と読出しビット線BLR1との間
のデータ伝達を制御する第４のトランジスタQ6とを有す
る構成となっている。ここで抵抗素子R3の役割は、非選
択時に読出しセル部２内のノードN3がフローティングに
なって不安定なレベルにならない様に電源電圧VCCにプ
ルアップするためである。
この実施例においては、読出しビット線BLR1と記憶セ
ル部の入出力端N2との間に、トランジスタQ6と読出しセ
ル部２とが接続されているため、読出しビット線BLR1の
平衡レベルがVCC/2以下に下がっても記憶セル部１の記
憶情報が破壊されることはない。もちろん、記憶セル部
１のトランジスタQ1,Q2と信号伝達用トランジスタQ3,Q4
の電流能力比は従来通り約３対１ぐらいに設定してお
く。従って読出しビット線BLR1の平衡レベルをVCC/2近
傍もしくはそれ以下に設定できるので、後段の読出しセ
ンス増幅器（図示省略）の感度が良くなり読出し速度を
速くすることができる。
ル部の入出力端N2との間に、トランジスタQ6と読出しセ
ル部２とが接続されているため、読出しビット線BLR1の
平衡レベルがVCC/2以下に下がっても記憶セル部１の記
憶情報が破壊されることはない。もちろん、記憶セル部
１のトランジスタQ1,Q2と信号伝達用トランジスタQ3,Q4
の電流能力比は従来通り約３対１ぐらいに設定してお
く。従って読出しビット線BLR1の平衡レベルをVCC/2近
傍もしくはそれ以下に設定できるので、後段の読出しセ
ンス増幅器（図示省略）の感度が良くなり読出し速度を
速くすることができる。
一方、読出しセル部２のトランジスタQ5と信号伝達用
のトランジスタQ6の電流能力比は自由に設定できるの
で、従来例の様に、信号伝達用のトランジスタでデータ
伝達の速度が制限されることはない。従って読出しセル
部２のトランジスタQ5と信号伝達用のトランジスタQ6の
寸法を適切に設定すれば、従来例より十分速い読出し速
度を得ることができる。
のトランジスタQ6の電流能力比は自由に設定できるの
で、従来例の様に、信号伝達用のトランジスタでデータ
伝達の速度が制限されることはない。従って読出しセル
部２のトランジスタQ5と信号伝達用のトランジスタQ6の
寸法を適切に設定すれば、従来例より十分速い読出し速
度を得ることができる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、第１の実施例に、読出しセル部２と同
一構成で記憶セル部１の入出力端N1のデータを取出す第
２の読出しセル部2Aと、第２の読出しビット線BLR2と、
読出しセル部2Aと読出しビット線BLR2との間のデータ伝
達の制御を行うトランジスタQ8とを追加し、読出しビッ
ト線を書込みビット線と同様に対にしたもので、安定し
た読出し動作マージンが得られるという利点がある。
一構成で記憶セル部１の入出力端N1のデータを取出す第
２の読出しセル部2Aと、第２の読出しビット線BLR2と、
読出しセル部2Aと読出しビット線BLR2との間のデータ伝
達の制御を行うトランジスタQ8とを追加し、読出しビッ
ト線を書込みビット線と同様に対にしたもので、安定し
た読出し動作マージンが得られるという利点がある。
以上説明した様に本発明は、読出し用のビット線と書
込み用のビット線とを分離し、新たに設けられた読出し
セル部及び伝達用のトランジスタを介して記憶セル部の
データを読出しビット線に伝達する構成とすることによ
り、読出しビット線の平衡レベルをVCC/2近傍もしくは
それ以下に設定できるので、後段の読出しセンス増幅器
の感度が良くなり読出し速度を速くすることができると
いう効果があり、また読出しセル部のトランジスタと信
号伝達用のトランジスタの寸法比を自由に設定できるの
で読出しデータの伝達速度を速くすることができ、従っ
て全体動作速度を速くすることができる効果がある。
込み用のビット線とを分離し、新たに設けられた読出し
セル部及び伝達用のトランジスタを介して記憶セル部の
データを読出しビット線に伝達する構成とすることによ
り、読出しビット線の平衡レベルをVCC/2近傍もしくは
それ以下に設定できるので、後段の読出しセンス増幅器
の感度が良くなり読出し速度を速くすることができると
いう効果があり、また読出しセル部のトランジスタと信
号伝達用のトランジスタの寸法比を自由に設定できるの
で読出しデータの伝達速度を速くすることができ、従っ
て全体動作速度を速くすることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図（ａ），（ｂ）は従来の半導
体スタチックメモリの一例を示す回路図である。 １……記憶セル部、2,2A……読出しセル部、３……プリ
チャージ回路、４……Ｙスイッチ回路、５……読出しセ
ンス増幅器、６……書込み回路、BL1,BL2……ビット
線、BLR1,BLR2……読出しビット線、BLW1,BLW2……書込
みビット線、DB1,DB2……データバス、Q1〜Q8,Q11…Q19
……トランジスタ、R1〜R4……抵抗素子、WL1……ワー
ド線。
施例を示す回路図、第３図（ａ），（ｂ）は従来の半導
体スタチックメモリの一例を示す回路図である。 １……記憶セル部、2,2A……読出しセル部、３……プリ
チャージ回路、４……Ｙスイッチ回路、５……読出しセ
ンス増幅器、６……書込み回路、BL1,BL2……ビット
線、BLR1,BLR2……読出しビット線、BLW1,BLW2……書込
みビット線、DB1,DB2……データバス、Q1〜Q8,Q11…Q19
……トランジスタ、R1〜R4……抵抗素子、WL1……ワー
ド線。
Claims (2)
- 【請求項１】第１及び第２の電源供給端子間に設けら
れ、第１及び第２の入出力端をもつフリップフロップ型
の記憶セル部と、書込み専用の第１及び第２の書込みビ
ット線と、前記記憶セル部を選択するためのワード線
と、それぞれゲートを前記ワード線と接続しソース，ド
レインを前記記憶セル部の第１及び第２の入出力端と前
記第１及び第２の書込みビット線との間にそれぞれ対応
して接続し前記ワード線のレベルに応じてオン，オフし
前記記憶セル部の第１及び第２の入出力端と前記第１及
び第２の書込みビット線との間のデータ伝達を制御する
第１及び第２のトランジスタと、ゲートを前記記憶セル
部の第１及び第２の入出力端の一方と接続しソースを前
記第１の電源供給端子と接続する第３のトランジスタ、
並びにこの第３のトラジスタのドレインと前記第２の電
源供給端子との間に接続された抵抗素子を備えた読出し
セル部と、読出し専用の読出しビット線と、ゲートを前
記ワード線と接続しソース，ドレインを前記第３のトラ
ンジスタのドレインと前記読出しビット線との間に接続
し前記ワード線のレベルに応じてオン，オフし前記読出
しセル部と前記読出しビット線との間のデータ伝達を制
御する第４のトランジスタとを有することを特徴とする
半導体スタチックメモリ。 - 【請求項２】ゲートを記憶セル部の第１及び第２の入出
力端の他方と接続しソースを第１の電源供給端子と接続
する第５のトランジスタ、並びにこの第５のトランジス
タのドレインと第２の電源供給端子との間に接続された
第２の抵抗素子を備えた第２の読出しセル部と、読出し
専用の第２の読出しビット線と、ゲートをワード線と接
続しソース，ドレインを前記第５のトランジスタのドレ
インと前記第２の読出しビット線との間に接続し前記ワ
ード線のレベルに応じてオン，オフし前記第２の読出し
セル部と前記第２の読出しビット線との間のデータ伝達
を制御する第６のトランジスタとを設けた請求項１記載
の半導体スタチックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291575A JP2780481B2 (ja) | 1990-10-29 | 1990-10-29 | 半導体スタチックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2291575A JP2780481B2 (ja) | 1990-10-29 | 1990-10-29 | 半導体スタチックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04163790A JPH04163790A (ja) | 1992-06-09 |
| JP2780481B2 true JP2780481B2 (ja) | 1998-07-30 |
Family
ID=17770700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2291575A Expired - Lifetime JP2780481B2 (ja) | 1990-10-29 | 1990-10-29 | 半導体スタチックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780481B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009238332A (ja) * | 2008-03-27 | 2009-10-15 | Renesas Technology Corp | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205890A (ja) * | 1987-02-23 | 1988-08-25 | Hitachi Ltd | 半導体メモリ装置 |
| JPH01251384A (ja) * | 1988-03-30 | 1989-10-06 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1990
- 1990-10-29 JP JP2291575A patent/JP2780481B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04163790A (ja) | 1992-06-09 |
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