KR20080108920A

KR20080108920A - 반도체 집적 회로 장치

Info

Publication number: KR20080108920A
Application number: KR1020080054752A
Authority: KR
Inventors: 게이 가또
Original assignee: 가부시끼가이샤 르네사스 테크놀로지
Priority date: 2007-06-11
Filing date: 2008-06-11
Publication date: 2008-12-16
Also published as: JP2009020990A; TW200912934A

Abstract

불휘발성 메모리를 내장하는 반도체 집접 회로 장치에서, 고속 동작이 가능하며, 또한 메모리의 집적도를 높일 수 있는 기술을 제공한다. 워드선 WL과, 비트선 BLT, BLB로 이루어지는 상보 비트선과, 커먼 소스선 CS, CS1, CS2와, 워드선 WL 및 상기 상보 비트선에 접속된 메모리 셀 MC를 갖고, 메모리 셀 MC는, MOS 트랜지스터 M1, M2를 구비하고, MOS 트랜지스터 M1, M2의 게이트 전극은, 워드선 WL에 접속되고, MOS 트랜지스터 M1의 드레인 전극은, 상보 비트선 BLT에 접속되고, MOS 트랜지스터 M2의 드레인 전극은, 상보 비트선 BLB에 접속되고, MOS 트랜지스터 M1, M2의 각 소스 전극이, 커먼 소스선 CS, CS1, CS2 중 어느 하나에 접속되거나, 또는 플로팅 상태로 됨으로써, 메모리 셀 MC에 기억 정보가 기억된다.

상보 비트선, MOS 트랜지스터, 커먼 소스선, 워드선, 메모리 셀

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은, 반도체 집적 회로 장치에 관한 것으로, 특히 마스크 ROM(Read Only Memory) 등의 불휘발성 메모리를 포함하는 시스템 LSI(Large Scale Integrated Circuit) 등에 적용하기에 유효한 기술에 관한 것이다.

본 발명자가 검토한 기술로서, 예를 들면 시스템 LSI 등에 내장되는 ROM에서는, 이하의 기술이 생각된다.

예를 들면, 시스템 LSI 등에 내장되는 ROM의 워드 구성은 중, 대규모가 메인이며, 안정 또한 고속 동작을 얻기 위해, 메모리 셀 어레이를 상보 비트선 구조로 하고, 차동형 센스 앰프에서 고속으로 판독 동작하도록 한 ROM이 있다. 이 상보 비트선 구조의 ROM은, 메모리 셀, 워드선, 상보 비트선, 상보 비트선에 접속된 차동형 센스 앰프를 갖는다. 각 메모리 셀은, 게이트 전극이 각각 동일한 워드선에 접속된 한 쌍의 제1 및 제2 MOS 트랜지스터를 갖는다. 제1 및 제2 MOS 트랜지스터의 한쪽의 소스ㆍ드레인 전극은 상보 비트선 BL, BLB의 대응하는 비트선에 각각에 접속되고, 제1 MOS 트랜지스터의 다른 쪽의 소스ㆍ드레인 전극은 소정의 전압이 인가되는 전압 신호선(커먼 소스선)에 접속되고, 제2 MOS 트랜지스터의 다른 쪽의 소 스ㆍ드레인 전극은 플로팅 상태로 된다.

이와 같은 ROM의 데이터 기입 방법으로서, 메탈1층째-메탈2층째 사이의 쓰루홀의 유무로, NMOS 트랜지스터의 소스, 또는 드레인에 전기적 접속의 유무를 발생시키는 방법이 있다. 또한, 확산층-메탈1층째 사이의 컨택트홀의 유무로 전기적 접속의 유무를 발생시키는 방법이 있다.

도 18에, 본 발명의 전제로서 검토한 ROM 메모리 셀의 구성의 일례를 도시한다. 도 18은 2 비트분의 메모리 셀과 그 결선을 도시하는 등가 회로이다. 실제의 메모리 어레이의 구성은 필요한 워드 구성, 컬럼 구성에 따라서 메모리 셀이 어레이 상에 배치, 결선되어 구성된다. 도 18에서는 MC(1)와 MC(2)가 각각의 1 비트분의 메모리 셀에 상당하고, 각각의 메모리 셀을 구성하는 MOS 트랜지스터의 게이트는 각각 워드선 WL0, WL1에 접속된다. 또한 메모리 셀 내의 MOS 트랜지스터의 드레인은 비트선 BLB, BL에 접속된다. 메모리 셀 내의 1조의 트랜지스터 중 어느 한쪽의 소스는 레이아웃 패턴 상에 CONTACT층을 형성함으로써 커먼 소스선 CS와 접속된다. 즉, ROM 구멍층은 컨택트(CONTACT)층이며, 2개의 MOS 트랜지스터의 소스 전극 중 어느 쪽에 컨택트층을 형성할지에 따라 정보의 기입을 행한다. 커먼 소스선 CS와 어느 한쪽의 트랜지스터의 소스가 접속됨으로써, 워드선 WL0 또는 WL1 중 어느 한쪽이 선택되었을 때에 비트선 BLB 또는 BL 중 어느 한쪽이 커먼 소스선 CS와 접속됨으로써 비트선 BLB 또는 BL에 전위 변화를 발생시켜 메모리 셀 정보를 판독할 수 있다. 구체적으로는 워드선 WL0이 하이 레벨, 커먼 소스선 CS가 로우 레벨로 되었을 때에는 MOS 트랜지스터 M2가 온 상태로 되고, 하이 레벨로 프리차지된 비트선 BL, BLB 중 BLB의 전위가 저하된다. 이 BLB의 전위 변화를 센스 앰프 등에서 증폭함으로써 메모리 셀 정보의 판독을 행할 수 있다. 마찬가지로 워드선 WL1이 하이 레벨로, 커먼 소스선 CS가 로우 레벨로 되었을 때에는 비트선 BL, BLB 중 BL의 전위가 저하되어 정보의 판독을 행한다.

도 19의 (a), (b)에, 도 18에 도시한 등가 회로에 상당하는 2 비트분의 ROM 메모리 셀의 레이아웃도를 도시한다. 도 19의 (a)는 MOS 트랜지스터를 구성하는 확산층(Diffusion), 게이트층(GATE)과 소스ㆍ드레인의 취출 전극인 메탈1층(Metal1) 및 확산층과 메탈1층을 접속하는 컨택트층(CONTACT)의 레이아웃 패턴을 도시하는 도면이다. 중심부에 위치하는 2개의 컨택트층과 메탈1층은 MOS 트랜지스터의 드레인을 비트선 BL, BLB와 접속하기 위한 층으로 된다. 그 좌우에 위치하는 게이트층(GATE)은 각각 워드선 WL0, WL1로 된다. 또한 외측에 배치된 컨택트층과 메탈1층은 상하 한 쌍으로 형성되는 MOS 트랜지스터 중 어느 한쪽의 소스 전극을 커먼 소스선 CS에 접속하기 위한 층으로 된다. 즉, ROM 구멍층은 컨택트(CONTACT)층이며, 2개의 MOS 트랜지스터의 소스 전극 중 어느 쪽에 컨택트층을 형성할지에 따라 정보의 기입을 행한다. 그 외측에 형성되는 게이트층은 인접하는 메모리 셀의 MOS 트랜지스터와 분리하기 위한 분리용 게이트이다.

도 19의 (b)는 도 19의 (a)의 상층의 레이아웃 패턴을 도시하는 도면이다. 비트선 BL, BLB는 메탈2층(Metal2)으로 형성하고, 비아1(Vial)에 의해 하층의 MOS 트랜지스터의 소스 전극인 메탈1층과 접속되어 있다. 커먼 소스선 CS도 메탈2층(Metal2)으로 형성하고, 비아1(Via1)에 의해 하층의 MOS 트랜지스터의 드레인 전 극인 메탈1층과 접속되어 있다. 워드선 WL0, WL1은 메탈3층(Metal3)으로 형성한다. 도 19의 (a)의 게이트층으로 형성된 워드선 WL0, WL1과 도 19의 (b)의 메탈3층으로 형성된 워드선 WL0, WL1은, 도 19의 (a), (b)의 레이아웃에서는 도시하고 있지 않은 워드 션트 패턴에서 접속된다. 워드 션트 패턴은 메모리의 컬럼의 4 비트 걸러나 8 비트 걸러 등, 워드선 저항의 저감의 필요에 따라서 규칙적으로 설치된다.

도 20에, ROM 메모리 셀과 차동형 센스 앰프의 접속의 일례를 도시한다. 상보 비트선 BL, BLB는, 컬럼 스위치를 통하여 글로벌 비트선 gbl, gblb에 접속되어 있다. 글로벌 비트선 gbl, gblb는 차동 센스 앰프와 이퀄라이즈 회로와 출력 래치의 입력 단자에 접속되어 있다.

도 21에, ROM 메모리 셀의 접속도를 도시한다. 도 21에 도시한 바와 같이, ROM 구멍에 의해, 어느 한쪽을 접속함으로써, 데이터를 기억한다. ROM 구멍이 형성되어 있지 않은 MOS 트랜지스터는 워드선 Wl이 선택되어도 비트선 bl 또는 blb의 전위를 변화시키는 스위치의 역할을 하지 않지만, 비트선 bl과 blb에 결합된 MOS 트랜지스터의 확산 용량이 동등하게 된다. 그 결과, 차동 센스 앰프의 입력 용량이 평형하게 된다. 이 점에서, 안정된 고속 판독 동작이 가능하게 된다.

도 22에, 본 발명의 전제로서 검토한 커먼 소스 제어 방식에 의한 ROM 메모리 셀의 판독 동작의 타이밍차트를 도시한다. 판독은 클럭의 상승 엣지에 동기하여 제어 회로 내에 어드레스를 공급하는 동작으로부터 개시된다. 제어 회로로부터 출력되는 어드레스 신호와 판독 명령에 기초하여 디코더로부터 워드선 신호 wl 중 1개가 하이 레벨로 구동된다. 본 동작예에서는 워드선 Wl n+3이 선택되어 있다. 또한, Y 스위치 제어 신호 yse〔n:0〕중의 1개가 하이 레벨로 구동되고, 비트선 bl, blb와 글로벌 비트선 gbl, gblb는 Y 스위치를 통하여 결합된다. 한편, 커먼 소스선 CS는 로우 레벨로 구동된다. 워드선 Wl n+3이 하이 레벨로 구동되는 것과 커먼 소스선 CS는 로우 레벨로 구동됨으로써 비트선 bl과 blb는 메모리 셀에 기입된 정보에 따라서 전위차가 확대된다. 어느 정도 비트선 bl과 blb 전위차가 확대된 곳에서 제어 회로로부터 센스 앰프 인에이블 신호 sae가 출력되고 센스 앰프에 의한 증폭 동작이 행해져 글로벌 비트선 gbl, gblb의 전위차는 하이 레벨과 로우 레벨로 확대된다. 글로벌 비트선 gbl, gblb의 전위차가 확대됨으로써 출력 래치는 판독 데이터에 따라서 반전한다. 판독 데이터가 초기 상태나 전회의 판독 데이터와 동일한 경우에는 반전하지 않고 데이터를 유지한다.

본 구성의 ROM에서는 판독 시 이외에는 메모리 셀의 소스 노드에 접속된 커먼 소스선 CS, 드레인 노드에 접속된 비트선 bl, blb 모두 Vdd로 되어 있기 때문에, 메모리 부분에서의 리크 전류가 대폭 삭감된다. 또한, CS 선택 타이밍을 워드 선택 이후로 함으로써, 비선택 메모리 셀의 영향(리크 전류)을 저감할 수 있다.

또한, 이와 같은 ROM에 관한 기술로서는, 예를 들면 특허 문헌 1에 기재되는 기술 등을 들 수 있다.

[특허 문헌 1] 일본 특허 공개 제2005-327339호 공보

그런데, 상기와 같은 반도체 집적 회로 장치의 기술에 대해, 본 발명자가 검토한 결과, 이하와 같은 것이 명백하게 되었다.

예를 들면, 전술한 바와 같은 상보 비트선 구조의 메모리 셀의 경우, 고속 동작이 가능하지만, 1개의 메모리 셀에 2개의 트랜지스터를 필요로 하고, 1개의 데이터밖에 기억할 수 없으므로, 집적도의 점에서 불리하다.

따라서, 본 발명의 목적은 불휘발성 메모리를 내장하는 반도체 집적 회로 장치에서, 고속 동작이 가능하며, 또한 메모리의 집적도를 높일 수 있는 기술을 제공하는 데에 있다.

또한, 상기한 바와 같은 반도체 집적 회로 장치의 기술에서는 메모리 셀의 프로그램을 메모리 셀을 구성하는 MOS 트랜지스터와 비트선의 접속의 유무로 행한다. 통상은 드레인 확산층과 그 상층의 비트선의 메탈 배선층, 혹은 드레인 확산과 접속된 메탈1층 배선과 그 상층에 위치하는 메탈2층 배선의 컨택트의 유무에 의해 프로그램한다. 이 방식에서는 반도체 제조 공정의 비교적 초기에 완료되는 하층 메탈의 완료 전에 프로그램을 결정해야만 하고, 제조 공정 후반에서는 메모리 셀의 프로그램의 재기입은 불가능하였다. 예를 들면 프로그램에 버그가 있었던 경우에 해당하는 배선 공정이 완료되어 있으면 재기입이 불가능하다고 하는 문제점이 있었다.

따라서, 본 발명의 또 하나의 목적은 반도체의 제조 공정의 후반의 상층 배선에서 메모리의 기입을 행하는 것이 가능한 기술을 제공하는 데에 있다.

본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨 부 도면으로부터 명백해질 것이다.

본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.

즉, 본 발명에 따른 반도체 집적 회로 장치는, 불휘발성 메모리를 갖는 반도체 집적 회로 장치이다. 상기 불휘발성 메모리는, 워드선과, 제1 및 제2 비트선으로 이루어지는 상보 비트선과, 제1, 제2 및 제3 커먼 소스선과, 상기 워드선 및 상기 상보 비트선에 접속된 메모리 셀과, 상기 상보 비트선에 접속된 차동 센스 앰프를 갖는다. 상기 메모리 셀은, 제1 및 제2 트랜지스터를 구비하고, 상기 제1 및 제2 트랜지스터의 게이트 전극은, 상기 워드선에 접속되고, 상기 제1 트랜지스터의 드레인 전극은, 상기 제1 비트선에 접속되고, 상기 제2 트랜지스터의 드레인 전극은, 상기 제2 비트선에 접속된다. 상기 제1 및 제2 트랜지스터의 각 소스 전극이, 상기 제1, 제2 및 제3 커먼 소스선 중 어느 하나에 접속되거나, 또는 플로팅 상태로 됨으로써, 상기 메모리 셀에 기억 정보가 기억되는 것을 특징으로 한다.

또한, 상기 불휘발성 메모리는, 워드선과, 제1 및 제2 비트선으로 이루어지는 상보 비트선과, 제1∼제5 커먼 소스선과, 상기 워드선 및 상기 상보 비트선에 접속된 메모리 셀과, 상기 상보 비트선에 접속된 차동 센스 앰프를 갖는다. 상기 메모리 셀은, 제1 및 제2 트랜지스터를 구비하고, 상기 제1 및 제2 트랜지스터의 게이트 전극은, 상기 워드선에 접속되고, 상기 제1 트랜지스터의 드레인 전극은, 상기 제1 비트선에 접속되고, 상기 제2 트랜지스터의 드레인 전극은, 상기 제2 비 트선에 접속되고, 상기 제1 및 제2 트랜지스터의 각 소스 전극이, 상기 제1∼제5 커먼 소스선 중 어느 하나 또는 2개 이상에 접속되거나, 또는 플로팅 상태로 됨으로써, 상기 메모리 셀에 기억 정보가 기억되는 것을 특징으로 한다.

본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.

1개의 메모리 셀 내에 복수의 데이터 값을 기억하는 것이 가능하게 되므로, 메모리의 집적도가 향상된다.

이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복 설명은 생략한다.

<실시 형태 1>

도 1은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 구성을 도시하는 블록도, 도 2는 본 실시 형태 1의 반도체 집적 회로 장치에서, ROM의 구성을 도시하는 도면, 도 3은 메모리 매트 주요부의 구성을 도시하는 회로도, 도 4는 커먼 소스선의 제어 회로(L/H 출력)를 도시하는 회로도, 도 5∼도 7은 메모리 매트의 레이아웃도, 도 8 및 도 9는, 그들의 단면도, 도 10은 선택한 어드레스와 내부 상태 및 데이터 출력을 도시하는 상태도, 도 11은 판독 동작을 도시하는 타이밍차트이다.

우선, 도 1에 의해, 본 실시 형태 1에 따른 반도체 집적 회로 장치의 구성의 일례를 설명한다. 본 실시 형태 1의 반도체 집적 회로 장치는, 예를 들면 시스템 LSI(100)로 되고, 주지의 반도체 제조 기술에 의해 1개의 반도체 칩 상에 형성되어 있다. 시스템 LSI(100)는, 예를 들면 ROM(101), RAM(102), CPU(중앙 처리 장치)(103), BUS 컨트롤러(104), 유저 로직 각종 IP(105) 등으로 구성되어 있다.

CPU(103)는 명령을 패치하고, 패치한 명령을 해독하여, 연산 제어 처리를 행한다. RAM(102)은 CPU(103)의 연산 제어 처리 시에 워크 영역 혹은 데이터 일시 기억 영역 등에 이용된다. ROM(101)은 CPU(103)의 동작 프로그램이나 파라미터 데이터 등을 보유하고, 그 기억 정보는 CPU(103) 또는 유저 로직 각종 IP(105) 등에서 이용된다. BUS 컨트롤러(104)는 CPU(103)의 데이터 패치나 명령 패치에 필요한 외부 버스 액세스 제어 등을 행한다.

ROM(101)에 기억된 시스템 프로그램 등을 판독하여 동작하는 CPU(103) 및 유저 로직 각종 IP(105)를 탑재하는 시스템 LSI(100)에서는, 시스템 전체의 퍼포먼스가 ROM(101)으로부터의 판독 성능에 영향을 받기 때문에, 고속 동작의 ROM(101)이 요구된다. 최근의 동향으로서는, RAM에 저장하고 있던 데이터를 ROM화하고, RAM 동등의 속도로 동작하는 ROM(101)이 필수로 되고 있다.

다음으로, 도 2에 의해, ROM(101)의 구성을 설명한다.

ROM(101)은 상보 비트선 구조의 불휘발성 메모리이며, 예를 들면 메모리 매트(201), 디코더(202), 컬럼 스위치(203), CS 제어 회로(204), 차동 센스 앰프(205), 제어 회로(206), 이퀄라이즈 회로(207), 출력 래치(208) 등을 갖는다. 메모리 매트(201)는 매트릭스 형상으로 배치된 복수의 메모리 셀 등을 갖는다. 메모리 셀의 선택 단자는 워드선 WL에 접속되고, 메모리 셀의 데이터 단자는 상보 비트선 BLT, BLB에 접속된다. 디코더(202)는 로우 디코더와 컬럼 디코더를 갖는다. 로우 디코더는 제어 회로(206)로부터 공급되는 로우 어드레스 신호를 디코드하여 워드선 선택 신호를 생성한다. 컬럼 디코더는 제어 회로(206)로부터 공급되는 컬럼 어드레스 신호를 디코드하여 컬럼 선택 신호를 생성한다. 컬럼 스위치(203)는 컬럼 선택 신호 yse를 입력받아 컬럼 어드레스 신호가 지정하는 상보 비트선 BLT, BLB를 선택한다. 워드선 선택 신호에 의해 선택된 메모리 셀의 기억 정보는 컬럼 선택 신호 yse에 의해 선택된 상보 비트선으로부터 상보 글로벌 비트선 gbl, gblb에 전달된다. 차동 센스 앰프(205)는 상보 글로벌 비트선 gbl, gblb에 전달된 판독 정보를 증폭하여, 출력 래치(208)의 입력에 출력한다. 출력 래치(208)는 차동 센스 앰프(205)에서 증폭된 신호를 래치하고, 출력 데이터 Q를 출력한다. 제어 회로(206)는 인에이블 신호 EN, 어드레스 신호 A 등을 입력받고, 디코더(202) 및 차동 센스 앰프(205)의 활성화 타이밍 신호 sae 등의 내부 액세스 타이밍 신호를 생성한다. CS 제어 회로(204)는 컬럼 선택 신호 yse 등에 기초하여 커먼 소스선 CS, CS1, CS2의 신호를 생성한다. 커먼 소스선 CS, CS1, CS2의 신호는 선택 시에 "H(하이)" 레벨로부터 "L(로우)" 레벨로 천이한다. 커먼 소스선 CS의 신호는, 커먼 소스선 CS1, CS2 중 어느 하나의 신호가 "L" 레벨일 때에 "L"로 된다.

도 3에는 메모리 매트(201)의 일부분이 예시된다. 메모리 매트(201)는, 복수의 워드선 WL과, 복수조의 상보 비트선 BLT, BLB 및 커먼 소스선 CS, CS1, CS2가 매트릭스 형상으로 배치되고, 그들의 교차점에 복수의 메모리 셀 MC가 배치되어 있다. 메모리 셀 MC는 게이트 전극이 대응하는 워드선 WL에 공통 접속된 제1 MOS 트랜지스터 M1과 제2 MOS 트랜지스터 M2를 갖는다. 쌍방의 MOS 트랜지스터 M1, M2의 드레인 전극은 상보 비트선 BLT, BLB에 접속되고, 소스 전극은 커먼 소스선 CS, CS1, CS2 중 어느 하나에 접속되거나, 또는 플로팅으로 된다. MOS 트랜지스터 M1, M2의 소스 전극이, 어느 커먼 소스선 CS, CS1, CS2에 접속되는지에 따라 기억 정보의 논리값이 결정된다.

예를 들면, 메모리 셀 MC(n)의 경우, MOS 트랜지스터 M1의 게이트 전극은 워드선 WL(n)에 접속되고, 드레인 전극은 상보 비트선 BLT에 접속되고, 소스 전극은 플로팅 상태로 되어 있다. MOS 트랜지스터 M2의 게이트 전극은 워드선 WL(n)에 접속되고, 드레인 전극은 상보 비트선 BLB에 접속되고, 소스 전극은 커먼 소스선 CS에 접속되어 있다. 커먼 소스선 CS1이 선택되었을 때, 커먼 소스선 CS가 "L"로 되므로, 상보 비트선 BLT가 "H", 상보 비트선 BLB가 "L"로 되고, 상보 글로벌 비트선 gbl은 "H"로 된다. 커먼 소스선 CS2가 선택되었을 때, 커먼 소스선 CS가 "L"로 되므로, 상보 비트선 BLT가 "H", 상보 비트선 BLB가 "L"로 되고, 상보 글로벌 비트선 gbl은 "H"로 된다.

또한, 메모리 셀 MC(n+1)의 경우, MOS 트랜지스터 M1의 게이트 전극은 워드선 WL(n+1)에 접속되고, 드레인 전극은 상보 비트선 BLT에 접속되고, 소스 전극은 커먼 소스선 CS2에 접속되어 있다. MOS 트랜지스터 M2의 게이트 전극은 워드선 WL(n+1)에 접속되고, 드레인 전극은 상보 비트선 BLB에 접속되고, 소스 전극은 커 먼 소스선 CS1에 접속되어 있다. 커먼 소스선 CS1이 선택되었을 때, 커먼 소스선 CS1이 "L"로 되므로, 상보 비트선 BLT가 "H", 상보 비트선 BLB가 "L"로 되고, 상보 글로벌 비트선 gbl은 "H"로 된다. 커먼 소스선 CS2가 선택되었을 때, 커먼 소스선 CS2가 "L"로 되므로, 상보 비트선 BLT가 "L", 상보 비트선 BLB가 "H"로 되고, 상보 글로벌 비트선 gbl은 "L"로 된다.

또한, 메모리 셀 MC(n+2)의 경우, MOS 트랜지스터 M1의 게이트 전극은 워드선 WL(n+2)에 접속되고, 드레인 전극은 상보 비트선 BLT에 접속되고, 소스 전극은 커먼 소스선 CS1에 접속되어 있다. MOS 트랜지스터 M2의 게이트 전극은 워드선 WL(n+2)에 접속되고, 드레인 전극은 상보 비트선 BLB에 접속되고, 소스 전극은 커먼 소스선 CS2에 접속되어 있다. 커먼 소스선 CS1이 선택되었을 때, 커먼 소스선 CS1이 "L"로 되므로, 상보 비트선 BLT가 "L", 상보 비트선 BLB가 "H"로 되고, 상보 글로벌 비트선 gbl은 "L"로 된다. 커먼 소스선 CS2가 선택되었을 때, 커먼 소스선 CS2가 "L"로 되므로, 상보 비트선 BLT가 "H", 상보 비트선 BLB가 "L"로 되고, 상보 글로벌 비트선 gbl은 "H"로 된다.

또한, 메모리 셀 MC(n+3)의 경우, MOS 트랜지스터 M1의 게이트 전극은 워드선 WL(n+3)에 접속되고, 드레인 전극은 상보 비트선 BLT에 접속되고, 소스 전극은 커먼 소스선 CS에 접속되어 있다. MOS 트랜지스터 M2의 게이트 전극은 워드선 WL(n+3)에 접속되고, 드레인 전극은 상보 비트선 BLB에 접속되고, 소스 전극은 플로팅 상태로 되어 있다. 커먼 소스선 CS1이 선택되었을 때, 커먼 소스선 CS가 "L"로 되므로, 상보 비트선 BLT가 "L", 상보 비트선 BLB가 "H"로 되고, 상보 글로벌 비트선 gbl은 "L"로 된다. 커먼 소스선 CS2가 선택되었을 때, 커먼 소스선 CS가 "L"로 되므로, 상보 비트선 BLT가 "L", 상보 비트선 BLB가 "H"로 되고, 상보 글로벌 비트선 gbl은 "L"로 된다.

이상과 같이, 커먼 소스선 CS1, CS2의 신호를 절환함으로써, 1개의 메모리 셀에 2개의 데이터를 기억하는 것이 가능하게 된다.

도 4에, 커먼 소스선 CS, CS1, CS2의 신호를 생성하는 CS 제어 회로(204)의 회로예를 도시한다. CS1과 CS2가 모두 "H" 레벨인 경우에만 CS는 "H" 레벨로 되고, 프리차지 신호 csp는 "L" 레벨로 된다. 즉, CS1과 CS2 중 어느 한쪽이 "L" 레벨인 경우, CS는 "L" 레벨로 되고, 프리차지 신호 csp는 "H" 레벨로 되는 회로로 되어 있다.

도 5 내지 도 7에 메모리 매트의 레이아웃도의 일부를 도시한다. 도 5 내지 도 7에서는 도 3의 등가 회로에 상당하는 부분의 메모리 매트의 레이아웃을 도시한다. 도 5의 (a)는 MOS 트랜지스터의 확산층(Diffusion)과 소스ㆍ드레인의 메탈층(Metal1)의 레이아웃 패턴을 도시하고 있다. 확산층은 1 컬럼당 세로 방향으로 2개의 스트라이프로 형성되고, 메모리 매트의 사이즈에 따라서 이 레이아웃 패턴이 반복된다. 게이트층(GATE)은 가로 방향으로 워드선 WL(n)부터 WL(n+3)과 소자 분리 게이트가 교대로 형성되고, 메모리 매트의 사이즈에 따라서 이 레이아웃 패턴이 반복된다. 워드선 WL은 게이트층에서 가로 방향으로 연장된 레이아웃으로 되고, 컬럼수가 증가되면 워드선 저항이 증가되어 동작 속도 저하의 요인으로 된다. 이 경우에는 컬럼 방향과 평행하게 션트 패턴을 형성하여, 게이트층을 상층의 가로 방 향 메탈 배선과 접속함으로써 저항의 증가를 회피할 수 있다. 션트 패턴을 삽입하는 간격은 예를 들면 4 비트마다나 8 비트마다 등 필요에 따라서 적절하게 선택할 수 있다. 확산층과 게이트층에 의해 형성된 MOS 트랜지스터의 소스ㆍ드레인은 컨택트층(CONTACT)을 개재하여 메탈1층(Metal1)에 접속되어 있다. 또한 MOS 트랜지스터의 드레인의 메탈1층 상에는 외측 근방에, 소스의 메탈1층 상에는 내측 근방에 비아1(Via1)이 형성되어 있다. 비아1은 메탈1층과 메탈2층을 접속하는 쓰루홀이다.

도 5의 (b)는 비트선 BLT, BLB로 되는 메탈2층(Metal2)과 MOS 트랜지스터의 소스와 접속된 메탈3층(Metal3)의 레이아웃 패턴을 도시하고 있다. 도 5의 (b)는 도 5의 (a)의 상층으로서 형성되는 레이아웃 패턴이다. 세로 방향으로 비트선 BLT, BLB로 되는 2층(Metal2)이 형성된다. 비트선 BLT, BLB는 도 5의 (a)의 드레인의 메탈1층과 비아1을 통하여 접속되고, 컬럼상의 MOS 트랜지스터의 드레인은 비트선 BLT, BLB에 접속된다. 도 5의 (a)의 소스의 메탈1층 상에는 도 5의 (b)에서 세로로 소스의 수만큼 메탈2층 패턴이 형성되고, 비아1을 통하여 각각 메탈2층까지 끌어 올려진다. 메탈2층 상에는 가로 방향으로 메탈3층(Metal3)이 형성되고, 비아2(Via2)를 통하여 각각 접속되어 있다. 즉, 도 5의 (a), (b)의 레이아웃 패턴에 의해 메모리 매트의 MOS 트랜지스터의 드레인은 좌우에서 독립적으로 결선되면서 메탈2층의 비트선 BLT, BLB로 끌어 올려져 있다. 또한 MOS 트랜지스터의 소스는 모두 독립적으로 메탈3층으로 끌어 올려져 있다.

도 6은 MOS 트랜지스터의 소스가 접속된 메탈3층(Metal3)과 커먼 소스선 CS, CS1, CS2로 되는 메탈4층(Metal4)의 접속을 도시하는 레이아웃 패턴이다. MOS 트랜지스터의 소스가 접속된 메탈3층은 도 5의 (b)의 메탈3층과 동일한 것이다. 메탈3층(Metal3)과 커먼 소스선 CS, CS1, CS2로 되는 메탈4층(Metal4)의 교차 부분에 적절하게 비아3이 형성되고, MOS 트랜지스터의 소스와 커먼 소스선 CS, CS1, CS2가 접속된다. 이 비아3을 이용한 접속이 본 메모리의 프로그램에 상당한다. 즉 BLB측 소스, BLT측 소스 중 어느 것을 커먼 소스선 CS, CS1, CS2와 접속할지에 따라 메모리 셀에 기억되는 정보를 기입할 수 있다. 도 6에 기입한 정보는 도 3에 도시한 등가 회로와 동일한 정보이며, 동일한 접속 관계로 한 레이아웃 패턴이다.

본 실시 형태 1의 ROM에서는 메탈3층의 형성 후의 비아3의 형성 위치에 의해 ROM 정보의 재기입을 행하므로 컨택트층, 메탈1층, 또는 메탈2층을 이용한 정보의 재기입에 비해, 보다 제조 공정의 후반 부분에서의 재기입이 가능하게 된다. 즉, 버그 등의 수정이 보다 후의 프로세스일지라도 가능하게 되므로 설계 변경의 자유도가 증가하고, 코스트의 저감에 효과가 있다.

도 7의 (a), (b)는 메탈3층(Metal3)에서 ROM의 프로그램을 행하는 변형예의 레이아웃 패턴을 도시한다. 이 경우, 메탈2층까지의 레이아웃 패턴은 도 5의 (a), (b)와 동일하다. 도 7의 (a)에서는 도 5의 (b)와 마찬가지로 MOS 트랜지스터의 소스는 독립하여 메탈2층으로 끌어 올려지고, 또한 가로 방향으로 형성된 메탈3층으로 비아2층을 개재하여, 독립하여 끌어올려져 있다. 한 쌍의 BLT측 MOS 소스와 BLB측 MOS 소스의 메탈3층 사이에는 독립하여 3개의 메탈3층의 패턴이 형성된다. 이 3개의 메탈3층의 패턴은 상층에 형성되는 커먼 소스선 CS, CS1, CS2로 되는 메 탈4층(Metal4)과 MOS 트랜지스터의 소스를 접속하기 위해 형성한 것이다. ROM의 프로그램은 3개의 메탈3층의 패턴과 BLT측 MOS 소스와 BLB측 MOS 소스의 메탈3층을 적절히 접속함으로써 실현한다. 본 실시예에서는 가장 위의 메모리 셀은 한가운데의 메탈3층의 패턴을 BLT측 MOS 소스에 접속하고, 2번째는 좌측의 메탈3층의 패턴을 BLT측 MOS 소스와, 우측의 메탈3층의 패턴을 BLB측 MOS 소스에 접속하고 있다. 위로부터 3번째의 메모리 셀은 좌측의 메탈3층의 패턴을 BLB측 MOS 소스에, 우측의 메탈3층의 패턴을 BLT측 MOS 소스에 접속하고, 가장 아래의 메모리 셀이 한가운데의 메탈3층의 패턴을 BLB측 MOS 소스와 접속하고 있다. 이와 같이 적절하게 메탈3층에 접속 배선을 형성함으로써 ROM의 프로그램을 행할 수 있다. 본 실시예의 배선 패턴은 도 3 및 도 6에 도시한 ROM의 프로그램 패턴과 동일하다.

도 7의 (b)는 도 7의 (a)의 상층의 메탈4층(Metal4)과 메탈3층의 접속을 도시하는 레이아웃도이다. 도 7의 (b)의 메탈3층은 도 7의 (a)의 메탈3층과 동일하다. 메탈4층은 3개의 커먼 소스선 CS, CS1, CS2로서 컬럼 방향으로 형성된다. 각각의 커먼 소스선 CS, CS1, CS2는 하층의 메탈3층에 형성된 3개의 메탈3층의 패턴과 비아3(Via3)을 통하여 접속된다. 비아3에 의해 BLT측 MOS 소스와 BLB측 MOS 소스가 커먼 소스선 CS, CS1, CS2 중 어느 하나와 접속되어, ROM으로서의 패턴이 완성된다. 본 실시 형태에서는 도 5의 (a), (b) 및 도 6에서 도시한 실시 형태와 동일하게 메탈3층의 형성 위치에 의해 ROM 정보의 재기입을 행하므로 컨택트층, 메탈1층, 또는 메탈2층을 이용한 정보의 재기입에 비해, 보다 제조 공정의 후반 부분에서의 재기입이 가능하게 된다. 즉, 버그 등의 수정이 보다 후의 프로세스일지라도 가능하게 되므로 설계 변경의 자유도가 증가하고, 코스트의 저감에 효과가 있다.

도 8의 (a)는 도 5 및 도 6의 A-A' 절단면에서의 단면도, 도 8의 (b)는 도 5 및 도 6의 B-B' 절단면에서의 단면도이다.

도 9의 (a)는 도 7의 C-C' 절단면에서의 단면도, 도 9의 (b)는 도 7의 D-D' 절단면에서의 단면도이다.

도 10은, 선택한 어드레스 A와, ROM의 커먼 소스선 CS, CS1, CS2의 상태, 데이터 출력 Q의 관계의 일례를 도시하고 있다. 예를 들면, 판독 어드레스가 "0" 및 "1"인 경우에는, 워드선 WL(n)이 선택되고, 판독 어드레스가 "0"일 때, 커먼 소스선 CS1이 선택되고, 판독 어드레스가 "1"일 때, 커먼 소스선 CS2가 선택된다. 즉, 예를 들면 어드레스가 "0" 및 "1"인 경우, 선택되는 워드선WL(n) 판독을 행하는 메모리 셀은 동일하지만 커먼 소스선 CS, CS1, CS2의 선택 상태에 따라서 판독되는 데이터가 상이하다.

도 11에는 ROM(101)의 판독 동작 타이밍이 예시된다. 클럭 신호는 ROM(101)의 액세스 사이클을 규정한다. 클럭 신호는 CPU(103)의 동작 기준 클럭 신호와 동일 또는 수분의 일의 주파수를 갖는 고속 클럭이다. WL 신호는 워드선을 총칭한다. yes<n:0>은 컬럼 선택 신호를 총칭한다. 액세스 사이클은 클럭 신호의 1 주기로 규정된다. 액세스 사이클의 최초에 어드레스 신호가 유효(V)로 된다. 다음으로 컬럼 선택 동작이 개시되고, 워드선 선택 동작이 개시된다. 상보 비트선 BLT, BLB 및 커먼 소스선 CS, CS1, CS2는 워드선 선택 타이밍으로 될 때까지 혹은 그 직후까지 전원 전압 Vdd로 프리차지되어 있다. 다음으로 상보 비트선 BLT, BLB 에 대한 프리차지 동작이 정지되고, 그것보다 뒤떨어지는 타이밍에 커먼 소스선 CS, CS1, CS2에 대한 디스차지가 개시된다. 이 때, 커먼 소스선 CS1 혹은 CS2가 "L" 레벨로 된다. yse(0)="H"일 때에 CS1="L", yse(1)="H"일 때에 CS2="L"로 된다.

비트선 프리차지 동작이 정지되고 커먼 소스선 CS, CS1, CS2가 디스차지됨으로써, 워드선 WL에 의해 선택된 메모리 셀 MC의 정보 기억 상태, 즉 MOS 트랜지스터 M1, M2의 소스가 커먼 소스선 CS, CS1, CS2 중 어느 것에 접속하고 있는지에 따라서, 상보 비트선 BLT, BLB 중 어느 한쪽이 디스차지된다. 차동 센스 앰프(205)가 그 변화를 검출하여, 상보 글로벌 비트선 gbl, gblb를 상보적으로 구동한다. 이 상보 글로벌 비트선 gbl, gblb에 나타난 상보 신호가 출력 래치(208)에 래치되어, 판독 데이터 Q가 확정된다.

컬럼 선택 동작은 차동 센스 앰프(205)에 의한 증폭 동작이 확정된 이후에 종료된다. 이에 동기하여, 다시 상보 비트선 BLT, BLB 및 커먼 소스선 CS, CS1, CS2가 전원 전압 Vdd로 프리차지된다.

따라서, 본 실시 형태 1의 반도체 집적 회로 장치에 따르면, MOS 트랜지스터의 수는 변경하지 않고, 커먼 소스선의 배선 개수를 늘리는 레이아웃을 실시하기 때문에, 배선 개수에 따른 메모리 셀 면적이 필요하게 되지만, 동일 메모리 셀에 복수의 데이터 값을 기억하는 것이 가능하게 된다.

<실시 형태 2>

도 12는 본 발명의 실시 형태 2에 따른 반도체 집적 회로 장치에서, 메모리 매트 주요부의 구성을 도시하는 회로도, 도 13은 커먼 소스선의 제어 회로(L/H/Hi-Z 출력)를 도시하는 회로도, 도 14는 선택한 어드레스와 내부 상태 및 데이터 출력을 도시하는 상태도이다.

본 실시 형태 2에 따른 반도체 집적 회로 장치는, 상기 실시 형태 1에서의 시스템 LSI(100) 내의 ROM(101)의 다른 구성예이다. 도 12에는, ROM(101)을 구성하는 메모리 매트의 일부분이 예시된다. 본 실시 형태 2에서의 ROM의 메모리 매트는, 복수의 워드선 WL과, 복수조의 비트선 BLT, BLB 및 커먼 소스선 CS, CS1, CS2, CS3, CS4가 매트릭스 형상으로 배치되고, 그들의 교차점에 복수의 메모리 셀 MC가 배치되어 있다. 메모리 셀 MC는 게이트 전극이 대응하는 워드선 WL에 공통 접속된 제1 MOS 트랜지스터 M1과 제2 MOS 트랜지스터 M2를 갖는다. 쌍방의 MOS 트랜지스터 M1, M2의 드레인 전극은 상보 비트선 BLT, BLB에 접속되고, 소스 전극은 커먼 소스선 CS, CS1, CS2, CS3, CS4 중 어느 하나에 접속되거나, 또는 플로팅으로 된다. MOS 트랜지스터 M1, M2의 소스 전극이, 어느 커먼 소스선 CS, CS1, CS2, CS3, CS4에 접속되는지에 따라 기억 정보의 논리값이 결정된다.

예를 들면, 메모리 셀 MC(n)의 경우, MOS 트랜지스터 M1의 게이트 전극은 워드선 WL(n)에 접속되고, 드레인 전극은 상보 비트선 BLT에 접속되고, 소스 전극은 플로팅 상태로 되어 있다. MOS 트랜지스터 M2의 게이트 전극은 워드선 WL(n)에 접속되고, 드레인 전극은 상보 비트선 BLB에 접속되고, 소스 전극은 커먼 소스선 CS에 접속되어 있다. 커먼 소스선 CS1, CS2, CS3, CS4중 어느 하나가 선택되었을 때, 커먼 소스선 CS가 "L"로 되므로, 상보 비트선 BLT가 "H", 상보 비트선 BLB가 "L"로 되고, 상보 글로벌 비트선 gbl은 "H"로 된다.

또한, 메모리 셀 MC(n+1)의 경우, MOS 트랜지스터 M1의 게이트 전극은 워드선 WL(n+1)에 접속되고, 드레인 전극은 상보 비트선 BLT에 접속되고, 소스 전극은 커먼 소스선 CS3에 접속되어 있다. MOS 트랜지스터 M2의 게이트 전극은 워드선 WL(n+1)에 접속되고, 드레인 전극은 상보 비트선 BLB에 접속되고, 소스 전극은 커먼 소스선 CS1, CS2, CS4에 접속되어 있다. 커먼 소스선 CS1, CS2, CS4 중 어느 하나가 선택되었을 때, 커먼 소스선 CS1, CS2, CS4가 "L"로 되므로, 상보 비트선 BLT가 "H", 상보 비트선 BLB가 "L"로 되고, 상보 글로벌 비트선 gbl은 "H"로 된다. 커먼 소스선 CS3이 선택되었을 때, 커먼 소스선 CS3이 "L"로 되므로, 상보 비트선 BLT가 "L", 상보 비트선 BLB가 "H"로 되고, 상보 글로벌 비트선 gbl은 "L"로 된다.

또한, 메모리 셀 MC(n+2)의 경우, MOS 트랜지스터 M1의 게이트 전극은 워드선 WL(n+2)에 접속되고, 드레인 전극은 상보 비트선 BLT에 접속되고, 소스 전극은 커먼 소스선 CS1, CS2에 접속되어 있다. MOS 트랜지스터 M2의 게이트 전극은 워드선 WL(n+2)에 접속되고, 드레인 전극은 상보 비트선 BLB에 접속되고, 소스 전극은 커먼 소스선 CS3, CS4에 접속되어 있다. 커먼 소스선 CS1, CS2 중 어느 하나가 선택되었을 때, 커먼 소스선 CS1, CS2가 "L"로 되므로, 상보 비트선 BLT가 "L", 상보 비트선 BLB가 "H"로 되고, 상보 글로벌 비트선 gbl은 "L"로 된다. 커먼 소스선 CS3, CS4 중 어느 하나가 선택되었을 때, 커먼 소스선 CS3, CS4가 "L"로 되므로, 상보 비트선 BLT가 "H", 상보 비트선 BLB가 "L"로 되고, 상보 글로벌 비트선 gbl은 "H"로 된다.

또한, 메모리 셀 MC(n+3)의 경우, MOS 트랜지스터 M1의 게이트 전극은 워드선 WL(n+3)에 접속되고, 드레인 전극은 상보 비트선 BLT에 접속되고, 소스 전극은 커먼 소스선 CS3, CS4에 접속되어 있다. MOS 트랜지스터 M2의 게이트 전극은 워드선 WL(n+3)에 접속되고, 드레인 전극은 상보 비트선 BLB에 접속되고, 소스 전극은 커먼 소스선 CS1, CS2에 접속되어 있다. 커먼 소스선 CS1, CS2 중 어느 하나가 선택되었을 때, 커먼 소스선 CS1, CS2가 "L"로 되므로, 상보 비트선 BLT가 "H", 상보 비트선 BLB가 "L"로 되고, 상보 글로벌 비트선 gbl은 "H"로 된다. 커먼 소스선 CS3, CS4 중 어느 하나가 선택되었을 때, 커먼 소스선 CS3, CS4가 "L"로 되므로, 상보 비트선 BLT가 "L", 상보 비트선 BLB가 "H"로 되고, 상보 글로벌 비트선 gbl은 "L"로 된다.

이상과 같이, 커먼 소스선 CS1, CS2의 신호를 절환함으로써, 1개의 메모리 셀에 4개의 데이터(16 비트분)를 기억하는 것이 가능하게 된다. 단, 판독 시에, 선택된 커먼 소스선만 "L"로 하고, 다른 커먼 소스선은 Hi-Z(하이 임피던스)로 할 필요가 있다. 스탠바이 시에는, 모든 커먼 소스선을 "H"로 하고, 모든 워드선을 "L"로 한다.

본 실시 형태 2의 메모리 매트도 도 5의 (a), (b), 도 6 혹은 도 7의 (a), (b)에 도시한 레이아웃 패턴과 동일 방법을 이용하여, 메탈4층의 커먼 소스선 CS, CS1, CS2, CS3, CS4를 형성하고, MOS 트랜지스터의 소스와의 접속을 비아3의 유무, 또는 메탈3층의 결선으로 ROM 프로그램을 행할 수 있는 것은 물론이다.

도 13에, 커먼 소스선 CS, CS1, CS2, CS3, CS4의 신호를 생성하는 CS 제어 회로(204)의 회로예를 도시한다. 도 13은 L/H/Hi-Z(하이 임피던스) 출력의 회로이다.

도 14는, 선택한 어드레스 A와, ROM 내부 상태, 데이터 출력 Q의 관계의 일례를 도시하고 있다. 예를 들면, 판독 어드레스가 "0" "1" "2" 및 "3"인 경우에는, 워드선 WL(n)이 선택되고, 판독 어드레스가 "0"일 때, 커먼 소스선 CS1이 선택되고, 판독 어드레스가 "1"일 때, 커먼 소스선 CS2가 선택되고, 판독 어드레스가 "2"일 때, 커먼 소스선 CS3이 선택되고, 판독 어드레스가 "3"일 때, 커먼 소스선 CS4가 선택된다.

<실시 형태 3>

도 15는 본 발명의 실시 형태 3에 따른 반도체 집적 회로 장치에서, ROM의 개략 구성을 도시하는 블록도, 도 16은 메모리 매트 주요부의 구성을 도시하는 회로도, 도 17은 선택한 어드레스와 내부 상태 및 데이터 출력을 도시하는 상태도이다.

본 실시 형태 3에 따른 반도체 집적 회로 장치는, 상기 실시 형태 1에서의 시스템 LSI(100) 내의 ROM(101)의 다른 구성예이다. 도 15에는, 상이한 어드레스의 데이터를 동시에 판독할 수 있는 듀얼 포트 ROM이 예시되어 있다. 어드레스 단자 A를 Qa측과 Qb측에서 독립하여 설치함으로써, 듀얼 판독이 가능하게 된다.

도 16에는, ROM(101)을 구성하는 메모리 매트의 일부분이 예시된다. 본 실시 형태 3에서의 ROM의 메모리 매트는, 복수의 워드선 WL과, 복수조의 비트선 BLTa, BLBa, BLTb, BLBb 및 커먼 소스선 CSa, CS1a, CS2a, CSb, CS1b, CS2b가 매트 릭스 형상으로 배치되고, 그들의 교차점에 복수의 메모리 셀 MC가 배치되어 있다. 메모리 셀 MC는 게이트 전극이 대응하는 워드선 WL에 공통 접속된 제1 MOS 트랜지스터 M1a와 제2 MOS 트랜지스터 M2a와 제3 MOS 트랜지스터 M1b와 제4 MOS 트랜지스터 M2b를 갖는다. MOS 트랜지스터 M1a, M2a의 드레인 전극은 상보 비트선 BLTa, BLBa에 접속되고, MOS 트랜지스터 M1b, M2b의 드레인 전극은 상보 비트선 BLTb, BLBb에 접속되고, MOS 트랜지스터 M1a, M2a의 소스 전극은 커먼 소스선 CSa, CS1a, CS2a 중 어느 하나에 접속되거나, 또는 플로팅으로 되고, MOS 트랜지스터 M1b, M2b의 소스 전극은 커먼 소스선 CSb, CS1b, CS2b 중 어느 하나에 접속되거나, 또는 플로팅으로 된다. MOS 트랜지스터 M1a, M2a, M1b, M2b의 소스 전극이, 어느 커먼 소스선에 접속되는지에 따라 기억 정보의 논리값이 결정된다.

이상과 같이, a측의 상보 비트선 BLTa, BLBa, MOS 트랜지스터 M1a, M2a, 커먼 소스선 CSa, CS1a, CS2a와, b측의 상보 비트선 BLTb, BLBb, MOS 트랜지스터 M1b, M2b, 커먼 소스선 CSb, CS1b, CS2b를 독립적으로 제어할 수 있으므로, 상이한 어드레스의 데이터를 동시에 판독하는 것이 가능하게 된다. 단, 판독 시에, 선택된 커먼 소스선만 "L"로 하고, 다른 커먼 소스선은 Hi-Z(하이 임피던스)로 할 필요가 있다. 스탠바이 시에는, 모든 커먼 소스선을 "H"로 하고, 모든 워드선을 "L"로 한다.

본 실시 형태 3의 메모리 매트도 도 5의 (a), (b), 도 6 혹은 도 7의 (a), (b)에 도시한 레이아웃 패턴과 동일한 방법을 이용하여, 메탈4층의 커먼 소스선 CSa, CS1a, CS2a, CSb, CS1b, CS2b를 형성하고, MOS 트랜지스터의 소스와의 접속을 비아3의 유무, 또는 메탈3층의 결선으로 ROM 프로그램을 행할 수 있는 것은 물론이다.

도 17은, 선택한 어드레스 A와, ROM 내부 상태, 데이터 출력 Q의 관계의 일례를 도시하고 있다. 예를 들면, 판독 어드레스가 "0" "1" "2" 및 "3"인 경우에는, 워드선 WL(n)이 선택되고, 판독 어드레스가 "0"일 때, 커먼 소스선 CS1a, CS1b가 선택되고, 판독 어드레스가 "1"일 때, 커먼 소스선 CS2a, CS2b가 선택된다. 또한, 도 17에서 A1, A0은 컬럼 선택, A3, A2는 로우 선택이다.

이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다. 또한, 상기 실시 형태 1∼3을 각각 적절하게 조합하여도 된다.

<산업상의 이용 가능성>

본 발명은, 불휘발성 메모리를 갖는 반도체 집적 회로 장치, 예를 들면 마이크로컴퓨터 혹은 시스템 LSI 등에 널리 적용할 수 있다.

도 1은 본 발명의 실시 형태 1에 따른 반도체 집적 회로 장치의 구성을 도시하는 블록도.

도 2는 본 발명의 실시 형태 1의 반도체 집적 회로 장치에서, ROM의 구성을 도시하는 도면.

도 3은 본 발명의 실시 형태 1의 반도체 집적 회로 장치에서, 메모리 매트 주요부의 구성을 도시하는 회로도.

도 4는 본 발명의 실시 형태 1의 반도체 집적 회로 장치에서, 커먼 소스선의 제어 회로(L/H 출력)를 도시하는 회로도.

도 5는 본 발명의 실시 형태 1의 반도체 집적 회로 장치에서, 메모리 매트 주요부의 구성을 도시하는 레이아웃도로서, (a)는 MOS 트랜지스터의 확산층 및 소스ㆍ드레인의 메탈층(Metal1), (b)는 비트선(Metal2)과 MOS 소스의 메탈층(Metal3)을 도시하는 도면.

도 6은 본 발명의 실시 형태 1의 반도체 집적 회로 장치에서, 메모리 매트 주요부의 구성을 도시하는 레이아웃도로서, CS선(Metal4)과 MOS 소스(Metal3)의 접속을 도시하는 도면.

도 7은 본 발명의 실시 형태 1의 반도체 집적 회로 장치에서, 메모리 매트 주요부의 구성을 도시하는 레이아웃도로서, (a)는 메탈3층을 이용한 ROM 프로그램층, (b)는 CS선(Metal4)과 MOS 소스(Metal3)를 도시하는 도면.

도 8의 (a)는 도 5 및 도 6의 A-A' 절단면에서의 단면도, 도 8의 (b)는 도 5 및 도 6의 B-B' 절단면에서의 단면도.

도 9의 (a)는 도 7의 C-C' 절단면에서의 단면도, 도 9의 (b)는 도 7의 D-D' 절단면에서의 단면도.

도 10은 본 발명의 실시 형태 1의 반도체 집적 회로 장치에서, 선택한 어드레스와 내부 상태 및 데이터 출력을 도시하는 상태도.

도 11은 본 발명의 실시 형태 1의 반도체 집적 회로 장치에서, 판독 동작을 도시하는 타이밍차트.

도 12는 본 발명의 실시 형태 2에 따른 반도체 집적 회로 장치에서, 메모리 매트 주요부의 구성을 도시하는 회로도.

도 13은 본 발명의 실시 형태 2에 따른 반도체 집적 회로 장치에서, 커먼 소스선의 제어 회로(L/H/Hi-Z 출력)를 도시하는 회로도.

도 14는 본 발명의 실시 형태 2에 따른 반도체 집적 회로 장치에서, 선택한 어드레스와 내부 상태 및 데이터 출력을 도시하는 상태도.

도 15는 본 발명의 실시 형태 3에 따른 반도체 집적 회로 장치에서, ROM의 개략 구성을 도시하는 블록도.

도 16은 본 발명의 실시 형태 3에 따른 반도체 집적 회로 장치에서, 메모리 매트 주요부의 구성을 도시하는 회로도.

도 17은 본 발명의 실시 형태 3에 따른 반도체 집적 회로 장치에서, 선택한 어드레스와 내부 상태 및 데이터 출력을 도시하는 상태도.

도 18은 본 발명의 전제로서 검토한 ROM 메모리 셀의 구성의 일례를 도시하 는 도면.

도 19는 본 발명의 전제로서 검토한 ROM 메모리 셀의 구성의 일례를 도시하는 레이아웃도로서, (a)는 MOS와 소스ㆍ드레인의 메탈, (b)는 비트선, MOS 소스의 메탈을 도시하는 도면.

도 20은 본 발명의 전제로서 검토한 ROM 메모리 셀과 차동형 센스 앰프의 구성의 일례를 도시하는 회로도.

도 21은 본 발명의 전제로서 검토한 ROM 메모리 셀의 접속의 일례를 도시하는 도면.

도 22는 본 발명의 전제로서 검토한 커먼 소스 제어 방식에 의한 ROM 메모리 셀의 판독 동작의 타이밍차트.

<도면의 주요 부분에 대한 부호의 설명>

100 : 시스템 LSI

101 : ROM

102 : RAM

103 : CPU

104 : BUS 컨트롤러

201 : 메모리 매트

202 : 디코더

203 : 컬럼 스위치

204 : CS 제어 회로

205 : 차동 센스 앰프

206 : 제어 회로

207 : 이퀄라이즈 회로

208 : 출력 래치

BL, BLT, BLB, BLTa, BLTb, BLBa, BLBb : 상보 비트선

CS, CSa, CSb, CS1, CS1a, CS2, CS2a, CS3, CS4 : 커먼 소스선

105 : 유저 로직 각종 IP

M1, M1a, M1b, M2, M2a, M2b : MOS 트랜지스터

MC : 메모리셀

Vdd : 전원 전압

Vss : 접지 전극

WL : 워드선

gbl, gblb : 상보 글로벌 비트선

Claims

워드선과, 제1 및 제2 비트선으로 이루어지는 상보 비트선과, 제1 커먼 소스선과, 2개 이상의 N개의 커먼 소스선과, 상기 워드선 및 상기 상보 비트선에 접속된 메모리 셀을 포함하고, 상기 메모리 셀은, 제1 및 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터의 게이트는, 상기 워드선에 접속되고, 상기 제1 트랜지스터의 소스 또는 드레인은, 상기 제1 비트선에 접속되고, 상기 제2 트랜지스터의 소스 또는 드레인은, 상기 제2 비트선에 접속되고, 상기 제1 및 제2 트랜지스터의 비트선에 접속된 소스 또는 드레인과 상이한 소스 또는 드레인이, 상기 제1 및 N개의 커먼 소스선 중 어느 하나에 접속되거나, 또는 플로팅 상태로 됨으로써 상기 메모리 셀에 기억 정보가 기억되는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 메모리 셀의 판독 동작 시에, 상기 제1 커먼 소스선이 제1 전위로 천이함과 함께, 상기 N개의 커먼 소스선 중 어느 하나가 상기 제1 전위로 천이하는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 메모리 셀은, N 비트의 데이터가 기억되는 것을 특징으로 하는 반도체 집적 회로 장치.
제1항에 있어서,

상기 메모리 셀에의 데이터의 기입은 상기 제1 커먼 소스선 및 상기 N개의 커먼 소스선을 형성하는 M번째의 메탈 배선층과, 상기 제1 및 제2 트랜지스터의 드레인 또는 소스가 접속된 (M-1)번째의 메탈 배선층 사이의 접속을 형성함으로써 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
불휘발성 메모리를 갖는 반도체 집적 회로 장치로서,

상기 불휘발성 메모리는, 워드선과, 제1 및 제2 비트선으로 이루어지는 상보 비트선과, 제1, 제2 및 제3 커먼 소스선과, 상기 워드선 및 상기 상보 비트선에 접속된 메모리 셀과, 상기 상보 비트선에 접속된 차동 센스 앰프를 갖고, 상기 메모리 셀은, 제1 및 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터의 게이트 전극은, 상기 워드선에 접속되고, 상기 제1 트랜지스터의 드레인 전극은, 상기 제1 비트선에 접속되고, 상기 제2 트랜지스터의 드레인 전극은, 상기 제2 비트선에 접속되고, 상기 제1 및 제2 트랜지스터의 각 소스 전극이, 상기 제1, 제2 및 제3 커먼 소스선 중 어느 하나에 접속되거나, 또는 플로팅 상태로 됨으로써, 상기 메모리 셀에 기억 정보가 기억되는 것을 특징으로 하는 반도체 집적 회로 장치.
제5항에 있어서,

상기 불휘발성 메모리의 판독 동작 시에, 상기 제1 커먼 소스선이 제1 전위 로 천이함과 함께, 상기 제2 및 제3 커먼 소스선 중 어느 하나가 상기 제1 전위로 천이하는 것을 특징으로 하는 반도체 집적 회로 장치.
제5항에 있어서,

상기 불휘발성 메모리는, 1개의 상기 메모리 셀 내에 2개의 데이터가 기억되는 것을 특징으로 하는 반도체 집적 회로 장치.
제5항에 있어서,

상기 메모리 셀에의 데이터의 기입은 상기 제1 커먼 소스선 및 상기 제2, 제3 커먼 소스선을 형성하는 M번째의 메탈 배선층과, 상기 제1 및 제2 트랜지스터의 드레인이 접속된 (M-1)번째의 메탈 배선층 사이의 접속을 형성함으로써 행하는 것을 특징으로 하는 반도체 집적 회로 장치.
불휘발성 메모리를 갖는 반도체 집적 회로 장치로서,

상기 불휘발성 메모리는, 워드선과, 제1 및 제2 비트선으로 이루어지는 상보 비트선과, 제1∼제5 커먼 소스선과, 상기 워드선 및 상기 상보 비트선에 접속된 메모리 셀과, 상기 상보 비트선에 접속된 차동 센스 앰프를 갖고, 상기 메모리 셀은, 제1 및 제2 트랜지스터를 포함하고, 상기 제1 및 제2 트랜지스터의 게이트 전극은, 상기 워드선에 접속되고, 상기 제1 트랜지스터의 드레인 전극은, 상기 제1 비트선에 접속되고, 상기 제2 트랜지스터의 드레인 전극은, 상기 제2 비트선에 접속되고, 상기 제1 및 제2 트랜지스터의 각 소스 전극이, 상기 제1∼제5 커먼 소스선 중 어느 하나 또는 2개 이상에 접속되거나, 또는 플로팅 상태로 됨으로써, 상기 메모리 셀에 기억 정보가 기억되는 것을 특징으로 하는 반도체 집적 회로 장치.
제9항에 있어서,

상기 불휘발성 메모리의 판독 동작 시에, 상기 제1 커먼 소스선이 제1 전위로 천이함과 함께, 상기 제2∼제5 커먼 소스선 중 어느 하나가 상기 제1 전위로 천이하는 것을 특징으로 하는 반도체 집적 회로 장치.
제9항에 있어서,

상기 불휘발성 메모리는, 1개의 상기 메모리 셀 내에 4개의 데이터가 기억되는 것을 특징으로 하는 반도체 집적 회로 장치.
제9항에 있어서,

상기 메모리 셀에의 데이터의 기입은 상기 제1∼제5 커먼 소스선을 형성하는 M번째의 메탈 배선층과, 상기 제1 및 제2 트랜지스터의 드레인이 접속된 (M-1)번째의 메탈 배선층 사이의 접속을 형성함으로써 행하는 것을 특징으로 하는 반도체 집적 회로 장치.