CN110021321A - 半导体存储器器件 - Google Patents
半导体存储器器件 Download PDFInfo
- Publication number
- CN110021321A CN110021321A CN201811551957.XA CN201811551957A CN110021321A CN 110021321 A CN110021321 A CN 110021321A CN 201811551957 A CN201811551957 A CN 201811551957A CN 110021321 A CN110021321 A CN 110021321A
- Authority
- CN
- China
- Prior art keywords
- bit line
- circuit
- write
- coupled
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 91
- 230000015654 memory Effects 0.000 claims abstract description 241
- 230000008878 coupling Effects 0.000 claims description 48
- 238000010168 coupling process Methods 0.000 claims description 48
- 238000005859 coupling reaction Methods 0.000 claims description 48
- 239000012535 impurity Substances 0.000 claims description 21
- 230000005611 electricity Effects 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 9
- 230000009471 action Effects 0.000 claims description 3
- 230000009466 transformation Effects 0.000 claims 5
- 230000007704 transition Effects 0.000 claims 1
- 102100040431 Activator of basal transcription 1 Human genes 0.000 description 24
- 101000964349 Homo sapiens Activator of basal transcription 1 Proteins 0.000 description 24
- 102000006633 Sodium-Bicarbonate Symporters Human genes 0.000 description 23
- 108010087132 Sodium-Bicarbonate Symporters Proteins 0.000 description 23
- 230000005540 biological transmission Effects 0.000 description 22
- 230000003071 parasitic effect Effects 0.000 description 20
- 239000002184 metal Substances 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 19
- 101710144117 Non-structural protein 4 Proteins 0.000 description 15
- 230000009977 dual effect Effects 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 101000641216 Aquareovirus G (isolate American grass carp/USA/PB01-155/-) Non-structural protein 4 Proteins 0.000 description 8
- 101000927946 Homo sapiens LisH domain-containing protein ARMC9 Proteins 0.000 description 8
- 102100036882 LisH domain-containing protein ARMC9 Human genes 0.000 description 8
- 230000009286 beneficial effect Effects 0.000 description 8
- 239000013078 crystal Substances 0.000 description 8
- 101000713503 Homo sapiens Solute carrier family 13 member 1 Proteins 0.000 description 7
- 102100036743 Solute carrier family 13 member 1 Human genes 0.000 description 7
- 101150105138 nas2 gene Proteins 0.000 description 7
- 101150110971 CIN7 gene Proteins 0.000 description 4
- 101150110298 INV1 gene Proteins 0.000 description 4
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 4
- 238000007667 floating Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 2
- 101150070930 NAS3 gene Proteins 0.000 description 2
- 101150010554 NAS4 gene Proteins 0.000 description 2
- 101100529034 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RPN6 gene Proteins 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000024241 parasitism Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000032696 parturition Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
提供了一种具有低功耗写入辅助电路的半导体存储器器件。半导体存储器器件包括多个字线、多个位线对、多个存储器单元、多个辅助线对、写入驱动器电路、写入辅助电路和选择电路。存储器单元被耦合到字线和位线对，以使得一个存储器单元被耦合到一个字线和一个位线对的方式。辅助线对平行于位线对延伸，以使得一个辅助线对平行于一个位线对延伸的方式。选择电路根据选择信号将从位线对中选择的一个位线对耦合到写入驱动器电路，并且将平行于所选择的位线对延伸的相关联的辅助线对耦合到写入辅助电路。
Description
相关申请的交叉引用
于2017年12月20日提交的日本专利申请号为2017-243989的公开内容(包括说明书、附图和摘要)以整体内容通过引用并入本文。
背景技术
本发明涉及半导体存储器器件。更具体地，本发明适用于具有写入辅助电路的半导体存储器器件和包括这种半导体存储器器件的半导体器件。
一些半导体器件包括易失性半导体存储器器件，诸如静态随机存取存储器(SRAM)。对于由小型化半导体工艺生成的SRAM，提出了负偏压写入辅助技术(参见美国专利号7,379,347和专利号7,952,911)。为了确保写入裕量，负偏压写入辅助技术在写入操作期间将位线对的一个线驱动到不高于地电位(0V)的负偏压。负偏压写入辅助技术改善了被耦合到选择电平字线和负偏压位线的选择晶体管的驱动能力。因此，即使存储器单元由小型化晶体管形成，也可以通过负偏压写入辅助技术充分地确保其写入裕量。
发明内容
本发明的发明人研究了负偏压写入辅助技术，以期望进一步降低写入辅助电路的功耗并且减小包括写入辅助电路的SRAM的面积。当要被驱动的电容很大时，写入辅助电路的功耗增加。
本发明是为了提供一种具有低功耗写入辅助电路的半导体存储器器件。
从以下描述并且从附图中，其他优点和新颖特征将变得很清楚。
以下简要概述本文档中所公开的本发明的代表性方面。
根据本发明的代表性方面，提供了一种半导体存储器器件，其包括多个字线、多个位线对、多个存储器单元、多个辅助线对、写入驱动器电路、写入辅助电路和选择电路。存储器单元被耦合到字线和位线对，以使得一个存储器单元被耦合到一个字线和一个位线对的方式。辅助线对平行于位线对延伸，以使得一个辅助线对平行于一个位线对延伸的方式。选择电路根据选择信号将从位线对中选择的一个位线对耦合到写入驱动器电路，并且将平行于所选择的位线对延伸的相关联的辅助线对耦合到写入辅助电路。
上述半导体存储器器件能够降低写入辅助电路的功耗。
附图说明
图1是图示根据本发明的第一实施例的半导体存储器器件的图；
图2是图示根据第一实施例的半导体存储器器件的操作的时序图；
图3是图示根据本发明的第二实施例的半导体存储器器件的图；
图4是图示根据第二实施例的半导体存储器器件的操作的时序图；
图5是图示根据第二实施例的半导体存储器器件的示例性布局配置的图；
图6是图示图5中所描绘的半导体存储器器件的示例性布局的图；
图7是图示根据第二实施例的半导体存储器器件的另一示例性布局配置的图；
图8是图示根据本发明的第三实施例的半导体存储器器件的图；
图9是图示根据第三实施例的半导体存储器器件的一个存储器单元列的布局的图；
图10是图示根据本发明的第四实施例的半导体存储器器件的图；
图11是图示根据第四实施例的半导体存储器器件中所使用的双端口存储器单元的示例性布局的图；
图12是图示根据第四实施例的半导体存储器器件的A端口侧的电路配置的图；以及
图13是图示根据应用示例的半导体器件的配置的框图。
具体实施方式
现在将参考附图描述实施例和应用示例。在以下描述中，相同的元件由相同的附图标记表示，并且可以不需要冗余地描述。为了清楚地解释，附图是示意性的，使得它们可能不精确地表示例如每个部分的实际宽度、厚度和形状。附图仅是说明性的，并且不限制本发明的解释。
第一实施例
图1是图示根据本发明的第一实施例的半导体存储器器件的图。半导体存储器器件1是易失性半导体存储器器件，诸如静态随机存取存储器(SRAM)。半导体存储器器件1包括多个字线(WLn、WLm)、多个位线对(BT0、BB0、BT1、BB1)和多个辅助线对(NBT0、NBB0、NBT1、NBB1)。
以矩阵形式布置的多个存储器单元(MC00、MC01、MC10、MC11)被耦合到字线(WLn、WLm)和位线对(BT0、BB0、BT1、BB1)，以使得一个存储器单元被耦合到一个字线(WLn或WLm)和一个位线对(BT0和BB0或BT1和BB1)的方式。
辅助线对(NBT0、NBB0、NBT1、NBB1)平行于位线对(BT0、BB0、BT1、BB1)延伸，以使得一个辅助线对(NBT0和NBB0或NBT1和NBB1)平行于一个位线对(BT0和BB0或BT1和BB1)延伸的方式。
图1描绘了要由列选择信号YA0选择的第一存储器列和要由列选择信号YA1选择的第二存储器列。第一存储器列具有单端口存储器单元MC00、MC01，其被表示为代表。第二存储器列具有单端口存储器单元MC10、MC11，其被表示为代表。
当字线(WLn、WLm)由第一金属布线层形成时，位线对(BT0、BB0、BT1、BB1)和辅助线对(NBT0、NBB0、NBT1、NBB1)由第二金属布线层在与字线(WLn、WLm)交叉的方向上形成。当位线对(BT0、BB0、BT1、BB1)和辅助线对(NBT0、NBB0、NBT1、NBB1)由第一金属布线层形成时，字线(WLn、WLm)由第二金属布线层在与位线对(BT0、BB0、BT1、BB1)和辅助线对(NBT0、NBB0、NBT1、NBB1)交叉的方向上形成。
每个存储器单元(MC00、MC01、MC10、MC11)是具有六个晶体管(6T SP-SRAM单元)的单端口SRAM存储器单元。如存储器单元MC00所例示的，存储器单元(MC00、MC01、MC10、MC11)各自包括第一反相器电路IV0和第二反相器电路IV1以及传输NMOS晶体管Tr0、Tr1。第一反相器电路IV0和第二反相器电路IV1被配置为使得它们的输入和输出彼此交叉耦合以形成用于存储信息的触发器。第一反相器电路IV0和第二反相器电路IV1分别由PMOS晶体管和NMOS晶体管形成。传输NMOS晶体管Tr0的源极漏极路径被耦合在位线BT0(其是位线对(BT0、BB0)中的一个位线)与第一反相器电路IV0的输入或第二反相器电路IV1的输出之间。传输NMOS晶体管Tr0的栅极被耦合到相关联的字线WLm。传输NMOS晶体管Tr1的源极漏极路径被耦合在位线BB0(其是位线对(BT0、BB0)中的另一个位线)与第一反相器电路IV0的输出或第二反相器电路IV1的输入之间。传输NMOS晶体管Tr1的栅极被耦合到相关联的字线WLm。PMOS晶体管是P沟道MOSFET，并且NMOS晶体管是N沟道MOSFET。
类似地，存储器单元MC01被耦合到位线对BT0、BB0和字线WLn。存储器单元MC10被耦合到位线对BT1、BB1和字线WLm。存储器单元MC11被耦合到位线对BT1、BB1和字线WLn。
辅助线对NBT0、NBB0平行于位线对BT0、BB0延伸，使得辅助线对NBT0、NBB0和位线对BT0、BB0平行设置。辅助线对NBT1、NBB1平行于位线对BT1、BB1延伸，使得辅助线对NBT1、NBB1和位线对BT1、BB1平行设置。因此，辅助线NBT0与位线BT0之间存在寄生电容C0，并且辅助线NBB0与位线BB0之间存在寄生电容C1。类似地，辅助线NBT1与位线BT1之间存在寄生电容C0，并且辅助线NBB1与位线BB1之间存在寄生电容C1。寄生电容C0和寄生电容C1是用于生成负偏压的电容元件。辅助线对NBT0、NBB0、NBT1、NBB1可以被视为用于形成用于生成负偏压的电容元件的布线。在本文档中，术语“并行延伸”表示两个导线以预定间隔隔开，朝向相同的方向，并且平行设置。
预充电电路2包括预充电电路21和预充电电路22。预充电电路21对位线对BT0、BB0和辅助线对NBT0、NBB0进行预充电。预充电电路22对位线对BT1、BB1和辅助线对NBT1、NBB1进行预充电。预充电电路21和预充电电路22具有相同的配置。因此，下面描述预充电电路21作为代表，并且省略对预充电电路22的描述。
预充电电路21包括PMOS晶体管PQ1、PQ2、PQ3。PMOS晶体管PQ1、PQ2用作用于将位线对BT0、BB0预充电到第一参考电位(诸如电源电位VDD)的预充电晶体管。PMOS晶体管PQ3用作用于均衡位线对BT0、BB0之间的电位的均衡晶体管。PMOS晶体管PQ1的源极漏极路径被耦合在位线BT0与被提供电源电位VDD的导线之间。PMOS晶体管PQ2的源极漏极路径被耦合在位线BB0与被提供电源电位VDD的导线之间。PMOS晶体管PQ3的源极漏极路径被耦合在位线BT0与位线BB0之间。PMOS晶体管PQ1、PQ2、PQ3的栅极以共用方式被耦合，以便通过列选择电路31的反相器电路IVS1、IVS2接收列选择信号YA0，如后所述。
预充电电路21还包括PMOS晶体管PQ4、PQ5。PMOS晶体管PQ4、PQ5用作用于将辅助线对NBT0、NBB0预充电到第一参考电位(诸如电源电位VDD)的预充电晶体管。PMOS晶体管PQ4的源极漏极路径被耦合在辅助线NBT0与被提供电源电位VDD的导线之间。PMOS晶体管PQ5的源极漏极路径被耦合在辅助线NBB0与被提供电源电位VDD的导线之间。PMOS晶体管PQ4、PQ5的栅极以共用方式被耦合，以便通过反相器电路IVS1、IVS2接收稍后所描述的列选择信号YA0。
应当注意，预充电电路22通过列选择电路32的反相器电路IVS1、IVS2接收列选择信号YA1，如后所述。
列选择电路3包括列选择电路31和列选择电路32。列选择电路31根据列选择信号(列地址信号和Y地址信号)YA[1：0]中的列选择信号YA0的选择电平将位线对BT0、BB0和辅助线对NBT0、NBB0耦合到写入电路4。列选择电路32根据列选择信号YA[1：0]中的列选择信号YA1的选择电平将位线对BT1、BB1和辅助线对NBT1、NBB1耦合到写入电路4。
列选择电路31包括反相器电路IVS1、IVS2和NMOS晶体管NS1、NS2、NS3、NS4。NMOS晶体管NS1、NS2、NS3、NS4用作选择晶体管。包括NMOS晶体管NS1、NS2以选择位线对BT0、BB0，并且包括NMOS晶体管NS3、NS4以选择辅助线对NBT0、NBB0。列选择信号YA0通过反相器电路IVS1、IVS2被提供给NMOS晶体管NS1、NS2、NS3、NS4的共同耦合的栅极。NMOS晶体管NS1、NS2的源极漏极路径被耦合在位线对BT0、BB0与公共位线对CBT、CBB之间。NMOS晶体管NS3、NS4的源极漏极路径被耦合在辅助线对NBT0、NBB0与公共辅助线对CNBT、CNBB之间。
列选择电路32的电路配置类似于列选择电路31。然而，列选择电路32与列选择电路31的不同之处在于：列选择信号YA1通过反相器电路IVS1、IVS2被提供给NMOS晶体管NS1、NS2、NS3、NS4的共同耦合的栅极。此外，在列选择电路32中，NMOS晶体管NS1、NS2的源极漏极路径被耦合在位线对BT1、BB1与公共位线对CBT、CBB之间，并且NMOS晶体管NS3、NS4的源极漏极路径被耦合在辅助线对NBT1、NBB1与公共辅助线对CNBT、CNBB之间。
写入电路4包括写入驱动器电路WRD以及第一写入辅助电路NBC0和第二写入辅助电路NBC1。第一写入辅助电路NBC0和第二写入辅助电路NBC1可以被视为辅助线驱动器电路。写入驱动器电路WRD将被提供给数据输入端子DI的数据提供给通过公共位线CBT、CBB选择的位线对(BT0和BB0或BT1和BB1)。包括第一写入辅助电路NBC0和第二写入辅助电路NBC1以将平行于位线(BT0、BB0、BT1或BB1)延伸的辅助线(NBT0、NBB0、NBT1或NBB1)的电位从第一参考电位VDD改变为第二参考电位VSS，上述位线(BT0、BB0、BT1或BB1)是所选择的位线对中的一个并且根据被提供给数据输入端子DI的数据而被置于低电平。
写入驱动器电路WRD包括反相器电路INV1、INV2、INV3；NAND电路NA1、NA2；PMOS晶体管PT1、PT2和NMOS晶体管NT1、NT2、NT3、NT4。反相器电路INV1的输入和NAND电路NA2的一个输入被耦合到数据输入端子DI。反相器电路INV1的输出被耦合到NAND电路NA1的一个输入，并且NAND电路NA1、NA2的其他输入接收写入使能信号WE。NAND电路NA1的输出通过反相器电路INV2被提供给PMOS晶体管PT1的栅极和NMOS晶体管NT1的栅极。PMOS晶体管PT1的源极漏极路径和NMOS晶体管NT1、NT3的源极漏极路径被直接耦合在电源电位VDD与地电位VSS之间。PMOS晶体管PT1和NMOS晶体管NT1的耦合节点被耦合到公共位线对CBT、CBB中的一个公共位线(公共位线CBT)。NAND电路NA2的输出通过反相器电路INV3被提供给PMOS晶体管PT2的栅极和NMOS晶体管NT2的栅极。PMOS晶体管PT2的源极漏极路径和NMOS晶体管NT2、NT4的源极漏极路径被直接耦合在电源电位VDD与地电位VSS之间。PMOS晶体管PT2和NMOS晶体管NT2的耦合节点被耦合到公共位线对CBT、CBB的另一个公共位线(公共位线CBB)。
第一写入辅助电路NBC0包括NAND电路NA3、延迟电路DL1、PMOS晶体管PT3和NMOS晶体管NT5。延迟电路DL1由三个反相器电路形成。NAND电路NA3的一个输入接收负偏压辅助信号NBST，并且NAND电路NA3的另一输入被耦合到反相器电路INV1的输出。NAND电路NA3的输出通过延迟电路DL1被提供给PMOS晶体管PT3的栅极和NMOS晶体管NT5的栅极。PMOS晶体管PT3的源极漏极路径和NMOS晶体管NT5的源极漏极路径被直接耦合在电源电位VDD与地电位VSS之间。此外，NAND电路NA3的输出被耦合到NMOS晶体管NT3的栅极。
第二写入辅助电路NBC1包括NAND电路NA4、延迟电路DL2、PMOS晶体管PT4和NMOS晶体管NT6。延迟电路DL2由三个反相器电路形成。NAND电路NA4的一个输入接收负偏压辅助信号NBST，并且NAND电路NA4的另一输入被耦合到数据输入端子DI。NAND电路NA4的输出通过延迟电路DL2被提供给PMOS晶体管PT4的栅极和NMOS晶体管NT6的栅极。PMOS晶体管PT4的源极漏极路径和NMOS晶体管NT6的源极漏极路径被直接耦合在电源电位VDD与地电位VSS之间。此外，NAND电路NA4的输出被耦合到NMOS晶体管NT4的栅极。
读出电路5被耦合到公共位线对CBT、CBB，通过由列选择信号YA[1：0]选择的位线对(BT0和BB0或BT1和BB1)和公共位线对CBT、CBB接收由字线(WLn或WLm)选择的存储器单元的数据，放大所接收的数据，并且将放大的数据输出到数据输出端子DO。这里没有具体描述读出电路5的电路配置。然而，读出电路5可以由诸如差分放大器或触发器等公知的读出放大器电路形成。此外，数据输出端子DO和数据输入端子DI可以集成为单个端子(DIO)。
图2是图示根据第一实施例的半导体存储器器件的操作的时序图。
首先，时钟信号CLOCK在时间T0上升。这被用作用于选择字线WLn、WLm中的一个并且在时间T1将所选择的字线置于诸如高电平等激活电平的触发器。这里，假定字线WLn被激活到高电平。此外，列选择信号YA[1：0]中的一个同时被激活。这里，假定列选择信号YA0被激活到高电平。此外，写入使能信号WE被激活到高电平，使得位线对BT0/BB0被选择并且驱动。
数据输入端子DI处的输入数据Di的电平确定哪个位线(BT0或BB0)将被驱动到低电平。然而，在本示例中，假定输入数据Di处于低电平。在该实例中，写入驱动器电路WRD将位线BT0驱动到低电平。也就是说，写入驱动器电路WRD中的PMOS晶体管PT1截止，并且NMOS晶体管NT1和NT3导通。因此，位线BT0从预充电电平(高电平)被转变或驱动到低电平(诸如地电位VSS(0V))。同时，写入驱动器电路WRD中的PMOS晶体管PT2导通，并且NMOS晶体管NT2和NT4截止。因此，位线BB0保持在预充电电平(高电平)。
在经过预定时间段之后，即在时间T2，负偏压辅助信号NBST被激活到高电平。这立即截止写入驱动器电路WRD中的NMOS晶体管NT3，其将位线对驱动到低电平。因此，NMOS晶体管NT1的源极节点与地电位VSS去耦合。结果，被驱动到低电平的位线BT0被置于高阻抗(高Z)状态或浮置状态中。
在写入辅助电路NBC0中的延迟电路DL1引入固定延迟之后，作为用于配置负偏压生成电容的导线的辅助线NBT0在时间T3从高电平被驱动到低电平。辅助线NBB0保持在高电平。当输入数据Di当前处于低电平时，辅助线NBT0被驱动到低电平。BT0与NBT0之间的寄生电容CO进一步将处于高Z状态的位线BT0的电压从诸如地电位VSS(0V)等低电平降低到不高于地电位VSS的负电位，或者朝向负偏压(-V)降低。这使得数据被写入存储器单元MC01中。在时间T4，负偏压辅助信号NBST被去激活到低电平，使得位线BT0被转变到低电平，诸如地电位VSS。此外，辅助线NBT0被预充电到预充电电平，诸如高电平。此外，在时间T5，写入使能信号WE被去激活到低电平，并且位线对BT0/BB0由预充电电路21预充电到预充电电平，诸如高电平。此外，字线WLn和列选择信号YA0也被去激活并且转变到初始状态，诸如低电平。
尽管未被描绘，但是当输入数据Di处于高电平时，遵循以下顺序。写入驱动器电路WRD将位线BB0驱动到低电平。也就是说，当写入驱动器电路WRD中的PMOS晶体管PT2截止并且NMOS晶体管NT2和NT4导通时，位线BB0从预充电电平(高电平)被转变或驱动到低电平，诸如地电位VSS。同时，当写入驱动器电路WRD中的PMOS晶体管PT1导通并且NMOS晶体管NT1、NT3截止时，位线BT0保持在预充电电平(高电平)。
在经过预定时间段之后，即在时间T2，负偏压辅助信号NBST被激活到高电平。这立即截止写入驱动器电路WRD中的NMOS晶体管NT4，其将位线对驱动到低电平。因此，NMOS晶体管NT2的源极节点与地电位VSS去耦合。结果，被驱动到低电平的位线BB0被置于高阻抗(高Z)状态或浮置状态中。
在写入辅助电路NBC1中的延迟电路DL2引入固定延迟之后，辅助线NBB0(其是用于负偏压生成电容的导线)在时间T3从高电平被驱动到低电平。辅助线NBT0保持在高电平。当输入数据Di处于高电平时，辅助线NBB0被驱动到低电平。BB0与NBB0之间的寄生电容C1进一步将处于高Z状态的位线BB0的电压从诸如地电位VSS等低电平降低到不高于地电位VSS的负电位，或者朝向负偏压(-V)降低。这使得数据被写入存储器单元MC01。在时间T4，负偏压辅助信号NBST被去激活，使得位线BB0被转变到低电平，诸如地电位VSS。此外，辅助线NBB0被置于预充电电平，诸如高电平。此外，在时间T5，写入使能信号WE被去激活，并且位线对BT0/BB0由预充电电路21预充电到预充电电平，诸如高电平。此外，字线WL和列选择信号YA也被去激活并且转变到初始状态，诸如低电平。
以上描述涉及列选择信号YA0被激活的情况。然而，通过参考以上描述，可以容易地理解当列选择信号YA1被激活时由该列选择信号YA1执行的操作。因此，省略了对列选择信号YA1的操作的描述。
第一实施例提供以下有益效果中的一个或多个。
1)辅助线对NBT0、NBB0(NBT1、NBB1)平行于位线对BT0、BB0(BT1、BB1)延伸。此外，提供列选择电路31(32)以通过使用列选择信号(Y地址信号)YA[1：0]来选择位线对BT0、BB0(BT1、BB1)和辅助线对NBT0、NBB0(NBT1、NBB1)。这使得写入辅助电路NBC0、NBC1能够驱动位线对BT0(BT1)与辅助线对NBT0(NBT1)之间的寄生电容C0或位线对BB0(BB1)与辅助线对NBB0(NBB1)之间的寄生电容C1。因此，可以减小写入辅助电路NBC0、NBC1的驱动能力。这使得可以降低写入辅助电路NBC0、NBC1的功耗。
2)此外，由于可以如上面1)中所述减小写入辅助电路NBC0、NBC1的驱动能力，所以可以减小PMOS晶体管PT3、PT4和NMOS晶体管NT5、NT6的尺寸。这使得可以减小写入辅助电路NBC0、NBC1的面积。
3)此外，2)中所描述的有益效果使得可以减小具有写入辅助电路NBC0、NBC1的半导体存储器器件的面积。
第二实施例
图3是图示根据本发明的第二实施例的半导体存储器器件的图。第一实施例被配置为使得辅助线对NBT0、NBB0(NBT1、NBB1)平行于位线对BT0、BB0(BT1、BB1)延伸。然而，被假定为SRAM的根据第二实施例的半导体存储器器件1a被配置为使得辅助线对NBT0、NBB0(NBT1、NBB1)不是专用辅助线对，而是兼作位线对。也就是说，根据第二实施例的半导体存储器器件1a被配置为使得所包括的线对执行位线对和辅助线对两者的功能。在具有上述配置的情况下，除了由第一实施例提供的有益效果之外，第二实施例还提供了减小半导体存储器器件的总面积的有益效果。
如图3所示，半导体存储器器件1a包括多个字线(WLn、WLm)和多个位线对(BT0、BB0、BT1、BB1、BT2、BB2、BT3、BB3)。以矩阵形式布置的多个存储器单元(MC00、MC01、MC10、MC11)被耦合到字线(WLn、WLm)和位线对(BT0、BB0、BT1、BB1、BT2、BB2、BT3、BB3)，以使得一个存储器单元被耦合到一个字线(WLn或WLm)和一个位线对(BT0和BB0、BT1和BB1、BT2和BB2、或BT3和BB3)的方式。位线BT0和BT1彼此平行地延伸，并且位线BB0和BB1彼此平行地延伸。类似地，位线BT2和BT3彼此平行地延伸，并且位线BB2和BB3彼此平行地延伸。
因此，位线BT0与BT1之间存在寄生电容C0，并且位线BB0和BB1之间存在寄生电容C1。类似地，位线BT2和BT3之间存在寄生电容C0，并且位线BB2和BB3之间存在寄生电容C1。寄生电容C0和寄生电容C1是用于生成负偏压的电容元件。位线BT0和BT1、位线BB0和BB1、位线BT2和BT3以及位线BB2和BB3可以分别被视为用于形成电容元件的布线对(用于负偏压生成的电容布线对)，该电容元件用于生成负偏压。
图3描绘了要由列选择信号YA0选择的第一存储器列和要由列选择信号YA1选择的第二存储器列。第一存储器列具有单端口存储器单元MC00、MC01，其被表示为代表。第二存储器列具有单端口存储器单元MC10、MC11，其被表示为代表。
当字线(WLn、WLm)由第一金属布线层形成时，位线对(BT0、BB0、BT1、BB1、BT2、BB2、BT3、BB3)由第二金属布线层在与字线(WLn、WLm)交叉的方向上形成。当位线对(BT0、BB0、BT1、BB1、BT2、BB2、BT3、BB3)由第一金属布线层形成时，字线(WLn、WLm)由第二金属布线层在与位线对(BT0、BB0、BT1、BB1、BT2、BB2、BT3、BB3)交叉的方向上形成。
存储器单元MC00被耦合到字线WLm和位线对BT1、BB1，并且存储器单元MC01被耦合到字线WLn和位线对BT0、BB0。类似地，存储器单元MC10被耦合到字线WLm和位线对BT3、BB3，并且存储器单元MC11被耦合到字线WLn和位线对BT2、BB2。
如上所述，一个存储器单元列设置有第一存储器单元MC01(MC11)和存储器单元MC00(MC11)。第一存储器单元MC00(MC10)要被耦合到第一位线对BT0、BB0(BT2、BB2)。存储器单元MC00(MC10)要被耦合到第二位线对BT1、BB1(BT3、BB3)。
存储器单元(MC00、MC01、MC10、MC11)各自具有与结合第一实施例所描述的相同的配置。也就是说，存储器单元(MC00、MC01、MC10、MC11)各自包括第一反相器电路IV0和第二反相器电路IV1以及传输NMOS晶体管Tr0、Tr1。第一反相器电路IV0和第二反相器电路IV1被配置为使得它们的输入和输出彼此交叉耦合以形成用于存储信息的触发器。
存储器单元(MC00、MC10)中的传输NMOS晶体管Tr0的源极漏极路径被耦合在位线BT1(BT3)(其是位线对BT1、BB1(BT3、BB3)中的一个位线)与第一反相器电路IV0的输入或第二反相器电路IV1的输出之间。传输NMOS晶体管Tr0的栅极被耦合到相关联的字线WLm。传输NMOS晶体管Tr1的源极漏极路径被耦合在位线BB1(其是位线对BT1、BB1(BT3、BB3)中的另一个位线)与第一反相器电路IV0的输出或第二反相器电路IV1的输入之间。传输NMOS晶体管Tr1的栅极电极被耦合到相关联的字线WLm。
存储器单元(MC01、MC11)中的传输NMOS晶体管Tr0的源极漏极路径被耦合在作为位线对BT0、BB0(BT2、BB2)中的一个位线的位线BT0(BT2)与第一反相器电路IV0的输入或第二反相器电路IV1的输出之间。传输NMOS晶体管Tr0的栅极电极被耦合到相关联的字线WLn。传输NMOS晶体管Tr1的源极漏极路径被耦合在作为位线对BT0、BB0(BT2、BB2)中的另一个位线的位线BB0(BB2)与第一反相器电路IV0的输出或第二反相器电路IV1的输入之间。传输NMOS晶体管Tr1的栅极电极被耦合到相关联的字线WLn。
预充电电路2a包括预充电电路21a和预充电电路22a。预充电电路21a对第一位线对BT0、BB0和第二位线对BT1、BB1进行预充电。预充电电路22a对第三位线对BT2、BB2和第四位线对BT3、BB3进行预充电。预充电电路21a和预充电电路22a具有相同的配置。因此，下面描述预充电电路21a作为代表，并且省略对预充电电路22a的描述。
预充电电路21a包括PMOS晶体管PQ1、PQ2、PQ3。PMOS晶体管PQ1、PQ2用作用于将位线对BT0、BB0预充电到第一参考电位(诸如电源电位VDD)的预充电晶体管。PMOS晶体管PQ3用作用于均衡位线对BT0、BB0之间的电位的均衡晶体管。PMOS晶体管PQ1的源极漏极路径被耦合在位线BT0与被提供电源电位VDD的导线之间。PMOS晶体管PQ2的源极漏极路径被耦合在位线BB0与被提供电源电位VDD的导线之间。PMOS晶体管PQ3的源极漏极路径被耦合在位线BT0与位线BB0之间。PMOS晶体管PQ1、PQ2、PQ3的栅极以共用方式被耦合，以便通过列选择电路31a的反相器电路IVS1、IVS2接收列选择信号YA0，如后所述。
预充电电路21a还包括PMOS晶体管PQ4、PQ5、PQ6。PMOS晶体管PQ4、PQ5用作用于将位线对BT1、BB1预充电到第一参考电位(诸如电源电位VDD)的预充电晶体管。PMOS晶体管PQ6用作用于均衡位线对BT1、BB1之间的电位的均衡晶体管。PMOS晶体管PQ4的源极漏极路径被耦合在位线BT1与被提供电源电位VDD的导线之间。PMOS晶体管PQ5的源极漏极路径被耦合在位线BB1与被提供电源电位VDD的导线之间。PMOS晶体管PQ6的源极漏极路径被耦合在位线BT1与位线BB1之间。PMOS晶体管PQ4、PQ5、PQ6的栅极以共用方式被耦合，以便通过反相器电路IVS1、IVS2接收稍后所描述的列选择信号YA0。
应当注意，预充电电路22a通过列选择电路32a的反相器电路IVS1、IVS2接收Y地址信号YA1。
列选择电路3a包括列选择电路31a和列选择电路32a。列选择电路31a根据列选择信号(列地址信号和Y地址信号)YA[1：0]中的YA0的选择电平和行选择信号(行地址信号和X地址信号)XA的信号电平将第一位线对BT0、BB0和第二位线对BT1、BB1耦合到写入电路4。列选择电路32a根据列选择信号YA[1：0]中的YA1的选择电平和行选择信号XA的信号电平将第三位线对BT2、BB2和第四位线对BT3、BB3耦合到写入电路4。
列选择电路31a包括反相器电路IVS1、IVS2；NMOS晶体管NS1、NS2、NS3、NS4；NMOS晶体管NS11、NS21、NS31、NS41；NAND电路NAS1、NAS2和反相器电路IVS3、IVS4、IVS5。NMOS晶体管NS1、NS2、NS3、NS4用作第一选择晶体管。NMOS晶体管NS11、NS21、NS31、NS41用作第二选择晶体管。
NAND电路NAS1的一个输入通过反相器电路IVS3接收行选择信号XA。NAND电路NAS1的另一输入接收列选择信号YA[1：0]中的YA0。NAND电路NAS1的输出通过反相器电路IVS4被耦合到NMOS晶体管NS1、NS2、NS3、NS4的公共栅极。NAND电路NAS2的一个输入接收行选择信号XA。NAND电路NAS2的另一输入接收列选择信号YA[1：0]中的YA0。NAND电路NAS2的输出通过反相器电路IVS5被耦合到NMOS晶体管NS11、NS21、NS31、NS41的公共栅极。
NMOS晶体管NS1、NS2的源极漏极路径被耦合在第一位线对BT0、BB0与公共位线对CBT、CBB之间。NMOS晶体管NS3、NS4的源极漏极路径被耦合在第二位线对BT1、BB1与公共辅助线对CNBT、CNBB之间。NMOS晶体管NS11、NS21的源极漏极路径被耦合在第二位线对BT1、BB1与公共位线对CBT、CBB之间。NMOS晶体管NS31、NS41的源极漏极路径被耦合在第一位线对BT0、BB0与公共辅助线对CNBT、CNBB之间。
列选择电路32a的电路配置类似于列选择电路31a。然而，列选择电路32a与列选择电路31a的不同之处在于：反相器电路IVS1的输入、NAND电路NAS1的另一输入和NAND电路NAS2的另一输入接收列选择信号YA[1：0]中的YA1。在列选择电路32a中，NMOS晶体管NS1、NS2的源极漏极路径被耦合在第三位线对BT2、BB2与公共位线对CBT、CBB之间。NMOS晶体管NS3、NS4的源极漏极路径被耦合在第四位线对BT3、BB3与公共辅助线对CNBT、CNBB之间。此外，在列选择电路32a中，NMOS晶体管NS11、NS21的源极漏极路径被耦合在第四位线对BT3、BB3与公共位线对CBT、CBB之间。NMOS晶体管NS31、NS41的源极漏极路径被耦合在第三位线对BT2、BB2与公共辅助线对CNBT、CNBB之间。
写入电路4和读出电路5的配置与结合第一实施例所描述的配置相同，并且不再过多描述。
当根据第二实施例的半导体存储器器件1a中的行选择信号XA处于低电平时，字线WLn被激活以选择存储器单元MC01(MC10)。同时，当行选择信号XA处于高电平时，字线WLm被激活以选择存储器单元MC00(MC11)。此外，当行选择信号XA处于低电平并且列选择信号YA0处于高电平时，列选择电路31a将位线对BT0/BB0耦合到公共位线对CBT/CBB，并且将位线对BT1/BB1耦合到公共辅助线对CNBT/CNBB。当行选择信号XA处于高电平并且Y地址信号YA0处于高电平时，列选择电路31a相反地将位线对BT1/BB1耦合到公共位线对CBT/CBB并且将位线对BT0/BB0耦合到公共辅助线对CNBT/CNBB。
如上所述，当存储器单元MC01被选择时，BT0/BB0用作位线对，并且BT1/BB1用作负偏压生成电容布线对。相比之下，当存储器单元MC00被选择时，BT1/BB1用作位线对，并且BT0/BB0用作辅助线对，该辅助线对用作负偏压生成电容布线对。
当行选择信号XA处于低电平并且列选择信号YA1处于高电平时，列选择电路32a将位线对BT2/BB2耦合到公共位线对CBT/CBB，并且将位线对BT3/BB3耦合到公共辅助线对CNBT/CNBB。当行选择信号XA处于高电平并且列选择信号YA1处于高电平时，列选择电路32a相反地将位线对BT3/BB3耦合到公共位线对CBT/CBB并且将位线对BT2/BB2耦合到公共辅助线对CNBT/CNBB。
如上所述，当存储器单元MC11被选择时，BT2/BB2用作位线对，并且BT3/BB3用作辅助线对，该辅助线对用作负偏压生成电容布线对。相比之下，当存储器单元MC10被选择时，BT3/BB3用作位线对，并且BT2/BB2用作辅助线对，该辅助线对用作负偏压生成电容布线对。
图4是图示根据第二实施例的半导体存储器器件的操作的时序图。主要操作与图示了第一实施例中的操作的图2的时序图所描绘的操作相同。在从时间T0到时间T5的时段期间，即，当行选择信号XA处于低电平时，BT0/BB0用作位线对，并且BT1/BB1用作辅助线对(NBT0、NBB0)，该辅助线对用作负偏压生成电容布线对。同时，在从时间T6到时间T11的时段期间，即，当行选择信号XA处于高电平时，BT1/BB1用作位线对，并且BT0/BB0用作辅助线对(NBT0、NBB0)，该辅助线对用作负偏压生成电容布线对。
首先，时钟信号CLOCK在时间T0上升。假定时钟信号CLOCK的上升被用作用于在时间T1将行选择信号XA置于低电平并且将字线WLn激活到高电平的触发器。还假定列选择信号YA[1：0]中的YA0同时被激活到高电平。此外，写入使能信号WE被激活到高电平，使得位线对BT0/BB0被选择并且驱动。
假定数据输入端子DI处的输入数据Di处于低电平。在该实例中，写入驱动器电路WRD将位线BT0驱动到低电平。也就是说，写入驱动器电路WRD中的PMOS晶体管PT1截止，并且NMOS晶体管NT1和NT3导通。因此，位线BT0从预充电电平(高电平)被转变或驱动到低电平，诸如地电位VSS。同时，写入驱动器电路WRD中的PMOS晶体管PT2导通，并且NMOS晶体管NT2和NT4截止。因此，位线BB0保持在预充电电平(高电平)。
在经过预定时间段之后，即在时间T2，负偏压辅助信号NBST被激活到高电平。这立即截止写入驱动器电路WRD中的NMOS晶体管NT3，其将位线对驱动到低电平。因此，NMOS晶体管NT1的源极节点与地电位VSS去耦合。结果，被驱动到低电平的位线BT0被置于高阻抗(高Z)状态或浮置状态中。
在写入辅助电路NBC0中的延迟电路DL1引入固定延迟之后，作为负偏压生成电容布线的辅助线(位线BT1)在时间T3从高电平被驱动到低电平。辅助线(位线BB1)保持在高电平。当输入数据Di当前处于低电平时，辅助线(BT1)被驱动到低电平。BT0与BT1之间的寄生电容C0进一步将处于高Z状态的位线BT0的电压从诸如地电位VSS等低电平朝向负偏压(-V)降低。这使得数据被写入存储器单元MC01中。在时间T4，负偏压辅助信号NBST被去激活到低电平，使得位线BT0被转变到低电平，诸如地电位VSS。此外，辅助线(位线BT1)被预充电到预充电电平，诸如高电平。此外，在时间T5，写入使能信号WE被去激活到低电平，并且位线对BT0/BB0由预充电电路21预充电到预充电电平，诸如高电平。此外，行选择信号XA、字线WLn和列选择信号YA0也被去激活并且转变到初始状态，诸如低电平。
在时间T6，时钟信号CLOCK上升。假定时钟信号CLOCK的上升被用作用于在时间T7将行选择信号XA置于高电平并且将字线WLm激活到高电平的触发器。还假定列选择信号YA[1：0]中的YA0同时被激活到高电平。此外，写入使能信号WE被激活到高电平，使得位线对BT1/BB1被选择并且驱动。
假定数据输入端子DI处的输入数据Di处于低电平。在该实例中，写入驱动器电路WRD将位线BT1驱动到低电平。也就是说，写入驱动器电路WRD中的PMOS晶体管PT1截止，并且NMOS晶体管NT1和NT3导通。因此，位线BT1从预充电电平(高电平)被转变或驱动到低电平，诸如地电位VSS。同时，写入驱动器电路WRD中的PMOS晶体管PT2导通，并且NMOS晶体管NT2和NT4截止。因此，位线BB1保持在预充电电平(高电平)。
在经过预定时间段之后，即在时间T8，负偏压辅助信号NBST被激活到高电平。这立即截止写入驱动器电路WRD中的NMOS晶体管NT3，其将位线对驱动到低电平。因此，NMOS晶体管NT1的源极节点与地电位VSS去耦合。结果，被驱动到低电平的位线BT01被置于高阻抗(高Z)状态或浮置状态中。
在写入辅助电路NBC0中的延迟电路DL1引入固定延迟之后，作为负偏压生成电容布线的辅助线(位线BT0)在时间T9从高电平被驱动到低电平。辅助线(位线BB0)保持在高电平。当输入数据Di当前被置于低电平时，辅助线(BT1)被驱动到低电平。BT0与BT1之间的寄生电容C0进一步将处于高Z状态的位线BT1的电压从诸如地电位VSS等低电平朝向负电位或负偏压(-V)降低。这使得数据被写入存储器单元MC01中。在时间T10，负偏压辅助信号NBST被去激活到低电平，使得位线BT1被转变到低电平，诸如地电位VSS。此外，辅助线(位线BT0)被预充电到预充电电平，诸如高电平。此外，在时间T10，写入使能信号WE被去激活到低电平，并且位线对BT1/BB1由预充电电路21预充电到预充电电平，诸如高电平。此外，行选择信号XA、字线WLm和列选择信号YA0也被去激活并且转变到初始状态，诸如低电平。
当输入数据Di处于高电平，列选择信号YA0处于高电平，并且行选择信号XA处于低电平时，位线BB0由于输入数据Di的高电平而被驱动到低电平，并且位线BB1作为辅助线被处理并且被驱动到低电平。当输入数据Di处于高电平，列选择信号YA0处于高电平，并且行选择信号XA处于高电平时，位线BB1由于输入数据Di的高电平而被驱动到低电平，并且位线BB0作为辅助线被处理并且被驱动到低电平。
除了由第一实施例提供的有益效果之外，第二实施例还提供以下有益效果。
1)通过划分每个存储器单元列中的位线来提供第一位线对和第二位线对。第一位线对和第二位线对被用作位线对或负偏压生成电容布线对(辅助线对)。这减小了半导体存储器器件的总面积。
2)参考上面在1)中所描述的有益效果，与根据第一实施例的半导体存储器器件相比，被耦合到第一位线对或第二位线对的存储器单元的数目被减少到例如1/2。由于存储器单元耦合到第一位线对或第二位线对，这减小了寄生电容。因此，可以增加位线对或负偏压生成电容布线对(辅助线对)的电位变化的速度。这使得可以提高写入和读取的速度。
(示例性布局配置1)
图5是图示根据第二实施例的半导体存储器器件的示例性布局配置的图。图5图示了半导体存储器器件的半导体衬底SUB的示例性布局配置。在图5中，附图标记15表示第一存储器阵列，并且附图标记17表示第二存储器阵列。第一存储器阵列15包括被耦合到位线对BT1、BB1或BT3、BB3的多个存储器单元(MC00、MC10)。第二存储器阵列17包括被耦合到位线对BT0、BB0或BT2、BB2的多个存储器单元(MC01、MC11)。参考图6所示的阱分接区域16被设置在第一存储器阵列15与第二存储器阵列17之间。附图标记18表示其中设置有图3中所描绘的写入电路4和读出电路5的输入/输出区域。
图6是图示图5中所描绘的半导体存储器器件的示例性布局的图。图6图示了包括图5中所描绘的半导体存储器器件的位线对BT1、BB1、BT0、BB0的半导体衬底SUB上的一个存储器单元列的示例性布局配置。
图6中所描绘的第一存储器阵列15例示了其中被耦合到位线对BT1、BB1的四个存储器单元被竖直布置的概念性存储器单元布局配置。同时，图6中所描绘的第二存储器阵列17例示了其中被耦合到位线对BT0、BB0的四个存储器单元被竖直布置的概念性存储器单元布局配置。阱分接区域16被设置在第一存储器阵列15与第二存储器阵列17之间。在本示例中，第二存储器阵列17被设置在阱分接区域16与输入/输出区域18之间。也就是说，第一存储器阵列15、阱分接区域16、第二存储器阵列17和输入/输出区域18以所述顺序被设置在半导体衬底SUB的表面上。
在第一存储器阵列15和第二存储器阵列17中，附图标记9表示N型或P型杂质引入层，附图标记10表示栅极，并且附图标记11表示接触部分。附图标记12A例示了被耦合到字线WLm和位线对BT1、BB1的一个存储器单元，诸如图3和图5中所描绘的存储器单元MC00。附图标记12B例示了被耦合到字线WLn和位线对BT0、BB0的一个存储器单元，诸如图3和图5中所描绘的存储器单元MC11。
在存储器单元12A中，传输NMOS晶体管Tr0、Tr1各自包括形成在P型阱区域P阱中的N型杂质引入层9和栅极10。存储器单元12A的反相器电路IV0、IV1各自包括NMOS晶体管和PMOS晶体管。NMOS晶体管包括形成在P型阱区域P阱中的N型杂质引入层9和栅极10。PMOS晶体管包括形成在N型阱区域N阱中的P型杂质引入层9和栅极10。也就是说，存储器单元12A是具有六个晶体管的单端口存储器单元。在第一存储器阵列15中，附图标记13表示成对的位线BB1所耦合到的耦合部分(节点)的杂质引入层，并且附图标记14表示成对的位线BT1所耦合到的耦合部分(节点)的杂质引入层。附图标记13和14表示其中源极和漏极在上部和下部存储器单元中被共享的杂质引入层。字线WLm通过接触部分11被耦合到传输NMOS晶体管Tr0、Tr1的栅极。尽管字线也被耦合到第一存储器阵列15中的其他存储器，但是这样的字线在图6中未被描绘以便避免复杂的绘图。关于第一存储器阵列15的MCK部分，描绘了存储器单元中所包括的晶体管之间的更详细的耦合关系。
在存储器单元12B中，传输NMOS晶体管Tr0、Tr1各自包括形成在P型阱区域P阱中的N型杂质引入层9和栅极10。存储器单元12B的反相器电路IV0、IV1各自包括NMOS晶体管和PMOS晶体管。NMOS晶体管包括形成在P型阱区域P阱中的N型杂质引入层9和栅极10。PMOS晶体管包括形成在N型阱区域N阱中的P型杂质引入层9和栅极10。也就是说，存储器单元12B是具有六个晶体管的单端口存储器单元。在第二存储器阵列17中，附图标记13表示成对的位线BB0所耦合到的耦合部分(节点)的杂质引入层，并且附图标记14表示成对的位线BT0所耦合到的耦合部分(节点)的杂质引入层。附图标记13和14表示其中在上部和下部存储器单元中共享源极/漏极的杂质引入层。字线WLn通过接触部分11被耦合到传输NMOS晶体管Tr0、Tr1的栅极。尽管字线也被耦合到第二存储器阵列17中的其他存储器，但是这样的字线在图6中未被描绘，以便避免复杂的绘图。
提供阱分接区域(馈电区域)16以将诸如地电位VSS等第二参考电位馈送到形成有存储器单元12A、12B的NMOS晶体管的两个P型阱区域P阱，并且将诸如电源电位VDD等第一参考电位馈送到形成有存储器单元12A、12B的PMOS晶体管的N型阱区域N阱。阱分接区域16设置有被提供地电位VSS的电源布线L1、以及被提供电源电位VDD的电源布线L2。电源布线L1通过供电部分S1、S2被耦合到两个P型阱区域P阱。电源布线L2通过供电部分S3被耦合到N型阱区域N阱。如图所示，N型阱区域N阱被设置在两个P型阱区域P阱之间。
如上所述，不共享源极/漏极(13、14)，该源极/漏极(13、14)被耦合到针对具有阱分接区域16位于其间的存储器单元12A、12B的位线对。因此，第一存储器阵列15和第二存储器阵列17可以被设置为分离位线对BT0、BB0和位线对BT1、BB1。
(示例性布局配置2)
图7是图示根据第二实施例的半导体存储器器件的另一示例性布局配置的图。图5和图6表示阱分接区16被设置在第一存储器阵列15与第二存储器阵列17之间。同时，图7表示输入/输出区域18代替阱分接区域16而被设置在半导体衬底SUB上的第一存储器阵列15与第二存储器阵列17之间。输入/输出区域18包括图3中所描绘的写入电路4和读出电路5，与图6的情况一样。
在这种情况下，从设置有输入/输出区域18的部分中去除了N型阱区域N阱和两个P型阱区域P阱。也就是说，输入/输出区域18被设置在第一存储器阵列15与第二存储器阵列17之间。因此，第一存储器阵列15的N型阱区域N阱和两个P型阱区域P阱与第二存储器阵列17的N型阱区域N阱和两个P型阱区域P阱分离。
即使采用图7所示的布局配置，也不共享被耦合到针对具有输入/输出区域18位于其间的存储器单元12A、12B的位线对的源极/漏极(13、14)，与图6的情况一样。因此，第一存储器阵列15和第二存储器阵列17可以被设置为分离位线对BT0、BB0和位线对BT1、BB1。
第三实施例
图8是图示根据本发明的第三实施例的半导体存储器器件的图。作为SRAM的图8所示的半导体存储器器件1b被配置为使得四个单端口存储器单元被用作一个布局单元，并且可以在个体存储器单元的基础上在位线对与负偏压生成电容布线对之间进行切换。
存储器单元22被耦合到字线WL3和位线对BT1、BB0。存储器单元23被耦合到字线WL2和位线对BT1、BB1。存储器单元24被耦合到字线WL1和位线对BT0、BB1。存储器单元25被耦合到字线WL0和位线对BT0、BB0。存储器单元22、23、24、25具有与图1和图3中所描绘的存储器单元MC00、MC01相同的配置。
存储器单元22和存储器单元23共享位线BT1。存储器单元23和存储器单元24共享位线BB1。存储器单元24和存储器单元25共享位线BT0。存储器单元22和存储器单元25共享位线BB0。也就是说，上部存储器单元和下部存储器单元交替地共享位线BT1、BT0、BB1、BB0。因此，在所得到的布局中，存储器单元类似地以四个单元的周期被耦合。相应地，一个存储器单元列配置有作为一个布局单元而被处理的四个单元。也就是说，虽然图8仅描绘了要由列选择信号YA0选择的第一存储器列，但是通过提供要由列选择信号YA1选择的第二存储器列，具有第一和第二存储器列的半导体存储器器件可以如图1和图3中所描绘地来配置。
当字线(WL0-WL3)由第一金属布线层形成时，位线对(BT0、BB0、BT1、BB1)由第二金属布线层在与字线(WL0-WL3)交叉的方向上形成。当位线对(BT0、BB0、BT1、BB1)由第一金属布线层形成时，字线(WL0-WL3)由第二金属布线层在与位线对(BT0、BB0、BT1、BB1)交叉的方向上形成。
同样，在第三实施例中，位线BT0和BT1彼此平行地延伸，并且位线BB0和BB1彼此平行地延伸，如第二实施例的情况。类似地，位线BT2和BT3彼此平行地延伸，并且位线BB2和BB3彼此平行地延伸。尽管未在图8中被描绘，但是位线BT0与位线BT1之间存在寄生电容C0，并且位线BB0与位线BB1之间存在寄生电容C1。
附图标记26表示对位线对BT1、BB1、BT0、BB0进行预充电的预充电电路。预充电电路26具有与图3中所描绘的预充电电路2a(21a、22a)相同的配置。因此，不会冗余地描述预充电电路26的配置。
附图标记27表示列选择器电路。列选择器电路27选择性地将位线对BT1、BB1、BT0、BB0耦合到公共位线对CBT、CBB和公共辅助线对CNBT、CNBB。公共位线对CBT、CBB和公共辅助线对CNBT、CNBB被耦合到图1或图3中所描绘的写入电路4(写入驱动器电路WRD和写入辅助电路NBC0、NBC1)。然而，图8未描绘写入电路4(写入驱动器电路WRD以及第一写入辅助电路NBC0和第二写入辅助电路NBC1)。
列选择器电路27包括选择晶体管NS1、NS2和选择晶体管NS3、NS4。选择晶体管NS1、NS2将位线对BT0、BB0耦合到公共位线对CBT、CBB。选择晶体管NS3、NS4将位线对BT1、BB1耦合到公共辅助线对CNBT、CNBB。选择晶体管NS1、NS2、NS3、NS4的公共栅极被耦合到反相器电路IVS4的输出，反相器电路IVS4的输出被耦合到NAND电路NAS1的输出，NAND电路NAS1接收列选择信号YA[0]和行选择信号XA[0]。
列选择器电路27还包括选择晶体管NS11、NS21和选择晶体管NS31、NS41。选择晶体管NS11、NS21将位线对BT1、BB1耦合到公共位线对CBT、CBB。选择晶体管NS31、NS41将位线对BT0、BB0耦合到公共辅助线对CNBT、CNBB。选择晶体管NS11、NS21、NS31、NS41的公共栅极被耦合到反相器电路IVS5的输出，反相器电路IVS5的输出被耦合到NAND电路NAS2的输出，NAND电路NAS2接收列选择信号YA[0]和行选择信号XA[2]。
列选择器电路27还包括选择晶体管NS12、NS42和选择晶体管NS32、NS22。选择晶体管NS12、NS42将位线对BT0、BB1耦合到公共位线对CBT、CBB。选择晶体管NS32、NS22将位线对BT1、BB0耦合到公共辅助线对CNBT、CNBB。选择晶体管NS12、NS22、NS32、NS42的公共栅极被耦合到反相器电路IVS6的输出，反相器电路IVS6的输出被耦合到NAND电路NAS3的输出，NAND电路NAS3接收列选择信号YA[0]和行选择信号XA[1]。
列选择器电路27附加地包括选择晶体管NS33、NS23和选择晶体管NS13、NS43。选择晶体管NS33、NS23将位线对BT1、BB0耦合到公共位线对CBT、CBB。选择晶体管NS13、NS43将位线对BT0、BB1耦合到公共辅助线对CNBT、CNBB。选择晶体管NS13、NS23、NS33、NS43的公共栅极被耦合到反相器电路IVS7的输出，反相器电路IVS7的输出被耦合到NAND电路NAS4的输出，NAND电路NAS4接收列选择信号YA[0]和行选择信号XA[3]。
因此，当行选择信号XA[3]被激活以选择存储器单元22时，列选择器电路27将BT1/BB0耦合到公共位线对CBT/CBB并且将BT0/BB1耦合到公共辅助线对CNBT/CNBB。类似地，对于存储器单元23，列选择器电路27将BT1/BB1耦合到公共位线对CBT/CBB并且将BT0/BB0耦合到公共辅助线对CNBT/CNBB。对于存储器单元24、25，列选择器电路27将被耦合到存储器单元24的位线对BT0/BB1耦合到公共位线对CBT/CBB，并且将未经耦合的位线对BT1/BB0耦合到公共线对CNBT/CNBB。
图9是图示根据第三实施例的半导体存储器器件的一个存储器单元列的布局的图。如图9所示，半导体存储器器件1b的一个存储器单元列被配置为使得存储器单元22-25作为一个布局单元被处理，以图示其中示例性地设置有两个布局单元的示例性配置。第一布局单元包括四个存储器单元22、23、24、25。第二布局单元包括四个存储器单元22_1、23_1、24_1、25_1。
在图9中，附图标记9表示N型或P型杂质引入层，附图标记10表示栅极，并且附图标记11表示接触部分，与图9的情况一样。附图标记13表示位线BB0或BB1所耦合到的耦合部分(节点)的杂质引入层。附图标记14表示位线BT0或BT1所耦合到的耦合部分(节点)的杂质引入层。附图标记13和14表示其中源极/漏极由上部和下部存储器单元共享的杂质引入层。
如参考图8所解释的，存储器单元22、23、24、25如下面所描述的被配置。存储器单元22被耦合到字线WL3和位线对BT1、BB0。存储器单元23被耦合到字线WL2和位线对BT1、BB1。存储器单元24被耦合到字线WL1和位线对BT0、BB1。存储器单元25被耦合到字线WL0和位线对BT0、BB0。
存储器单元22_1、23_1、24_1、25_1如下面所描述的被配置。存储器单元22_1被耦合到字线WL7和位线对BT1、BB0。存储器单元23_1被耦合到字线WL6和位线对BT1、BB1。存储器单元24_1被耦合到字线WL5和位线对BT0、BB1。存储器单元25_1被耦合到字线WL4和位线对BT0、BB0。
参考图9，当字线(WL0-WL7)由第一金属布线层形成时，位线对(BT0、BB0、BT1、BB1)由第二金属布线层在与字线(WL0-WL7)交叉的方向上形成。当位线对(BT0、BB0、BT1、BB1)由第一金属布线层形成时，字线(WL0-WL7)由第二金属布线层在与位线对(BT0、BB0、BT1、BB1)交叉的方向上形成。
如图8和图9所示，第三实施例使用行选择信号XA[0]-XA[3]从四个存储器单元中选择一个存储器单元，甚至在共享源极/漏极的单个存储器垫内。然后根据要被选择的存储器单元切换位线对耦合，使得未被耦合到要被选择的存储器单元的位线对可以被用作负偏压生成电容布线对(辅助线对)。
第四实施例
图10是图示根据本发明的第四实施例的半导体存储器器件的图。作为SRAM的根据第四实施例的半导体存储器器件1c包括作为存储器单元的双端口存储器单元(MC00、MC01、MC02、MC03)。每个双端口存储器单元(MC00、MC01、MC02、MC03)是具有八个晶体管的8T SRAM存储器单元(8T DP-SRAM单元)。
双端口存储器单元(MC00、MC01、MC02、MC03)各自包括A端口和B端口。A端口用作第一输入/输出部分或第一端口。B端口用作第二输入/输出部分或第二端口。如图10中的存储器单元MC01所例示的，双端口存储器单元(MC00、MC01、MC02、MC03)各自包括A端口传输NMOS晶体管Tr0A、Tr1A；B端口传输NMOS晶体管Tr0B、Tr1B；第一反相器电路IV0和第二反相器电路IV1。第一反相器电路IV0和第二反相器电路IV1被配置为使得它们的输入和输出彼此交叉耦合以形成用于存储信息的触发器。第一反相器电路IV0和第二反相器电路IV1各自由PMOS晶体管和NMOS晶体管形成。
在存储器单元MC01中，传输NMOS晶体管Tr0A的源极漏极路径被耦合在作为A端口位线对(ABT0、ABB0)中的一个位线的位线ABT0与第一反相器电路IV0的输入或第二反相电路IV1的输出之间。传输NMOS晶体管Tr0A的栅极电极被耦合到A端口字线AWLn+1。传输NMOS晶体管Tr1A的源极漏极路径被耦合在作为位线对(ABT0、ABB0)中的另一位线的位线ABB0与第一反相器电路IV0的输出或第二反相器电路IV1的输入之间。传输NMOS晶体管Tr1A的栅极电极被耦合到A端口字线AWLn+1。
在存储器单元MC01中，传输NMOS晶体管Tr0B的源极漏极路径被耦合在作为B端口位线对(BBT1、BBB1)中的一个位线的位线BBT1与第一反相器电路IV0的输入或第二反相电路IV1的输出之间。传输NMOS晶体管Tr0B的栅极电极被耦合到B端口字线BWLn+1。传输NMOS晶体管Tr1B的源极漏极路径被耦合在作为B端口位线对(BBT1、BBB1)中的另一位线的位线BBB1与第一反相器电路IV0的输出或第二反相器电路IV1的输入之间。传输NMOS晶体管Tr1B的栅极电极被耦合到B端口字线BWLn+1。
参考图10，存储器单元MC00被耦合到A端口字线AWLn、B端口字线BWLn、A端口位线对(第一位线对)ABT0、ABB0和B端口位线对(第三位线对)BBT0、BBB0。
存储器单元MC01被耦合到A端口字线AWLn+1、B端口字线BWLn+1、A端口位线对(第一位线对)ABT0、ABB0和B端口位线对(第四位线对)BBT1、BBB1。
存储器单元MC02被耦合到A端口字线AWLn+2、B端口字线BWLn+2、A端口位线对(第二位线对)ABT1、ABB1和B端口位线对(第四位线对)BBT1、BBB1。
存储器单元MC03被耦合到A端口字线AWLn+3、B端口字线BWLn+3、A端口位线对(第二位线对)ABT1、ABB1和B端口位线对(第三位线对)BBT0、BBB0。
位线对(第一位线对)ABT0、ABB0和位线对(第二位线对)ABT1、ABB1彼此平行地延伸。由于位线ABT0和位线ABT1彼此平行地延伸，所以位线ABT0与位线ABT1之间存在寄生电容。此外，由于位线ABB0和位线ABB1彼此平行地延伸，所以位线ABB0与位线ABB1之间存在寄生电容。位线对(第三位线对)BBT0、BBB0和位线对(第四位线对)BBT1、BBB1彼此平行地延伸。由于位线BBT0和位线BBT1彼此平行地延伸，所以位线BBT0与位线BBT1之间存在寄生电容。此外，由于位线BBB0和位线BBB1彼此平行地延伸，所以位线BBB0与位线BBB1之间存在寄生电容。
用于B端口的控制电路36被耦合到B端口位线对BBT0、BBB0、BBT1、BBB1。用于A端口的控制电路被耦合到A端口位线对ABT0、ABB0、ABT1、ABB1。用于B端口的控制电路36和用于A端口的控制电路37可以各自通过使用预充电电路2a、列选择电路3a、写入电路4(写入驱动器电路WRD以及第一写入辅助电路NBC0和第二写入辅助电路NBC1)和读出电路5来配置，如图3所示。用于A端口的控制电路37中所包括的预充电电路2a、列选择电路3a和写入电路4(写入驱动器电路WRD以及第一写入辅助电路NBC0和第二写入辅助电路NBC1)可以被视为第一预充电电路2a、第一列选择电路3a和第一写入电路4(第一写入驱动器电路WRD以及第一写入辅助电路NBC0和第二写入辅助电路NBC1)。用于B端口的控制电路36中所包括的预充电电路2a、列选择电路3a和写入电路4(写入驱动器电路WRD和写入辅助电路NBC0、NBC1)可以被视为第二预充电电路2a、第二列选择电路3a和第二写入电路4(第二写入驱动器电路WRD以及第三写入辅助电路NBC0和第四写入辅助电路NBC1)。
参考图10，当存储器单元MC00的A端口字线AWLn被选择为将数据从A端口位线对ABT0、ABB0写入存储器单元MC00时，位线对ABT1、ABB1用作负偏压生成电容布线对(辅助线对)。当存储器单元MC00的B端口字线BWLn被选择为将数据从B端口位线对BBT0、BBB0写入存储器单元MC00时，位线对BBT1、BBB1用作负偏压生成电容布线对。
当存储器单元MC01的A端口字线AWLn+1被选择为将数据从A端口位线对ABT0、ABB0写入存储器单元MC01时，位线对ABT1、ABB1用作负偏压生成电容布线对。当存储器单元MC01的B端口字线BWLn+1被选择为将数据从B端口位线对BBT1、BBB1写入存储器单元MC01时，位线对BBT0、BBB0用作负偏压生成电容布线对。
当存储器单元MC02的A端口字线AWLn+2被选择为将数据从A端口位线对ABT1、ABB1写入存储器单元MC02时，位线对ABT0、ABB0用作负偏压生成电容布线对。当存储器单元MC02的B端口字线BWLn+2被选择为将数据从B端口位线对BBT1、BBB1写入存储器单元MC02时，位线对BBT0、BBB0用作负偏压生成电容布线对。
当存储器单元MC03的A端口字线AWLn+3被选择为将数据从A端口位线对ABT1、ABB1写入存储器单元MC03时，位线对ABT0、ABB0用作负偏压生成电容布线对。当存储器单元MC03的B端口字线BWLn+3被选择为将数据从B端口位线对BBT0、BBB0写入存储器单元MC03时，位线对BBT1、BBB1用作负偏压生成电容布线对。
当字线(AWLn至AWLn+3、BWLn至BWLn+3)由第一金属布线层形成时，位线对(ABT0、ABB0、ABT1、ABB1、BBT0、BBB0、BBT1、BBB1)由第二金属布线层在与字线(AWLn至AWLn+3、BWLn至BWLn+3)交叉的方向上形成。当位线对(BT0、BB0、BT1、BB1)由第一金属布线层形成时，字线(AWLn至AWLn+3、BWLn至BWLn+3)由第二金属布线层在与位线对(ABT0、ABB0、ABT1、ABB1、BBT0、BBB0、BBT1、BBB1)交叉的方向上形成。
图11是图示根据第四实施例的半导体存储器器件中所使用的双端口存储器单元的示例性布局的图。图11图示了图10中所描绘的四个双端口存储器单元(MC00、MC01、MC02、MC03)的布局。在图11中，附图标记28表示N型或P型杂质引入层，附图标记29表示栅极，并且附图标记30表示触点。附图标记31表示一个存储器单元的布局。附图标记32和33表示A端口位线对ABT0、ABB0、ABT1、ABB1所耦合到的节点。附图标记34和35表示B端口位线对BBT0、BBB0、BBT1、BBB1所耦合到的节点。关于存储器单元MC00部分，描绘了双端口存储器单元中所包括的晶体管之间的更详细的耦合关系。
第四实施例中所使用的存储器单元是双端口存储器单元，其不同于结合第一、第二和第三实施例所描述的6T SP-SRAM单元。在双端口存储器单元中，由真位线(“true bitline”)(ABT0、ABT1、BBT0、BBT1)和条位线(“bar bit line”)(ABB0、ABB1、BBB0、BBB1)在相同方向上共享源极/漏极。因此，可以在单个存储器垫内以两个单元为单位进行行地址改变。
图12是图示根据第四实施例的半导体存储器器件的A端口侧的电路配置的图。图12描绘了要由列选择信号YA0选择的第一存储器列和要由列选择信号YA1选择的第二存储器列。第一存储器列包括双端口存储器单元MC00、MC01，其被描绘为代表。第二存储器列包括双端口存储器单元MC10、MC11，其被描绘为代表。
存储器单元MC00(MC10)被耦合到A端口字线AWLn、B端口字线BWLn、A端口位线对ABT0、ABB0和B端口位线对BBT0、BBB0。
存储器单元MC01(MC11)被耦合到A端口字线AWLn+1、B端口字线BWLn+1、A端口位线对ABT1、ABB1和B端口位线对BBT1、BBB1。
预充电电路2a(21a、22a)被耦合到A端口位线对ABT0、ABB0、ABT1、ABB1，以便对A端口位线对ABT0、ABB0、ABT1、ABB1进行预充电。预充电电路2a(21a)由列选择信号YA[1：0]中的YA0控制，并且预充电电路2a(22a)由列选择信号YA[1：0]中的YA1控制。预充电电路2a(21a、22a)的电路配置与预充电电路2a(21a)的电路配置相同，并且不再赘述。
列选择电路3a(31a)根据列选择信号YA[1：0]中的YA0的选择电平和行选择信号AXA的信号电平将用于A端口的第一位线对ABT0、ABB0和用于A端口的第二位线对ABT1、ABB1耦合到写入电路4。列选择电路3a(32a)根据列选择信号YA[1：0]中的YA1的选择电平和行选择信号AXA的信号电平将用于A端口的第一位线对ABT0、ABB0和用于A端口的第二位线对ABT1、ABB1耦合到写入电路4。列选择电路3a(31a、32a)的电路配置和操作与图3中所描绘的列选择电路3a(31a)的电路配置和操作相同，并且不再赘述。
写入电路4包括写入驱动器电路WRD和写入辅助电路NBC0、NBC1。写入驱动器电路WRD将被提供给A端口数据输入端子DAI的数据提供给通过公共位线CBT、CBB而被选择的位线对(ABT0和ABB0或ABT1和ABB1)。写入辅助电路NBC0、NBC1通过公共辅助线对CNBT、CNBB被耦合到与所选择的位线对平行地延伸的未经选择的位线对(ABT1和ABB1或ABT0和ABB0)。提供写入辅助电路NBC0、NBC1，使得平行于作为所选择的位线对中的一个位线并且基于数据输入端子DAI而被置于低电平的一个位线(ABT0、ABB0、ABT1或ABB1)延伸的未经选择的位线(ABT1、ABB1、ABT0或ABB0)的电位从第一参考电位VDD被改变为第二参考电位VSS。写入电路4(写入驱动器电路WRD和写入辅助电路NBC0、NBC1)的电路配置和操作与图3中所描绘的写入电路4(写入驱动器电路WRD和写入辅助电路NBC0、NBC1)的电路配置和操作相同，并且不再赘述。
读出电路5被耦合到公共位线对CBT、CBB，通过由列选择信号YA[1：0]选择的位线对(ABT0和ABB0或ABT1和ABB1)和公共位线对CBT、CBB接收由字线(AWLn或AWLn+1)选择的存储器单元的数据，放大所接收的数据，并且将放大的数据输出到数据输出端子DAO。
当参考A端口侧电路配置时，本领域技术人员很容易理解根据第四实施例的半导体存储器器件的B端口侧电路配置。因此，省略了B端口侧电路配置的图示和说明。
即使当使用双端口存储器单元时，第四实施例也可以使用未被使用的位线对作为辅助线对。因此，第四实施例提供了与第一、第二和第三实施例相同的有益效果。
(应用示例)
图13是图示根据应用示例的半导体器件的配置的框图。图13描绘了作为半导体器件IC的示例的微计算机。作为如单晶硅等单个半导体芯片100的半导体器件IC包括中央处理单元CPU、易失性半导体存储器器件SRAM、诸如闪存等非易失性存储器器件NVM、外围电路PERI、接口电路I/F和互连这些器件的数据总线BUS。易失性半导体存储器器件SRAM被用作用于存储中央处理单元CPU的临时数据的存储区域。非易失性存储器件NVM被用作用于存储将由中央处理单元CPU执行的控制程序的存储区域。
结合第一、第二、第三或第四实施例所描述的半导体存储器器件1、1a、1b、1c、1d中的一个或多个可以被用作易失性半导体存储器器件SRAM。
结合第三实施例所描述的行选择信号XA[0]-XA[3]是易失性半导体存储器器件SRAM中的内部地址信号。要从中央处理单元CPU被输出的地址信号可以由例如行选择信号的两个低阶位形成，该行选择信号是指示易失性半导体存储器器件SRAM的地址信号。
虽然已经在特定实施例方面详细描述了其发明人所设想的本发明，但是本发明不限于前述实施例和示例。本领域技术人员应当理解，在不脱离本发明的精神和范围的情况下，可以进行各种修改。
Claims (18)
1.一种半导体存储器器件，包括：
多个字线；
多个位线对；
多个存储器单元，所述多个存储器单元以使得一个存储器单元被耦合到一个字线和一个位线对的方式被耦合到所述字线和所述位线对；
多个辅助线对，所述多个辅助线对以使得一个辅助线对平行于一个位线对延伸的方式平行于所述位线对延伸；
写入驱动器电路；
写入辅助电路；以及
选择电路，所述选择电路根据选择信号将从所述位线对中选择的一个位线对耦合到所述写入驱动器电路，并且将平行于所选择的位线对延伸的相关联的辅助线对耦合到所述写入辅助电路。
2.根据权利要求1所述的半导体存储器器件，
其中所述写入驱动器电路根据输入数据使所选择的位线对的一个位线从高电平转变到低电平，并且
其中所述写入辅助电路使所述相关联的辅助线对的一个辅助线从高电平转变到低电平，所述相关联的辅助线对的所述一个辅助线与被置于所述低电平的所述一个位线相关联地被设置。
3.根据权利要求2所述的半导体存储器器件，
其中当所述一个辅助线从所述高电平被转变到所述低电平时，被转变到所述低电平的所述一个位线被置于高阻抗状态中，并且
其中根据所述一个辅助线从所述高电平到所述低电平的转变，所述一个位线从所述低电平转变到负电位。
4.一种半导体存储器器件，包括：
第一存储器单元；
第二存储器单元；
第一位线对，所述第一位线对被耦合到所述第一存储器单元；
第二位线对，所述第二位线对被耦合到所述第二存储器单元、并且被设置为平行于所述第一位线对延伸；
写入驱动器电路；
写入辅助电路；以及
选择电路，
其中根据选择信号，所述选择电路或者将所述第一位线对耦合到所述写入驱动器电路、并且将所述第二位线对耦合到所述写入辅助电路，或者将所述第二位线对耦合到所述写入驱动器电路、并且将所述第一位线对耦合到所述写入辅助电路。
5.根据权利要求4所述的半导体存储器器件，
其中所述写入驱动器电路根据输入数据使所述第一位线对的一个位线从高电平转变到低电平，并且
其中所述写入辅助电路使所述第二位线对的一个位线从高电平转变到低电平，所述第二位线对的所述一个位线与所述第一位线对的所述一个位线相关联地被设置，所述第一位线对的所述一个位线被置于所述低电平。
6.根据权利要求5所述的半导体存储器器件，
其中当所述第二位线对的所述一个位线从所述高电平被转变到所述低电平时，被转变到所述低电平的所述一个位线被置于高阻抗状态中，并且
其中根据所述第二位线对的所述一个位线从所述高电平到所述低电平的转变，所述第一位线对的所述一个位线从所述低电平转变到负电位。
7.根据权利要求4所述的半导体存储器器件，
其中所述写入驱动器电路根据输入数据使所述第二位线对的一个位线从高电平转变到低电平，并且
其中所述写入辅助电路使所述第一位线对的一个位线从高电平转变到低电平，所述第一位线对的所述一个位线与所述第二位线对的所述一个位线相关联地被设置，所述第二位线对的所述一个位线被置于所述低电平。
8.根据权利要求7所述的半导体存储器器件，
其中当所述第一位线对的所述一个位线从所述高电平被转变到所述低电平时，所述第二位线对的所述一个位线被置于高阻抗状态中，所述第二位线对的所述一个位线被置于所述低电平，并且
其中根据所述第一位线对的所述一个位线从所述高电平到所述低电平的转变，所述第二位线对的所述一个位线从所述低电平转变到负电位。
9.根据权利要求4所述的半导体存储器器件，还包括：
半导体衬底；
其中所述半导体衬底的表面包括N型阱区和两个P型阱区，所述N型阱区被设置在所述两个P型阱区之间，
其中所述第一存储器单元和所述第二存储器单元被形成在所述两个P型阱区和所述N型阱区中，并且
其中所述半导体衬底的所述表面包括用于所述两个P型阱区和所述N型阱区的馈电区，所述馈电区被设置在形成所述第一存储器单元的区域与形成所述第二存储器单元的区域之间。
10.根据权利要求4所述的半导体存储器器件，还包括：
半导体衬底，
其中所述半导体衬底的表面包括形成所述第一存储器单元的区域、形成所述第二存储器单元的区域、和输入/输出区域，并且
其中所述输入/输出区域被设置在形成所述第一存储器单元的所述区域与形成所述第二存储器单元的所述区域之间。
11.根据权利要求4所述的半导体存储器器件，还包括：
第三存储器单元；以及
第四存储器单元，
其中所述第一位线对包括一个位线和另一位线，
其中所述第二位线对包括一个位线和另一位线，
其中所述第三存储器单元被耦合到所述第一位线对的所述一个位线和所述第二位线对的所述另一位线，
其中所述第四存储器单元耦合到所述第二位线对的所述一个位线和所述第一位线对的所述另一位线，并且
其中根据所述选择信号，所述选择电路或者将所述第一位线对的所述一个位线和所述第二位线对的所述另一位线耦合到所述写入驱动器电路、并且将所述第二位线对的所述一个位线和所述第一位线对的所述另一位线耦合到所述写入辅助电路，或者将所述第二位线对的所述一个位线和所述第一位线对的所述另一位线耦合到所述写入驱动器电路、并且将所述第一位线对的所述一个位线和所述第二位线的所述另一位线耦合到所述写入辅助电路。
12.根据权利要求11所述的半导体存储器器件，
其中所述第一存储器单元、所述第二存储器单元、所述第三存储器单元和所述第四存储器单元按照所述第一存储器单元、所述第三存储器单元、所述第二存储器单元、所述第四存储器单元的顺序被设置，
其中所述第一存储器单元与所述第二位线对的所述另一位线之间的耦合部分、以及所述第三存储器单元与所述第一位线对的所述一个位线之间的耦合部分由一个杂质引入层形成，
其中所述第三存储器单元与所述第二位线对的所述另一位线之间的耦合部分、以及所述第二存储器单元与所述第二位线对的所述另一位线之间的耦合部分由一个杂质引入层形成，并且
其中所述第二存储器单元与所述第二位线对的所述一个位线之间的耦合部分、以及所述第四存储器单元与所述第二位线对的所述一个位线之间的耦合部分由一个杂质引入层形成。
13.一种半导体存储器器件，包括：
第一存储器单元和第二存储器单元，所述第一存储器单元和所述第二存储器单元各自包括第一端口和第二端口；
第一位线对，所述第一位线对被耦合到所述第一存储器单元的所述第一端口；
第二位线对，所述第二位线对被耦合到所述第二存储器单元的所述第一端口、并且被设置为平行于所述第一位线对延伸；
第三位线对，所述第三位线对被耦合到所述第一存储器单元的所述第二端口；
第四位线对，所述第四位线对被耦合到所述第二存储器单元的所述第二端口、并且被设置为平行于所述第三位线对延伸；
第一写入电路；以及
第一选择电路，
其中所述第一写入电路包括：
写入驱动器电路；以及
写入辅助电路，并且
其中根据选择电路，所述第一选择电路或者将所述第一位线对耦合到所述第一写入电路的所述写入驱动器电路、并且将所述第二位线对耦合到所述第一写入电路的所述写入辅助电路，或者将所述第二位线对耦合到所述第一写入电路的所述写入驱动器电路、并且将所述第一位线对耦合到所述第一写入电路的所述写入辅助电路。
14.根据权利要求13所述的半导体存储器器件，还包括：
第二写入电路；以及
第二选择电路，
其中所述第二写入电路包括：
写入驱动器电路；以及
写入辅助电路，
其中根据选择电路，所述第二选择电路或者将所述第三位线对耦合到所述第二写入电路的所述写入驱动器电路、并且将所述第四位线对耦合到所述第二写入电路的所述写入辅助电路，或者将所述第四位线对耦合到所述第二写入电路的所述写入驱动器电路、并且将所述第三位线对耦合到所述第二写入电路的所述写入辅助电路。
15.根据权利要求13的半导体存储器器件，
其中所述第一写入电路的所述写入驱动器电路根据输入数据使所述第一位线对的一个位线从高电平转变到低电平，并且
其中所述第一写入电路的所述写入辅助电路使所述第二位线对的一个位线从高电平转变到低电平，所述第二位线对的所述一个位线与所述第一位线对的所述一个位线相关联地被设置，所述第一位线对的所述一个位线被置于所述低电平。
16.根据权利要求15所述的半导体存储器器件，
其中当所述第二位线对的所述一个位线从所述高电平被转变到所述低电平时，被转变到所述低电平的所述一个位线被置于高阻抗状态中，并且
其中根据所述第二位线对的所述一个位线从所述高电平到所述低电平的转变，所述第一位线对的所述一个位线从所述低电平转变到负电位。
17.根据权利要求13的半导体存储器器件，
其中所述第一写入电路的所述写入驱动器电路根据输入数据使所述第二位线对的一个位线从高电平转变到低电平，并且
其中所述第一写入电路的所述写入辅助电路使所述第一位线对的一个位线从高电平转变到低电平，所述第一位线对的所述一个位线与所述第二位线对的所述一个位线相关联地被设置，所述第二位线对的所述一个位线被置于所述低电平。
18.根据权利要求17的半导体存储器器件，
其中当所述第一位线对的所述一个位线从所述高电平被转变到所述低电平时，被转变到所述低电平的所述一个位线被置于高阻抗状态中，并且
其中根据所述第一位线对的所述一个位线从所述高电平到所述低电平的转变，所述第二位线对的所述一个位线从所述低电平转变到负电位。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017243989A JP6896597B2 (ja) | 2017-12-20 | 2017-12-20 | 半導体記憶装置 |
| JP2017-243989 | 2017-12-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN110021321A true CN110021321A (zh) | 2019-07-16 |
Family
ID=66814635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811551957.XA Pending CN110021321A (zh) | 2017-12-20 | 2018-12-18 | 半导体存储器器件 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10706917B2 (zh) |
| JP (1) | JP6896597B2 (zh) |
| CN (1) | CN110021321A (zh) |
| TW (1) | TWI782152B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11404115B2 (en) * | 2020-10-30 | 2022-08-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory with write assist scheme |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1200544A (zh) * | 1997-05-27 | 1998-12-02 | 日本电气株式会社 | 一种高效替换备用存储单元阵列的半导体器件 |
| CN1233057A (zh) * | 1998-04-23 | 1999-10-27 | 日本电气株式会社 | 半导体存储器 |
| US20060034133A1 (en) * | 2002-11-08 | 2006-02-16 | Hitachi, Ltd. | Semiconductor memory |
| US7379347B1 (en) * | 2006-11-30 | 2008-05-27 | Arm Limited | Memory device and method for performing write operations in such a memory device |
| JP2008140458A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体記憶装置 |
| CN101388242A (zh) * | 2007-09-13 | 2009-03-18 | 恩益禧电子股份有限公司 | 包含反噪声发生器的半导体存储器件及其控制方法 |
| JP2010165791A (ja) * | 2009-01-14 | 2010-07-29 | Seiko Epson Corp | 半導体集積回路 |
| US20140056057A1 (en) * | 2012-08-21 | 2014-02-27 | Fujitsu Semiconductor Limited | Semiconductor memory device and method for controlling semiconductor memory device |
| CN104952482A (zh) * | 2014-03-25 | 2015-09-30 | 瑞萨电子株式会社 | 半导体存储器件 |
| US20160181255A1 (en) * | 2013-08-06 | 2016-06-23 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| CN106328192A (zh) * | 2015-06-30 | 2017-01-11 | 展讯通信（上海）有限公司 | 自动触发的负电压位线写辅助sram电路及方法 |
| CN106558336A (zh) * | 2015-09-30 | 2017-04-05 | 展讯通信（上海）有限公司 | 用于sram电路的负电压位线补偿电路及其工作方法 |
| CN107093452A (zh) * | 2010-12-29 | 2017-08-25 | 三星电子株式会社 | 包括写辅助电路的sram和操作该sram的方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952911B2 (en) | 2008-04-29 | 2011-05-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM cell array structure |
| JP5867092B2 (ja) * | 2012-01-10 | 2016-02-24 | 株式会社ソシオネクスト | 半導体記憶装置及びその書き込み方法 |
| JP5870843B2 (ja) * | 2012-05-23 | 2016-03-01 | 株式会社ソシオネクスト | 半導体記憶装置 |
| US9627038B2 (en) * | 2013-03-15 | 2017-04-18 | Intel Corporation | Multiport memory cell having improved density area |
| US10236055B1 (en) * | 2014-12-12 | 2019-03-19 | Altera Corporation | Memory element write-assist circuitry with dummy bit lines |
| US10049709B2 (en) * | 2015-12-31 | 2018-08-14 | Arm Limited | Port modes for use with memory |
| KR102268704B1 (ko) * | 2017-04-11 | 2021-06-28 | 삼성전자주식회사 | 쓰기 보조 회로를 포함하는 메모리 장치 |
-
2017
- 2017-12-20 JP JP2017243989A patent/JP6896597B2/ja active Active
-
2018
- 2018-10-31 US US16/176,299 patent/US10706917B2/en active Active
- 2018-12-10 TW TW107144267A patent/TWI782152B/zh active
- 2018-12-18 CN CN201811551957.XA patent/CN110021321A/zh active Pending
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1200544A (zh) * | 1997-05-27 | 1998-12-02 | 日本电气株式会社 | 一种高效替换备用存储单元阵列的半导体器件 |
| CN1233057A (zh) * | 1998-04-23 | 1999-10-27 | 日本电气株式会社 | 半导体存储器 |
| US20060034133A1 (en) * | 2002-11-08 | 2006-02-16 | Hitachi, Ltd. | Semiconductor memory |
| US7379347B1 (en) * | 2006-11-30 | 2008-05-27 | Arm Limited | Memory device and method for performing write operations in such a memory device |
| JP2008140458A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体記憶装置 |
| CN101388242A (zh) * | 2007-09-13 | 2009-03-18 | 恩益禧电子股份有限公司 | 包含反噪声发生器的半导体存储器件及其控制方法 |
| JP2010165791A (ja) * | 2009-01-14 | 2010-07-29 | Seiko Epson Corp | 半導体集積回路 |
| CN107093452A (zh) * | 2010-12-29 | 2017-08-25 | 三星电子株式会社 | 包括写辅助电路的sram和操作该sram的方法 |
| US20140056057A1 (en) * | 2012-08-21 | 2014-02-27 | Fujitsu Semiconductor Limited | Semiconductor memory device and method for controlling semiconductor memory device |
| US20160181255A1 (en) * | 2013-08-06 | 2016-06-23 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| CN104952482A (zh) * | 2014-03-25 | 2015-09-30 | 瑞萨电子株式会社 | 半导体存储器件 |
| US20150279454A1 (en) * | 2014-03-25 | 2015-10-01 | Renesas Electronics Corporation | Semiconductor storage device |
| CN106328192A (zh) * | 2015-06-30 | 2017-01-11 | 展讯通信（上海）有限公司 | 自动触发的负电压位线写辅助sram电路及方法 |
| CN106558336A (zh) * | 2015-09-30 | 2017-04-05 | 展讯通信（上海）有限公司 | 用于sram电路的负电压位线补偿电路及其工作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US10706917B2 (en) | 2020-07-07 |
| JP6896597B2 (ja) | 2021-06-30 |
| TW201937496A (zh) | 2019-09-16 |
| US20190189197A1 (en) | 2019-06-20 |
| JP2019109954A (ja) | 2019-07-04 |
| TWI782152B (zh) | 2022-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8605478B2 (en) | Semiconductor device | |
| US5724291A (en) | Semiconductor memory device with reduced chip area | |
| US5473576A (en) | Dynamic random access memory device with low-power consumption column selector | |
| US8873307B2 (en) | Semiconductor device | |
| TWI512727B (zh) | 不具開關電晶體之差動感測放大器 | |
| US8400855B2 (en) | Semiconductor device | |
| US7280384B2 (en) | Semiconductor memory device | |
| JP2001291389A (ja) | 半導体集積回路 | |
| US6768692B2 (en) | Multiple subarray DRAM having a single shared sense amplifier | |
| US7006396B2 (en) | Semiconductor memory device and precharge control method | |
| US6816416B2 (en) | Memory device having reduced layout area | |
| JP4490514B2 (ja) | 強誘電体メモリ | |
| JP5306084B2 (ja) | 半導体記憶装置 | |
| TWI585777B (zh) | 非揮發性半導體儲存裝置 | |
| US7336553B2 (en) | Enhanced sensing in a hierarchical memory architecture | |
| CN110021321A (zh) | 半导体存储器器件 | |
| KR100769492B1 (ko) | 반도체 집적 회로 | |
| JP5688870B2 (ja) | 半導体記憶装置 | |
| US9412425B2 (en) | Device and method for improving reading speed of memory | |
| US6137715A (en) | Static random access memory with rewriting circuit | |
| JP2004171742A (ja) | 半導体装置 | |
| TWI235378B (en) | Semiconductor memory device with selectively connectable segmented bit line member and method of driving the same | |
| JPH11283370A (ja) | カラム選択回路 | |
| US7869250B2 (en) | ROM semiconductor integrated circuit device having a plurality of common source lines | |
| JP3540777B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |