TWI420536B - 具有改進的讀取穩定性之記憶體胞 - Google Patents

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Description

具有改進的讀取穩定性之記憶體胞
本申請案主張申請於2004年12月30日之美國暫時申請案號60/640,587之優先權，其所揭露內容在此一併被列入參考。
本發明係關於記憶體裝置，而且特別關於在讀取運作期間具有改進的穩定性之一靜態記憶體胞結構。
當積體電路技術被提昇時，靜態記憶體胞的穩定性成為影響可信賴記憶體陣列設計的主要因素，包含例如靜態隨機存取記憶體(SRAM)陣列。多數的靜態記憶體胞係採用如圖1所顯示的習知6－電晶體(6－T)架構。當記憶體胞排列提供一緊密結構，6－T記憶體胞具有許多缺點，特別其無潛力隨著整體技術的進步而縮放，部分是由於穩定性問題，這問題則隨著積體電路製程尺寸縮小而愈惡化。
通常，無論何時記憶體胞的內部節點之儲存電壓受到干擾，則產生穩定性問題。在顯示於圖1的標準6－T記憶體胞的情形中，當連接至具有儲存邏輯狀態“0”的一內部節點(例如，節點N2)之一存取電晶體(例如，104)，以邏輯狀態“1”之一相對應位元線(例如，114)的加以啟動時，穩定性問題通常將產生。當此現象發生時，內部節點(例如，節點N2)將提升至高於接地電壓，這將會非故意地轉變此記憶體胞的邏輯狀態。此種情形可由於記憶體胞的讀取運作而發生。
當製程技術被提昇時，製程引起的變異以及基本變異來源(例如，摻雜物變動對於臨限電壓(threshold voltage)的影響等等)可導致已知晶圓的巨大臨限電壓變異。此臨限電壓散佈效應(threshold voltage scatter effect)實質上擴大6－T記憶體胞內的干擾電壓(disturb voltage)，這會導致使用6－T記憶體胞的SRAM陣列產生穩定性失效的現象。供應電壓的提昇藉由降低記憶體胞的雜訊餘裕(noise margin)而進一步降低穩定性。現存解決方法嘗試指出穩定性問題，通常包含對於6－T記憶體胞本身的細微改良(例如，改良電晶體尺寸、臨限電壓設計、增加記憶體胞尺寸等)，或者對於記憶體陣列的細微改良(例如，增加供應電壓)，亦或增加穩定性餘裕(stability margin)。然而，這些技術通常包含明顯的記憶體胞穩定性與效能之間的交換，但是不足以應付未來的製程技術。
因此，需要一種具有改進的讀取穩定性之靜態記憶體胞結構，其未遭受與習知記憶體胞結構相關的上述一或多個缺點。
根據前述所需，在一說明的實施例中，本發明係為一種改進的記憶體胞結構，藉由改變記憶體胞的讀取機制，而幾乎消除讀取運作期間記憶體胞的干擾。改進的記憶體胞內之儲存元件在讀取運作期間，實質上與相對應的字元線(wOrd line)或位元線(bit line)為電性絕緣。本發明的記憶體胞結構係極適用於SRAM陣列。
根據本發明一方面，使用於記憶體陣列的記憶體胞包含用於儲存記憶體胞的一邏輯狀態的一儲存元件、一寫入電路及一讀取電路。此寫入電路係選擇性將該儲存元件的一第一節點連接至記憶體陣列中的第一寫入位元線，以回應供選擇性寫入此記憶體胞的邏輯狀態之一寫入訊號。讀取電路包含連接至儲存元件之一實質高阻抗輸入節點，以及可連接至此記憶體陣列的一讀取位元線之一輸出節點，此讀取電路被配置，以在輸出節點產生一輸出訊號，此輸出節點代表該儲存元件的邏輯狀態，以回應施加於此讀取電路的一讀取訊號。記憶體胞被配置，以致在記憶體胞的讀取運作期間，寫入電路是失能狀態(disabled)，以至於在讀取運作期間實質上隔絕儲存元件與第一及第二寫入位元線。相對於寫入電路及/或讀取電路中的至少一電晶體裝置之一強度(strength)，儲存元件中的至少一電晶體裝置之一強度係為分離地最佳化的。
根據本發明另一方面，一積體電路包含一或多個記憶體胞，至少一個已知記憶體胞包含用於儲存記憶體胞的邏輯狀態的一儲存元件、一寫入電路及一讀取電路。寫入電路係可配置為供選擇性將儲存元件的第一節點連接至記憶體陣列的第一寫入位元線，而且選擇性將儲存元件的第二節點連接至記憶體陣列的第二寫入位元線，以回應供選擇性寫入此記憶體胞的邏輯狀態之一寫入訊號。讀取電路包含連接至儲存元件之一實質高阻抗輸入節點，以及可連接至此記憶體陣列的一讀取位元線之一輸出節點，此讀取電路被配置，以在輸出節點產生一輸出訊號，此輸出節點代表該儲存元件的邏輯狀態，以回應施加於此讀取電路的一讀取訊號。記憶體胞被配置，以致在記憶體胞的讀取運作期間，寫入電路是失能狀態(disabled)，以至於在讀取運作期間實質上隔絕儲存元件與第一及第二寫入位元線。相對於寫入電路及/或讀取電路中的至少一電晶體裝置之一強度(strength)，儲存元件中的至少一電晶體裝置之一強度係為分離地最佳化的。
本發明的這些及其他目的、特徵與優點將在下列說明實施例的詳細說明變得較顯而易見，這些內容係與伴隨的圖式一起被理解。
本發明在此將被描述於一說明的靜態記憶體胞適於供使用在例如一SRAM陣列中的內容。然而，本發明不侷限於此種或任何特殊的記憶體胞結構。更確切地說，本發明更廣泛適用於有助益地消除一記憶體胞內的干擾之技術，因此改善一讀取運作期間記憶體胞的穩定性。本發明的記憶體胞可使用標準積體電路(IC)製程技術輕易地加以製造，例如互補金氧半導體(CMOS)製程。因此，記憶體胞的製造成本相較於標準靜態記憶體胞的製造成本並未明顯增加。
圖1係一概略圖，用於說明一標準6－T記憶體胞100。6－T記憶體胞100包含一靜態儲存元件102，其經由一對存取電晶體104與106選擇性地分別連接至位元線(BL)112與114，每個存取電晶體具有一汲極接點(D)、一源極接點(S)、及一閘極接點(G)。明確地說，存取電晶體104的汲極接點係連接至靜態儲存元件102的第一內部節點N1，而且存取電晶體104的源極接點係連接至位元線112。同樣地，存取電晶體106的汲極接點係連接至靜態儲存元件102的第二內部節點N2，而且存取電晶體106的源極接點係連接至位元線114。存取電晶體104與106係藉由一字元線訊號所控制，而且該字元線訊號由一相對應字元線(WL)116所傳遞，並且該字元線116係連接至存取電晶體104與106的閘極接點。存取電晶體104與106通常是N－通道金氧半導體(NMOS)裝置。靜態儲存元件102通常包含連接的第一與第二反向器108與110，第一反向器108的一輸出端在節點N1連接至第二反向器110的一輸入端，而第二反向器110的一輸出端在節點N2連接至第一反向器108的一輸入端。每個反向器通常包含在習知反向器安排中連接的P型金氧半導體(PMOS)裝置與N型金氧半導體(NMOS)裝置。
應該瞭解的是，因為金氧半導體(MOS)裝置本來就是對稱的並且是雙向(bi－directional)的，所以MOS裝置的源極與汲極指定的分派實質上是任意的。因此，源極接點與汲極接點通常在此可分別被視為第一與第二源極/汲極接點，其中文中的名詞“源極/汲極”係指出一源極接點或一汲極接點。
在記憶體胞100的讀取運作期間，存取電晶體104與106藉由字元線116的主動字元線訊號(例如，VDD)而致能，而且位元線112與114之邏輯狀態均為“1”(例如，VDD)。開啟存取電晶體104與106係產生一實質低電阻(例如，約數十歐姆)的電氣通道，其分別通過靜態儲存元件102的內部節點N1與N2以及位元線112與114之間的電晶體。如上所述，無論何時靜態儲存元件102的內部節點N1與N2的儲存電壓受到干擾時，穩定性問題通常會發生。在標準6－T記憶體胞中，當已知存取電晶體(例如，106)連接至具有儲存邏輯狀態“0”(例如接地)的一節點(例如，節點N2)，此電晶體以邏輯狀態“1”顯示於相對應的位元線(例如，位元線114)時，可能引起穩定性問題。在此情形中，內部節點經由相對應的存取電晶體被提升至接地電壓，這將會不經意地轉變記憶體胞的邏輯狀態。
圖2是係一概略圖，根據本發明一實施例，用於說明例示的8－電晶體(8－T)記憶體胞200，這有效消除讀取運作期間記憶體胞的干擾。雖然記憶體胞不侷限於SRAM陣列應用，但此例示的8－T記憶體胞200特別適用於SRAM陣列。再者，在此敘述的本發明之技術不侷限於此所顯示的特定的記憶體胞電路安排。
例示的8－T記憶體胞200包含一靜態儲存元件202，分別經由第一與第二寫入存取電路228與230，選擇性地連接至第一與第二寫入位元線(WBL)204與206。在本發明較佳實施例中，寫入存取電路228與230分別包含NMOS存取電晶體214與216，然而替代的連接電路也相同地被列入考慮。明確地說，電晶體214的源極接點係連接至寫入位元線204，而且電晶體214的汲極接點係連接至靜態儲存元件202的第一內部節點N1。同樣地，電晶體216的源極接點係連接至寫入位元線206，而且電晶體216的汲極接點係連接至靜態儲存元件202的第二內部節點N2。存取電晶體214與216的閘極接點係連接至用於傳送一寫入訊號的相對應寫入字元線(WWL)210。存取電晶體214與216選擇性地將儲存元件202連接至寫入位元線204與206，以回應寫入訊號。第一與第二寫入存取電路228與230可被執行為一單一寫入電路。應被瞭解的是，根據本發明一替代的實施例，記憶體胞200可以一單端(single－ended)方式使用，而其中單一寫入位元線(例如，206)與相對應的存取電晶體(例如，216)可被使用。
靜態儲存元件202較佳包含第一與第二反向器218與220分別地被配置，以致於第一反向器218的一輸出端在節點N2連接至第二反向器220的一輸入端，且第二反向器220的一輸出端在節點N1連接至第一反向器218的一輸入端。每個反向器218，220包含以習知反向器安排而連接的PMOS裝置與NMOS裝置(未顯示)。當描述於圖2的4－電晶體儲存元件安排係提供一實質上小型的電路結構，則供實施靜態儲存元件202的替代連接電路配置也同樣地被列入考慮，這些為熟習此技藝者所瞭解。
除了記憶體胞200的寫入位元線204與206係分別取代記憶體胞100的位元線112與114，而且記憶體胞200的寫入字元線210係取代記憶體胞100的字元線116外，包含存取電晶體214與216以及靜態儲存元件202的電路安排，係相似於圖1所示的6－T記憶體胞配置。應明瞭的是，記憶體胞200的寫入運作期間，記憶體胞的基本運作實質上與寫入一標準6－T記憶體胞是相同的。明確地說，存取電晶體214與216藉由寫入字元線210的主動寫入訊號而被致能，而且寫入位元線204與206可以習知方式被用來寫入記憶體胞的邏輯狀態。因此，本發明技術主要針對記憶體胞200的讀取運作，這些將在下文中詳細討論。
為消除讀取運作期間記憶體胞200的干擾，記憶體胞較佳地被配置，以使得靜態儲存元件202與記憶體陣列的任何位元線或字元線相互電氣絕緣，其中記憶體胞200可被施用。為達成此目的，例示的記憶體胞200包含連接至相對應的讀取位元線(RBL)212與讀取字元線(RWL)208的一讀取電路226，其用於選擇性地啟動讀取電路。應明瞭的是，根據本發明的其他實施例，讀取位元線212可與一寫入位元線(例如，206)連接在一起。雖然可能對記憶體胞的速度影響達一定程度，然而此安排可有效降低記憶體陣列中所需要的位元線數目。讀取電路226較佳地包含在堆疊安排中分別連接的第一與第二NMOS電晶體222與224。明確地說，第一電晶體222的汲極接點連接至讀取位元線212，第一電晶體222的源極接點係連接至第二電晶體224的一汲極接點，而且電晶體224的一源極接點係接地或其他參考源極。電晶體222的一閘極接點係連接至讀取字元線208，而且形成讀取電路226的一第一輸入端，而且電晶體224的一閘極接點係連接至儲存元件202的內部節點N2，並形成讀取電路的一第二輸入端。
根據本發明一說明的實施例，當讀取電路226的第一輸入端與第二輸入端被致能時(例如，VDD)，讀取電路226被配置，以使得一實質低電阻(例如，約數十歐姆)電氣通道形成在第一電晶體222的汲極接點與第二電晶體224的源極接點之間。應瞭解的是，替代的讀取電路可同樣地被使用於記憶體胞200中，這些為熟習此技藝者所熟知的。
當讀取記憶體胞200時，一主動讀取訊號(例如，VDD)被施加至相對應的讀取字元線208，因此開啟讀取電路226中的電晶體222。當邏輯狀態“1”儲存在節點N2時，讀取電路226的電晶體224是呈現導通狀態的(turned on)，因此當相對應的讀取位元線212透過電晶體222與224被提升為高於接地電壓，此接地電壓係介於讀取位元線與接地端之間，則產生一電氣通道以及允許電流流動。同樣地，當邏輯狀態“0”儲存在節點N2時，電晶體224是呈現斷開狀態的(turned off)，而介於讀取位元線212與接地端間的電氣通道則是切斷狀態的，因此防止電流在讀取位元線212與接地端間流動。連接至讀取位元線212的感應放大器或替代的感應電路，較佳用於偵測讀取位元線212的電壓及/或電流差異，而且使得此差異與記憶體胞200的邏輯狀態相等。
讀取運作期間，在寫入運作期間為致能狀態的存取電晶體214與216係為失能狀態(disabled)，例如施加邏輯狀態“0”至相對應的寫入字元線210。在讀取運作期間使存取電晶體214與216成為失能狀態，以將靜態儲存元件202與相對應的寫入位元線204與206相互電氣絕緣。再者，因為電晶體224的閘極接點係連接至儲存元件202的節點N2，其具有相關的實質的高阻抗(例如，大於1 megohm)，所以在讀取與寫入運作期間，內部節點N2實質上與讀取位元線212為電氣絕緣狀態。根據本發明配置，例示的記憶體胞200提供一讀取該記憶體胞的機制，此記憶體胞有利於從用於寫入該記憶體胞的機制解耦(decoupled)。此記憶體安排也允許雙埠(dual－port)運作，其中同時的讀取與寫入運作可被實施在記憶體陣列的不同記憶體胞中。
如上所述，在讀取運作期間，一感應放大器通常連接至一位元線，這相對應於正被讀取的記憶體胞。在圖1所描述的標準6－T記憶體胞100的情形中，其使用位元線112與114，一差動(例如，雙端式[double－ended])感應放大器是必要元件。差動感應放大器非常依賴對稱性，並且對於IC製程的變異具高度敏感度，例如臨限電壓失配(threshold voltage mismatch)，因此必須仔細設計以將這類變異的效應減至最低。因此，通常差動感應放大器需要較複雜而且較健缺全的一電路結構。相較之下，圖2所示的例示8－T記憶體胞200在讀取運作期間可使用一單一的讀取位元線212，而且因此可與單端式(signle－ended)感應放大器連接使用。因為單端式感應放大器通常在電路拓撲上較不複雜，而且相較於差動感應放大器來說，對於IC製程變異較具有容忍度，所以單端式感應放大器是優先使用的。
至少兩個交互相關因素影響記憶體胞的穩定性，亦即讀取穩定性與雜訊餘裕(noise margin)。直觀地，讀取穩定性係關於在讀取運作期間，存取記憶體胞時，如何將記憶體儲存的數值反向(例如，干擾)。另一方面，特別在記憶體胞運作的待命模式(standby mode)期間，記憶體胞的靜態雜訊餘裕(SNM)可定義為用於轉換記憶體胞的邏輯狀態所需要的最小直流(DC)雜訊電壓。影響記憶體胞的整體穩定性之主要因素是讀取穩定性。靜態雜訊餘裕藉由產生一相對應於已知記憶體胞的蝶形曲線(butterfly curve)而更容易被視覺化。蝶形曲線藉由描繪記憶體胞對於製程的變異、電壓及/或溫度(PVT)條件之轉換特性而產生。經由實施例，可實施蒙地卡羅分析法(Monte Carlo Analysis)以取得記憶體胞的靜態雜訊餘裕的分佈情況。
圖3A與3B是分別描述顯示於圖1的6－T記憶體胞100與顯示於圖2的8－T記憶體胞200的靜態雜訊餘裕之圖式代表。如圖3A所顯示，6－T記憶體胞100的蝶形曲線包含兩條曲線302與304，分別代表兩反向器108與110的轉換特性(如圖1)，而且兩反向器在最不穩定的條件下相互重疊。同樣地，如圖3B所顯示，8－T記憶體胞200的蝶形曲線包含兩條曲線308與310，分別代表兩反向器218與220的轉換特性(如圖2)，而且兩反向器在最不穩定的條件下相互重疊。通常，對於一已知的蝶形曲線，兩條曲線包圍的面積愈大(例如，302與304)，這可稱為蝶形曲線的“眼睛”，記憶體胞的穩定性愈大。靜態雜訊餘裕可定義為在“眼睛”內部可繪出的最大正方形之一側邊。
如圖3A與圖3B所顯示，本發明的例示8－T記憶體胞200達到一雜訊餘裕(noise margin)，大於6－T記憶體胞100的雜訊餘裕之兩倍。靜態雜訊餘裕的改善可能歸因於8－T記憶體胞200中，存取電晶體214與216在讀取運作期間被關閉，因此可消除干擾。8－T記憶體胞200的配置可容忍明顯較大的臨限電壓散佈(threshold voltage scatter)，因此有利於可進步至更積極的IC製程技術，其中可預期增加的臨限電壓變異及/或較低的供應電壓(例如，VDD)。
關於8－T記憶體胞200與6－T記憶體胞100的設計相互比較，8－T記憶體胞200通常佔用IC中較多面積(例如，大約多於30%)，至少部分是由於包含於記憶體胞的附加的讀取電路226與相對應的讀取位元線212以及讀取字元線208，顯示於圖2。當然，交換增加積體電路面積的重要性小於8－T記憶體胞200結構所提供的大量增加之讀取穩定性。再者，依照被使用的記憶體之特定應用，習知6－T記憶體胞設計無明顯改良則不適用。這些改良通常增加6－T記憶體胞的尺寸及/或複雜度。
圖4係一俯視平面圖，說明顯示於圖1的6－T記憶體胞100的一例示IC佈局400。通常，主動區域402與404被繪製成任意形狀。如圖所顯示，NMOS裝置406與408包含在形成靜態儲存元件的反向器410，而且尺寸大約是相對應PMOS裝置412與414的兩倍大，以確保記憶體胞的穩定性。僅藉由比較而沒有損失一般性，圖5係一俯視平面圖，說明顯示於圖2的8－T記憶體胞200的一例示IC佈局500至少一部分。
如圖5所顯示，8－T記憶體胞可由一有效節省面積方式產生，例如藉由延長兩個反向器504之一的閘極電極502，反向器504用於形成6－T記憶體胞佈局的靜態儲存元件，而且隨後增加讀取電路506，這包含兩個堆疊的NMOS電晶體(見圖2)而不需要增加額外接點。8－T記憶體胞佈局500較佳地以滾動方式(例如，上方、下方、左方與右方)而被鏡射設置，以共享鄰近記憶體胞的所有接點。再者，在例示8－T記憶體胞佈局500中，與相對應的PMOS裝置一樣，反向器504中之NMOS裝置508與510的尺寸可被降低至最小尺寸，因為記憶體胞的貝他比(beta ratio)(例如，NMOS拉下元件[pull－down device]與傳遞閘極[pass－gate]存取電晶體的比率)不再需要大約大於2以確定記憶體胞的穩定性。
圖6係為一頂視平面圖，根據本發明另一實施例，描述圖2中所示的8－T記憶體胞200的例示佈局600。由圖式可知，例示記憶體胞佈局600包含複數個主動區域602,604,606,608與610，較佳形成於實質上規則柵格(grating)上，而且每個主動區域較佳具有實質上與各自相同的寬度W。再者，介於任意兩相鄰的主動區域602,604,606,608與610間的間隔較佳是相同的。此佈局技術稱為“直線RX(straight RX)”記憶體胞設計，並且提供記憶體胞增加的縮放度(scalability)，因此改善一堆疊密度，有助於微影製程並且改善裝置的收益，因此降低製造記憶體胞的整體成本。
再度參考圖2，本發明的例示記憶體胞配置中，讀取機制與寫入機制相互分隔開，用於讀取記憶體胞200的電路，即讀取電路226，以及用於寫入記憶體胞200的電路，即寫入存取電路228與230，可相對於儲存元件202以及相對於彼此而被獨立地最佳化。根據本發明一方面，相對於讀取電路226及/或寫入存取電路228與230的一或多個電晶體裝置之強度，儲存元件202的一或多個電晶體裝置之強度被較佳地修改。已知電晶體裝置的強度可被裝置的許多特性所影響，包含裝置臨限電壓、氧化物厚度、及/或裝置的通道寬度長度比(W/L)，但不限於此，而且對於熟習此技藝者是明顯的。
圖7係一概略圖，說明圖2所述的例示8－T記憶體胞200，包含特定的最佳化，其可進一步增強記憶體胞的穩定性。如上所述，例示記憶體胞200的讀取與寫入機制實質上被相互分隔。明確來說，在寫入運作期間，寫入存取電路228與230的存取電晶體214與216分別被致能，而讀取電路226的存取電晶體222與224是失能狀態。同樣地，在讀取運作期間，電晶體222與224被致能，而電晶體214與216是失能狀態。理想情況下，儘可能使得寫入存取電晶體214與216以及讀取電晶體222與224變得強健，而儘可能使儲存元件202的電晶體變得微弱。然而不幸的是，6－T記憶體胞安排中存在著穩定性與效能之間的取捨。
由熟習技藝者所將瞭解，已知MOS裝置的速度通常為裝置的強度之一函數，因此當裝置愈強健，則裝置愈快速。裝置強度通常為以一或更多IC製程特性的函數所控制，包含臨限電壓(Vt )與氧化物厚度(To x )、以及一或多個尺寸特性，但不限於此，例如裝置的通道長度(L)與寬度(W)。通常，可經由減少臨限電壓、減少通道長度、減少氧化層厚度、及/或增加通道寬度，以增加裝置的強度(即速度)。通常，供一已知電晶體裝置，通道的W/L比率是明確的。藉由增加裝置的W/L比率，裝置的強度也可依此而增加。同樣地，可經由增加臨限電壓、增加通道長度、增加氧化層厚度、及/或減少通道寬度，以降低裝置的強度(即速度)。低臨限電壓裝置通常藉由縮小碟形曲線的“眼睛”區域，修改與記憶體胞相關的碟形曲線之形狀。因此，使用低臨限電壓裝置通常導致記憶體胞的較小靜態雜訊餘裕(SNM)。為減低標準6－T記憶體胞的讀取運作期間之干擾效應，所有裝置通常是高臨限電壓裝置，其則顯著地增加記憶體胞的讀取與寫入之延遲現象。
如圖7所顯示，例示8－T記憶體胞200被較佳地配置，以致使寫入存取電晶體214與216以及讀取電晶體222與224儘可能地強健，基本上是由漏電特性及/或佈局區域所限制。如上所述，每個裝置可藉由例如降低臨限電壓、通道長度、或氧化物厚度，及/或減少裝置的通道寬度等等其中之一或多個，而被加強。因為在讀取運作期間的干擾在例示8－T記憶體胞200安排中已被消除，因此增強這些裝置不影響記憶體胞的穩定性。
關於記憶體胞200的靜態儲存元件202，反向器218與220經由儘可能使得電晶體裝置變弱(即變緩慢)而達成最佳化。因為儲存元件202的裝置僅用於儲存記憶體胞200的邏輯狀態，所以使得這些裝置變緩慢對於讀取延遲幾乎沒有影響(因為記憶體胞的邏輯狀態未改變)，並且對於寫入延遲的影響是可忽略的。再者，相較於較強的裝置，較弱的裝置通常具有降低的漏電以及增加的雜訊餘裕，因而降低電源消耗而且改良記憶體胞的穩定性。使用具有高臨限電壓、厚氧化層、較長通道長度、及/或較短通道寬度的裝置，可降低次界限(subthreshold)與閘極漏電，因此相較於習知記憶體胞的設計，可降低記憶體胞的待命電源消耗。此外，具有較長通道的裝置可有效降低線寬(line width)變異的影響，因此降低存在於標準記憶體胞結構的臨限電壓散佈。
應瞭解的是，當本發明的記憶體胞結構用於消除記憶體胞的讀取運作期間之干擾，即如上所述，則在記憶體胞的寫入運作期間，干擾可能會發生，不在此敘述。此問題可在記憶體陣列的較高結構等級中被討論，其中該記憶體胞可藉由例如去除通常包含於記憶體陣列中的行選擇電路(column select circuitry)而被實行。
圖8是一方塊圖，描述具有雙向行選擇電路(2－way column select)的6－T SRAM陣列800。此陣列800包含複數個記憶體胞802，包含記憶體胞804與806、列解碼電路808(經由至少一個相對應的字元線809連接至記憶體胞)、行解碼電路810(經由複數個位元線811與813連接至記憶體胞)、以及複數個差動感應放大器812。此一陣列組織在記憶體胞804與806共享字元線809，記憶體胞804與806包含兩分別的字元，並依賴行解碼電路812選擇兩字元的其中之一。在寫入運作期間，字元中未選擇的記憶體胞遭遇一寫入干擾(write disturbs)，其中字元線已被確立，而且互補位元線(在行選擇運作)則都是在“高”的情況。對於讀取干擾也產生相同情形，而且導致SRAM胞的不穩定性。
根據本發明的技術，如前所述，讀取干擾藉由加入個別讀取電路而在已知記憶體胞中被消除。寫入干擾較佳在記憶體胞陣列的較高結構等級被提及，其中已知記憶體胞可被實施。行選擇功能是寫入干擾的主要來源，已被有效消除，將被描述於下文。
圖9是一方塊圖，描述例示記憶體陣列900，其中本發明的技術被實行。例示記憶體陣列900包含經由至少一字元線914連接至複數個相對應的記憶體胞(包含記憶體胞910與912)之列解碼電路902，與經由複數個位元線916與918連接至相對應的記憶體胞之複數個單端(single－ended)感應放大器904。記憶體胞910與912根據圖2的記憶體胞配置而被實行。使用此記憶體胞配置，因為字元線並不共享在不同字元的記憶體胞，所以消除對於個別的行解碼電路之需要。如圖所示，藉由去除記憶體陣列900的行解碼電路，字元線長度被縮短，以成為已知字元的長度。
當對應於已知記憶體胞的寫入字元線被致能時，連接至該寫入字元線的所有記憶體胞必須在相同時間與相同空間位置被寫入。不使用單一記憶體排(memory bank)的行選擇以在記憶體陣列的不同字元910與912間做選擇，而沿著相同字元線914的字元儲存於不同的記憶體排906與908。組織記憶體陣列於個別的記憶體胞排係消除寫入干擾的可能性，這伴隨消除記憶體胞階層的讀取干擾，而且明顯改善在所有運作條件下的記憶體胞穩定性。熟習此技藝者亦可知列解碼電路902的替代修正可被列入考慮。例如，附加位元可被加入記憶體陣列900使用的一錯誤修正碼(error correction coding,ECC)。供選擇地，外部行解碼或位元選擇選項(bit－select option)可在每個記憶體胞內被使用，以達成行選擇功能。
本發明之記憶體胞及/或SRAM陣列的至少一部分可實行於積體電路中。形成積體電路時，複數個相同的晶粒(die)通常以重複的圖案在半導體晶圓的表面而被製造。每個晶粒包含一在此敘述的裝置，而且可包含其他結構或電路。個別晶粒可從晶圓被切割或切片，隨後經封裝成為一積體電路。熟習此技藝者瞭解如何切割晶圓與封裝晶粒以產生積體電路。積體電路的製造可視為本發明的一部分。
雖然本發明實施例已經參照附屬圖式加以說明，但是應該瞭解本發明不侷限於這些明確的實施例，而且不同改變與改良可由熟習此技藝者達成，而不偏離本發明的範圍。
100．．．6－T記憶體胞
102．．．靜態儲存元件
104．．．存取電晶體
106．．．存取電晶體
108．．．第一反向器
110．．．第二反向器
112．．．位元線
114．．．位元線
116．．．字元線
200．．．8－T記憶體胞
202．．．靜態儲存元件
204．．．第一寫入位元線
206．．．第二寫入位元線
208．．．讀取字元線
210．．．寫入位元線
212．．．讀取位元線
214．．．NMOS存取電晶體
216．．．NMOS存取電晶體
218．．．第一反向器
220．．．第二反向器
與
222．．．NMOS電晶體
224．．．NMOS電晶體
226．．．讀取電路
228．．．第一寫入存取電路
230．．．第二寫入存取電路
400．．．積體電路佈局
402．．．主動區域
404．．．主動區域
406．．．NMOS裝置
408．．．NMOS裝置
410．．．反向器
412．．．PMOS裝置
414．．．PMOS裝置
500．．．8－T記憶體胞佈局
502．．．閘極電極
504．．．反向器
506．．．讀取電路
508．．．NMOS裝置
510．．．NMOS裝置
600．．．8－T記憶體胞佈局
602．．．主動區域
604．．．主動區域
606．．．主動區域
608．．．主動區域
610．．．主動區域
800．．．6－T SRAM矩陣
802．．．記憶體胞
804．．．記憶體胞
806．．．記憶體胞
808．．．列解碼電路
809．．．字元線
810．．．行解碼電路
812．．．差動感應放大器
900．．．記憶體陣列
902．．．列解碼電路
904．．．單端感應放大器
910．．．記憶體胞
912．．．記憶體胞
914．．．字元線
916．．．位元線
918．．．位元線
圖1係一概略圖，顯示使用在標準SRAM陣列的習知6－電晶體靜態記憶體胞；圖2係一概略圖，顯示根據本發明一實施例，適用在一SRAM陣列的例示8－電晶體靜態記憶體胞；圖3A係一圖式代表，描述顯示於圖1的習知靜態記憶體胞中的靜態雜訊餘裕；圖3B係一例示的圖式代表，描述顯示於圖2的靜態記憶體胞中的靜態雜訊餘裕；圖4係一俯視平面圖，描述顯示於圖1的習知靜態記憶體胞的積體電路佈局；圖5係一俯視平面圖，描述根據本發明一實施例，顯示於圖2的靜態記憶體胞的例示積體電路佈局；圖6係一俯視平面圖，描述根據本發明另一實施例，顯示於圖2的靜態記憶體胞的例示積體電路佈局；圖7係根據本發明另一方面，顯示於圖2的例示8－電晶體靜態記憶體胞之概略圖，其中記憶體胞的特定部份選擇性被最佳化以改善效能及/或穩定性；圖8是描述一具有雙向(two－way)行選擇的習知6－T SRAM陣列之方塊圖；以及圖9是描述使用本發明技術的例示記憶體陣列之方塊圖。
500．．．8－T記憶體胞的設計
502．．．閘極電極
504．．．反向器
506．．．讀取電路
508．．．NMOS裝置
510．．．NMOS裝置

Claims (21)

  1. 一種供使用於記憶體陣列中之記憶體胞，該記憶體胞包含：一儲存元件，供儲存該記憶體胞的一邏輯狀態；一寫入電路，係選擇性將該儲存元件的一第一節點連接至該記憶體陣列中的至少一第一寫入位元線，以回應供選擇性寫入該記憶體胞的該邏輯狀態之一寫入訊號；一讀取電路，包含連接至該儲存元件之一實質高阻抗輸入節點，以及可連接至該記憶體陣列的一讀取位元線之一輸出節點，該讀取電路被配置，以在該輸出節點產生一輸出訊號，該輸出節點代表該儲存元件的該邏輯狀態，以回應施加於該讀取電路的一讀取訊號；其中使該寫入電路及該讀取電路的至少一電晶體裝置變得強健，同時另一面使該儲存元件的至少一電晶體裝置變得微弱。
  2. 如請求項1所述之記憶體胞，其中該讀取電路包含一第一與一第二電晶體，該第一電晶體的一第一源極/汲極接點可連接於該讀取位元線，該第一電晶體的一第二源極/汲極接點連接於該第二電晶體的一第一源極/汲極接點，該第二電晶體的一第二源 極/汲極接點連接於一參考電源，該第一電晶體的一閘極接點接收該讀取訊號，以及該第二電晶體的一閘極接點連接至該儲存元件。
  3. 如請求項2所述之記憶體胞，其中該第一與該第二電晶體包含N-通道金氧半導體(N-channel metal-oxide-semiconductor)裝置。
  4. 如請求項1所述之記憶體胞，其中該寫入電路包含一第一電晶體，該第一電晶體的一第一源極/汲極接點連接於該儲存元件之該第一節點，該第一電晶體的一第二源極/汲極接點可連接於該第一寫入位元線，以及該第一電晶體之閘極接點接收該寫入訊號。
  5. 如請求項4所述之記憶體胞，其中該第一電晶體包含一N通道金氧半導體裝置。
  6. 如請求項1所述之記憶體胞，其中該儲存元件包含一第一與一第二反向器，該第一反向器的一輸出端連接該第二反向器的一輸入端，並且該第一反向器的一輸入端連接該第二反向器的一輸出端。
  7. 如請求項1所述之記憶體胞，其中該記憶體胞被配置，以致相對於包含於該儲存元件的電晶體裝置之一強度，包含於該讀取與該寫入電路的電晶體裝置之一強度為較大。
  8. 如請求項1所述之記憶體胞，其中該記憶體胞的一或多個製程參數可被選擇性控制，以便在相對於該儲存元件的一速度下，增加該讀取與該寫入電路的一速度。
  9. 如請求項1所述之記憶體胞，其中該儲存元件包含至少一電晶體裝置，具有相關的一第一臨限電壓，以及至少該讀取電路與該寫入電路其中之一包含至少一電晶體裝置，具有相關的一第二臨限電壓，該第一臨限電壓係大於該第二臨限電壓。
  10. 如請求項1所述之記憶體胞，其中該儲存元件包含至少一電晶體裝置，具有一第一氧化層厚度，以及至少該讀取電路與該寫入電路其中之一包含至少一電晶體裝置，具有一第二氧化層厚度，該第一氧化層厚度係大於該第二氧化層厚度。
  11. 如請求項1所述之記憶體胞，其中該儲存元件包含至少一電晶體裝置，具有一第一通道寬度長度 比(width-to-length ratio)，以及至少該讀取電路與該寫入電路其中之一包含至少一電晶體裝置，具有一第二通道寬度長度比，該第二通道寬度長度比係大於該第一通道寬度長度比。
  12. 如請求項1所述之記憶體胞，其中該記憶體胞包含複數個電晶體裝置，該等電晶體裝置形成於複數個主動區域內，係形成實質上規則的柵格，其中每個主動區域的一寬度相對其他區域實質上是相同的，並且任意兩個鄰近主動區域之間的一間隙實質上是相同的。
  13. 如請求項12所述之記憶體胞，其中對應於該儲存元件、該讀取電路與該寫入電路內的一或多個電晶體裝置之所有閘極電極實質上朝向相同方向。
  14. 如請求項1所述之記憶體胞，其中該寫入電路進一步選擇性地將該儲存元件的一第二節點連接該記憶體陣列內的一第二寫入位元線，以回應用於選擇性寫入該記憶體胞的邏輯狀態之該寫入訊號，該第二節點係為該第一節點的一邏輯互補值。
  15. 如請求項14所述之記憶體胞，其中該寫入電路進一步包含一第二電晶體，該第二電晶體的一第 一源極/汲極接點係連接至該儲存元件之該第二節點，該第二電晶體的一第二源極/汲極接點係可連接於該第二寫入位元線，以及該第二電晶體之一閘極接點係用於接收該寫入訊號。
  16. 如請求項1所述之記憶體胞，其中該讀取電路內的至少一電晶體裝置包含一閘極，係形成為該儲存元件內至少一電晶體裝置的一閘極電極之一延伸部分。
  17. 一種記憶體陣列，包含：複數個記憶體胞；複數個寫入位元線與寫入字組線，該等複數個寫入位元線與寫入字組線連接至該等複數個記憶體胞，以供選擇性寫入對應的該等記憶體胞之至少一者之一邏輯狀態；以及複數個讀取位元線與讀取字組線，該等複數個讀取位元線與讀取字組線連接至該等記憶體胞，以供選擇性讀取對應的該等記憶體胞之至少一者的該邏輯狀態；其中該等記憶體胞之至少一指定者包含：一儲存元件，用於儲存該記憶體胞的一邏輯狀態； 一寫入電路，該寫入電路可配置以選擇性地將該儲存元件的一第一節點連接至該等寫入位元線其中之一，以回應供選擇性寫入該記憶體胞的該邏輯狀態之一寫入訊號；以及一讀取電路，包含連接至該儲存元件之一實質高阻抗輸入節點，以及可連接至該等讀取位元線其中之一的一輸出節點，該讀取電路被配置，以在該輸出節點產生一輸出訊號，該輸出節點代表該儲存元件的該邏輯狀態，以回應施加於連接至該記憶體胞的該讀取字組線其中之一的一讀取訊號；其中使該寫入電路及該讀取電路的至少一電晶體裝置變得強健，同時另一面使該儲存元件的至少一電晶體裝置變得微弱。
  18. 如請求項17所述之記憶體陣列，進一步包含一列解碼電路(row decode circuitry)經由複數個讀取及寫入字組線連接至該等複數個記憶體胞，並且該列解碼電路被配置，以使得當對應於該等記憶體胞中之至少一指定者的該等寫入字組線中之至少一指定者被致能後，連接至該指定寫入字組線的所有記憶體胞實質上在相同時間與相同空間位置作寫入運作。
  19. 如請求項18所述之記憶體陣列，進一步包含 複數個單端(simple-ended)感應放大器，係經由該等複數個讀取與寫入位元線連接至該等複數個記憶體胞，每個感應放大器選擇性讀取對應的該等記憶體胞之至少一者的該邏輯狀態，該列解碼電路之至少一者與該感應放大器被配置，以致可免除行解碼電路(column decode circuitry)的需求。
  20. 如請求項17所述之記憶體陣列，其中該等複數個記憶體胞係被安排進複數個記憶體排(bank)，其中對應於相同寫入字組線的每個記憶體胞係置於不同的記憶體排。
  21. 一種包含至少一記憶體胞的積體電路，該至少一記憶體胞包含：一儲存元件，供儲存該記憶體胞的一邏輯狀態；一寫入電路，係選擇性將該儲存元件的一第一節點連接至該記憶體陣列中的一第一寫入位元線，以回應供選擇性寫入該記憶體胞的該邏輯狀態之一寫入訊號；一讀取電路，包含連接至該儲存元件之一實質高阻抗輸入節點，以及可連接至該記憶體陣列的一讀取位元線之一輸出節點，該讀取電路被配置，以在該輸出節點產生一輸出訊號，該輸出節點代表該 儲存元件的該邏輯狀態，以回應施加於該讀取電路的一讀取訊號；其中使該寫入電路及該讀取電路的至少一電晶體裝置變得強健，同時另一面使該儲存元件的至少一電晶體裝置變得微弱。
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