JP6162107B2 - 二重ストレスライナーを備える非対称スタティックランダムアクセスメモリセル - Google Patents

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Description

本発明は、全般的にソリッドステートメモリの分野に関する。開示される実施形態は更に具体的にはスタティックランダムアクセスメモリ（ＳＲＡＭ）セル及びデバイスに向けられる。
多くの最近の電子デバイス及びシステムは、今や幅広い機能及び有用なアプリケーションを制御及び管理するためにかなりの計算能力を含んでいる。これらの最近のデバイス及びシステムの計算力は典型的に、１つ又は複数のプロセッサ又は「コア」によって提供されている。これらのプロセッサコアは、一般にメモリから実行可能命令を取り出し、メモリから取り出したデジタルデータ上で算術及び論理演算を実行し、演算の結果をメモリに記憶するデジタルコンピュータとして動作する。プロセッサコアによって処理されたデータを取得及び出力するための他の入力及び出力機能が必要に応じて実行される。これらの最近のデバイスの複雑な機能を実行する場合にしばしば付随する大量のデジタルデータを考慮すると、かなりのソリッドステートメモリ容量がこれらのシステムの電子回路要素に今や一般的に実装されている。
スタティックランダムアクセスメモリ（ＳＲＡＭ）は、これらの最近のパワーコンシャス電子システムで、多くのソリッドステートデータストレージの要件として選択されるメモリ技術となっている。この分野で基本であるように、メモリに電力が加えられている限り記憶されたデータ状態が各セルにラッチされたままとなるという意味において、ＳＲＡＭセルはコンテンツを「静的に」記憶する。これは、保持するためにはデータが定期的にリフレッシュされなければならない「動的な」ＲＡＭ（ＤＲＡＭ）とは対照的である。
最近の半導体技術の進歩は、最小のデバイス特徴サイズ（例えば、ＭＯＳトランジスタゲート）をサブミクロンに縮小することを可能にした。この小型化はメモリアレイに応用されると特に有益である。というのは総チップエリアの大部分がオンチップメモリに占有されてしまうことが多いからである。その結果、今ではマイクロプロセッサ、デジタル信号プロセッサ、及び「システムオンチップ」集積回路などの大規模集積回路にかなりのメモリリソースが埋め込みメモリとして統合されることが多い。しかしながら、このようなデバイスサイズの物理的スケーリングは、特に、埋め込みＳＲＡＭとの接続においてのみならず、「スタンドアロン」メモリ集積回路デバイスとして実現されたＳＲＡＭにおいても顕著な問題を呈する。これらの問題のいくつかは、これらの極小特徴サイズに形成されるトランジスタの電気的特性の変動の増加によるものである。この、特性における変動が、セルツーセルベースでの読み出し及び書き込み機能不良の可能性を増加させることが認められている。回路設計限度又はその付近のこれらのメモリでは、デバイス変動に対する感度が特に高い。デバイス変動の増加と集積回路内に多数のメモリセル（及び従ってトランジスタ）があることとが組み合わさると、１つ又は複数のセルが期待通りに読み出し又は書き込みできない可能性が高くなる。
従来のＳＲＡＭセルの例が図１ａに示されている。この例ではＳＲＡＭセル２は、従来の６トランジスタ（６−Ｔ）スタティックメモリセル２であり、このケースではメモリアレイのｊ番目の行及びｋ番目の列にある。ＳＲＡＭメモリセル２は、電力供給ラインＶｄｄａの電圧とグラウンド基準電圧Ｖｓｓａとの間にバイアスされる。ＳＲＡＭメモリセル２は、直列接合されたｐチャネルロードトランジスタ３ａ及びｎチャネルドライバトランジスタ４ａの一方のインバータと、直列接続されたｐチャネルロードトランジスタ３ｂ及びｎチャネルトランジスタ４ｂの他方のインバータとがクロス結合されたＣＭＯＳインバータの対として従来の方式で構成される。各インバータのトランジスタのゲートは、共に接続されて他方のインバータのトランジスタの共通ドレインノードに通常の方式で接続される。この例では、トランジスタ３ａ、４ａの共通ドレインノードはストレージノードＳＮＴを構成し、トランジスタ３ｂ、４ｂの共通ドレインノードはストレージノードＳＮＢを構成する。Ｎチャネルパスゲートトランジスタ５ａは、ストレージノードＳＮＴと、ｋ番目の列の場合はビットラインＢＬＴｋとの間に接続されたソース／ドレインパスを有し、ｎチャネルパスゲートトランジスタ５ｂは、ストレージノードＳＮＢとビットラインＢＬＢｋとの間に接続されたソース／ドレインパスを有する。パスゲートトランジスタ５ａ、５ｂのゲートは、セル２が存在するこのｊ番目の行の場合はワードラインＷＬｊによって駆動される。
動作において、ビットラインＢＬＴｋ、ＢＬＢｋは、典型的に高電圧（電力供給電圧Ｖｄｄａ、又はその付近）にプリチャージされ、同電圧にイコライズされる。読み出し動作のためにセル２にアクセスする場合、ワードラインＷＬｊが励起され、パスゲートトランジスタ５ａ、５ｂをオンにし、ストレージノードＳＮＴ、ＳＮＢをビットラインＢＬＴｋ、ＢＬＢｋに接続する。次に、ビットラインＢＬＴｋ、ＢＬＢｋに生成された差動電圧が検知増幅器によって検知され増幅される。書き込み動作では、典型的な最近のＳＲＡＭメモリは、書き込まれるべきデータの状態に応じて、ビットラインＢＬＴｋ、ＢＬＢｋの１つを低に（即ち、グラウンド電圧Ｖｓｓａ、又はその付近に）プルする書き込み回路要素を含む。次に、ワードラインＷＬｊが励起されると、低レベルのビットラインＢＬＴｋ又はＢＬＢｋは、関連するストレージノードＳＮＴ、ＳＮＢをプルダウンし、アドレスされたセル２のクロス結合されたインバータを所望の状態にラッチさせる。
上述のように、特にサブミクロン最小特徴サイズのトランジスタを備えて構成されるメモリセルでは、デバイス変動が読み出し及び書き込み不良を引き起こし得る。書き込み不良は、アドレスされたＳＲＡＭセルが、反対のデータ状態で書き込まれたときに、その記憶された状態を変更しない場合に起こる。典型的に、この不良は現在高電圧にラッチされているストレージノードを書き込み回路要素がプルダウンできないことによるものであるとみられている。例えば、図１ａのセル２のストレージノードＳＮＴに低ロジックレベルを書き込もうとする際、ビットラインＢＬＴｋが、インバータをトリップするためにストレージノードＳＮＴを充分に放電できない場合、セル２は所望のデータ状態にラッチしない可能性がある。
セルの安定性不良は、書き込み不良の逆である。書き込み不良はセルが強固過ぎてその状態を変化させないときに起こり、一方、セル安定性不良は、例えば同じ行の選択された列のセルに書き込み中に、選択された行であるが選択されていない列のメモリセル（即ち、「半選択された」セル）に起こり得るような、セルがその状態を容易に変化させ過ぎる場合に起こる。同じ行の選択された列のセルに書き込み中に、半選択された列のビットラインに結合するのに充分な大きさのノイズがあると、それらの半選択された列へのデータの誤書き込みが起こり得る。実際に、このような書き込みサイクルノイズは１つ又は複数の半選択されたセルのインバータをトリップさせるのに充分な大きさであり得る。そのような安定性不良は、上述したようなデバイス不整合及び変動によって悪化される。
従って、図１ａの６−Ｔ ＳＲＡＭセル２のような従来のＳＲＡＭでは、設計者は、一方のセル安定性と他方の書き込みマージンとの間のトレードオフに直面する。一般的には、ロードトランジスタ３及びドライバトランジスタ４に比べて相対的に弱い駆動を有するパスゲートトランジスタ５ａ、５ｂにとってはセル安定性が好ましい。それによってビットラインとストレージノードとの間の結合が弱まり、ストレージノードＳＮＴ、ＳＮＢにおけるラッチされた状態の駆動が相対的に強くなるためである。反対に、ロードトランジスタ３及びドライバトランジスタ４に比べて相対的に強い駆動を有するパスゲートトランジスタ５ａ、５ｂにとっては、ビットラインとストレージノードとの間の結合が強力になり、その結果、ストレージノードＳＮＴ、ＳＮＢの、状態の変化に対する耐性が弱くなるという理由により、書き込みマージンが好ましい。このように、従来の６−Ｔ ＳＲＡＭセル２の設計にはこれら２つの脆弱性の間のトレードオフが付随する。
残念なことに、適当なセル安定性と適当な書き込みマージンの両方が達成できる設計ウインドウは、上述の理由により、デバイス特徴サイズの小型化が継続するに連れて一層小さくなりつつあり得る。その上、ｎチャネルＭＯＳトランジスタに対するｐチャネルＭＯＳトランジスタの相対的な駆動能力は、デバイス特徴サイズが縮小し続けるに連れて増大しているため、書き込みマージンではなくセル安定性を求める方向へ設計ウインドウを歪めていることが分かっている。
益々厳しくなる設計制約の緩和に向けた１つの従来のアプローチは、当分野で「書き込みアシスト」として知られている。このアプローチに従って、書き込みサイクル中にＳＲＡＭセルに印加される電力供給バイアス（例えば、図１ａの電力供給電圧Ｖｄｄａ）はフロートするように低減又は切断される。従来の書き込みアシスト回路要素は、アレイの各列に関連する又は幾つかのケースでは多数列に関連する電力スイッチを含む。選択された列のセルを電力スイッチによって電力供給電圧から切断することで書き込みサイクル中に書き込みアシストバイアスをフロートさせることが達成される。１つのアプローチにおいて、書き込みサイクルにおいて、低減された電圧書き込みアシストバイアスは、メモリセルと電力供給電圧との間のダイオード接続トランジスタに並列に接続された電力スイッチをオフにする。従って選択された列のセルバイアスは、書き込みサイクル中、少なくともフル電力供給電圧からのダイオード電圧降下である。低減された又はフロートする書き込みアシストバイアスの場合、ＳＲＡＭセルのロード及びドライバトランジスタの駆動はパスゲートトランジスタの駆動に対して低減され、低レベルビットラインがアドレスされたセルの状態を容易にフリップできるようにする。
セル安定性及び書き込みマージン制約の両方を満足させるための縮小する設計ウインドウに対処するもう１つの従来のアプローチは、８トランジスタ（「８−Ｔ」）メモリセルを用いて高性能ＳＲＡＭメモリを構成することである。当分野では知られているように８−Ｔ ＳＲＡＭセルは、図１ａに示すような６−Ｔラッチを、２トランジスタ読み出しバッファと組み合わせて構成される。各セルは、個別の読み出し及び書き込みワードライン、及び個別の読み出し及び書き込みビットラインを受け取る。相補型の書き込みビットラインは、従来の６−Ｔ ＳＲＡＭセルと同様に、書き込みワードラインによってゲートされたパスゲートトランジスタによって６−Ｔラッチのストレージノードに選択的に結合される。読み出しバッファは、ストレージノードの１つによってゲートされた駆動トランジスタと、基準電圧（例えば、グラウンド）と読み出しビットラインとの間に接続された読み出しワードラインによってゲートされたパスゲートトランジスタとの直列接続を含む。この８−Ｔ構成では、書き込みサイクルに含まれるパスゲートトランジスタは、読み出し動作中（これらのパスゲートトランジスタはオフのままであるため）セル安定性に影響を与えることなく、良好な書き込みマージンを提供するために強力な駆動を有し得る。しかしながら、インターリーブアーキテクチャでは、書き込みサイクルの半選択されたセル（即ち、選択された行の書き込まれないセル）は、その状況で書き込みワードラインが励起されることになるため、依然としてセル不安定性を示し得る。この状況を回避するために、８−Ｔセルは、書き込みサイクルにおいてセルの選択された行全体が書き込まれる非インターリーブアーキテクチャで実装される。当分野で既知のように、非インターリーブのメモリアレイは、多ビットソフトエラー不良に対して脆弱であり、付加的なチップエリアを消費する。また、これらの従来の８−Ｔセルは、６−Ｔセルによって供給される差動信号ではなく、シングルエンドの読み出しを供給する。その結果、読み出し信号が低減されるか、さもなければ弱い信号を補償するため読み出しバッファのためのデバイスサイズを増大しなければならない。
多くの従来の実装では、６−Ｔ ＳＲＡＭセルにおけるトランジスタは、２つのデータ状態の間の安定性を最適化するための試みとして、可能な限り密接に互いを対称的に整合させるように構成される。しかしながら、これも当分野で既知のように、幾つかのＳＲＡＭ ６−Ｔセルのセル安定性は、ＳＲＡＭセルの構成における意図的な非対称性によって改善され得る。非対称構成の潜在的な利点を示すために、図１ｂは、図１ａのセル２のような６−Ｔ ＳＲＡＭセルに対する周知のＤＣ「バタフライ」伝達関数曲線の例を示す。
図１ｂのバタフライ曲線は、よく知られている形式で、２つの潜在的なデータ状態及びそれらの２つの間の遷移におけるセル２のストレージノードＳＮＴ、ＳＮＢの電圧を示す。この例では、「１」のデータ状態は、ストレージノードＳＮＴの電圧ＶＳＮＴが電力供給電圧Ｖｄｄａ付近で、ストレージノードＳＮＢの電圧ＶＳＮＢがグラウンド（Ｖｓｓａ）付近である安定ポイントＤＳ１にある。反対に、「０」データ状態は、電圧ＶＳＮＢが電力供給電圧Ｖｄｄａ付近で、電圧ＶＳＮＴがグラウンド付近である安定ポイントＤＳ０にある。伝達特性ＴＦ１−０は、安定ポイントＤＳ１から安定ポイントＤＳ０への遷移（「１」から「０」への遷移）の場合のストレージノードＳＮＴ、ＳＮＢの電圧を示す。ｎチャネルドライバトランジスタ４ａ、４ｂが互いに整合し、ｐチャネルロードトランジスタ３ａ、３ｂが互いに整合している対称構成のセル２では、伝達特性ＴＦ０−１は、安定ポイントＤＳ０から安定ポイントＤＳ１（「０」から「１」への遷移）の場合のストレージノードＳＮＴ、ＳＮＢの電圧を示す。
上述のように、セル安定性は、状態を変化させることなくスタティックノイズに耐えるためのＳＲＡＭセル２の能力を指す。セル安定性の定量的測度は当分野ではスタティックノイズマージンと呼ばれる。これは、セルがそのロジック状態を変化させずに耐えることができ、且つ２つの状態遷移のための伝達特性の間に適合する最大正方形エリアによって近似され得る、ストレージノードのノイズに対応する。例えば、図１ｂは、対称構成の場合のＳＲＡＭセル２のためのスタティックノイズマージンＳＮＭＳＹＭを、伝達特性ＴＦ１−０、ＴＦ０−１の間に適合する最大正方形エリアとして示す。
上述のように、ＳＲＡＭセル２の非対称構成は、幾つかの状況では、セル安定性を増大（即ち、スタティックノイズマージンを増大）し得る。図１ｂは、ドライバトランジスタ４ａが、ドライバトランジスタ４ｂより高い閾値電圧（例えば、１００ｍＶ）を有するＳＲＡＭセル２の例の場合の、そのように増大されたスタティックノイズマージンを示す。伝達特性ＴＦ０−１’は、この非対称構成の、「０」から「１」への遷移に対する影響、及びその結果のスタティックノイズマージンＳＮＭＡＳＹＭを示す。図１ｂの例によって示されるように、特定の状況においては、スタティックノイズマージンＳＮＭＡＳＹＭは、ＳＲＡＭセル２の非対称構成の場合の方が、対称構成の場合のスタティックノイズマージンＳＮＭＳＹＭによって示されるものより改善されている。
集積回路に適用される半導体技術の最近の進歩には、半導体デバイス構造の製造において「歪みエンジニアリング」（又は「応力エンジニアリング」）を使用することが含まれる。金属酸化物半導体（ＭＯＳ）トランジスタのチャネル領域の結晶格子の歪みを調整することでそれらの領域におけるキャリア移動度を高め得ることが見出されている。ＭＯＳデバイス技術で基本であるように、三極管領域及び飽和領域の両方におけるＭＯＳトランジスタのソース／ドレイン電流（即ち、駆動）は、チャネル領域でのキャリア移動度に比例する。一般的には、縦の圧縮応力はｐチャネルＭＯＳトランジスタのチャネル領域において正孔移動度を高め、縦の引っ張り応力はｎチャネルＭＯＳトランジスタのチャネル領域において電子移動度を高める。
１つの従来の歪みエンジニアリングアプローチは、「二重ストレスライナー」、又は「ＤＳＬ」技術と呼ばれる。このアプローチに従って、伸張特性又は圧縮特性のいずれかの窒化珪素層が、集積回路の表面の上に堆積され、パターニングされ、結果の応力を受け取るべきトランジスタのアクティブ領域（即ち、ソース及びドレイン領域）の上にのみ残るようにエッチングされる。ｎチャネルＭＯＳトランジスタを増強するために伸張性窒化珪素が用いられ、ｐチャネルＭＯＳトランジスタを増強するために圧縮性窒化珪素が用いられる。ｐチャネル及びｎチャネルＭＯＳトランジスタの両方を含むＣＭＯＳ集積回路では、両方の導電型の性能特性を改善するように、伸張性及び圧縮性窒化物層の両方がそれぞれｎチャネル及びｐチャネルトランジスタに適用され得る。
開示される実施形態は、チップエリアの増大を必要とせずにスタティックノイズマージンが改善される、メモリセル及びそれを構成する方法を提供する。
開示される実施形態は、製造コストの観点からコストのかからない方法でスタティックノイズマージンが改善される、このようなメモリセル及び方法を提供する。
開示される実施形態は、回路設計を変更する必要なしにスタティックノイズマージンが改善される、このようなメモリセル及び方法を提供する。
開示される実施形態は、従来の相補型金属酸化物半導体（ＣＭＯＳ）技術と互換性のある、このようなメモリセル及び方法を提供する。
開示される実施形態は、最近のサブミクロントランジスタサイズと互換性のある、このようなメモリセル及び方法を提供する。
当業者であれば、以下の明細書をその図面と共に参照することによって本発明の他の目的及び利点が明らかになろう。
本発明の原理は、相補型金属酸化物半導体（ＭＯＳ）トランジスタを用いて構成された、クロス結合されたインバータ型のスタティックランダムアクセスメモリ（ＳＲＡＭ）セルに実装され得る。各メモリセルは非対称に構成され、セルの一方の側の１つ又は複数のトランジスタがセルの他方の側の同じデバイス又はトランジスタとは異なるトランジスタ特性を有する。メモリは二重ストレスライナー（ＤＳＬ）技術を用いて構成される。この技術では、圧縮性窒化物ライナーがｐチャネルＭＯＳトランジスタの上に名目上（ｎｏｍｉｎａｌｌｙ）配置され、伸張性窒化物ライナーがｎチャネルＭＯＳトランジスタの上に名目上配置される。非対称性は、セルの一方の側の（ストレージノードとビットラインとの間の）パスゲートトランジスタ又はドライバトランジスタ又はその両方の上に、そのチャネル導電性として指示されたものと反対の応力特性の窒化物ライナーを形成することによって実装される。例えば、セルの一方の側のｎチャネルパス又はドライバトランジスタ（又は両方）は、圧縮性窒化物ライナーを用いて構成される。
従来技術の６トランジスタスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの概略電気回路図である。
非対称性の効果を示す、従来技術の６−ＴＳＲＡＭメモリセルのための伝達関数曲線図である。
本発明の実施形態に従って構成された大規模集積回路の電気回路ブロック図である。
本発明の実施形態に従って構成された図２の集積回路のメモリの電気回路ブロック図である。
本発明の実施形態に従った図３のメモリセルの概略電気回路図である。
本発明の実施形態が適用され得る、６−Ｔメモリセルのレイアウトの例を示す集積回路の表面の平面図である。
本発明の実施形態に従った図５の集積回路の断面図である。 本発明の実施形態に従った図５の集積回路の断面図である。
本発明の実施形態に従った、対称挙動のための圧縮性及び伸張性ライナー層の配置を示すメモリアレイの一部の平面レイアウト図である。 本発明の実施形態に従った、非対称挙動のための圧縮性及び伸張性ライナー層の配置を示すメモリアレイの一部の平面レイアウト図である。
本発明の別の実施形態に従った図３のメモリのメモリセルの概略電気回路図である。
図８ａに示す発明の実施形態に従った非対称挙動のための圧縮性及び伸張性ライナー層の配置を示すメモリアレイの一部の平面レイアウト図である。
本発明の別の実施形態に従った図３のメモリのメモリセルの概略電気回路図である。
図９ａに示す発明の実施形態に従った非対称挙動のための圧縮性及び伸張性ライナー層の配置を示すメモリアレイの一部の平面レイアウト図である。
本発明の原理は、大規模集積回路内に埋め込まれ、本発明の原理を応用することが特に有用と考えられる相補型金属酸化物半導体（ＣＭＯＳ）技術に従って構成された、スタティックランダムアクセスメモリ（ＳＲＡＭ）に実装されたものとして、例示の実施形態に関連して説明されている。しかしながら、当業者であれば、同じ原理が幅広く他のメモリデバイスに適用可能であることが理解されるであろう。
図２は近年多くの電子システムで広く使用されているいわゆる「システムオンチップ」（ＳｏＣ）形式の大規模集積回路１０の例を示す。集積回路１０は、その中に全コンピュータアーキテクチャが実現される単一チップ集積回路である。従って、この例では、集積回路１０は、システムバスＳＢＵＳに接続されたマイクロプロセッサ１２の中央演算処理装置を含む。ランダムアクセスメモリ（ＲＡＭ）１８及び読み出し専用メモリ（ＲＯＭ）１９を含む種々のメモリリソースは、システムバスＳＢＵＳ上にあり、従ってマイクロプロセッサ１２にアクセス可能である。典型的に、ＲＯＭ１９は、マイクロプロセッサ１２によって実行可能なプログラム命令を記憶するプログラムメモリとして機能し、ＲＡＭ１８はデータメモリとして機能する。幾つかのケースでは、プログラム命令はマイクロプロセッサ１２による呼び出し及び実行のためにＲＡＭ１８内に存在し得る。キャッシュメモリ１６（レベル１、レベル２、及びレベル３キャッシュのようなもの、各々典型的にＳＲＡＭとして実装される）は、別のメモリリソースを提供し、マイクロプロセッサ１２自体に存在するためバスアクセスを必要としない。他のシステム機能は、全般的に、集積回路１０内にシステム制御１４及び入力／出力インタフェース１７として示されている。
当業者であれば、本明細書を参照することで、集積回路１０が図２に示す機能に対して追加的な又は代替的な機能を含み得ること、又はそれらの機能が図２に示すものとは異なるアーキテクチャに従って配置され得ることを認識するであろう。このように集積回路１０のアーキテクチャ及び機能性は、例として示されているに過ぎず、本発明の範囲を限定する意図はない。
集積回路１０のＲＡＭ１８の構成に関連する更なる詳細が図３に示される。言うまでも無く、同様の構成がキャッシュメモリ１６のような他のメモリリソースを実現するために用いられてもよい。また、代替的には、ＲＡＭ１８はスタンドアロン集積回路（即ち、図２に示されるような埋め込まれたメモリとしてではない）に対応する。当業者であれば、本明細書を参照することで、図３のＲＡＭ１８のメモリアーキテクチャが例示のために提供されているに過ぎないことを理解するであろう。
この例では、ＲＡＭ１８はメモリアレイ２０内に行及び列に配置された多数のメモリセルを含む。図３に単一の事例のメモリアレイ２０が示されているが、ＲＡＭ１８は、ＲＡＭ１８のアドレススペース内のメモリブロックに各々対応するメモリアレイ２０を多数含んでもよいことを理解すべきであろう。開示された実施形態に従ったこれらのメモリセルの構成は後で更に詳細に説明される。この例では、メモリアレイ２０はＳＲＡＭセルのｍ個の行及びｎ個の列を含み、同じ列のセルはビットラインＢＬの対［ｎ−１：０］を共有し、同じ行のメモリセルはワードラインＷＬ［ｍ−ｌ：０］の１つを共有する。読み出し及び書き込み動作の前に、ビットラインＢＬの対［ｎ−１：０］に所望のプリチャージ電圧を印加するために、ビットラインプリチャージ回路要素２７が提供される。行デコーダ２５は、アクセスされるべきメモリアレイ２０の行を示す行アドレス値を受け取り、その行アドレス値に対応するワードラインＷＬ［ｍ−ｌ：０］の１つを励起する。列選択回路２２は、列アドレス値を受け取り、それに応答して、読み出し／書き込み回路２４と通信して配置されるべき１つ又は複数の列に関連するビットラインＢＬの対［ｎ−１：０］を選択する。読み出し／書き込み回路２４は、例えば、列選択回路２２によって選択された列のためのビットラインに結合された典型的な差動増幅器、及び選択された対のビットラインの１つを選択的にグラウンドにプルするための書き込み回路を含むように、従来の方式で構成される。この「インターリーブ」アーキテクチャでは、所与のメモリアドレスは読み出し又は書き込みアクセスのために、ｘ列毎（例えば、４列毎）に１つを選択する。メモリアレイ２０に記憶されたデータワードはこのように互いにインターリーブされる。即ち、データワードのアドレス指定は、選択された行と共に、列の各グループの１列を選択するという意味でインターリーブされる。或いは、メモリアレイ２０は非インターリーブ形式で配置されてもよい。非インターリーブ形式では、各サイクルで、選択された行の各セルが対応する読み出し／書き込み回路に結合される。このアーキテクチャでは、比較のために図３を参照すると、ビットラインＢＬ［ｎ−１：０］と列選択回路２２との間に読み出し／書き込み回路２４が存在し得、列選択回路はどの読み出し／書き込み回路２４（及び、従ってどの列）がデータバスＤＡＴＡ Ｉ／Ｏと通信しているのかを選択する。
本発明の１つの実施形態に従った、メモリアレイ２０に配置されるメモリセルの構成を図４に関連して説明する。この構成はクロス結合されたＣＭＯＳインバータで形成されたＳＲＡＭセルを例として用いて説明される。このようなメモリセルと関連して用いられると本発明は特に有益であるためである。しかしながら、開示される実施形態は、レジスタ負荷を備えるＳＲＡＭセル、８−Ｔ又は１０−Ｔ ＳＲＡＭセル（例えば、個別の読み出し及び書き込みビットラインを含むＳＲＡＭセル）、クロス結合されたインバータに基づく強誘電体スタティックＲＡＭ（ＦｅＲＡＭ）セル等のような、他の種類のメモリにおいても、重要な利点を提供すると考えられる。当業者であれば、本明細書を参照することで、開示される実施形態をそのような他の種類のメモリセル及び技術に関連して有益であるように応用することが容易にできると考えられる。
図４は本発明の実施形態に従ったＳＲＡＭセル３０ｊ、ｋの構成を示す。この構成では、ＳＲＡＭセル３０ｊ、ｋは、クロス結合されたＣＭＯＳインバータの対によって形成されたストレージ要素を含む。一方のインバータはｐチャネルＭＯＳロードトランジスタ３３ａ及びｎチャネルＭＯＳドライバトランジスタ３４ａによって形成され、それらのドレインはストレージノードＳＮＴで一緒に接続され、それらのゲートはストレージノードＳＮＢで一緒に結合される。ロードトランジスタ３３ａのソースは電力供給ノードＶｄｄａに接続され、ドライバトランジスタ３４ａのソースはグラウンド又は基準ノードＶｓｓａに接続される。ＳＲＡＭセル３０ｊ、ｋの他方のインバータは、ｐチャネルＭＯＳロードトランジスタ３３ｂ及びｎチャネルＭＯＳドライバトランジスタ３４ｂで構成される。トランジスタ３３ｂ、３４ｂのドレインはストレージノードＳＮＢで一緒に接続され、それらのゲートは一緒に接続されてストレージノードＳＮＴに接続され、ＣＭＯＳ ＳＲＡＭセルのための通常の方式で２つのインバータを互いにクロス結合する。トランジスタ３３ｂのソースは電力供給ノードＶｄｄａにあり、トランジスタ３４ｂのソースはグラウンドノードＶｓｓａにある。ストレージノードＳＮＴ及びＳＮＢは、ＳＲＡＭセル３０ｊ、ｋにおいて相補型ストレージノードを構成する。即ち、ＳＲＡＭセル３０ｊ、ｋがアクセスされていないとき、それらのロジック状態が互いに相補的である（一方がロジック「０」にあり、他方がロジック「１」にある）。
図３に関連して上述したもののようなメモリアーキテクチャに採用されるとき、ＳＲＡＭセル３０ｊ、ｋは、そのメモリアレイ２０の行ｊ及び列ｋのメモリセルに対応する。このように、ＳＲＡＭセル３０ｊ、ｋは、そのソース／ドレインパスがストレージノードＳＮＴとビットラインＢＬＴｋ（メモリアレイ２０の列ｋの場合）との間に接続された、ｎチャネルＭＯＳパスゲートトランジスタ３５ａを含み、同様に、そのソース／ドレインパスがストレージノードＳＮＢとビットラインＢＬＢｋとの間に接続された、ｎチャネルＭＯＳパスゲートトランジスタ３５ｂを含む。パスゲートトランジスタ３５ａ、３５ｂのゲートは、ワードラインＷＬｊに接続され、ワードラインＷＬｊは、行ｊの選択を示す行アドレスを受け取ることに応答して行デコーダ２５によって駆動される。図３のアーキテクチャでは、例えば、ビットラインＢＬＴｋ、ＢＬＢｋは、一端がビットラインプリチャージ回路要素２７に、他端が列選択回路要素２２に結合される。メモリアレイ２０の列ｋのメモリセル３０の各々も当然ビットラインＢＬＴｋ、ＢＬＢｋに結合される。同様に、メモリアレイ２０の行ｊのメモリセル３０の各々がワードラインＷＬｊに結合される。
図５は、ＣＭＯＳ技術に従って作成され、上に重ねる金属層の形成の前の製造段階の、シリコン基板の表面のメモリセル３０ｊ、ｋのレイアウトの例の平面図であり、図６ａ及び図６ｂはその断面図である。この例では、セル５０ｊ、ｋは、中にｎウェル５０が従来の方式で形成されているｐ型基板５２の領域に形成される。ｎチャネルＭＯＳトランジスタ３４ａ、３５ａがｐ型基板５２の１つの領域に形成され、ｎチャネルＭＯＳトランジスタ３４ｂ、３５ｂがｐ型基板５２の別の領域に形成される。ｐチャネルＭＯＳトランジスタ３３ａ、３３ｂは、この例では、セル３０ｊ、ｋのｐ型基板５２の２つの領域の間にあるｎウェル５０に形成される。以下の説明で明らかになるように、セル間でｎウェル５０及び基板５２の領域が共有され得るように、隣接するセル３０が、セル３０ｊ、ｋの４つの側面全てに形成され得る。従来の方式で、ＬＯＣＯＳフィールド酸化物として、又は浅いトレンチ絶縁（ＳＴＩ）構造として形成される絶縁酸化物構造５３の間の表面においてアクティブ領域５４が従来の方式で画定される。ポリシリコン要素５６は表面の上に延びるようにパターニングされ、場合によってはゲート酸化物５７によって又は絶縁酸化物５３によって表面から分離される。ポリ要素５６の下ではないｎウェル５０内のアクティブ領域５４はｐ型であり、ポリ要素５６の下ではないｐ型基板５２の領域内のアクティブ領域５４はｎ型になる。コンタクト開口５８は、このレイアウトの場合図５に示す位置で、アクティブ領域５４へ又はポリ要素５６へ延びる。金属導体（図５に概略的に示される）は構造の上に重なり、それぞれのコンタクト開口５８を介して接触する。
図５は、図４の電気回路図に対応する、セル３０ｊ、ｋ内の種々のトランジスタ３３、３４、３５の概略を示す。当分野で基本であるように、ＭＯＳトランジスタは、ゲート要素（即ち、この例ではポリ要素５６）がアクティブ領域５４の事例の上に重なる、表面の領域に配置される。図５で概略を示した金属導体は、これらのトランジスタを図４の概略図に従って相互接続する。この例では、金属導体が、ストレージノードＳＮＢを、トランジスタ３４ｂのドレインのアクティブ領域５４からトランジスタ３３ｂのドレインのアクティブ領域５４に、及び（共通のコンタクト開口５８を介して）トランジスタ３３ａ、３４ａのゲートとして機能するポリシリコン要素５６に接続する。同様に、金属導体が、ストレージノードＳＮＴを、トランジスタ３４ａ、３５ａの間のアクティブ領域５４からトランジスタ３３ａのドレインのアクティブ領域５４に、及び（共通のコンタクト開口５８を介して）トランジスタ３３ｂ、３４ｂのゲートとして機能するポリシリコン要素５６に接続する。
言うまでも無く図８のレイアウトは例として示されているに過ぎず、各実装に適用可能な特定の製造技術及び設計ルールに応じて、及び当業者によって行なわれるレイアウト最適化に応じて、セル３０ｊ、ｋの特定のレイアウトは、図示されたものから幅広く変化し得ることが理解されるであろう。
開示される実施形態に従って、ＳＲＡＭセル３０ｊ、ｋは、二重ストレスライナー（ＤＳＬ）製造技術に従って構成される。当分野で既知のように、及び本発明の背景に関連して説明したように、ＤＳＬ技術はトランジスタのチャネル領域のシリコンに歪みを加えることによってｎチャネル及びｐチャネルＭＯＳトランジスタの性能を改善することを意図している。当分野で既知のように、ｐチャネルＭＯＳトランジスタの単結晶シリコンのチャネル領域に圧縮歪みを加えることで、そのチャネル領域での移動度を改善し、トランジスタ性能を改善し得る。反対に、ｎチャネルＭＯＳトランジスタのチャネル領域に伸張性歪みを加えることでそのトランジスタ性能を改善し得る。
図６ａは、本発明の実施形態に従った、ＳＲＡＭセル３０ｊ、ｋのトランジスタ３５ａ、３３ａの上への圧縮性窒化物ライナー層４０Ｃ及び伸張性窒化物ライナー層４０Ｔの配置を断面図で示す。図６ａに示されるように、伸張性窒化物ライナー層４０Ｔは、トランジスタ３５ａのゲート電極として機能するポリシリコン要素５６の上に（及び、この分野では既知のように段階的なソース／ドレイン接合プロファイルを画定するように提供されるポリシリコン要素５６の側壁上の側壁窒化物フィラメント５９の上にも）存在する。また、伸張性窒化物ライナー層４０Ｔは、ゲート電極から離れてアクティブ領域５４の表面の上に延び、アクティブ領域５４の下にある単結晶シリコン及び、ポリシリコン要素５６及びゲート酸化物５７の下にあるチャネル領域に引っ張り歪みを与える。同様に、図６ａは、圧縮性窒化物ライナー層４０Ｃが、トランジスタ３３ａのゲート電極として機能するポリシリコン要素５６の上にあり、トランジスタ３３ａのソース及びドレインの表面の上に延び、従って、ポリシリコン要素５６の下にあるチャネル領域を含んで、このデバイスのアクティブ領域５４に圧縮歪みを与えていることを示す。平坦化誘電体層６０がライナー層４０Ｔ、４０Ｃの上に従来の方式で配置される。上にある金属導体が所望の位置でアクティブ領域５４に接触できるようにするために、コンタクト開口５８が、誘電体層６０、伸張性ライナー層４０Ｔ、及び圧縮性ライナー層４０Ｃを介してエッチングされる。
図６ａからわかるように、圧縮性ライナー層４０Ｃ及び伸張性ライナー層４０Ｔは、それぞれｐチャネル及びｎチャネルトランジスタの上でおよそ同じ厚みになるように効果的に形成される。これらの層を形成するための製造プロセスは、ＤＳＬ技術のための分野で既知のものに従い得る。例えば、圧縮性ライナー層４０Ｃ及び伸張性ライナー層４０の形成に対する一般的なアプローチは、ポリシリコン要素５６の形成、パターニング、及びエッチング（及び、典型的に、トランジスタのソース／ドレイン領域を形成するためのドーパントのイオン注入及びアニーリング）の後、薄い二酸化珪素のエッチストップ層の全体的な堆積で始まる。二酸化珪素エッチストップ層の堆積に続き、堆積された膜内の圧縮応力となるように、（当分野で既知である）適切な条件下で窒化珪素の化学気相堆積（ＣＶＤ）等によって、ライナー層の１つ（例えば、圧縮性ライナー層４０Ｃ）が全体に堆積される。二酸化珪素の別のエッチストップ層が全体に堆積され、光リソグラフィによりパターニングされて、図６ａのトランジスタ３５ａの領域のような除去されるべき位置の上で、圧縮性窒化物ライナー層４０Ｃを露出させる。圧縮性ライナー層４０Ｃが残るべき位置（例えば、トランジスタ３３ａの位置）に二酸化珪素が残る。次に圧縮性窒化物ライナー層４０Ｃの、パターニングされた二酸化珪素層によって露出された箇所がエッチングされ、それによって、圧縮性ライナー層４０Ｃはそれらのトランジスタの上の圧縮歪みが与えられるべき位置に残る。次に伸張性窒化珪素層４０Ｔが、堆積された膜内の引っ張り応力となるような条件下で例えばＣＶＤの方法によって全体に堆積される。次に二酸化珪素の別の薄い層が堆積され、光リソグラフィによってパターニング及びエッチングされて、所望の位置（例えば、図６ａのトランジスタ３３ａの位置）で伸張性窒化物ライナー層４０Ｔの表面を露出させる。次いで、窒化珪素エッチングが再び実行され、これらの位置から伸張性窒化物ライナー層４０Ｔを除去し、圧縮性窒化物ライナー層４０Ｃの表面に残る二酸化珪素エッチストップ層でストップする。二重ライナー層の形成はこのようにして完了する。圧縮性及び伸張性ライナー層の形成のために代わりに他の方法を用いることもできること、及び開示される実施形態にとってこれらの層の形成の特定の順番が特に重要ではないことが理解されるであろう。
図４を再び参照すると、本発明のこの実施形態に従って、ｎチャネルドライバトランジスタ３４ｂの上に圧縮性ライナー層４０Ｃを形成し、ＳＲＡＭセル３０ｊ、ｋの他方の側のｎチャネルドライバトランジスタ３４ａの上に伸張性ライナー層４０Ｔを形成することによって、非対称性がＳＲＡＭセル３０ｊ、ｋに組み込まれる。また、圧縮性ライナー層４０Ｃがｐチャネルロードトランジスタ３３ａ、３４ｂの上に形成され、伸張性ライナー層４０Ｔもｎチャネルパスゲートトランジスタ３５ａ、３５ｂの上に形成される。図６ｂは、ｎチャネルドライバトランジスタ３４ｂが圧縮性窒化物ライナー層４０Ｃの下にあり（ＳＲＡＭセル３０ｊ、ｋのｐチャネルロードトランジスタ３３ａ、３３ｂと同様である）、一方、ｎチャネルパスゲートトランジスタ３５ｂは伸張性窒化物ライナー層４０Ｔの下にある（ＳＲＡＭセル３０ｊ、ｋの他のｎチャネルトランジスタ３４ａ、３５ａと同様である）この構成を断面図で示す。
この構成の結果、ドライバトランジスタ３４ａは、ドライバトランジスタ３４ｂよりも強力な駆動特性を有する。これはトランジスタ３４ａが、伸張性ライナー層４０Ｔによりそのチャネル領域に加えられた引っ張り歪みによって増強され、トランジスタ３４ｂが、圧縮性ライナー層４０Ｃによりそのチャネル領域に加えられた圧縮歪みによって劣化されているからである。このようにＳＲＡＭセル３０ｊ、ｋは非対称伝達関数挙動を有し、非対称伝達関数挙動は上述のようにＳＲＡＭセル３０ｊ、ｋのスタティックノイズマージン及びセル安定性を改善し得る。
開示される実施形態に従って、非対称ＳＲＡＭセル３０ｊ、ｋで構成されるメモリアレイ２０内での非対称性の実装は、付加的なフォトマスク又は鉄注入プロセスを必要とせず、またメモリセルのチップエリアを増加することなく、効果的に実装され得る。この実装は、図４及び図５のＳＲＡＭセル３０ｊ、ｋの場合の、図７ａ及び図７ｂの平面レイアウト図に関連して次に説明する。
図７ａは、対称形式であるが二重ストレスライナー（ＤＳＬ）技術を含む形式で構成されたＳＲＡＭセル３０（Ｓ）を含むメモリアレイ２０の一部のレイアウトを示す。この対称実装において、圧縮性ライナー層４０Ｃが全てのｐチャネルＭＯＳトランジスタ（即ち、各セルのロードトランジスタ３３ａ、３３ｂ）の上に配置され、伸張性ライナー層４０が全てのｎチャネルＭＯＳトランジスタ（すなわち、ドライバトランジスタ３４ａ、３４ｂ、パスゲートトランジスタ３５ａ、３５ｂ）の上に配置される。このレイアウトでは、図７ａに示すように、ライナー層４０Ｃ、４０Ｔは、メモリアレイ２０（対称ＳＲＡＭセル３０（Ｓ）ｊ、ｋ−１、３０（Ｓ）ｊ、ｋ及びそれらの近くに隣接するものを含む）の上に、本質的にストリップ状に配置される。このライナー層４０Ｃ、４０Ｔの形成には、各ライナー層４０Ｃ、４０Ｔの位置を画定するために、２つの光リソグラフィステップ（即ち、２つのフォトマスク）の使用が含まれる。
図７ｂは、図５のＳＲＡＭセル３０ｊ、ｋを含むメモリアレイ２０との関りで図４及び図６ｂに関連して説明した非対称性の実装を示す。図７ｂに示すように、圧縮性窒化物ライナー層４０Ｃは、ｐチャネルトランジスタ３３ａ、３３ｂを含むエリアの上、及びＳＲＡＭセル３０ｊ、ｋ−１、３０ｊ、ｋの各々のｎチャネルドライバトランジスタ３４ｂの上に延びる。伸張性窒化物ライナー層４０Ｔは、ＳＲＡＭセル３０ｊ、ｋ−１、３０ｊ、ｋ、並びにメモリアレイ２０内の各セルの、ｎチャネルパスゲートトランジスタ３５ｂの上に延びる。図７ｂのレイアウトから明らかなように、ライナー層４０Ｃ、４０Ｔを画定するために用いられる光マスク構造の複雑性を最小化するため、（例えば、以下のＳＲＡＭセル３０ｊ、ｋ−１、３０ｊ、ｋに示されるように）種々のメモリセルが互いに対して鏡像化される。また、図７ａと図７ｂの比較から明らかなように、図７ａの対称のケースに比して、図７ｂに示す本発明の実施形態に従ってメモリアレイ２０に非対称を組み込むため付加的な光マスク又は光リソグラフィステップが必要とされない。実際にはメモリアレイ２０が実装された集積回路１０の任意の部分に二重ストレスライナー技術が用いられる場合、そのような同一の光マスク、及び光リソグラフィ、堆積、及びエッチングプロセスが既に製造フロー内に存在する。必要となる唯一の違いは、ライナー層４０Ｔ、４０Ｃの位置を画定するために用いられる光マスクの特定のパターンである。
図８ａは、本発明の代替的実施形態に従ったＳＲＡＭセル３０’ｊ、ｋの配置を電気回路図として示す。本発明のこの実施形態において、ＳＲＡＭセル３０’ｊ、ｋの特性の非対称性は、パスゲートトランジスタ３５ａ、３５ｂを互いに対して非対称に構成し、ドライバトランジスタ３４ａ、３４ｂは互いに整合するように構成することによって実装される。より具体的には、ｎチャネルパスゲートトランジスタ３５ａが、上述のように伸張性窒化物ライナー層４０Ｔを備えて提供されるが、ｎチャネルパスゲートトランジスタ３５ｂは、（ｐチャネルロードトランジスタ３３ａ、３３ｂのように）圧縮性窒化物ライナー層４０Ｃを備えて配置される。その結果、パスゲートトランジスタ３５ａは、伸張性ライナー層４０Ｔによりそのチャネル領域に加えられた引っ張り歪みによって増強され、トランジスタ３５ｂは、圧縮性ライナー層４０Ｃによりそのチャネル領域に加えられた圧縮歪みによって劣化されるので、パスゲートトランジスタ３５ａはパスゲートトランジスタ３５ｂよりも強力な駆動特性を有する。従って、ＳＲＡＭセル３０’ｊ、ｋは、上述したように、非対称の伝達関数挙動を有し、ＳＲＡＭセル３０ｊ、ｋのスタティックノイズマージン及びセル安定性を改善し得る。
図８ｂは、本発明のこの実施形態に従ったメモリアレイ２０の一部の、ＳＲＡＭセル３０’ｊ、ｋ−１、３０’ｊ、ｋ、及びそれらの付近の配置を平面レイアウト図で示す。図８ｂに示すように、圧縮性窒化物ライナー層４０Ｃ及び伸張性窒化物ライナー層４０Ｔは、各ＳＲＡＭセル３０のｎチャネルパスゲートトランジスタ３５ｂが圧縮性窒化物ライナー層４０Ｃを備えて配置され、ｎチャネルドライバトランジスタ３４ｂ（並びにドライバトランジスタ３４ａ及びパスゲートトランジスタ３５ａ）が伸張性窒化物ライナー層４０Ｔを備えるように配置される。図７ａに示された対称ＤＳＬのケース又は同じ集積回路内の任意のＤＳＬ技術の実装に比し、図７ｂのレイアウトにあるように、本発明のこの実施形態に従ったメモリセル非対称を実装するために付加的な光マスク又は光リソグラフィプロセスステップを必要としない。むしろ、所望の非対称を実装するのは、ライナー層４０Ｃ、４０Ｔの位置を画定する光マスクのパターンに過ぎない。
図９ａ及び図９ｂは、ＳＲＡＭセル３０”ｊ、ｋに関連する本発明の別の実施形態をそれぞれ概略図及び平面レイアウト図で示す。図９ａに示されるように、ｎチャネルドライバトランジスタ３４ｂ及びｎチャネルパスゲートトランジスタ３５ｂの両方が、ｐチャネルロードトランジスタ３３ａ、３３ｂと共に、圧縮性窒化物ライナー層４０Ｃを備えて実装される。ＳＲＡＭセル３０”ｊ、ｋの他方の側では、ｎチャネルドライバトランジスタ３４ａ及びｎチャネルパスゲートトランジスタ３４ａが伸張性窒化物ライナー層４０Ｔを備えて実装される。その結果、トランジスタ３４ａ、３５ａは、伸張性ライナー層４０Ｔによりそのチャネル領域に加えられた引っ張り歪みによって増強され、トランジスタ３４ｂ、３５ｂは、圧縮性ライナー層４０Ｃによりそのチャネル領域に加えられた圧縮歪みによって劣化されるので、ドライバトランジスタ３４ａ及びパスゲートトランジスタ３５ａの両方が、それらのそれぞれの相手方のドライバトランジスタ３４ｂ及びパスゲートトランジスタ３５ｂよりも強力な駆動特性を有する。このように、ＳＲＡＭセル３０”ｊ、ｋは、上述した本発明の他の実施形態のＳＲＡＭセル３０ｊ、ｋ、３０’ｊ、ｋの非対称よりも大きい非対称の伝達関数挙動を有する。
図９ｂは、本発明のこの実施形態に従ったメモリアレイ２０の一部のＳＲＡＭセル３０”ｊ、ｋ−１、３０”ｊ、ｋ及びそれらの付近の配置を平面レイアウト図で示す。図９ｂに示されるように、圧縮性窒化物ライナー層４０Ｃは、ｐチャネルトランジスタ３３ａ、３３ｂ、ドライバトランジスタ３４ｂ、及びメモリアレイ２０のＳＲＡＭセル３０”の隣接する行のパスゲートトランジスタ３５ｂの上に重なる連続膜で、メモリアレイ２０のレイアウトの大部分の上に配置される。伸張性窒化物ライナー層４０Ｔは、ｎチャネルドライバトランジスタ３４ａ及びパスゲートトランジスタ３５ａに重なるように形成される。図７ａ及び図７ｂに関連して上述した本発明の実施形態にあるように、本発明のこの実施形態に従ってメモリセル非対称を実装するために付加的な光マスク又は光リソグラフィプロセスステップが必要とされない。非対称性は、ライナー層４０Ｃ、４０Ｔの位置を画定する光マスクのパターンによって組み込まれる。
本発明の他の代替的な実装も考えられる。例えば、各ＳＲＡＭセルのパスゲートトランジスタはｎチャネルＭＯＳトランジスタではなくｐチャネルであってもよい。その場合は、ｐチャネルパスゲートトランジスタの１つが伸張性窒化物ライナー層を有し、他方が圧縮性窒化物ライナー層を有する、非対称駆動のパスゲートトランジスタを含む非対称性が同様の方式で実装され得る。また代替的な実施形態において、伸張性窒化物ライナー層をＳＲＡＭセルのｐチャネルロードトランジスタの一方に適用し、他方には適用しないことで非対称性が実装されてもよい。また、言うまでもなく非対称の極性は特に一般の意味での関連性はなく、改善されたセル安定性及びスタティックノイズマージンを達成するために必要とされる非対称の極性を示す他の因子（例えば、ビットラインのプリチャージ電圧、クロス結合されたインバータのトリップ電圧等）に典型的に依存する。本発明はまた、８−Ｔ及び１０−Ｔ型のＳＲＡＭセル、並びに不揮発性フロートゲート及び強誘電体メモリセルのような他のタティックメモリセルを含む他のメモリセルにも適用され得る。
このように、開示された実施形態に従って、クロス結合されたインバータ型のメモリセルに関して、チップエリア及び製造コストの観点から本質的にコストのかからない方法で、セル安定性及びスタティックノイズマージンが改善される。セル安定性におけるこの改善により、設計者は、結果のセル安定性劣化に対する懸念を軽減し、書き込みマージンを改善するようにパスゲートトランジスタを大幅に強化することが可能になる。開示された実施形態に従ってメモリセルによって消費される電力は、従来技術の６−Ｔ ＳＲＡＭセルのものと本質的に同じであり、電力不利益を受けることは殆ど又は全くない。
当業者であれば、説明された例示の実施形態に変更を行ない得ること、また本発明の請求の範囲内で多くの他の実施形態が可能であることを理解するであろう。

Claims (16)

  1. ソリッドステートメモリセルであって、
    インバータ及びパスゲートトランジスタを含み、そのインバータとそのパスゲートトランジスタとの間の第１のストレージノードを第１のビットラインに結合するための出力と、入力とを有する第１のインバータ回路であって、前記第１のインバータ回路が、１つ又は複数のｐチャネル金属酸化物半導体（ＭＯＳ）トランジスタと１つ又は複数のｎチャネルＭＯＳトランジスタとで構成され、前記ｐチャネルＭＯＳトランジスタが圧縮性ライナー層を備えて構成され、前記ｎチャネルＭＯＳトランジスタが伸張性ライナー層を備えて構成される、前記第１のインバータ回路、及び
    インバータ及びパスゲートトランジスタを含み、そのインバータとそのパスゲートトランジスタとの間の第２のストレージノードを第２のビットラインに結合するための出力を有する第２のインバータ回路であって、前記第２のストレージノードが前記インバータの前記入力に結合され、前記第２のインバータ回路が前記第１のインバータ回路の前記第１のストレージノードに結合された入力を有し、前記第２のインバータ回路が、１つ又は複数のｐチャネルＭＯＳトランジスタと、１つ又は複数のｎチャネルＭＯＳトランジスタとで構成される、前記第２のインバータ回路、
    を含み、
    前記第２のインバータ回路の前記ＭＯＳトランジスタの１つが、前記第１のインバータ回路の対応するＭＯＳトランジスタの応力特性とは逆の応力特性のライナー層を備えて構成される、
    ソリッドステートメモリセル。
  2. 請求項１に記載のメモリセルであって、
    前記第１のインバータ回路の前記インバータが、
    伸張性ライナー層を備えて構成されるｎチャネルＭＯＳ駆動トランジスタであって、基準電圧に結合されたソース、前記インバータ回路の前記入力に接続されたゲート、及び前記第１のストレージノードに結合されたドレインを有する、前記ｎチャネルＭＯＳ駆動トランジスタ、及び
    圧縮性ライナー層を備えて構成されるｐチャネルＭＯＳトランジスタであって、前記第１のストレージノードに結合されたドレイン、前記インバータ回路の前記入力に接続されたゲート、及び電力供給電圧に結合されたソースを有する、前記ｐチャネルＭＯＳトランジスタ、
    を含み、
    前記第２のインバータ回路の前記インバータが、
    ｎチャネルＭＯＳ駆動トランジスタであって、基準電圧に結合されたソース、前記インバータ回路の前記入力に接続されたゲート、及び前記第２のストレージノードに結合されたドレインを有する、前記ｎチャネルＭＯＳ駆動トランジスタ、及び
    ｐチャネルＭＯＳロードトランジスタであって、前記第２のストレージノードに結合されたドレイン、前記インバータ回路の前記入力に接続されたゲート、及び電力供給電圧に結合されたソースを有する、前記ｐチャネルＭＯＳロードトランジスタ、
    を含む、メモリセル。
  3. 請求項２に記載のメモリセルであって、前記第２のインバータ回路の前記ｐチャネルＭＯＳロードトランジスタ及び前記ｎチャネルＭＯＳドライバトランジスタの両方が、圧縮性ライナー層を備えて構成される、メモリセル。
  4. 請求項３のメモリセルであって、
    前記第１のインバータ回路の前記パスゲートトランジスタが、伸張性ライナー層を備えて構成されるｎチャネルＭＯＳトランジスタを含み、前記ｎチャネルＭＯＳトランジスタが、前記第１のストレージノードと前記第１のビットラインとの間に結合されるソース／ドレインパスと、ワードライン信号を受け取るためのゲートとを有し、
    前記第２のインバータ回路の前記パスゲートトランジスタが、圧縮性ライナー層を備えて構成されるｎチャネルＭＯＳトランジスタを含み、前記ｎチャネルＭＯＳトランジスタが、前記第２のストレージノードと前記第２のビットラインとの間に結合されたソース／ドレインパスと、前記ワードライン信号を受け取るためのゲートとを有する、
    メモリセル。
  5. 請求項２に記載のメモリセルであって、
    前記第１のインバータ回路の前記パスゲートトランジスタが、伸張性ライナー層を備えて構成されるｎチャネルＭＯＳトランジスタを含み、前記ｎチャネルＭＯＳトランジスタが、前記第１のストレージノードと前記第１のビットラインとの間に結合されたソース／ドレインパスと、ワードライン信号を受け取るためのゲートとを有し、
    前記第２のインバータ回路の前記パスゲートトランジスタが、圧縮性ライナー層を備えて構成されるｎチャネルＭＯＳトランジスタを含み、前記ｎチャネルＭＯＳトランジスタが、前記第２のストレージノードと前記第２のビットラインとの間に結合されたソース／ドレインパスと、前記ワードライン信号を受け取るためのゲートとを有する、
    メモリセル。
  6. 請求項１に記載のメモリセルであって、前記圧縮性ライナー層及び伸張性ライナー層の各々が窒化珪素を含む、メモリセル。
  7. ボディの半導体表面の集積回路にメモリアレイを構成する方法であって、
    前記メモリアレイが、行及び列に配置された複数のメモリセルを含み、メモリセルの各行がワードラインに関連し、メモリセルの各列が第１及び第２のビットラインに関連し、各メモリセルが、それぞれ第１及び第２のクロス結合されたインバータの出力から駆動される相補型の第１及び第２のストレージノードにおいて表されるデータ状態を記憶し、
    前記方法が、
    前記表面にｎ型及びｐ型領域を画定すること、
    前記メモリセルの各々に対し選択された位置に重なるゲート電極を形成することであって、各メモリセル内の前記ゲート電極が各メモリセル内のトランジスタのゲートとして機能する、前記形成すること、
    前記メモリセルの各々に対し、複数のｐチャネルトランジスタの相対する側にｐ型ソース及びドレイン領域を形成すること、
    前記メモリセルの各々に対し、複数のｎチャネルトランジスタの相対する側にｎ型ソース及びドレイン領域を形成すること、
    前記メモリセルの各々に対し、前記複数のｐチャネルトランジスタと前記ｎチャネルトランジスタの少なくとも１つとの、前記ソース及びドレイン領域、及び前記ゲートの上に圧縮性ライナー層を形成すること、及び
    前記メモリセルの各々に対し、他の前記ｎチャネルトランジスタの上に伸張性ライナー層を形成すること、
    を含む方法。
  8. 請求項７に記載の方法であって、
    前記メモリセルの各々における前記複数のｐチャネルトランジスタが第１及び第２のｐチャネルロードトランジスタを含み、
    前記メモリセルの各々における前記複数のｎチャネルトランジスタが第１及び第２のｎチャネルドライバトランジスタを含み、
    前記圧縮性ライナー層を形成する前記ステップが、前記第１及び第２のロードトランジスタ及び前記第２のｎチャネルドライバトランジスタのための前記ゲート電極及び前記ソース及びドレイン領域の上に前記圧縮性ライナー層を形成し、
    前記伸張性ライナー層を形成する前記ステップが、前記第１のｎチャネルドライバトランジスタのための前記ゲート電極及び前記ソース及びドレイン領域の上に前記伸張性ライナー層を形成する、
    方法。
  9. 請求項８に記載の方法であって、
    前記メモリセルの各々における前記複数のｎチャネルトランジスタが、第１及び第２のｎチャネルパスゲートトランジスタを更に含み、
    前記圧縮性ライナー層を形成する前記ステップが、前記第２のｎチャネルドライバトランジスタの上にも前記圧縮性ライナー層を形成し、
    前記伸張性ライナー層を形成する前記ステップが、前記第１のｎチャネルパスゲートトランジスタのための前記ゲート電極及び前記ソース及びドレイン領域の上にも前記伸張性ライナー層を形成する、
    方法。
  10. 請求項７に記載の方法であって、
    前記メモリセルの各々における前記複数のｐチャネルトランジスタが第１及び第２のｐチャネルロードトランジスタを含み、
    前記メモリセルの各々における前記複数のｎチャネルトランジスタが、第１及び第２のｎチャネルドライバトランジスタ及び第１及び第２のｎチャネルパスゲートトランジスタを含み、
    前記圧縮性ライナー層を形成する前記ステップが、前記第１及び第２のロードトランジスタ及び前記第２のｎチャネルパスゲートトランジスタのための前記ゲート電極及び前記ソース及びドレイン領域の上に前記圧縮性ライナー層を形成し、
    前記伸張性ライナー層を形成する前記ステップが、前記第１及び第２のｎチャネルドライバトランジスタ及び前記第１のｎチャネルパスゲートトランジスタのための前記ゲート電極及び前記ソース及びドレイン領域の上に前記伸張性ライナー層を形成する、
    方法。
  11. ソリッドステートメモリを含む集積回路であって、
    前記メモリが、
    行及び列に配置されたソリッドステートメモリセルのアレイ、
    行アドレスに対応するメモリセルの行に関連するワードラインを励起するため、前記行アドレス及び列アドレスを受け取るためのアドレス選択回路要素、及び
    メモリセルの各列の第１及び第２のビットラインに結合された読み出し／書き込み回路要素、
    を含み、
    各メモリセルが、
    インバータ及びパスゲートトランジスタを含む第１のインバータ回路であって、前記第１のインバータ回路が、そのインバータとそのパスゲートトランジスタとの間の第１のストレージノードをその行のためのワードラインに応答してその列のための第１のビットラインに結合するための出力と、入力とを有し、前記第１のインバータ回路が、１つ又は複数のｐチャネル金属酸化物半導体（ＭＯＳ）トランジスタと１つ又は複数のｎチャネルＭＯＳトランジスタとで構成され、前記ｐチャネルＭＯＳトランジスタが圧縮性ライナー層を備えて構成され、前記ｎチャネルＭＯＳトランジスタが伸張性ライナー層を備えて構成される、前記第１のインバータ回路、及び
    インバータ及びパスゲートトランジスタを含む第２のインバータ回路であって、前記第２のインバータ回路が、そのインバータとそのパスゲートトランジスタとの間の第２のストレージノードをその行のためのワードラインに応答してその列のための第２のビットラインに結合するための出力を有し、前記第２のストレージノードが前記インバータの前記入力に結合され、前記第２のインバータ回路が前記第１のインバータ回路の前記第１のストレージノードに結合された入力を有し、前記第２のインバータ回路が、１つ又は複数のｐチャネルＭＯＳトランジスタと１つ又は複数のｎチャネルＭＯＳトランジスタとで構成される、前記第２のインバータ回路、
    を含み、
    前記メモリセルの各々における前記第２のインバータ回路の前記ＭＯＳトランジスタの１つが、前記第１のインバータ回路の対応するＭＯＳトランジスタの応力特性とは逆の応力特性のライナー層を備えて構成される、
    集積回路。
  12. 請求項１１に記載の集積回路であって、
    前記メモリセルの各々における前記第１のインバータ回路の前記インバータが、
    伸張性ライナー層を備えて構成されるｎチャネルＭＯＳ駆動トランジスタであって、基準電圧に結合されたソース、前記インバータ回路の前記入力に接続されたゲート、及び前記第１のストレージノードに結合されたドレインを有する、前記ｎチャネルＭＯＳ駆動トランジスタ、及び
    圧縮性ライナー層を備えて構成されるｐチャネルＭＯＳトランジスタであって、前記第１のストレージノードに結合されたドレイン、前記インバータ回路の前記入力に接続されたゲート、及び電力供給電圧に結合されたソースを有する、前記ｐチャネルＭＯＳトランジスタ、
    を含み、
    前記メモリセルの各々における前記第２のインバータ回路の前記インバータが、
    基準電圧に結合されたソース、前記インバータ回路の前記入力に接続されたゲート、及び前記第２のストレージノードに結合されたドレインを有するｎチャネルＭＯＳ駆動トランジスタ、及び
    前記第２のストレージノードに結合されたドレイン、前記インバータ回路の前記入力に接続されたゲート、及び電力供給電圧に結合されたソースを有するｐチャネルＭＯＳロードトランジスタ、
    を含む、集積回路。
  13. 請求項１２に記載の集積回路であって、前記メモリセルの各々における、前記第２のインバータ回路の前記ｐチャネルＭＯＳロードトランジスタ及び前記ｎチャネルＭＯＳドライバトランジスタの両方が、圧縮性ライナー層を備えて構成される、集積回路。
  14. 請求項１３に記載の集積回路であって、
    前記メモリセルの各々における前記第１のインバータ回路の前記パスゲートトランジスタが、伸張性ライナー層を備えて構成されるｎチャネルＭＯＳトランジスタを含み、前記ｎチャネルＭＯＳトランジスタが、前記第１のストレージノードと前記第１のビットラインとの間に結合されるソース／ドレインパスと、その行のための前記ワードラインに接続されたゲートとを有し、
    前記メモリセルの各々における前記第２のインバータ回路の前記パスゲートトランジスタが、圧縮性ライナー層を備えて構成されるｎチャネルＭＯＳトランジスタを含み、前記ｎチャネルＭＯＳトランジスタが、前記第２のストレージノードと前記第２のビットラインとの間に結合されたソース／ドレインパスと、その行のための前記ワードラインに接続されたゲートとを有する、
    集積回路。
  15. 請求項１３に記載の集積回路であって、
    前記メモリセルの各々における前記第１のインバータ回路の前記パスゲートトランジスタが、伸張性ライナー層を備えて構成されるｎチャネルＭＯＳトランジスタを含み、前記ｎチャネルＭＯＳトランジスタが、前記第１のストレージノードと前記第１のビットラインとの間に結合されたソース／ドレインパスと、その行のための前記ワードラインに接続されたゲートとを有し、
    前記メモリセルの各々における前記第２のインバータ回路の前記パスゲートトランジスタが、圧縮性ライナー層を備えて構成されるｎチャネルＭＯＳトランジスタを含み、前記ｎチャネルＭＯＳトランジスタが、前記第２のストレージノードと前記第２のビットラインとの間に結合されたソース／ドレインパスと、前記ワードライン信号を受け取るためのゲートとを有する、
    集積回路。
  16. 請求項１１に記載の集積回路であって、前記読み出し／書き込み回路要素及びアドレス選択回路要素に結合されるロジック回路を更に含む、集積回路。
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