JP6162107B2 - 二重ストレスライナーを備える非対称スタティックランダムアクセスメモリセル - Google Patents
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- 230000003068 static effect Effects 0.000 title description 23
- 230000015654 memory Effects 0.000 claims description 141
- 238000003860 storage Methods 0.000 claims description 58
- 238000000034 method Methods 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 230000000295 complement effect Effects 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 239000007787 solid Substances 0.000 claims description 7
- 229910044991 metal oxide Inorganic materials 0.000 claims description 6
- 150000004706 metal oxides Chemical class 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 4
- 238000010168 coupling process Methods 0.000 claims description 4
- 238000005859 coupling reaction Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 3
- 239000000853 adhesive Substances 0.000 claims 1
- 230000001070 adhesive effect Effects 0.000 claims 1
- 230000003915 cell function Effects 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 32
- 230000006870 function Effects 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 238000005516 engineering process Methods 0.000 description 14
- 238000012546 transfer Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 230000006399 behavior Effects 0.000 description 8
- 238000013461 design Methods 0.000 description 8
- 238000013459 approach Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 7
- 235000012239 silicon dioxide Nutrition 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Engineering & Computer Science (AREA)
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Claims (16)
- ソリッドステートメモリセルであって、
インバータ及びパスゲートトランジスタを含み、そのインバータとそのパスゲートトランジスタとの間の第1のストレージノードを第1のビットラインに結合するための出力と、入力とを有する第1のインバータ回路であって、前記第1のインバータ回路が、1つ又は複数のpチャネル金属酸化物半導体(MOS)トランジスタと1つ又は複数のnチャネルMOSトランジスタとで構成され、前記pチャネルMOSトランジスタが圧縮性ライナー層を備えて構成され、前記nチャネルMOSトランジスタが伸張性ライナー層を備えて構成される、前記第1のインバータ回路、及び
インバータ及びパスゲートトランジスタを含み、そのインバータとそのパスゲートトランジスタとの間の第2のストレージノードを第2のビットラインに結合するための出力を有する第2のインバータ回路であって、前記第2のストレージノードが前記インバータの前記入力に結合され、前記第2のインバータ回路が前記第1のインバータ回路の前記第1のストレージノードに結合された入力を有し、前記第2のインバータ回路が、1つ又は複数のpチャネルMOSトランジスタと、1つ又は複数のnチャネルMOSトランジスタとで構成される、前記第2のインバータ回路、
を含み、
前記第2のインバータ回路の前記MOSトランジスタの1つが、前記第1のインバータ回路の対応するMOSトランジスタの応力特性とは逆の応力特性のライナー層を備えて構成される、
ソリッドステートメモリセル。 - 請求項1に記載のメモリセルであって、
前記第1のインバータ回路の前記インバータが、
伸張性ライナー層を備えて構成されるnチャネルMOS駆動トランジスタであって、基準電圧に結合されたソース、前記インバータ回路の前記入力に接続されたゲート、及び前記第1のストレージノードに結合されたドレインを有する、前記nチャネルMOS駆動トランジスタ、及び
圧縮性ライナー層を備えて構成されるpチャネルMOSトランジスタであって、前記第1のストレージノードに結合されたドレイン、前記インバータ回路の前記入力に接続されたゲート、及び電力供給電圧に結合されたソースを有する、前記pチャネルMOSトランジスタ、
を含み、
前記第2のインバータ回路の前記インバータが、
nチャネルMOS駆動トランジスタであって、基準電圧に結合されたソース、前記インバータ回路の前記入力に接続されたゲート、及び前記第2のストレージノードに結合されたドレインを有する、前記nチャネルMOS駆動トランジスタ、及び
pチャネルMOSロードトランジスタであって、前記第2のストレージノードに結合されたドレイン、前記インバータ回路の前記入力に接続されたゲート、及び電力供給電圧に結合されたソースを有する、前記pチャネルMOSロードトランジスタ、
を含む、メモリセル。 - 請求項2に記載のメモリセルであって、前記第2のインバータ回路の前記pチャネルMOSロードトランジスタ及び前記nチャネルMOSドライバトランジスタの両方が、圧縮性ライナー層を備えて構成される、メモリセル。
- 請求項3のメモリセルであって、
前記第1のインバータ回路の前記パスゲートトランジスタが、伸張性ライナー層を備えて構成されるnチャネルMOSトランジスタを含み、前記nチャネルMOSトランジスタが、前記第1のストレージノードと前記第1のビットラインとの間に結合されるソース/ドレインパスと、ワードライン信号を受け取るためのゲートとを有し、
前記第2のインバータ回路の前記パスゲートトランジスタが、圧縮性ライナー層を備えて構成されるnチャネルMOSトランジスタを含み、前記nチャネルMOSトランジスタが、前記第2のストレージノードと前記第2のビットラインとの間に結合されたソース/ドレインパスと、前記ワードライン信号を受け取るためのゲートとを有する、
メモリセル。 - 請求項2に記載のメモリセルであって、
前記第1のインバータ回路の前記パスゲートトランジスタが、伸張性ライナー層を備えて構成されるnチャネルMOSトランジスタを含み、前記nチャネルMOSトランジスタが、前記第1のストレージノードと前記第1のビットラインとの間に結合されたソース/ドレインパスと、ワードライン信号を受け取るためのゲートとを有し、
前記第2のインバータ回路の前記パスゲートトランジスタが、圧縮性ライナー層を備えて構成されるnチャネルMOSトランジスタを含み、前記nチャネルMOSトランジスタが、前記第2のストレージノードと前記第2のビットラインとの間に結合されたソース/ドレインパスと、前記ワードライン信号を受け取るためのゲートとを有する、
メモリセル。 - 請求項1に記載のメモリセルであって、前記圧縮性ライナー層及び伸張性ライナー層の各々が窒化珪素を含む、メモリセル。
- ボディの半導体表面の集積回路にメモリアレイを構成する方法であって、
前記メモリアレイが、行及び列に配置された複数のメモリセルを含み、メモリセルの各行がワードラインに関連し、メモリセルの各列が第1及び第2のビットラインに関連し、各メモリセルが、それぞれ第1及び第2のクロス結合されたインバータの出力から駆動される相補型の第1及び第2のストレージノードにおいて表されるデータ状態を記憶し、
前記方法が、
前記表面にn型及びp型領域を画定すること、
前記メモリセルの各々に対し選択された位置に重なるゲート電極を形成することであって、各メモリセル内の前記ゲート電極が各メモリセル内のトランジスタのゲートとして機能する、前記形成すること、
前記メモリセルの各々に対し、複数のpチャネルトランジスタの相対する側にp型ソース及びドレイン領域を形成すること、
前記メモリセルの各々に対し、複数のnチャネルトランジスタの相対する側にn型ソース及びドレイン領域を形成すること、
前記メモリセルの各々に対し、前記複数のpチャネルトランジスタと前記nチャネルトランジスタの少なくとも1つとの、前記ソース及びドレイン領域、及び前記ゲートの上に圧縮性ライナー層を形成すること、及び
前記メモリセルの各々に対し、他の前記nチャネルトランジスタの上に伸張性ライナー層を形成すること、
を含む方法。 - 請求項7に記載の方法であって、
前記メモリセルの各々における前記複数のpチャネルトランジスタが第1及び第2のpチャネルロードトランジスタを含み、
前記メモリセルの各々における前記複数のnチャネルトランジスタが第1及び第2のnチャネルドライバトランジスタを含み、
前記圧縮性ライナー層を形成する前記ステップが、前記第1及び第2のロードトランジスタ及び前記第2のnチャネルドライバトランジスタのための前記ゲート電極及び前記ソース及びドレイン領域の上に前記圧縮性ライナー層を形成し、
前記伸張性ライナー層を形成する前記ステップが、前記第1のnチャネルドライバトランジスタのための前記ゲート電極及び前記ソース及びドレイン領域の上に前記伸張性ライナー層を形成する、
方法。 - 請求項8に記載の方法であって、
前記メモリセルの各々における前記複数のnチャネルトランジスタが、第1及び第2のnチャネルパスゲートトランジスタを更に含み、
前記圧縮性ライナー層を形成する前記ステップが、前記第2のnチャネルドライバトランジスタの上にも前記圧縮性ライナー層を形成し、
前記伸張性ライナー層を形成する前記ステップが、前記第1のnチャネルパスゲートトランジスタのための前記ゲート電極及び前記ソース及びドレイン領域の上にも前記伸張性ライナー層を形成する、
方法。 - 請求項7に記載の方法であって、
前記メモリセルの各々における前記複数のpチャネルトランジスタが第1及び第2のpチャネルロードトランジスタを含み、
前記メモリセルの各々における前記複数のnチャネルトランジスタが、第1及び第2のnチャネルドライバトランジスタ及び第1及び第2のnチャネルパスゲートトランジスタを含み、
前記圧縮性ライナー層を形成する前記ステップが、前記第1及び第2のロードトランジスタ及び前記第2のnチャネルパスゲートトランジスタのための前記ゲート電極及び前記ソース及びドレイン領域の上に前記圧縮性ライナー層を形成し、
前記伸張性ライナー層を形成する前記ステップが、前記第1及び第2のnチャネルドライバトランジスタ及び前記第1のnチャネルパスゲートトランジスタのための前記ゲート電極及び前記ソース及びドレイン領域の上に前記伸張性ライナー層を形成する、
方法。 - ソリッドステートメモリを含む集積回路であって、
前記メモリが、
行及び列に配置されたソリッドステートメモリセルのアレイ、
行アドレスに対応するメモリセルの行に関連するワードラインを励起するため、前記行アドレス及び列アドレスを受け取るためのアドレス選択回路要素、及び
メモリセルの各列の第1及び第2のビットラインに結合された読み出し/書き込み回路要素、
を含み、
各メモリセルが、
インバータ及びパスゲートトランジスタを含む第1のインバータ回路であって、前記第1のインバータ回路が、そのインバータとそのパスゲートトランジスタとの間の第1のストレージノードをその行のためのワードラインに応答してその列のための第1のビットラインに結合するための出力と、入力とを有し、前記第1のインバータ回路が、1つ又は複数のpチャネル金属酸化物半導体(MOS)トランジスタと1つ又は複数のnチャネルMOSトランジスタとで構成され、前記pチャネルMOSトランジスタが圧縮性ライナー層を備えて構成され、前記nチャネルMOSトランジスタが伸張性ライナー層を備えて構成される、前記第1のインバータ回路、及び
インバータ及びパスゲートトランジスタを含む第2のインバータ回路であって、前記第2のインバータ回路が、そのインバータとそのパスゲートトランジスタとの間の第2のストレージノードをその行のためのワードラインに応答してその列のための第2のビットラインに結合するための出力を有し、前記第2のストレージノードが前記インバータの前記入力に結合され、前記第2のインバータ回路が前記第1のインバータ回路の前記第1のストレージノードに結合された入力を有し、前記第2のインバータ回路が、1つ又は複数のpチャネルMOSトランジスタと1つ又は複数のnチャネルMOSトランジスタとで構成される、前記第2のインバータ回路、
を含み、
前記メモリセルの各々における前記第2のインバータ回路の前記MOSトランジスタの1つが、前記第1のインバータ回路の対応するMOSトランジスタの応力特性とは逆の応力特性のライナー層を備えて構成される、
集積回路。 - 請求項11に記載の集積回路であって、
前記メモリセルの各々における前記第1のインバータ回路の前記インバータが、
伸張性ライナー層を備えて構成されるnチャネルMOS駆動トランジスタであって、基準電圧に結合されたソース、前記インバータ回路の前記入力に接続されたゲート、及び前記第1のストレージノードに結合されたドレインを有する、前記nチャネルMOS駆動トランジスタ、及び
圧縮性ライナー層を備えて構成されるpチャネルMOSトランジスタであって、前記第1のストレージノードに結合されたドレイン、前記インバータ回路の前記入力に接続されたゲート、及び電力供給電圧に結合されたソースを有する、前記pチャネルMOSトランジスタ、
を含み、
前記メモリセルの各々における前記第2のインバータ回路の前記インバータが、
基準電圧に結合されたソース、前記インバータ回路の前記入力に接続されたゲート、及び前記第2のストレージノードに結合されたドレインを有するnチャネルMOS駆動トランジスタ、及び
前記第2のストレージノードに結合されたドレイン、前記インバータ回路の前記入力に接続されたゲート、及び電力供給電圧に結合されたソースを有するpチャネルMOSロードトランジスタ、
を含む、集積回路。 - 請求項12に記載の集積回路であって、前記メモリセルの各々における、前記第2のインバータ回路の前記pチャネルMOSロードトランジスタ及び前記nチャネルMOSドライバトランジスタの両方が、圧縮性ライナー層を備えて構成される、集積回路。
- 請求項13に記載の集積回路であって、
前記メモリセルの各々における前記第1のインバータ回路の前記パスゲートトランジスタが、伸張性ライナー層を備えて構成されるnチャネルMOSトランジスタを含み、前記nチャネルMOSトランジスタが、前記第1のストレージノードと前記第1のビットラインとの間に結合されるソース/ドレインパスと、その行のための前記ワードラインに接続されたゲートとを有し、
前記メモリセルの各々における前記第2のインバータ回路の前記パスゲートトランジスタが、圧縮性ライナー層を備えて構成されるnチャネルMOSトランジスタを含み、前記nチャネルMOSトランジスタが、前記第2のストレージノードと前記第2のビットラインとの間に結合されたソース/ドレインパスと、その行のための前記ワードラインに接続されたゲートとを有する、
集積回路。 - 請求項13に記載の集積回路であって、
前記メモリセルの各々における前記第1のインバータ回路の前記パスゲートトランジスタが、伸張性ライナー層を備えて構成されるnチャネルMOSトランジスタを含み、前記nチャネルMOSトランジスタが、前記第1のストレージノードと前記第1のビットラインとの間に結合されたソース/ドレインパスと、その行のための前記ワードラインに接続されたゲートとを有し、
前記メモリセルの各々における前記第2のインバータ回路の前記パスゲートトランジスタが、圧縮性ライナー層を備えて構成されるnチャネルMOSトランジスタを含み、前記nチャネルMOSトランジスタが、前記第2のストレージノードと前記第2のビットラインとの間に結合されたソース/ドレインパスと、前記ワードライン信号を受け取るためのゲートとを有する、
集積回路。 - 請求項11に記載の集積回路であって、前記読み出し/書き込み回路要素及びアドレス選択回路要素に結合されるロジック回路を更に含む、集積回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/154,225 US8467233B2 (en) | 2011-06-06 | 2011-06-06 | Asymmetric static random access memory cell with dual stress liner |
US13/154,225 | 2011-06-06 | ||
PCT/US2012/040995 WO2012170465A2 (en) | 2011-06-06 | 2012-06-06 | Asymmetric static random access memory cell with dual stress liner |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014517536A JP2014517536A (ja) | 2014-07-17 |
JP6162107B2 true JP6162107B2 (ja) | 2017-07-12 |
Family
ID=47261575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014514574A Active JP6162107B2 (ja) | 2011-06-06 | 2012-06-06 | 二重ストレスライナーを備える非対称スタティックランダムアクセスメモリセル |
Country Status (4)
Country | Link |
---|---|
US (1) | US8467233B2 (ja) |
JP (1) | JP6162107B2 (ja) |
CN (1) | CN103733262B (ja) |
WO (1) | WO2012170465A2 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8638594B1 (en) * | 2009-12-02 | 2014-01-28 | Altera Corporation | Integrated circuits with asymmetric transistors |
US8859357B2 (en) * | 2010-11-03 | 2014-10-14 | Texas Instruments Incorporated | Method for improving device performance using dual stress liner boundary |
CN103515435B (zh) * | 2012-06-26 | 2016-12-21 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法、sram存储单元电路 |
CN107093440B (zh) | 2012-12-27 | 2021-10-01 | 英特尔公司 | 用于降低动态功率和峰值电流的sram位线和写入辅助装置与方法及双输入电平移位器 |
JP6333028B2 (ja) * | 2013-04-19 | 2018-05-30 | 株式会社半導体エネルギー研究所 | 記憶装置及び半導体装置 |
KR20160004069A (ko) * | 2014-07-02 | 2016-01-12 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
JP2016062618A (ja) * | 2014-09-12 | 2016-04-25 | 株式会社東芝 | 半導体記憶装置 |
KR102320820B1 (ko) | 2015-02-24 | 2021-11-02 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
CN106558334B (zh) * | 2015-09-24 | 2020-08-25 | 中芯国际集成电路制造(上海)有限公司 | 一种sram存储单元、sram存储器及其控制方法 |
US9627484B1 (en) | 2015-10-12 | 2017-04-18 | International Business Machines Corporation | Devices with multiple threshold voltages formed on a single wafer using strain in the high-K layer |
US9940999B2 (en) | 2016-06-22 | 2018-04-10 | Darryl G. Walker | Semiconductor devices, circuits and methods for read and/or write assist of an SRAM circuit portion based on voltage detection and/or temperature detection circuits |
US10403384B2 (en) | 2016-06-22 | 2019-09-03 | Darryl G. Walker | Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor |
TWI694580B (zh) * | 2016-11-18 | 2020-05-21 | 聯華電子股份有限公司 | 電晶體堆疊結構 |
CN108806741A (zh) * | 2017-05-03 | 2018-11-13 | 中芯国际集成电路制造(上海)有限公司 | 静态随机存储单元、静态随机存储器及其存取方法 |
US10658026B2 (en) | 2017-05-26 | 2020-05-19 | Taiwan Semiconductor Manufacturing Company Limited | Word line pulse width control circuit in static random access memory |
US10355100B1 (en) | 2018-05-17 | 2019-07-16 | Sandisk Technologies Llc | Field effect transistors having different stress control liners and method of making the same |
US11521676B2 (en) * | 2020-04-30 | 2022-12-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | SRAM structure with asymmetric interconnection |
US11996462B2 (en) * | 2020-11-13 | 2024-05-28 | Sandisk Technologies Llc | Ferroelectric field effect transistors having enhanced memory window and methods of making the same |
US11955171B2 (en) | 2021-09-15 | 2024-04-09 | Mavagail Technology, LLC | Integrated circuit device including an SRAM portion having end power select circuits |
CN116546811B (zh) * | 2023-06-27 | 2023-09-12 | 合肥晶合集成电路股份有限公司 | 一种半导体集成器件及其制作方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5373170A (en) * | 1993-03-15 | 1994-12-13 | Motorola Inc. | Semiconductor memory device having a compact symmetrical layout |
US6061268A (en) * | 1999-10-27 | 2000-05-09 | Kuo; James B. | 0.7V two-port 6T SRAM memory cell structure with single-bit-line simultaneous read-and-write access (SBLSRWA) capability using partially-depleted SOI CMOS dynamic-threshold technique |
JP4272606B2 (ja) * | 2001-06-28 | 2009-06-03 | パナソニック株式会社 | Sram装置 |
JP4162076B2 (ja) * | 2002-05-30 | 2008-10-08 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
US7119601B2 (en) | 2004-08-04 | 2006-10-10 | Texas Instruments Incorporated | Backgate pull-up for PMOS pass-gates |
JP2007027194A (ja) * | 2005-07-12 | 2007-02-01 | Renesas Technology Corp | 半導体装置 |
JP4787593B2 (ja) * | 2005-10-14 | 2011-10-05 | パナソニック株式会社 | 半導体装置 |
US7585720B2 (en) | 2006-07-05 | 2009-09-08 | Toshiba America Electronic Components, Inc. | Dual stress liner device and method |
US7462522B2 (en) | 2006-08-30 | 2008-12-09 | International Business Machines Corporation | Method and structure for improving device performance variation in dual stress liner technology |
US7960243B2 (en) * | 2007-05-31 | 2011-06-14 | Freescale Semiconductor, Inc. | Method of forming a semiconductor device featuring a gate stressor and semiconductor device |
DE102007041210B4 (de) | 2007-08-31 | 2012-02-02 | Advanced Micro Devices, Inc. | Verfahren zur Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Vorsehen einer verspannten dielektrischen Schicht über einem verspannungsneutralen dielektrischen Material in einem Halbleiterbauelement und entsprechendes Halbleiterbauelement |
JP4473901B2 (ja) * | 2007-09-10 | 2010-06-02 | 株式会社東芝 | 半導体記憶装置 |
US20090189227A1 (en) * | 2008-01-25 | 2009-07-30 | Toshiba America Electronic Components, Inc. | Structures of sram bit cells |
JP2009212413A (ja) * | 2008-03-06 | 2009-09-17 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
JP4661888B2 (ja) * | 2008-03-11 | 2011-03-30 | ソニー株式会社 | 半導体記憶装置およびその動作方法 |
JP2010028010A (ja) * | 2008-07-24 | 2010-02-04 | Fujitsu Microelectronics Ltd | 半導体装置 |
JP5197241B2 (ja) * | 2008-09-01 | 2013-05-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US8035166B2 (en) * | 2009-04-08 | 2011-10-11 | Xilinx, Inc. | Integrated circuit device with stress reduction layer |
US8441829B2 (en) | 2009-06-12 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stable SRAM cell |
-
2011
- 2011-06-06 US US13/154,225 patent/US8467233B2/en active Active
-
2012
- 2012-06-06 JP JP2014514574A patent/JP6162107B2/ja active Active
- 2012-06-06 CN CN201280038634.5A patent/CN103733262B/zh active Active
- 2012-06-06 WO PCT/US2012/040995 patent/WO2012170465A2/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
US20120307550A1 (en) | 2012-12-06 |
WO2012170465A3 (en) | 2013-04-25 |
WO2012170465A2 (en) | 2012-12-13 |
JP2014517536A (ja) | 2014-07-17 |
CN103733262A (zh) | 2014-04-16 |
US8467233B2 (en) | 2013-06-18 |
CN103733262B (zh) | 2016-10-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A601 | Written request for extension of time |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
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S533 | Written request for registration of change of name |
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|
R350 | Written notification of registration of transfer |
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R250 | Receipt of annual fees |
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