CN108806741A - 静态随机存储单元、静态随机存储器及其存取方法 - Google Patents

静态随机存储单元、静态随机存储器及其存取方法 Download PDF

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CN108806741A CN201710304827.5A CN201710304827A CN108806741A CN 108806741 A CN108806741 A CN 108806741A CN 201710304827 A CN201710304827 A CN 201710304827A CN 108806741 A CN108806741 A CN 108806741A
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Abstract

本发明公开了一种静态随机存储单元，包括两组晶体管，第一组晶体管的第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管各自包括的鳍结构的数量之比与第二组晶体管的第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管各自包括的鳍结构的数量之比不同；所述第一通过栅晶体管的源极和漏极中的一个电性连接第一位线，所述第二通过栅晶体管的源极和漏极中的一个电性连接第二位线。将这种非对称性设计的静态随机存储单元应用于静态随机存储器中，有利于静态随机存储器的存取，提高静态随机存储器的性能。

Description

静态随机存储单元、静态随机存储器及其存取方法
技术领域
本发明涉及集成电路技术领域，特别涉及一种静态随机存储单元、静态随机存储器及其存取方法。
背景技术
随着数字集成电路的不断发展，芯片上集成的存储器已经成为数字系统中重要的组成部分。静态随机存储器(Static Random Access Memory，SRAM)以其低功耗、高速的优点成为芯片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。
而静态噪声容限(Static Noise Margin，SNM)是衡量静态随机存储单元抗干扰能力的一个重要参数，其定义为静态随机存储耐压所能承受的最大直流噪声的幅值，若超过这个值，存储结点的状态将发生错误翻转。其中，静态噪声容限包括读噪声容限(ReadNoise Margin，RNM)和写噪声容限(Write Noise Margin，WNM)，RNM和WNM的匹配会限制SRAM的性能。因此，如何提供足够大的RNM和WNM以提升产品的性能仍然是目前需要研究的一个重要方向。
发明内容
本发明所要解决的技术问题是提供一种静态随机存储单元、静态随机存储器及其存取方法，通过设计出非对称性的静态随机存储单元，将非对称性的静态随机存储单元应用在静态随机存储器中，能够优化RNM和WNM的匹配，使其存取方法灵活多变，以提升静态随机存储器的性能。
为解决上述技术问题及相关问题，本发明提供的静态随机存储单元包括两组晶体管，第一组晶体管包括第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管，第二组晶体管包括第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管；其中，第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管各自包括的鳍结构的数量之比与第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管各自包括的鳍结构的数量之比不同；所述第一通过栅晶体管的源极和漏极中的一个电性连接第一位线，所述第二通过栅晶体管的源极和漏极中的一个电性连接第二位线。
可选的，在所述的静态随机存储单元中，所述第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管各自包括的鳍结构的数量之比为1:2:1、1:3:1、1:3:2、1:4:3或2:2:2。
可选的，在所述的静态随机存储单元中，所述第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管各自包括的鳍结构的数量之比为1:2:1、1:3:1、1:3:2、1:4:3或2:2:2。
可选的，在所述的静态随机存储单元中，所述第一通过栅晶体管与第二通过栅晶体管各自包括的鳍结构的数量相同，且所述第一上拉晶体管、第一下拉晶体管各自包括的鳍结构的数量之比与第二上拉晶体管、第二下拉晶体管各自包括的鳍结构的数量之比不同。
进一步的，在所述的静态随机存储单元中，所述第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管各自包括的鳍结构的数量之比为2:2:2；且所述第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管各自包括的鳍结构的数量之比为1:3:2。
可选的，在所述的静态随机存储单元中，所有的所述鳍结构呈轴对称分布。
可选的，在所述的静态随机存储单元中，所述第一上拉晶体管和第二上拉晶体管均为PMOS，所述第一下拉晶体管、第二下拉晶体管、第一通过栅晶体管和第二通过栅晶体管均为NMOS。
可选的，在所述的静态随机存储单元中，所述第一通过栅晶体管的栅极和第二通过栅晶体管的栅极均连接一字线。
可选的，在所述的静态随机存储单元中，所述第一上拉晶体管和第一下拉晶体管组成第一反相器，所述第二上拉晶体管和第二下拉晶体管组成第二反相器。
进一步的，在所述的静态随机存储单元中，所述第一反相器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述第一反相器的输入端。
进一步的，在所述的静态随机存储单元中，所述第一通过栅晶体管的源极和漏极中的另一个电性连接所述第一反相器的输出端，所述第二通过栅晶体管的源极和漏极中的另一个电性连接所述第二反相器的输出端。
根据本发明的另一方面，本发明还提供了一种包括上述静态随机存储单元的静态随机存储器。
此外，根据本发明的又一方面，本发明还提供了一种基于上述静态随机存储器的存取方法，所述存取方法包括：在所述静态随机存储器读取过程中，将所述第一位线作为读位线；在所述静态随机存储器写入过程中，将所述第二位线作为写位线；或者在所述静态随机存储器读取过程中，将所述第二位线作为读位线；在所述静态随机存储器写入过程中，将所述第一位线作为写位线。
与现有技术相比，本发明具有以下有益效果：
本发明的静态随机存储单元包括两组晶体管，第一组晶体管的第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管各自包括的鳍结构的数量之比与第二组晶体管的第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管各自包括的鳍结构的数量之比不同；所述第一通过栅晶体管的源极和漏极中的一个电性连接第一位线，所述第二通过栅晶体管的源极和漏极中的一个电性连接第二位线。这种非对称性设计的静态随机存储单元应用于静态随机存储器中，有利于静态随机存储器的存取，可以灵活的从所述第一位线和第二位线中选择分别用于读/写位线，得到最优化的RNM和WNM的匹配，提高静态随机存储器的性能。
进一步的，所述静态随机存储单元的设计可以在对称分布的鳍结构的基础上，仅通过后续金属层的布局便可实现非对称性的静态随机存储单元的布局，合理充分利用芯片面积，工艺操作简易、灵活多变，适合大规模的批量生产，有利于提高静态随机存储器的产出。
附图说明
图1a为一种静态随机存储单元的电路连接图；
图1b为图1a所示的静态随机存储单元的元件布局图；
图2为本发明实施例中所述静态随机存储单元的元件布局图。
具体实施方式
图1a和图1b示意出了一种静态随机存储单元的电路连接图和其元件布局图，所述静态随机存储单元包括两组对称的晶体管结构，每组晶体管结构中包括一上拉晶体管(Pull up transistor，PU)11(或14)、一下拉晶体管(Pull down transistor，PD)12(或15)、一通过栅晶体管(Pass gate transistor，PG)13(或16)，其中两组晶体管结构中的上拉晶体管均为PMOS，下拉晶体管和通过栅晶体管均为NMOS，每组晶体管中的上拉晶体管和下拉晶体管(如上拉晶体管11和下拉晶体管12、上拉晶体管14和下拉晶体管15)分别组成一反相器，其中，一个反相器的输入端和输出端分别与另一个反相器的输出端和输入端相连，并且，反相器的输入端和输出端还分别连接不同的通过栅晶体管的源极和漏极中的一个(如通过栅晶体管的漏极)，第一组的通过栅晶体管13的源极和漏极中的另一个(如第一组的通过栅晶体管13的源极)电性连接到位线BL(Bit Line)，第二组的通过栅晶体管16的源极和漏极中的另一个(如第二组的通过栅晶体管16的源极)电性连接到互补位线B—L，两个通过栅晶体管的栅极均电性连接到字线WL(Word Line)，两个上拉晶体管的源极均与电源电压线Vdd连接，两个下拉晶体管的源极均与接地线Vss连接。
所述静态随机存储单元中所有的晶体管均为鳍式场效应晶体管(FinFET)，如图1b所示，所述静态随机存储单元中的所有鳍结构100呈轴对称分布，如鳍结构100的总数量为8个，其中正中间2个鳍结构100位于基底中N型阱(N-Well)A之上，其他的6个鳍结构100分别对称分布在位于N型阱两侧的P型阱(图中示意图省略)之上，则两组对称分布的晶体管中的上拉晶体管、下拉晶体管以及通过栅晶体管各自包括的鳍结构100的数量之比为1:3:2，所述静态随机存储单元可以称为对称式的Fin132静态随机存储单元。
由于在静态随机存储单元中通过各个晶体管的电流之比与各个晶体管导通的鳍结构的数量之比相等，而静态随机存储单元的噪声容限与通过各个晶体管的电流之比有关，因此，静态随机存储单元的噪声容限可以通过相应的各个晶体管导通的鳍结构的数量之比来体现。然而，发明人研究和发现，如上述对称式的Fin132静态随机存储单元中两组晶体管中各晶体管各自包括的鳍结构的数量之比是一样的，因此，将其应用于静态随机存储器中，会存在RNM和WNM中的其中一个偏大，另一个偏小的可能，导致其性能不佳。
因此，基于上述研究和发现，本发明提供一种静态随机存储单元，包括两组晶体管，第一组晶体管包括第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管，第二组晶体管包括第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管；其中，第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管各自包括的鳍结构的数量之比与第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管各自包括的鳍结构的数量之比不同；所述第一通过栅晶体管的源极和漏极中的一个电性连接第一位线，所述第二通过栅晶体管的源极和漏极中的一个电性连接第二位线。
相应的，根据本发明的另一面，本发明还提供了一种包括上述静态随机存储单元的静态随机存储器。
此外，根据本发明的又一方面，本发明还提供了一种基于上述静态随机存储器的存取方法，所述存取方法包括：在所述静态随机存储器读取过程中，将所述第一位线作为读位线；在所述静态随机存储器写入过程中，将所述第二位线作为写位线；或者在所述静态随机存储器读取过程中，将所述第二位线作为读位线；在所述静态随机存储器写入过程中，将所述第一位线作为写位线。
本发明的静态随机存储单元包括两组晶体管，第一组晶体管的第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管各自包括的鳍结构的数量之比与第二组晶体管的第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管各自包括的鳍结构的数量之比不同；所述第一通过栅晶体管的源极和漏极中的一个电性连接第一位线，所述第二通过栅晶体管的源极和漏极中的一个电性连接第二位线。这种非对称性设计的静态随机存储单元应用于静态随机存储器中，有利于静态随机存储器的存取，可以灵活的从所述第一位线和第二位线中选择分别用于读/写位线，得到最优化的RNM和WNM的匹配，提高静态随机存储器的性能。
下面将结合流程图和示意图对本发明的静态随机存储单元、静态随机存储器及其存取方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
以下列举所述静态随机存储单元、静态随机存储器及其存取方法的实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其它通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
请参阅图2，图2示出了本发明实施例中所述静态随机存储单元的元件布局图，图中呈现了所述静态随机存储单元包括两组晶体管，第一组晶体管包括第一上拉晶体管21、第一下拉晶体管22以及第一通过栅晶体管23，第一上拉晶体管21和第一下拉晶体管22组成第一反相器；第二组晶体管包括第二上拉晶体管24、第二下拉晶体管25以及第二通过栅晶体管26，第二上拉晶体管24和第二下拉晶体管25组成第二反相器。本实施例中所述静态随机存储单元的电路连接与图1a的连接方式有相似的地方，具体的：
所述第一反相器的输出端连接所述第二反相器的输入端以及连接所述第一通过栅晶体管23的源极和漏极中的一个(如第一通过栅晶体管23的漏极)，所述第一反相器的输入端连接所述第二反相器的输出端以及连接所述第二通过栅晶体管26的源极和漏极中的一个(如第二通过栅晶体管26的漏极)，所述第一通过栅晶体管23的栅极和第二通过栅晶体管的栅极26均连接一字线WL，所述第一上拉晶体管21的源极和第二上拉晶体管24的源极均电性连接电源电压线Vdd，所述第一下拉晶体管22的源极和第二下拉晶体管25的源极均电性连接接地线Vss。
进一步的，本实施中所述静态随机存储单元的电路连接与图1a的连接方式不同之处在于：所述第一通过栅晶体管23的源极和漏极中的另一个(如第一通过栅晶体管23的源极)连接第一位线BL1，第二通过栅晶体管26的源极和漏极中的另一个(如第二通过栅晶体管26的源极)连接第二位线BL2；并且，相应的本实施例中所述静态随机存储单元的布局图如图2所示，其中第一上拉晶体管21、第一下拉晶体管22以及第一通过栅晶体管23各自包括的鳍结构的数量之比与第二上拉晶体管24、第二下拉晶体管25以及第二通过栅晶体管26各自包括的鳍结构的数量之比不同，具体的布局情况介绍如下：
首先，较佳的，在本实施例中所述第一上拉晶体管21和第二上拉晶体管24均为PMOS，而所述第一下拉晶体管22、第二下拉晶体管25、第一通过栅晶体管23以及第二通过栅晶体管26均为NMOS。所述静态随机存储单元包括一基底(图中示意图省略)，所述基底可以为硅单晶衬底，也可以为其它合适的半导体衬底，在所述基底中形成有N型阱(N-Well)B和位于N型阱(N-Well)B两侧的P-Well(图中示意图省略)。
所述静态随机存储单元包括鳍结构，所述鳍结构位于所述基底之上，优选的，为了更加清楚的体现本实施例的有益效果，本实施例的鳍结构200的数量与图1b所示的相同，即本实施例的鳍结构200总数量也为8个，且8个所述鳍结构200呈轴对称分布，当然，为了形成后续所需的各晶体管结构，轴对称分布的鳍结构200需要与基底中的N-Well和P-Well的布局相对应，如图2所示，本实施例中，除了正中间的2个鳍结构200位于所述N型阱B之上，还有一个与其相邻的鳍结构200也位于所述N型阱B之上，这样，所述鳍结构200可以灵活的被用于形成PMOS或NMOS，并且可以改变所述PMOS或NMOS的金属功函数，使得所述静态随机存储单元的制程工艺灵活多变，得到的静态随机存储单元相对于对称式的静态随机存储单元具有更加优势的性能。
在本实施例的静态随机存储单元的布局图中，第二组晶体管的元件布局(图2的右半部分)与图1b的相同，即第二上拉晶体管24、第二下拉晶体管25以及第二通过栅晶体管26各自包括的鳍结构200的数量之比为1:3:2(可以简称为Fin132)。而第一组晶体管的元件布局却发生的改变，如第一上拉晶体管21、第一下拉晶体管22以及第一通过栅晶体管23各自包括的鳍结构200的数量之比为2:2:2(可以简称为Fin222)，而且，这种布局的改变仅通过金属层的布局便可实现，如本实施例中，仅需改变所述第一上拉晶体管21的源极与电源电压线Vdd的金属层的布局以及第一下拉晶体管22的源极与接地线Vss的金属层的布局，就得到了非对称式的Fin132&Fin222静态随机存储单元，该静态随机存储单元合理充分利用芯片面积，制程工艺操作简易、灵活多变，适合大规模的批量生产，有利于提高静态随机存储器的产出。
于是，将若干个所述非对称式的Fin132&Fin222静态随机存储单元应用于静态随机存储器时，可以灵活的控制该静态随机存储器的存取方法：
如本实施例中，因所述非对称式的Fin132&Fin222静态随机存储单元中的Fin222具有相对良好的WNM，而Fin132具有相对良好的RNM，于是，在所述静态随机存储器读取过程中，就可以将Fin222中连接的第一位线BL1作为写位线；在所述静态随机存储器写入过程中，就可以将Fin132中连接的第二位线BL2作为读位线。这样，将所述静态随机存储器的WNM和RNM实现最优化，可以提高SRAM的性能。
显然，在其他实施例中，所述随机存储单元的鳍结构的总数量、所述第一上拉晶体管21、第一下拉晶体管22以及第一通过栅晶体管23各自包括的鳍结构200的数量之比、以及所述第二上拉晶体管24、第二下拉晶体管25以及第二通过栅晶体管26各自包括的鳍结构200的数量之比都不限于上述限定，例如所述第一上拉晶体管21、第一下拉晶体管22以及第一通过栅晶体管23各自包括的鳍结构200的数量之比还可以为1:2:1、1:3:1、1:3:2或1:4:3，同样的，所述第二上拉晶体管24、第二下拉晶体管25以及第二通过栅晶体管26各自包括的鳍结构200的数量之比也还可以为1:2:1、1:3:1、1:4:3或2:2:2，只要满足所述第一上拉晶体管21、第一下拉晶体管22以及第一通过栅晶体管23各自包括的鳍结构200的数量之比与所述第二上拉晶体管24、第二下拉晶体管25以及第二通过栅晶体管26各自包括的鳍结构200的数量之比不同，然后针对非对称的静态随机存储单元的RNM和WNM，分别选择最佳的读/写位线(如在其他实施例中，根据设计的所述随机存储单元的RNM和WNM情况，还可以出现在所述静态随机存储器读取过程中，将所述第一位线作为读位线；而在所述静态随机存储器写入过程中，将所述第二位线作为写位线)，便可提高SRAM的性能。在此不一一做介绍。
综上，本发明的静态随机存储单元包括两组晶体管，第一组晶体管的第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管各自包括的鳍结构的数量之比与第二组晶体管的第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管各自包括的鳍结构的数量之比不同；所述第一通过栅晶体管的源极和漏极中的一个电性连接第一位线，所述第二通过栅晶体管的源极和漏极中的一个电性连接第二位线。这种非对称性设计的静态随机存储单元应用于静态随机存储器中，有利于静态随机存储器的存取，可以灵活的从所述第一位线和第二位线中选择分别用于读/写位线，得到最优化的RNM和WNM的匹配，提高静态随机存储器的性能。
进一步的，所述静态随机存储单元的设计可以在对称分布的鳍结构的基础上，仅通过后续金属层的布局便可实现非对称性的静态随机存储单元的布局，合理充分利用芯片面积，工艺操作简易、灵活多变，适合大规模的批量生产，有利于提高静态随机存储器的产出。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (13)

1.一种静态随机存储单元，其特征在于，包括两组晶体管，第一组晶体管包括第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管，第二组晶体管包括第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管；其中，
第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管各自包括的鳍结构的数量之比与第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管各自包括的鳍结构的数量之比不同；
所述第一通过栅晶体管的源极和漏极中的一个电性连接第一位线，所述第二通过栅晶体管的源极和漏极中的一个电性连接第二位线。
2.如权利要求1所述的静态随机存储单元，其特征在于，所述第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管各自包括的鳍结构的数量之比为1:2:1、1:3:1、1:3:2、1:4:3或2:2:2。
3.如权利要求1所述的静态随机存储单元，其特征在于，所述第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管各自包括的鳍结构的数量之比为1:2:1、1:3:1、1:3:2、1:4:3或2:2:2。
4.如权利要求1所述的静态随机存储单元，其特征在于，所述第一通过栅晶体管与第二通过栅晶体管各自包括的鳍结构的数量相同，且所述第一上拉晶体管、第一下拉晶体管各自包括的鳍结构的数量之比与第二上拉晶体管、第二下拉晶体管各自包括的鳍结构的数量之比不同。
5.如权利要求4所述的静态随机存储单元，其特征在于，所述第一上拉晶体管、第一下拉晶体管以及第一通过栅晶体管各自包括的鳍结构的数量之比为2:2:2；且所述第二上拉晶体管、第二下拉晶体管以及第二通过栅晶体管各自包括的鳍结构的数量之比为1:3:2。
6.如权利要求1所述的静态随机存储单元，其特征在于，所有的所述鳍结构呈轴对称分布。
7.如权利要求1所述的静态随机存储单元，其特征在于，所述第一上拉晶体管和第二上拉晶体管均为PMOS，所述第一下拉晶体管、第二下拉晶体管、第一通过栅晶体管和第二通过栅晶体管均为NMOS。
8.如权利要求1所述的静态随机存储单元，其特征在于，所述第一通过栅晶体管的栅极和第二通过栅晶体管的栅极均连接一字线。
9.如权利要求1所述的静态随机存储单元，其特征在于，所述第一上拉晶体管和第一下拉晶体管组成第一反相器，所述第二上拉晶体管和第二下拉晶体管组成第二反相器。
10.如权利要求9所述的静态随机存储单元，其特征在于，所述第一反相器的输出端连接所述第二反相器的输入端，所述第二反相器的输出端连接所述第一反相器的输入端。
11.如权利要求10所述的静态随机存储单元，其特征在于，所述第一通过栅晶体管的源极和漏极中的另一个电性连接所述第一反相器的输出端，所述第二通过栅晶体管的源极和漏极中的另一个电性连接所述第二反相器的输出端。
12.一种静态随机存储器，其特征在于，所述静态随机存储器包括若干个如权利要求1至11任意一项所述的静态随机存储单元。
13.一种如权利要求12所述的静态随机存储器的存取方法，其特征在于，所述存取方法包括：
在所述静态随机存储器读取过程中，将所述第一位线作为读位线；在所述静态随机存储器写入过程中，将所述第二位线作为写位线；或者
在所述静态随机存储器读取过程中，将所述第二位线作为读位线；在所述静态随机存储器写入过程中，将所述第一位线作为写位线。
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