DE102021106058A1 - Speicherzelle und verfahren zum betreiben derselben - Google Patents

Speicherzelle und verfahren zum betreiben derselben Download PDF

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Bo-Feng YOUNG
Sai-Hooi Yeong
Chao-I Wu
Chih-Yu Chang
Yu-Ming Lin
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Abstract

Eine Speicherzelle weist eine Schreibbitleitung, einen Schreibtransistor und einen Lesetransistor auf. Der Schreibtransistor ist zwischen die Schreibbitleitung und einen ersten Knoten gekoppelt. Der Lesetransistor ist über den ersten Knoten mit dem Schreibtransistor gekoppelt. Der Lesetransistor weist eine ferroelektrische Schicht auf. Der Schreibtransistor ist dafür ausgelegt, einen gespeicherten Datenwert der Speicherzelle durch ein Schreibwortleitungssignal zu setzen, das einen Polarisationszustand des Lesetransistors einstellt. Der Polarisationszustand entspricht dem gespeicherten Datenwert.

Description

  • PRIORITÄTSANSPRUCH
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/031,851 , eingereicht am Freitag, 29. Mai 2020, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Die Industrie für integrierte Halbleiterschaltungen (IC, Integrated Circuit) hat eine Vielzahl von digitalen Vorrichtungen hervorgebracht, um Probleme in einer Reihe von verschiedenen Bereichen zu lösen. Einige dieser digitalen Vorrichtungen, etwa Speichermakros, sind für die Speicherung von Daten ausgelegt. Da ICs kleiner und komplexer geworden sind, ändert sich auch der Widerstand der Leiterbahnen innerhalb dieser digitalen Vorrichtungen, was sich auf die Betriebsspannungen dieser digitalen Vorrichtungen und die Gesamtleistung der ICs auswirkt.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Figuren verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Blockschaltbild einer Speicherzellenanordnung gemäß einigen Ausführungsformen.
    • 2A ist ein Schaltbild einer Speicherzelle gemäß einigen Ausführungsformen.
    • 2B ist ein Schaltbild einer Speicherzelle gemäß einigen Ausführungsformen.
    • 2C ist ein Schaltbild einer Speicherzelle gemäß einigen Ausführungsformen.
    • 3A ist ein Schaltbild einer Speicherzelle gemäß einigen Ausführungsformen.
    • 3B ist ein Schaltbild einer Speicherzelle gemäß einigen Ausführungsformen.
    • 3C ist ein Schaltbild einer Speicherzelle gemäß einigen Ausführungsformen.
    • 4A ist ein Schaltbild einer Speicherzelle gemäß einigen Ausführungsformen.
    • 4B ist ein Schaltbild einer Speicherzelle gemäß einigen Ausführungsformen.
    • 4C ist ein Schaltbild einer Speicherzelle gemäß einigen Ausführungsformen.
    • 5 ist eine Querschnittsansicht einer integrierten Schaltung gemäß einigen Ausführungsformen.
    • 6 ist ein Funktionsablaufdiagramm eines Verfahrens zum Herstellen einer integrierten Schaltung gemäß einigen Ausführungsformen.
    • 7 ist ein Flussdiagramm eines Verfahrens zum Betreiben einer Schaltung gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt verschiedene Ausführungsformen bzw. Beispiele für das Implementieren der Merkmale des vorgestellten Erfindungsgegenstandes bereit. Spezifische Beispiele von Komponenten, Materialien, Werten, Schritten, Anordnungen oder dergleichen werden nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und nicht einschränkend. Andere Komponenten, Materialien, Werte, Schritte, Anordnungen oder dergleichen werden ebenfalls betrachtet. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, bei denen weitere Merkmale zwischen dem ersten und dem zweiten Merkmal derart ausgebildet sein können, dass das erste und das zweite Merkmal unter Umständen nicht in direktem Kontakt stehen. Darüber hinaus können sich in der vorliegenden Offenbarung Bezugsnummern und/oder -Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung soll der Einfachheit und Übersichtlichkeit dienen und gibt an sich keine Beziehung zwischen den diversen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können raumbezogene Begriffe wie „unter“, „unterhalb“, „untere“, „oberhalb“, „obere“ und dergleichen hier verwendet werden, um die Beschreibung zu erleichtern und die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren dargestellt zu beschreiben. Diese raumbezogenen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb zusätzlich zu der in den Abbildungen gezeigten Ausrichtung mit einschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) sein, und die raumbezogenen Beschreibungen in dieser Patentschrift können entsprechend in gleicher Weise interpretiert werden.
  • Gemäß einigen Ausführungsformen weist eine Speicherzelle eine Schreibbitleitung, einen Schreibtransistor und einen Lesetransistor auf. Der Schreibtransistor ist zwischen die Schreibbitleitung und einen ersten Knoten gekoppelt. Der Lesetransistor ist über den ersten Knoten mit dem Schreibtransistor gekoppelt. Der Schreibtransistor ist dafür ausgelegt, einen gespeicherten Datenwert der Speicherzelle durch ein Schreibwortleitungssignal zu setzen, das einen Polarisationszustand des Lesetransistors einstellt. In einigen Ausführungsformen entspricht der Polarisationszustand dem gespeicherten Datenwert der Speicherzelle.
  • In einigen Ausführungsformen weist der Lesetransistor einen ersten Gate-Anschluss, der über den ersten Knoten mit dem Schreibtransistor gekoppelt ist, und eine ferroelektrische Region mit einem Polarisationszustand, der einem gespeicherten Datenwert der Speicherzelle entspricht, auf.
  • In einigen Ausführungsformen zeigt die Speicherzelle durch die Verwendung der ferroelektrischen Region in der Speicherzelle im Vergleich zu anderen Ansätzen weniger Ladungsverluste am ersten Knoten. In einigen Ausführungsformen ist, durch die Verwendung der ferroelektrischen Region in der Speicherzelle, die ferroelektrische Region in der Lage, den Polarisationszustand zu halten oder beizubehalten, auch nachdem die Spannung am ersten Knoten weggenommen wurde, was dazu führt, dass die Speicherzelle eine längere Datenhaltezeit und ein größeres Speicherfenster als andere Ansätze aufweist. In einigen Ausführungsformen wird die Speicherzelle dadurch, dass sie wenigstens eine längere Datenhaltezeit oder ein größeres Speicherfenster als andere Ansätze aufweist, seltener aufgefrischt als bei anderen Ansätzen, was zu einem geringeren Stromverbrauch als bei anderen Ansätzen führt.
  • 1 ist ein Blockschaltbild einer Speicherzellenanordnung 100 gemäß einigen Ausführungsformen. In einigen Ausführungsformen ist die Speicherzellenanordnung 100 Teil einer integrierten Schaltung.
  • Die Speicherzellenanordnung 100 umfasst eine Anordnung von Speicherzellen 102[1,1], 102[1,2], ..., 102[2,2], ..., 102[M,N] (zusammenfassend als „Anordnung von Speicherzellen 102A“ bezeichnet) mit M Zeilen und N Spalten, wobei N eine positive ganze Zahl ist, die der Anzahl der Spalten in der Anordnung von Speicherzellen 102A entspricht, und M eine positive ganze Zahl ist, die der Anzahl der Zeilen in der Anordnung von Speicherzellen 102A entspricht. Die Zeilen von Zellen in der Anordnung von Speicherzellen 102A sind in einer ersten Richtung X angeordnet. Die Spalten von Zellen in der Anordnung von Speicherzellen 102A sind in einer zweiten Richtung Y angeordnet. Die zweite Richtung Y ist von der ersten Richtung X verschieden. In einigen Ausführungsformen steht die zweite Richtung Y senkrecht zur ersten Richtung X. Jede Speicherzelle 102[1,1], 102[1,2], ..., 102[2,2], ..., 102[M,N] in der Anordnung von Speicherzellen 102A ist dafür ausgelegt, ein entsprechendes Bit Daten zu speichern.
  • Die Anordnung von Speicherzellen 102A ist eine dynamische Direktzugriffsspeicher-Anordnung (DRAM-Anordnung, Dynamic Random-Access Memory) mit DRAM-artigen Speicherzellen. In einigen Ausführungsformen entspricht jede Speicherzelle in der Anordnung von Speicherzellen 102A einer Speicherzelle mit zwei Transistoren (2T) und einem ferroelektrischen Feldeffekttransistor (FeFET), wie in 2A-2C gezeigt. In einigen Ausführungsformen entspricht jede Speicherzelle in der Anordnung von Speicherzellen 102A einer Speicherzelle mit drei Transistoren (3T) mit einem FeFET, wie in 3A-3C gezeigt. In einigen Ausführungsformen entspricht jede Speicherzelle in der Anordnung von Speicherzellen 102A einer Speicherzelle mit vier Transistoren (4T) mit einem FeFET, wie in 4A-4C gezeigt.
  • Verschiedene Typen von Speicherzellen in der Anordnung von Speicherzellen 102A fallen in den betrachteten Schutzbereich der vorliegenden Offenbarung. Beispielsweise ist in einigen Ausführungsformen jede Speicherzelle in der Anordnung von Speicherzellen 102A ein statischer Direktzugriffsspeicher (SRAM, Static Random Access Memory). In einigen Ausführungsformen entspricht jede Speicherzelle in der Anordnung von Speicherzellen 102A einer ferroelektrischen, resistiven Direktzugriffsspeicher-Zelle (FeRAM-Zelle, Ferroelectric Resistive Random-Access Memory). In einigen Ausführungsformen entspricht jede Speicherzelle in der Anordnung von Speicherzellen 102A einer magneto-resistiven Direktzugriffsspeicher-Zelle (MRAM-Zelle, Magneto-Resistive Random-Access Memory). In einigen Ausführungsformen entspricht jede Speicherzelle in der Anordnung von Speicherzellen 102A einer resistiven Direktzugriffsspeicher-Zelle (RRAM-Zelle, Resistive Random-Access Memory). Weitere Ausgestaltungen der Anordnung von Speicherzellen 102A fallen in den Schutzbereich der vorliegenden Offenbarung.
  • Die Speicherzellenanordnung 100 weist ferner M Schreibwortleitungen WWL[1], ... WWL[M] auf (zusammenfassend als „Schreibwortleitung WWL“ bezeichnet). Jede Zeile 1, ..., M in der Anordnung von Speicherzellen 102A ist mit einer entsprechenden Schreibwortleitung WWL[1], ..., WWL[M] verknüpft. Jede Zeile von Speicherzellen in der Anordnung von Speicherzellen 102A ist mit einer entsprechenden Schreibwortleitung WWL[i], ..., WWL[M] gekoppelt. Beispielsweise sind die Speicherzellen 102[1,1], 102[1,2], ..., 102[1,N] in Zeile 1 mit der Schreibwortleitung WWL[i] gekoppelt. Jede Schreibwortleitung WWL erstreckt sich in der ersten Richtung X.
  • Die Speicherzellenanordnung 100 weist ferner M Lesewortleitungen RWL[1], ... RWL[M] auf (zusammenfassend als „Lesewortleitung RWL“ bezeichnet). Jede Zeile 1, ..., M in der Anordnung von Speicherzellen 102A ist mit einer entsprechenden Lesewortleitung RWL[1], ..., RWL[M] verknüpft. Jede Zeile von Speicherzellen in der Anordnung von Speicherzellen 102A ist mit einer entsprechenden Lesewortleitung RWL[1], ..., RWL[M] gekoppelt. Beispielsweise sind die Speicherzellen 102[1,1], 102[1,2], ..., 102[1,N] in Zeile 1 mit der Lesewortleitung RWL[1] gekoppelt. Jede Lesewortleitung RWL erstreckt sich in der ersten Richtung X.
  • Die Speicherzellenanordnung 100 weist ferner N Schreibbitleitungen WBL[1], ... WBL[N] auf (zusammenfassend als „Schreibbitleitung WBL“ bezeichnet). Jede Spalte 1, ..., N in der Anordnung von Speicherzellen 102A ist mit einer entsprechenden Schreibbitleitung WBL[1], ..., WBL[N] verknüpft. Jede Spalte von Speicherzellen in der Anordnung von Speicherzellen 102A ist mit einer entsprechenden Schreibbitleitung WBL[1], ..., WBL[N] gekoppelt. Beispielsweise sind die Speicherzellen 102[1,1], 102[2,1], ..., 102[M,1] in Spalte 1 mit Schreibbitleitung WBL[1] gekoppelt. Jede Schreibbitleitung WBL erstreckt sich in der zweiten Richtung Y.
  • Die Speicherzellenanordnung 100 weist ferner N Lesebitleitungen RBL[1], ... RBL[N] auf (zusammenfassend als „Lesebitleitung RBL“ bezeichnet). Jede Spalte 1, ..., N in der Anordnung von Speicherzellen 102A ist mit einer entsprechenden Lesebitleitung RBL[1], ..., RBL[N] verknüpft. Jede Spalte von Speicherzellen in der Anordnung von Speicherzellen 102A ist mit einer entsprechenden Lesebitleitung RBL[1], ..., RBL[N] gekoppelt. Beispielsweise sind die Speicherzellen 102[1,1], 102[2,1], ..., 102[M,1] in Spalte 1 mit der Lesebitleitung RBL[1] gekoppelt. Jede Lesebitleitung RBL erstreckt sich in der zweiten Richtung Y.
  • Weitere Ausgestaltungen der Speicherzellenanordnung 100 fallen in den Schutzbereich der vorliegenden Offenbarung. Verschiedene Ausgestaltungen von wenigstens Schreibbitleitungen WBL, Schreibwortleitungen WWL, Lesebitleitungen RBL oder Lesewortleitungen RWL in der Speicherzellenanordnung 100 fallen in den Schutzbereich der vorliegenden Offenbarung. In einigen Ausführungsformen weist die Speicherzellenanordnung 100 zusätzliche Schreibanschlüsse (Schreibwortleitungen WWL oder Schreibbitleitungen WBL) und/oder Leseanschlüsse (Lesewortleitungen RWL oder Lesebitleitungen RBL) auf. Weiterhin weist in einigen Ausführungsformen die Anordnung von Speicherzellen 102A mehrere Gruppen verschiedener Speicherzellentypen auf.
  • Als veranschaulichendes Beispiel wird eine Schreiboperation in Speicherzelle 102[1,1] ausgeführt, die sich in Zeile 1 und Spalte 1 der Anordnung von Speicherzellen 102A befindet.
  • Zeile 1 enthält die Speicherzellen 102[1,1], 102[1,2], ..., 102[1,N], die durch die Schreibwortleitung WWL[1] ausgewählt werden. Spalte 1 enthält die Speicherzellen 102[1,1], 102[2,1], ..., 102[M,1], die zum Empfangen eines Datensignals und Speichern eines binären Datenbits durch die Schreibbitleitung WBL[i] ausgewählt werden. Zusammen wählen die Schreibwortleitung WWL[1] und die Schreibbitleitung WBL[1] ein binäres Datenbit aus und speichern es in der Speicherzelle 102[1,1].
  • Als veranschaulichendes Beispiel wird eine Leseoperation in der Speicherzelle 102[1,1] ausgeführt, die sich in Zeile 1 und Spalte 1 der Anordnung von Speicherzellen 102A befindet. Zeile 1 enthält die Speicherzellen 102[1,1], 102[1,2], ..., 102[1,N], die durch die Lesewortleitung RWL[L] ausgewählt werden. Spalte 1 enthält die Speicherzellen 102[1,1], 102[2,1], ..., 102[M,1], die zum Zugreifen auf das gespeicherte binäre Datenbit durch die Lesebitleitung RBL[1] ausgewählt werden. Zusammen wählen die Lesewortleitung RWL[1] und die Lesebitleitung RBL[1] das binäre Datenbit aus, das in der Speicherzelle 102[1,1] gespeichert ist.
  • 2A ist ein Schaltbild einer Speicherzelle 200A gemäß einigen Ausführungsformen.
  • Die Speicherzelle 200A ist eine Ausführungsform einer Speicherzelle in der Anordnung von Speicherzellen 102A von 1 in einer schematischen Darstellung, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Komponenten, die denjenigen in einer oder mehreren der 2A-2C, 3A-3C, 4A-4C (siehe unten) gleich oder ähnlich sind, erhalten die gleichen Bezugsnummern, und auf eine ausführliche Beschreibung dieser Komponenten wird verzichtet. Zur besseren Veranschaulichung sind einige der beschrifteten Elemente in 2A-2C, 3A-3C, 4A-4C nicht in jeder der 2A-2C, 3A-3C, 4A-4C beschriftet. In einigen Ausführungsformen weisen die 2A-2C, 3A-3C, 4A-4C zusätzliche Elemente auf, die in 2A-2C, 3A-3C, 4A-4C nicht dargestellt sind.
  • Die Speicherzelle 200A ist als eine oder mehrere Speicherzellen in der Anordnung von Speicherzellen 102A von 1 verwendbar.
  • Die Speicherzelle 200A weist einen Schreibtransistor M1, einen Lesetransistor M2, eine Schreibwortleitung WWL, eine Lesewortleitung RWL, eine Schreibbitleitung WBL und eine Lesebitleitung RBL auf.
  • Die Schreibwortleitung WWL entspricht einer Schreibwortleitung der Schreibwortleitungen WWL[1], ..., WWL[[M], die Lesewortleitung RWL entspricht einer Lesewortleitung der Lesewortleitungen RWL[1], ..., RWL[[M], die Schreibbitleitung WBL entspricht einer Schreibbitleitung der Schreibbitleitungen WBL[1], ..., WBL[[N] und die Lesebitleitung RBL entspricht einer Lesebitleitung der Lesebitleitungen RBL[1], ..., RBL[[N] von 1, daher wird auf eine ähnlich ausführliche Beschreibung verzichtet.
  • Schreibtransistor M1 weist auf: einen Gate-Anschluss gekoppelt mit Schreibwortleitung WWL, einen Drain-Anschluss gekoppelt mit Schreibbitleitung WBL und einen Source-Anschluss über einen Knoten ND1 gekoppelt mit wenigstens einem Gate-Anschluss von Lesetransistor M2. Der Schreibtransistor M1 ist dafür ausgelegt, Daten in Speicherzelle 200A zu schreiben. Der Schreibtransistor M1 wird in Reaktion auf ein Schreibbitleitungssignal auf der Schreibbitleitung WBL aktiviert (z. B. eingeschaltet) oder deaktiviert (z. B. ausgeschaltet).
  • Der Schreibtransistor M1 ist als P-Metalloxid-Halbleitertransistor (PMOS-Transistor) dargestellt. In einigen Ausführungsformen ist der Schreibtransistor M1 N-Metalloxid-Halbleitertransistor (NMOS-Transistor).
  • Der Lesetransistor M2 weist auf: einen Drain-Anschluss gekoppelt mit Lesewortleitung RWL, einen Source-Anschluss gekoppelt mit Lesebitleitung RBL und einen Gate-Anschluss gekoppelt mit dem Source-Anschluss von Schreibtransistor M1.
  • Lesetransistor M2 wird als ferroelektrische Feldeffekttransistor-Vorrichtung (FeFET-Vorrichtung, Ferroelectric Field Effect Transistor) bezeichnet, da der Lesetransistor M2 eine ferroelektrische Region 202 aufweist, die innerhalb des Gate-Anschlusses von Lesetransistor M2 angeordnet ist. Die ferroelektrische Region 202 ist dafür ausgelegt, basierend auf der an das Gate von Lesetransistor M2 angelegten Spannung verschiedene Polarisationszustände zu haben. Die Polarisation der ferroelektrischen Region 202 bestimmt die Leitfähigkeit (z. B. niederohmiger Zustand oder hochohmiger Zustand) des Lesetransistors M2, die die im Lesetransistor M2 gespeicherten Daten darstellt.
  • Die Daten werden gespeichert, indem die ferroelektrische Region 202 auf verschiedene Polarisationszustände programmiert wird. Die verschiedenen Polarisationszustände erzeugen zwei unterschiedliche Schwellenspannungszustände (z. B. Vth), die einer logischen „1“ und einer logischen „0“ entsprechen. Aufgrund der Schwellenspannungsdifferenz ist die ferroelektrische Region 202 im Lesetransistor M2 dafür ausgelegt, bestimmte Gate-Spannungen, die auf ihrem logischen Zustand basieren, zu verwenden, um einzuschalten. In einigen Ausführungsformen wird die Differenz zwischen diesen Gate-Spannungen als Speicherfenster bezeichnet.
  • Die binären Zustände der gespeicherten Daten in der Speicherzelle 200A werden in Form der Polarisation der ferroelektrischen Region 202 codiert. Die Richtung oder der Wert der Polarisation (z. B. +P oder -P) der ferroelektrischen Region 202 bestimmt den Widerstandszustand (z. B. niedrig oder hoch) des Lesetransistors M2. In einigen Ausführungsformen entspricht ein niederohmiger Zustand des Lesetransistors M2 dem eingeschalteten oder leitenden Zustand des Lesetransistors M2, und ein hochohmiger Zustand des Lesetransistors M2 entspricht dem ausgeschalteten oder nicht leitenden Zustand des Lesetransistors M2. In einigen Ausführungsformen entspricht ein niederohmiger Zustand des Lesetransistors M2 einem ersten gespeicherten Wert (z. B. logisch „0“ oder „1“), und ein hochohmiger Zustand des Lesetransistors M2 entspricht einem zweiten gespeicherten Wert (z. B. logisch „1“ oder „0“), der dem ersten gespeicherten Wert entgegengesetzt ist. Eine Spannung des Gates von Lesetransistor M2 oder des Knotens ND1 steuert die Polarisationszustände und das entsprechende elektrische Feld in der ferroelektrischen Region 202 von Lesetransistor M2.
  • Der Schreibtransistor M1 ist dafür ausgelegt Daten zu schreiben, indem die Spannung des Knotens ND1 oder des Gate von Lesetransistor M2 gesteuert wird, wodurch die Polarisationszustände der ferroelektrischen Region 202 von Lesetransistor M2 gesteuert werden. In einigen Ausführungsformen ist, wenn der Schreibtransistor M1 aktiviert oder eingeschaltet ist, eine Spannung der Schreibbitleitung WBL dafür ausgelegt, die Spannung des Knotens ND1 oder des Gate von Lesetransistor M2 zu steuern. So wird in einigen Ausführungsformen der Polarisationszustand der ferroelektrischen Region 202 durch die Spannung der Schreibbitleitung WBL gesteuert. In einigen Ausführungsformen entspricht die Spannung der Schreibbitleitung WBL den in der Speicherzelle 200A gespeicherten Daten. In einigen Ausführungsformen bleibt der Polarisationszustand der ferroelektrischen Region 202 auch erhalten, nachdem ein elektrisches Feldes oder eine entsprechende Spannung am Knoten ND1 weggenommen wurde, und der Lesetransistor M2 ist ein nichtflüchtiges Transistorbauelement.
  • Der Lesetransistor M2 ist dafür ausgelegt, in der Speicherzelle 200A gespeicherte Daten zu lesen. In einigen Ausführungsformen ist der Lesetransistor M2 dafür ausgelegt, in der Speicherzelle 200A gespeicherte Daten auszugeben, basierend darauf, ob der Lesetransistor M2 ein- oder ausgeschaltet ist. Der Polarisationszustand der ferroelektrischen Region 202 bestimmt, ob der Lesetransistor M2 ein- oder ausgeschaltet ist.
  • In einigen Ausführungsformen weisen Schreibtransistor M1 und Lesetransistor M2 jeweils Kanalregionen auf, die aus demselben Materialtyp gebildet sind. In einigen Ausführungsformen weisen Schreibtransistor M1 und Lesetransistor M2 jeweils Kanalregionen auf, die eine(n) Siliziumkörper oder -masse aufweisen.
  • Der Lesetransistor M2 ist als PMOS-Transistor dargestellt. In einigen Ausführungsformen ist der Lesetransistor M2 ein NMOS-Transistor.
  • Während einer Schreiboperation der Speicherzelle 200A wird die Spannung der Schreibbitleitung WBL (z. B. zu speichernde Daten in der Speicherzelle 200A) durch eine Schreibtreiberschaltung (nicht dargestellt) eingestellt, und die Schreibwortleitung WWL wird auf einen logisch niedrigen Wert (Low) gesetzt, wodurch der Schreibtransistor M1 eingeschaltet wird. In Reaktion auf das Einschalten des Schreibtransistors M1 wird die Spannung der Schreibbitleitung WBL an das Gate von Lesetransistor M2 bzw. den Knoten ND1 angelegt. Wenn die Spannung der Schreibbitleitung WBL an das Gate von Lesetransistor M2 oder den Knoten ND1 angelegt wird, steuert die Schreibbitleitungsspannung den Polarisationszustand der ferroelektrischen Region 202 und die entsprechenden vom Lesetransistor M2 gespeicherten Daten. Mit anderen Worten, die Spannung der Schreibbitleitung WBL wird verwendet, um den Lesetransistor M2 in einen niederohmigen Zustand (z. B. leitend) oder einen hochohmigen Zustand (z. B. nicht leitend) zu versetzen. Danach wird die Schreibwortleitung WWL auf einen logisch hohen Wert (High) gesetzt und damit der Schreibtransistor M1 ausgeschaltet.
  • In Reaktion auf das Ausschalten des Schreibtransistors M1 werden die gespeicherten Daten in der Speicherzelle 200A gehalten, und die Speicherzelle 200A befindet sich in einem Haltemodus.
  • Durch die Verwendung der ferroelektrischen Region 202 in der Speicherzelle 200A weist die Speicherzelle 200A im Vergleich zu anderen Ansätzen (etwa DRAM) keine Ladungsverluste am Knoten ND1 auf. Durch die Verwendung der ferroelektrischen Region 202 in der Speicherzelle 200A ist die ferroelektrische Region 202 aufgrund der nichtflüchtigen Eigenschaft des ferroelektrischen Materials in der Lage, den Polarisationszustand zu halten oder beizubehalten, auch nachdem die Spannung am Knoten ND1 weggenommen wurde, was zu einer längeren Datenhaltezeit und einem größeren Speicherfenster als bei anderen Ansätzen führt. Dadurch, dass sie wenigstens eine längere Datenhaltezeit oder ein größeres Speicherfenster als andere Ansätze aufweist, wird die Speicherzelle 200A seltener aufgefrischt als bei anderen Ansätzen, was zu einem geringeren Stromverbrauch als bei anderen Ansätzen führt.
  • In einigen Ausführungsformen haben die Speicherzelle 200A und die Speicherzellen 200B-200C (2B-2C) eine 2T-Speicherzellenstruktur, die mit komplementären Metalloxid-Halbleiterprozessen (CMOS-Prozessen, Complementary Metal Oxide Semiconductor) kompatibel und daher skalierbar ist.
  • Während einer Leseoperation der Speicherzelle 200A wird die Spannung der Lesebitleitung RBL auf einen logisch niedrigen Wert (Low) vorentladen, und die Lesewortleitung RWL wird auf einen logisch hohen Wert (High) angehoben. In einigen Ausführungsformen wird, wenn sich der Lesetransistor M2 in einem niederohmigen Zustand befindet, der Lesetransistor M2 eingeschaltet oder leitend, und der Strom von der Lesewortleitung RWL durch den Lesetransistor M2 zur Lesebitleitung RBL wird von einem Leseverstärker (nicht gezeigt) erfasst, und die dem Lesetransistor M2 im niederohmigen Zustand zugeordneten Daten (z. B. „1“ oder „0“) werden ausgelesen. In einigen Ausführungsformen wird, wenn sich der Lesetransistor M2 in einem hochohmigen Zustand befindet, der Lesetransistor M2 ausgeschaltet oder nicht leitend, und der Strom von der Lesewortleitung RWL durch den Lesetransistor M2 zur Lesebitleitung RBL wird von einem Leseverstärker (nicht gezeigt) erfasst, und die dem Lesetransistor M2 im hochohmigen Zustand zugeordneten Daten (z. B. „0“ oder „1“) werden ausgelesen. In dieser Ausführungsform ist der Strom durch den Lesetransistor M2 vernachlässigbar, da der Lesetransistor M2 ausgeschaltet ist. Anschließend wird die Lesewortleitung RWL auf einen logisch niedrigen Wert (Low) gesetzt.
  • Weitere Transistoranschlüsse für jeden der Transistoren M1, M2, M1' oder M2' (weiter unten beschrieben) der vorliegenden Patentanmeldung fallen in den Schutzbereich der vorliegenden Offenbarung. Beispielsweise kann ein Verweis auf Drains und Sources ein und desselben Transistors in der vorliegenden Offenbarung zu Source und Drain desselben Transistors geändert werden. So kann für den Schreibtransistor M1 der Verweis auf Drain und Source von Schreibtransistor M1 auf Source bzw. Drain von Schreibtransistor M1 geändert werden. In ähnlicher Weise kann für den Lesetransistor M2 der Verweis auf Drain und Source von Lesetransistor M2 auf Source bzw. Drain von Lesetransistor M2 geändert werden.
  • Weitere Konfigurationen oder Mengen von Transistoren in der Speicherzelle 200A fallen in den Schutzbereich der vorliegenden Offenbarung.
  • 2B ist ein Schaltbild einer Speicherzelle 200B gemäß einigen Ausführungsformen.
  • Die Speicherzelle 200B ist eine Ausführungsform einer Speicherzelle in der Anordnung von Speicherzellen 102A von 1 in einer schematischen Darstellung, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Die Speicherzelle 200B ist als eine oder mehrere Speicherzellen in der Anordnung von Speicherzellen 102A von 1 verwendbar. Die Speicherzelle 200B weist einen Schreibtransistor M1', einen Lesetransistor M2, eine Schreibwortleitung WWL, eine Lesewortleitung RWL, eine Schreibbitleitung WBL und eine Lesebitleitung RBL auf.
  • Die Speicherzelle 200B ist eine Variante der Speicherzelle 200A von 2A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Im Vergleich zur Speicherzelle 200A von 2A ersetzt der Schreibtransistor M1' den Schreibtransistor M1 von 2A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Der Schreibtransistor M1' ist als PMOS-Transistor dargestellt. In einigen Ausführungsformen ist der Schreibtransistor M1' ein NMOS-Transistor. In einigen Ausführungsformen ähnelt der Schreibtransistor M1' dem Schreibtransistor M1 von 2A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Der Betrieb der Speicherzelle 200B ähnelt dem oben beschriebenen Betrieb der Speicherzelle 200A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Im Vergleich zum Schreibtransistor M1 von 2A weist der Schreibtransistor M1' eine Oxidkanalregion 210 auf, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. In einigen Ausführungsformen umfassen ein oder mehrere Transistoren mit Oxidkanalregionen der vorliegenden Offenbarung Dünnschichttransistoren (TFT, Thin Film Transistor). In einigen Ausführungsformen enthält die Oxidkanalregion 210 für den Schreibtransistor M1' ein Oxid-Halbleitermaterial, das Zinkoxid, Cadmiumoxid, Indiumoxid, IGZO, SnO2, TiO2 oder Kombinationen davon enthält, oder dergleichen. Weitere Transistortypen oder Oxidmaterialien für den Schreibtransistor M1' fallen in den Schutzbereich der vorliegenden Offenbarung.
  • In einigen Ausführungsformen weist die Speicherzelle 200B dadurch, dass sie den Schreibtransistors M1' mit einer Oxidkanalregion 210 und einen FeFET-Lesetransistor M2 aufweist, einen geringeren Leckstrom auf als andere Ansätze, die keine Oxidkanalregion im Schreibtransistor aufweisen. In einigen Ausführungsformen hat die Speicherzelle 200B durch die Reduzierung des Leckstroms der Speicherzelle 200B eine längere Datenhaltezeit als andere Ansätze. Dadurch, dass sie eine längere Datenhaltezeit als andere Ansätze aufweist, wird die Speicherzelle 200A seltener aufgefrischt als bei anderen Ansätzen, was zu einem geringeren Stromverbrauch als bei anderen Ansätzen führt. In einigen Ausführungsformen zeigt die Speicherzelle 200B durch die Reduzierung des Leckstroms der Speicherzelle 200B weniger Schreibstörungsfehler als andere Ansätze. Da ferner die Speicherzelle 200B der Speicherzelle 200A ähnlich ist, hat die Speicherzelle 200B auch die oben in Bezug auf die Speicherzelle 200A beschriebenen Vorteile. In einigen Ausführungsformen kann die Oxidkanalregion 210, 220, 230 oder 240 der Speicherzelle 200B-200C, 300B-300C und 400B-400C (2B-2C, 3B-3C & 4B-4C) in einen Back-End-of-Line-Prozess (BEOL-Prozess) integriert sein, wodurch die Speicherdichte der Speicherzelle 200B-200C, 300B-300C und 400B-400C erhöht wird.
  • Weitere Konfigurationen, Verbindungen oder Mengen von Transistoren in der Speicherzelle 200B fallen in den Schutzbereich der vorliegenden Offenbarung.
  • 2C ist ein Schaltbild einer Speicherzelle 200C gemäß einigen Ausführungsformen.
  • Die Speicherzelle 200C ist eine Ausführungsform einer Speicherzelle in der Anordnung von Speicherzellen 102A von 1 in einer schematischen Darstellung, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Die Speicherzelle 200C ist als eine oder mehrere Speicherzellen in der Anordnung von Speicherzellen 102A von 1 verwendbar. Die Speicherzelle 200C weist einen Schreibtransistor M1', einen Lesetransistor M2', eine Schreibwortleitung WWL, eine Lesewortleitung RWL, eine Schreibbitleitung WBL und eine Lesebitleitung RBL auf.
  • Die Speicherzelle 200C ist eine Variante der Speicherzelle 200B von 2B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Im Vergleich zur Speicherzelle 200B von 2B ersetzt der Schreibtransistor M2' den Schreibtransistor M2 von 2B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Der Lesetransistor M2' ist als PMOS-Transistor dargestellt. In einigen Ausführungsformen ist der Lesetransistor M2' ein NMOS-Transistor. In einigen Ausführungsformen ähnelt der Lesetransistor M2' dem Lesetransistor M2 von 2A-2B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Der Betrieb der Speicherzelle 200C ähnelt dem (oben beschriebenen) Betrieb der Speicherzelle 200A oder der Speicherzelle 200B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Im Vergleich zum Schreibtransistor M2 von 2B weist der Schreibtransistor M2' eine Oxidkanalregion 220 auf, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. In einigen Ausführungsformen enthält die Oxidkanalregion 220 für den Lesetransistor M2' ein Oxid-Halbleitermaterial, das Zinkoxid, Cadmiumoxid, Indiumoxid, IGZO, SnO2, TiO2 oder Kombinationen davon enthält, oder dergleichen.
  • In einigen Ausführungsformen enthält die Oxidkanalregion 220 von Lesetransistor M2' das gleiche Oxid-Halbleitermaterial wie die Oxidkanalregion 210 von Schreibtransistor M1'. In einigen Ausführungsformen enthält die Oxidkanalregion 220 von Lesetransistor M2' ein anderes Oxid-Halbleitermaterial als die Oxidkanalregion 210 von Schreibtransistor M1'. Weitere Transistortypen oder Oxidmaterialien für den Lesetransistor M2' fallen in den Schutzbereich der vorliegenden Offenbarung.
  • In einigen Ausführungsformen weist der Lesetransistor M2' eine Oxidkanalregion 220 auf, und der Schreibtransistor M1' weist eine Siliziumkanalregion mit Siliziumkörper oder -masse ähnlich dem Schreibtransistor M1 auf.
  • In einigen Ausführungsformen weist die Speicherzelle 200C dadurch, dass sie den Schreibtransistor M1' mit einer Oxidkanalregion 210 und den Lesetransistor M2' mit einer Oxidkanalregion 220 und als FeFET aufweist, einen geringeren Leckstrom auf als andere Lesetransistoransätze. In einigen Ausführungsformen hat die Speicherzelle 200C durch die Reduzierung des Leckstroms der Speicherzelle 200C die oben in Bezug auf die Speicherzelle 200B erörterten Vorteile. Da ferner die Speicherzelle 200C der Speicherzelle 200A ähnlich ist, hat die Speicherzelle 200C auch die oben in Bezug auf die Speicherzelle 200A beschriebenen Vorteile.
  • Weitere Konfigurationen, Verbindungen oder Mengen von Transistoren in der Speicherzelle 200C fallen in den Schutzbereich der vorliegenden Offenbarung.
  • 3A ist ein Schaltbild einer Speicherzelle 300A gemäß einigen Ausführungsformen.
  • Die Speicherzelle 300A ist eine Ausführungsform einer Speicherzelle in der Anordnung von Speicherzellen 102A von 1 in einer schematischen Darstellung, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Die Speicherzelle 300A ist als eine oder mehrere Speicherzellen in der Anordnung von Speicherzellen 102A von 1 verwendbar. Die Speicherzelle 300A weist den Schreibtransistor M1, den Lesetransistor M2, die Schreibwortleitung WWL, die Lesewortleitung RWL, die Schreibbitleitung WBL, die Lesebitleitung RBL und einen Transistor M3 auf.
  • Die Speicherzelle 300A ist eine Variante der Speicherzelle 200A von 2A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Im Vergleich zur Speicherzelle 200A von 2A weist die Speicherzelle 300A ferner den Schreibtransistor M3 auf, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Der Transistor M3 weist auf: einen Source-Anschluss gekoppelt mit Lesebitleitung RBL, einen Drain-Anschluss gekoppelt mit dem Source-Anschluss von Lesetransistor M2 und einen Gate-Anschluss, der dafür ausgelegt ist, ein Steuersignal CS (Control Signal) zu empfangen. In einigen Ausführungsformen wird der Transistor M3 in Reaktion auf das Steuersignal CS ein- oder ausgeschaltet. In einigen Ausführungsformen enthält, während einer Leseoperation einer ausgewählten Speicherzelle, ähnlich wie Speicherzelle 300A, einen ausgewählten Transistor M3, und nicht ausgewählte Speicherzellen, ähnlich wie Speicherzelle 300A, enthalten einen nicht ausgewählten Transistor M3. In diesen Ausführungsformen wird der ausgewählte Transistor M3 in Reaktion auf einen ersten Wert des Steuersignals CS eingeschaltet, und die nicht ausgewählten Transistoren M3 in den entsprechenden nicht ausgewählten Zellen werden in Reaktion auf einen zweiten Wert des Steuersignals CS ausgeschaltet. In diesen Ausführungsformen ist der zweite Wert des Steuersignals CS der Kehrwert des ersten Werts des Steuersignals CS. In diesen Ausführungsformen werden die Transistoren M3 in nicht ausgewählten Speicherzellen ausgeschaltet, wodurch der Leckstrom reduziert wird.
  • Im Vergleich zur Speicherzelle 200A von 2A ist der Source-Anschluss von Lesetransistor M2 von 3A-3C mit dem Drain-Anschluss des Transistors M3 gekoppelt und daher nicht direkt mit der Lesebitleitung RBL gekoppelt, wie es in 2A dargestellt ist.
  • Der Transistor M3 von 3A-3B wird in Reaktion auf ein Steuersignal CS aktiviert oder deaktiviert. Der Transistor M3 ist dafür ausgelegt, den Lesetransistor M2 in Reaktion auf das Steuersignal CS elektrisch mit der Lesebitleitung RBL zu koppeln bzw. von dieser zu entkoppeln. Wenn beispielsweise das Steuersignal CS logisch niedrig (Low) ist, wird der Transistor M3 aktiviert oder eingeschaltet, und der Transistor M3 koppelt dadurch die Source von Lesetransistor M2 elektrisch mit der Lesebitleitung RBL. Wenn beispielsweise das Steuersignal CS logisch hoch (High) ist, wird der Transistor M3 deaktiviert oder ausgeschaltet, und der Transistor M3 entkoppelt dadurch die Source von Lesetransistor M2 elektrisch von der Lesebitleitung RBL.
  • Der Betrieb der Speicherzelle 300A ähnelt dem oben beschriebenen Betrieb der Speicherzelle 200A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Beispielsweise ist im Vergleich zum Schreibbetrieb der Speicherzelle 200A von 2A während des Schreibbetriebs der Speicherzelle 300A der Transistor M3 deaktiviert oder ausgeschaltet, und der Betrieb der anderen Teile der Speicherzelle 300A ist ähnlich dem oben beschriebenen Schreibbetrieb der Speicherzelle 200A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Beispielsweise ist im Vergleich zum Lesebetrieb der Speicherzelle 200A von 2A während des Lesebetriebs der Speicherzelle 300A der Transistor M3 aktiviert oder eingeschaltet, und der Betrieb der anderen Teile der Speicherzelle 300A ist ähnlich dem oben beschriebenen Lesebetrieb der Speicherzelle 200A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Der Transistor M3 ist als PMOS-Transistor dargestellt. In einigen Ausführungsformen ist der Transistor M3 ein NMOS-Transistor.
  • In einigen Ausführungsformen weisen der Transistor M3 und wenigstens der Schreibtransistor M1 oder der Lesetransistor M2 Kanalregionen auf, die aus demselben Materialtyp gebildet sind. In einigen Ausführungsformen weist der Transistor M3 eine Kanalregion auf, die eine(n) Siliziumkörper oder -masse aufweist. In einigen Ausführungsformen weisen der Transistor M3 und wenigstens der Schreibtransistor M1 oder der Lesetransistor M2 Kanalregionen auf, die eine(n) Siliziumkörper oder -masse aufweisen.
  • In einigen Ausführungsformen ähnelt die Speicherzelle 300A, dadurch, dass sie den Schreibtransistor M1, den Lesetransistor M2 (z. B. FeFET) und den Transistor M3 aufweist, der Speicherzelle 200A. In einigen Ausführungsformen hat, da die Speicherzelle 300A der Speicherzelle 200A ähnlich ist, die Speicherzelle 300A die oben in Bezug auf die Speicherzelle 200A beschriebenen Vorteile.
  • In einigen Ausführungsformen haben die Speicherzelle 300A und die Speicherzellen 300B-300C (3B-3C) eine 3T-Speicherzellenstruktur, die mit CMOS-Prozessen kompatibel und daher skalierbar ist.
  • Weitere Transistoranschlüsse für jeden der Transistoren M1, M2, M3, M1', M2' und M3' der vorliegenden Patentanmeldung fallen in den Schutzbereich der vorliegenden Offenbarung. Beispielsweise kann ein Verweis auf Drains und Sources ein und desselben Transistors in der vorliegenden Offenbarung zu Source und Drain desselben Transistors geändert werden.
  • Weitere Konfigurationen oder Mengen von Transistoren in der Speicherzelle 300A fallen in den Schutzbereich der vorliegenden Offenbarung.
  • 3B ist ein Schaltbild einer Speicherzelle 300B gemäß einigen Ausführungsformen.
  • Die Speicherzelle 300B ist eine Ausführungsform einer Speicherzelle in der Anordnung von Speicherzellen 102A von 1 in einer schematischen Darstellung, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Die Speicherzelle 300B ist als eine oder mehrere Speicherzellen in der Anordnung von Speicherzellen 102A von 1 verwendbar. Die Speicherzelle 300B weist den Schreibtransistor M1', den Lesetransistor M2, die Schreibwortleitung WWL, die Lesewortleitung RWL, die Schreibbitleitung WBL, die Lesebitleitung RBL und den Transistor M3 auf.
  • Die Speicherzelle 300B ist eine Variante der Speicherzelle 300A von 3A und der Speicherzelle 200B von 2B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Beispielsweise kombiniert die Speicherzelle 300B ähnliche Merkmale wie die Speicherzelle 300A von 3A und die Speicherzelle 200B von 2B.
  • Im Vergleich zur Speicherzelle 300A von 3A ersetzt der Schreibtransistor M1' von 2B den Schreibtransistor M1 von 3A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Der Schreibtransistor M1' ist in der Speicherzelle 200B von 2B beschrieben, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Der Schreibtransistor M1' ist als PMOS-Transistor dargestellt. In einigen Ausführungsformen ist der Schreibtransistor M1' ein NMOS-Transistor. Der Betrieb der Speicherzelle 300B ähnelt dem oben beschriebenen Betrieb der Speicherzelle 300A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • In einigen Ausführungsformen erzielt die Speicherzelle 300B, dadurch, dass sie den Schreibtransistor M1' mit einer Oxidkanalregion 210, den Lesetransistor M2 (z. B. FeFET) und den Transistor M3 aufweist, ähnliche Vorteile wie die oben in Bezug auf Speicherzelle 300A und Speicherzelle 200B erörterten Vorteile.
  • Da ferner die Speicherzelle 300B der Speicherzelle 200A ähnlich ist, hat die Speicherzelle 300B auch die oben in Bezug auf die Speicherzelle 200A beschriebenen Vorteile.
  • Weitere Konfigurationen, Verbindungen oder Mengen von Transistoren in der Speicherzelle 300B fallen in den Schutzbereich der vorliegenden Offenbarung.
  • 3C ist ein Schaltbild einer Speicherzelle 300C gemäß einigen Ausführungsformen.
  • Die Speicherzelle 300C ist eine Ausführungsform einer Speicherzelle in der Anordnung von Speicherzellen 102A von 1 in einer schematischen Darstellung, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Die Speicherzelle 300C ist als eine oder mehrere Speicherzellen in der Anordnung von Speicherzellen 102A von 1 verwendbar. Die Speicherzelle 300C weist den Schreibtransistor M1', den Lesetransistor M2', die Schreibwortleitung WWL, die Lesewortleitung RWL, die Schreibbitleitung WBL, die Lesebitleitung RBL und einen Transistor M3' auf.
  • Die Speicherzelle 300C ist eine Variante der Speicherzelle 300B von 3B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Im Vergleich zur Speicherzelle 300B von 3B ersetzt der Lesetransistor M2' den Lesetransistor M2 von 3B und ersetzt der Transistor M3' den Transistor M3 von 3B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Der Lesetransistor M2' ist in der Speicherzelle 200C von 2C beschrieben, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Der Lesetransistor M2' ist als PMOS-Transistor dargestellt. In einigen Ausführungsformen ist der Lesetransistor M2' ein NMOS-Transistor.
  • Der Transistor M3' ist als PMOS-Transistor dargestellt. In einigen Ausführungsformen ist der Transistor M3' ein NMOS-Transistor. In einigen Ausführungsformen ähnelt der Transistor M3' dem Transistor M3 von 3A-3B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Der Betrieb der Speicherzelle 300C ähnelt dem (oben beschriebenen) Betrieb der Speicherzelle 300A oder der Speicherzelle 300B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Im Vergleich zum Transistor M3 von 3B weist der Transistor M3' eine Oxidkanalregion 230 auf, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. In einigen Ausführungsformen enthält die Oxidkanalregion 230 für den Transistor M3' ein Oxid-Halbleitermaterial, das Zinkoxid, Cadmiumoxid, Indiumoxid, IGZO, SnO2, TiO2 oder Kombinationen davon enthält, oder dergleichen.
  • In einigen Ausführungsformen enthält die Oxidkanalregion 230 des Transistors M3' das gleiche Oxid-Halbleitermaterial wie die Oxidkanalregion 210, 220 von wenigstens Schreibtransistor M1' oder Lesetransistor M2'. In einigen Ausführungsformen enthält die Oxidkanalregion 230 des Transistors M3' ein anderes Oxid-Halbleitermaterial als die Oxidkanalregion 210, 220 von wenigstens Schreibtransistor M1' oder Lesetransistor M2'. Weitere Transistortypen oder Oxidmaterialien für den Transistor M3' fallen in den Schutzbereich der vorliegenden Offenbarung.
  • In einigen Ausführungsformen weist entweder der Lesetransistor M2' oder der Transistor M3' eine Oxidkanalregion 220 oder 230 auf, und der andere von Lesetransistor M2' und Transistor M3' weist eine Siliziumkanalregion mit Siliziumkörper oder -masse ähnlich dem Lesetransistor M2 bzw. dem Transistor M3 auf.
  • In einigen Ausführungsformen erzielt die Speicherzelle 300C, dadurch, dass sie den Schreibtransistor M1' mit einer Oxidkanalregion 210, den Lesetransistor M2' mit einer Oxidkanalregion 220 und als FeFET und den Transistor M3' mit einer Oxidkanalregion 230 aufweist, ähnliche Vorteile wie die oben in Bezug auf Speicherzelle 300A und Speicherzelle 200C erörterten Vorteile. Da ferner die Speicherzelle 300C der Speicherzelle 200A ähnlich ist, hat die Speicherzelle 300C auch die oben in Bezug auf die Speicherzelle 200A beschriebenen Vorteile.
  • Weitere Konfigurationen, Verbindungen oder Mengen von Transistoren in der Speicherzelle 300C fallen in den Schutzbereich der vorliegenden Offenbarung.
  • 4A ist ein Schaltbild einer Speicherzelle 400A gemäß einigen Ausführungsformen.
  • Die Speicherzelle 400A ist eine Ausführungsform einer Speicherzelle in der Anordnung von Speicherzellen 102A von 1 in einer schematischen Darstellung, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Die Speicherzelle 400A ist als eine oder mehrere Speicherzellen in der Anordnung von Speicherzellen 102A von 1 verwendbar. Die Speicherzelle 400A weist den Schreibtransistor M1, den Lesetransistor M2, die Schreibwortleitung WWL, die Lesewortleitung RWL, die Schreibbitleitung WBL, die Lesebitleitung RBL, den Transistor M3 und den Transistor M4 auf.
  • Die Speicherzelle 400A ist eine Variante der Speicherzelle 300A von 3A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Im Vergleich zur Speicherzelle 300A von 3A weist die Speicherzelle 400A ferner den Transistor M4 auf, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Transistor M4 weist einen Drain-Anschluss, einen Gate-Anschluss und einen Source-Anschluss auf. Der Drain-Anschluss von Transistor M4 ist mit der Lese-/Schreibleitung RWL gekoppelt. Der Gate-Anschluss von Transistor M4 ist mit dem Drain-Anschluss von Schreibtransistor M1, dem Gate-Anschluss von Lesetransistor M2 und dem Knoten ND1 gekoppelt. Der Source-Anschluss von Transistor M4 ist mit einem Knoten ND2 gekoppelt. In einigen Ausführungsformen ist der Knoten ND2 elektrisch mit einer Referenzspannungsversorgung gekoppelt. In einigen Ausführungsformen hat die Referenzspannungsversorgung eine Referenzspannung VSS. In einigen Ausführungsformen entspricht die Referenzspannungsversorgung Erde.
  • Der Transistor M4 von 4A-4C wird in Reaktion auf eine Spannung von Knoten ND1 aktiviert oder deaktiviert. In einigen Ausführungsformen entspricht die Spannung des Knotens ND1 dem Schreibbitleitungssignal, und somit wird der Transistor M4 von 4A-4C in Reaktion auf das Schreibbitleitungssignal aktiviert oder deaktiviert.
  • Der Transistor M4 von 4A-4C ist dafür ausgelegt, die Lesewortleitung RWL in Reaktion auf das Schreibbitleitungssignal auf der Schreibbitleitung WBL mit dem Knoten ND2 zu koppeln bzw. von diesem zu entkoppeln. Wenn beispielsweise das Schreibbitleitungssignal logisch niedrig (Low) ist, der Transistor M4 aktiviert bzw. eingeschaltet, und der Transistor M4 koppelt dadurch die Lesewortleitung RWL elektrisch mit dem Knoten ND2. Wenn beispielsweise das Schreibbitleitungssignal logisch hoch (High) ist, wird der Transistor M4 deaktiviert bzw. ausgeschaltet, und der Transistor M4 entkoppelt dadurch die Lesewortleitung RWL elektrisch vom Knoten ND2.
  • Im Vergleich zur Speicherzelle 300A von 3A ist der Drain-Anschluss von Lesetransistor M2 von 4A-4C mit einer Referenzspannungsversorgung gekoppelt. In einigen Ausführungsformen hat die Referenzspannungsversorgung eine Referenzspannung VSS. In einigen Ausführungsformen entspricht die Referenzspannungsversorgung Erde.
  • Im Vergleich zur Speicherzelle 300A von 3A ist der Gate-Anschluss des Transistors M3 von 4A-4C mit der Lesewortleitung RWL gekoppelt. Der Transistor M3 von 4A-4C wird in Reaktion auf ein Lesewortleitungssignal auf der Lesewortleitung RWL aktiviert oder deaktiviert. Der Transistor M3 von 4A-4C ist dafür ausgelegt, den Lesetransistor M2 in Reaktion auf das Lesewortleitungssignal auf der Lesewortleitung RWL elektrisch mit der Lesebitleitung RBL zu koppeln bzw. von dieser zu entkoppeln. Wenn beispielsweise das Lesewortleitungssignal logisch niedrig (Low) ist, wird der Transistor M3 aktiviert oder eingeschaltet, und der Transistor M3 koppelt dadurch die Source von Lesetransistor M2 elektrisch mit der Lesebitleitung RBL. Wenn beispielsweise das Lesewortleitungssignal logisch hoch (High) ist, wird der Transistor M3 deaktiviert oder ausgeschaltet, und der Transistor M3 entkoppelt dadurch die Source von Lesetransistor M2 elektrisch von der Lesebitleitung RBL.
  • Der Betrieb der Speicherzelle 400A ähnelt dem oben beschriebenen Betrieb der Speicherzelle 200A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Beispielsweise wird im Vergleich zum Schreibbetrieb der Speicherzelle 200A von 2A und der Speicherzelle 300A von 3A während des Schreibbetriebs der Speicherzelle 400A der Transistor M4 in Reaktion auf das Schreibbitleitungssignal auf der Schreibbitleitung WBL aktiviert oder deaktiviert, der Transistor M3 wird in Reaktion auf das Lesewortleitungssignal auf der Lesewortleitung RWL aktiviert oder deaktiviert, und der Betrieb der anderen Teile der Speicherzelle 400A ähnelt dem oben beschriebenen Schreibbetrieb der Speicherzelle 200A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Während einer Leseoperation der Speicherzelle 400A wird die Spannung der Lesebitleitung RBL auf einen logisch hohen Wert (High) vorgeladen und die Lesewortleitung RWL auf einen logisch niedrigen Wert (Low) abgesenkt, wodurch der Transistor M3 aktiviert oder eingeschaltet wird. In einigen Ausführungsformen wird, wenn sich der Lesetransistor M2 von 4A-4C M2 in einem niederohmigen Zustand befindet, der Lesetransistor M2 eingeschaltet oder leitend, und die Spannung der Lesewortleitung RBL wird durch den Lesetransistor M2 zu VSS gezogen, und die Spannung oder der Strom der Lesebitleitung RBL wird von einem Leseverstärker (nicht gezeigt) erfasst, und die dem Lesetransistor M2 im niederohmigen Zustand zugeordneten Daten (z. B. „1“ oder „0“) werden ausgelesen. In einigen Ausführungsformen wird, wenn sich der Lesetransistor M2 von 4A-4C M2 in einem hochohmigen Zustand befindet, der Lesetransistor M2 ausgeschaltet oder nicht leitend, und die Spannung der Lesewortleitung RBL wird nicht durch den Lesetransistor M2 zu VSS gezogen, und die Spannung oder der Strom der Lesebitleitung RBL wird nicht von einem Leseverstärker (nicht gezeigt) erfasst, und die dem Lesetransistor M2 im hochohmigen Zustand zugeordneten Daten (z. B. „1“ oder „0“) werden ausgelesen. In dieser Ausführungsform ist die Spannungsänderung der Lesebitleitung RBL vernachlässigbar, da der Lesetransistor M2 ausgeschaltet ist. Danach wird die Lesewortleitung RWL auf einen logisch hohen Wert (High) gesetzt und damit der Schreibtransistor M3 ausgeschaltet.
  • Der Transistor M4 ist als PMOS-Transistor dargestellt. In einigen Ausführungsformen ist der Transistor M4 ein NMOS-Transistor.
  • In einigen Ausführungsformen weisen der Transistor M4 und wenigstens der Schreibtransistor M1, der Lesetransistor M2 oder der Transistor M3 Kanalregionen auf, die aus demselben Materialtyp gebildet sind. In einigen Ausführungsformen weist der Transistor M4 eine Kanalregion auf, die eine(n) Siliziumkörper oder -masse aufweist.
  • In einigen Ausführungsformen ähnelt die Speicherzelle 400A, dadurch, dass sie den Schreibtransistor M1, den Lesetransistor M2 (z. B. FeFET), den Transistor M3 und den Transistor M4 aufweist, der Speicherzelle 200A. In einigen Ausführungsformen hat, da die Speicherzelle 400A der Speicherzelle 200A ähnlich ist, die Speicherzelle 400A die oben in Bezug auf die Speicherzelle 200A beschriebenen Vorteile.
  • In einigen Ausführungsformen haben die Speicherzelle 400A und die Speicherzellen 400B-400C (4B-4C) eine 4T-Speicherzellenstruktur, die mit CMOS-Prozessen kompatibel und daher skalierbar ist.
  • Weitere Transistoranschlüsse für jeden der Transistoren M1, M2, M3, M4, M1', M2', M3' und M4' der vorliegenden Patentanmeldung fallen in den Schutzbereich der vorliegenden Offenbarung. Beispielsweise kann ein Verweis auf Drains und Sources ein und desselben Transistors in der vorliegenden Offenbarung zu Source und Drain desselben Transistors geändert werden.
  • Weitere Konfigurationen oder Mengen von Transistoren in der Speicherzelle 400A fallen in den Schutzbereich der vorliegenden Offenbarung.
  • 4B ist ein Schaltbild einer Speicherzelle 400B gemäß einigen Ausführungsformen.
  • Die Speicherzelle 400B ist eine Ausführungsform einer Speicherzelle in der Anordnung von Speicherzellen 102A von 1 in einer schematischen Darstellung, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Die Speicherzelle 400B ist als eine oder mehrere Speicherzellen in der Anordnung von Speicherzellen 102A von 1 verwendbar. Die Speicherzelle 400B weist den Schreibtransistor M1', den Lesetransistor M2, die Schreibwortleitung WWL, die Lesewortleitung RWL, die Schreibbitleitung WBL, die Lesebitleitung RBL, den Transistor M3 und den Transistor M4 auf.
  • Die Speicherzelle 400B ist eine Variante der Speicherzelle 400A von 4A und der Speicherzelle 200B von 2B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Beispielsweise kombiniert die Speicherzelle 400B ähnliche Merkmale wie die Speicherzelle 400A von 4A und die Speicherzelle 200B von 2B.
  • Im Vergleich zur Speicherzelle 400A von 4A ersetzt der Schreibtransistor M1' von 2B den Schreibtransistor M1 von 4A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Der Schreibtransistor M1' ist in der Speicherzelle 200B von 2B beschrieben, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Der Schreibtransistor M1' ist als PMOS-Transistor dargestellt. In einigen Ausführungsformen ist der Schreibtransistor M1' ein NMOS-Transistor. Der Betrieb der Speicherzelle 400B ähnelt dem oben beschriebenen Betrieb der Speicherzelle 400A, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • In einigen Ausführungsformen erzielt die Speicherzelle 400B, dadurch, dass sie den Schreibtransistor M1' mit einer Oxidkanalregion 210 und den Lesetransistor M2 (z. B. FeFET), den Transistor M3 und den Transistor M4 aufweist, ähnliche Vorteile wie die oben in Bezug auf Speicherzelle 400A und Speicherzelle 200B erörterten Vorteile.
  • Da ferner die Speicherzelle 400B der Speicherzelle 200A ähnlich ist, hat die Speicherzelle 300B auch die oben in Bezug auf die Speicherzelle 200A beschriebenen Vorteile.
  • Weitere Konfigurationen, Verbindungen oder Mengen von Transistoren in der Speicherzelle 400B fallen in den Schutzbereich der vorliegenden Offenbarung.
  • 4C ist ein Schaltbild einer Speicherzelle 400C gemäß einigen Ausführungsformen.
  • Die Speicherzelle 400C ist eine Ausführungsform einer Speicherzelle in der Anordnung von Speicherzellen 102A von 1 in einer schematischen Darstellung, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Die Speicherzelle 400C ist als eine oder mehrere Speicherzellen in der Anordnung von Speicherzellen 102A von 1 verwendbar. Die Speicherzelle 400C weist den Schreibtransistor M1, den Lesetransistor M2, die Schreibwortleitung WWL, die Lesewortleitung RWL, die Schreibbitleitung WBL, die Lesebitleitung RBL, den Transistor M3' und den Transistor M4' auf.
  • Die Speicherzelle 400C ist eine Variante der Speicherzelle 400B von 4B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Im Vergleich zur Speicherzelle 400B von 4B ersetzt der Lesetransistor M2' den Lesetransistor M2 von 4B, ersetzt der Transistor M3' den Transistor M3 von 4B und ersetzt der Transistor M4' den Transistor M4 von 4B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Der Lesetransistor M2' ist in der Speicherzelle 200C von 2C beschrieben, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Der Lesetransistor M2' ist als PMOS-Transistor dargestellt. In einigen Ausführungsformen ist der Lesetransistor M2' ein NMOS-Transistor.
  • Der Transistor M3' ist in der Speicherzelle 300C von 3C beschrieben, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Der Lesetransistor M3' ist als PMOS-Transistor dargestellt. In einigen Ausführungsformen ist der Transistor M3' ein NMOS-Transistor.
  • Der Transistor M4' ist als PMOS-Transistor dargestellt. In einigen Ausführungsformen ist der Transistor M4' ein NMOS-Transistor. In einigen Ausführungsformen ähnelt der Transistor M4' dem Transistor M4 von 4A-4B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Der Betrieb der Speicherzelle 400C ähnelt dem (oben beschriebenen) Betrieb der Speicherzelle 400A oder der Speicherzelle 400B, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • Im Vergleich zum Transistor M4 von 4B weist der Transistor M4' eine Oxidkanalregion 240 auf, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. In einigen Ausführungsformen enthält die Oxidkanalregion 240 für den Transistor M4' ein Oxid-Halbleitermaterial, das Zinkoxid, Cadmiumoxid, Indiumoxid, IGZO, SnO2, TiO2 oder Kombinationen davon enthält, oder dergleichen.
  • In einigen Ausführungsformen enthält die Oxidkanalregion 240 des Transistors M4' das gleiche Oxid-Halbleitermaterial wie die Oxidkanalregion 210, 220 oder 230 von wenigstens Schreibtransistor M1', Lesetransistor M2' oder Lesetransistor M3'. In einigen Ausführungsformen enthält die Oxidkanalregion 240 des Transistors M4' ein anderes Oxid-Halbleitermaterial als die Oxidkanalregion 210, 220 oder 230 von wenigstens Schreibtransistor M1', Lesetransistor M2' bzw. Lesetransistor M3'. Weitere Transistortypen oder Oxidmaterialien für den Transistor M4' fallen in den Schutzbereich der vorliegenden Offenbarung.
  • In einigen Ausführungsformen weist entweder der Lesetransistor M2', der Transistor M3' oder der Transistor M4' eine Oxidkanalregion 220, 230 oder 240 auf, und der andere von Lesetransistor M2', Transistor M3' oder Transistor M4' weist eine Siliziumkanalregion mit Siliziumkörper oder -masse ähnlich dem Lesetransistor M2, dem Transistor M3 oder dem Transistor M4 auf.
  • In einigen Ausführungsformen erzielt die Speicherzelle 400C, dadurch, dass sie den Schreibtransistor M1' mit einer Oxidkanalregion 210, den Lesetransistor M2' mit einer Oxidkanalregion 220 und als FeFET, den Transistor M3' mit einer Oxidkanalregion 230 und den Transistor M4' mit einer Oxidkanalregion 240 aufweist, ähnliche Vorteile wie die oben in Bezug auf Speicherzelle 400A und Speicherzelle 200C erörterten Vorteile. Da ferner die Speicherzelle 400C der Speicherzelle 200A ähnlich ist, hat die Speicherzelle 400C auch die oben in Bezug auf die Speicherzelle 200A beschriebenen Vorteile.
  • Weitere Konfigurationen, Verbindungen oder Mengen von Transistoren in der Speicherzelle 400C fallen in den Schutzbereich der vorliegenden Offenbarung.
  • 5 ist eine Querschnittsansicht einer integrierten Schaltung 500 gemäß einigen Ausführungsformen.
  • Die integrierte Schaltung 500 ist eine Ausführungsform des Lesetransistors M2 und M2' von 2A-2C, 3A-3C und 4A-4C, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. In einigen Ausführungsformen weist die integrierte Schaltung 500 zusätzliche Elemente auf, die aus Gründen der Übersichtlichkeit nicht dargestellt sind.
  • Die integrierte Schaltung 500 ist als Planartransistor dargestellt; es fallen jedoch auch andere Transistoren in den Schutzbereich der vorliegenden Offenbarung. In einigen Ausführungsformen ist die integrierte Schaltung 500 ein Finnen-Feldeffekttransistor (FinFET, Fin Field Effect Transistor), ein Nanofolientransistor, ein Nanodrahttransistor oder dergleichen. In einigen Ausführungsformen ist die integrierte Schaltung 500 ein FeFET oder dergleichen und wird im Rahmen eins Back-End-of-Line-Prozesses (BEOL-Prozess) hergestellt.
  • Die integrierte Schaltung 500 weist ein Substrat 502 auf. In einigen Ausführungsformen ist das Substrat 502 ein p-Substrat. In einigen Ausführungsformen ist das Substrat 502 ein n-Substrat. In einigen Ausführungsformen enthält das Substrat 502 einen Elementarhalbleiter, der Silizium oder Germanium in kristalliner, polykristalliner oder amorpher Struktur enthält; einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und Indiumantimonid enthält; einen Legierungshalbleiter, der SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und GaInAsP enthält; jedes andere geeignete Material; oder Kombinationen davon. In einigen Ausführungsformen weist das Legierungshalbleitersubstrat ein Merkmal mit SiGe-Gefälle auf, bei dem sich die Si- und Ge-Zusammensetzung von einem Verhältnis an einer Stelle zu einem anderen Verhältnis an einer anderen Stelle des Merkmals mit SiGe-Gefälle ändert. In einigen Ausführungsformen ist die SiGe-Legierung über einem Siliziumsubstrat ausgebildet. In einigen Ausführungsformen ist das erste Substrat 502 ein gedehntes SiGe-Substrat. In einigen Ausführungsformen weist das Halbleitersubstrat eine Halbleiter-auf-Isolator-Struktur auf, beispielsweise eine Silizium-auf-Isolator-Struktur (SOI-Struktur, Silicon On Insulator). In einigen Ausführungsformen weist das Halbleitersubstrat eine dotierte Epi-Schicht oder eine vergrabene Schicht auf. In einigen Ausführungsformen hat das Verbindungshalbleitersubstrat eine Mehrschichtstruktur, oder das Substrat weist eine Mehrschicht-Verbindungshalbleiterstruktur auf.
  • In einigen Ausführungsformen ist die integrierte Schaltung 500 ein Siliziumtransistor (z. B. mit einer Siliziumkanalregion (nicht beschriftet)), und das Substrat 502 weist eine(n) Siliziumkörper oder -masse auf. In einigen Ausführungsformen ist die integrierte Schaltung 500 ein Oxidtransistor (z. B. mit einer Oxidkanalregion 210, 220, 230 oder 240), und das Substrat 502 enthält ein Oxid-Halbleitermaterial, das Zinkoxid, Cadmiumoxid, Indiumoxid, IGZO, SnO2, TiO2 oder Kombinationen davon enthält, oder dergleichen.
  • Die integrierte Schaltung 500 weist ferner eine Drain-Region 504 und eine Source-Region 506 im Substrat 502 auf. In einigen Ausführungsformen erstreckt sich wenigstens ein Abschnitt der Source-Region 506 oder ein Abschnitt der Drain-Region 504 über das Substrat 502. In einigen Ausführungsformen sind die Source-Region 506 und die Drain-Region 504 in das Substrat 502 eingebettet.
  • Die Drain-Region 504 ist eine Ausführungsform des Drain-Anschlusses des Lesetransistors M2 und M2' von 2A-2C, 3A-3C und 4A4C, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Die Source-Region 506 ist eine Ausführungsform des Source-Anschlusses des Lesetransistors M2 und M2' von 2A-2C, 3A-3C und 4A4C, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • In einigen Ausführungsformen werden die Drain-Region 504 und die Source-Region 506 von 5 als Oxiddefinitionsregion (OD-Region) bezeichnet, die die Source- oder Drain-Diffusionsregionen der integrierten Schaltung 500 oder von Lesetransistor M2 und M2' von 2A-2C, 3A-3C und 4A4C definieren, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • In einigen Ausführungsformen ist die integrierte Schaltung 500 ein P-FeFET-Transistor, daher ist das Substrat 502 eine N-Region, die Drain-Region 504 ist eine aktive P-Region mit P-Dotierungen, die in das Substrat 502 implantiert wurden, und die Source-Region 506 ist eine aktive P-Region mit P-Dotierungen, die in das Substrat 502 implantiert wurden.
  • In einigen Ausführungsformen ist die integrierte Schaltung 500 ein N-FeFET-Transistor, daher ist das Substrat 502 eine N-Region, die Drain-Region 504 ist eine aktive N-Region mit N-Dotierungen, die in das Substrat 502 implantiert wurden, und die Source-Region 506 ist eine aktive N-Region mit N-Dotierungen, die in das Substrat 502 implantiert wurden.
  • In einigen Ausführungsformen umfassen die N-Dotierungen Phosphor, Arsen oder andere geeignete N-Dotierungen. In einigen Ausführungsformen umfassen die P-Dotierungen Bor, Aluminium oder andere geeignete P-Dotierungen.
  • Die integrierte Schaltung 500 weist ferner eine Isolierschicht 510 auf dem Substrat 502 auf. In einigen Ausführungsformen befindet sich die Isolierschicht 510 zwischen der Drain-Region 504 und der Source-Region 506. In einigen Ausführungsformen ist die Isolierschicht 510 eine Gate-Dielektrikumsschicht. In einigen Ausführungsformen enthält die Isolierschicht ein Isoliermaterial, das SiO, SiO2 oder Kombinationen davon enthält, oder dergleichen. In einigen Ausführungsformen enthält die Isolierschicht 510 ein Gate-Oxid oder dergleichen.
  • Die integrierte Schaltung 500 weist ferner eine Metallschicht 512 über der Isolierschicht 510 auf. In einigen Ausführungsformen enthält die Metallschicht 512 Cu, TiN, W oder Kombination davon oder dergleichen. In einigen Ausführungsformen ist die Metallschicht 512 eine leitfähige Schicht, die dotiertes Polysilizium enthält. In einigen Ausführungsformen weist die integrierte Schaltung 500 keine Metallschicht 512 auf.
  • Die integrierte Schaltung 500 weist ferner eine ferroelektrische Schicht 520 über wenigstens der leitfähigen Schicht 512 oder der Isolierschicht 510 auf. In einigen Ausführungsformen, in denen die integrierte Schaltung 500 keine Metallschicht 512 aufweist, befindet sich die ferroelektrische Schicht 520 auf der Isolierschicht 510. Die ferroelektrische Schicht 520 ist eine Ausführungsform der ferroelektrischen Region 202 von 2A-2C, 3A-3C und 4A4C, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet.
  • In einigen Ausführungsformen enthält die ferroelektrische Schicht 520 ferroelektrisches Material. In einigen Ausführungsformen umfasst ein ferroelektrisches Material HfO2, HfZrO, HfO, Perowskit, SBT, PZT oder Kombinationen davon oder dergleichen.
  • Die ferroelektrische Schicht 520 hat die Polarisationszustände P1 oder P2, die den Polarisationszuständen P+ oder P- in 2A entsprechen, daher wird auf eine ähnlich detaillierte Beschreibung verzichtet. Der Polarisationszustand P1 weist in eine erste Richtung Y. Der Polarisationszustand P2 weist in eine zweite Richtung (z. B. Y negativ), die der ersten Richtung Y entgegengesetzt ist.
  • 5 zeigt beide Polarisationszustände P1 und P2. In einigen Ausführungsformen weist die integrierte Schaltung 500 jedoch aufgrund der nichtflüchtigen Eigenschaft der ferroelektrischen Schicht 520, sobald der Polarisationszustand P1 oder P2 der integrierten Schaltung 500 basierend auf der Gate-Spannung VG eingestellt ist, einen der Polarisationszustände P1 oder P2 auf.
  • Die ferroelektrische Schicht 520 erzeugt eine Kapazität in der integrierten Schaltung 500. Ferner hat auch der MOS-Transistor der integrierten Schaltung 500 eine Kapazität. In einigen Ausführungsformen sind die Kapazität der ferroelektrischen Schicht 520 und die Kapazität des MOS-Transistors aufeinander abgestimmt, um die integrierte Schaltung 500 in einem nichtflüchtigen Modus zu betreiben. In einigen Ausführungsformen ist die Kapazität der ferroelektrischen Schicht 520 basierend auf einer Dicke T1 der ferroelektrischen Schicht 520 eingestellt. In einigen Ausführungsformen kann durch Ändern der Dicke T1 die integrierte Schaltung 500 in einem nichtflüchtigen Modus oder in einem flüchtigen Modus betrieben werden.
  • In einigen Ausführungsformen liegt die Dicke T1 der ferroelektrischen Schicht 520 im Bereich von etwa 3 Nanometer (nm) bis etwa 50 nm. In einigen Ausführungsformen erhöht sich mit zunehmender Dicke T1 die Fähigkeit der ferroelektrischen Schicht 520, die Hysterese und die bi-stabilen Polarisationszustände (z. B. P1 oder P2) zu bewahren, und der Leckstrom der integrierten Schaltung 500 sinkt. In einigen Ausführungsformen verringert sich mit abnehmender Dicke T1 die Fähigkeit der ferroelektrischen Schicht 520, die Hysterese und die bi-stabilen Polarisationszustände (z. B. P1 oder P2) zu bewahren, und der Leckstrom der integrierten Schaltung 500 nimmt zu. In einigen Ausführungsformen weist die integrierte Schaltung 500 die Isolierschicht 510 und die Metallschicht 512 nicht auf, und die ferroelektrische Schicht 520 befindet sich direkt auf dem Substrat 502. In einigen Ausführungsformen weist die integrierte Schaltung 500 die Isolierschicht 510 nicht auf, und die Metallschicht 512 befindet sich direkt auf dem Substrat 502.
  • Die integrierte Schaltung 500 weist ferner eine Gate-Struktur 530 über der ferroelektrischen Schicht 520 auf. Die Gate-Struktur 530 enthält ein leitfähiges Material, etwa ein Metall oder dotiertes Polysilizium (hier auch als „POLY“ bezeichnet).
  • In einigen Ausführungsformen ist die integrierte Schaltung 500 eine Ausführungsform des Schreibtransistors M1 und M1' von 2A-2C, 3A-3C und 4A-4C. In diesen Ausführungsformen weist die integrierte Schaltung 500 die ferroelektrische Schicht 520 nicht auf.
  • Dadurch, dass sie in der Speicherzellenanordnung 100 und der Speicherschaltung 200A-200C, 300A-300C und 400A-400C enthalten ist, die oben in Bezug auf 1, 2A-2C, 3A-3C und 4A-4C erörtert wurden, ist die integrierte Schaltung 500 betriebsfähig, die Vorteile wie oben in Bezug auf die Speicherzellenanordnung 100 und die Speicherschaltung 200A-200C, 300A-300C und 400A-400C erörtert zu erzielen.
  • 6 ist ein Funktionsablaufdiagramm eines Verfahrens 600 zum Herstellen einer integrierten Schaltung (IC) gemäß einigen Ausführungsformen. Es versteht sich, dass zusätzliche Operationen vor, während und/oder nach dem in 6 dargestellten Verfahren 600 ausgeführt werden können und dass einige andere Prozesse hier nur kurz beschrieben werden können. In einigen Ausführungsformen fällt eine andere Reihenfolge der Operationen von Verfahren 600 in den Schutzbereich der vorliegenden Offenbarung. Das Verfahren 600 umfasst beispielhafte Operationen, die jedoch nicht unbedingt in der dargestellten Reihenfolge ausgeführt werden. Operationen können gemäß dem Geist und Umfang der offenbarten Ausführungsformen hinzugefügt, ersetzt, in der Reihenfolge verändert und/oder ausgelassen werden. In einigen Ausführungsformen werden eine oder mehrere der Operationen von Verfahren 600 nicht ausgeführt.
  • In einigen Ausführungsformen ist das Verfahren 600 verwendbar, um wenigstens die Speicherzellenanordnung 100 (1), die Speicherzelle 200A-200C, 300A-300C oder 400A-400C (2A-2C, 3A-3C oder 4A-4C) oder die integrierte Schaltung 500 (5) herzustellen oder zu fertigen.
  • In Operation 602 von Verfahren 600 wird die Drain-Region 504 eines Transistors im Substrat 502 hergestellt. In einigen Ausführungsformen umfasst die Drain-Region von Verfahren 600 wenigstens den Drain von Lesetransistor M2 oder M2'. In einigen Ausführungsformen umfasst der Transistor von Verfahren 600 wenigstens den Lesetransistor M2 oder M2'. In einigen Ausführungsformen wird die Drain-Region in einem ersten Well im Substrat hergestellt, und der erste Well weist eine Dotierung auf, die der Dotierung der Drain-Region entgegengesetzt ist.
  • In einigen Ausführungsformen umfasst der Transistor von Verfahren 600 wenigstens den Transistor M1, M1', M3, M3', M4 oder M4'. In einigen Ausführungsformen umfasst die Drain-Region von Verfahren 600 wenigstens den Drain des Transistors M1, M1', M3, M3', M4 oder M4'.
  • In Operation 604 von Verfahren 600 wird die Source-Region 504 des Transistors im Substrat 502 hergestellt. In einigen Ausführungsformen umfasst die Source-Region von Verfahren 600 wenigstens die Source von Lesetransistor M2 oder M2'. In einigen Ausführungsformen umfasst der Transistor von Verfahren 600 wenigstens den Lesetransistor M2 oder M2'. In einigen Ausführungsformen wird die Source-Region im ersten Well hergestellt. In einigen Ausführungsformen umfasst die Source-Region von Verfahren 600 wenigstens die Source des Transistors M1, M1', M3, M3', M4 oder M4'.
  • In einigen Ausführungsformen umfasst wenigstens Operation 602 oder 604 die Bildung von Source-/Drain-Merkmalen, die im Substrat gebildet werden. In einigen Ausführungsformen umfasst die Bildung der Source-/Drain-Merkmale, dass ein Abschnitt des Substrats entfernt wird, um Vertiefungen zu bilden, und anschließend ein Füllprozess ausgeführt wird, indem die Vertiefungen im Substrat gefüllt werden. In einigen Ausführungsformen werden die Vertiefungen nach dem Entfernen einer Padoxidschicht oder einer Opferoxidschicht geätzt, beispielsweise durch Nassätzen oder Trockenätzen. In einigen Ausführungsformen wird der Ätzprozess ausgeführt, um einen oberen Flächenabschnitt der aktiven Region zu entfernen. In einigen Ausführungsformen wird der Füllprozess mittels eines Epitaxie- oder epitaktischen Prozesses (Epi-Prozess) ausgeführt. In einigen Ausführungsformen werden die Vertiefungen mittels eines Wachstumsprozesses gefüllt, der parallel zu einem Ätzprozess abläuft, wobei eine Wachstumsrate des Wachstumsprozesses größer ist als eine Ätzrate des Ätzprozesses. In einigen Ausführungsformen werden die Vertiefungen mittels einer Kombination aus Wachstumsprozess und Ätzprozess gefüllt. Beispielsweise wird eine Materialschicht in der Vertiefung aufgewachsen und dann das aufgewachsene Material einem Ätzprozess unterzogen, um einen Teil des Materials zu entfernen. Dann wird ein anschließender Wachstumsprozess auf dem geätzten Material ausgeführt, bis eine gewünschte Dicke des Materials in der Vertiefung erreicht ist. In einigen Ausführungsformen wird der Wachstumsprozess fortgesetzt, bis eine obere Fläche des Materials oberhalb der oberen Fläche des Substrats liegt. In einigen Ausführungsformen wird der Wachstumsprozess fortgesetzt, bis die obere Fläche des Materials auf gleicher Höhe mit der oberen Fläche des Substrats liegt. In einigen Ausführungsformen wird ein Abschnitt des Substrats 502 durch einen isotropen oder einen anisotropen Ätzprozess entfernt. Der Ätzprozess ätzt selektiv das Substrat 502, ohne die Gate-Struktur 530 zu ätzen. In einigen Ausführungsformen wird der Ätzprozess mittels reaktivem Ionenätzen (RIE, Reactive Ion Etch), Nassätzen oder anderen geeigneten Verfahren ausgeführt. In einigen Ausführungsformen wird ein Halbleitermaterial in den Vertiefungen abgeschieden, um die Source/Drain-Merkmale zu bilden. In einigen Ausführungsformen wird ein Epi-Prozess ausgeführt, um das Halbleitermaterial in den Vertiefungen aufzubringen. In einigen Ausführungsformen umfasst der Epi-Prozess einen selektiven Epitaxie-WachstumsProzess (SEG-Prozess, Selective Epitaxy Growth), einen CVD-Prozess, Molekularstrahlepitaxie (MBE, Molecular Beam Epitaxy), andere geeignete Prozesse und/oder Kombinationen davon. Der Epi-Prozess verwendet gasförmige und/oder flüssige Vorläufer, die mit einer Zusammensetzung des Substrats interagieren. In einigen Ausführungsformen umfassen die Source-/Drain-Merkmale epitaktisch gewachsenes Silizium (epi-Si), Siliziumkarbid oder Silizium-Germanium. Source-/Drain-Merkmale des IC-Bauelements, die mit der Gate-Struktur 530 verknüpft sind, werden in einigen Fällen während des Epi-Prozesses in-situ dotiert oder entdotiert. Wenn Source-/Drain-Merkmale während des Epi-Prozesses entdotiert werden, werden Source-/Drain-Merkmale in einigen Fällen während eines nachfolgenden Prozesses dotiert. Der nachfolgende Dotierungsprozess wird durch eine Ionenimplantation, Plasma-Immersions-Ionenimplantation, Gas- und/oder Feststoffquellendiffusion, andere geeignete Verfahren und/oder Kombinationen davon erzielt. In einigen Ausführungsformen werden Source-/Drain-Merkmale nach der Bildung von Source-/Drain-Merkmalen und/oder nach dem nachfolgenden Dotierungsprozess ferner Temperungsprozessen ausgesetzt.
  • In einigen Ausführungsformen weisen die Source-/Drain-Merkmale n-Dotierungen auf, die Phosphor, Arsen oder andere geeignete n-Dotierungen enthalten. In einigen Ausführungsformen liegt die Konzentration der n-Dotierungen im Bereich von etwa 1 × 1012 Atome/cm2 bis etwa 1 × 1014 Atome/cm2.
  • In einigen Ausführungsformen weisen die Source-/Drain-Merkmale p-Dotierungen auf, die Bor, Aluminium oder andere geeignete p-Dotierungen enthalten. In einigen Ausführungsformen liegt die Konzentration der p-Dotierungen im Bereich von etwa 1 × 1012 Atome/cm2 bis etwa 1 × 1014 Atome/cm2.
  • In Operation 606 von Verfahren 600 wird eine Isolierschicht 510 auf dem Substrat 502 hergestellt. In einigen Ausführungsformen umfasst wenigstens die Herstellung der Isolierschicht 510 in Operation 610 die Ausführung eines oder mehrerer Abscheidungsprozesse, um eine oder mehrere Schichten aus dielektrischem Material zu bilden. In einigen Ausführungsformen umfasst ein Abscheidungsprozess eine chemische Gasphasenabscheidung (CVD, Chemical Vapor Deposition), eine plasmaunterstützte CVD (PECVD, Plasma Enhanced CVD), eine Atomlagenabscheidung (ALD, Atomic Layer Deposition) oder einen anderen Prozess, der zum Abscheiden einer oder mehrerer Materialschichten geeignet ist.
  • In Operation 608 von Verfahren 600 wird eine leitfähige Schicht auf die Isolierschicht 510 abgeschieden. In einigen Ausführungsformen ist die leitfähige Schicht von Verfahren 600 die Metallschicht 512. In einigen Ausführungsformen wird die leitende Schicht von Operation 608 mittels einer Kombination aus Fotolithografie und Materialabtragprozess gebildet, um Öffnungen in einer Isolierschicht (nicht gezeigt) über dem Substrat zu bilden. In einigen Ausführungsformen umfasst der Fotolithografieprozess das Strukturieren eines Fotolacks, etwa eines Positiv-Fotolacks oder eines Negativ-Fotolacks. In einigen Ausführungsformen umfasst der Fotolithografieprozess das Bilden einer Hartmaske, einer Antireflexionsstruktur oder einer anderen geeigneten Fotolithografiestruktur. In einigen Ausführungsformen umfasst der Materialabtragprozess einen Nassätzprozess, einen Trockenätzprozess, einen RIE-Prozess, Laserbohren oder einen anderen geeigneten Ätzprozess. Die Öffnungen werden dann mit leitfähigem Material gefüllt, z. B. Kupfer, Aluminium, Titan, Nickel, Wolfram oder einem anderen geeigneten leitfähigen Material. In einigen Ausführungsformen werden die Öffnungen mittels CVD, PVD, Sputtern, ALD oder eines anderen geeigneten Bildungsprozesses gefüllt.
  • In Operation 610 von Verfahren 600 wird eine ferroelektrische Schicht 520 wenigstens auf der Isolierschicht 510 oder der leitfähigen Schicht (Metallschicht 512) gebildet. In einigen Ausführungsformen wird wenigstens Operation 606 oder 608 nicht ausgeführt. In einigen Ausführungsformen werden die Operationen 606 und 608 nicht ausgeführt, und die ferroelektrische Schicht 520 wird direkt auf dem Substrat 502 gebildet. In einigen Ausführungsformen wird die Operation 606 nicht ausgeführt, und die leitfähige Schicht (z. B. Metallschicht 512) wird auf dem Substrat 502 abgeschieden. In einigen Ausführungsformen wird die Operation 608 nicht ausgeführt, und die ferroelektrische Schicht 520 wird auf die Isolierschicht 510 abgeschieden.
  • In Operation 612 von Verfahren 600 wird eine Gate-Region 530 des Transistors hergestellt. In einigen Ausführungsformen umfasst die Herstellung der Gate-Region das Ausführen eines oder mehrerer Abscheidungsprozesse zum Bilden einer oder mehrerer Schichten aus leitfähigem Material. In einigen Ausführungsformen umfasst das Herstellen der Gate-Regionen das Bilden von Gate-Elektroden. In einigen Ausführungsformen werden Gate-Regionen aus dotiertem oder nicht dotiertem polykristallinen Silizium (oder Polysilizium) gebildet. In einigen Ausführungsformen weisen die Gate-Regionen ein Metall auf, etwa Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, andere geeignete leitfähige Materialien oder Kombinationen davon.
  • 7 ist ein Flussdiagramm eines Verfahrens 700 zum Betreiben einer Schaltung gemäß einigen Ausführungsformen. In einigen Ausführungsformen ist 7 ein Flussdiagramm des Verfahrens 700 zum Betreiben einer Speicherschaltung, etwa der Speicherzellenanordnung 100 von 1 oder der Speicherzelle 200A-200C, 300A-300C oder 400A-400C (2A-2C, 3A-3C oder 4A-4C) oder der integrierten Schaltung 500 (5).
  • Es versteht sich, dass zusätzliche Operationen vor, während und/oder nach dem in 7 dargestellten Verfahren 700 ausgeführt werden können und dass einige andere Prozesse hier nur kurz beschrieben werden können. In einigen Ausführungsformen fällt eine andere Reihenfolge der Operationen von Verfahren 700 in den Schutzbereich der vorliegenden Offenbarung. Das Verfahren 700 umfasst beispielhafte Operationen, die jedoch nicht unbedingt in der dargestellten Reihenfolge ausgeführt werden. Operationen können gemäß dem Geist und Umfang der offenbarten Ausführungsformen hinzugefügt, ersetzt, in der Reihenfolge verändert und/oder ausgelassen werden. In einigen Ausführungsformen werden eine oder mehrere der Operationen von Verfahren 700 nicht ausgeführt.
  • In Operation 702 von Verfahren 700 wird eine Schreiboperation einer Speicherzelle ausgeführt. In einigen Ausführungsformen umfasst die Speicherzelle von Verfahren 700 die Speicherzelle 200A-200C, 300A-300C oder 400A-400C. In einigen Ausführungsformen umfasst die Speicherzelle von Verfahren 700 wenigstens eine Speicherzelle der Speicherzellenanordnung 100. In einigen Ausführungsformen umfasst die Operation 702 wenigstens die Operation 704, 706, 708 oder 710.
  • In Operation 704 von Verfahren 700 wird ein Schreibbitleitungssignal auf einer Schreibbitleitung WBL gesetzt. In einigen Ausführungsformen umfasst das Schreibbitleitungssignal von Verfahren 700 ein Schreibbitleitungssignal der Schreibbitleitung WBL. In einigen Ausführungsformen entspricht das Schreibbitleitungssignal einem gespeicherten Datenwert in der Speicherzelle.
  • In Operation 706 von Verfahren 700 wird ein Schreibtransistor in Reaktion auf ein Schreibwortleitungssignal eingeschaltet, wodurch die Schreibbitleitung WBL elektrisch mit einem Gate eines Lesetransistors gekoppelt wird. In einigen Ausführungsformen umfasst der Schreibtransistor von Verfahren 700 wenigstens den Schreibtransistor M1 oder M1'. In einigen Ausführungsformen umfasst der Lesetransistor von Verfahren 700 wenigstens den Lesetransistor M2 oder M2'. In einigen Ausführungsformen umfasst das Gate des Lesetransistors von Verfahren 700 wenigstens den Gate-Anschluss von Lesetransistor M2 oder M2'. In einigen Ausführungsformen umfasst das Schreibwortleitungssignal von Verfahren 700 ein Schreibwortleitungssignal der Schreibwortleitung WWL. In einigen Ausführungsformen umfasst der Lesetransistor von Verfahren 700 die integrierte Schaltung 500. In einigen Ausführungsformen umfasst der Schreibtransistor von Verfahren 700 die integrierte Schaltung 500.
  • In Operation 708 von Verfahren 700 wird der gespeicherte Datenwert der Speicherzelle durch Einstellen eines Polarisationszustands des Lesetransistors eingestellt, wodurch der Lesetransistor ein- oder ausgeschaltet wird.
  • In einigen Ausführungsformen umfasst der Polarisationszustand des Lesetransistors von Verfahren 700 den Polarisationszustand P+ oder P- von wenigstens Lesetransistor M2 oder M2'. In einigen Ausführungsformen umfasst der Polarisationszustand des Lesetransistors von Verfahren 700 den Polarisationszustand P1 oder P2 der integrierten Schaltung 500. In einigen Ausführungsformen entspricht der Polarisationszustand dem gespeicherten Datenwert der Speicherzelle.
  • In Operation 710 von Verfahren 700 wird der Schreibtransistor in Reaktion auf das Schreibwortleitungssignal ausgeschaltet, wodurch die Schreibbitleitung und das Gate des Lesetransistors elektrisch voneinander entkoppelt werden. In einigen Ausführungsformen umfasst die Operation 710 ferner, den gespeicherten Wert in der Speicherzelle zu halten.
  • In Operation 712 von Verfahren 700 wird eine Leseoperation der Speicherzelle ausgeführt. In einigen Ausführungsformen umfasst die Operation 712 wenigstens die Operation 714, 716, 718 oder 720.
  • In Operation 714 von Verfahren 700 wird eine Spannung einer Lesebitleitung RBL auf eine erste Spannung (VSS) vorentladen, oder die Spannung der Lesebitleitung RBL wird auf eine von der ersten Spannung verschiedene zweite Spannung (VDD) vorgeladen. In einigen Ausführungsformen umfasst die erste Spannung von Verfahren 700 die Referenzspannung VSS. In einigen Ausführungsformen umfasst die zweite Spannung von Verfahren 700 die Versorgungsspannung VDD.
  • In Operation 716 von Verfahren 700 wird eine Spannung einer Lesewortleitung RWL von einer dritten Spannung auf eine vierte Spannung eingestellt. In einigen Ausführungsformen ist die Spannung der Lesewortleitung RWL das Lesewortleitungssignal. In einigen Ausführungsformen umfasst die dritte Spannung von Verfahren 700 eine Spannung eines logisch hohen (High) Signals. In einigen Ausführungsformen umfasst die dritte Spannung von Verfahren 700 eine Versorgungsspannung VDD. In einigen Ausführungsformen umfasst die vierte Spannung von Verfahren 700 eine Spannung eines logisch niedrigen (Low) Signals. In einigen Ausführungsformen umfasst die vierte Spannung von Verfahren 700 eine Referenzspannung VSS.
  • In Operation 718 von Verfahren 700 wird die Spannung der Lesewortleitung in Reaktion auf das Einstellen der Spannung der Lesewortleitung von der dritten Spannung auf die vierte Spannung erfasst, wodurch der gespeicherte Datenwert in der Speicherzelle ausgegeben wird. In einigen Ausführungsformen umfasst die Operation 718 anstelle des Erfassens der Spannung der Lesewortleitung das Erfassen des Stroms der Lesebitleitung in Reaktion auf das Einstellen der Spannung der Lesewortleitung von der dritten Spannung auf die vierte Spannung, wodurch der gespeicherte Datenwert in der Speicherzelle ausgegeben wird.
  • In einigen Ausführungsformen hat der gespeicherte Datenwert der Speicherzelle einen ersten logischen Wert, der einem ersten Widerstandszustand des Lesetransistors entspricht, oder einen zweiten logischen Wert, der einem zweiten Widerstandszustand des Lesetransistors entspricht. In einigen Ausführungsformen ist der zweite logische Wert dem ersten logischen Wert entgegengesetzt. In einigen Ausführungsformen ist der zweite Widerstandswert dem ersten Widerstandswert entgegengesetzt. In einigen Ausführungsformen ist der erste logische Wert entweder logisch 1 oder logisch 0, und der zweite logische Wert ist der andere von logisch 0 oder logisch 1. In einigen Ausführungsformen ist der erste Widerstandszustand entweder der niederohmige Zustand oder der hochohmige Zustand, und der zweite Widerstandszustand ist der andere von hochohmigem Zustand oder niederohmigem Zustand.
  • In einigen Ausführungsformen umfasst das Einstellen der Spannung der Lesewortleitung RWL von der dritten Spannung auf die vierte Spannung das Einschalten eines ersten Transistors in Reaktion auf ein erstes Steuersignal oder darauf, dass die Spannung der Lesewortleitung die vierte Spannung ist, wodurch die Lesewortleitung elektrisch mit einer Source des Lesetransistors gekoppelt wird.. In einigen Ausführungsformen umfasst der erste Transistor von Verfahren 700 wenigstens den Transistor M3 oder M3'. In einigen Ausführungsformen umfasst das erste Steuersignal von Verfahren 700 das Steuersignal CS. In einigen Ausführungsformen umfasst die Source des Lesetransistors von Verfahren 700 den Source-Anschluss des Lesetransistors M2 oder M2'.
  • In Operation 720 von Verfahren 700 wird die Spannung der Lesewortleitung von der vierten Spannung auf die dritte Spannung eingestellt. In einigen Ausführungsformen umfasst das Einstellen der Spannung der Lesewortleitung von der vierten Spannung auf die dritte Spannung von Operation 720 das Ausschalten des ersten Transistors in Reaktion auf das erste Steuersignal oder darauf, dass die Spannung der Lesewortleitung die dritte Spannung ist, wodurch die Lesewortleitung und die Source des Lesetransistors elektrisch entkoppelt werden.
  • Durch Ausführen von Verfahren 700 ist die Speicherschaltung betriebsfähig, um die oben in Bezug auf die Speicherzellenanordnung 100 von 1 oder die Speicherzelle 200A-200C, 300A-300C oder 400A-400C (2A-2C, 3A-3C oder 4A-4C) oder die integrierte Schaltung 500 (5) erörterten Vorteile zu erzielen.
  • Auch wenn das Verfahren 700 oben mit Bezug auf eine einzelne Speicherzelle der Speicherzellenanordnung 100 beschrieben wurde, versteht es sich, dass das Verfahren 700 in einigen Ausführungsformen für jede Zeile und jede Spalte der Speicherzellenanordnung 100 zur Anwendung kommt.
  • Weiterhin sind verschiedene PMOS- oder NMOS-Transistoren, die in 2A-2C, 3A-3C oder 4A-4C dargestellt sind, von einem bestimmten Dotierungstyp (z. B. N oder P) und dienen zur Veranschaulichung. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten Transistortyp beschränkt, und einer oder mehrere der in 2A-2C, 3A-3C oder 4A-4C gezeigten PMOS- oder NMOS-Transistoren können durch einen entsprechenden Transistor eines anderen Transistor-/Dotierungstyps ersetzt werden. In ähnlicher Weise dient der niedrige (Low) oder hohe (High) logische Wert verschiedener Signale, die in der obigen Beschreibung verwendet werden, ebenfalls der Veranschaulichung. Ausführungsformen der Offenbarung sind nicht auf einen bestimmten logischen Wert beschränkt, wann ein Signal aktiviert und/oder deaktiviert wird. Die Wahl verschiedener logischer Werte fällt in den Schutzbereich verschiedener Ausführungsformen. Die Wahl einer anderen Anzahl von Transistoren in 2A-2C, 3A-3C oder 4A-4C fällt in den Schutzbereich verschiedener Ausführungsformen.
  • Ein Durchschnittsfachmann auf diesem Gebiet der Technik wird leicht erkennen, dass eine oder mehrere der offenbarten Ausführungsformen einen oder mehrere der oben dargelegten Vorteile bieten. Nach Lektüre der vorstehenden Spezifikation wird ein Fachmann in der Lage sein, verschiedene Änderungen, Ersetzungen von Äquivalenten und verschiedene andere Ausführungsformen, wie sie hier im Großen und Ganzen offenbart sind, zu beeinflussen. Es ist daher beabsichtigt, dass der hierauf gewährte Schutz nur durch die in den beigefügten Ansprüchen und deren Äquivalenten enthaltene Definition begrenzt wird.
  • Ein Aspekt der vorliegenden Beschreibung betrifft eine Speicherzelle. Die Speicherzelle weist eine Schreibbitleitung, einen Schreibtransistor und einen Lesetransistor auf. Der Schreibtransistor ist zwischen die Schreibbitleitung und einen ersten Knoten gekoppelt. Der Lesetransistor ist über den ersten Knoten mit dem Schreibtransistor gekoppelt. Der Lesetransistor weist eine ferroelektrische Schicht auf. Der Schreibtransistor ist dafür ausgelegt, einen gespeicherten Datenwert der Speicherzelle durch ein Schreibwortleitungssignal zu setzen, das einen Polarisationszustand des Lesetransistors einstellt. In einigen Ausführungsformen entspricht der Polarisationszustand dem gespeicherten Datenwert.
  • Ein weiterer Aspekt dieser Beschreibung betrifft eine Speicherzelle. Die Speicherzelle weist eine Schreibbitleitung, eine Schreibwortleitung, einen Schreibtransistor eines ersten Typs und einen Lesetransistor des ersten Typs auf. In einigen Ausführungsformen ist der Schreibtransistor mit der Schreibbitleitung, der Schreibwortleitung und einem ersten Knoten gekoppelt. In einigen Ausführungsformen ist der Schreibtransistor dafür ausgelegt, in Reaktion auf ein Schreibwortleitungssignal aktiviert oder deaktiviert zu werden. In einigen Ausführungsformen weist der Lesetransistor einen ersten Gate-Anschluss, der über den ersten Knoten mit dem Schreibtransistor gekoppelt ist, und eine ferroelektrische Schicht mit einem Polarisationszustand, der einem gespeicherten Datenwert der Speicherzelle entspricht, auf. In einigen Ausführungsformen ist der Schreibtransistor dafür ausgelegt, den gespeicherten Datenwert in der Speicherzelle durch das Schreibwortleitungssignal zu setzen, das den Polarisationszustand der ferroelektrischen Schicht einstellt.
  • Noch ein weiterer Aspekt der vorliegenden Beschreibung betrifft ein Verfahren zum Betreiben einer Speicherzelle. Das Verfahren umfasst das Ausführen einer Schreiboperation der Speicherzelle. In einigen Ausführungsformen umfasst das Ausführen der Schreiboperation der Speicherzelle das Setzen eines Schreibbitleitungssignals auf einer Schreibbitleitung, wobei das Schreibbitleitungssignal einem gespeicherten Datenwert in der Speicherzelle entspricht. In einigen Ausführungsformen umfasst das Ausführen der Schreiboperation der Speicherzelle ferner das Einschalten eines Schreibtransistors in Reaktion auf ein Schreibwortleitungssignal, wodurch die Schreibbitleitung elektrisch mit einem Gate eines Lesetransistors gekoppelt wird. In einigen Ausführungsformen umfasst das Ausführen der Schreiboperation der Speicherzelle ferner das Setzen des gespeicherten Datenwerts der Speicherzelle durch Einstellen eines Polarisationszustands des Lesetransistors, wodurch der Lesetransistor ein- oder ausgeschaltet wird, wobei der Polarisationszustand dem gespeicherten Datenwert der Speicherzelle entspricht. In einigen Ausführungsformen umfasst das Ausführen der Schreiboperation der Speicherzelle ferner das Ausschalten des Schreibtransistors in Reaktion auf das Schreibwortleitungssignal, wodurch die Schreibbitleitung und das Gate des Lesetransistors elektrisch voneinander entkoppelt werden.
  • Das Vorstehende skizziert Merkmale mehrerer Ausführungsformen, so dass Fachleute auf diesem Gebiet der Technik die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute auf diesem Gebiet der Technik sollten erkennen, dass sie die vorliegende Offenbarung ohne weiteres als Grundlage für die Ausgestaltung oder Modifikation anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder zum Erzielen derselben Vorteile der hier vorgestellten Ausführungsformen verwenden können. Fachleute auf diesem Gebiet der Technik sollten außerdem erkennen, dass derartige gleichwertige Konstruktionen nicht vom Wesen und Schutzbereich der vorliegenden Offenbarung abweichen und dass sie verschiedene Veränderungen, Ersetzungen und Modifikationen vornehmen können, ohne vom Wesen und Schutzbereich der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/031851 [0001]

Claims (20)

  1. Speicherzelle, aufweisend: eine Schreibbitleitung; einen Schreibtransistor, der zwischen die Schreibbitleitung und einen ersten Knoten gekoppelt ist; und einen Lesetransistor, der über den ersten Knoten mit dem Schreibtransistor gekoppelt ist; wobei der Lesetransistor eine ferroelektrische Schicht aufweist und der Schreibtransistor dafür ausgelegt ist, einen gespeicherten Datenwert der Speicherzelle durch ein Schreibbitleitungssignal zu setzen, das einen Polarisationszustand des Lesetransistors einstellt, wobei der Polarisationszustand dem gespeicherten Datenwert entspricht.
  2. Speicherzelle nach Anspruch 1, wobei der Schreibtransistor aufweist: einen ersten Drain-Anschluss, der mit der Schreibbitleitung gekoppelt ist; einen ersten Source-Anschluss, der mit dem ersten Knoten und dem Lesetransistor gekoppelt ist; und einen ersten Gate-Anschluss, der mit der Schreibbitleitung gekoppelt ist.
  3. Speicherzelle nach Anspruch 2, wobei der Lesetransistor aufweist: einen zweiten Drain-Anschluss, der mit einem zweiten Knoten gekoppelt ist; einen zweiten Source-Anschluss, der mit einem dritten Knoten gekoppelt ist; und einen zweiten Gate-Anschluss auf der ferroelektrischen Schicht, der über den ersten Knoten mit dem ersten Source-Anschluss gekoppelt ist.
  4. Speicherzelle nach Anspruch 3, wobei der zweite Drain-Anschluss über den zweiten Knoten mit einer Lesewortleitung gekoppelt ist; und der zweite Source-Anschluss über den dritten Knoten mit einer Lesebitleitung gekoppelt ist.
  5. Speicherzelle nach Anspruch 3 oder 4, ferner aufweisend: einen ersten Transistor, der mit dem Lesetransistor gekoppelt ist, wobei der erste Transistor aufweist: einen dritten Drain-Anschluss, der über den dritten Knoten mit dem zweiten Source-Anschluss gekoppelt ist; einen dritten Source-Anschluss, der mit einer Lesebitleitung gekoppelt ist; und einen dritten Gate-Anschluss.
  6. Speicherzelle nach Anspruch 5, wobei der zweite Drain-Anschluss über den zweiten Knoten mit einer Lesewortleitung gekoppelt ist; und der dritte Gate-Anschluss dafür ausgelegt ist, ein Steuersignal zu empfangen.
  7. Speicherzelle nach Anspruch 5, wobei der zweite Drain-Anschluss über den zweiten Knoten mit einer Referenzspannungsversorgung gekoppelt ist; und der dritte Gate-Anschluss mit einer Lesewortleitung gekoppelt ist.
  8. Speicherzelle nach Anspruch 6 oder 7, ferner aufweisend: einen zweiten Transistor, der über den ersten Knoten mit dem Lesetransistor und dem Schreibtransistor gekoppelt ist, wobei der zweite Transistor umfasst: einen vierten Drain-Anschluss, der mit der Lesewortleitung gekoppelt ist; einen vierten Source-Anschluss, der mit einem vierten Knoten gekoppelt ist; und einen vierten Gate-Anschluss, der über den ersten Knoten mit dem ersten Source-Anschluss und dem zweiten Gate-Anschluss gekoppelt ist.
  9. Speicherzelle, aufweisend: eine Schreibbitleitung; eine Schreibwortleitung; einen Schreibtransistor eines ersten Typs, der mit der Schreibbitleitung, der Schreibwortleitung und einem ersten Knoten gekoppelt ist, wobei der Schreibtransistor dafür ausgelegt ist, in Reaktion auf ein Schreibwortleitungssignal aktiviert oder deaktiviert zu werden; und einen Lesetransistor des ersten Typs, wobei der Lesetransistor aufweist: einen ersten Gate-Anschluss, der über den ersten Knoten mit dem Schreibtransistor gekoppelt ist; und eine ferroelektrische Schicht mit einem Polarisationszustand, der einem gespeicherten Datenwert in der Speicherzelle entspricht; wobei der Schreibtransistor dafür ausgelegt ist, den gespeicherten Datenwert in der Speicherzelle durch das Schreibwortleitungssignal zu setzen, das den Polarisationszustand der ferroelektrischen Schicht einstellt.
  10. Speicherzelle nach Anspruch 9, wobei der Schreibtransistor eine Oxidkanalregion aufweist; und der Lesetransistor eine Siliziumkanalregion aufweist.
  11. Speicherzelle nach Anspruch 9, wobei der Schreibtransistor eine Oxidkanalregion aufweist; und der Lesetransistor eine weitere Oxidkanalregion aufweist.
  12. Speicherzelle nach einem der Ansprüche 9 bis 11, wobei der Lesetransistor ferner aufweist: eine Gate-Isolierschicht über einer Kanalregion des Lesetransistors; eine Gate-Schicht auf der ferroelektrischen Schicht; wobei sich die ferroelektrische Schicht zwischen der Gate-Isolierschicht und der Gate-Schicht befindet.
  13. Speicherzelle nach einem der Ansprüche 9 bis 12, wobei die ferroelektrische Schicht ein ferroelektrisches Material, das HfO2, HfZrO, HfO oder Kombinationen davon umfasst, enthält.
  14. Speicherzelle nach einem der Ansprüche 9 bis 13, ferner aufweisend: einen ersten Transistor, der mit dem Lesetransistor gekoppelt ist, wobei der erste Transistor aufweist: einen Drain-Anschluss des ersten Transistors, der mit einem Source-Anschluss des Lesetransistors gekoppelt ist; einen Source-Anschluss des ersten Transistors, der mit einer Lesebitleitung gekoppelt ist; und einen Gate-Anschluss des ersten Transistors, der dafür ausgelegt ist, ein Steuersignal zu empfangen, wobei ein Drain-Anschluss des Lesetransistors mit einer Lesewortleitung gekoppelt ist.
  15. Speicherzelle nach einem der Ansprüche 9 bis 13, ferner aufweisend: einen ersten Transistor, der mit dem Lesetransistor gekoppelt ist, wobei der erste Transistor aufweist: einen Drain-Anschluss des ersten Transistors, der mit einem Source-Anschluss des Lesetransistors gekoppelt ist; einen Source-Anschluss des ersten Transistors, der mit einer Lesebitleitung gekoppelt ist; und einen Gate-Anschluss des ersten Transistors, der mit einer Lesewortleitung gekoppelt ist; und einen zweiten Transistor, der über den ersten Knoten mit dem Lesetransistor und dem Schreibtransistor gekoppelt ist, wobei der zweite Transistor aufweist: einen Drain-Anschluss des zweiten Transistors, der mit der Lesewortleitung gekoppelt ist; einen Source-Anschluss des zweiten Transistors, der mit einem zweiten Knoten gekoppelt ist; und ein Gate-Anschluss des zweiten Transistors, der über den ersten Knoten mit einem Source-Anschluss des Schreibtransistors und dem Gate-Anschluss des Lesetransistors gekoppelt ist; wobei ein Drain-Anschluss des Lesetransistors mit einer Referenzspannungsversorgung gekoppelt ist.
  16. Verfahren zum Betreiben einer Speicherzelle, wobei das Verfahren umfasst: Ausführen einer Schreiboperation der Speicherzelle, wobei das Ausführen der Schreiboperation der Speicherzelle umfasst: Setzen eines Schreibbitleitungssignals auf einer Schreibbitleitung, wobei das Schreibbitleitungssignal einem gespeicherten Datenwert in der Speicherzelle entspricht; Einschalten eines Schreibtransistors in Reaktion auf ein Schreibwortleitungssignal, wodurch die Schreibbitleitung elektrisch mit einem Gate eines Lesetransistors gekoppelt wird; Setzen des gespeicherten Datenwerts der Speicherzelle durch Einstellen eines Polarisationszustands des Lesetransistors, wodurch der Lesetransistor ein- oder ausgeschaltet wird, wobei der Polarisationszustand dem gespeicherten Datenwert der Speicherzelle entspricht; und Ausschalten des Schreibtransistors in Reaktion auf das Schreibwortleitungssignal, wodurch die Schreibbitleitung und das Gate des Lesetransistors elektrisch voneinander entkoppelt werden.
  17. Verfahren nach Anspruch 16, ferner umfassend: Ausführen einer Leseoperation der Speicherzelle, wobei das Ausführen der Leseoperation der Speicherzelle umfasst: Vorentladen einer Spannung einer Lesebitleitung auf eine erste Spannung oder Vorladen der Spannung der Lesebitleitung auf eine zweite, von der ersten Spannung verschiedene Spannung; Einstellen einer Spannung einer Lesewortleitung von einer dritten Spannung auf eine vierte Spannung; Erfassen der Spannung der Lesewortleitung in Reaktion auf das Einstellen der Spannung der Lesewortleitung von der dritten Spannung auf die vierte Spannung, wodurch der gespeicherte Datenwert in der Speicherzelle ausgegeben wird; und Einstellen der Spannung der Lesewortleitung von der vierten Spannung auf die dritte Spannung.
  18. Verfahren nach Anspruch 17, wobei das Einstellen der Spannung der Lesewortleitung von der dritten Spannung auf die vierte Spannung umfasst: Einschalten eines ersten Transistors in Reaktion auf ein erstes Steuersignal oder darauf, dass die Spannung der Lesewortleitung die vierte Spannung ist, wodurch die Lesewortleitung elektrisch mit einer Source des Lesetransistors gekoppelt wird.
  19. Verfahren nach Anspruch 17, wobei das Einstellen der Spannung der Lesewortleitung von der vierten Spannung auf die dritte Spannung umfasst: Ausschalten eines ersten Transistors in Reaktion auf ein erstes Steuersignal oder darauf, dass die Spannung der Lesewortleitung die dritte Spannung ist, wodurch die Lesewortleitung und eine Source des Lesetransistors elektrisch voneinander entkoppelt werden.
  20. Verfahren nach einem der Ansprüche 16 bis 19, wobei der gespeicherte Datenwert der Speicherzelle einen ersten logischen Wert hat, der einem ersten Widerstandszustand des Lesetransistors entspricht, oder einen zweiten logischen Wert, der einem zweiten Widerstandszustand des Lesetransistors entspricht, wobei der zweite logische Wert dem ersten logischen Wert entgegengesetzt ist und der zweite Widerstandszustand dem ersten Widerstandszustand entgegengesetzt ist.
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