CN113380291A - 存储单元及其操作方法 - Google Patents

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Abstract

本发明的实施例公开了一种存储单元，包括写位线、写入晶体管和读取晶体管。写入晶体管连接在写位线和第一节点之间。读取晶体管通过第一节点连接至写入晶体管。读取晶体管包括铁电层。写入晶体管被配置为通过调整读取晶体管的极化状态的写位线信号来设置存储单元的存储数据值。极化状态对应于所存储的数据值。本发明的实施例还公开了一种操作存储单元的方法。

Description

存储单元及其操作方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及存储单元及其操作方法。
背景技术
半导体集成电路(IC)工业已经产生了各种各样的数字设备，以解决许多不同领域中的问题。这些数字设备中的某些(例如内存宏)已配置为用于数据存储。随着IC变得越来越小和越来越复杂，这些数字设备中导线的电阻也发生了变化，从而影响了这些数字设备的工作电压和整体IC性能。
发明内容
根据本发明的一个方面，提供了一种存储单元，包括：写位线；写入晶体管，连接在所述写位线与第一节点之间；以及读取晶体管，通过所述第一节点连接至所述写入晶体管；其中，所述读取晶体管包括铁电层，并且所述写入晶体管被配置为通过调整所述读取晶体管的极化状态的写位线信号来设置所述存储单元的存储数据值，所述极化状态与所述存储数据值相对应。
根据本发明的另一个方面，提供了一种存储单元，包括：写位线；写字线；第一类型的写入晶体管，连接至所述写位线、所述写字线和第一节点，所述写入晶体管被配置为响应于写字线信号而被启用或禁用；以及所述第一类型的读取晶体管，所述读取晶体管包括：第一栅极端子，通过所述第一节点连接至所述写入晶体管；和铁电层，具有与所述存储单元中存储数据值相对应的极化状态；其中，所述写入晶体管被配置为通过调节所述铁电层的所述极化状态的所述写字线信号来设置所述存储单元中的所述存储数据值。
根据本发明的又一个方面，提供了一种操作存储单元的方法，所述方法包括：执行所述存储单元的写操作，执行所述存储单元的写操作包括：在写位线上设置写位线信号，所述写位线信号对应于所述存储单元中的存储数据值；响应于写字线信号而导通写入晶体管，从而将所述写位线电连接至读取晶体管的栅极；通过调节所述读取晶体管的极化状态从而导通或截止读取晶体管，来设置存储单元的存储数据值，所述极化状态对应于所述存储单元的所述存储数据值；和响应于所述写字线信号而使所述写入晶体管截止，从而使所述写位线与所述读取晶体管的栅极彼此电断开。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的存储单元阵列的框图。
图2A是根据一些实施例的存储单元的电路图。
图2B是根据一些实施例的存储单元的电路图。
图2C是根据一些实施例的存储单元的电路图。
图3A是根据一些实施例的存储单元的电路图。
图3B是根据一些实施例的存储单元的电路图。
图3C是根据一些实施例的存储单元的电路图。
图4A是根据一些实施例的存储单元的电路图。
图4B是根据一些实施例的存储单元的电路图。
图4C是根据一些实施例的存储单元的电路图。
图5是根据一些实施例的集成电路的截面图。
图6是根据一些实施例的制造集成电路的方法的功能流程图。
图7是根据一些实施例的操作电路的方法的流程图。
具体实施方式
本发明提供了用于实现本公开的不同特征的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，一种存储单元包括写位线、写入晶体管和读取晶体管。写入晶体管连接在写位线和第一节点之间。读取晶体管通过第一节点连接至写入晶体管。写入晶体管被配置为通过调整读取晶体管的极化状态的写位线信号来设置存储单元的存储数据值。在一些实施例中，极化状态对应于存储单元的存储数据值。
在一些实施例中，读取晶体管包括：第一栅极端子，通过第一节点连接至写入晶体管；以及铁电区域，该铁电区域具有与存储单元的所存储的数据值相对应的极化状态。
在一些实施例中，通过使用存储单元中的铁电区，与其他方法相比，存储单元在第一节点处具有较少的电荷泄漏。在一些实施例中，通过使用存储单元中的铁电区域，即使在去除第一节点处的电压之后，铁电区域也能够保持或维持极化状态，从而导致存储单元具有比其他方法更长的数据保持时间和更大的存储窗口。在一些实施例中，通过具有比其他方法至少更长的数据保留时间或更大的存储窗口，与其他方法相比，存储单元的刷新更少，从而导致比其他方法更少的功耗。
图1是根据一些实施例的存储单元阵列100的框图。在一些实施例中，存储单元阵列100是集成电路的部分。
存储单元阵列100包括存储单元102[1，1]，102[1，2]，...，102[2，2]，...，102[M，N]的具有M行和N列的阵列(统称为“存储单元阵列102A”)，其中，N是与存储单元102A阵列中的列数相对应的正整数，M是与存储单元102A阵列中的行数相对应的正整数。存储单元阵列102A中的各单元行沿第一方向X布置。存储单元阵列102A中的各单元列沿第二方向Y布置。第二方向Y不同于第一方向X。在一些实施例中，第二方向Y垂直于第一方向X。存储单元阵列102A中的每个存储单元102[1，1]，102[1，2]，…，102[2，2]，…，102[M，N]中的每个被配置为存储数据的对应位。
存储单元阵列102A是包括DRAM类存储单元的动态随机存取存储器(DRAM)阵列。在一些实施例中，存储单元阵列102A中的每个存储单元均对应于具有1-铁电场效应晶体管(FeFET)的双晶体管(2T)存储单元，如图2A至2C所示。在一些实施例中，存储单元阵列102A中的每个存储单元均对应于具有1-FeFET的三晶体管存储单元，如图3A至3C所示。在一些实施例中，存储单元阵列102A中的每个存储单元均对应于具有1-FeFET的四晶体管(4T)存储单元，如图4A至4C所示。
存储单元阵列102A中的存储单元的不同类型在本公开的预期范围内。例如，在一些实施例中，存储单元阵列102A中的每个存储单元均是静态随机存取存储器(SRAM)。在一些实施例中，存储单元阵列102A中的每个对应于铁电电阻式随机存取存储器(FeRAM)单元。在一些实施例中，存储单元阵列102A中的每个存储单元均对应于电阻式随机存取存储器(RRAM)单元。存储单元阵列102A的其他配置在本公开的范围内。
存储单元阵列100还包括M条写字线WWL[1]，…，WWL[M](统称为“写字线WWL”)。存储单元阵列102A中的每一行1，…，M与对应的写字线WWL[1]，…，WWL[M]相关联。存储单元阵列102A中的每行存储单元与对应的写字线WWL[1]，…，WWL[M]相连接。例如，行1中的存储单元102[1，1]，102[1，2]，…，102[1，N]与写字线WWL[1]相连接。每条写字线WWL在第一方向X上延伸。
存储单元阵列100还包括M条读字线RWL[1]，…RWL[M](统称为“读字线RWL”)。存储单元阵列102A中的每一行1，…，M与对应的读字线RWL[1]，…，RWL[M]相关联。存储单元阵列102A中的每一行存储单元与对应的读字线RWL[1]，…，RWL[M]连接。例如，行1中的存储单元102[1，1]，102[1，2]，…，102[1，N]与读字线RWL[1]连接。每条读字线RWL在第一方向X上延伸。
存储单元阵列100还包括N条写位线WBL[1]，…，WBL[N](统称为“写位线WBL”)。存储单元阵列102A中的每一列1，…，N均与对应的写位线WBL[1]，…，WBL[N]相关联。存储单元阵列102A中的每一列存储单元均与对应的写位线WBL[1]，…，WBL[N]连接。例如，列1中的存储单元102[1，1]，102[2，1]，……，102[M，1]与写位线WBL[1]连接。每条写位线WBL在第二方向Y上延伸。
存储单元阵列100还包括N条读位线RBL[1]，…RBL[N](统称为“读位线RBL”)。存储单元阵列102A中的每一列1，…，N均与对应的读位线RBL[1]，…，RBL[N]相关联。存储单元阵列102A中的每一列存储单元均与对应的读位线RBL[1]，…，RBL[N]连接。例如，列1中的存储单元102[1，1]，102[2，1]，……，102[M，1]与读位线RBL[1]连接。每条读位线RBL在第二方向Y上延伸。
存储单元阵列100的其他配置在本公开的范围内。存储单元阵列100中的至少写位线BL、写字线WWL、读位线RBL或读字线RWL的不同配置在本公开的预期范围内。在一些实施例中，存储单元阵列100包括附加的写端口(写字线WWL或写位线WBL)和/或读端口(读字线RWL或读位线RBL)。此外，在一些实施例中，存储单元阵列102A包括多组不同类型的存储单元。
通过说明性实例的方式，对位于存储单元阵列102A的行1和列1中的存储单元102[1，1]执行写操作。行1包括由写字线WWL[1]选择的存储单元102[1，1]，102[1，2]，…，102[1，N]。列1包括通过写位线WBL[1]选择的存储单元102[1，1]，102[2，1]，…，102[M，1]，以用于接收数据信号并且存储数据的二进制位。写字线WWL[1]和写位线WBL[1]一起选择并在存储单元102[1，1]中存储数据的二进制位。
通过说明性实例的方式，对位于存储单元阵列102A的行1和列1中的存储单元102[1，1]执行读取操作。行1包括由读字线RWL[1]选择的存储单元102[1，1]，102[1，2]，…，102[1，N]。列1包括通过读位线RBL[1]选择的存储单元102[1，1]，102[2，1]，……，102[M，1]，以访问存储的数据的二进制位。读字线RWL[1]和读位线RBL[1]一起选择并读取存储在存储单元102[1，1]中的数据的二进制位。
图2A是根据一些实施例的存储单元200A的电路图。
存储单元200A是图1的存储单元阵列102A中以示意图表示的存储单元的实施例，因此省略类似的详细描述。
与图2A至2C、3A至3C、4A至4C(如下所示)的一个或多个中的相同或相似的组件被赋予相同的附图标记，因此省略其详细描述。为了便于说明，图2A至图2C，图3A至图3C，图4A至图4C中的某些标记的元件没有在图2A至2C，3A至3C，4A至4C的每一个中标记。在一些实施例中，图2A至图2C、图3A至图3C、图4A至图4C包括图2A至2C，3A至3C，4A至4C中未示出的附加元件。
存储单元200A可用作图1的存储单元阵列102A中的一个或多个存储单元。
存储单元200A包括写入晶体管M1、读取晶体管M2、写字线WWL、读字线RWL、写位线WBL和读位线RBL。
写字线WWL对应于写字线WWL[1]，...，WWL[[M]中的写字线，读字线RWL对应于读字线RWL[1]，...RWL[M]中的读字线，写位线WBL对应于写位线WBL[1]，…，WBL[N]中的写位线，并且读位线RBL对应于图1的读位线RBL[1]，…，RBL[N]中的读位线，因此省略类似的详细描述。
写入晶体管M1包括连接至写字线WWL的栅极端子、连接至写位线WBL的漏极端子，以及通过节点ND1至少连接至读取晶体管M2的栅极端子的源极端子。写入晶体管M1被配置为将数据写入存储单元200A。响应于写位线WBL上的写位线信号，使能(例如，导通)或禁用(例如，截止)写入晶体管M1。
写入晶体管M1被示为P型金属氧化物半导体(PMOS)晶体管。在一些实施例中，写入晶体管M1是N型金属氧化物半导体(NMOS)晶体管。
读取晶体管M2包括连接至读字线RWL的漏极端子、连接至读位线RBL的源极端子以及连接至写入晶体管M1的源极端子的栅极端子。
读取晶体管M2被称为铁电场效应晶体管(FeFET)器件，因为读取晶体管M2包括位于读取晶体管M2的栅极端子内的铁电区域202。铁电区域202被配置为基于施加到读取晶体管M2的栅极的电压而具有不同的极化状态。铁电区域202的极化决定了读取晶体管M2的导电性(例如，低电阻状态或高电阻状态)，这代表了存储在读取晶体管M2中的数据。
通过将铁电区域202编程为具有不同的极化状态来存储数据。不同的极化状态产生对应于逻辑“1”和逻辑“0”的两个不同的阈值电压状态(例如，Vth)。由于阈值电压差，读取晶体管M2中的铁电区域202被配置为使用基于其逻辑状态的特定的栅极电压来导通。在一些实施例中，这些栅极电压之间的差被称为存储窗口。
存储单元200A中存储的数据的二进制状态以铁电区202的极化形式进行编码。铁电区202的极化方向或极化值(例如+P或-P)决定了读取晶体管M2的电阻状态(例如，低或高)。在一些实施例中，读取晶体管M2的低电阻状态对应于读取晶体管M2使能或导通，并且读取晶体管M2的高电阻状态对应于读取晶体管M2截止或不导通。在一些实施例中，读取晶体管M2的低电阻状态对应于第一存储值(例如，逻辑“0”或“1”)，并且读取晶体管M2的高电阻状态对应于与第一个存储值相反的第二存储值(例如，逻辑“1”或“0”)。读取晶体管M2的栅极或节点ND1处的栅极电压控制读取晶体管M2的铁电区域202中的极化状态和相应的电场。
写入晶体管M1被配置为通过控制节点ND1处或读取晶体管M2的栅极的电压从而控制读取晶体管M2的铁电区202的极化状态来写入数据。在一些实施例中，如果写入晶体管M1被使能或导通，则写位线WBL的电压被配置为控制节点ND1处或读取晶体管M2的栅极的电压。因此，在一些实施例中，铁电区域202的极化状态由写位线WBL的电压控制。在一些实施例中，写位线WBL的电压对应于存储在存储单元200A中的数据。在一些实施例中，即使在节点ND1处的电场或相应电压被去除之后，铁电区域202的极化状态也被保持，因此读取晶体管M2是非易失性晶体管器件。
读取晶体管M2被配置为读取存储在存储单元200A中的数据。在一些实施例中，读取晶体管M2被配置为基于读取晶体管M2是导通还是截止来输出存储在存储单元200A中的数据。铁电区域202的极化状态决定读取晶体管M2是导通还是截止。
在一些实施例中，写入晶体管M1和读取晶体管M2均包括由相同类型的材料形成的沟道区域。在一些实施例中，写入晶体管M1和读取晶体管M2均具有含有硅体或块状硅的沟道区。
读取晶体管M2被示为PMOS晶体管。在一些实施例中，读取晶体管M2是NMOS晶体管。
在存储单元200A的写操作期间，写位线WBL的电压(例如，要存储在存储单元200A中的数据)由写驱动器电路(未示出)设置，并且写字线WWL设置为逻辑低，从而导通写入晶体管M1。响应于写入晶体管M1导通，将写位线WBL的电压施加至读取晶体管M2的栅极或节点ND1。当将写位线WBL的电压施加到读取晶体管M2的栅极或节点ND1时，写位线电压控制铁电区202的极化状态以及由读取晶体管M2存储的相应数据。换句话说，写位线WBL的电压用于将读取晶体管M2设置为低电阻状态(例如，导通)或高电阻状态(例如，不导通)。之后，将写字线WWL设置为逻辑高，从而截止写入晶体管M1。
响应于写入晶体管M1截止，存储在存储单元200A中的数据被保持，并且存储单元200A处于保持模式。
通过使用存储单元200A中的铁电区202，与其他方法(例如DRAM)相比，存储单元200A在节点ND1处没有电荷泄漏。通过使用存储单元200A中的铁电区域202，即使在节点ND1处的电压被去除之后，铁电区域202中的铁电材料的非易失性也能够保持或维持极化状态，从而导致比其他方法更长的数据保持时间和更大的存储窗口。通过具有比其他方法至少更长的数据保留时间或更大的存储窗口，与其他方法相比，存储单元200A的刷新更少，从而导致比其他方法更少的功耗。
在一些实施例中，存储单元200A和存储单元200B至200C(图2B至2C)具有与互补金属氧化物半导体(CMOS)工艺兼容的2T存储单元结构，因此可以扩展。
在存储单元200A的读取操作期间，读位线RBL的电压被预放电至逻辑低，并且读字线RWL被升高至逻辑高。在一些实施例中，如果读取晶体管M2处于低电阻状态，则读取晶体管M2激活或导通，并且通过感测放大器(未示出)感测从读字线RWL经过读取晶体管M2至读位线RBL的电流，因此与读取晶体管M2处于低电阻状态相关的数据(例如，“1”或“0”)被读出。在一些实施例中，如果读取晶体管M2处于高电阻状态，则读取晶体管M2截止或不导通，并且通过感测放大器(未示出)感测从读字线RWL经过读取晶体管M2至读位线RBL的电流，因此与读取晶体管M2处于高电阻状态的相关联的数据(例如，“0”或“1”)被读出。在该实施例中，由于读取晶体管M2截止，所以流过读取晶体管M2的电流可以忽略不计。之后，将读字线RWL设置为逻辑低。
本申请的每个晶体管M1，M2，M1’或M2'(以下描述)的其他晶体管端子都在本公开的范围内。例如，在本公开中，对同一晶体管的漏极和源极的引用可以被改变为同一晶体管的源极和漏极。因此，对于写入晶体管M1，可以将对写入晶体管M1的漏极和源极的引用分别改变为写入晶体管M1的源极和漏极。类似地，对于读取晶体管M2，可以将对读取晶体管M2的漏极和源极的引用分别改变为读取晶体管M2的源极和漏极。
存储单元200A中的晶体管的其他配置或数量在本公开的范围内。
图2B是根据一些实施例的存储单元200B的电路图。
存储单元200B是图1的存储单元阵列102A中以示意图表示的存储单元的实施例，因此省略类似的详细描述。
存储单元200B可用作图1的存储单元阵列102A中的一个或多个存储单元。存储单元200B包括写入晶体管M1’、读取晶体管M2、写字线WWL、读字线RWL、写位线WBL和读位线RBL。
存储单元200B是图2A的存储单元200A的变型，因此省略类似的详细描述。与图2A的存储单元200A相比，写入晶体管M1’代替图2A的写入晶体管M1，因此省略类似的详细描述。
写入晶体管M1’被示为PMOS晶体管。在一些实施例中，写入晶体管M1’是NMOS晶体管。在一些实施例中，写入晶体管M1’类似于图图2A的写入晶体管M1，因此省略类似的详细描述。存储单元200B的操作类似于上述存储单元200A的操作，因此省略类似的详细描述。
与图2A的写入晶体管M1相比，在图2B中，写入晶体管M1’包括氧化物沟道区210，因此省略类似的详细描述。在一些实施例中，本公开的具有氧化物沟道区的一个或多个晶体管包括薄膜晶体管(TFT)。在一些实施例中，写入晶体管M1’的氧化物沟道区210包括氧化物半导体材料，该氧化物半导体材料包括氧化锌、氧化镉、氧化铟、IGZO、SnO2、TiO2或它们的组合等。用于写入晶体管M1’的其他晶体管类型或氧化物材料在本公开的范围内。
在一些实施例中，通过包括具有氧化物沟道区210的写入晶体管M1’和FeFET读取晶体管M2，与在写入晶体管中不包括氧化物沟道区的其他方法相比，存储单元200B具有更低的泄漏电流。在一些实施例中，通过减小存储单元200B的泄漏电流，存储单元200B具有比其他方法更长的数据保留时间。通过具有比其他方法更长的数据保留时间，存储单元200B的刷新少于其他方法，从而导致比其他方法更少的功耗。在一些实施例中，通过减小存储单元200B的泄漏电流，与其他方法相比，存储单元200B具有更少的写干扰错误。此外，由于存储单元200B类似于存储单元200A，因此存储单元200B还具有以上关于存储单元200A所讨论的优点。在一些实施例中，可以将存储单元200B至200C，300B至300C和400B至400C的氧化物沟道区210、220、230或240(图2B至2C，3B至3C和4B至4C)集成到后端制程(BEOL)工艺中，从而增加了存储单元200B至200C，300B至300C和400B至400C的存储密度。
存储单元200B中的晶体管的其他配置、连接或数量在本公开的范围内。
图2C是根据一些实施例的存储单元200C的电路图。
存储单元200C是图1的存储单元阵列102A中以示意图表示的存储单元的实施例，因此省略类似的详细描述。
存储单元200C可用作图1的存储单元阵列102A中的一个或多个存储单元。存储单元200C包括写入晶体管M1’、读取晶体管M2’、写字线WWL、读字线RWL、写位线WBL和读位线RBL。
存储单元200C是图2B的存储单元200B的变型，因此省略类似的详细描述。与图2B的存储单元200B相比，读取晶体管M2’代替了图2B的读取晶体管M2，因此省略类似的详细描述。
读取晶体管M2’被示为PMOS晶体管。在一些实施例中，读取晶体管M2’是NMOS晶体管。在一些实施例中，读取晶体管M2’类似于图2A至图2B中的读取晶体管M，因此省略类似的详细描述。存储单元200C的操作类似于存储单元200A(上述)或存储单元200B的操作，因此省略类似的详细描述。
与图2B的读取晶体管M2相比，读取晶体管M2’包括氧化物沟道区220，因此省略类似的详细描述。在一些实施例中，读取晶体管M2’的氧化物沟道区220包括氧化物半导体材料，该氧化物半导体材料包括氧化锌、氧化镉、氧化铟、IGZO、SnO2、TiO2或它们的组合等。
在一些实施例中，读取晶体管M2’的氧化物沟道区220包括与写入晶体管M1’的氧化物沟道区210相同的氧化物半导体材料。在一些实施例中，读取晶体管M2’的氧化物沟道区220包括与写入晶体管M1’的氧化物沟道区210不同的氧化物半导体材料。用于读取晶体管M2’的其他晶体管类型或氧化物材料在本公开的范围内。
在一些实施例中，读取晶体管M2’包括氧化物沟道区220，而写入晶体管M1’包括硅沟道区，该硅沟道区具有类似于写入晶体管M1的硅体或块状硅。
在一些实施例中，通过包括具有氧化物沟道区210的写入晶体管M1’和具有氧化物沟道区220且作为FeFET的读取晶体管M2’，存储单元200C具有比其他读取晶体管方案更低的泄漏电流。在一些实施例中，通过减小存储单元200C的泄漏电流，存储单元200C具有以上关于存储单元200B所讨论的益处。此外，由于存储单元200C类似于存储单元200A，因此存储单元200C还具有以上关于存储单元200A所讨论的优点。
存储单元200C中的晶体管的其他配置、连接或数量在本公开的范围内。
图3A是根据一些实施例的存储单元300A的电路图。
存储单元300A是图1的存储单元阵列102A中以示意图表示的存储单元的实施例，因此省略类似的详细描述。
存储单元300A可用作图1的存储单元阵列102A中的一个或多个存储单元。存储单元300A包括写入晶体管M1、读取晶体管M2、写字线WWL、读字线RWL、写位线WBL、读位线RBL和晶体管M3。
存储单元300A是图2A的存储单元200A的变型，因此省略类似的详细描述。与图2A的存储单元200A相比，存储单元300A还包括晶体管M3，因此省略类似的详细描述。
晶体管M3包括连接至读位线RBL的源极端子、连接至读取晶体管M2的源极端子的漏极端子以及被配置为接收控制信号CS的栅极端子。在一些实施例中，响应于控制信号CS，晶体管M3导通或截止。例如，在一些实施例中，在读取操作期间，类似于存储单元300A的选择的存储单元包括选择的晶体管M3，并且类似于存储单元300A的未选择的存储单元包括未选择的晶体管M3。在这些实施例中，响应于控制信号CS的第一值，选择的晶体管M3导通，并且响应于控制信号CS的第二值，对应未选择的单元中的未选择晶体管M3截止。在这些实施例中，控制信号CS的第二值与控制信号CS的第一值反相。在这些实施例中，未选择的存储单元中的晶体管M3截止，从而减小了泄漏电流。
与图2A的存储单元200A相比，图3A至图3C的读取晶体管M2的源极端子与晶体管M3的漏极端子连接，因此读取晶体管M2的源极端子没有如图2A所示与读位线RBL直接连接。
图3A至3B的晶体管M3响应于控制信号CS而启用或禁用。晶体管M3被配置为响应于控制信号CS而将读取晶体管M2与读位线RBL电连接/断开。例如，如果控制信号CS为逻辑低，则晶体管M3被使能或导通，晶体管M3由此将读取晶体管M2的源极电连接至读位线RBL。例如，如果控制信号CS为逻辑高，则晶体管M3被禁用或截止，晶体管M3由此将读取晶体管M2的源极与读位线RBL电断开。
存储单元300A的操作类似于上述存储单元200A的操作，因此省略类似的详细描述。例如，与图2A的存储单元200A的写操作相比，在存储单元300A的写操作期间，晶体管M3被禁用或截止，并且存储单元300A的其他部分的操作与上述存储单元200A的写操作相似，因此省略类似的详细描述。例如，与图2A的存储单元200A的读取操作相比，在存储单元300A的读取操作期间，晶体管M3被使能或导通，并且存储单元300A的其他部分的操作与上述存储单元200A的读取操作相似，因此省略类似的详细描述。
晶体管M3被示为PMOS晶体管。在一些实施例中，晶体管M3是NMOS晶体管。
在一些实施例中，晶体管M3和至少写入晶体管M1或读取晶体管M2包括由相同类型的材料形成的沟道区。在一些实施例中，晶体管M3具有沟道区，该沟道区具有硅体或块状硅。在一些实施例中，晶体管M3和至少写入晶体管M1或读取晶体管M2包括具有硅体或块状硅的沟道区。
在一些实施例中，通过包括写入晶体管M1、读取晶体管M2(例如，FeFET)和晶体管M3，存储单元300A类似于存储单元200A。在一些实施例中，由于存储单元300A类似于存储单元200A，因此存储单元300A具有以上关于存储单元200A所讨论的益处。
在一些实施例中，存储单元300A和存储单元300B至300C(图3B至3C)具有与CMOS工艺兼容的3T存储单元结构，因此是可扩展的。
本申请的晶体管M1，M2，M3，M1’，M2’和M3’中的每一个的其他晶体管端子均在本公开的范围内。例如，在本公开中，对同一晶体管的漏极和源极的引用可以被改变为同一晶体管的源极和漏极。
存储单元300A中的晶体管的其他配置或数量在本公开的范围内。
图3B是根据一些实施例的存储单元300B的电路图。
存储单元300B是图1的存储单元阵列102A中的以示意图表示的存储单元的实施例，因此省略类似的详细描述。
存储单元300B可用作图1的存储单元阵列102A中的一个或多个存储单元。存储单元300B包括写入晶体管M1’、读取晶体管M2、写字线WWL、读字线RWL、写位线WBL、读位线RBL和晶体管M3。
存储单元300B是图3A的存储单元300A和图2B的存储单元200B的变型，因此省略类似的详细描述。例如，存储单元300B结合了类似于图3A的存储单元300A和图2B的存储单元200B的特征。
与图3A的存储单元300A相比，图2B的写入晶体管M1’替代了图3A的写入晶体管M1，因此省略了类似的详细描述。
在图2B的存储单元200B中描述了写入晶体管M1’，因此省略类似的详细描述。写入晶体管M1’示为PMOS晶体管。在一些实施例中，写入晶体管M1’是NMOS晶体管。存储单元300B的操作与上述存储单元300A的操作相似，因此省略相似的详细描述。
在一些实施例中，通过包括具有氧化物沟道区210的写入晶体管M1’、读取晶体管M2(例如，FeFET)和晶体管M3，存储单元300B获得了与以上关于存储单元300A和存储单元200B所讨论的益处相似的益处。
此外，由于存储单元300B与存储单元200A相似，因此存储单元300B还具有以上针对存储单元200A讨论的优点。
存储单元300B中的晶体管的其他配置，连接或数量在本公开的范围内。
图3C是根据一些实施例的存储单元300C的电路图。
存储单元300C是图1的存储单元阵列102A中以示意图表示的存储单元的实施例，因此省略类似的详细描述。
存储单元300C可用作图1的存储单元阵列102A中的一个或多个存储单元。存储单元300C包括写入晶体管M1’、读取晶体管M2’、写字线WWL、读字线RWL、写位线WBL、读位线RBL和晶体管M3’。
存储单元300C是图3B的存储单元300B的变型，因此省略了类似的详细描述。与图3B的存储单元300B相比，读取晶体管M2’代替了图3B的读取晶体管M2，晶体管M3’代替了图3B中的晶体管M3，因此省略了类似的详细描述。
在图2C的存储单元200C中描述了读取晶体管M2'，因此省略类似的详细描述。读取晶体管M2’被示为PMOS晶体管。在一些实施例中，读取晶体管M2’是NMOS晶体管。
晶体管M3'被示为PMOS晶体管。在一些实施例中，晶体管M3’是NMOS晶体管。在一些实施例中，晶体管M3’类似于图3A至3B中的晶体管M3，因此省略类似的详细描述。存储单元300C的操作类似于存储单元300A(上述)或存储单元300B的操作，因此省略类似的详细描述。
与图3B中的晶体管M3相比，晶体管M3’包括氧化物沟道区230，因此省略类似的详细描述。在一些实施例中，用于晶体管M3’的氧化物沟道区230包括氧化物半导体材料，该氧化物半导体材料包括氧化锌、氧化镉、氧化铟、IGZO、SnO2、TiO2或它们的组合等。
在一些实施例中，晶体管M3'的氧化物沟道区230包括与至少写入晶体管M1’或读取晶体管M2'的氧化物沟道区210、220相同的氧化物半导体材料。在一些实施例中，晶体管M3’的氧化物沟道区230包括与至少写入晶体管M1’或读取晶体管M2’的氧化物沟道区210、220不同的氧化物半导体材料。用于晶体管M3’的其他晶体管类型或氧化物材料在本公开的范围内。
在一些实施例中，分别类似于晶体管M2或晶体管M3，读取晶体管M2'和晶体管M3'中的一个包括氧化物沟道区220或230，并且读取晶体管M2'和晶体管M3'中的另一个包括具有硅体或块状硅的硅沟道区。
在一些实施例中，通过包括具有氧化物沟道区210的写入晶体管M1’，具有氧化物沟道区220且作为FeFET的读取晶体管M2'以及具有氧化物沟道区230的晶体管M3'，存储单元300C实现了类似于上文关于存储单元300A和存储单元200C所讨论的益处的益处。此外，由于存储单元300C类似于存储单元200A，因此存储单元300C还具有以上关于存储单元200A所讨论的优点。
存储单元300C中的晶体管的其他配置、连接或数量在本公开的范围内。
图4A是根据一些实施例的存储单元400A的电路图。
存储单元400A是图1的存储单元阵列102A中以示意图表示的存储单元的实施例，因此省略类似的详细描述。
存储单元400A可用作图1的存储单元阵列102A中的一个或多个存储单元。存储单元400A包括写入晶体管M1、读取晶体管M2、写字线WWL、读字线RWL、写位线WBL、读位线RBL、晶体管M3和晶体管M4。
存储单元400A是图3A的存储单元300A的变型，因此省略了类似的详细描述。与图3A的存储单元300A相比，存储单元400A还包括晶体管M4，因此省略类似的详细描述。
晶体管M4包括漏极端子，栅极端子和源极端子。晶体管M4的漏极端子连接至读写线RWL。晶体管M4的栅极端子连接至写入晶体管M1的漏极端子、读取晶体管M2的栅极端子和节点ND1。晶体管M4的源极端子连接至节点ND2。在一些实施例中，节点ND2电连接至参考电压源。在一些实施例中，参考电压源具有参考电压VSS。在一些实施例中，参考电压源对应于接地。
图4A至4C的晶体管M4响应于节点ND1处的电压被使能或禁用。在一些实施例中，节点ND1处的电压对应于写位线信号，因此图4A至4C的晶体管M4响应于写位线信号被使能或禁用。
图4A至4C的晶体管被配置为响应于写位线WBL上的写位线信号而将读字线RWL与节点ND2电连接/从节点ND2电断开。例如，如果写位线信号为逻辑低，则晶体管M4被使能或导通，晶体管M4由此将读字线RWL电连接至节点ND2。例如，如果写位线信号为逻辑高，则晶体管M4被禁用或截止，晶体管M4由此将读取的字线RWL从节点ND2处电断开。
与图3A的存储单元300A相比，图4A至4C的读取晶体管M2的漏极端子与参考电压源连接。在一些实施例中，参考电压源具有参考电压VSS。在一些实施例中，参考电压源对应于接地。
与图3A的存储单元300A相比，图4A至4C的晶体管M3的栅极端子与读字线RWL连接。响应于读字线RWL上的读字线信号，图4A至4C的晶体管M3使能或禁止。图4A至4C中的的晶体管M3被配置为响应于读字线RWL上的读字线信号而将读取晶体管M2电连接至读位线RBL/从读位线RBL断开。例如，如果读字线信号为逻辑低，则晶体管M3使能或导通，晶体管M3由此将读取晶体管M2的源极电连接至读位线RBL。例如，如果读字线信号为逻辑高，则晶体管M3被禁用或截止，晶体管M3由此将读取晶体管M2的源极与读位线RBL电断开。
存储单元400A的操作类似于上述存储单元200A的操作，因此省略类似的详细描述。例如，与图2A的存储单元200A和图3的存储单元300A的写操作相比，在存储单元400A的写操作期间，响应于写位线WBL上的写位线信号，晶体管M4使能或禁止，响应于读字线RWL上的读字线信号，晶体管M3使能或禁止，并且存储单元400A的其他部分的操作与上述存储单元200A的写操作相似，因此省略类似的详细描述。
在存储单元400A的读取操作期间，读位线RBL的电压被预充电到逻辑高，并且读字线RWL被降低到逻辑低，从而使晶体管M3使能或导通。在一些实施例中，如果图4A至4C的读取晶体管M2处于低电阻状态，则读取晶体管M2激活或导通，并且读取晶体管M2将读位线RBL的电压拉向VSS，读位线RBL的电压或电流通过感测放大器(未示出)感测，并且与读取晶体管M2处于低电阻状态相关联的数据(例如，“1”或“0”)被读出。在一些实施例中，如果图4A至4C中的读取晶体管M2处于高阻状态，则读取晶体管M2截止或不导通，并且读取晶体管M2没有将读位线RBL的电压拉向VSS，读位线RBL的电压或电流通过感测放大器(未示出)感测，并且与读取晶体管M2处于高电阻状态相关联的数据(例如，“1”或“0”)被读出。在该实施例中，由于读取晶体管M2截止，所以读位线RBL的电压变化可以忽略。之后，将读字线RWL设置为逻辑高，从而使晶体管M3截止。
晶体管M4被示为PMOS晶体管。在一些实施例中，晶体管M4是NMOS晶体管。
在一些实施例中，晶体管M4和至少写入晶体管M1、读取晶体管M2或晶体管M3包括由相同类型的材料形成的沟道区。在一些实施例中，晶体管M4具有沟道区，该沟道区具有硅体或块状硅。
在一些实施例中，通过包括写入晶体管M1、读取晶体管M2(例如，FeFET)、晶体管M3和晶体管M4，存储单元400A类似于存储单元200A。在一些实施例中，由于存储单元400A类似于存储单元200A，所以存储单元400A具有以上关于存储单元200A所讨论的益处。
在一些实施例中，存储单元400A和存储单元400B至400C(图4B至4C)具有与CMOS工艺兼容的4T存储单元结构，因此是可扩展的。
本申请的晶体管M1，M2，M3，M4，M1’，M2'，M3'和M4'中的每一个的其他晶体管端子均在本公开的范围内。例如，在本公开中，对同一晶体管的漏极和源极的引用可以被改变为同一晶体管的源极和漏极。
存储单元400A中的晶体管的其他配置或数量在本公开的范围内。
图4B是根据一些实施例的存储单元400B的电路图。
存储单元400B是图1的存储单元阵列102A中以示意图表示的存储单元的实施例，因此省略类似的详细描述。
存储单元400B可用作图1的存储单元阵列102A中的一个或多个存储单元。存储单元400B包括写入晶体管M1’、读取晶体管M2、写字线WWL、读字线RWL、写位线WBL、读位线RBL、晶体管M3和晶体管M4。
存储单元400B是图4A的存储单元400A和图2B的存储单元200B的变型，因此省略类似的详细描述。例如，存储单元400B结合了类似于图4A的存储单元400A和图2B的存储单元200B的特征。
与图4A的存储单元400A相比，图2B的写入晶体管M1’替代了图4A的写入晶体管M1，因此省略类似的详细描述。
在图2B的存储单元200B中描述了写入晶体管M1’，因此省略类似的详细描述。写入晶体管M1’示为PMOS晶体管。在一些实施例中，写入晶体管M1’是NMOS晶体管。存储单元400B的操作类似于上述存储单元400A的操作，因此省略类似的详细描述。
在一些实施例中，通过包括具有氧化物沟道区210的写入晶体管M1’和读取晶体管M2(例如，FeFET)、晶体管M3和晶体管M4，存储单元400B获得了与以上关于存储单元400A和存储单元200B所讨论的益处相似的益处。
此外，由于存储单元400B与存储单元200A相似，因此存储单元300B还具有以上针对存储单元200A讨论的优点。
存储单元400B中的晶体管的其他配置、连接或数量在本公开的范围内。
图4C是根据一些实施例的存储单元400C的电路图。
存储单元400C是图1的存储单元阵列102A中以示意图表示的存储单元的实施例，因此省略类似的详细描述。
存储单元400C可用作图1的存储单元阵列102A中的一个或多个存储单元。存储单元400C包括写入晶体管M1’、读取晶体管M2’、写字线WWL、读字线RWL、写位线WBL、读位线RBL、晶体管M3’和晶体管M4’。
存储单元400C是图4B的存储单元400B的变型，因此省略类似的详细描述。与图4B的存储单元400B相比，读取晶体管M2’代替了图4B的读取晶体管M2，晶体管M3’代替了图4B中的晶体管M3，晶体管M4’代替图4B的晶体管M4，因此省略类似的详细描述。
在图2C的存储单元200C中描述了读取晶体管M2'，因此省略类似的详细描述。读取晶体管M2’被示为PMOS晶体管。在一些实施例中，读取晶体管M2’是NMOS晶体管。
在图3C的存储单元300C中描述了晶体管M3'，因此省略类似的详细描述。晶体管M3’示为PMOS晶体管。在一些实施例中，晶体管M3’是NMOS晶体管。
晶体管M4'被示为PMOS晶体管。在一些实施例中，晶体管M4’是NMOS晶体管。在一些实施例中，晶体管M4’类似于图4A至4B中的晶体管M4，因此省略类似的详细描述。存储单元400C的操作类似于存储单元400A(上述)或存储单元400B的操作，因此省略类似的详细描述。
与图4B的晶体管M4相比，晶体管M4’包括氧化物沟道区240，因此省略类似的详细描述。在一些实施例中，晶体管M4’的氧化物沟道区240包括氧化物半导体材料，该氧化物半导体材料包括氧化锌、氧化镉、氧化铟、IGZO、SnO2、TiO2或它们的组合等。
在一些实施例中，晶体管M4'的氧化物沟道区240包括与至少写入晶体管M1’、读取晶体管M2'或晶体管M3'的氧化物沟道区210、220或230相同的氧化物半导体材料。在一些实施例中，晶体管M4’的氧化物沟道区240包括与至少分别写入晶体管M1’、读取晶体管M2’或晶体管M3’的氧化物沟道区210、220或230不同的氧化物半导体材料。用于晶体管M4’的其他晶体管类型或氧化物材料在本公开的范围内。
在一些实施例中，分别类似于读取晶体管M2、晶体管M3或晶体管M4，读取晶体管M2'、晶体管M3'和晶体管M4'中的一个包括氧化物沟道区220、230或240，并且读取晶体管M2'、晶体管M3'和晶体管M4中的其他包括具有硅体或块状硅的沟道区。
在一些实施例中，通过包括具有氧化物沟道区210的写入晶体管M1’、具有氧化物沟道区220且作为FeFET的读取晶体管M2'、具有氧化物沟道区230的晶体管M3'和具有氧化物沟道区240的晶体管M4'，存储单元400C获得了与以上关于存储单元400A和存储单元200C所讨论的益处相似的益处。此外，由于存储单元400C类似于存储单元200A，因此存储单元400C还具有以上关于存储单元200A所讨论的优点。
存储单元400C中的晶体管的其他配置、连接或数量在本公开的范围内。
图5是根据一些实施例的集成电路500的截面图。
集成电路500是图2A至2C，3A至3C和4A至4C中的读取晶体管M2和M2'的实施例，因此省略类似的详细描述。在一些实施例中，集成电路500包括为了便于说明而未示出的附加元件。
集成电路500被示为平面晶体管，然而，其他晶体管也在本公开的范围内。在一些实施例中，集成电路500是鳍式场效应晶体管(FinFET)、纳米薄片晶体管、纳米线晶体管等。在一些实施例中，集成电路500是FeFET等，并且被制造为后端制程(BEOL)工艺的部分。
集成电路500包括衬底502。在一些实施例中，衬底502是p型衬底。在一些实施例中，衬底502是n型衬底。在一些实施例中，衬底502包括：元素半导体，包括呈晶体、多晶或非晶结构的硅或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括SiGe，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP和GaInAsP；其他任何合适的材料；或它们的组合。在一些实施例中，合金半导体衬底具有渐变的SiGe部件，其中，Si和Ge组分从渐变的SiGe部件的一个位置处的一个比率改变为另一位置处的另一比率。在一些实施例中，合金SiGe形成在硅衬底上方。在一些实施例中，第一衬底502是应变的SiGe衬底。在一些实施例中，半导体衬底具有绝缘体上半导体结构，例如绝缘体上硅(SOI)结构。在一些实施例中，半导体衬底包括掺杂的外延层或掩埋层。在一些实施例中，化合物半导体衬底具有多层结构，或者衬底包括多层化合物半导体结构。
在一些实施例中，集成电路500是硅晶体管(例如，具有硅沟道区(未标记))，并且衬底502具有硅体或块状硅。在一些实施例中，集成电路500是氧化物晶体管(例如，具有氧化物沟道区210、220、230或240)，并且衬底502包括氧化物半导体材料，该氧化物半导体材料包括氧化锌、氧化镉、氧化铟、IGZO、SnO2、TiO2或它们的组合等。
集成电路500还包括在衬底502中的漏极区域504和源极区域506。在一些实施例中，源极区域506的至少部分或漏极区域504的部分在衬底502上方延伸。在一些实施例中，源极区域506和漏极区域504嵌入在衬底502中。
漏极区504是图2A至2C，3A至3C和4A至4C中的读取晶体管M2和M2'的漏极端子的实施例，因此省略类似的详细描述。源极区域506是图2A至2C，3A至3C和4A至4C中的读取晶体管M2和M2’的源极端子的实施例，因此省略类似的详细描述。
在一些实施例中，图5中的漏极区504和源极区506可以被称为氧化物限定(OD)区域，该氧化物限定区域限定了集成电路500或图2A至2C、3A至3C和4A至4C中的读取晶体管M2和M2’的源极或漏极扩散区域，因此省略类似的详细描述。
在一些实施例中，集成电路500是P型FeFET晶体管，因此衬底502是N型区域，漏极区域504是衬底502中注入有P型掺杂剂的P型有源区域，源极区域506是衬底502中注入有P型掺杂剂的P型有源区域。
在一些实施例中，集成电路500是N型FeFET晶体管，因此衬底502是P型区域，漏极区域504是衬底502中注入有N型掺杂剂的N型有源区域，源极区域506是衬底502中注入有N型掺杂剂的N型有源区域。
在一些实施例中，N型掺杂剂包括磷、砷或其他合适的N型掺杂剂。在一些实施例中，P型掺杂剂包括硼、铝或其他合适的p型掺杂剂。
集成电路500还包括在衬底502上的绝缘层510。在一些实施例中，绝缘层510在漏极区504和源极区506之间。在一些实施例中，绝缘层510是栅极介电层。在一些实施例中，绝缘层包括绝缘材料，该绝缘材料包括SiO，SiO2或它们的组合等。在一些实施例中，绝缘层510包括栅极氧化物等。
集成电路500还包括在绝缘层510上方的金属层512。在一些实施例中，金属层512包括Cu、TiN、W或它们的组合等。在一些实施例中，金属层512是包括掺杂的多晶硅的导电层。在一些实施例中，集成电路500不包括金属层512。
集成电路500还包括在至少导电层512或绝缘层510上方的铁电层520。在一些实施例中，在集成电路500不包括金属层512的情况下，铁电层520在绝缘层510上。铁电层520是图2A至2C、3A至3C和4A至4C中的铁电区域202的实施例，因此省略类似的详细描述。
在一些实施例中，铁电层520包括铁电材料。在一些实施例中，铁电材料包括HfO2、HfZrO、HfO、钙钛矿、SBT、PZT或它们的组合等。
铁电层520具有对应于图2A的极化状态P+或P-的极化状态P1或P2，因此省略类似的详细描述。极化状态P1指向第一方向Y。极化状态P2指向与第一方向Y相反的第二方向(例如，负Y)。
图5示出了极化状态P1和P2。然而，在一些实施例中，由于铁电层520的非易失性，一旦基于栅极电压VG设置了集成电路500的极化状态P1或P2，则集成电路500包括极化状态P1和P2中的一个。
铁电层520在集成电路500中产生电容。此外，集成电路500的MOS晶体管也具有电容。在一些实施例中，铁电层520的电容和MOS晶体管的电容匹配以在非易失性模式下操作集成电路500。在一些实施例中，基于铁电层520的厚度T1来调节铁电层520的电容。在一些实施例中，通过改变厚度T1，集成电路500可以以非易失性模式或易失性模式操作。
在一些实施例中，铁电层520的厚度T1在大约3纳米(nm)至大约50nm的范围内。在一些实施例中，随着厚度T1增加，铁电层520保持磁滞和双稳态极化状态(例如，P1或P2)的能力增加，并且集成电路500的漏电流减小。在一些实施例中，随着厚度T1减小，铁电层520保持磁滞和双稳态极化状态(例如，P1或P2)的能力减小，并且集成电路500的泄漏电流增大。在一些实施例中，集成电路500不包括绝缘层510和金属层512，因此铁电层520直接在衬底502上。在一些实施例中，集成电路500不包括绝缘层510，因此金属层512直接在衬底502上。
集成电路500还包括在铁电层520上方的栅极结构530。栅极结构530包括诸如金属或掺杂的多晶硅(在这里也称为“POLY”)的导电材料。
在一些实施例中，集成电路500是图2A至2C，3A至3C和4A至4C的写入晶体管M1和M1’的实施例。在这些实施例中，集成电路500不包括铁电层520。
通过包括在以上关于图1、2A至2C，3A至3C和4A至4C讨论的存储单元阵列100和存储电路200A至200C，300A至300C和400A至400C中，集成电路500进行操作以实现以上关于存储单元阵列100和存储电路200A至200C、300A至300C和400A至400C所讨论的益处。
图6是根据一些实施例的制造集成电路(IC)的方法600的功能流程图。应当理解，可以在图6所示的方法600之前、之中和/或之后执行附加的操作，并且其他一些工艺在这里可仅简要描述。在一些实施例中，方法600的其他操作顺序在本公开的范围内。方法600包括实例性操作，但是这些操作不一定以所示的顺序执行。根据所公开的实施例的精神和范围，可以适当地增加、替换、改变顺序和/或删除操作。在一些实施例中，方法600的一个或多个操作没有执行。
在一些实施例中，方法600可用于至少制造或制造存储单元阵列100(图1)、存储单元200A至200C、300A至300C或400A至400C(图2A至2C，3A至3C或4A至4C)或集成电路500(图5)。
在方法600的操作602中，在衬底502中制造晶体管的漏极区域504。在一些实施例中，方法600的漏极区域至少包括读取晶体管M2或M2'的漏极。在一些实施例中，方法600的晶体管至少包括读取晶体管M2或M2'。在一些实施例中，在衬底内的第一阱中制造漏极区，并且第一阱具有与漏极区的掺杂剂相反的掺杂剂。
在一些实施例中，方法600的晶体管至少包括晶体管M1、M1’、M3、M3'、M4或M4'。在一些实施例中，方法600的漏极区域至少包括晶体管M1、M1′、M3、M3′、M4或M4′的漏极。
在方法600的操作604中，在衬底502中制造晶体管的源极区域504。在一些实施例中，方法600的源极区域至少包括读取晶体管M2或M2'的源极。在一些实施例中，方法600的晶体管至少包括读取晶体管M2或M2'。在一些实施例中，在第一阱中制造源极区。在一些实施例中，方法600的源极区至少包括晶体管M1、M1’、M3、M3'、M4或M4'的源极。
在一些实施例中，至少操作602或604包括形成在衬底中的源极/漏极部件的形成。在一些实施例中，源极/漏极部件的形成包括，去除衬底的部分以形成凹槽，然后通过填充衬底中的凹槽来执行填充工艺。在一些实施例中，在去除垫氧化物层或牺牲氧化物层之后，例如，通过湿蚀刻或干蚀刻，蚀刻凹槽。在一些实施例中，执行蚀刻工艺以去除有源区的顶面部分。在一些实施例中，通过外延或外延(epi)工艺执行填充工艺。在一些实施例中，使用与蚀刻工艺同时进行的生长工艺来填充凹槽，其中生长工艺的生长速率大于蚀刻工艺的蚀刻速率。在一些实施例中，使用生长工艺和蚀刻工艺的组合来填充凹槽。例如，在凹槽中生长材料层，然后对生长的材料进行蚀刻工艺以去除材料的部分。然后，对蚀刻的材料执行后续的生长工艺，直到在凹槽中达到所需的材料厚度为止。在一些实施例中，生长过程持续直至材料的顶面在衬底的顶面上方。在一些实施例中，生长过程持续直至材料的顶面与衬底的顶面共面。在一些实施例中，通过各向同性或各向异性蚀刻工艺去除衬底502的部分。蚀刻工艺选择性地蚀刻衬底502而不蚀刻栅极结构530。在一些实施例中，使用反应离子蚀刻(RIE)、湿蚀刻或其他合适的技术来执行蚀刻工艺。在一些实施例中，半导体材料沉积在凹槽中以形成源极/漏极部件。在一些实施例中，执行外延工艺以将半导体材料沉积在凹槽中。在一些实施例中，外延工艺包括选择性外延生长(SEG)工艺、CVD工艺、分子束外延(MBE)、其他合适的工艺和/或它们的组合。外延epi工艺使用气态和/或液态前体，它们与衬底的成分相互作用。在一些实施例中，源极/漏极部件包括外延生长的硅(epi Si)、碳化硅或硅锗。在一些实例中，在外延工艺期间，IC器件中与栅极结构530相关联的源极/漏极部件被原位掺杂或不掺杂。如果在外延epi工艺中未掺杂源极/漏极部件，则在某些情况下会在后续工艺中掺杂源极/漏极部件。通过离子注入、等离子体浸没离子注入、气体和/或固体源扩散，其他合适的工艺和/或它们的组合来实现随后的掺杂过程。在一些实施例中，在形成源极/漏极部件之后和/或在随后的掺杂工艺之后，将源极/漏极部件进一步暴露于退火工艺。
在一些实施例中，源极/漏极部件具有包括磷、砷或其他合适的n型掺杂剂的n型掺杂剂。在一些实施例中，n型掺杂剂浓度在约1×1012原子/cm2至约1×1014原子/cm2的范围内。
在一些实施例中，源极/漏极部件具有包括硼、铝或其他合适的p型掺杂剂的p型掺杂剂。在一些实施例中，p型掺杂剂浓度在约1×1012原子/cm2至约1×1014原子/cm2的范围内。
在方法600的操作606中，在衬底502上制造绝缘层510。在一些实施例中，至少制造操作610的绝缘层510包括执行一个或多个沉积工艺以形成一个或多个介电材料层。在一些实施例中，沉积工艺包括化学汽相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)或其他适合于沉积一个或多个材料层的工艺。
在方法600的操作608中，将导电层沉积在绝缘层510上。在一些实施例中，方法600的导电层是金属层512。在一些实施例中，操作608的导电层是使用光刻和材料去除工艺的组合以在衬底上方的绝缘层(未示出)中形成开口而形成。在一些实施例中，光刻工艺包括图案化光刻胶，例如正性光刻胶或负性光刻胶。在一些实施例中，光刻工艺包括形成硬掩模、抗反射结构或另一种合适的光刻结构。在一些实施例中，材料去除工艺包括湿蚀刻工艺、干蚀刻工艺、RIE工艺、激光钻孔或其他合适的蚀刻工艺。然后用导电材料例如铜、铝、钛、镍、钨或其他合适的导电材料填充开口。在一些实施例中，使用CVD、PVD、溅射、ALD或其他合适的形成工艺来填充开口。
在方法600的操作610中，至少在绝缘层510或导电层(金属层512)上形成铁电层520。在一些实施例中，至少不执行操作606或608。在一些实施例中，不执行操作606和608，因此直接在衬底502上形成铁电层520。在一些实施例中，不执行操作606，因此在衬底502上沉积导电层(例如，金属层512)。在一些实施例中，不执行操作608，因此铁电层520沉积在绝缘层510上。
在方法600的操作612中，制造晶体管的栅极区域530。在一些实施例中，制造栅极区域包括执行一个或多个沉积工艺以形成一个或多个导电材料层。在一些实施例中，制造栅极区域包括形成栅电极。在一些实施例中，使用掺杂或非掺杂的多晶硅(或多晶硅)形成栅极区域。在一些实施例中，栅极区域包括金属，诸如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其他合适的导电材料或它们的组合。
图7是根据一些实施例的操作电路的方法700的流程图。在一些实施例中，图7是操作存储电路(诸如图1的存储单元阵列100、存储单元200A至200C、300A至300C、400A至400C(图2A至2C，3A至3C或4A至4C)或集成电路500(图5)的方法700的流程图。
应当理解，可以在图7所示的方法700之前，之中和/或之后执行附加的操作，并且其他一些工艺在这里可仅简要描述。在一些实施例中，方法700的其他操作顺序在本公开的范围内。方法700包括实例性操作，但是这些操作不一定以所示的顺序执行。根据所公开的实施例的精神和范围，可以适当地增加、替换、改变顺序和/或删除操作。在一些实施例中，没有执行方法700的一个或多个操作。
在方法700的操作702中，执行存储单元的写操作。在一些实施例中，方法700的存储单元包括存储单元200A至200C、300A至300C或400A至400C。在一些实施例中，方法700的存储单元至少包括存储单元阵列100的存储单元。在一些实施例中，操作702至少包括操作704、706、708或710。
在方法700的操作704中，在写位线WBL上设置写位线信号。在一些实施例中，方法700的写位线信号包括写位线WBL的写位线信号。在一些实施例中，写位线信号对应于存储单元中存储的数据值。
在方法700的操作706中，写入晶体管响应于写字线信号而导通，从而将写位线WBL电连接至读取晶体管的栅极。在一些实施例中，方法700的写入晶体管至少包括写入晶体管M1或M1’。在一些实施例中，方法700的读取晶体管至少包括读取晶体管M2或M2'。在一些实施例中，方法700的读取晶体管的栅极至少包括读取晶体管M2或M2’的栅极端子。在一些实施例中，方法700的写字线信号包括写字线WWL的写字线信号。在一些实施例中，方法700的读取晶体管包括集成电路500。在一些实施例中，方法700的写入晶体管包括集成电路500。
在方法700的操作708中，通过调整读取晶体管的极化状态从而导通或截止读取晶体管来设置存储单元的存储的数据值。
在一些实施例中，方法700的读取晶体管的极化状态包括至少读取晶体管M2或M2'的极化状态P+或P-。在一些实施例中，方法700的读取晶体管的极化状态包括集成电路500的极化状态P1或P2。在一些实施例中，极化状态对应于存储单元存储的数据值。
在方法700的操作710中，响应于写字线信号而截止写入晶体管，从而使写位线和读取晶体管的栅极彼此电断开。在一些实施例中，操作710还包括将存储的数据值保存在存储单元中。
在方法700的操作712中，执行存储单元的读取操作。在一些实施例中，操作712至少包括操作714、716、718或720。
在方法700的操作714中，将读位线RBL的电压预放电到第一电压(VSS)或将读位线RBL的电压预充电到不同于第一电压的第二电压(VDD)。在一些实施例中，方法700的第一电压包括参考电压VSS。在一些实施例中，方法700的第二电压包括电源电压VDD。
在方法700的操作716中，将读字线RWL的电压从第三电压调整为第四电压。在一些实施例中，读字线RWL的电压是读字线信号。在一些实施例中，方法700的第三电压包括逻辑高信号的电压。在一些实施例中，方法700的第三电压包括电源电压VDD。在一些实施例中，方法700的第四电压包括逻辑低信号的电压。在一些实施例中，方法700的第四电压包括参考电压VSS。
在方法700的操作718中，响应于将读字线的电压从第三电压调整为第四电压来感测读位线的电压，从而输出在存储单元中所存储的数据值。在一些实施例中，代替感测读字线的电压，操作718包括响应于将读字线的电压从第三电压调整到第四电压来感测读位线的电流，从而输出存储单元中所存储的数据值。
在一些实施例中，存储单元存储的数据值具有与读取晶体管的第一电阻状态相对应的第一逻辑值，或与读取晶体管的第二电阻状态相对应的第二逻辑值。在一些实施例中，第二逻辑值与第一逻辑值相反。在一些实施例中，第二电阻状态与第一电阻状态相反。在一些实施例中，第一逻辑值是逻辑1和逻辑0中的一个，并且第二逻辑值是逻辑0和逻辑1中的另一个。在一些实施例中，第一电阻状态是低电阻状态和高电阻中的一个状态和第二电阻状态是高电阻状态和低电阻状态中的另一个。
在一些实施例中，操作718的将读字线RWL的电压从第三电压调整到第四电压包括：响应于第一控制信号或读字线的电压是第四电压，导通第一晶体管，从而将读位线电连接至读取晶体管的源极。在一些实施例中，方法700的第一晶体管包括晶体管M3或M3'。在一些实施例中，方法700的第一控制信号包括控制信号CS。在一些实施例中，方法700的读取晶体管的源极包括读取晶体管M2或M2’的源极端子。
在方法700的操作720中，将读字线的电压从第四电压调整到第三电压。在一些实施例中，操作720的将读字线的电压从第四电压调整到第三电压包括：响应于第一控制信号或读字线的电压是第三电压而截止第一晶体管，从而将读位线和读取晶体管的源极彼此电断开。
通过操作方法700，存储电路进行操作以实现以上关于图1的存储单元阵列100或存储单元200A至200C、300A至300C或400A至400C(图2A至2C、3A至3C或4A至4C)或集成电路500(图5)所讨论的益处。
虽然以上参考存储单元阵列100的单个存储单元描述了方法700，但是在一些实施例中，应当理解，方法700适用于存储单元阵列100的每一行和每一列。
此外，图2A至2C，3A至3C或4A至4C中所示的具有特定掺杂剂类型(例如，N型或P型)的各种PMOS或NMOS晶体管是出于说明的目的。本公开的实施例不限于特定的晶体管类型，并且图2A至2C，3A至3C或4A至4C中所示的PMOS或NMOS晶体管中的一个或多个可用具有不同晶体管/掺杂剂类型的相应晶体管代替。类似地，以上描述中使用的各种信号的低或高逻辑值也用于说明。当信号被激活和/或去激活时，本公开的实施例不限于特定的逻辑值。选择不同的逻辑值在各种实施例的范围内。在图2A至2C，3A至3C或4A至4C中选择不同数量的晶体管在各种实施例的范围内。
本领域的技术人员将容易地看出，所公开的实施例中的一个或多个实现了以上阐述的一个或多个优点。在阅读了前述说明书之后，本领域技术人员将能够想到本文广泛公开的各种变型，等同替代以及各种其他实施例。因此，旨在授予的保护仅受所附权利要求及其等同替代中包含的定义的限制。
本说明书的一方面涉及一种存储单元。该存储单元包括写位线、写入晶体管和读取晶体管。写入晶体管连接在写位线和第一节点之间。读取晶体管通过第一节点连接至写入晶体管。读取晶体管包括铁电层。写入晶体管被配置为通过调整读取晶体管的极化状态的写位线信号来设置存储单元的存储数据值。在一些实施例中，极化状态对应于所存储的数据值。
在一些实施例中，所述写入晶体管包括：第一漏极端子，连接至所述写位线；第一源极端子，连接至所述第一节点和所述读取晶体管；以及第一栅极端子，连接至写字线。
在一些实施例中，所述读取晶体管包括：第二漏极端子，连接至第二节点；第二源极端子，连接至第三节点；以及第二栅极端子，位于所述铁电层上，并且通过所述第一节点连接至所述第一源极端子。
在一些实施例中，所述第二漏极端子通过所述第二节点连接至读字线；以及所述第二源极端子通过所述第三节点连接至读位线。
在一些实施例中，所述存储单元还包括：第一晶体管，连接至所述读取晶体管，所述第一晶体管包括：第三漏极端子，通过所述第三节点连接至所述第二源极端子；第三源极端子，连接至读位线；和第三栅极端子。
在一些实施例中，所述第二漏极端子通过所述第二节点连接至读字线；以及所述第三栅极端子被配置为接收控制信号。
在一些实施例中，所述第二漏极端子通过所述第二节点连接至参考电压源；以及所述第三栅极端子连接至读字线。
在一些实施例中，该存储单元还包括：第二晶体管，通过所述第一节点连接至所述读取晶体管和所述写入晶体管，所述第二晶体管包括：第四漏极端子，连接至所述读字线；第四源极端子，连接至第四节点；和第四栅极端子，通过所述第一节点连接至所述第一源极端子和所述第二栅极端子。
本说明书的另一方面涉及一种存储单元。该存储单元包括写位线、写字线、第一类型的写入晶体管和第一类型的读取晶体管。在一些实施例中，写入晶体管连接至写位线、写字线和第一节点。在一些实施例中，写入晶体管被配置为响应于写字线信号而被启用或禁用。在一些实施例中，读取晶体管包括通过第一节点连接至写入晶体管的第一栅极端子，以及具有与存储单元中的存储数据值相对应的极化状态的铁电层。在一些实施例中，写入晶体管被配置为通过调节铁电层的极化状态的写字线信号来设置存储在存储单元中的数据值。
在一些实施例中，所述写入晶体管包括氧化物沟道区；以及所述读取晶体管包括硅沟道区。
在一些实施例中，所述写入晶体管包括氧化物沟道区；以及所述读取晶体管包括另一氧化物沟道区。
在一些实施例中，所述读取晶体管还包括：栅极绝缘层，位于所述读取晶体管的沟道区上方；栅极层，位于所述铁电层上；其中，所述铁电层位于所述栅极绝缘层和所述栅极层之间。
在一些实施例中，所述铁电层包括铁电材料，所述铁电材料包括HfO2，HfZrO，HfO或它们的组合。
在一些实施例中，所述存储单元还包括：第一晶体管，连接至所述读取晶体管，所述第一晶体管包括：所述第一晶体管的漏极端子，连接至所述读取晶体管的源极端子；所述第一晶体管的源极端子，连接至读位线；和所述第一晶体管的栅极端子，被配置为接收控制信号，其中，所述读取晶体管的漏极端子连接至读字线。
在一些实施例中，所述存储单元还包括：第一晶体管，连接至所述读取晶体管，所述第一晶体管包括：所述第一晶体管的漏极端子，连接至所述读取晶体管的源极端子；所述第一晶体管的源极端子，连接至读位线；和所述第一晶体管的栅极端子，连接至读字线；以及第二晶体管，通过所述第一节点连接至所述读取晶体管和所述写入晶体管，所述第二晶体管包括：所述第二晶体管的漏极端子，连接至所述读字线；所述第二晶体管的源极端子，连接至第二节点；和所述第二晶体管的栅极端子，通过所述第一节点连接至所述写入晶体管的源极端子和所述读取晶体管的栅极端子；其中，所述读取晶体管的漏极端子连接至参考电压源。
本说明书的另一方面涉及一种操作存储单元的方法。该方法包括执行存储单元的写操作。在一些实施例中，执行存储单元的写操作包括在写位线上设置写位线信号，该写位线信号对应于存储单元中的存储数据值。在一些实施例中，执行存储单元的写操作还包括响应于写字线信号而导通写入晶体管，从而将写位线电连接至读取晶体管的栅极。在一些实施例中，执行存储单元的写操作还包括通过调整读取晶体管的极化状态从而导通或截止读取晶体管来设置存储单元的存储数据值，该极化状态对应于存储数据存储单元的值。在一些实施例中，执行存储单元的写操作还包括响应于写字线信号而关闭写入晶体管，从而使写位线和读取晶体管的栅极彼此电断开。
在一些实施例中，所述方法还包括：执行所述存储单元的读取操作，执行所述存储单元的读取操作包括：将所述读位线的电压预放电为第一电压，或者将所述读位线的电压预充电为与所述第一电压不同的第二电压；将读字线的电压从第三电压调整为第四电压；响应于将所述读字线的电压从所述第三电压调整到所述第四电压来感测所述读位线的电压，从而输出所述存储单元中的所述存储数据值；和将所述读字线的电压从所述第四电压调整为所述第三电压。
在一些实施例中，将所述读字线的电压从所述第三电压调整为所述第四电压包括：响应于第一控制信号或所述读字线的电压为所述第四电压而导通第一晶体管，从而将所述读位线电连接至所述读取晶体管的源极。
在一些实施例中，将所述读字线的电压从所述第四电压调整到所述第三电压包括：响应于第一控制信号或所述读字线的电压为所述第三电压而截止第一晶体管，从而使所述读位线和所述读取晶体管的源极彼此电断开。
在一些实施例中，所述存储单元的所述存储数据值具有与所述读取晶体管的第一电阻状态相对应的第一逻辑值，或与所述读取晶体管的第二电阻状态相对应的第二逻辑值，所述第二逻辑值与所述第一逻辑值相反，所述第二电阻状态与所述第一电阻状态相反。
前述内容概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (10)

1.一种存储单元，包括：
写位线；
写入晶体管，连接在所述写位线与第一节点之间；以及
读取晶体管，通过所述第一节点连接至所述写入晶体管；
其中，所述读取晶体管包括铁电层，并且所述写入晶体管被配置为通过调整所述读取晶体管的极化状态的写位线信号来设置所述存储单元的存储数据值，所述极化状态与所述存储数据值相对应。
2.根据权利要求1所述的存储单元，其中，所述写入晶体管包括：
第一漏极端子，连接至所述写位线；
第一源极端子，连接至所述第一节点和所述读取晶体管；以及
第一栅极端子，连接至写字线。
3.根据权利要求2所述的存储单元，其中，所述读取晶体管包括：
第二漏极端子，连接至第二节点；
第二源极端子，连接至第三节点；以及
第二栅极端子，位于所述铁电层上，并且通过所述第一节点连接至所述第一源极端子。
4.根据权利要求3所述的存储单元，其中，
所述第二漏极端子通过所述第二节点连接至读字线；以及
所述第二源极端子通过所述第三节点连接至读位线。
5.一种存储单元，包括：
写位线；
写字线；
第一类型的写入晶体管，连接至所述写位线、所述写字线和第一节点，所述写入晶体管被配置为响应于写字线信号而被启用或禁用；以及
所述第一类型的读取晶体管，所述读取晶体管包括：
第一栅极端子，通过所述第一节点连接至所述写入晶体管；和
铁电层，具有与所述存储单元中存储数据值相对应的极化状态；
其中，所述写入晶体管被配置为通过调节所述铁电层的所述极化状态的所述写字线信号来设置所述存储单元中的所述存储数据值。
6.根据权利要求5所述的存储单元，其中，
所述写入晶体管包括氧化物沟道区；以及
所述读取晶体管包括硅沟道区。
7.根据权利要求5所述的存储单元，其中，
所述写入晶体管包括氧化物沟道区；以及
所述读取晶体管包括另一氧化物沟道区。
8.一种操作存储单元的方法，所述方法包括：
执行所述存储单元的写操作，执行所述存储单元的写操作包括：
在写位线上设置写位线信号，所述写位线信号对应于所述存储单元中的存储数据值；
响应于写字线信号而导通写入晶体管，从而将所述写位线电连接至读取晶体管的栅极；
通过调节所述读取晶体管的极化状态从而导通或截止读取晶体管，来设置存储单元的存储数据值，所述极化状态对应于所述存储单元的所述存储数据值；和
响应于所述写字线信号而使所述写入晶体管截止，从而使所述写位线与所述读取晶体管的栅极彼此电断开。
9.根据权利要求8所述的方法，还包括：
执行所述存储单元的读取操作，执行所述存储单元的读取操作包括：
将所述读位线的电压预放电为第一电压，或者将所述读位线的电压预充电为与所述第一电压不同的第二电压；
将读字线的电压从第三电压调整为第四电压；
响应于将所述读字线的电压从所述第三电压调整到所述第四电压来感测所述读位线的电压，从而输出所述存储单元中的所述存储数据值；和
将所述读字线的电压从所述第四电压调整为所述第三电压。
10.根据权利要求9所述的方法，其中，将所述读字线的电压从所述第三电压调整为所述第四电压包括：
响应于第一控制信号或所述读字线的电压为所述第四电压而导通第一晶体管，从而将所述读位线电连接至所述读取晶体管的源极。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114864582A (zh) * 2022-04-20 2022-08-05 南方科技大学 存储单元及其数据读写方法、制备方法及存储器

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1808621A (zh) * 2004-12-30 2006-07-26 国际商业机器公司 具有提高的读稳定性的存储单元、存储器阵列及集成电路
CN105989874A (zh) * 2015-02-27 2016-10-05 中芯国际集成电路制造(上海)有限公司 用于sram的存储单元及其读写方法
CN107533860A (zh) * 2015-05-28 2018-01-02 英特尔公司 具有非易失性留存的基于铁电的存储器单元
CN110071116A (zh) * 2019-04-28 2019-07-30 中国科学院微电子研究所 一种三维nand型铁电存储器、制作方法及操作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2800745B2 (ja) * 1995-11-10 1998-09-21 日本電気株式会社 強誘電体メモリ
JP3939250B2 (ja) * 2001-05-10 2007-07-04 シメトリックス・コーポレーション 強誘電性複合材料、その製造方法、およびそれを用いたメモリ
US7291878B2 (en) * 2003-06-03 2007-11-06 Hitachi Global Storage Technologies Netherlands B.V. Ultra low-cost solid-state memory
US9190135B2 (en) 2011-04-29 2015-11-17 Purdue Research Foundation Organic ferroelectric material based random access memory
CN109087949A (zh) 2017-06-14 2018-12-25 萨摩亚商费洛储存科技股份有限公司 铁电场效应晶体管、铁电内存与数据读写方法及制造方法
EP3506265A1 (en) 2017-12-29 2019-07-03 IMEC vzw A memory device
US11355504B2 (en) 2018-05-31 2022-06-07 Intel Corporation Anti-ferroelectric capacitor memory cell
US11205467B2 (en) 2019-05-09 2021-12-21 Namlab Ggmbh Ferroelectric memory and logic cell and operation method
CN110415744B (zh) 2019-07-11 2021-04-16 清华大学 基于铁电晶体管的非易失存储器
KR20210015073A (ko) * 2019-07-31 2021-02-10 삼성전자주식회사 강유전성 물질을 포함하는 반도체 소자, 이를 포함하는 뉴로모픽 회로 및 뉴로모픽 컴퓨팅 장치
US11424268B2 (en) 2020-01-08 2022-08-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US20220173251A1 (en) * 2020-01-22 2022-06-02 Sunrise Memory Corporation Thin-film storage transistor with ferroelectric storage layer
US11568912B2 (en) * 2020-05-29 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell and method of operating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1808621A (zh) * 2004-12-30 2006-07-26 国际商业机器公司 具有提高的读稳定性的存储单元、存储器阵列及集成电路
CN105989874A (zh) * 2015-02-27 2016-10-05 中芯国际集成电路制造(上海)有限公司 用于sram的存储单元及其读写方法
CN107533860A (zh) * 2015-05-28 2018-01-02 英特尔公司 具有非易失性留存的基于铁电的存储器单元
CN110071116A (zh) * 2019-04-28 2019-07-30 中国科学院微电子研究所 一种三维nand型铁电存储器、制作方法及操作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114864582A (zh) * 2022-04-20 2022-08-05 南方科技大学 存储单元及其数据读写方法、制备方法及存储器

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