DE112009001286B4 - Verfahren zur Herstellung von Speicherzellen mit wahlfreiem Zugriff, die auf mit Gate versehenen lateralen Thyristoren basieren (GLTRAM) - Google Patents

Verfahren zur Herstellung von Speicherzellen mit wahlfreiem Zugriff, die auf mit Gate versehenen lateralen Thyristoren basieren (GLTRAM) Download PDF

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Abstract

Verfahren zur Herstellung eines Speicherbauelements, das einen ersten Transistor (470), einen zweiten Transistor (480), einen dritten Transistor (490) und eine Thyristorvorrichtung (460) umfasst, wobei das Verfahren die Schritte umfasst:Bereitstellen einer Halbleiterschicht (406) mit einem ersten, einem zweiten, einem dritten und einem vierten Wannengebiet (463, 471, 486, 493) einer ersten Leitfähigkeitsart in der Halbleiterschicht (406), und einer ersten Gatestruktur (465/408) der Thyristorvorrichtung (460) über dem ersten Wannengebiet (463), einer zweiten Gatestruktur (475/408) des ersten Transistors (470) über dem zweiten Wannengebiet (471), einer dritten Gatestruktur (485/408) des zweiten Transistors (480) über dem dritten Wannengebiet (486), die integral mit der zweiten Gatestruktur (475/408) ausgebildet ist, und einer vierten Gatestruktur (495/408) des dritten Transistors (490) über dem vierten Wannengebiet (493);Bilden von Seitenwandabstandshaltern (469) benachbart zu einer ersten Seitenwand (414) der ersten Gatestruktur (465/408) und zu Seitenwänden (412, 413, 416, 417, 418, 419) der zweiten bis vierten Gatestruktur (475/408, 485/408, 495/408), und Bilden eines isolierenden Abstandshalterblocks (467) über einem Bereich des ersten Wannengebiets (463) und einem Bereich der ersten Gatestruktur (465/408), wobei der isolierende Abstandshalterblock (469) benachbart ist zu einer zweiten Seitenwand (415) der ersten Gatestruktur (465/408);Bilden eines ersten Sourcegebiets (472) benachbart zu der zweiten Gatestruktur (467/408), eines gemeinsamen Drain/Kathodengebiets (474/464) zwischen der ersten und zweiten Gatestruktur (465/408, 475/408), eines zweiten Sourcegebiets (482) benachbart zu der dritten Gatestruktur (485/408), eines gemeinsamen Drain/Sourcegebiets (484/492) zwischen der dritten und der vierten Gatestruktur (485/408, 495/408), und eines Draingebiets (494) benachbart zu der vierten Gatestruktur (495/408); undBilden eines ersten Basisgebiets (468), das sich in das erste Wannengebiete (463) unter den isolierenden Abstandshalterblock (467) benachbart zu der ersten Gatestruktur (465/408) erstreckt, und eines Anodengebiets (466) in dem ersten Wannengebiet (463), das sich in das erste Wannengebiet (463) benachbart zu dem ersten Basisgebiet (468) erstreckt.

Description

  • Technisches Gebiet
  • Ausführungsformen der vorliegenden Erfindung betreffen allgemein Halbleiterspeicherbauelemente. Insbesondere betreffen Ausführungsformen der vorliegenden Erfindung Speicherzellenstrukturen mit wahlfreiem Zugriff, die auf mit Gate versehenen lateralen Thyristoren basieren, (GLTRAM) und Speicherbauelemente, in denen derartige GLTRAM-Speicherzellen implementiert sind, und hierin insbesondere Verfahren zur Herstellung dieser Zellen.
  • Hintergrund
  • Integrierte Speicherschaltungen umfassen statische Speicher mit wahlfreiem Zugriff (SRAM). In viele SRAM-Zellstrukturen sind Speicherzellen mit 6 Transistoren oder 8 Transistoren verwendet. Die großen Grundflächen, die mit Speicherzellen mit 6 Transistoren oder 8 Transistoren verknüpft sind, die in vielen Implementierungen von SRAM-Zellen verwendet sind, führen zu einer Begrenzung der Gestaltungsmöglichkeit für SRAM-Bauelemente mit hoher Dichte.
  • Auf Grund dieser Nachteile wurden Versuche unternommen, eine thyristorbasierte Speicherzelle mit einfacherem Schaltungsaufbau und mit einer geringeren geometrischen Fläche im Vergleich zu konventionellen Speicherzellen herzustellen. Ein Thyristor ist eine bistabile Einrichtung mit drei Anschlüssen, die aus einer Vierschichtstruktur besteht mit einem p-dotierten Anodengebiet, einem n-dotierten Basisgebiet, einem p-dotierten Basisgebiet, das mit einer Gateelektrode gekoppelt ist, und einem n-dotierten Kathodengebiet, die in einer PNPN-Konfiguration angeordnet sind. PN-Übergänge sind zischen dem p-Anodengebiet und dem n-Basisgebiet, zwischen dem n-Basisgebiet und dem p-Basisgebiet und zwischen dem p-Basisgebiet und dem n-Kathodengebiet ausgebildet. Es werden Kontakte zu dem p-Anodengebiet, dem n-Kathodengebiet und dem p-Basisgebiet erzeugt.
  • F. Nemati und J. D. Plummer haben eine zweikomponentige thyristorbasierte SRAM- (T-RAM) Zelle offenbart, die einen Zugriffstransistor und einen Gate- bzw. torunterstützten vertikalen PNPN-Thyristor enthält, wobei der vertikale Thyristor in einem Schaltmodus mit Gateunterstützung bzw. Torunterstützung bzw. Gatesteuerung betrieben wird. Siehe dazu: „F. Nemati & J.D. Plummer: ‚A novel thyristor-based SRAM cell (T-RAM) for high-speed, low-voltage, giga-scale memories‘ in: ’Electron Devices Meeting, 1999. IEDM ‚99. Technical Digest. International‘, Center for Integrated Systems, Stanford University (1999)“. Das Leistungsvermögen der T-RAM-Zelle hängt von den Ausschalteigenschaften des vertikalen Thyristors ab. Die Ausschalteigenschaften hängen von der eingefangenen Ladung und der Ladungsträgerübergangszeit in das p-Basisgebiet des PNPN-Thyristors ab. Durch Vorspannen im Sperrbetrieb des Thyristors für einen Schreib-Null-Vorgang durch Verwenden einer mit einem Gate versehenen Elektrode zur Unterstützung des Ausschaltens des vertikalen Thyristors zur Ableitung der gespeicherten Ladung werden die Ausschalteigenschaften für den vertikalen Thyristor von Millisekunden auf Nanosekunden verbessert.
  • 1 ist ein Schaltbild 100, das ein Array aus konventionellen thyristorbasierten Speicherzellen mit wahlfreiem Zugriff (T-RAM) mit einer T-RAM-Zelle 110 zeigt.
  • Wie in 1 gezeigt ist, besteht die T-RAM-Zelle 110 aus Wortleitungen 120, 130, einer gemeinsamen Bitleitung 150, einem dünnen kapazitiv gekoppelten Thyristor (TCCT) 160 in Reihe mit einem NMOS-Zugriffstransistor 170. Das TCCT-Bauelement 160 stellt ein aktives Speicherelement bereit, das einen Thyristor 162 und einen Kondensator 165, der mit dem Gate des Thyristors 162 verbunden ist, umfasst. Der NMOS-Zugriffstransistor 170 ist zwischen einem Kathodenknoten 146 des TCCT-Bauelements 160 und der gemeinsamen Bitleitung 150 angeschlossen. Ein Anodenknoten 148 des TCCT-Bauelements 160 ist an eine positive Vorspannung gekoppelt. Das TCCT-Bauelement 160 besitzt eine bistabile Strom-Spannungs- (I-V) Charakteristik. Die bistabile Strom-Spannungs-Charakteristik ergibt einen weiten Lesebereich zwischen logisch Eins (1) und logischen Null (0) Datenzuständen auf Grund des Ein/Aus-Stromverhältnisses zwischen zwei Zuständen, die größer als 1 × 105 sind. Siehe F. Nemati et. al. Die bistabile Strom-Spannungs-Charakteristik führt zu einem hohen Lesestrom, da bei einem logisch Eins-Datenzustand (1) das TCCT-Bauelement 160 in Diodenflussrichtung gepolt ist, woraus sich ein höherer Strom ergibt. Um eine logische Eins (1) in der T-TRAM-Zelle 110 zu speichern, wird ein Konstantstrom größer als ein Haltestrom oder Ruhestrom durch das TCCT-Bauelement 160 und den NMOS-Zugriffstransistor 150 geführt. Der Strom aus jeder der Speicherzellen wird über die gemeinsame Bitleitung 150 geführt. Während des Lesevorganges muss der Spannungspegel auf der gemeinsamen Bitleitung 150 auf einem gewissen Pegel (beispielsweise Masse oder die halbe Versorgungsspannung Vdd) gehalten werden. Wenn Strom aus jeder der Speicherzellen, die mit der gemeinsamen Bitleitung 150 verbunden sind, fließt, variiert der Spannungspegel in der gemeinsamen Bitleitung 150. Dies kann eine Störung des Lesevorgangs hervorrufen (auch als „Lesestörungsproblem“ bezeichnet), da der Spannungspegel auf der gemeinsamen Bitleitung 150 sowohl durch die ausgewählte Zelle als auch durch die Größe des Leckstromes aus den nicht ausgewählten Zellen geändert wird.
  • 2 ist ein Schaltplan 200, der ein Array aus konventionellen dünnen kapazitiv gekoppelten Thyristor- (TCCT-) DRAM-Zellen mit TCCT-DRAM-Zellen 210, 270 zeigt. Im Gegensatz zu konventionellen DRAM-Zellen, die für gewöhnlich ein MOSFET-Bauelement und einen Kondensator enthalten, besteht die TCCT-DRAM-Zelle 210 aus einem einzelnen TCCT-Bauelement 260 und drei Steuerleitungen mit einer Schreibaktivierungsleitung 230, einer Wortleitung 240 und einer Bitleitung 250. Zu beachten ist, dass die TCCT-DRAM-Zelle 210 keinen Zugriffstransistor erfordert. Das TCCT-Bauelement 260 besteht aus einem Thyristor 262, der einen Anodenknoten 248, der mit der Bitleitung 250 verbunden ist, einen Kathodenknoten 246, der mit der Wortleitung 240 verbunden ist, und einen Gatekondensator 265 aufweist, der direkt über einem p-Basisgebiet (nicht gezeigt) des Thyristors 262 mit einer Gateleitung verbunden ist, d. h. die als Schreibaktivierungsleitung 230 fungiert. Die TCCT-DRAM-Zelle 210 wird unter Anwendung grundlegender Lese-Schreib-Vorgänge betrieben, wozu ein Ruhemodus, ein Vorgang zum Schreiben einer logischen Eins (1), ein Vorgang zum Schreiben einer logischen Null (0) und ein Lesevorgang gehören.
  • Im Ruhezustand liegen sowohl die Bittleitung 250 als auch die Wortleitung 240 auf Vdd, und die gespeicherten Daten werden durch einen Ladungszustand des p-Basisgebiets des Thyristors bewahrt. Die Wortleitung 240 in dem TCCT-DRAM aktiviert die TCCT-Zellen, die entlang der Schreibaktivierungsleitung 240 angeschlossen sind. Während eines Vorgangs zum Schreiben einer logischen Eins (1) wird die an die Bitleitung 240 angelegte Spannung auf hohem Pegel gehalten und die Schreibaktivierungsleitung 230 wird gepulst, während die Wortleitung 240 auf Massepegel gehalten wird, wodurch das TCCT-Bauelement 260 in den Haltezustand versetzt wird. Das Vorspannungsschema für den Vorgang zum Schreiben einer Null (0) ist das gleiche wie für den Schreibvorgang für eine Eins (1), mit Ausnahme, dass die an die Bitleitung 250 angelegte Spannung niedrig gehalten wird, so dass das Pulsieren der Schreibaktivierungsleitung 230 das TCCT-Bauelement 260 in seinen Sperrzustand umschaltet. Während eines Lesevorganges wird die Wortleitung 240 auf niedrigem Pegel gehalten und die Änderung der Spannung oder des Stromes der Bitleitung 250 wird in einem Fühlerverstärker ausgelesen.
  • Während eines Ruhemodus oder einer „Haltephase“, die nach dem Vorgang des Schreibens von Null (0) auftritt, wird das p-Basisgebiet (nicht gezeigt) des Thyristors negativ geladen und das Potential des p-Basisgebiets steigt graduell auf Grund der Sperrleckströme an, die von dem Anodenknoten 248 zu dem Kathodenknoten 246 fließen. Auf Grund dieses Leckstromes muss die TCCT-DRAM-Zelle 210 periodisch während des Betriebs aufgefrischt werden, um den Ladungszustand der TCCT-DRAM-Zelle 210 wieder herzustellen. Der Auffrischvorgang beinhaltet das Auslesen eines gespeicherten Wertes aus der TCCT-DRAM-Zelle 210 und dann das Schreiben des gespeicherten Wertes zurück in die TCCT-DRAM-Zelle 210.
  • Dokument US 2002 / 0 109 150 A1 zeigt eine Halbleitervorrichtung mit einem Substrat, das ein Halbleitersubstrat und eine Halbleiterschicht aufweist, die auf dem Halbleitersubstrat vorgesehen ist, wobei die Halbleiterschicht durch einen Isolierfilm isoliert ist. Die Halbleitervorrichtung umfasst ferner einen Thyristor mit einem Gate, dessen pnpn-Struktur seitlich in der Halbleiterschicht des Substrats gebildet ist, und einen Transistor, der in der Halbleiterschicht des Substrats gebildet ist. Dabei ist der Transistor mit einem Anschluss des Thyristors verbunden. Die Halbleitervorrichtung wird durch ein Verfahren hergestellt, wobei ein Elementbildungsbereich, der durch einen Elementisolationsisolationsfilm in einer auf einem Halbleitersubstrat vorgesehenen Halbleiterschicht eines ersten Leitfähigkeitstyps isoliert ist, definiert wird. Die Halbleiterschicht wird durch einen Isolationsfilm isoliert, der auf dem Halbleitersubstrat vorgesehen ist. Es werden ein zweiter Basisbereich eines ersten Leitfähigkeitstyps in dem Elementbildungsbereich, eine erste Gateelektrode des Thyristors und eine zweite Gateelektrode des Transistors oberhalb des zweiten Basisbereichs gebildet, wobei die ersten und zweiten Gateelektroden parallel angeordnet sind. Weiterhin werden Ionen implantiert, um einen Source/Drain-Diffusionsbereiche von einer zweiten Leitfähigkeit an beiden Seiten der zweiten Gateelektrode zu bilden und gleichzeitig einen zweiten Emitterbereich von dem zweiten Leitfähigkeitstyp und einen ersten Basisbereich zu bilden. Dabei stellt der genannten Source/Drain-Diffusionsbereiche oder der zweite Emitterbereich einen gemeinsamen Bereich dar. Außerdem wird ein Loch bereitgestellt, das den ersten Basisbereich und den Isolierfilm unter dem Basisbereich durchdringt. Das Loch wird mit Material von dem ersten Leitfähigkeitstyp gefüllt, um ein Verbindungselement als einen ersten Emitterbereich zu erhalten, der das Halbleitersubstrat kontaktiert.
  • Aus Dokument US 7 316 941 B1 ist eine Thyristorvorrichtung in Reihe zu einem MOSFET als Teil eines Thyristor-basierten Speichers bekannt. Bereiche mit entgegengesetztem Leitfähigkeitstyp können abwechselnd in einem Halbleitermaterial in Reihe zum Thyristor gebildet sein, um Source-, Körper- und Drainbereiche für die MOSFET-Vorrichtung zu bilden.
  • Daher besteht ein Bedarf für Speicherbauelemente und Speicherzellenstrukturen, die eine kleine Speicherzellengröße und eine schnelle Betriebsgeschwindigkeit aufweisen, und für Verfahren zur Herstellung derartiger Speicherbauelemente und Speicherzellenstrukturen. Es ist wünschenswert, wenn derartige Speicherbauelemente und Speicherzellenstrukturen auch die Notwendigkeit vermeiden, einen periodischen Auffrischvorgang auszuführen. Ferner ist es wünschenswert, wenn derartige Speicherbauelemente und Speicherzellenstrukturen Probleme reduzieren oder lösen können, etwa die Lesestörung, die während der Lesevorgänge auftreten kann.
  • Kurzer Überblick
  • Gemäß einer Ausführungsform wird ein Verfahren zur Herstellung eines Speicherbauelements bereitgestellt. Eine Halbleiterschicht wird vorgesehen, die ein erstes, ein zweites, ein drittes und ein viertes Wannengebiet einer ersten Leitfähigkeitsart in der Halbleiterschicht bereitstellt. Eine erste Gatestruktur liegt über dem ersten Wannengebiet, eine zweite Gatestruktur liegt über dem zweiten Wannengebiet, eine dritte Gatestruktur liegt über dem dritten Wannengebiet und ist in der zweiten Gatestruktur integriert, und eine vierte Gatestruktur liegt über dem vierten Wannengebiet. Es werden Seitenwandabstandshalter benachbart zu einer ersten Seitenwand der ersten Gatestruktur und von Seitenwänden der zweiten bis vierten Gatestruktur hergestellt, und ein isolierender Abstandshalterblock wird über einem Teil des ersten Wannengebiets und einem Teil der ersten Gatestruktur gebildet. Der isolierende Abstandshalterblock ist benachbart zu einer zweiten Seitenwand der ersten Gateelektrodenstruktur ausgebildet. Ein erstes Sourcegebiet wird benachbart zu der zweiten Gatestruktur hergestellt, ein gemeinsames Drain/Kathodengebiet wird zwischen der ersten und der zweiten Gatestruktur hergestellt, ein zweites Sourcegebiet wird benachbart zu der dritten Gatestruktur hergestellt, ein gemeinsames Drain/Sourcegebiet wird zwischen der dritten und der vierten Gatestruktur hergestellt, und ein Draingebiet wird benachbart zu der vierten Gatestruktur hergestellt. Es wird ein erstes Basisgebiet hergestellt, das sich in das erste Wannengebiet unter den isolierenden Abstandshalterblock benachbart zu der ersten Gatestruktur erstreckt, und in dem ersten Wannengebiet wird ein Anodengebiet hergestellt, das sich in das erste Wannengebiet benachbart zu dem ersten Basisgebiet erstreckt.
  • Figurenliste
  • Ein vollständigeres Verständnis der vorliegenden Erfindung ergibt sich durch Bezugnahme auf die detaillierte Beschreibung und die Ansprüche, wenn diese in Verbindung mit den folgenden Figuren studiert werden, in denen:
    • 1 ein Schaltbild ist, das ein Array aus konventionellen thyristorbasierten Speicherzellen mit wahlfreiem Zugriff (T-RAM) zeigt;
    • 2 ein Schaltbild ist, das ein Array aus konventionellen dünnen kapazitiv gekoppelten Thyristor- (TCCT) DRAM-Zellen darstellt;
    • 3 ein Blockdiagramm eines Speichersystems ist, das in Ausführungsformen der vorliegenden Erfindung verwendet werden kann;
    • 4 ein Schaltbild ist, das eine Speicherzelle gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
    • 5, 7, 8, 10-11, 13-14 und 16-21 Querschnitte einer Speicherzelle aus Fig. 4 und Verfahrensschritte zu deren Herstellung gemäß den diversen Ausführungsformen der vorliegenden Erfindung zeigen;
    • 6, 9, 12, 15 und 22 eine Draufsicht der Speicherzelle aus Fig. 4 und Verfahrensschritte zeigen, um die Speicherzelle gemäß diverser Ausführungsformen der vorliegenden Erfindung herzustellen;
    • 23 ein Zeitablaufdiagramm ist, das an die Steuerleitungen während des Betriebs der Speicherzelle aus 4 angelegte Spannungen gemäß einer Ausführungsform der vorliegenden Erfindung darstellt;
    • 24 ein Schaltbild ist, das eine Speicherzelle gemäß einer weiteren Ausführungsform der vorliegenden Erfindung darstellt;
    • 5, 7, 8, 10-11, 13-14 und 16-21 Querschnitte einer Speicherzelle aus Fig. 24 und Verfahrensschritte zeigen, um diese gemäß den diversen Ausführungsformen der Erfindung herzustellen;
    • 6, 9, 10, 12 und 25 in einer Draufsicht die Speicherzelle aus Fig. 24 und Verfahrensschritte zeigen, um diese gemäß diversen Ausführungsformen der vorliegenden Erfindung herzustellen; und
    • 26 ein Zeitablaufdiagramm ist, das an Steuerleitungen während des Betriebs der Speicherzelle aus 24 angelegte Spannungen gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.
  • Detaillierte Beschreibung
  • Hinsichtlich der in den Figuren dargestellten Verbindungsleitungen sollen diese anschauliche funktionale Zusammenhänge und/oder physikalische Verbindungen zwischen den weiterhin dargestellten diversen Elementen darstellen.
  • Die folgende Beschreibung betrifft Elemente oder Knoten oder Strukturelemente, die miteinander „verbunden“ oder „gekoppelt“ sind. Im hierin verwendeten Sinne, sofern dies nicht anderweitig explizit ausgedrückt ist, bedeutet „verbunden“, dass ein Element, ein Knoten oder ein Strukturelement direkt mit (oder direkt in Kommunikation steht mit) einem weiteren Element, Knoten oder Strukturelement. In gleicher Weise ist, wenn dies nicht anders explizit dargestellt ist, der Begriff „gekoppelt“ so gemeint, dass ein Element, ein Knoten oder ein Strukturelement direkt oder indirekt mit (direkt oder indirekt in Kommunikation mit) einem weiteren Element, Knoten oder Strukturelement verbunden ist.
  • In der Beschreibung oder in den Ansprüchen bezeichnen Ordnungszahlen, etwa die Begriffe „erster“, „zweiter“, „dritter“, „vierter“, wenn derartige Ordnungszahlen vorgesehen sind, einen Unterscheiden zwischen ähnlichen Elementen und diese beschreiben nicht notwendigerweise eine spezielle Reihenfolgen oder chronologische Anordnung. Zu beachten ist, dass die so verwendeten Begriffe austauschbar sind. Unter geeigneten Umständen sind die hierin beschriebenen Ausführungsformen der Erfindung auch mit anderen Reihenfolgen der Herstellung oder des Betriebs, wie sie dargestellt oder anderweitig hierin beschrieben sind, durchführbar.
  • 3 ist eine Blockansicht eines Speichersystems 340, das in Ausführungsformen der vorliegenden Erfindung verwendet werden kann. Das Speichersystem 340 ist eine vereinfachte Darstellung einer beispielhaften Ausführungsform, und ein tatsächliches System 340 kann auch konventionelle Elemente, eine Logik, Komponenten und Funktionen aufweisen, die in 3 nicht gezeigt sind. Das Speichersystem 340 kann Vorgänge ausführen, zu denen das Schreiben einer Eins (1), das Lesen einer Eins (1), das Schreiben einer Null (0) und das Lesen einer Null (0) in Bezug auf ein Speicherarray 342 gehören.
  • Das Speichersystem 340 enthält das Speicherarray 342, das mehrere Speicherzellen aufweist, deren Wortleitungen und Bitleitungen gemeinsam in Zeilen und Spalten angeordnet sind, das auch Zeilen- und Spaltendecodierer 344, 348 und eine Fühlerverstärkung 346 umfasst. Jede Speicherzelle ist einer Zeilenadresse und einer Spaltenadresse zugeordnet. Für eine spezielle Speicherzelle steuert eine spezielle Wortleitung den Zugriff auf ein spezielles Speicherelement durch Zulassen oder Verhindern, dass das Signal (das eine logische „0“ oder eine logische „1“ repräsentiert), das auf einer speziellen Bitleitung liegt, in das Speicherelement geschrieben oder daraus ausgelesen wird. Somit kann jede Speicherzelle 110 ein Datenbit als eine logische „0“ oder logische „1“ speichern.
  • Die Bitleitungen des Speicherarrays 342 können mit der Fühlerverstärkerschaltung 346 verbunden werden, während die Wortleitungen mit dem Zeilendecodierer 344 verbunden werden können. Adressen- und Steuersignale werden in das Speichersystem 340 auf Adressen-Steuerleitungen 361 eingespeist. Die Adressen-Steuerleitungen 361 sind mit dem Spaltendecodierer 348, der Fühlerverstärkerschaltung 346 und dem Zeilendecodierer 344 verbunden. Die Adressen/Steuerleitungen 316 werden u. a. verwendet, einen Lese- und Schreibzugriff zu dem Speicherarray 342 zu ermöglichen.
  • Der Spaltendecodierer 348 ist mit der Fühlerverstärkerschaltung 346 über Steuer- und Spaltenauswahlsignale auf Spaltenauswahlleitungen 362 verbunden. Die Fühlerverstärkerschaltung 346 empfängt Eingangsdaten, die für das Speicherarray 342 vorgesehen sind, und empfängt Ausgangsdaten, die aus dem Speicherarray 342 ausgelesen werden, wobei dies über Eingangs-Ausgangs- (I/O-) Datenleitungen 363 erfolgt. Daten werden aus den Zellen des Speicherarrays 342 ausgelesen, indem eine Wortleitung (über den Zeilendecodierer 344) aktiviert wird, die alle Speicherzellen, die zu dieser Wortleitung gehören, mit den jeweiligen Bitleitungen 360 verbindet, die die Spalten des Arrays definieren. Eine oder mehrere Bitleitungen werden ebenfalls aktiviert. Wenn eine spezielle Wortleitung und Bitleitung aktiviert sind, wodurch ein Bit oder mehrere Bits ausgewählt werden, erkennt und verstärkt die Fühlerverstärkerschaltung 346, die mit einer Bitleitung verbunden ist, die Daten in dem ausgewählten Bit durch Messen des Potentialunterschieds zwischen der aktivierten Bitleitung und einer Referenzbitleitung
  • 4 ist ein Schaltbild, das eine Speicherzelle 410 gemäß einer Ausführungsform der vorliegenden Erfindung darstellt. Obwohl eine einzelne Speicherzelle 410 in 4 gezeigt ist, ist zu beachten, dass in praktischen Ausführungsformen die Speicherzelle 410 in der Regel eine von sehr vielen Speicherzellen ist, die in einer integrierten Schaltung miteinander verbunden sind. Der Fachmann erkennt somit, dass die Speicherzelle 410 vorzugsweise in einem Speicherzellenarray implementiert ist, das tausende oder mehr derartige Speicherzellen aufweist. In einer Ausführungsform ist die Speicherzelle 410 als eine der Speicherzellen innerhalb des Speicherarrays 342 des Speichersystems 340, das in 3 gezeigt ist, eingerichtet.
  • Die Speicherzelle 410 umfasst ein mit einem Gate versehenes laterales Thyristor- (GLT) Bauelement 460, einen Schreibzugriffstransistor 470, einen Lesezugriffstransistor 480 und einen Fühlertransistor 490. Mehrere Steuerleitungen werden verwendet, um die Speicherzelle 410 zu betreiben, wozu eine Wortleitung 420, eine Schreibaktivierungsleitung 430, eine Versorgungsleitung 432, eine Schreib-Bit-Leitung 452 und eine Lesebitleitung 454 gehören. In einer Ausführungsform enthält die Wortleitung 420 ein Polysiliziummaterial, die Schreibaktivierungsleitung 430 und die Versorgungsleitung 432 enthalten jeweils eine erste Metallschicht, und die Bitleitung 452 und die Lesebitleitung 454 enthalten jeweils eine zweite Metallschicht.
  • In einer Implementierung ist jeder der Transistoren 470, 480, 490 ein MOSFET und enthält somit eine Sourceelektrode, eine Drainelektrode und eine Gateelektrode. Obwohl der Begriff „MOSFET“ korrekter Weise sich auf ein Bauteil bezieht, das eine Metallgateelektrode und einen Oxidgateisolator aufweist, soll der Begriff hierin auch jegliches Halbleiterbauelement bezeichnen, das eine leitende Gateelektrode (unabhängig davon, ob es aus Metall oder einem anderen Material aufgebaut ist) enthält, die über einem Gateisolator (ob aus Oxid oder einem anderen Isolator) angeordnet ist, der wiederum über einem Halbleitersubstrat (sei es als Silizium oder einem anderen Halbleitermaterial) angeordnet ist. Die MOSFET-Transistoren können NMOSFET's oder PMOSFET's abhängig von der Implementierung sein. In 4 enthält der Schreibzugriffstransistor 470 eine Sourceelektrode 472, eine Drainelektrode 474 und eine Gateelektrode 475, die mit der Wortleitung 420 verbunden ist. Der Lesezugriffstransistor 480 enthält eine Sourceelektrode 482, eine Drainelektrode 484 und eine Gateelektrode 485. Der Fühlertransistor 450 enthält eine Sourceelektrode 492, eine Drainelektrode 494 und eine Gateelektrode 495.
  • Das mit einem Gate versehene laterale Thyristor- (GLT) Bauelement ist durch das Symbol 460 in 4 gekennzeichnet. Es ist zu beachten, dass das GLT-Bauelement 460 einen Thyristor 462 (der als zwei in Reihe geschaltete Dioden dargestellt ist) und einen Metall-Oxid-Silizium- (MOS) Kondensator umfasst, der mit dem Thyristor 462 verbunden ist, wie dies beispielsweise in 20 gezeigt ist. Generell ist der Thyristor ein bistabiles Bauelement mit drei Anschlüssen, das eine mit einem Gate versehene Elektrode 465, ein Kathodengebiet 264, ein Anodengebiet 466 und zwei Basisgebiete (nicht gezeigt) aufweist, die zwischen dem Anodengebiet 466 und dem Kathodengebiet 264 angeordnet sind. Es werden Kontakte zu dem Anodengebiet 466 hergestellt, um einen Anodenanschluss zu schaffen, Kontakte werden auch hergestellt zu dem Kathodengebiet 464, um einen Kathodenanschluss zu schaffen, und es werden Anschlüsse der mit einem Gate versehenen Elektrode 465 geschaffen, um einen Gateanschluss zu erzeugen. PN oder NP-Übergänge werden zwischen dem Anodengebiet 466 und einem der Basisgebiete, zwischen den beiden Basisgebieten und dem zwischen anderen der Basisgebieten und dem Kathodengebiet 464 erzeugt. In dem GLT-Bauelement 460 ist der MOS-Kondensator (nicht gezeigt) mit einem der Basisgebiete (nicht gezeigt) des Thyristors 462 verbunden.
  • In einer anschaulichen Ausführungsform der Speicherzelle 410, die nachfolgend mit Bezug zu den 5 bis 20 beschrieben wird, sind die Transistoren 470, 480, 490 NMOSFET's, und das GLT-Bauelement 460 umfasst einen PN-Thyristor 462, der mit einem MOS-Kondensator verbunden ist. Wie in 20 gezeigt ist, enthält der PN-Thyristor 462 eine mit einem Gate versehene Elektrode 465 (die als eine Platte des MOS-Kondensators dient), ein p-Anodengebiet 466, ein n-Basisgebiet 468, ein p-Basisgebiet 463 und ein n-Kathodengebiet 464, die in einer pn-Konfiguration angeordnet sind, wobei das n-Basisgebiet und das p-Basisgebiet 468, 463 lateral zwischen dem p-Anodengebiet 466 und dem n-Kathodengebiet 464 angeordnet sind. Wie zuvor sind Kontakte hergestellt zu dem p-Anodengebiet 466, zu dem n-Kathodengebiet 464 und zu der mit einem Gate versehenen Elektrode 465. Ein PN-Übergang ist zwischen dem p-Anodengebiet 466 und dem n-Basisgebiet 468 ausgebildet, und ein weiterer PN-Übergang ist zwischen dem n-Basisgebiet 468 und dem p-Basisgebiet 463 gebildet, und ein weiterer PN-Übergang ist zwischen dem p-Basisgebiet 463 und dem n-Kathodengebiet 464 gebildet. Der MOS-Kondensator des GLT-Bauelements 460 enthält eine mit einem Gate versehene Elektrode 465, das p-Basisgebiet und eine Gateisolatorschicht, die zwischen der mit einem Gate versehenen Elektrode 465 und dem p-Basisgebiet angeordnet ist. Die Gateisolatorschicht dient als ein Kondensatordielektrikum. Das n-Basisgebiet und das p-Basisgebiet sind benachbart zueinander angeordnet. Der MOS-Kondensator ist mit dem p-Basisgebiet des Thyristors verbunden. In einer alternativen anschaulichen Ausführungsform sind die Transistoren 470, 480, 490 PMOSFET's, und das GLT-Bauelement 460 umfasst einen Thyristor, der mit einem MOS-Kondensator verbunden ist, wobei der Thyristor in einer NPNP-Konfiguration eingerichtet ist und wobei der MOS-Kondensator mit einer n-Basis verbunden ist.
  • 4 zeigt diverse Knoten 441, 442, 443, 444, 445, 446, 448, 449, um die elektrischen und/oder physikalischen Verbindungen zwischen den unterschiedlichen Bauelementen 460, 470, 480, 490 und den diversen Steuerleitungen 420, 430, 432, 453, 454 darzustellen, die die Speicherzelle 410 bilden. Die diversen Knoten implizieren nicht notwendigerweise, dass die unterschiedlichen Bauelemente 460, 470, 480, 490 und die Steuerleitungen 420, 430, 432, 452, 454, die die Speicherzelle 410 bilden, direkt miteinander verbunden sind, und in einigen Ausführungsformen können zusätzliche dazwischen liegende Bauelemente (nicht gezeigt) zwischen einem speziellen Bauelement und einem gegebenen Knoten vorhanden sein.
  • Der Kathodenknoten 464 der GLT-Bauelemente 460 ist mit der Drainelektrode 474 des Schreibzugriffstransistors 470 und der Gateelektrode 495 des Auslesezugriffstransistors 480 am Knoten 444 verbunden. Die mit einem Gate versehene Elektrode 465 des GLT-Bauelements 460 ist mit der Schreibaktivierungsleitung 430 am Knoten 446 verbunden, und der Anodenknoten 466 des GLT-Bauelements 460 ist mit der Versorgungsleitung 432 am Knoten 448 verbunden.
  • Der Fühlertransistor 490 ist mit der Versorgungsleitung 432 am Knoten 449 verbunden und ist mit der Drainelektrode 474 des Schreibzugriffstransistors 470 und dem Kathodenknoten 464 des GLT-Bauelements 460 am Knoten 444 verbunden. Die Sourceelektrode 492 des Fühlertransistors 490 ist mit der Drainelektrode 484 des Lesezugriffstransistors 480 am Knoten 445 verbunden. Der Fühlertransistor 490 detektiert die Spannung am Knoten 444. Wenn beispielsweise das GLT-Bauelement 460 eine logische Eins (1) speichert, ist der Spannungspegel am Knoten 444 „hochpegelig“ (beispielsweise größer als 0,0 Volt) und ist damit groß genug, um den Fühlertransistor 490 einzuschalten, und der Fühlertransistor 490 induziert eine Spannungsänderung auf der Lesebitleitung 454. Wenn das GLT-Bauelement 460 eine logische Null (0) speichert, ist der Spannungspegel 444 ungefähr 0,0 Volt und der Fühlertransistor 490 erzeugt keine Spannungsänderung auf der Lesebitleitung 454, da der Fühlertransistor 490 ausgeschaltet bleibt.
  • In dieser schematischen Darstellung der 4 sind der Schreibzugriffstransistor 470 und der Lesezugriffstransistor 480 so dargestellt, dass diese mit der Wortleitung 420 gekoppelt sind und die Gateelektrode 480 ist so dargestellt, dass diese mit der Gateelektrode 475 des Schreibzugrifftransistors 470 am Knoten 443 verbunden ist. Obwohl die Gateelektroden 475, 485 als miteinander am Knoten 443 verbunden dargestellt sind, ist zu beachten, dass die Gateelektroden 475, 485 tatsächlich Bereiche der Wortleitung 420 sind und aus einer gemeinsamen Schicht eines leitenden Materials, etwa Polysilizium, aufgebaut sind.
  • In der in 4 gezeigten Ausführungsform ist die Sourceelektrode des Schreibzugriffstransistors 270 mit der Schreibbitleitung 452 am Knoten 441 verbunden, die Sourcelektrode 482 des Lesezugriffstransistors 480 ist mit der Lesebitleitung 454 am Knoten 442 verbunden, und die Drainelektrode 494 des Fühlertransistors 490 ist mit der Versorgungsleitung 432 am Knoten 449 verbunden. Der Schreibzugriffstransistor 470 steuert den Schreibzugriff während eines Schreibvorgangs über die Schreibbitleitung 452, indem dieser nur schaltet, wenn die Schreibbitleitung 452 nicht im Ruhezustand ist. Der Ruhezustand bezeichnet einen Haltezustand zwischen einer Leseoperation oder Schreiboperation, während welchem somit die Wortleitung 420 auf einer Haltespannung liegt. Der Lesezugriffstransistor 480 steuert einen Lesezugriff während eines Lesevorgangs über die Lesebitleitung 454. Durch das Bereitstellen separater Schreib- und Lesebitleitungen 452, 454 zusammen mit einem separaten Schreibzugriffstransistor 470 und einem separaten Lesezugriffstransistor 480 sind die Lese- und Schreibvorgänge vollständig voneinander getrennt, da die Lese- und Schreibpfade voneinander entkoppelt sind, wodurch die zuvor genannte Problematik der Lesestörungen vermieden wird. Die Funktionsweise der Speicherzelle 410 wird nachfolgend detaillierter mit Bezug zu 23 nach einer Beschreibung der Verfahrensschritte beschrieben, die verwendet werden, um die Speicherzelle 410 herzustellen.
  • 5 bis 22 zeigen eine Speicherzelle 410 und Verfahrensschritte zu deren Herstellung gemäß diversen Ausführungsformen der vorliegenden Erfindung. Insbesondere zeigen die 6, 9, 12, 15, 22 Draufsichten der Speicherzelle 410 und Verfahrensschritte zu deren Herstellung, wohingegen 5, 7, 8, 10 bis 11, 13 bis 14 und 16 bis 21 Querschnittsansichten der Speicherzelle 410 und Verfahrensschritte zu deren Herstellung zeigen. Die Draufsichten, die in den 6, 9, 12, 15, 22 gezeigt sind, enthalten obere und untere Schnittlinien. 7, 11, 13, 16, 18 und 20 zeigen Querschnittsansichten der Speicherzelle 410 entlang der oberen Schnittlinie, wohingegen 8, 10, 14, 17, 19 und 21 Querschnittsansichten der Speicherzelle 410 entlang der unteren Schnittlinie darstellen.
  • In den anschaulichen Ausführungsformen, die nachfolgend beschrieben sind, umfasst die anschauliche Speicherzelle 410 drei n-Kanal-MOS- (NMOS) Transistoren 470, 480, 490 und ein GLT-Bauelement 460, das einen PNPN-Thyristor aufweist, der mit einem MOS-Kondenstor gekoppelt ist. Wie jedoch nachfolgend erläutert ist, können ähnliche Verfahrensschritte angewendet werden, um eine andere Speicherzelle aufzubauen, die drei p-Kanal-MOS- (PMOS-) Transistoren und ein GLT-Bauelement enthält, das einen NPNP-Thyristor in Verbindung mit einem MOS-Kondensator umfasst.
  • Diverse Schritte zur Herstellung der Speicherzellen, der MOS-Transistoren und der Thyristoren sind gut bekannt und so werden der Kürze halber viele konventionelle Schritte lediglich kurz hierin erwähnt oder werden in der Erwähnung vollständig weggelassen, ohne dass somit die gut bekannten Prozessdetails vorgetragen werden. Wie zuvor angegeben ist, wird der hierin verwendete Begriff „MOS-Transistor“ so verstanden, dass dies nicht einschränkend ist und dass jegliche Halbleiterbauelemente damit eingeschlossen sind, die eine leitende Gateelektrode aufweisen, die über einem Gateisolator angeordnet ist, der wiederum über einem Halbleitersubstrat liegt.
  • Die anfänglichen Schritte der Herstellung der Speicherzelle 410 sind konventioneller Natur, so dass die anfänglichen Schritte selbst nicht gezeigt und auch nicht detaillierter beschrieben sind. Die Herstellung beginnt mit dem Bereitstellen einer Halbleiterstruktur oder Substrat 401, in und auf welcher eine Speicherzelle 410 herzustellen ist. Das Halbleitersubstrat 401 kann ein Vollsubstrathalbleitermaterial oder ein Halbleiter-auf-Isolator- (SOI) Subtrat sein. Gemäß einer Ausführungsform der vorliegenden Erfindung, die in 5 gezeigt ist, ist die Halbleiterstruktur 401 als eine (SOI) Struktur 401 gezeigt, die mindestens eine dünne Schicht aus Halbleitermaterial 406 aufweist, die auf oder über einer vergrabenen isolierenden Oxidschicht 404 liegt, die wiederum von einer Trägerscheibe oder einem Substrat 402 getragen wird, so dass die vergrabene isolierende Oxidschicht 404 zwischen der Trägerscheibe 402 und der Halbleiterschicht 406 angeordnet ist. Der Fachmann erkennt, dass die Halbleiterschicht 406 eine Siliziumschicht, eine Germaniumschicht, eine Galliumarsenidschicht, oder ein anderes Halbleitermaterial sein kann. In einer Ausführungsform umfasst die Halbleiterschicht 406 eine dünne monokristalline Schicht aus Silizium auf der vergrabenen isolierenden Oxidschicht 404. Die dünne monokristalline Schicht aus Silizium kann ein Siliziumsubstrat mit einer (100) Oberflächenkristallorientierung sein. Die dünne Siliziumschicht besitzt vorzugsweise einen Widerstand von mindestens 1 bis 35 Ohms pro Quadrat. Im hierin verwendeten Sinne soll der Begriff „Silizium“ so verstanden werden, dass damit die relativ reinen Siliziummaterialien oder leicht durch Verunreinigungen dotierte monokristalline Siliziummaterialien, wie sie typischerweise in der Halbleiterindustrie verwendet werden, sowie auch Siliziummischungen mit kleinen Mengen anderer Elemente, etwa Germanium, Kohlenstoff und dergleichen, sowie mit Verunreinigungsdotierelementen, etwa Bor, Phosphor, und Arsen, eingeschlossen sind, um ein im Wesentlichen monokristallines Halbleitermaterial zu bilden. In einer Ausführungsform kann die vergrabene isolierende Oxidschicht 404 beispielsweise eine Siliziumdioxidschicht sein, die vorzugsweise eine Dicke von ungefähr 40 bis 200 nm besitzt.
  • Die Halbleiterschicht 406 kann dotiert sein mit n-leitfähigkeitserzeugenden Verunreinigungen oder p-leitfähigkeitserzeugenden Verunreinigungen abhängig von der Leitfähigkeitsart des GLT-Bauelements 460 und der MOS-Transistoren 470, 480, 490, die herzustellen sind. In einer NMOS-Ausführungsform ist die Halbleiterschicht 406 mit Verunreinigungen der p-Leitfähigkeitsart dotiert, um p-Wannengebiete 463, 471, 486, 493 in der Halbleiterschicht 406 zu erzeugen. Eine Dotierung kann stattfinden, beispielsweise durch Implantation und nachfolgendes thermisches Ausheizen der Dotierstoffionen, etwa von Bor. Alternativ kann in einer PMOS-Ausführungsform die Halbleiterschicht 406 mit einer n-leitfähigkeitsarterzeugenden Dotiersorte dotiert werden, um n-Wannengebiete (nicht gezeigt) in der Halbleiterschicht 406 zu erzeugen. Eine Dotierung kann beispielsweise durch Implantation und nachfolgendes thermisches Ausheizen von Dotierstoffionen, etwa von Phosphor und Arsen, erfolgen.
  • Sobald die p-Wannengebiete 463, 471, 486, 493 ausgebildet sind, können Gräben in die Halbleiterschicht 406 für die Herstellung von dielektrischen Isolationsgebieten (nicht gezeigt) zwischen benachbarten Speicherzellen geätzt werden. Beispielsweise kann die Speicherzelle 410 elektrisch von anderen Speicherzellen (nicht gezeigt) durch ein dielektrisches Isolationsgebiet (nicht gezeigt), vorzugsweise ein flaches Grabenisolationsgebiet (STI) getrennt werden. Es ist gut bekannt, dass viele Prozesse verfügbar sind, die zur Herstellung des STI-Gebiets verwendet werden können, so dass der Prozess hierin nicht detaillierter beschrieben werden muss. Im Allgemeinen enthält ein STI-Gebiet einen flachen Graben, der in die Oberfläche der Halbleiterschicht 406 geätzt wird, wobei der Graben nachfolgend mit einem isolierenden Material gefüllt wird. Nach der Füllung des Grabens mit einem isolierenden Material, etwa einem Oxid, wird die Oberfläche für gewöhnlich eingeebnet, beispielsweise durch chemischmechanisches Einebnen (CMP).
  • Wie in den 6 bis 8 gezeigt ist, wird eine Schicht aus Gateisolationsmaterial 408 über der Halbleiterschicht 206 hergestellt, und es werden Gateelektroden 465, 475, 485, 495 über dem Gateisolationsmaterial 408 und den dotierten p-Wannengebieten 463, 471, 486, 493 entsprechend hergestellt. Die Schicht aus Gateisolationsmaterial 408 kann eine Schicht eines thermisch aufgewachsenen Siliziumdioxids sein oder kann alternativ ein abgeschiedenes Isolatormaterial, etwa Siliziumoxid, Siliziumnitrid oder ein Isolatormaterial mit hoher dielektrischer Konstante (ε) mit einer großen Dielektrizitätskonstante (ε) im Vergleich zu Siliziumdioxid sein. Beispiele derartiger „Dielektrika mit großem ε“ sind Hafnium- und Zirkonsilikate und deren Oxide wozu, ohne einschränkend zu sein, Hafniumoxid (HfO2), Hafniumsilika (HfSiO) oder dergleichen gehören. Abgeschiedene Isolatoren können beispielsweise durch chemische Dampfabscheidung (CVD), chemische Dampfabscheidung bei geringem Druck (LPCVD), plasmaunterstützte chemische Dampfabscheidung (PECVD) oder Atomlagenabscheidung (ALD) aufgebracht werden. Die Gateisolationsschicht 408 besitzt vorzugsweise eine Dicke von ungefähr 1 bis 10 nm, obwohl die tatsächliche Dicke auf der Grundlage der einzurichtenden Schaltung bestimmt wird.
  • Gateelektroden 465, 475, 485, 495 werden vorzugsweise hergestellt, indem eine Schicht (nicht gezeigt) eines gatebildenden Materials über der Schicht aus dem Gateisolationsmaterial 408 abgeschieden wird, um indem die Schicht des gatebildenden Materials (sowie die darunter liegende Schicht des Gateisolationsmaterials 408) sodann strukturiert und geätzt wird, um Streifen 420, 421, 422 aus gatebildendem Material erzeugen, die über Bereichen des Gateisolationsmaterials 408 liegen, wie dies in 6 gezeigt ist. Die Schicht aus gatebildendem Material und somit die Gateelektroden 465,475, 485, 495 können aus einer Schicht aus polykristallinem Silizium oder anderen leitenden Materialien, etwa Metallen, hergestellt werden. In einer Ausführungsform umfasst die Schicht aus gatebildendem Material eine Schicht aus undotiertem kristallinen Silizium mit einer Dicke von ungefähr 100 bis 300 nm. Das polykristalline Silizium kann beispielsweise durch Reduzierung von Silan (SiH4) in einer CVD-Reaktion, etwa einer chemischen Dampfabscheidung bei geringem Druck (LPCVD) aufgebracht werden.
  • Nach der Strukturierung und Ätzung der Schicht aus gatebildendem Material und der Schicht aus Gateisolationsmaterial 408 werden die Gateelektroden 465, 475, 485, 495 hergestellt, so dass diese über verbleibenden Bereichen des Gateisolationsmaterials 408 liegen. Wie in den 9 bis 11 gezeigt ist, lassen Öffnungen in dem Gateisolationsmaterial 408 Bereiche der p-Wannengebiete 436, 471, 486, 493 benachbart zu den Gateelektroden 465, 475, 485, 495 frei, und es wird eine Maskenschicht 498 über einem Bereich des p-Wannengebiets 463 erzeugt. Zumindest ein Oberflächenbereich der freiliegenden Bereiche der p-Wannengebiete 463, 471, 486, 493 wird mit einem n-leitfähigkeitsarterzeugenden Dotiermittel dotiert, um leicht dotierte Leitungsgebiete 456 in der Halbleiterschicht 406 benachbart zu den Gateelektroden 465,475, 485, 495 zu erzeugen. Die Dotierung kann beispielsweise durch Implantation und nachfolgendes Ausheizen der Dotierstoffionen, etwa von Arsen, erfolgen.
  • Wie in den 12 bis 14 gezeigt ist, werden dann Seitenwandabstandshalter 469 und ein isolierender Abstandshalterblock 467 hergestellt. In einer Ausführungsform wird eine ganzflächige Schicht aus isolierendem Material (nicht gezeigt), etwa eine dielektrische Schicht aus Siliziumoxid und/oder Siliziumnitrid, konform über den Gateelektroden 465, 475, 485, 495 und freiliegenden Bereichen der Halbleiterschicht 406, die die leicht dotierten Leitungsgebiete 456 enthält, aufgebracht. Es wird eine Schicht aus photoempfindlichem Material, etwa ein Photolack sodann über der ganzflächigen Schicht aus isolierendem Material aufgebracht, und wird strukturiert, um einen verbleibenden Bereich 496 stehen zu lassen und um andere Bereiche der ganzflächigen isolierenden Schicht freizulassen. Die freiliegenden Bereiche der ganzflächigen isolierenden Schicht (d. h. jene Bereiche, die nicht durch das verbleibende photoempfindliche Material 496 abgedeckt sind) werden dann anisotrop mit Ätzmitteln, beispielsweise durch reaktives lonenätzen (RIE) geätzt, um Seitenwandabstandshalter 496 an Seitenwänden 412, 413, 414, 416, 417, 418, 419 der Gateelektroden 465, 475, 485, 495 zu bilden, und um einen isolierenden Abstandshalterblock 467 an einer Seitenwand 415 der Gateelektroden 465 zu erzeugen. Siliziumoxid und Siliziumnitrid können beispielsweise in einer CHF3-, CF4- oder SF6-Chemie geätzt werden. Der isolierende Abstandshalterblock 467 liegt über einem Teil der Halbleiterschicht 406, einem Teil der Gateelektrode 465 und einer Seitenwand 415 der Gateelektrode 465. Die verbleibenden Bereiche des photoempfindlichen Materials 496 werden dann entfernt.
  • Wie in den 15 bis 17 gezeigt ist, wird eine weitere Schicht aus maskierendem Material, das beispielsweise eine Schicht aus Photolack sein kann, sodann aufgebracht und strukturiert, um eine Ionenimplantationsmaske 409 bereitzustellen. Die lonenimplantationsmaske 409 deckt Gebiete der Halbleiterschicht 406 ab, die den eigentlichen Positionen der n-Basisgebiete/Anodengebiete 468, 466 entsprechen, und lässt Gebiete der Halbleiterschicht 406 frei, die den möglichen Positionen eines Sourcegebiets 472, eines gemeinsamen Drain-/Kathodengebiets 474, 464, eines Sourcegebietes 482, eines gemeinsamen Drain/Sourcegebiets 484, 492 und eines Draingebiets 494 entsprechen. Das Sourcegebiet 274, das Drain/Kathodengebiet 474, 464, das Sourcegebiet 482, das gemeinsame Drain/Sourcegebiet 484, 492 und das Draingebiet 494 werden mit ungefähr 0 Grad implantiert, wie dies durch die Pfeile 497 gezeigt ist. In dieser beispielhaften Ausführungsform werden n-leitfähigkeitserzeugende Ionen, etwa Phosphor oder Arsen implantiert. Die Schicht aus maskierendem Material 499 wird dann entfernt.
  • Wie in den 18 und 19 gezeigt ist, wird eine Schicht aus maskierendem Material 501, die etwa eine Schicht aus Photolack ist, sodann über den Gateelektroden 465, 475, 485, 495 aufgebracht und daraufhin strukturiert, um eine lonenimplantationsmaske bereitzustellen, die Gebiete der Halbleiterschicht 406 freilässt, die den möglichen Positionen eines n-Basisgebiets 468 und eines Anodengebiets 466 entsprechen. Das n-Basisgebiet 468 wird mit einem Winkel in Bezug auf eine Linie 504 implantiert, die senkrecht zu einer oberen Oberfläche der Halbleiterschicht 406 orientiert ist, wie dies durch die Pfeile 503 angegeben ist, um das n-Basisgebiet 468 so zu erzeugen, dass dieses sich unter den isolierenden Abstandshalterblock 467 erstreckt. Das n-Basisgebiet 468 wird vorzugsweise unter einem Winkel implantiert, der größer als Null (0) Grad ist und der kleiner oder gleich fünfundvierzig (45) Grad in Bezug auf eine Linie 504 ist, die senkrecht zu einer oberen Oberfläche der Halbleiterschicht 406 steht. In dieser beispielhaften Ausführungsform werden Ionen zur Erzeugung einer n-Leitfähigkeitsart, etwa Phosphor oder Arsen, implantiert.
  • Als nächstes wird, wie in den 15, 20 und 21 gezeigt ist, das Anodengebiet 466 mit ungefähr 0 Grad implantiert, wie dies durch die Pfeile 505 dargestellt ist, wobei p-leitfähigkeitsarterzeugende Ionen verwendet werden, etwa Bor unter Anwendung eines Hochenergieionenstrahles, so dass das p-Anodengebiet 466 des GLT-Bauelements 420 erzeugt wird. In einer anderen Ausführungsform werden n-leitfähigkeiterzeugende Ionen, etwa Phosphor oder Arsen, implantiert. Die Herstellung des p-Anodengebiets 466 unterteilt das n-Basisgebiet/Anodengebiet 468, 466 in zwei Bereiche: ein n-Basisgebiet 468 und ein p-Anodengebiet 466 des GLT-Bauelements 420. Das n-Basisgebiet 468 ist zwischen dem p-Wannengebiet 463 und dem p-Anodengebiet 466 angeordnet.
  • Die Schicht aus maskierendem Material 501 wird dann entfernt, und die resultierende Speicherzelle 410 wird als Struktur einem schnellen thermischen Ausheizprozess (RTA) unterzogen, wobei die Speicherzelle 410 gesteuerten Phasen mit hoher Temperatur unterworfen wird. Der RTA-Schritt aktiviert die Ionen in dem n-Sourcegebiet 472, in dem n-Drain/Kathodengebiet 474, 464, in dem n-Basisgebiet 468, in dem p-Anodengebiet 466, in dem n-Sourcegebiet 482, in dem gemeinsamen n-Drain/Source-Gebiet 484, 492 und in dem n-Draingebiet 494 elektrisch und bewirkt eine laterale Diffusion (nicht gezeigt) der Dotierionen, die in diese Gebiet implantiert sind. Ferner, obwohl dies nicht dargestellt ist, können Silizidgebiete (nicht gezeigt) anschließend auf der Oberfläche der freiliegenden Gebiete der Gateelektrodenstrukturen 465, 475, 485, 495, des n-Sourcegebiets 472, des n-Drain/Kathodengebiets 474, 464, des n-Basisgebiets 468, des n-Anodengebiets 466, des n-Sourcegebiets 482, des gemeinsamen n-DRain/SourceGebiets 484, 492 und des n-Draingebiets 494 erzeugt werden. Die Silizidgebiete schaffen einen Mechanismus zum elektrischen Ankoppeln von Kontakten an diese Gebiete. Des weiteren kann das n-Drain/Kathodengebiet 474, 464 elektrisch mit der Gateelektrode 495 über ein Silizidgebiet 444 gekoppelt werden, wie dies in 22 gezeigt ist.
  • Wie in 22 dargestellt ist, kann die Speicherzelle 410 durch gut bekannte Schritte (nicht gezeigt) fertig gestellt werden, etwa das Abscheiden einer Schicht aus dielektrischem Material, das Ätzen von Öffnungen durch das dielektrische Material und das Bilden einer Metallisierung, die sich durch die Öffnungen erstreckt, um die diversen Bauteile elektrisch zu kontaktieren. Beispielsweise kann das isolierende Material über den Gateelektroden 465, 475, 485, 495 und den freiliegenden Bereichen der Halbleiterschicht 406 aufgebracht werden, die das n-Sourcegebiet 472, das n-Drain/Kathodengebiet 474, 464, das p-Anodengebiet 466, das n-Sourcegebiet 482, das gemeinsame n-Drain/Sourcegebiet 484, 492 und das n-Draingebiet 494 enthält, und das isolierende Material wird dann geätzt, um Kontaktlöcher oder Öffnungen zu erzeugen, die sich durch das isolierende Material erstrecken zu dem n-Sourcegebiet 472, dem p-Anodengebiet 466, dem n-Sourcegebiet 482 und dem n-Draingebiet 494. Eine leitende Schicht (nicht gezeigt) aus Verbindungsmetall oder ein anderes leitendes Material kann dann in die Kontaktlöcher abgeschieden und strukturiert werden, so dass verbleibende Bereiche zurückbleiben, die die Verbindungsmetallisierung zu den Silizidgebieten (nicht gezeigt) enthalten, die wiederum auf dem n-Sourcegebiet 472, dem n-Anodengebiet 266, dem n-Sourcegebiet 482 und dem n-Draingebiet 294 gebildet sind. Es können dann Kontaktdurchführungen hergestellt werden, die sich durch eine weitere Schicht aus isolierendem Material zu der Verbindungsmetallisierung erstrecken, um damit einen elektrischen Pfad zu der Verbindungsmetallisierung zu erzeugen. Es wird dann eine Metall-1-Schicht über zumindest den Kontaktdurchführungen aufgebracht und diese wird strukturiert, um eine Schreibaktivierungsleitung 430 zu bilden, die elektrisch die Gateelektrode 465 und das n-Basisgebiet 468 des GLT-Bauelements 460 kontaktiert, und um eine Versorgungsleitung 432 zu erzeugen, die elektrisch ein Silizidgebiet des Anoden-Gebiets 466 des GLT-Bauelements 460 und ein Silizidgebiet kontaktiert, das auf dem n-Draingebiet 494 des Fühlertransistors 490 ausgebildet ist. Eine weitere Schicht aus isolierendem Material (nicht gezeigt) kann dann über der Schreibaktivierungsleitung 430 abgeschieden werden, und die Versorgungsleitung 432, die Kontaktdurchführungen 451, 455 werden dann so hergestellt, dass diese sich durch das isolierende Material erstrecken, und es wird dann eine Metall-2-Schicht über zumindest den Kontaktdurchführungen 451, 455 aufgebracht und strukturiert, um eine Schreibbitleitung 452 zu bilden, die elektrisch die Kontaktdurchführung 451 und eine Lesebitleitung 454, die elektrisch mit der Kontaktdurchführung 455 verbunden ist, kontaktiert.
  • Wie somit in den 4 und 22 gezeigt ist, umfasst die Speicherzelle 410 das GLT-Bauelement 460, den NMOS-Schreibzugriffstransistor 470, den NMOS-Lesezugriffstransistor 480 und den Fühlertransistor 490. Der NMOS-Schreibzugriffstransistor 470 ist benachbart zu dem NMOS-Lesezugriffstransistor 480 und dem GLT-Bauelement 460 auf der Halbleiterschicht 406 ausgebildet und der Fühlertransistor 490 ist benachbart zu dem n-MOS-Lesezugriffstransistor 480 und dem GLT-Bauelement 460 auf der Halbleiterschicht 406 ausgebildet.
  • Das GLT-Bauelement 20 umfasst einen lateralen NPNP-Thyristor, der mit dem MOS-Kondensator 463, 408, 465 gekoppelt ist. Der laterale NPNP-Thyristor umfasst abwechselnd ein n- und ein p-Material, die ein p-Anodengebiet 466, ein n-Basisgebiet 468, ein p-Basisgebiet 463 und ein n-Kathodengebiet 464 umfassen, wobei die Basisgebiete 463, 468 lateral zwischen dem p-Anodengebiete 466 und dem n-Kathodengebiet 464 angeordnet sind. Ein PN-Übergang (J1) ist zwischen dem p-Anodengebiet 466 und dem n-Basisgebiet 468 ausgebildet, ein weiterer PN-Übergang (J2) ist zwischen dem n-Basisgebiet 468 und dem p-Basisgebiet 463 ausgebildet, und ein noch weiterer PN-Übergang (J3) ist zwischen dem p-Basisgebiet 463 und dem n-Kathodengebiet 464 ausgebildet. Der MOS-Kondensator 463, 408, 465 des GLT-Bauelements 460 enthält eine Gateelektrode 465, das p-Basisgebiet 463 und eine Gateisolationsschicht 408, die zwischen der Gateelektrode 465 und dem p-Basisgebiet 463 angeordnet ist. Die Gateisolationsschicht 408 dient als Kondensatordielektrikum. Das n-Basisgebiet 468 und das p-Basisgebiet 463 sind benachbart zueinander angeordnet. Wenn das p-Anodengebiet 466 auf einem positiven Potential in Bezug auf das n-Kathodengebiet 464 liegt (ohne dass eine Spannung an die Gateelektrode 465 angelegt ist), werden die PN-Übergänge (J1 und J3) in Vorwärtsrichtung vorgespannt, während der PN-Übergang (J2) in Sperrrichtung vorgespannt ist. Da der PN-Übergang (J2) in Sperrrichtung vorgespannt ist, findet keine Leitung (Auszustand) statt. Wenn ein positives Potential, das an dem p-Anodengebiet 466 anliegt, über eine Durchbruchsspannung (VBK) des Thyristors hinaus erhöht wird, findet ein Lawinendurchbruch am PN-Übergang (J2) statt und der Thyristor beginnt zu leiten (Einzustand). Wenn ein positives Potential (VG) an der Gateelektrode 465 in Bezug auf das n-Kathodengebiet 464 anliegt, tritt der Durchbruch des PN-Übergangs (J2) bei einem geringeren Wert des positiven Potentials auf. Durch Auswählen eines geeigneten Wertes von VG kann der Thyristor rasch in den Ein-Zustand geschaltet werden.
  • Der MOS-Kondensator 463, 408, 465 ist kapazitiv mit dem p-Basisgebiet 463 des Thyristors gekoppelt, und hält die Ladung, wodurch das Potential des p-Basisgebiets 463 des Thyristors gesteuert wird. Der Spannungspegel des p-Basisgebiets 463 bestimmt, ob die NPN-Wirkung des n-Basisgebiets 468, des p-Basisgebiets 463 und des n-Kathodengebiets 464 ausgelöst wird oder nicht.
  • Obwohl das Beispiel zuvor eine NMOS-Ausführungsform ist, erkennt der Fachmann, dass in anderen Ausführungsformen eine p-Alternative hergestellt werden kann, indem die Leitfähigkeitsarten der diversen Gebiete, die die Bauelemente bilden, vertauscht werden. Beispielsweise umfassen in einer alternativen beispielhaften Ausführungsform die Transistoren 470, 480, 490 PMOS-Transistoren, und das GLT-Bauelement 460 umfasst einen Thyristor, der in einer PNPN-Konfiguration eingerichtet ist, wobei der MOS-Kondensator mit einer n-Basis des Thyristors verbunden ist. In der PMOS-Ausführungsform (nicht gezeigt) werden die Wannengebiete 463, 471, 486, 493 als n-Wannengebiete bereitgestellt und freiliegende Bereiche der n-Wannengebiete 463, 471, 486, 493 werden dann mit einem p-Dotiermittel dotiert, um leicht dotierte Erweiterungsgebiete und Source/Drain-Gebiete in der Halbleiterschicht 406 zu erzeugen. Die Dotierung kann beispielsweise durch Implantation und nachfolgendem thermischen Ausheizen von Dotierstoffen, etwa von Bor-Di-Fluorid (BF2) für leicht dotierte Erweiterungsgebiete und mit Bor für Source/Drain-Gebiete bewerkstelligt werden.
  • Wie nachfolgend mit Bezug zu 23 beschrieben ist, wird die Speicherzelle 410 unter Anwendung mehrerer Steuerleitungen betrieben, zu denen die Wortleitung 420, die Schreibaktivierungsleitung 430, die Versorgungsleitung 432, die Schreibbitleitung 452 und die Lese-Bitleitung 454 gehören. Diese Ausbildung der Speicherzelle 410 verhindert u. a. die Lesestörungen während der Lesevorgänge durch Entkoppeln der Lese- und Schreibbitleitungen 454, 452, wie dies nachfolgend mit Bezug zu 23 erläutert ist.
  • 23 ist ein Zeitablaufdiagramm, das Spannungsverläufe 510, 520, 530, 540 darstellt, die an Steuerleitungen 420, 430, 454, 452 der Speicherzelle 410 aus Fig. 4 während des Ausführens von Lese- und Schreiboperationen der Speicherzelle 410 gemäß einer Ausführungsform der vorliegenden Erfindung angelegt werden. Wie nachfolgend detaillierter dargestellt ist, kann die Speicherzelle 410 in einem von mehreren unterschiedlichen Modi betrieben werden, wozu ein Modus zum Schreiben einer Eins (1) 590, ein Modus zum Auslesen einer Eins (1) 592, ein Modus zum Schreiben einer Null (0) 594 und ein Modus zum Auslesen einer Null (0) 596 gehören.
  • Die Speicherzelle 410 kann so gestaltet sein, dass sie unter Anwendung unterschiedlicher Spannung betrieben werden kann, und jegliche nachfolgend angegebenen Werte sind lediglich beispielhafter Natur und werden bereitgestellt, um eine spezielle nicht beschränkende Implementierung darzustellen. Die Versorgungsleitung 432 ist durchwegs beim Betrieb der Speicherzelle 410 auf Masse gelegt und ist daher in 23 nicht gezeigt. Der Spannungsverlauf 510, der an die Wortleitung 420 angelegt wird, liegt bei einem geringen Wert von ungefähr 0,0 Volt bis zu einem hohen Wert von ungefähr 1,2 Volt. Der Spannungsverlauf 510 geht von dem niedrigen Wert auf den hohen Wert über, wenn die Wortleitung 420 aktiviert wird. Der Spannungsverlauf 520, der an die Schreibaktivierungsraten 430 angelegt wird, reicht von einem niedrigen Wert von ungefähr -1,5 Volt bis zu einem hohen Wert von ungefähr 0,0 Volt. Der Spannungsverlauf 520 geht vom niedrigen Wert in den hohen Wert über, wenn die Schreibaktivierungsleitung 430 während des Vorgangs des Schreibens einer Eins (1), was während des Modus zum Schreiben einer Eins (1) 590 auftritt oder aber bei einem Schreiben einer Null (0), was auftritt während des Modus zum Schreiben einer Null (0) 594. Die Spannungsverläufe 530, 540, die den Schreib- und Lesebitleitungen 452, 454 aufgeprägt werden, liegen in einem Bereich von einem niedrigen Wert von ungefähr 0,0 Volt bis zu einem hohen Wert von ungefähr 2,0 Volt. Insbesondere geht der Spannungsverlauf 530 von dem niedrigen Wert in den hohen Wert über, wenn die Lesebitleitung 454 während eines Modus zum Auslesen einer Eins (1) 592 aktiviert wird, und der Spannungsverlauf 540, der an die Schreibbitleitung 452 angelegt ist, geht von dem niedrigen Wert in den hohen Wert über, wenn die Schreibbitleitung 452 während des Modus zum Schreiben einer Null (0) 594 aktiviert wird.
  • Während einer Schreiboperation wird die Schreibzelle 410 ausgewählt oder aktiviert durch Anlegen einer hohen Spannung (Vdd) an die Wortleitung 420 und durch Anlegen einer niedrigen Spannung an die Lesebitleitung 454, um den Lesezugriffstransistor 480 der Speicherzelle 410 „auszuschalten“. Wenn die Schreibaktivierungsleitung 430 auf niedriger Spannung im Vergleich zu dem Anodengebiete 466 des GLT-Bauelements 460 liegt, fließt kein Strom in dem GLT-Bauelement 460, bis ein Spannungspuls 522 (beispielsweise 0,0 Volt) an die Schreibaktivierungsleitung 430 angelegt wird. Schreiboperationen können stattfinden, indem ein Spannungspuls 522, 526 an die Schreibaktivierungsleitung 430 angelegt wird, was einen Stromfluss in dem GLT-Bauelement 460 hervorruft, der es ermöglicht, dass eine Null (0) oder eine Eins (1) in die Speicherzelle 410 geschrieben wird.
  • Für den Vorgang des Schreibens einer Eins (1), der während des Modus zum Schreiben einer Eins (1) 590 auftritt, wird eine niedrige Spannung, beispielsweise zwischen 0,0 Volt und 0,5 Volt sowohl an die Lesebitleitung als auch an die Schreibbitleitung 452,454 angelegt, wodurch eine niedrige Spannung an die Sourceelektrode 472 des Schreibzugriffstransistors 470 und die Sourcelektrode 482 des Lesezugriffstransistors 480 angelegt wird, wodurch eine hohe Spannung an die Wortleitung 420 und somit an die Gateelektroden 475, 485 des Schreibzugriffstransistors 470 und des Lesezugriffstransistors 480 angelegt wird. Die Schreibaktivierungsleitung ist mit der Gateelektrode 465 des GLT-Bauelements 460 gekoppelt. Eine Eins (1) wird in die Speicherzelle 410 geschrieben, wenn der Spannungspuls 526 an die Schreibaktivierungsleitung 430 angelegt wird.
  • Für den Vorgang des Schreibens einer Null (0), der während des Modus zum Schreiben einer Null (0) 594 auftritt, wird eine hohe Spannung an die Schreibbittleitung 452 angelegt, wodurch auch eine hohe Spannung an die Sourcelektrode 472 des Schreibzugrifftransistors 470 angelegt wird, während die Wortleitung 420 auf hohem Potential gehalten wird, wodurch eine hohe Spannung an den Gateelektroden 475, 485 des Schreibzugriffstransistors 470 bzw. des Lesezugriffstransistors 480 anliegt, und die Lesebitleitung 454 wird auf niedriger Spannung gehalten, wodurch eine niedrige Spannung an die Sourceelektrode 482 des Lesezugriffstransistors 480 angelegt wird. Die Schreibaktivierungsleitung 430 ist mit der Gateelektrode 465 gekoppelt, die kapazitiv mit dem Basisgebiet 463 des GLT-Bauelements 460 gekoppelt ist. Es wird eine Null (0) in die Speicherzelle 410 geschrieben, wenn der Spannungspuls 522 an die Schreibaktivierungsleitung angelegt wird, wobei der Spannungspuls 522 das Potential der p-Basis 463 des GLT-Bauelements 460 verringert, wodurch das GLT-Bauelement 460 abgeschaltet wird.
  • Während eines Lesevorgangs wird die Speicherzelle 410 ausgewählt oder aktiviert, indem eine hohe Spannung an die Wortleitung 420 angelegt wird, indem eine niedrige Spannung oder Masse an die Schreibbitleitung 452 angelegt wird und indem eine niedrige Spannung an die Schreibaktivierungsleitung 430 angelegt wird, so dass kein Strom in dem GLT-Bauelement 460 fließt, so dass verhindert wird, dass ein Schreibvorgang stattfindet. Da die Schreibbitleitung 452 auf niedriger Spannung während der Lesevorgänge 592, 596 gehalten wird, kann das Problem der Lesestörungen verhindert werden. Ferner kann die Speicherzelle 410 betrieben werden, ohne dass eine periodische Auffrischung erfolgt, da der Strom zwischen dem Kathodengebiete 464 und dem Anodengebiet 466 nicht während der Ruhezeit oder dem „Haltezustand“ beschränkt ist, die zwischen den Lesevorgängen 596, 592 und den Schreibvorgängen 594, 590 auftritt.
  • Für den Vorgang des Lesens einer Eins (1) der während des Modus zum Auslesen einer eins (1) 592 auftritt, wurde die Speicherzelle 410 zuvor mit einer Eins (1) beschrieben. Das GLT-Bauelement 460 ist in einem hochpegeligen Zustand (der im Weiteren aus als „Vorwärtsdurchbruchmodus“ bezeichnet wird), der das Potential des Knotens 444 zwischen dem GLT-Bauelement 460 und dem Schreibzugriffstransistor 474 anhebt. Ein hohes Potential an dem Knoten 444 schaltet den Fühlertransistor 490 „ein“. Die Lesebitleitung 454 wird auf Masse (0,0 Volt) vorgespannt. Wenn eine hohe Spannung an die Wortleitung 420 angelegt wird, schaltet der Lesezugriffstransistor 480 ein, und der Fühlertransistor 490 und der Lesezugriffstransistor 480 ermöglichen einen Stromfluss von der Anode 466 zu der Lesebitleitung 454 über die Versorgungsleitung 432. Wenn die an die Bitleitung 454 angelegte Spannung ansteigt, detektiert die Fühlerverstärkerleitung 346, dass ein Datenpunkt (1) aus der Speicherzelle 410 ausgelesen wird.
  • Für den Vorgang des Auslesens einer Null (0), der in dem Modus zum Auslesen einer Null (0) 596 auftritt, wurde die Speicherzelle 410 zuvor mit einer Null (0) beschrieben. Das GLT-Bauelement 460 ist in einem tiefpegeligen Zustand (was im Weiteren auch als „Rückwärtsdurchbruchmodus“ bezeichnet wird). Das Potential am Knoten 444 zwischen dem GLT-Bauelement 460 und dem Schreibzugriffstransistor 474 ist ungefähr Null und es fließt kein Strom durch das GLT-Bauelement 460. Wenn eine Vorspannung von Null am Knoten 444 an den Fühlertransistor 490 angelegt wird, ist dieser in seinem „Aus“-Zustand und ein Strom kann nicht von der Anode 466 zu der Lesebitleitung 454 fließen Wenn die Spannung an der vorgespannten Lesebitleitung 454 sich nicht ändert, dann detektiert die Fühlerverstärkerschaltung 346, dass ein Datenpunkt Null (0) aus der Speicherzelle 410 ausgelesen wird.
  • 24 ist ein Schaltbild, das eine Speicherzelle 416 gemäß einer weiteren Ausführungsform der vorliegenden Erfindung darstellt. Die Speicherzelle 610 aus 24 enthält viele der gleichen Elemente und Verbindungen wie die Speicherzelle 410 aus 4. Es werden die gleichen Bezugszeichen, die in 4 verwendet sind, ebenfalls in 24 verwendet, sofern sich die Anordnung oder die Struktur der Speicherzelle 610 nicht geändert hat. Für eine kürzere Darstellung werden gemeinsam bezeichnete Elemente in den 4 und 24 nicht mehr erneut detailliert beschrieben, und lediglich die Unterschiede zwischen der Speicherzelle 610 aus 24 und jener aus 4 werden nachfolgend beschrieben. Wie in 4 umfasst die Speicherzelle 610 ein mit einem Gate versehenes laterales Thyristor- (GLT) Bauelement 460, einen Schreibzugriffstransistor 470, einen Lesezugriffstransistor 480 und einen Fühlertransistor 490, und es werden mehrere Steuerleitungen verwendet, um die Speicherzelle 610 zu betreiben, wozu eine Wortleitung 420, eine Schreibaktivierungsleitung 430, eine Versorgungsleitung 632, eine Schreibbitleitung 452 und eine Lesebitleitung 454 gehören.
  • Die in 24 gezeigte Speicherzelle 610 unterscheidet sich von der in 4 gezeigten Speicherzelle 410 dahingehend, dass die Versorgungsleitung 632 anders angeordnet ist, so dass diese mit der Sourcelektrode 472 des Schreibzugriffstransistors 470 am Knoten 633 verbunden ist. Des weiteren sind die Anode 466 des GLT-Bauelements 460 und das Drain 494 des Fühlertransistors 490 über die Leitung 634 miteinander verbunden, wobei die Leitung 634 den Knoten 448 mit dem Knoten 449 verbindet. Die Knoten 448, 449 sind auch mit der Schreibbitleitung 452 am Knoten 635 verbunden. Der Fühlertransistor 490 erfasst die Spannung am Knoten 444 in ähnlicher Weise, wie dies auch zuvor mit Bezug zu 4 beschrieben ist, der Schreibzugriffstransistor 470 steuert den Schreibzugriff in einer ähnlichen Weise, wie dies auch zuvor mit Bezug zu 4 beschrieben ist, und der Lesezugriffstransistor 470 steuert den Lesezugriff in ähnlicher Weise, wie dies zuvor mit Bezug zu 4 beschrieben ist. Somit werden die Funktionsweisen dieser Elemente nicht mehr erneut beschrieben. Wie in 4 kann die Speicherzelle 610 das Problem der Lesestörung, das zuvor beschrieben ist, eliminieren, indem separate Schreib- und Lesezugriffsleitungen 452, 454 zur Entkopplung der Lese- und Schreibpfade voneinander bereitgestellt werden. Die Funktion der Speicherzelle 610 wird nachfolgend detaillierter mit Bezug zu 26 beschrieben, nachdem eine Beschreibung der Verfahrensschritte zur Herstellung der Speicherzelle 610 erfolgt ist.
  • 5 bis 21 und 25 zeigen eine Speicherzelle 610 und Verfahrensschritte zu deren Herstellung gemäß diverser Ausführungsformen der Erfindung. Die 5 bis 21 wurden bereits beschrieben, und werden der Kürze halber nicht mehr wiederholt. Die Verfahrensschritte zur Herstellung der Speicherzelle 610 werden nunmehr mit Bezug zu 25 erläutert, die eine Draufsicht der Speicherzelle 610 darstellt. In der geometrischen Anordnung der alternativen Speicherzelle 610 aus 25 ist eine Metall-Eins-Schicht über den Kontaktdurchführungen 442, 446, 448, 449 und den verbleibenden Bereichen der Schicht aus isolierendem Material 490 abgeschieden, und diese wird beispielsweise durch Ätzen strukturiert, um eine Versorgungsleitung 632, eine Schreibaktivierungsleitung 430 und eine Metallleitung 436 zu bilden, die die Kontaktdurchführungen 448 und 449 verbindet. Die Kontaktdurchführung 448 kontaktiert ein Silizidgebiet (nicht gezeigt) elektrisch, das auf der p-Anode 466 des GLT-Bauelements 460 ausgebildet ist, und die Kontaktdurchführung 449 kontaktiert ein Silizidgebiet (nicht gezeigt) elektrisch, das auf dem n-Draingebiet 494 des Fühlertransistors 490 ausgebildet ist. Die Versorgungsleitung 633 kontaktiert elektrisch die Kontaktdurchführung 441, die wiederum elektrisch mit einem Silizidgebiet (nicht gezeigt) der Sourceelektrode 472 des Schreibzugrifftransistors 470 in Verbindung steht.
  • Eine weitere Schicht aus isolierendem Material (nicht gezeigt) wird über dem isolierenden Material 409, der Versorgungsleitung 632, der Schreibaktivierungsleitung 430 und der Metallleitung 634 abgeschieden und Bereiche des isolierenden Materials werden dann anisotrop geätzt, um ein Kontaktloch zu erzeugen, das sich durch das isolierende Material 411 zu der Kontaktdurchführung und der Metallleitung 634 erstreckt. Das Kontaktloch kann dann mit einem leitenden Material gefüllt werden, um eine Kontaktdurchführung zu erzeugen, die eine elektrische Verbindung zu der Kontaktdurchführung und der Metallleitung 634 herstellt. Daraufhin wird eine Metall-2-Schicht (nicht gezeigt) aufgebracht über zumindest den Kontaktdurchführungen 455, 635 und den verbleibenden Bereichen der Schicht aus isolierendem Material, und diese Schicht wird dann strukturiert, um eine Schreibbitleitung 452 zu erzeugen, die elektrisch mit der Kontaktdurchführung 635 in Verbindung steht, und um eine Lesebitleitung 454 zu erzeugen, die elektrisch mit der Kontaktdurchführung 455 verbunden ist.
  • 26 ist ein Zeitablaufdiagramm, das die Spannungsverläufe 710, 720, 730, 740, die an die Steuerleitungen 420, 430, 454, 452 der Speicherzelle 610 aus Fig. 24 während des Ausführens von Lese- und Schreiboperationen der Speicherzelle 610 gemäß einer Ausführungsform der vorliegenden Erfindung angelegt werden. Wie nachfolgend detaillierter beschrieben ist, kann die Speicherzelle 610 in jedem von mehreren unterschiedlichen Modi betrieben werden, wozu ein Modus zum Schreiben einer Eins (1) 790, ein Modus zum Lesen einer Eins (1) 792, ein Modus zum Schreiben einer Null (0) 794 und ein Modus zum Lesen einer Null (0) 796 gehören.
  • Die Speicherzelle 610 ist so gestaltet, dass sie mit unterschiedlichen Spannungen betrieben werden kann, und jeder Wert, der unten angegeben ist, ist lediglich beispielhafter Natur und wird bereitgestellt, um eine spezielle nicht beschränkende Implementierung aufzuzeigen. Die Leistungsversorgungsleitung 632 ist während des Betriebs der Speicherzelle 610 durchgehend auf Masse gelegt und ist daher in 26 nicht gezeigt. Der Spannungsverlauf 710, der an der Wortleitung 420 erfolgt, liegt im Bereich von einem niedrigen Wert von ungefähr 0,0 Volt bis zu einem hohen Wert von ungefähr 1,2 Volt. Der Spannungsverlauf 710 geht von dem niedrigen Wert auf den hohen Wert über, wenn die Wortleitung 420 aktiviert wird. Der Spannungsverlauf, der in der Schreibaktivierungsleitung 430 auftritt, liegt im Bereich von einem niedrigen Wert von ungefähr -1,5 Volt bis zu einem hohen Wert von ungefähr 0,0 Volt. Der Spannungsverlauf 720 geht von dem niedrigen Wert in den hohen Wert über, wenn die Schreibaktivierungsleitung 430 während eines Vorgangs zum Schreiben einer Eins (1), der während des Modus zum Schreiben einer Eins (1) 790 auftritt, oder eines Vorgangs zum Schreiben einer Null (0) aktiviert wird, der während des Modus zum Schreiben einer Null (0) 794 auftritt. Die Spannungsverläufe 730, 740, die in den Schreib- und Lesebitleitungen 452, 454 auftreten, liegen im Bereich von einem niedrigen Wert von ungefähr 0,0 Volt bis zu einem hohen Wert von ungefähr 1,2 Volt. Insbesondere wechselt der Spannungsverlauf 730 von einem niedrigen Wert von Null (0) Volt zu einem hohen Wert von 1,0 Volt, wenn die Lesebitleitung 454 während eines Modus zum Lesen einer Eins (1) 792 aktiviert wird, und der Spannungsverlauf 740, der in der Schreibbitleitung 452 auftritt, ändert sich von dem hohen Wert in den niedrigen Wert, wenn die Schreibbitleitung 452 während des Modus zum Schreiben einer Null (0) 790 aktiviert wird. Während eines Schreibvorganges wird die Speicherzelle 610 ausgewählt oder aktiviert, indem eine hohe Spannung (Vdd) an die Wortleitung 420 angelegt wird und indem eine niedrige Spannung an die Lesebitleitung 454 angelegt wird, um den Lesezugriffstransistor 480 der Speicherzelle 610 „auszuschalten“. Wenn die Schreibaktivierungsleitung 430 im Vergleich zu dem Anodengebiet 466 des GLT-Bauelements 460 auf niedriger Spannung liegt, fließt kein Strom in dem GLT-Bauelement 460, bis ein Spannungspuls 722 (beispielsweise 0,0 Volt) an die Schreibaktivierungsleitung 430 angelegt wird. Schreibvorgänge finden statt, indem ein Spannungspuls 722, 726 an die Schreibaktivierungsleitung 430 angelegt wird, was einen Stromfluss in dem GLT-Bauelement 460 hervorruft, wodurch es möglich ist, eine Null (0) oder eine Eins (1) in die Speicherzelle 610 zu schreiben.
  • Für den Vorgang des Schreibens einer Eins (1), was während des Modus zum Schreiben einer Eins (1) 790 auftritt, wird eine niedrige Spannung, beispielsweise zwischen 0,0 Volt und 0,5 Volt, an die Lesebitleitung 454 angelegt, wodurch eine geringe Spannung an die Sourcelektrode 482 des Lesezugriffstransistors 480 angelegt wird, und eine hohe Spannung beispielsweise zwischen 1,0 Volt und 1,5 Volt wird an die Schreibbitleitung 452 angelegt, wodurch eine hohe Spannung an die Sourcelektrode 472 des Schreibzugriffstransistors 470 angelegt wird, und es wird auch eine hohe Spannung an die Wortleitung 420 und somit an die Gateelektroden 475, 485 des Schreibzugriffstransistors 470 bzw. des Lesezugriffstransistors 480 angelegt. Die Schreibaktivierungsleitung wird mit der Gateelektrode 465 des GLT-Bauelements 460 verbunden. Eine Eins (1) wird in die Speicherzelle 610 geschrieben, wenn der Spannungspuls 726 an die Schreibaktivierungsleitung 430 angelegt wird.
  • Für den Vorgang des Schreibens einer Null (0), der während des Modus zum Schreiben einer Null (0) 794 auftritt, wird eine niedrige Spannung zwischen 0,0 Volt und 0,5 Volt an die Schreibbitleitung 452 angelegt, wodurch eine niedrige Spannung an die Sourceelektrode 472 des Schreibzugrifftransistors 470 angelegt wird, während die Wortleitung 420 auf hohem Potential gehalten wird, wodurch eine hohe Spannung an die Gateelektroden 475e, 480 des Schreibzugriffstransistors 470 bzw. des Lesezugriffstransistors 480 angelegt wird, und die Lesebitleitung 454 wird auf niedriger Spannung gehalten, wodurch eine niedrige Spannung an die Sourceelektrode 482 des Lesezugriffstransistors 480 angelegt wird. Die Schreibaktivierungsleitung 430 wird mit der Gateelektrode 465 gekoppelt, die kapazitiv mit der p-Basis 463 des GLT-Bauelements 460 verbunden. Eine Null (0) wird in die Speicherzelle 610 geschrieben, wenn der Spannungspuls 722 an die Schreibaktivierungsleitung 430 angelegt wird, so dass der Spannungspuls 722 das Potential der p-Basis 463 des GLT-Bauelements 460 verringert.
  • Während eines Lesevorganges wird die Speicherzelle 610 ausgewählt oder aktiviert, indem eine hohe Spannung an die Wortleitung 420 angelegt wird, indem eine hohe Spannung an die Schreibbitleitung 452 angelegt wird und indem eine niedrige Spannung an die Schreibaktivierungsleitung 430 angelegt wird, so dass kein Strom in dem GLT-Bauelement 460 fließt, wodurch das Stattfinden eines Schreibvorganges verhindert wird. Da die Schreibbitleitung 452 auf der hohen Spannung der Lesevorgänge 792, 796 gehalten wird, kann die Problematik der Lesestörung vermieden werden. Ferner kann die Speicherzelle 610 ohne ein periodisches Auffrischen betrieben werden, da der Strom zwischen der Anode und der Kathode 464 nicht während des Ruhemodus oder während des „Haltezustands“, der zwischen den Lesevorgängen 796, 792 und den Schreibvorgängen 794, 790 auftritt, begrenzt wird.
  • Für das Auslesen einer Eins (1), was während des Modus zum Auslesen einer Eins (1) 702 auftritt, wurde zuvor in die Speicherzelle 610 eine Eins (1) geschrieben. Das GLT-Bauelement 460 ist im hochpegeligen Zustand (was im Weiteren auch als „Vorwärtsdurchbruchmodus“ bezeichnet wird), der das Potential des Knotens 444 zwischen dem GLT-Bauelements 460 und dem Schreibzugriffstransistors 474 anhebt. Ein hohes Potential an Knoten 444 schaltet den Fühlertransistor 490 „ein“. Die Lesebitleitung 454 wird auf Masse (0,0 Volt) vorgeladen. Wenn die hohe Spannung an die Wortleitung 420 angelegt wird, schaltet der Lesezugriffstransistor 480 ein, und der Fühlertransistor 490 und der Lesezugriffstransistor 480 erlauben einer Stromfluss von der Anode 466 zu der Schreibbitleitung 452 und zu dem Drain 494 des Fühlertransistors 490 über die Leitung 634. Wenn die an die Bitleitung 454 angelegte Spannung ansteigt, erkennt die Fühlerverstärkerschaltung 346, dass ein Datenpunkt Eins (1) aus der Speicherzelle 610 ausgelesen wird.
  • Für den Vorgang des Auslesens einer Null (0), was während des Modus zum Auslesen einer Null (0) 796 auftritt, wurde zuvor in die Speicherzelle 610 eine Null (0) geschrieben. Das GLT-Bauelement 460 liegt in einem tiefpegeligen Zustand vor (was auch als ein „Sperrdurchbruchsmodus“ bezeichnet wird). Das Potential am Knoten 444 zwischen dem GLT-Bauelement 460 und dem Schreibzugriffstransistor 474 ist ungefähr Null und es fließt kein Strom durch das GLT-Bauelement 460. Wenn eine Vorspannung von Null am Knoten 444 an den Fühlertransistor 490 angelegt wird, ist der Fühlertransistor 490 in seinem „Auszustand“ und ein Strom fließt nicht in der Anode 466 zu der Schreibbitleitung 462 und zu dem Drain 494 des Fühlertransistors 490 über die Leitung 634. Wenn die Spannung an der vorgespannten Lesebitleitung 454 sich nicht ändert, dann erkennt die Fühlerverstärkerschaltung 346, dass ein Datenpunkt Null (0) aus der Speicherzelle 610 ausgelesen wird.

Claims (10)

  1. Verfahren zur Herstellung eines Speicherbauelements, das einen ersten Transistor (470), einen zweiten Transistor (480), einen dritten Transistor (490) und eine Thyristorvorrichtung (460) umfasst, wobei das Verfahren die Schritte umfasst: Bereitstellen einer Halbleiterschicht (406) mit einem ersten, einem zweiten, einem dritten und einem vierten Wannengebiet (463, 471, 486, 493) einer ersten Leitfähigkeitsart in der Halbleiterschicht (406), und einer ersten Gatestruktur (465/408) der Thyristorvorrichtung (460) über dem ersten Wannengebiet (463), einer zweiten Gatestruktur (475/408) des ersten Transistors (470) über dem zweiten Wannengebiet (471), einer dritten Gatestruktur (485/408) des zweiten Transistors (480) über dem dritten Wannengebiet (486), die integral mit der zweiten Gatestruktur (475/408) ausgebildet ist, und einer vierten Gatestruktur (495/408) des dritten Transistors (490) über dem vierten Wannengebiet (493); Bilden von Seitenwandabstandshaltern (469) benachbart zu einer ersten Seitenwand (414) der ersten Gatestruktur (465/408) und zu Seitenwänden (412, 413, 416, 417, 418, 419) der zweiten bis vierten Gatestruktur (475/408, 485/408, 495/408), und Bilden eines isolierenden Abstandshalterblocks (467) über einem Bereich des ersten Wannengebiets (463) und einem Bereich der ersten Gatestruktur (465/408), wobei der isolierende Abstandshalterblock (469) benachbart ist zu einer zweiten Seitenwand (415) der ersten Gatestruktur (465/408); Bilden eines ersten Sourcegebiets (472) benachbart zu der zweiten Gatestruktur (467/408), eines gemeinsamen Drain/Kathodengebiets (474/464) zwischen der ersten und zweiten Gatestruktur (465/408, 475/408), eines zweiten Sourcegebiets (482) benachbart zu der dritten Gatestruktur (485/408), eines gemeinsamen Drain/Sourcegebiets (484/492) zwischen der dritten und der vierten Gatestruktur (485/408, 495/408), und eines Draingebiets (494) benachbart zu der vierten Gatestruktur (495/408); und Bilden eines ersten Basisgebiets (468), das sich in das erste Wannengebiete (463) unter den isolierenden Abstandshalterblock (467) benachbart zu der ersten Gatestruktur (465/408) erstreckt, und eines Anodengebiets (466) in dem ersten Wannengebiet (463), das sich in das erste Wannengebiet (463) benachbart zu dem ersten Basisgebiet (468) erstreckt.
  2. Verfahren nach Anspruch 1, wobei der Schritt des Bildens von Seitenwandabstandshaltern (469) benachbart zu einer ersten Seitenwand (414) der ersten Gatestruktur (465/408) und zu Seitenwänden (412, 413, 416, 417, 418, 419) der zweiten bis vierten Gatestruktur (475/408, 485/408, 495/408) und Bilden eines isolierenden Abstandshalterblocks (467) über einem Bereich des ersten Wannengebiets (463) und einem Bereich der ersten Gatestruktur (465/408) und benachbart zu einer zweiten Seitenwand (415) der ersten Gatestruktur (465/408) ferner die Schritte umfasst: konformes Abscheiden einer isolierenden Materialschicht über freiliegenden Bereichen der Halbleiterschicht (406); Bereitstellen eines photoempfindlichen Materials (496) über einem Bereich der isolierenden Materialschicht, der über einem Bereich des ersten Wannengebiets (463) und einem Bereich der ersten Gatestruktur (465/408) liegt; und anisotropes Ätzen der freiliegenden Bereiche der Materialschicht, um bereitzustellen: Seitenwandabstandshalter (469) benachbart zu einer ersten Seitenwand (414) der ersten Gatestruktur (465/408) und benachbart zu Seitenwänden (412, 413, 416, 417, 418, 419) der zweiten bis vierten Gatestruktur (475/408, 485/408, 495/408), und einen isolierenden Abstandshalterblock (467) über einem Bereich des ersten Wannengebiets (463) und einem Bereich der ersten Gatestruktur (465/408), wobei der isolierende Abstandshalterblock (467) benachbart ist zu einer zweiten Seitenwand (415) der ersten Gatestruktur (465/408).
  3. Verfahren nach Anspruch 1, wobei der Schritt des Bildens eines ersten Sourcegebiets (472) benachbart zu der zweiten Gatestruktur (475/408), eines gemeinsamen Drain/Kathodengebiets (474/464) zwischen der ersten und der zweiten Gatestruktur (465/408, 475/408), eines zweiten Sourcegebiets (482) benachbart zu der dritten Gatestruktur (485/408), eines gemeinsamen Source/Draingebiets (484/492) zwischen der dritten und der vierten Gatestruktur (485/408, 495/408) und eines Draingebiets (494) benachbart zu der vierten Gatestruktur (495/408) ferner die Schritte umfasst: Bilden einer ersten Implantationsmaske (499) über dem isolierenden Abstandshalterblock (469) und einem Bereich des ersten Wannengebiets (463); und Implantieren von Dotierstoffionen (497) mit einer zweiten Leitfähigkeitsart in den freiliegenden Bereich des ersten Wannengebiets (463) und des zweiten bis vierten Wannengebiets (471, 486, 493), um zu erzeugen: ein erstes Sourcegebiet (472) benachbart zu der zweiten Gatestruktur (475/408), ein gemeinsames Drain/Kathodengebiet (474/464) zwischen der ersten und der zweiten Gatestruktur (465/408, 475/408), ein zweites Sourcegebiet (482) benachbart zu der dritten Gatestruktur (485/408), ein gemeinsames Drain/Sourcegebiet (484/492) zwischen der dritten und der vierten Gatestruktur (485/408, 495/408), und ein Draingebiet (494) benachbart zu der vierten Gatestruktur (495/408).
  4. Verfahren nach Anspruch 3, wobei der Schritt des Bildens eines Basisgebiets (468), das sich in das erste Wannengebiet (463) unter den isolierenden Abstandshalterblock (467) benachbart zu der ersten Gatestruktur (465/408) erstreckt, und eines Anodengebiets (466) in dem ersten Wannengebiet (463) so, dass es sich in das erste Wannengebiet (463) benachbart zu dem ersten Basisgebiet (468) erstreckt, ferner die Schritte umfasst: Bilden einer zweiten lonenimplantationsmaske (501) über der ersten bis vierten Gatestruktur (465/408, 475/408, 485/408, 495/408), die einen weiteren Bereich des ersten Wannengebiets (463) benachbart zu dem isolierenden Abstandshalterblock (496) freilässt; Implantieren von Dotierstoffionen (503) mit der zweiten Leitfähigkeitsart in den anderen freiliegenden Bereich des ersten Wannengebiets (463) benachbart zu dem isolierenden Abstandshalterblock (467) unter einem Winkel von weniger als 45 Grad relativ zu einer oberen Fläche der Halbleiterschicht (406), um ein erstes Basisgebiet (468) in dem ersten Wannengebiet (463) zu bilden, das sich in das erste Wannengebiet (463) unter den isolierenden Abstandshalterblock (467) benachbart zu der ersten Gatestruktur (465/408) erstreckt; und Implantieren von Dotierstoffionenen (505) mit der ersten Leitfähigkeitsart in die freiliegenden Bereiche des ersten Basisgebiets (468), um ein Anodengebiet (466) benachbart zu dem ersten Basisgebiet (468) und dem isolierenden Abstandshalterblock (467) zu erzeugen.
  5. Verfahren nach Anspruch 1, das ferner die Schritte umfasst: Ausheizen des implantierten ersten Sourcegebiets (472), des implantierten gemeinsamen Drain/Kathodengebiets (474/464), des implantierten zweiten Sourcegebiets (482), des implantierten gemeinsamen Drain/Sourcegebiets (484/492), des implantierten Draingebiets (494), des implantierten ersten Basisgebiets (468), des implantierten Anodengebiets (466), um eine nach außen gerichtete laterale Diffusion von Dotierstoffionen hervorzurufen, die in das erste Sourcegebiet (472), das gemeinsame Drain/Kathodengebiet (474/464), das zweite Sourcegebiet (482), das gemeinsame Drain/Sourcegebiet (484/492), das Draingebiet (494), das erste Basisgebiet (468), das Anodengebiet (466) implantiert werden.
  6. Verfahren nach Anspruch 5, das ferner die Schritte umfasst: Bilden eines Silizidgebiets (444) in dem gemeinsamen Drain/Kathodengebiet (474/464) und der vierten Gatestruktur (495/408), das elektrisch das gemeinsame Drain/Kathodengebiet (474/464) mit der vierten Gatestruktur (495/408) verbindet.
  7. Verfahren nach Anspruch 1, das ferner die Schritte umfasst: Bilden von Verbindungen (452, 432, 454, 430), die elektrisch das erste Sourcegebiet (472), das Anodengebiet (466), das zweite Sourcegebiet (482) und das Draingebiet (494) kontaktieren; und Bilden von ersten Kontaktdurchführungen, die die Verbindungen (452, 432, 454, 430) elektrisch kontaktieren.
  8. Verfahren nach Anspruch 7, das ferner die Schritte umfasst: Bilden einer Leistungsversorgungsleitung (432) und einer Schreibaktivierungsleitung (430), wobei die Leistungsversorgungsleitung (432) elektrisch das Anodengebiet (466) über eine erste Kontaktdurchführung und eine Verbindung (448) kontaktiert, und wobei die Schreibaktivierungsleitung (430) elektrisch die erste Gatestruktur (465/408) und das erste Basisgebiet (468) kontaktiert.
  9. Verfahren nach Anspruch 8, das ferner umfasst: Bilden einer Schreibbitleitung (452), die das erste Sourcegebiet (472) elektrisch kontaktiert, und einer Lesebitleitung (454), die das zweite Sourcegebiet (482) elektrisch kontaktiert.
  10. Verfahren nach Anspruch 7, das ferner die Schritte umfasst: Bilden einer Leistungsversorgungsleitung (632), die das erste Sourcegebiet (472) und das zweite Sourcegebiet (482) elektrisch kontaktiert, einer Schreibaktivierungsleitung (430), die die erste Gatestruktur (465/408) und das erste Basisgebiet (468) elektrisch kontaktiert, und einer Verbindungsleitung (463), die das Anodengebiet (466) mit dem Draingebiet (494) elektrisch koppelt; und Bilden einer Lesebitleitung (454), die das zweite Sourcegebiet (482) elektrisch kontaktiert, und einer Schreibbitleitung (452), die das Anodengebiet (466) elektrisch kontaktiert.
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