DE3880750T2 - Vertikale Transistor-/Kapazitätspeicherzellen-Struktur und Herstellungsverfahren dafür. - Google Patents

Vertikale Transistor-/Kapazitätspeicherzellen-Struktur und Herstellungsverfahren dafür.

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Description

  • Die vorliegende Erfindung bezieht sich auf dynamische Speicherzellen-Strukturen mit wahlfreiem Zugriff und Herstellungsverfahren dafür, spezieller auf vertikal strukturierte Grabentransistor- und Grabenkondensator-Strukturen und Herstellungsverfahren dafür nach Anspruch 6 bzw. 1.
  • Die folgenden Literaturhinweise sind typisch für den Stand der Technik, wie er vor der vorliegenden Erfindung verfügbar war.
  • Die japanische Patentschrift 59-19366 beschreibt ein vertikal strukturiertes FET-Halbleiterspeicherelement, das zwischen Kondensatoren angebracht ist, die der Ladungsspeicherung dienen. Elektrostatische Kapazität des Elementsubstrats wird verwendet, um die Ladung des Speichers aufzunehmen.
  • Die japanische Patentschrift 58-3269 bezieht sich auf eine vertikal strukturierte Eintransistor-MOS-Speicherzelle, die eine zylindrische Gate-Elektrode, eine Isolationsschicht und Source- und Drain-Schichten enthält. Die Source- oder Drain-Schicht kann auch eine der Elektroden eines Speicherkondensators darstellen.
  • Die Veröffentlichung mit dem Titel "DYNAMIC RAM CELL STRUCTURE", IBM Technical Disclosure Bulletin, Band 27, Nr. 12, Mai 1985, S. 7051, bezieht sich allgemein auf Strukturen integrierter Schaltkreise und spezieller auf den Aufbau der Zellen dynamischer Speicher mit wahlfreiem Zugriff (DRAM), die einen gestapelten planaren MOS-Zugriffstransistor über einem verdeckten pn-Übergangs-Speicherkondensator enthalten.
  • Die Veröffentlichung mit dem Titel "HIGH DENSITY VERTICAL DRAM CELL", IBM Technical Disclosure Bulletin, Band 29, Nr. 5, Oktober 1986, S. 2335, beschreibt eine Vertikal-Graben-DRAM-Zelle hoher Packungsdichte, bei der das Übertragungselement in Vertikalrichtung orientiert und über einem in einem Graben liegenden Speicherkondensator angeordnet ist. Ein flacher, mit Polysilicium oder Polycid gefüllter Graben dient als Gate des MOS-Übertragungselements. Übertragungs-MOSFETs benachbarter Zellen teilen sich dasselbe Gate.
  • Die Veröffentlichung mit dem Titel "DYNAMIC RAM CELL WITH MERGED DRAIN AND STORAGE", IBM Technical Disclosure Bulletin, Band 27, Nr. 11, April 1985, S. 6694, bezieht sich allgemein auf die Herstellung integrierter Schaltkreise und spezieller auf den Aufbau einer DRAM-Zelle, die weniger Platz benötigt.
  • Die Europäische Patentanmeldung EP-A-0180026 beschreibt eine DRAM-Zelle und eine Zellmatrix, die einen FET-Transistor und einen Speicherkondensator umfaßt, wobei sowohl Transistor als auch Kondensator in einem Graben im Substrat gebildet werden. Source, Kanal und Drain des Transistors sowie eine Kondensatorplatte werden im wesentlichen vertikal an den Seitenwänden des Grabens im Substratvolumen gebildet.
  • Eine Aufgabe der vorliegenden Erfindung ist eine verbesserte Eintransistor-Speicherzellen-Struktur hoher Packungsdichte für einen DRAM.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist eine verbesserte Speicherzellen-Struktur mit vertikal angeordnetem Transistor und Grabenkondensator.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist eine verbesserte DRAM-Zellenstruktur, bei der ein vertikal angeordneter Transistor auf den Oberflächen einer in die Siliciumoberfläche geformten U-förmigen Rinne aufgebaut und ein Graben-Speicherkondensator unterhalb der U-förmigen Rinne eingegraben ist.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist ein verbessertes Herstellungsverfahren für hohe Packungsdichten mit Hilfe der Entkopplung der Abmessungen des vertikalen Zugriffstransistors von der Größe des Graben-Speicherkondensators.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist ein verbessertes Herstellungsverfahren für eine Epitaxieschicht auf einem Siliciumsubstrat und über festgelegten isolatorbedeckten Inseln, die einen selbstjustierenden Kontaktierungsbereich in der Epitaxieschicht bildet.
  • Noch eine Aufgabe der vorliegenden Erfindung ist ein verbessertes Herstellungsverfahren für eine Verbindung zwischen dem in der Epitaxieschicht aufgebauten vertikalen Element und dem Element unterhalb der festgelegten isolatorbedeckten Inseln und für die Erzeugung eines selbstjustierenden Kontaktierungsbereichs in der Epitaxieschicht.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist ein Herstellungsverfahren für ein DRAM-Element, wobei die Verbindung zwischen dem Source-Gebiet des vertikalen Zugriffstransistors und der Speicherelektrode des Grabenkondensators durch zwei selektive epitaxiale Abscheidevorgänge gebildet wird, die einen selbstjustierenden Kontakt bieten.
  • Die beanspruchte Erfindung wird nachfolgend mit Bezug auf die im folgenden genannten Zeichnungen genauer beschrieben:
  • Fig. 1 ist eine schematische Darstellung eines Querschnitts einer Speicherzelle, die einen vertikalen Zugriffstransistor und einen Speicherkondensator gemäß den Prinzipien der vorliegenden Erfindung enthält.
  • Fig. 2 ist eine schematische Darstellung einer Aufsicht der Speicherzelle von Fig. 1.
  • Fig. 3, 4, 5, 6, 7, 8, 9 und 10 zeigen schematische Querschnitte zur Erläuterung verschiedener Phasen im Herstellungsprozeß der Speicherzellen-Struktur von Fig. 1 und 2 unter Verwendung eines Verfahrens gemäß den Prinzipien der vorliegenden Erfindung.
  • Eine neuartige vertikale Transistor-/Kapazitätspeicherzelle für DRAM wird beschrieben. Der Querschnitt dieser neuartigen vertikalen DRAM-Zelle ist in Fig. 1 und eine schematische Aufsicht des Layouts in Fig. 2 gezeigt. Fig. 1 zeigt einen über einer tiefen U-förmigen Rinne mit einem Substrat-Platten-Grabenkondensator (SPT, substrate-plate trench) 22 gestapelten Zugriffstransistor 10 entlang einer flachen U-förmigen Rinne. Zur Vereinfachung wird diese Zellstruktur als U-SPT-Zelle bezeichnet. Die Anordnung des vertikalen Zugriffstransistors 10 und des Grabenkondensators 22, wie in Fig. 1 gezeigt, unterscheidet sich von den konventionellen planaren und grabenartigen DRAM-Zellen, die von H. Sunami in der Veröffentlichung "Cell structures for future DRAM's", IEDM Tech. Dig., S. 694-697, 1985, und von W. F. Richardson u. a. in der Veröffentlichung "A trench transistor cross-point DRAM cell", IEDM Tech. Dig., S. 714-717, 1985, beschrieben werden, da sie die Vorteile extrem kleiner Größe, hoher Packungsdichte, niedrigerer Rate "weicher" Fehler, geringerer Leck- und Durchgreifströme und höherer Störsicherheit bietet.
  • Die neuartige Zelle wird unter Verwendung eines neuen selbstjustierenden epitaxialen Abscheideverfahrens in Verbindung mit CMOS-Techniken nach dem Stand der Technik erfolgreich hergestellt. Zwei epitaxiale Schichten werden auf einem Substratwafer abgeschieden, der bereits mit Grabenkondensatoren versehen ist, wobei zwischendurch ein Oxid-Ätzprozess erfolgt. Die erste und zweite Epitaxieschicht wird gleichzeitig vertikal auf dem freiliegenden Silicium in der Umgebung der verdeckten Speicherkondensatoren und lateral über dem Oxid abgeschieden. Der Grabentransistor wird in den Epitaxieschichten hergestellt.
  • Fig. 1 zeigt einen Querschnitt einer U-SPT-Zelle, die nach dem in Fig. 3 bis 10 gezeigten Verfahren der vorliegenden Erfindung hergestellt wurde, und Fig. 2 zeigt eine Aufsicht. Die Struktur des Elements von Fig. 1 enthält ein Siliciumsubstrat 16, das zum Zweck der Darstellung p&spplus;-leitend gewählt wird. Ein p-Kanal-Übertragungselement mit Gate 48, Source 44 und Drain 40 wird im Bereich einer n-Wanne 36 innerhalb einer epitaxialen Schicht 14 hergestellt. Ein Grabenkondensator befindet sich im Substrat 16 und ist angefüllt mit stark dotiertem p&spplus;-Polysilicium 26. Ein Verbundfilm 24 aus SiO&sub2;/Si&sub3;N&sub4;/SiO&sub2; auf den Seitenwänden des Grabens dient als Isolator des Speicherkondensators. Eine p&spplus;-dotierte vertikale Verbindung 34 wird zur Verbindung des Source- Gebietes des Übertragungselements mit der Speicherelektrode 26 des Grabenkondensators gebildet. Eine weiterverbindende Diffusionsbahn 40, die als Bitleitung verwendet wird, ist mit dem Drain-Gebiet des Übertragungselements verbunden.
  • Die Verfahrensschritte der vorliegenden Erfindung zur Herstellung der U-SPT-Struktur von Fig. 1 werden im folgenden beschrieben:
  • Schritt 1) Ein monokristalliner p&supmin;-dotierter Siliciumfilm 14 wird epitaxial auf dem p&spplus;-dotierten Substrat 16 abgeschieden. Eine aus SiO&sub2; 20 und Si&sub3;N&sub4; 18 bestehende Verbundschicht 12 wird auf der Epitaxieschicht 14 abegeschieden. Nach geeigneten lithographischen Schritten wird in der Verbundschicht 12 eine Öffnung hergestellt. Die verbleibende Verbundschicht 12 wird als Maske für das Ätzen eines Grabens 22 in das Substrat 16 mittels RIE (reactive ion etching, reaktiven Ionenätzens) verwendet, wie in Fig. 3 gezeigt.
  • Schritt 2) Nachdem eine dünne SiO&sub2;-Schicht thermisch auf die Grabenoberfläche aufgewachsen wurde, wird eine dünne Si&sub3;N&sub4;- Schicht in einer oxidierenden Umgebung aufgebracht und thermisch verdichtet, um den Verbundfilm 24 als Isolator des Speicherkondensators zu bilden. Eine dicke p&spplus;-dotierte Polysiliciumschicht 26 wird anschließend zur Füllung des Grabens aufgebracht, wie in Fig. 3 gezeigt.
  • Schritt 3) Der Polysiliciumfilm 26 wird mittels RIE und/oder chemisch-mechanischen Polierens planarisiert, so daß die Oberfläche des Polysiliciums 26 gleichauf mit der Oberseite des Substrats 14 liegt, wie in Fig. 3 gezeigt. Die Nitrid/Oxidschicht 12 über der Substratoberfläche wird als Ätzstoppmittel verwendet.
  • Schritt 4) Eine SiO&sub2;-Schicht 28 wird thermisch auf dem Polysilicium 26 aufgewachsen. Die Gegenwart des Verbundfilms 12 auf den monokristallinen Bereichen, wie in Fig. 3 gezeigt, verhindert die Oxidation der Epitaxieschicht 14. Die Dicke der SiO&sub2;-Schicht 28 ist viel größer als die des SiO&sub2;-Teilbereichs 20 der Verbundschicht 12.
  • Schritt 5) Der Si&sub3;N&sub4;-Teilbereich 18 der Verbundschicht 12 wird durch selektives isotropes Ätzen entfernt. Der SiO&sub2;-Teilbereich 20 der Verbundschicht 12 wird anschließend vollständig entfernt, wobei auf dem Polysilicium 26 ein Teil der SiO&sub2;-Schicht 28 aufgrund ihrer wesentlich größeren Dicke im Vergleich zum SiO&sub2;- Teilbereich 20 der Verbundschicht 12 zurückbleibt.
  • Schritt 6) Eine monokristalline, p&supmin;-dotierte Schicht 30 wird auf der freiliegenden Oberfläche der Epitaxieschicht 14 epitaxial abgeschieden, wie in Fig. 4 gezeigt. Die Epitaxieschicht 30 wächst ungefähr mit derselben Geschwindigkeit lateral über die SiO&sub2;-Schicht 28, wie sie vertikal aus der Epitaxieschicht 14 herauswächst. Auf diese Weise wird das Wachstum der Epitaxieschicht 30 zur Herstellung eines lateralen "Fensters" 50 zwischen ihren voranschreitenden Kanten über der SiO&sub2;-Schicht 28 gesteuert, wie in den Querschnitten dargestellt.
  • Schritt 7) Das "Fenster" 50 in der Epitaxieschicht 30 wird als selbstjustierende Maske zur Entfernung der SiO&sub2;-Schicht 28 über dem Polysilicium 26 im Fensterbereich 50 mittels naßchemischen, trockenen Plasma- oder reaktiven Ionenätzens verwendet, wie in Fig. 5 gezeigt. Es entsteht so ein Verbindungsbereich mit dem Polysilicium 26, welches den Graben ausfüllt, durch eine selbstjustierende epitaxiale Abscheidetechnik anstatt durch lithographische Maskierungsschritte.
  • Schritt 8) Nach der Öffnung des Verbindungsbereiches wird eine weitere Epitaxieschicht 32 abgeschieden, um das Fenster 50 aufzufüllen, wie in Fig. 6 gezeigt. Es sei angemerkt, daß während dieser Abscheidung ein pyramidenförmiger Bereich 34, im folgenden "Hals" genannt, aus polykristallinem Silicium im Fensterbereich 50 aus den Graben füllendem Polysilicium 26 entsteht. Die Diffusion von Dotanden aus den Graben füllendem Polysilicium 26 in den polykristallinen Bereich der Epitaxieschicht 34 während dieses Schrittes und nachfolgender Wärmebehandlungen bildet einen leitfähigen Bereich zwischen dem den Graben füllenden Polysilicium 26 und der Waferoberfläche.
  • An dieser Stelle werden Bereiche mit n-Wannen, Isolatorbereiche und Bereiche mit vertikalen p-Kanal-FET-Elementen in Verbindung mit CMOS- und Grabentechniken nach dem Stand der Technik hergestellt, um die in Fig. 1 gezeigte Struktur zu erzeugen, was in den nächsten fünf Schritten beschrieben wird.
  • Schritt 9) Eine Verbunddeckschicht aus SiO&sub2; und Si&sub3;N&sub4; wird auf dem Substrat gebildet. Nach geeigneten Lithographie- und Photoresistschritten wird eine Öffnung in der Photoresistschicht hergestellt, um die für die n-Wanne vorgesehenen Bereiche freizulegen. Dann werden n-Dotanden durch die Verbundschicht aus SiO&sub2; und Si&sub3;N&sub4; auf dem Substrat implantiert, um die Bereiche der n- Wanne 36 zu bilden. Photoresist außerhalb der Bereiche der n- Wanne blockiert die n-Implantation in die n-Kanalbereiche des Elements. Nach Entfernung des Photoresists wird ein kurzer Wärmebehandlungszyklus angewandt, um n-Dotiersubstanzen in das Substrat 16 zu treiben.
  • Schritt 10) Wie in Fig. 8 gezeigt, wird nach geeigneten lithographischen Schritten der flache isolierende Oxidbereich 38 festgelegt. Die verbleibende Verbundschicht wird dann als Maske für die Ätzung der flachen Grabenisolation 38 in Substrat 16 durch RIE (reaktives Ionenätzen) benutzt. Ein dünnes Oxid wird über der flachen Grabenisolation 38 gebildet, gefolgt von der Aufbringung einer dicken Oxidschicht zur Füllung der flachen Grabenisolation und von der Planarisierung, um eine auf gleicher Höhe liegende Oberfläche von Isolationsoxid 38 und Substratoberfläche zu erreichen. Nach geeigneten Lithographie- und Photoresistschritten werden durch die Verbundschicht aus SiO&sub2; und Si&sub3;N&sub4; auf der Oberfläche der n-Wanne p-Dotanden implantiert, um einen p&spplus;-Diffusionsbereich 40 zu bilden. Dann wird die Verbundschicht aus SiO&sub2; und Si&sub3;N&sub4; entfernt. Der p&spplus;-Diffusionsbereich 40 wird als Drain-Übergang des Zugriffstransistors gebildet und auch als eindiffundierte Bitleitung dienen.
  • Schritt 11) Eine Verbunddeckschicht aus SiO&sub2; und Si&sub3;N&sub4; wird auf der epitaxialen p&supmin;-Schicht 32 gebildet. Nach geeigneten Maskierungs- und Lithographieschritten wird eine Öffnung in der Verbundschicht hergestellt. Die verbleibende Verbundschicht wird als Maske für die Ätzung eines flachen Grabens 42 in den Bereichen der n-Wanne 36 mittels RIE zur Bildung des Bereiches eines vertikalen Zugriffstransistors verwendet, wie in Fig. 9 gezeigt. Die Tiefe dieses flachen Grabens wird so bemessen, daß er Verbindung mit dem epitaxialen Polysiliciumbereich des p&spplus;-Halses 34 hat (oder auf diesem gestapelt ist). Aufgrund des hohen Diffusionsvermögens des epitaxialen p&spplus;-Bereiches des Halses wird der verdeckte Source-Übergang 44 des Zugriffstransistors gebildet. Der neuartige verdeckte p&spplus;-Kontakt (Verbindung) zwischen dem verdeckten Source-Übergang des Transistors und Polysilicium im Innern des Grabenkondensators wird durch den nachfolgenden Hochtemperaturzyklus automatisch gebildet.
  • Schritt 12) Abscheiden eines dünnen Gate-Oxids 46 auf den vertikalen Wänden des flachen Grabens, wie in Fig. 10 gezeigt.
  • Schritt 13) Wie in Fig. 1 gezeigt, wird der flache Graben mit n&spplus;- oder p&spplus;-CVD-Polysilicium 48, Polycid oder einem anderen geeigneten leitfähigen Material zur Herstellung des Übertragungs- Gates und der Wortleitung gefüllt. Die Drain- und Source-Gebiete des vertikalen p-Kanal-Transistors wurden in Schritt 10 bzw. 11 gebildet. Die übrigen Herstellungsprozesse werden in CMOS-Standardtechnik gehalten, um die Zellstruktur fertigzustellen. Der resultierende Querschnitt der U-SPT-Zelle ist in Fig. 1 gezeigt.
  • Die Speicherzelle kann ohne Beschränkung der Allgemeinheit durch Umkehr der Dotandenpolarität des den Graben füllenden Polysiliciums 26 als n-Kanal-Element hergestellt werden, wobei ein Bereich einer p-"Wanne" in den Epitaxieschichten 14, 30 und 32 und n-Kanal-FET-Elemente als Übertragungselemente in der p-Wanne gebildet werden.
  • Die neuartige U-SPT-Zelle löst verschiedene Schwierigkeiten dem Stand der Technik entsprechender Speicherzellen und zeigt eine bessere Packungsdichte und besseres elektrisches Verhalten. Die Vorteile sind wie folgt:
  • Das Layout der neuartigen Zelle, wie in Fig. 2 gezeigt, ergibt eine höhere Packungsdichte, da die Zelle am Schnittpunkt von Wort- und Bitleitung angeordnet ist und Zelltransistor und -kondensator vertikal ausgerichtet sind.
  • Die Zelle kann eine große Kondensatoroberfläche und eine kleine planare Transistoroberfläche haben, da die minimale Zellgröße dieser neuartigen Zelle von Fig. 1 und 2 durch die Öffnungsweite des tiefen Grabenkondensators, aber nicht durch die Öffnungsweite des Grabentransistors bestimmt wird.
  • Da der kleine U-Grabentransistor auf dem größeren tiefen Grabenkondensator gestapelt sitzt, ergibt sich eine breiterer Isolationsbereich zwischen zwei Grabentransistoren in benachbarten Zellen. Dies bedeutet, daß der Durchgreifstrom zwischen zwei Zellen weiter reduziert werden kann.
  • Die Prozesse zur Bildung der neuartigen verdeckten Verbindung zwischen dem Zugriffstransistor und dem Speicherkondensator und zur Bildung des verdeckten Source-Übergangs des Zugriffstransistors haben selbstjustierenden Charakter.
  • Der Zugriffstransistor ist ein Bulk-Transistor und unterscheidet sich von anderen 3-D Silicium-auf-Isolator (SOI, silicon-on-insulator) DRAM-Zellen darin, daß die U-SPT-Zelle einen hochwertigen kristallinen Transistor mit stabiler Vorspannung aufweisen kann. Ferner liegt der Speicherknoten im Grabeninnern, und das Zugriffselement wird in einer n-Wanne hergestellt, was eine niedrigere Rate "weicher" Fehler, höhere Störsicherheit und eine fest verankerte Substrat-Platte ermöglichen kann.

Claims (7)

1. Verfahren zur Herstellung einer vertikalen Transistor-/Kapazitätspeicherzellen-Halbleiterstruktur, die ein Halbleitersubstrat (16) mit einer ersten darauf aufgebrachten Epitaxieschicht (14) und
einen tiefen, isolatorbegrenzten, mit Polysilicium gefüllten Graben (26) für eine Speicherkapazität in der Struktur aus Epitaxieschicht (14) und Substrat (16) enthält,
wobei der Graben (26) mit Polysilicium eine darauf liegende Siliciumdioxidschicht hat, welches folgende Schritte umfaßt:
Schritt 1) Bildung einer zweiten Epitaxieschicht (30) über den Oberflächen der ersten Epitaxieschicht (14) und des Siliciumdioxids (28) dieser Struktur, unter Verwendung eines gesteuerten horizontalen epitaxialen Wachstums, um eine Öffnung (50) in der zweiten Epitaxieschicht (30) über dem mit Siliciumdioxid bedeckten tiefen Graben (26) zu belassen;
Schritt 2) Ätzvorgang zur Entfernung der unbedeckten Siliciumdioxidschicht (28) über dem mit Polysilicium gefüllten Graben (26) in der Öffnung (50) der zweiten, über dem tiefen Graben (26) liegenden Epitaxieschicht (30), wobei die zweite Epitaxieschicht (30) als Ätzmaske dient;
Schritt 3) Bildung einer dritten epitaxialen Polysiliciumschicht (32) über dieser Struktur, wobei die dritte Polysiliciumschicht (32) die Öffnung (50) in der zweiten Epitaxieschicht (30) ausfüllt und das Wachstum der dritten Epitaxieschicht (32) einen epitaxialen Hals (34) aus Polysilicium verursacht, der sich vertikal über dem mit Polysilicium gefüllten tiefen Graben (26) bildet, wobei Diffusion aus diesem Polysiliciumhals (34) in das umgebende epitaxiale Material der zweiten Epitaxieschicht (30) einen Source-Übergang erzeugt;
Schritt 4) Festlegung und Ätzung eines flachen Grabens (42) in den Epitaxieschichten über dem Bereich des tiefen Grabens (26), wobei sich der flache Graben (42) nach unten ausdehnt und in einen Teil des epitaxialen Polysiliciumhalses (34) einschneidet;
Schritt 5) Aufwachsen einer dünnen Oxidschicht (46) auf den Wänden des flachen Grabens (42);
Schritt 6) Füllung des flachen Grabens (42) mit Material (48) aus Polysilicium, um das Übertragungsgate und die Bereiche der Worleitung dieser Speicherzelle zu bilden.
2. Herstellungsverfahren für eine Halbleiter-Speicherzellen- Struktur der in Anspruch 1 dargelegten Art, worin Schritt 1 folgende Schritte einschließt:
Schritt 1A) Auf einem Halbleiterwafer, der ein Substrat (16) eines ersten Halbleitertyps mit einer ersten Epitaxieschicht (14) eines zweiten Halbleitertyps darauf enthält, erfolgende Bildung einer Nitridschicht (18) und einer Oxidschicht (20) über der Epitaxieschicht (14), wobei die Nitrid- und Oxidschichten mit einer darin befindlichen Öffnung aufgebaut werden, um den Bereich einer Speicherkapazität festzulegen;
Schritt 1B) Verwendung der Öffnung in den Oxid- und Nitridschichten (20, 18) als Ätzmaske für die Ätzung eines tiefen Grabens in die Struktur aus Epitaxieschicht (14) und Substrat (16);
Schritt 1C) Bildung einer zusammengesetzten Oxid/Nitridschicht (24) über den vertikalen und horizontalen Oberflächen des Grabens zur Herstellung einer Isolation für die Speicherkapazität;
Schritt 1D) Füllung des Grabens mit Polysilicium (26) des ersten Halbleitertyps und Bildung einer Siliciumdioxidschicht (28) über der polysiliciumoberfläche des aufgefüllten Grabens (26);
Schritt 1E) Bildung einer zweiten epitaxialen Schicht (30) über den Oberflächen von erster Epitaxie und Siliciumdioxid dieser Struktur unter verwendung eines gesteuerten horizontalen epitaxialen Wachstums, um eine Öffnung (50) in der zweiten Epitaxieschicht (30) über dem mit Siliciumdioxid bedeckten tiefen Graben (26) zu belassen.
3. Herstellungsverfahren für eine Halbleiter-Speicherzellen- Struktur der in Anspruch 1 dargelegten Art, worin Schritt 3 ferner folgende Schritte einschließt:
Schritt 3A) Festlegung und Implantation eines Bereiches einer n-Wanne in der dritten Epitaxieschicht (32);
Schritt 3B) Bildung eines Diffusionsbereiches (40) in der dritten Epitaxieschicht (32) über dem Bereich des tiefen Grabens (26) zur Erzeugung eines Drain-Überganges für diese Speicherzelle.
4. Herstellungsverfahren für eine vertikale Transistor-/Kapazitätspeicherzellen-Halbleiterstruktur nach Anspruch 1 bis 3, wobei
das Halbleitersubstrat (16) aus p&spplus;-Halbleitermaterial besteht,
die Epitaxieschichten (14, 30, 32) aus p&supmin;-Halbleitermaterial bestehen,
das Polysilicium in dem tiefen Graben (26) und der epitaxiale Polysiliciumhals (34) aus p&spplus;-Halbleitermaterial bestehen,
das Polysiliciummaterial (48) in dem flachen Graben aus n&spplus;- Halbleitermaterial besteht.
5. Herstellungsverfahren für eine vertikale Transistor-/Kapazitätspeicherzellen-Halbleiterstruktur, nach Anspruch 1 bis 3, wobei
das Halbleitersubstrat (16) aus p&spplus;-Halbleitermaterial besteht,
die Epitaxieschichten (14, 30, 32) aus p&supmin;-Halbleitermaterial bestehen,
das Polysilicium in dem tiefen Graben (26) und der epitaxiale Polysiliciumhals (34) aus p&spplus;-Halbleitermaterial bestehen,
das Polysiliciummaterial (48) in dem flachen Graben aus p&spplus;- Halbleitermaterial besteht.
6. Eine Speicherzellen-Halbleiterstruktur von einer Art, die einen vertikalen, selbstjustierend über einer Grabenspeicherkapazität angebrachten Zugriffstransistor einschließt, welche folgende Elemente umfaßt:
einen Halbleiterwafer, der ein Substrat (16) eines ersten Halbleitertyps und eine darauf angebrachte Epitaxieschicht (36) eines zweiten Halbleitertyps enthält,
einen in der Struktur aus Epitaxieschicht (36) und Substrat (16) angelegten tiefen Graben (26), wobei der tiefe Graben (26) eine zusammengesetzte isolierende Oxid/Nitridschicht (24) auf seinen vertikalen und horizontalen Oberflächen einschließt, um so eine Isolation für die Speicherkapazität zu erzeugen, und wobei der tiefe Graben (26) mit Polysilicium eines ersten Halbleitertyps gefüllt ist,
einen in der Epitaxieschicht (36) über dem Bereich des tiefen Grabens (26) angelegten flachen Graben (42), wobei der flache Graben eine auf seinen vertikalen und horizontalen Oberflächen aufgebrachte isolierende Oxidschicht (46) einschließt,
eine halsförmige Struktur (34) aus epitaxialem Polysiliciummaterial, die sich von der Oberfläche des mit Polysilicium gefüllten tiefen Grabens (26) hin zur darüberliegenden unteren Grenzfläche des flachen Grabens (42) erstreckt,
Störstellen, die in die Epitaxieschicht (36) zu beiden Seiten des darin liegenden flachen Grabens eingelagert werden, um Drain-Halbleiterübergänge (40) herzustellen,
und Polysiliciummaterial (48), das in dem flachen Graben (42) und über der Epitaxieschicht (36) angebracht wird, um Übertragungs-Halbleitergates bzw. Bereiche der Wortleitungen herzustellen.
7. Speicherzellen-Struktur nach Anspruch 6, worin
das Halbleitersubstrat (16) aus p&spplus;-Halbleitermaterial besteht,
die Epitaxieschicht (36) aus p&supmin;-Halbleitermaterial besteht,
das Polysilicium in dem tiefen Graben (26) und der epitaxiale Polysiliciumhals (34) aus p&spplus;-Halbleitermaterial bestehen,
das Polysiliciummaterial (48) in dem flachen Graben (42) aus n&spplus;-Halbleitermaterial besteht.
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