JP2003323792A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置において、メモリセルアレイ
構成にかかわらず、高速でダミービット線の電位を変化
させて、内部データ読出タイミングを最適化する。 【解決手段】 正規メモリセル（ＭＣ）と行方向に整列
して正規メモリセルと同一のレイアウトを有するダミー
セル（ＤＣ）を行列状に配列する。ダミーセル列（５０
ａ−５０ｄ）それぞれにおいてダミービット線を配置
し、１つのワード線選択時同時に複数のダミーセルを選
択して対応のダミービット線（ＤＢＬａ−ＤＢＬｄ）に
接続する。これらのダミービット線の電位を電圧検出回
路（５２）で検出して、センスアンプ（３０）の活性化
などのタイミングを決定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、正確にデータ読出タイミングを内部で生成
することのできる半導体記憶装置に関する。

【０００２】

【従来の技術】スタティックＲＡＭ（ランダム・アクセ
ス・メモリ）においては、アドレス信号の変化に従って
所定の活性化期間を有するワード線駆動パルスを形成し
てワード線に印加している。このワード線駆動パルス
は、プロセスのばらつきおよび周囲温度の変化等によ
り、読出に要する時間が異なっても、確実に正しいデー
タを読出すことができるように予め十分なマージンをも
って生成されている。しかしながら、ワード線駆動パル
スが余分なマージンを持っている場合、不必要に読出サ
イクル時間が長くなるという問題が生じる。

【０００３】そこで、ワード線駆動パルスのマージンを
小さくして、読出サイクルを短くするために、ダミーメ
モリセルからの読出信号を、ワード線ドライブ回路また
はロウデコーダに供給する方法が、たとえば特開平１１
−３３９４７６号公報に示されている。

【０００４】この先行技術においては、ダミーセルの記
憶データにしたがって、読出電流をダミービット線に生
成する。ダミービット線の電位変化を検出して、正規の
メモリセルのデータが読出されるタイミングを検出し
て、ビット線のイコライズおよび選択ワード線の非活性
化を実行して、ワード線駆動パルスのマージンを最小化
することを図っている。

【０００５】また、ビット線の放電時間を最小として消
費電流を低減することを図っている。

【０００６】

【発明が解決しようとする課題】上述の先行技術文献に
おいては、ダミービット線に対し正規のビット線に接続
される正規メモリセルと同数のダミーセルを接続して、
ダミービット線および正規ビット線の負荷を同じにする
ことを図っている。しかしながら、ダミーセル選択時に
おいては、正規ワード線ドライバと別に設けられたダミ
ーセルドライバにより、１つのダミーセルを選択状態を
駆動している。

【０００７】通常、メモリセルは、高集積化のために、
そのトランジスタサイズをできるだけ小さくしている。
したがって、ビット線がメモリセルにより放電される際
の電位変化は小さく、正規ビット線の電位変化量は微小
となる。この正規ビット線対のわずかな電位差を検出し
てメモリセルから読出されたデータを判定するために、
高感度の差動型センスアンプ回路が用いられて、データ
読出の高速化が図られている。

【０００８】しかしながら、前述の先行技術文献におい
ては、ダミービット線が、１つのダミーセルにより駆動
されるため、このダミーセルから読出された信号を伝搬
するダミービット線の変化は、正規ビット線の電位変化
と同程度となる。したがって、ダミービット線の電位変
化量は微小となる。ダミービット線の電位変化をたとえ
ばインバータ等のレベル検知回路で検知する場合、ダミ
ービット線の電位がインバータのしきい値電圧以下にま
で低下するまでに長い期間を必要とする。したがって、
センスアンプの活性化タイミング、ビット線プリチャー
ジの活性化タイミングおよび選択ワード線の非活性化の
タイミングを最適化することができなくなるという問題
が生じる。

【０００９】また、１つのダミーセルによりダミービッ
ト線が駆動される構成の場合、選択されるダミーセルの
引抜き電流のばらつきと正規メモリセルの引抜き電流の
ばらつきを考慮したマージンを確保する必要がある。

【００１０】一般に、スケーリングが進み、より微細加
工が行なわれるようになると、仕上り形状のばらつきお
よび不純物注入時の注入量のばらつきの度合いが大きく
なり、トランジスタ特性のばらつきが大きくなる。この
トランジスタ特性のばらつきの度合いは、低電源電圧化
が進むにつれてより一層大きくなる。

【００１１】したがって、上述の先行技術のように、固
定的にダミーセルを１つ選択する場合、選択される正規
メモリセルとダミーセルのトランジスタ特性のばらつき
により、正確なタイミングを検出することができなくな
る。たとえば、活性化されるダミーセルのトランジスタ
特性がよい方にばらついてダミービット線の電位が速く
変化し、逆に正規のメモリセルのトランジスタ特性が悪
い方にばらついて正規のビット線対の電位が緩く変化し
た場合、ワード線の非活性化タイミングおよびセンスア
ンプの活性化タイミングが早くなりすぎるため、誤動作
する可能性がある。

【００１２】このようなダミーセルおよび正規メモリセ
ルのトランジスタ特性のばらつきによる誤動作を防止す
るためには、最悪条件下でも安定に動作するようにマー
ジンを確保する必要がある。このため、ワード線駆動タ
イミングのマージンを小さくするという目的を達成する
ことができず、高速化および低消費電力化を図れないと
いう問題が生じる。

【００１３】また、オカダ等は、ＩＳＳＣＣ ２００
１、ダイジェスト・オブ・テクニカル・ペーパーズの第
１６８頁および第１６９頁において、複数のダミーセル
を同時に選択状態へ駆動してダミービット線を放電し
て、ダミービット線の放電電流のばらつきを平均化し
て、センスアンプの読出活性化タイミングを早くするこ
とを図る構成を示している。しかしながら、この文献に
おいても、ダミーセルを選択するためのダミーワード線
が、正規メモリセルを選択する正規ワード線と別に設け
られている。ダミーワード線に接続されるダミーセルの
数は、正規のワード線に接続される正規メモリセルの数
よりも小さく、ダミーワード線が、正規ワード線よりも
早いタイミングで選択状態へ駆動されている。

【００１４】すなわち、正規のメモリセルが選択されて
正規ビット線が放電されるタイミングよりも早いタイミ
ングで、ダミービット線の放電が行なわれている。した
がって、メモリセルのトランジスタ特性のばらつきに対
しては、複数のダミーセルを用いて、ダミービット線の
引抜き電流を平均化することにより、マージンを高くし
ているものの、ダミーワード線および正規ワード線を選
択状態へ駆動するタイミングの差を考慮して回路設計を
する必要が生じる。

【００１５】特に、メモリセルアレイの構成が異なり、
１つワード線に接続される正規メモリセルの数が異な
り、また、正規ビット線に接続される正規メモリセルの
数が変更される場合においては、正規ビット線の放電速
度とダミービット線の放電速度の差を考慮する必要があ
る。したがって、各メモリセルアレイの構成ごとに、ダ
ミーワード線および正規ワード線の活性化タイミングの
差を考慮して再設計をする必要がある。特に、システム
ＬＳＩ等により要求される多様なビット／ワード構成に
対しては、個別に、このタイミング値を最適に成形する
必要があり、設計開発期間が極めて長くなるという問題
が生じる。

【００１６】それゆえ、この発明の目的は、正確に内部
動作タイミングを容易に設定することのできる半導体記
憶装置を提供することである。

【００１７】この発明の他の目的は、トランジスタ特性
のばらつきにかかわらず、正確なタイミングでデータ内
部読出活性化信号を生成することのできる半導体記憶装
置を提供することである。

【００１８】この発明のさらに他の目的は、メモリセル
アレイ構成が変更されても、容易に最適な内部読出活性
化信号を生成することのできる半導体記憶装置を提供す
ることである。

【００１９】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列される複数の正規メモリセル
と、複数列に配置される複数のダミーセルと、各ダミー
セル列に対応して配置され、各々に対応の列のダミーセ
ルが接続する複数のダミービット線と、各正規メモリセ
ル行に対応して配置され、各々に対応の行の正規メモリ
セルが接続する複数のワード線を含む。各ワード線に対
しては、複数列のダミーセルの各列において、複数のダ
ミーセルが接続される。

【００２０】好ましくは、ダミーセルは、正規メモリセ
ルと行方向に関して整列して配置される。

【００２１】好ましくは、正規メモリセルの各列に対応
して、各々に対応の列の正規メモリセルを接続する複数
の正規ビット線が設けられる。各ダミービット線と正規
ビット線の負荷容量は実質的に同じである。

【００２２】好ましくは、ダミーセルは、正規メモリセ
ルと同一のレイアウトを有する。また、好ましくは、正
規メモリセル列に対応して各々に対応の列の正規メモリ
セルが接続する複数の正規ビット線が設けられる。ダミ
ービット線のワード線選択時の電圧変化速度は、正規ビ
ット線の電圧変化速度よりも大きくされる。

【００２３】好ましくは、ダミーセルは、メモリセルア
レイの一方端に互いに隣接して複数列に配置される。

【００２４】この一方端は、与えられたアドレス信号を
デコードしてアドレス指定されたワード線を選択状態へ
駆動する行デコード回路に近い端部である。

【００２５】また、ダミーセル列はメモリセルアレイに
おいて分散して配置される。好ましくは、この分散配置
において、ダミーセルは、メモリセルアレイの両端にそ
れぞれ配置される。

【００２６】また、好ましくは、ダミービット線の各々
に対応して配置され、各々が対応のダミービット線の電
位を検出する電位検出回路と、この電位検出回路の出力
信号に応答してセンスアンプ活性化信号を生成するセン
ス活性化回路と、このセンスアンプ活性化信号に応答し
て活性化され、選択された正規メモリセルのデータを増
幅するセンスアンプがさらに設けられる。

【００２７】好ましくは、センスアンプは、選択された
正規メモリセルが接続する正規ビット線と列選択ゲート
を介して結合され、活性化時選択された正規メモリセル
が接続される正規ビット線の電位を差動的に増幅して出
力する。

【００２８】好ましくは、ダミーセル列は、メモリセル
アレイの端部に配置される。この半導体記憶装置は、さ
らに、好ましくは、メモリセルアレイ端部にダミーセル
列と隣接して配置され、正規メモリセルと同一形状を有
する複数のエッジセル列と、ダミービット線にそれぞれ
結合され、ダミービット線の電位を検出する電位検出回
路と、これらの電位検出回路の出力信号に応答してセン
スアンプ活性化信号を生成するセンス活性化回路と、セ
ンスアンプ活性化信号に応答して活性化され、活性化
時、正規メモリセルの選択メモリセルのデータを増幅す
るセンスアンプを含む。

【００２９】好ましくは、エッジセルの内部ノードは接
地電圧レベルに固定される。また、好ましくは、エッジ
セル列に対応して配置され、対応の列のエッジセルが接
続されるエッジビット線がさらに設けられる。このエッ
ジビット線は、接地電圧レベルに固定される。

【００３０】また、好ましくは、エッジセル列と正規メ
モリセル列の間にダミーセル列が配置される。

【００３１】好ましくは、メモリセルアレイは、行選択
信号を生成する行デコード回路の両側に配置される。ダ
ミーセルは、各メモリセルアレイにおいてこの行デコー
ド回路に近い端部に配置される。

【００３２】好ましくは、各ダミーセルは、対応のワー
ド線の信号に応答して導通するアクセストランジスタを
含む。各列において、所定数のダミーセルのアクセスト
ランジスタのゲートが相互接続される。

【００３３】電位検出回路は、好ましくは、対応のビッ
ト線に高入力インピーダンスを介して結合され、動作モ
ード指示信号に応答して活性化され、活性化時対応のビ
ット線の電位を増幅して出力するゲート回路を含む。

【００３４】好ましくは、ゲート回路は、対応のビット
線の電位を受けるＣＭＯＳインバータと、動作モード指
示信号の活性化に応答してインバータの出力信号に従っ
て対応のビット線の電位を所定電圧レベルに駆動するラ
ッチゲートとを含む。

【００３５】また、これに代えて、好ましくは、ゲート
回路は、対応のビット線にゲートが結合され、該対応の
ビット線の電位に応答して内部ノードを第１の電位レベ
ルに駆動する絶縁ゲート型電界効果トランジスタを含
む。内部ノードは、複数の電位検出回路に共通に配置さ
れる。センスアンプ活性化回路は、この内部ノードの電
位を第２の電位レベルにプリチャージするプリチャージ
トランジスタと、この内部ノードの電位に従ってセンス
アンプ活性化信号を活性化しかつラッチするラッチアン
プとを含む。

【００３６】好ましくは、センス活性化回路は、電位検
出回路の少なくとも１個の電位検出回路の出力信号が第
１の論理レベルとなると、センスアンプ活性化信号を活
性化する。

【００３７】ワード線に対して、列方向に整列する複数
のダミーセルを接続し、これらの同時に選択されるダミ
ーセルを共通のダミービット線に接続する。ダミービッ
ト線の電位変化を高速化することができ、またダミーセ
ルのトランジスタ特性のばらつきを平均化することがで
き、トランジスタ特性のばらつきに対するマージンを大
きくすることができ、正確なタイミングでセンスアンプ
活性化信号を活性化することができる。

【００３８】また、ダミービット線の信号変化速度が正
規ビット線よりも高速であり、センスアンプ活性化に対
するタイミングマージンを大きくとることができ、セン
スアンプ活性化タイミングを最適化することができる。

【００３９】また、センスアンプの活性化タイミングを
最適化することができるため、ワード線選択期間を短く
することができ、ビット戦線の充放電電流を低減するこ
とができ、応じて消費電流を低減することができる。

【００４０】また、ダミーセルのレイアウトは、正規メ
モリセルのレイアウトと同じとすることにより、ダミー
ビット線と正規ビット線の負荷容量を同一とすることが
でき、正確に、ダミービット線の電位変化速度を、正規
ビット線の電位変化速度よりも大きくすることができ
る。

【００４１】ダミーセルおよび正規メモリセルは、同じ
ワード線により選択状態へ駆動されるため、別々のワー
ド線ドライバをダミーセルおよび正規メモリセルに対し
配置する必要がなく、アレイ構成が変更されても、正確
に、ダミービット線と正規ビット線を同一タイミングで
駆動して、かつ高速でダミービット線の電位を変化させ
ることができる。

【００４２】

【発明の実施の形態】［実施の形態１］図１は、この発
明において用いられる正規メモリセルの電気的等価回路
を示す図である。図１において、正規メモリセルＭＣ
は、電源ノードとノードＮＤ１の間に接続されかつその
ゲートがノードＮＤ２に接続されるＰチャネルＭＯＳト
ランジスタ（絶縁ゲート型電界効果トランジスタ）ＴＰ
１と、ノードＮＤ１と接地ノードの間に接続されかつそ
のゲートがノードＮＤ２に接続されるＮチャネルＭＯＳ
トランジスタＴＮ１と、電源ノードとノードＮＤ２の間
に接続されかつそのゲートがノードＮＤ１に接続される
ＰチャネルＭＯＳトランジスタＴＰ２と、ノードＮＤ２
と接地ノードの間に接続されかつそのゲートがノードＮ
Ｄ１に接続されるＮチャネルＭＯＳトランジスタＴＮ２
を含む。

【００４３】ＭＯＳトランジスタＴＰ１およびＴＮ１
は、ＣＭＯＳ（相補ＭＯＳ）インバータを構成し、ＭＯ
ＳトランジスタＴＰ２およびＴＮ２は、ＣＭＯＳインバ
ータを構成する。これらの２つのＣＭＯＳインバータに
より、ラッチ回路が構成される。

【００４４】正規メモリセルＭＣは、さらに、ワード線
ＷＬ上の信号に応答して、ノードＮＤ１を正規ビット線
ＢＬに接続するＮチャネルＭＯＳトランジスタＴＮ３
と、ワード線ＷＬ上の信号に応答してノードＮＤ２を補
の正規ビット線ＢＬＢに接続するＮチャネルＭＯＳトラ
ンジスタＴＮ４を含む。

【００４５】正規メモリセルＭＣは、後に全体配置につ
いては説明するが、行列状に配列され、ワード線ＷＬに
行方向に整列して配置される正規メモリセルが接続さ
れ、列方向に整列して配置される正規メモリセルＭＣ
が、正規ビット線ＢＬおよび／ＢＬに接続される。

【００４６】ノードＮＤ１およびＮＤ２には、相補デー
タが格納され、したがって、正規ビット線ＢＬおよびＢ
ＬＢには、相補データが伝達される。

【００４７】図２は、図１に示す正規メモリセルのレイ
アウトを概略的に示す図である。図２において、Ｎウェ
ル領域１に、ＰチャネルＭＯＳトランジスタＴＰ１およ
びＴＰ２が形成される。このＮウェル領域１内に、Ｘ方
向に延在して、活性領域２ａおよび２ｂが間をおいて形
成される。活性領域２ａおよび２ｂは、不純物領域およ
びチャネル領域を含む。

【００４８】活性領域２ａは、コンタクトホール８ａを
介して第１金属配線５ａに接続される。この第１金属配
線５ａは、第１ビアホール９ａを介してＹ方向に延在す
る第２金属配線１５ｃに接続される。この第１および第
２金属配線５ａおよび１５ｃの接続は、第１ビアホール
９ａ部に形成されるポリシリコン配線４ａを介して行わ
れる。

【００４９】第２金属配線１５ｃは、また、その端部に
おいて、第１ビアホール９ｂを介してポリシリコン４ｂ
に接続される。ポリシリコン配線４ｂは、Ｘ方向に延在
して形成される第１金属配線５ｃに接続される。その第
１金属配線５ｃは、コンタクトホール８ａを介して活性
領域２ｂに接続する。第２金属配線１５ｃは、電源電圧
ＶＤＤを伝達する電源線を構成する。

【００５０】活性領域２ａは、その下方端において、コ
ンタクトホール８ｂを介して、Ｘ方向に延在する第１ポ
リシリコン配線６ｃに接続され、また活性領域２ｂは、
その上方端部においてコンタクトホール８ｃを介して、
Ｘ方向に延在する第１ポリシリコン配線６ａに接続され
る。

【００５１】これらのポリシリコン配線６ａおよび６ｃ
の間に、活性領域２ａからＸ方向に延在して、第１金属
配線５ｋが配置され、また、活性領域２ｂからＸ芳香に
延在して第１金属配線５ｄが配置される。これらの第１
金属配線５ｋおよび５ｄは、メモリセルの内部ノードを
構成する。

【００５２】第１金属配線５ｄおよび５ｋと平行に、第
３金属配線７ａがＸ方向に延在して配置される。活性領
域２ａは、コンタクトホール８ｂを介して第１金属配線
５ｄに電気的に接続され、また活性領域２ｂが、コンタ
クトホール８ｃを介して第１金属配線５ｂに接続され
る。第１ポリシリコン配線６ａと活性領域２ａの交差部
においてチャネル領域が形成され、また活性領域２ｂと
第１ポリシリコン配線６ｃの交差部においてチャネル領
域が形成される。

【００５３】この配置により、Ｎウェル領域１内に、電
源電圧をソースに受ける負荷ＰチャネルＭＯＳトランジ
スタが形成される。すなわち、ゲートとドレインが交差
接続されるＰチャネルＭＯＳトランジスタＴＰ１および
ＴＰ２が形成される。

【００５４】このＮウェル１のＹ方向に延在する端部に
おいて、第２金属配線１５ｂおよび１５ｄが配置され
る。第２金属配線１５ｂは、第１ビアホール９ｃを介し
て、Ｘ方向に延在する第１金属配線５ｆに接続する。第
１金属配線５ｆはコンタクトホール８ｅを介して活性領
域３ａに接続する。この活性領域３ａは、Ｙ方向に沿っ
て矩形状に形成され、活性領域３ａ内にＮチャネルＭＯ
Ｓトランジスタが形成される。活性領域３ａは、第１金
属配線５ｋにコンタクトホール８ｈを介して接続され
る。

【００５５】活性領域３ａと平行に第２金属配線１５ａ
が配置される。この第２金属配線１５ａは、コンタクト
ホール８ｇを介して、活性領域３ａに接続される。第２
金属配線１５ａは、接地電圧を伝達する接地線を構成す
る。

【００５６】第３金属配線７ａは、第２ビアホール１０
ａおよび第２金属配線を介してＹ方向に延在する第２ポ
リシリコン配線４ｃに接続される。この第２ポリシリコ
ン配線４ｃは、Ｘ方向に延在する第１ポリシリコン配線
６ｂに、コンタクトホール８ｆを介して接続される。こ
の第１ポリシリコン配線６ｂは、第１金属配線５ｋおよ
び５ｆ間に、Ｘ方向に延在し、アクセストランジスタの
ゲートを構成する。第３金属配線７ａが、ワード線を構
成し、ワード線選択信号を伝達する。また、第２金属配
線１５ｂがビット線を構成する。

【００５７】第１ポリシリコン配線６ａは、活性領域３
ａと交差するようにＸ方向に延在しており、データを記
憶するＮチャネルＭＯＳトランジスタ（ドライバトラン
ジスタ）が、この活性領域３ａ内においてコンタクトホ
ール８ｇおよび８ｈの間に、第２金属配線６ａの交差部
をチャネル部として形成される。

【００５８】第２金属配線１５ｄは、第１ビアホール９
ｄを介して第２ポリシリコン配線４ｄに接続される。こ
の第１金属配線１５ｄは、このコンタクトホール９ｄに
おいて、Ｘ方向に延在する第１金属配線５ｉに電気的に
第２ポリシリコン配線４ｄを介して接続される。この第
２金属配線１５ｄが、他方のビット線を構成する。

【００５９】第１金属配線５ｉは、コンタクトホール８
ｉを介してＹ方向に延在する活性領域３ｂに接続する。
活性領域３ｂと平行にＹ方向に延在する第２金属配線１
５ｅが配置される。この第２金属配線１５ｅは、活性領
域３ｂに形成されるコンタクトホール８ｋを介して活性
領域３ｂに接続される。この第２金属配線１５ｅは、接
地電圧を伝達する接地線を構成する。

【００６０】第３金属配線７ａと第１金属配線５ｉの間
に、第１ポリシリコン配線６ｄが、Ｘ方向に延在して配
置される。この第１ポリシリコン配線６ｄは、コンタク
トホール８ｌを介して第２ポリシリコン配線４ｆに接続
される。この第２ポリシリコン配線４ｆは、第２ビアホ
ール１０ｂを介して第３金属配線７ａに接続される。

【００６１】一方、活性領域２ａにコンタクトホール８
ｂを介して接続する第１ポリシリコン配線６ｃが、活性
領域３ｂを交差するように、Ｘ方向に延在して配置され
る。活性領域３ｂは、またコンタクトホール８ｊを介し
て第１金属配線５ｄに接続される。この第１金属配線５
ｄは、コンタクトホール８ｃを介して、活性領域２ｂに
接続され、活性領域２ａに形成されるＰチャネルＭＯＳ
トランジスタおよび活性領域３ａに形成されるＮチャネ
ルＭＯＳトランジスタのゲートに接続される。

【００６２】一方、第１金属配線５ｋは、活性領域３ａ
にコンタクトホール８ｈを介して接続され、かつコンタ
クトホール８ｂを介して第１ポリシリコン配線６ｃに接
続される。この第１ポリシリコン配線６ｃは、活性領域
２ｂに形成されるＰチャネルＭＯＳトランジスタおよび
活性領域３ｂに形成されるＮチャネルＭＯＳトランジス
タのゲートを構成する。

【００６３】この図２に示すように、正規メモリセルに
おいて、ＰチャネルＭＯＳトランジスタを形成する領域
に関して、点対称にパターンを配置することにより、こ
のメモリセルのレイアウトが、行方向および列方向に、
交互に反転して配置されるため、パターンずれなどの影
響を受けることなく正確に、メモリセルのパターニング
を行なうことができる。

【００６４】図３は、図２に示すレイアウトの、拡散層
（活性領域）からコンタクトホールまでのレイアウトを
示す図である。図３において、Ｎウェル領域１におい
て、Ｙ方向に延在する矩形領域の活性領域２ａおよび２
ｂが間をおいて形成される。活性領域２ａは、コンタク
トホール８ａを介してＸ方向に延在する第１金属配線５
ａに接続される。また、この活性領域２ａは、コンタク
トホール８ｂを介してＸ方向に延在する第１金属配線５
ｋに接続される。この第１金属配線５ｋは、またコンタ
クトホール８ｈを介して活性領域３ａに接続される。

【００６５】活性領域３ａにおいて、その上側のコンタ
クトホール８ｇにより、第１金属配線を介して上層の接
地線を構成する第２金属配線に接続される。活性領域３
ａは、その下側のコンタクトホールホ８ｅを介してＸ方
向に延在する第１金属配線５ｆに接続される。これらの
第１金属配線５ｋおよび５ｆの間に、第１ポリシリコン
配線６ｂがＸ方向に延在して配置され、アクセストラン
ジスタのゲートが形成される。この第１ポリシリコン配
線６ｂは、コンタクトホール８ｆを介して第１金属配線
に接続される。このコンタクトホール８ｆの第１金属配
線は、ワード線を構成する第３金属配線に対する接続の
ための中間層を構成する。

【００６６】活性領域２ｂは、コンタクトホール８ｂを
介して、Ｘ方向に延在する第１金属配線５ｃに接続さ
れ、また、その上側のコンタクトホール８ｃを介してＸ
方向に延在する第１ポリシリコン配線６ａおよび第１金
属配線５ｄに接続される。

【００６７】活性領域３ｂは、コンタクトホール８ｉを
介してＸ方向に延在する第１金属配線５ｉに接続され、
またコンタクトホール８ｊを介して第１金属配線５ｄに
接続される。活性領域３ｂ下部に形成されるコンタクト
ホール８ｋに形成される第１金属配線５ｍは、上層の接
地線を構成する第２金属配線に接続するために用いられ
る。

【００６８】活性領域３ｂを横切るように、Ｘ方向に、
第１金属配線５ｉおよび５ｄの間に第１ポリシリコン配
線６ｄが形成される。この第１ポリシリコン配線６ｄは
コンタクトホール８ｌを介して第１金属配線に接続され
る。このコンタクトホール８ｌに形成される第１金属配
線は、ワード線を構成する第３金属配線に対する接続を
取るために用いられる。

【００６９】ここで、コンタクトホールは、第１金属配
線と活性領域との接続および代位金属配線と第１ポリシ
リコン配線とを接続するために設けられる。第１ビアホ
ールは、第１および第２金属配線の接続のために形成さ
れ、第２ビアホールは第３金属配線と第２金属配線との
接続のために形成される。

【００７０】図４は、図２に示すレイアウトの、第１ビ
アホール９から第３金属配線７ａまでのレイアウトを概
略点に示す図である。この図４においては、Ｙ方向に延
在して、第２金属配線１５ａ、１５ｂ、１５ｃ、１５ｄ
および１５ｑが配設される。第２金属配線１５ａは、第
１ビアホール９ｇ下部のコンタクトホール８ｇに電気的
に接続される。第２金属配線１５ａは、接地電圧ＧＮＤ
を伝達する。第２金属配線１５ｂは、第１ビアホール９
ｃを介して、図２に示す第１金属配線５ｆに接続され
る。この第２金属配線１５ｂは、正規ビット線を構成す
る。

【００７１】第２金属配線１５ｃは、Ｙ方向についての
両側の第１ビアホール９ａおよび９ｂを介して図３に示
す第１金属配線５ａおよび５ｃに接続される。この第２
金属配線１５ｃは、電源電圧ＶＤＤを伝達する。

【００７２】第２金属配線１５ｄは、第１ビアホール９
ｄを介して図２および図３に示す第１金属配線５ｉに接
続される。この第２金属配線１５ｄは、他方の正規ビッ
ト線を構成する。

【００７３】第２金属配線１５ｅは、第１ビアホール９
ｇを介して図２および図３に示しすべてコンタクトホー
ル８ｋに接続される。この第２金属配線１５ｅは、接地
電圧ＧＮＤを伝達する。

【００７４】第３金属配線７ａは、正規メモリセルＭＣ
のＸ方向の両端に形成される第２ビアホール１０ａおよ
び１０ｂを介してＹ方向に延在する第２金属配線１５ｐ
および１５ｑに接続される。これらの第２金属配線１５
ｐおよび１５ｑは、それぞれ、第１ビアホール９ｆおよ
び９ｊを介して、図２および図３で示すコンタクトホー
ル８ｆおよび８ｌに接続される。

【００７５】この図２から図４に示す正規メモリセルの
レイアウトは、たとえば、特開平９−２７０４６８号公
報、特開平１０−１７８１１０号公報、および特開２０
０１−２８４０１号公報などにおいて示されているメモ
リセルのレイアウトと同様である。

【００７６】図５は、この発明の実施の形態１に従うダ
ミーセルの構成を示す図である。図５においては、２行
１列に配列されるダミーセルＤＣ０およびＤＣ１を代表
的に示す。

【００７７】ダミーセルＤＣ０は、データを記憶するた
めのＮチャネルＭＯＳトランジスタ（ドライバトランジ
スタ）ＤＮ０１およびＤＮ０２と、内部記憶ノードＤＮ
Ｄ０１およびＤＮＤ０２をプルアップするためのＰチャ
ネルＭＯＳトランジスタＤＰ０１およびＤＰ０２と、ワ
ード線ＷＬ０上の信号に応答して導通し、記憶ノードＤ
ＮＤ０１およびＤＮＤ０２をそれぞれダミービット線Ｄ
ＢＬおよびＤＢＬＢに接続するＮチャネルＭＯＳトラン
ジスタＤＮ０３およびＤＮ０４を含む。

【００７８】ＭＯＳトランジスタＤＰ０１およびＤＮ０
１のゲートへは、電源電圧ＶＤＤが与えられる。したが
って、このダミーセルＤＣ０においては、記憶ノードＤ
ＮＤ０１においてはＬレベルデータが、記憶ノードＤＮ
Ｄ０２においてはＨレベルデータが常に記憶される。

【００７９】ダミーセルＤＣ１は、同様、データを記憶
するためのＮチャネルＭＯＳトランジスタ（ドライバト
ランジスタ）ＴＤＮ１１およびＴＤＮ１２と、記憶ノー
ドＤＮＤ１１およびＤＮＤ１２をプルアップするための
ＰチャネルＭＯＳトランジスタＴＤＰ１１およびＴＤＰ
１２と、アクセス用のＮチャネルＭＯＳトランジスタＴ
ＤＮ１３およびＴＤＮ１４を含む。アクセス用のＮチャ
ネルＭＯＳトランジスタ（以下、アクセストランジスタ
と称する）ＴＤＮ１３は、ワード線ＷＬ０上の信号に応
答して導通し、導通時、記憶ノードＤＮＤ１１をダミー
ビット線ＤＢＬに接続する。アクセストランジスタＴＤ
Ｎ１４は、ワード線ＷＬ１上の信号に応答して導通し、
導通時、記憶ノードＤＮＤ１２を、ダミービット線ＤＢ
ＬＢに接続する。

【００８０】ダミーセルＤＣ１においては、ＭＯＳトラ
ンジスタＴＤＰ１１およびＴＤＮ１１のゲートへは電源
電圧ＶＤＤが与えられ、記憶ノードＤＮＤ１１には、Ｌ
レベルデータが格納され、記憶ノードＤＮＤ１２には、
Ｌレベルデータが格納される。したがって、ワード線Ｗ
Ｌ０が選択された場合には、ダミーセルＤＣ０およびＤ
Ｃ１のアクセストランジスタＴＤＮ０３およびＴＤＮ１
３が同時にオン状態となり、これらのダミーセルＤＣ１
およびＤＣ０により、ダミービット線ＤＢＬが、接地電
圧レベルへ駆動される。

【００８１】この図５に示すダミーセルの動作について
簡単に説明する。初期状態として、ダミービット線ＤＢ
ＬおよびＤＢＬＢは、予めＨレベルにプリチャージす
る。ワード線ＷＬ０およびＷＬ１は、非選択状態であ
り、Ｌレベルである。初期状態においては、アクセスト
ランジスタＴＤＮ０３、ＴＤＮ０４、ＴＤ１３およびＴ
ＤＮ１４はすべてオフ状態である。また、データ記憶用
のＮチャネルＭＯＳトランジスタ（以下、ドライバトラ
ンジスタと称す）ＴＤＮ０１およびＴＤＮ１１がオン状
態であり、ドライバトランジスタＴＤＮ０２およびＴＤ
Ｎ１２は、オフ状態である。

【００８２】読出動作が始まると、与えられたアドレス
信号に従ってアドレス指定された行に対応して配置され
るワード線が選択状態へ駆動される。いま、ワード線Ｗ
Ｌ０が選択状態へ駆動されて、その電圧レベルがＬレベ
ルからＨレベルになった場合を考える。この状態におい
ては、ダミーセルＤＣ０のアクセストランジスタＴＤＮ
０３およびＴＤＮ０４がオン状態へ移行し、また、ダミ
ーセルＤＣ１のアクセストランジスタＴＤＮ１３が、オ
フ状態からオン状態へ移行し、一方、アクセストランジ
スタＴＤＮ１４はオフ状態を維持する。

【００８３】ダミービット線ＤＢＬは、ドライバトラン
ジスタＴＤＮ０３およびＴＤＮ０１を介して低抵抗で接
地ノードに接続され、またドライバトランジスタＴＤＮ
１３およびＴＤＮ１１を介して低抵抗で接地ノードに接
続される。したがって、ダミービット線ＤＢＬは、プリ
チャージ電圧レベルのＨレベルから、接地電位に向かっ
て徐々にその電圧レベルが低下する。

【００８４】一方、ドライバトランジスタＴＤＮ０２が
オフ状態であり、記憶ノードＤＮＤ０２は、電源電圧レ
ベルであるため、アクセストランジスタＴＤＮ０４がオ
ン状態となっても、ダミービット線ＤＢＬＢは、その電
圧レベルが変化せず、プリチャージ電圧レベルを維持す
る。

【００８５】ダミービット線ＤＢＬの電圧レベルが、Ｈ
レベルからＬレベルに変化するのを検知すると、その検
知に応答して、センスアンプが活性化されて選択メモリ
セルのデータを増幅し、また、選択ワード線ＷＬの電圧
レベルが立下がり、ワード線ＷＬ０が非選択状態へ戻
る。ワード線ＷＬ０の非選択状態への移行に応答して、
アクセストランジスタＴＤＮ０３、ＴＤＮ０４およびＴ
ＤＮ１３がオフ状態となり、ダミービット線ＤＢＬが、
接地ノードから電気的に切離される。この後、次の動作
のために、ダミービット線ＤＢＬが再びプリチャージさ
れてＨレベルに復帰する。

【００８６】次に、ワード線ＷＬ１の電圧レベルがＬレ
ベルからＨレベルになった場合の読出動作について説明
する。

【００８７】ワード線ＷＬ１が選択状態へ駆動されたと
きには、ダミーセルＤＣ１においてアクセストランジス
タＴＤＮ１４がオン状態となる。ダミーセルＤＣ１の残
りのアクセストランジスタＴＤＮ１３およびダミーセル
ＤＣ０のアクセストランジスタＴＤＮ０３およびＴＤＮ
０４はすべてオフ状態である。ダミーセルＤＣ１の記憶
ノードＤＮＤ１２が、低抵抗のアクセストランジスタＴ
ＤＮ１４を介してダミービット線ＤＢＬＢに接続され
る。しかしながら、記憶ノードＤＮＤ１２は、電源電圧
ＶＤＤレベルに保持されているため、このダミービット
線ＤＢＬＢはプリチャージ電圧レベルが電源電圧レベル
のＨレベルであり、ダミービット線ＤＢＬＢの電圧レベ
ルは変化しない。

【００８８】また、ダミービット線ＤＢＬにおいては、
アクセストランジスタＴＤＮ０３およびＴＤＮ１３はと
もにオフ状態であるため、その電圧レベルはプリチャー
ジ電圧レベルであり変化しない。

【００８９】以上が、この図５に示すダミー回路の基本
動作である。ダミーセルを２列配置して、ダミービット
線ＤＢＬの電圧レベルを検出する。偶数ワード線選択時
および奇数ワード線選択時に電圧レベルが変化するダミ
ービット線ＤＢＬ０およびＤＢＬ１を用いて電圧レベル
を検出することにより、確実に、メモリセルデータの読
出が行なわれたことを検出することができる。

【００９０】特に、ダミーセルを正規メモリセルと同数
個各列に配置することにより、ダミービット線ＤＢＬの
負荷は、正規ビット線ＢＬの負荷と同じとなり、ダミー
ビット線ＤＢＬの放電速度は、正規ビット線の放電速度
よりも速いため、高速でダミービット線の電位を放電し
て、読出開始信号を生成することができる。

【００９１】また、早いタイミングでダミービット線の
電位を判定することができ、センスアンプの活性化タイ
ミングに対するマージンを大きくすることができ、セン
スアンプ活性化タイミングを最適化することができる。
また、ビット線の放電時間を短くすることができ、ビッ
ト線充放電による電流消費を低減することができる。

【００９２】図６は、このダミーセルのレイアウトを概
略的に示す図である。図６においては、図２に示す正規
メモリセルの構成要素と対応する部分には同様の参照番
号を付し、詳細説明は省略する。

【００９３】ダミーセルＤＣ０およびＤＣ１は、そのレ
イアウトは、図２に示す正規メモリセルのレイアウトと
同じである。しかしながら、ワード線ＷＬ０選択時に、
ダミーセルＤＣ０およびＤＣ１のアクセストランジスタ
がともにオン状態となることおよびダミービット線ＤＢ
Ｌを、選択時に、ドライバトランジスタにより放電する
ために、以下の構成要素が追加される。

【００９４】すなわち、活性領域２ｂにおいて、第１金
属配線５ｒが、コンタクトホール８ｃｂおよび８ｃａの
間に配置される。電源電圧ＶＤＤを伝達する第２金属配
線が、第１ビアホール９ｂおよび第１金属配線を介して
コンタクトホール８ｄに接続される。Ｘ方向に延在する
第１金属配線５ｒは、この活性領域２ｂに形成されるコ
ンタクトホール８ｃｂおよび８ｃａを介して、記憶ノー
ドを構成する第１金属配線およびゲートを構成する第１
ポリシリコン配線に接続される。この第１金属配線５ｒ
によりダミーセルにおいて一方の負荷ＭＯＳトランジス
タおよびドライバトランジスタのゲートに電源電圧を供
給し、また、他方の負荷ＭＯＳトランジスタのソース／
ドレインに電源電圧を供給する。

【００９５】活性領域２ｂに形成されるコンタクトホー
ル８ｃｂを介して、第１ポリシリコン配線６ａｂが活性
領域２ｂに接続され、また、コンタクトホール８ｃａを
介して第１ポリシリコン配線６ａａに接続される。第１
ポリシリコン配線６ａｂは、Ｘ方向に延在し、ドライバ
トランジスタのゲートを構成する。第１ポリシリコン配
線６ａａは、ダミーセルＤＣ０のドライバトランジスタ
のゲートを構成する。

【００９６】活性領域２ａｂおよび２ａａには、それぞ
れ、ＰチャネルＭＯＳトランジスタが形成され、電源電
圧ＶＤＤがそのソース領域に供給される。

【００９７】また、ダミーセルＤＣ１において、図６の
右側端部において、Ｘ方向に延在する第３金属配線７ａ
ｂに対しては、第２ビアホール１０ｂが形成される。こ
の第２のビアホール１０ｂおよび第２ポリシリコンおよ
びコンタクトホールを介して、第３金属配線７ａｂが、
第１ポリシリコン配線６ｄｂに接続される。一方、図６
の左側において、第３金属配線７ａｂに対しては第２の
ビアホールは設けられない。

【００９８】一方、ダミーセルＤＣ０に対する第３金属
配線７ａａに対しては、その両端において第２のビアホ
ール１０ｃおよび１０ｄが形成される。第２ビアホール
１０ｄ、第２ポリシリコン配線、およびコンタクトホー
ルを介して、第３金属配線７ａａが、第２金属配線６ｂ
ａに接続される。

【００９９】この第３金属配線７ａａの左側部分におい
て形成される第２のビアホール１０ｃは、Ｙ方向に延在
する第２金属配線１５ｓに接続される。この第２金属配
線１５ｓは、コンタクトホールを介して第１ポリシリコ
ン配線６ｂａおよび６ｂｂに接続される。

【０１００】この第２金属配線１５ｓにより、ダミーセ
ルＤＣ０およびＤＣ１において、ダミービット線ＤＢＬ
に対するアクセストランジスタのゲートが共通に第３金
属配線７ａｂに結合されて、両者が、同時にオン状態と
なる。

【０１０１】活性領域３ａにおいて配置されるコンタク
トホール８ｅは、ダミーセルＤＣ１およびＤＣ０のアク
セストランジスタにより共有され、第２ビアホールを介
して、ダミービット線ＤＢＬに結合される。このＹ方向
に延在する活性領域３ａおよび３ｂに平行に上層に、接
地電圧ＧＮＤを伝達する第２金属配線が形成される。

【０１０２】図７は、図６に示すレイアウトの活性領域
から第２金属配線までのレイアウトを示す図である。こ
の図７に示すレイアウトを、図３に示す正規メモリセル
のレイアウトと比較した場合、活性領域２ｂと平行に、
さらに、第１金属配線５ｒが形成される構成が追加され
る。この第１金属配線５ｒは、コンタクトホール８ｃａ
および８ｃｂを介して、それぞれ、Ｘ方向に延在する第
１ポリシリコン配線６ａａおよび６ａｂに接続する。こ
の図７に示すダミーセルのレイアウトは、図３に示す正
規メモリセルのレイアウトと、第１金属配線５ｒを配設
する点を除いて同じである。

【０１０３】この図７に示すレイアウトにおいて、Ｘ方
向に延在する、第１ポリシリコン配線６ｂａおよび６ｂ
ｂは、ワード線ＷＬ０に接続され、第第１ポリシリコン
配線６ｄａおよび６ｄｂが、それぞれ、ワード線ＷＬ０
およびＷＬ１に接続される。

【０１０４】したがって、この図７において、ダミーセ
ルＤＣ０およびＤＣ１において、ダミービット線ＤＢＬ
（図７に示す）に対して配置されるアクセストランジス
タが、同時にワード線ＷＬ０の選択時に選択状態へ駆動
される。一方、補のダミービット線ＤＢＬＢ（図７に示
す）に対して設けられるダミーセルＤＣ０およびＤＣ１
のアクセストランジスタは、それぞれ、ワード線ＷＬ０
およびＷＬ１の選択時にオン状態となる。

【０１０５】図８は、図６に示すダミーセルのレイアウ
トの第１ビアホールから第３金属配線のレイアウトを示
す図である。この図８に示すレイアウトにおいて、第３
金属配線７ａａは、第２のビアホール１０ｃを介して第
２金属配線１５ｓに接続される。この第２金属配線１５
ｓは、Ｙ方向に延在し、ダミーセルＤＣ０およびＤＣ１
にそれぞれ配置される第１ビアホール９ｆａおよび９ｆ
ｂを介して、下層の第１金属配線に接続される。第２金
属配線１５ｓと第３金属配線７ａｂの交差部において
は、第２ビアホールは配置されない。第３金属配線７ａ
ｂは、第２ビアホール１０ｂおよび第１ビアホール９ｊ
ｂを介して第２金属配線に接続され、この第２金属配線
は、コンタクトホールを介して第１ポリシリコン配線に
接続される。第３金属配線７ａｂがワード線ＷＬ１を構
成する。

【０１０６】一方、Ｘ方向に延在する第３金属配線７ａ
ａは、その両端に配置される第２ビアホール１０ｃおよ
び１０ｄにより、それぞれ第２金属配線に接続される。
第２ビアホール１０ｄおよび第１ビアホール９ｊｂを介
して、第３金属配線７ａａが第２金属配線に接続され、
この第２金属配線が、第１ビアホール９ｊｂを介して下
層の第１ポリシリコン配線に接続される。

【０１０７】第２金属配線については、電源電圧ＶＤＤ
を伝達する電源線と、電源線の両側に配置されるダミー
ビット線ＤＢＬおよびＤＢＬＢと、これらのダミービッ
ト線ＤＢＬおよびＤＢＬＢの外側に配置される接地電圧
ＧＮＤを伝達する接地線が配置される。これらの第２金
属配線は、Ｙ方向に延在して配置される。

【０１０８】図９は、この発明の実施の形態１に従う半
導体記憶装置の全体の構成を概略的に示す図である。図
９において、半導体記憶装置は、正規メモリセルＭＣが
行列状に配列される正規メモリセルアレイ２０と、ダミ
ーセルＤＣが列方向に整列して配置されるダミーセル列
２１ａおよび２１ｂを含む。正規メモリセルアレイ２０
およびダミーセル列２１ａおよび２１ｂにおいては、正
規メモリセルＭＣおよびダミーセルＤＣは、行方向に関
して整列して配置される。正規メモリセルＭＣおよびダ
ミーセルＤＣの各行に対応してワード線ＷＬが配置され
る。図９においては、ワード線ＷＬ０−ＷＬ７を代表的
に示す。

【０１０９】ワード線ＷＬに対しては、正規メモリセル
およびダミーセルが接続される。正規ビット線ＢＬ、Ｂ
ＬＢに接続される正規メモリセルＭＣの数とダミービッ
ト線に接続するダミーセルＤＣの数は、同じである。し
たがって、アレイ構成が、変更されても、ダミーセルと
正規メモリセルとを行方向において整列させて配置して
おり、共通にワード線を配置することができ、ダミービ
ット線ＤＢＬの放電速度を常に正規ビット線よりも早く
することができ、確実に、ダミービット線の電位に従っ
て内部タイミングを設定することができる。

【０１１０】正規メモリセルＭＣの各列に対応して、正
規ビット線ＢＬおよびＢＬＢが配置される。ダミーセル
列２１ａおよび２１ｂそれぞれにおいては、ダミービッ
ト線ＤＢＬ０およびＤＢＬ１が配置される。正規メモリ
セルアレイ２０においては、正規ビット線ＢＬおよびＢ
ＬＢが対をなして配置される。一方、ダミーセル列２１
ａおよび２１ｂにおいては、ダミービット線ＤＢＬ０お
よびＤＢＬ１のみが用いられる。

【０１１１】これらのダミービット線ＤＢＬ０およびＤ
ＢＬ１それぞれに対応して、補のダミービット線ＤＢＬ
Ｂ０およびＤＢＬＢ１が配置される。しかしながら、こ
れらの補のダミービット線ＤＢＬＢ０およびＤＢＬＢ１
は、その電圧レベルは、プリチャージ電圧レベルであ
り、内部動作制御のためには用いられない。

【０１１２】ダミーセル列２１ａのダミーセルＤＣは、
偶数ワード線ＷＬ０、ＷＬ２が選択されたときに、ダミ
ービット線ＤＢＬ０を、２つのダミーセルＤＣにより放
電する。ダミーセル列２１ｂのダミーセルＤＣは、奇数
ワード線ＷＬ１、ＷＬ３、…が選択されたときに、列方
向において隣接する２つのダミーセルが選択されて、ダ
ミービット線ＤＢＬ１を放電する。

【０１１３】アレイ周辺回路としてさらに、ダミービッ
ト線ＤＢＬ０およびＤＢＬ１と正規ビット線ＢＬおよび
ＢＬＢを、活性化時、電源電圧レベルにプリチャージす
るためのプリチャージ回路２６が設けられる。このプリ
チャージ回路２６は、ダミービット線ＤＢＬ０、ＤＢＬ
１、正規ビット線ＢＬおよびＢＬＢそれぞれに対して配
置されるＰチャネルＭＯＳトランジスタ２６ａを含む。

【０１１４】このプリチャージ回路２６は、メモリセル
選択時においては、消費電流を低減するために、非活性
化される。

【０１１５】正規メモリセルアレイ２０に対して、列デ
コーダ２４からの列選択信号に従ってアドレス指定され
た列を内部データバス２７に接続するためのマルチプレ
クサ２５が設けられる。このマルチプレクサ２５は、正
規ビット線対それぞれに対応して配置される列選択ゲー
ト２５ａを含む。列選択ゲート２５ａは、列デコーダ２
４からの列選択信号に応答して選択的に導通する。

【０１１６】この半導体記憶装置は、さらに、クロック
信号ＣＬＫとアドレス信号と制御信号とを受け、内部ア
ドレス信号および動作タイミング信号を生成する制御回
路２２と、制御回路２２からの内部行アドレス信号とロ
ウ活性化信号とに従ってアドレス指定された行に対する
ワード線を選択状態へ駆動する行デコーダ２３と、ダミ
ービット線ＤＢＬ０およびＤＢＬ１の電位変化を検出す
る電位検出回路３１をを含む。この電位検出回路３１
は、一例として、ＮＡＮＤゲートで形成される。この電
位検出回路３１は、ダミービット線ＤＢＬ０およびＤＢ
Ｌ１の電位変化を検出することができればよく、別のゲ
ート回路で構成されてもよい。

【０１１７】電位検出回路３１からの出力信号（読出信
号）ＳＥに従って、制御回路２２が、読出動作タイミン
グおよびワード線非活性化タイミングを決定する。

【０１１８】内部データの書込／読出を実行するため
に、内部データＤＩに従って内部データバス２７を駆動
するライトドライバ２８と、制御回路２２の制御のもと
に選択的に活性化されて内部データバス２７に読出され
たデータを増幅するセンスアンプ３０が設けられる。こ
のセンスアンプ３０の活性化タイミングは、電位検出回
路３１の出力信号ＳＥにより決定される。内部データバ
ス２７は、相補データ信号線対で構成され、センスアン
プ３０は、活性化時、この相補データ信号線の電位を差
動的に増幅して、内部読出データを生成する。

【０１１９】図１０は、図９に示す半導体記憶装置のデ
ータ読出時の信号波形を示す図である。以下、図１０を
参照して図９に示す半導体記憶装置の動作について簡単
に説明する。

【０１２０】この半導体記憶装置は、クロック信号ＣＬ
Ｋに同期して与えられる制御信号にしたがって動作モー
ドが指定される。データアクセス指示が与えられる前に
おいては、プリチャージ回路２６が活性状態にあり、正
規ビット線ＢＬおよびＢＬＢとダミービット線ＤＢＬ０
およびＤＢＬ１は、電源電圧レベルにプリチャージされ
ている。すべてのワード線ＷＬ０−ＷＬ７は、非選択状
態であり、その電圧レベルはＬレベルである。また、ダ
ミービット線ＤＢＬ０およびＤＢＬ１の電圧レベルは、
Ｈレベルあるため、電圧検出回路３１の出力する読出信
号ＳＥはＬレベルである。

【０１２１】クロック信号ＣＬＫが立上がり、そのとき
の制御信号により読出動作が指定された状態を考える。
アクセス指示により、制御回路２２の制御により、プリ
チャージ回路２６が非活性化される。これと並行して、
行デコーダ２３および列デコーダ２４へ、内部行アドレ
ス信号および内部列アドレス信号がそれぞれ与えられ、
行デコーダ２３が、アドレス指定された行に対応するワ
ード線を選択状態へ駆動し、また列デコーダ２４が、ア
ドレス指定される列を選択する列選択信号を生成する。

【０１２２】この行デコーダ２３からの行選択信号に従
ってアドレス指定された行に対するワード線の電圧レベ
ルがＬレベルからＨレベルに立上がり、この選択ワード
線に接続される正規メモリセルのデータが対応の正規ビ
ット線ＢＬおよびＢＬＢに伝達される。また、列デコー
ダ２４からの列選択信号に従ってマルチプレクサ２５に
おいて、アドレス指定された列に対応する列選択ゲート
２５ａが導通し、選択列に対応する正規ビット線ＢＬお
よびＢＬＢが、内部データバス２７に結合される。

【０１２３】ダミーセル列２１ａおよび２１ｂにおいて
は、選択ワード線に応じて、ダミービット線ＤＢＬ０お
よびＤＢＬ１の一方に、ダミーセルの記憶ノードが接続
される。今、ワード線ＷＬ０が選択された状態を考え
る。この選択ワード線ＷＬ０に接続される正規メモリセ
ルＭＣのデータが、正規ビット線ＢＬおよびＢＬＢに読
出される。この場合、メモリセルの記憶データにしたが
って、正規ビット線ＢＬおよびＢＬＢの一方の電位が、
徐々に低下する。

【０１２４】この正規メモリセルのデータ読出と同じタ
イミングで、ワード線ＷＬ０に接続されるダミーセルＤ
Ｃにより、ダミービット線ＤＢＬ０が放電される。この
ダミービット線ＤＢＬ０の電位変化速度は、２ビットの
ダミーセルで放電が行なわれるため、正規ビット線ＢＬ
またはＢＬＢの電位変化速度よりも速い。ダミーセル列
２１ｂにおいてダミーセルＤＣはすべて非選択状態であ
るため、ダミービット線ＤＢＬ１は、プリチャージ電圧
レベルを維持する。

【０１２５】このダミービット線ＤＢＬ０の電圧レベル
が、電圧検出回路３１の入力論理しきい値電圧以下に低
下すると、電圧検出回路３１の出力する読出信号ＳＥが
ＬレベルからＨレベルに変化する。

【０１２６】制御回路２２は、この読出信号ＳＥの立上
がりに応答してセンスアンプ３０を活性化する。センス
アンプ３０は、活性化されると、内部データバス２７に
入力されたデータを差動的に増幅して、読出データＤＯ
を生成する。

【０１２７】また、この読出信号ＳＥの立上がりに応答
して、制御回路２２は、選択状態のワード線ＷＬ０を非
選択状態へ駆動し、またプリチャージ回路２６を活性化
して、ダミービット線ＤＢＬ０、ＤＢＬ１および正規ビ
ット線ＢＬおよびＢＬＢを、再び電源電圧レベルにプリ
チャージする。このプリチャージ動作時においては、列
デコーダも非活性化され、マルチプレクサ２５は非導通
状態に設定される。

【０１２８】奇数ワード線ＷＬ１が選択された場合に
は、ワード線ＷＬ１に接続される正規メモリセルＭＣの
データが、ビット線ＢＬおよびＢＬＢの対に読出され
て、対をなすビット線ＢＬおよびＢＬＢの一方のビット
線の電位が、徐々に低下する。同じタイミングで、この
ワード線ＷＬ１に接続されるダミーセルＤＣが選択状態
へ駆動され、選択ダミーセルにより、ダミービット線Ｄ
ＢＬ１の電位が低下する。この場合においても、ダミー
ビット線ＤＢＬ１の電位低下速度は、正規ビット線ＢＬ
またはＢＬＢの電位低下速度よりも速い。

【０１２９】このダミービット線ＤＢＬ１の電圧レベル
が、電圧検出回路３１の入力論理しきい値電圧よりも低
くなると、電圧検出回路３１の出力する読出信号がＨレ
ベルとなる。以降、先のワード線ＷＬ０の選択時と同様
の制御を制御回路２２がこの読出信号ＳＥの立上がりに
応答して実行する。すなわち、読出信号ＳＥの立上がり
に応答してセンスアンプ３０を活性化し、選択列のビッ
ト線ＢＬおよびＢＬＢから内部データバス２７に読出さ
れたデータをセンスして、内部読出データＤ０を確定さ
せる。

【０１３０】また、この読出信号ＳＥに応答して選択状
態のワード線ＷＬ１を非選択状態へ駆動し、またプリチ
ャージ回路２６を活性化する。また、マルチプレクサ２
５を非活性化する。

【０１３１】したがって、偶数ワード線が選択された場
合には、ダミーセル列２１ａのダミーセルが選択され
て、ダミービット線ＤＢＬ０の放電により、読出信号Ｓ
Ｅが活性化される。一方、奇数ワード線が選択された場
合には、ダミーセル列２１ｂのダミーセルにより、ダミ
ービット線ＤＢＬ１が放電されて、読出信号ＳＥが活性
化される。ダミービット線ＤＢＬ０およびＤＢＬ１の放
電開始タイミングは、ワード線の選択タイミングにより
決定され、正規ビット線の放電開始タイミングと同じで
ある。また、このダミービット線ＤＢＬ０およびＤＢＬ
１の電位変化速度は、正規ビット線よりも速いため、読
出信号ＳＥの活性化タイミングとセンスアンプ活性化信
号の活性化タイミングの差を十分に大きくすることがで
き、センスアンプ３０の活性化タイミングを容易に最適
化することができる。また、選択ワード線の選択状態に
ある期間を短くすることができ、応じて、正規ビット線
の放電期間を短くすることができ、消費電流を低減する
ことができる。

【０１３２】また、ダミービット線は、２つのダミーセ
ルで駆動されるため、ダミーセルのトランジスタ特性が
ばらつく場合においても、これらの２つのダミーセルの
トランジスタ特性を平均化することができ、応じて、こ
のトランジスタ特性のばらつきの度合いを低減でき、動
作マージンを改善することができる。

【０１３３】図１１は、図９に示す制御回路２２の構成
を概略的に示す図である。図１１において、制御回路２
２は、クロック信号ＣＬＫと制御信号ＣＴＬとに従って
指定された動作モードを検出する動作モード検出回路３
５と、動作モード検出回路３５からのアクセス指示信号
に従ってデコーダイネーブル信号ＡＤＥを活性化するデ
コーダ制御回路３６と、この動作モード検出回路３５か
らの動作モード指示信号に従ってプリチャージ指示信号
／ＰＲＧを非活性化するプリチャージ制御回路３７と、
読出信号ＳＥの立上がりに応答してセンスアンプ活性化
信号ＳＡＥを所定期間活性状態に駆動するセンス制御回
路３８を含む。

【０１３４】デコーダイネーブル信号ＡＤＥが、行デコ
ーダ２３および列デコーダ２４の活性化期間を決定す
る。プリチャージ指示信号／ＰＲＧにより、図９に示す
プリチャージ回路２６の活性／非活性が決定される。セ
ンスアンプ活性化信号ＳＡＥにより、センスアンプ３０
の活性化期間が決定される。

【０１３５】センス制御回路３８は、この読出信号ＳＥ
の立上がりに応答して所定のタイミングでセンスアンプ
活性化期間ＳＡＥを活性化し、所定時間経過後に、この
センスアンプ活性化信号ＳＡＥを非活性化する。

【０１３６】デコーダ制御回路３６は、センスアンプ活
性化信号ＳＡＥが活性化されると、所定期間経過後に、
デコーダイネーブル信号ＡＤＥを非活性化し、選択ワー
ド線を非選択状態へ駆動させ、またマルチプレクサ２５
を非導通とし、正規ビット線と内部データバス２７とを
分離する。

【０１３７】プリチャージ制御回路３７も、同様、この
センスアンプ活性化信号ＳＡＥの活性化に応答して所定
時間経過後に、プリチャージ指示信号／ＰＲＧを活性化
し、ダミービット線および正規ビット線をプリチャージ
する。

【０１３８】なお、上述の説明においては、データ読出
時において、ダミービット線ＤＢＬ０、ＤＢＬ１および
正規ビット線ＢＬおよびＢＬＢに対するプリチャージを
禁止している。しかしながら、データ書込時に対しての
み、このプリチャージ回路２６を非活性化し、データ読
出時において、プリチャージ回路２６が活性状態に維持
されていてもよい。

【０１３９】また、データ書込時においてはライトドラ
イバ２８が、活性化されて、選択列の正規ビット線を書
込データにしたがって駆動する。この場合、プリチャー
ジ回路２６は非活性化されて正規ビット線の放電は停止
される。ライトドライバ２８の活性化タイミングは、ワ
ード線およびビット線が選択された後の適当なタイミン
グであればよい。したがって、ライトドライバ２８の駆
動のために、ダミービット線の電位を検出する必要はな
い。

【０１４０】また、ダミーメモリセルと正規メモリセル
のレイアウトは、ともに、金属配線およびビアホールの
配置が異なるだけであり、ゲートの形状および活性領域
の形状は、ダミーセルおよび正規メモリセルで同じであ
る。ダミービット線に接続されるダミーセルの数と正規
ビット線に接続される正規メモリセルの数は同じであ
り、したがって、ダミービット線の寄生容量を正規ビッ
ト線の寄生容量と同じとすることができ、正確に、ダミ
ービット線を、正規ビット線よりも高速でその電位を変
化させることができる。

【０１４１】また、ダミーセルおよび正規メモリセルの
ゲートおよび活性領域の形状が同じであるため、これら
のダミーセルおよび正規セルのトランジスタの特性を同
一とすることができ、トランジスタ特性のばらつきが小
さく、タイミング調整を容易に行なうことができる。ま
た、しきい値電圧およびチャネル長とチャネル幅の比な
どのばらつきに対しても、ダミーセルおよび正規メモリ
セルに対して同じばらつきを生じさせることができ、こ
れらのプロセスパラメータのばらつきに対するマージン
を大きくすることができ、正確に、読出信号を生成して
最適なタイミングでセンスアンプの活性化を行なうこと
ができる。

【０１４２】［実施の形態２］図１２は、この発明の実
施の形態２に従う半導体記憶装置の全体の構成を概略的
に示す図である。図１２においては、正規メモリセルア
レイ２０の両側にダミーセル列２１ｃおよび２１ｄが配
置される。ダミーセル列２１ｃは、行デコーダ２３に隣
接して配置され、ダミーセル列２１ｄは、この行デコー
ダ２３から遠い正規メモリセルアレイ２０の端部に配置
される。

【０１４３】アレイ周辺部に、制御回路２２および周辺
回路４０が配置される。周辺回路４０は、図９に示すプ
リチャージ回路２６、マルチプレクサ２５、列デコーダ
２４、センスアンプ３０、ライトドライバ２８、および
電圧検出回路３１を含む。

【０１４４】図１２に示す構成においては、電圧検出回
路３１は、正規メモリセルアレイ２０の行方向について
の両端に配置されるダミーセル列２１ｃおよび２１ｄに
設けられたダミービット線の電圧レベルを検出する。

【０１４５】このダミーセル列２１ｃおよび２１ｄに配
置されるダミーセルＤＣのレイアウトは、先の図６から
図８に示すレイアウトと同じである。メモリセルの配置
時においては、このレイアウトパターンは、メモリセル
を単位として、行方向および列方向に鏡映対称に配置さ
れる。したがって、正規メモリセルアレイ２０の内部に
ダミーセル列を配置した場合、以下の問題が生じる。

【０１４６】図１３は、ダミーセル２ビットのアクセス
トランジスタのゲートのレイアウトを概略的に示す図で
ある。第３金属配線７ｍおよび７ｎがＸ方向に直線的に
延在して配置される。この第３金属配線７ｍは、第２ビ
アホール４２を介して、Ｙ方向に延在する第２金属配線
６に接続される。この第２金属配線６は、接続部４１ｍ
および４１ｎにより、第１ポリシリコン配線５ｍおよび
５ｎにそれぞれ電気的に接続される。第２金属配線６
は、第３金属配線７ｍとは交差するだけであり、電気的
には接続されない。

【０１４７】メモリセルのレイアウトにおいては、この
ダミーセルレイアウトにおいて第２金属配線６を、隣接
セルで共有するように、鏡映対称に、列方向にメモリセ
ルレイアウトが配置される。ダミーセルのアクセストラ
ンジスタのゲートとして、第１ポリシリコン配線５ｍお
よび５ｎを利用した場合、これらの第１ポリシリコン配
線５ｍおよび５ｎは、第２金属配線６により相互接続さ
れており、第３金属配線７ｎにより形成されるワード線
が選択された場合には、この第１ポリシリコン配線５ｍ
および５ｎに選択電圧が伝達される。

【０１４８】この場合、ダミーセルにＸ方向において隣
接するメモリセルにおいても、２ビットのメモリセルが
同時に選択される。したがって、このダミーセルにおい
てＸ方向に隣接するセルは、冗長セルとして、配置し、
正規メモリセルとして利用することができなくなる。し
たがって、正規メモリセルアレイ２０内において、ダミ
ーセルおよび正規メモリセルとして利用できない冗長セ
ルが配置されることになり、正規メモリセルアレイ２０
の面積が増加する。

【０１４９】したがって、図１２に示すように正規メモ
リセルアレイ２０のＸ方向についての両側に、ダミーセ
ル列２１ｃおよび２１ｄを配置することにより、このダ
ミーセルに対してＸ方向に隣接する冗長セルを配置する
必要がなく、ダミーセルおよび正規メモリセルを含むメ
モリセルアレイの面積の増大を抑制することができる。

【０１５０】［実施の形態３］図１４は、この発明の実
施の形態３に従う半導体記憶装置の全体の構成を概略的
に示す図である。この図１４に示す構成においては、ダ
ミーセル列２１ｅおよび２１ｆは、行デコーダ２３に近
い端部に、正規メモリセルアレイ２０に隣接して配置さ
れる。この図１４に示す半導体記憶装置の他の構成は、
図１２に示す構成と同じであり、対応する部分には同一
参照番号を付し、その詳細説明は省略する。

【０１５１】図１５に示すように、行デコーダ２３は、
正規メモリセルアレイの一方端に配置され、偶数ワード
線ＷＬｅおよび奇数ワード線ＷＬｏを、メモリセルアレ
イの一方端から選択状態へ駆動する。これらのワード線
ＷＬｅおよびＷＬｏには、配線抵抗ＺｅおよびＺｏがそ
れぞれ存在する。したがって、行デコーダ２３からのワ
ード線選択信号が選択ワード線に伝達された場合、この
配線抵抗により、信号伝搬遅延が生じる。

【０１５２】しかしながら、ダミーセルＤＭＣを、行デ
コーダ２３に近いメモリセルアレイの端部に配置するこ
とにより、このダミービット線ＤＢＬ０およびＤＢＬ１
に現われる電位変化の開始タイミングは、偶数ワード線
ＷＬｅおよび奇数ワード線ＷＬｏいずれが選択されても
同じである。したがって、電圧検出回路３１において読
出信号ＳＥを活性化するタイミングは、ダミービット線
ＤＢＬ０およびＤＢＬ１のいずれが放電されても同じタ
イミングとすることができ、ワード線駆動信号伝搬遅延
の影響を受けることなく正確に、読出信号を早いタイミ
ングで活性化することができる。

【０１５３】また、行デコーダ２３に近接して、ダミー
ビット線ＤＢＬ０およびＤＢＬ１を配置することによ
り、ワード線ＷＬｅまたはＷＬｏ選択時において最も早
いタイミングで、これらのダミービット線ＤＢＬ０また
はＤＢＬ１にダミーセルＤＭＣの記憶ノードを接続して
ダミーセルドライバトランジスタでこれらのダミービッ
ト線ＤＢＬ０またはＤＢＬ１を駆動することができる。
したがって、最も早いタイミングで、読出信号ＳＥを活
性化することができ、センスアンプの活性化に対し十分
にタイミングマージンをとることができ、最適タイミン
グでセンスアンプを活性化することができる。

【０１５４】また、メモリセルアレイの行デコーダ２３
に近い端部においてダミーセル列２１ｅおよび２１ｆを
配置することにより、以下の構成を利用することによ
り、冗長セル列を配置する必要がなくなり、アレイ面積
の増大を抑制することができる。すなわち、偶数ワード
線ＷＬｅに接続するダミーセルＤＭＣにおいて、ワード
線を共有する部分が共通接続されている場合、その共通
接続されるワード線部分はダミービット線ＤＢＬ０に接
続される。一方、奇数ワード線ＷＬｏに接続されるダミ
ーセルＤＭＣの共通ワード線を有する部分はダミービッ
ト線ＤＢＬ１に接続される。したがって、ダミーセル列
境界部に配置されるワード線を共有するドライバトラン
ジスタとして、補のダミービット線ＤＢＬＢ０に接続す
るドライバトランジスタまたはダミービット線ＤＢＬ１
に接続するドライバトランジスタに設定する。

【０１５５】すなわち、ダミーセル列境界部において、
補のダミービット線ＤＢＬＢ０に接続するアクセストラ
ンジスタとダミービット線ＤＢＬ１に接続されるアクセ
ストランジスタとを鏡映的なレイアウトに配置する。補
のダミービット線ＤＢＬＢ０およびＤＢＬＢ１は電圧検
出には用いないため、また、電源電圧レベルに維持され
るため、２ビットのダミーセルが同時に補のダミービッ
ト線に接続されても、電圧検出動作には何ら影響を及ぼ
さない。したがって、レイアウトを何ら変更することな
く、ダミーセル列を２列配置するだけで、正規メモリセ
ルアレイにおける正規メモリセルのレイアウトに影響を
及ぼすことなくダミーセルを配置することができる。

【０１５６】以上のように、この発明の実施の形態３に
従えば、メモリセルアレイの行デコーダに近い端部にダ
ミーセル列を配置しており、選択ワード線の位置にかか
わらず、高速で読出信号を活性化することができ、セン
スアンプの活性化に対するタイミングマージンを改善す
ることができる。

【０１５７】また、ダミーセル列を隣接して行デコーダ
に近いメモリセルアレイ端部に配置しており、早いタイ
ミングでダミービット線電位を変化させて読出信号を確
定状態へ駆動することができ、センスアンプ活性化に対
するマージンを大きくすることができ、センスアンプを
最適なタイミングで活性化させることができる。

【０１５８】また、１つのワード線に２ビットのダミー
セルを接続する部分を、ダミーセル間で共有することに
より、冗長セル列を配置する必要がなく、メモリセルア
レイの面積増大を抑制することができる。

【０１５９】［実施の形態４］図１６は、この発明の実
施の形態４に従う半導体記憶装置のダミーセルの配置を
示す図である。図１６においては、４行１列に配置され
るダミーセルＤＣａ−ＤＣｄを代表的に示す。ダミーセ
ルＤＣａ−Ｄｃｄそれぞれに対応して、ワード線ＷＬａ
−ＷＬｄが配置される。ダミーセルＤＣａ−ＤＣｄのア
クセストランジスタＱＡａ−ＱＡｄは、共通にワード線
ＷＬａにそれぞれのゲートが接続される。ダミーセルＤ
Ｃａ−ＤＣｄは、それぞれ、ダミービット線ＤＢＬに、
選択時、Ｌレベルデータを伝達するように、内部の記憶
ノードＤＮＤａ−ＤＮＤｄの各々は、電源電圧レベルに
固定される。

【０１６０】ダミーセルＤＣａ−ＤＣｄの他方のアクセ
ストランジスタＱＢａ−ＱＢｄは、それぞれのゲート
が、対応のワード線ＷＬａ−ＷＬｂに結合され、選択
時、補のダミービット線ＤＢＬＢに、Ｈレベルデータを
出力する。

【０１６１】ダミーセルＤＣａ−ＤＣｄのそれぞれの電
気的な回路構成は、実施の形態１のダミーセルの電気的
な回路構成と同じである。

【０１６２】この図１６に示す構成においては、ワード
線ＷＬａが選択されると、４つのダミーセルＤＣａ−Ｄ
ＣｄのアクセストランジスタＱＡａ−ＱＡｄが同時にオ
ン状態となり、ダミービット線ＤＢＬが、４ビットのダ
ミーセルＤＣａ−ＤＣｄにより放電される。したがっ
て、ダミービット線ＤＢＬの電圧低下速度をより高速化
することができ、早いタイミングで読出信号を活性化す
ることができる。補のダミービット線ＤＢＬＢは、Ｈレ
ベルを維持する。

【０１６３】図１７は、この発明の実施の形態４に従う
半導体記憶装置の全体の構成を概略的に示す図である。
図１７において、それぞれにおいてダミーセルＤＣが列
方向に整列して配置されるダミーセル列５０ａ−５０ｂ
と、正規メモリセルＭＣが行列状に配列される正規メモ
リセルアレイ２０を含む。ダミーセルＤＣおよび正規メ
モリセルＭＣは、行方向に関して整列して配置される。
ダミーセルＤＣおよび正規メモリセルＭＣの各行に対応
してワード線ＷＬが配置される。図１７において、８本
のワード線ＷＬ０−ＷＬ７を代表的に示す。

【０１６４】ダミーセル列５０ａ−５０ｃそれぞれに対
応して、ダミービット線ＤＢＬａ−ＤＢＬｂが配置され
る。ダミーセル列５０ａにおいては、ワード線ＷＬ０ま
たはＷＬ４が選択されたときに、４ビットのダミーセル
ＤＣが同時に選択されて、ダミービット線ＤＢＬａを放
電する。ダミーセル列５０ｂについては、ワード線ＷＬ
１またはＷＬ５が選択されたときに、４ビットのダミー
セルＤＣが同時に選択されて、ダミービット線ＤＢＬｂ
を放電する。ダミーセル列５０ｃについては、ワード線
ＷＬ２またはＷＬ６が選択されたときに、４ビットのダ
ミーセルＤＣが同時に選択されて、ダミービット線ＤＢ
Ｌｃを放電する。ダミーセル列５０ｄにおいては、ワー
ド線ＷＬ３またはＷＬ７が選択されたとき、４ビットの
ダミーセルＤＣが同時に選択されて、ダミービット線Ｄ
ＢＬｄを放電する。

【０１６５】これらのダミービット線ＤＢＬａ−ＤＢＬ
ｄに対し、電圧検出回路５２が設けられる。この電圧検
出回路５２は、ダミービット線ＤＢＬａ−ＤＢＬｄのい
ずれかの電圧レベルがその入力論理しきい値電圧よりも
低くなったときに、読出信号ＳＥをＨレベルに立上げ
る。

【０１６６】ダミービット線ＤＢＬａ−ＤＢＬｄおよび
正規メモリセルアレイ２０の正規ビット線ＢＬおよびＢ
ＬＢを、スタンバイ状態時、電源電圧レベルにプリチャ
ージするためのプリチャージ回路２６が設けられる。こ
の図１７に示す周辺回路の構成は、図９に示す半導体記
憶装置の周辺回路の構成と同じであり、対応する部分に
は同一参照番号を付し、その詳細説明は省略する。

【０１６７】図１６および図１７に示す構成において、
データ読出時の制御回路２２の動作は、先の実施の形態
１の制御回路２２の動作と同じである。ワード線ＷＬが
選択された場合には、このワード線ＷＬに接続される正
規メモリセルＭＣのデータが対応の正規ビット線ＢＬお
よびＢＬＢに読出される。このときには、プリチャージ
回路２６がプリチャージ動作を停止している。

【０１６８】この正規メモリセルＭＣによる正規ビット
線ＢＬおよびＢＬＢの駆動と同じタイミングで、ダミー
セルＤＣも選択状態へ駆動され、ダミービット線ＤＢＬ
ａ−ＤＢＬｄのいずれかが放電される。正規ビット線Ｂ
ＬまたはＢＬＢは、１ビットの正規メモリセルＭＣで放
電され、一方、ダミービット線ＤＢＬａ−ＤＢＬｄのい
ずれかは、４ビットダミーセルＤＣで放電される。した
がって、ダミービット線ＤＢＬａ−ＤＢＬｄの電圧低下
速度は、正規ビット線ＢＬまたはＢＬＢの電圧低下速度
よりもより高速であり、早いタイミングで、読出信号Ｓ
Ｅを電圧検出回路５２により立上げることができる。

【０１６９】したがって、センスアンプ３０に対するセ
ンスアンプ活性化信号ＳＡＥの活性化タイミングに対し
て、十分余裕を持って読出信号ＳＥを立上げることがで
き、センスアンプ３０の活性化タイミングをより最適化
しやすくなる。

【０１７０】また、同様に、読出信号ＳＥの活性化に応
答して、選択ワード線を非選択状態へ駆動するため、同
様、選択ワード線の非活性化タイミングを最適化するこ
とができ、正規ビット線ＢＬおよびＢＬＢの放電時間を
短縮することができ、電力消費を低減することができ
る。また、正規ビット線ＢＬおよびＢＬＢの電圧低下量
を低減することにより、プリチャージ回路２６の活性時
における正規ビット線の電圧リカバリを高速で行なうこ
とができる。

【０１７１】また、ダミービット線ＤＢＬａ−ＤＢＬｄ
は、それぞれ、４ビットのダミーセルＤＣにより駆動さ
れるため、この４ビットのダミーセルのトランジスタ特
性がばらつく場合においても、同時に選択される４ビッ
トのダミーセルＤＣによりそのばらつきを平均化するこ
とができ、応じてばらつきの度合いを低減することがで
きる。したがって、読出信号ＳＥの立上がりタイミング
に対するダミーセルのトランジスタ特性のばらつきの影
響を低減することができ、動作マージンを改善すること
ができる。

【０１７２】［実施の形態５］図１８は、この発明の実
施の形態５に従う４ビットのダミーセルのレイアウトを
概略的に示す図である。この図１８に示すダミーセルＤ
Ｃａ−ＤＣｄの実質的なレイアウトは、先の図６に示す
２ビットのダミーセルのレイアウトと同じである。ダミ
ーセルＤＣａ−ＤＣｄそれぞれに対応して、Ｘ方向に沿
って第３金属配線５８ａ−５８ｄが配設される。第３金
属配線５２ａは、第２ビアホール５４を介してＹ方向に
延在する第２金属配線５５に接続される。

【０１７３】この第２金属配線５５は、コンタクトホー
ル５６ａ−５６ｄを介して、Ｙ方向に延在する、第１ポ
リシリコン配線５７ａ−５７ｄにそれぞれ接続される。
この第ポリシリコン配線５７ａ−５７は、ダミービット
線ＤＢＬに接続するアクセストランジスタのゲートを構
成する。

【０１７４】第２金属配線５５と第３金属配線５８ｂ−
５８ｄの交差部においては、ビアホールは設けられてい
ない。したがって、この第３金属配線５８ａ上に伝達さ
れるワード線選択信号に従って、ダミーセルＤＣａ−Ｄ
Ｃｄのダミービット線ＤＢＬに接続するアクセストラン
ジスタが同時に、オン状態となる。

【０１７５】第３金属配線５２ａ−５２ｄは、それぞ
れ、他方端において、第２ビアホール５８ａ−５８ｄお
よびコンタクトホールを介して、それぞれ、第１ポリシ
リコン配線５９ａ−５９ｄにそれぞれ接続される。これ
らの第ポリシリコン配線５９ａ−５９ｄは補のダミービ
ット線ＤＢＬＢに接続されるアクセストランジスタを構
成する。したがって、補のダミービット線ＺＤＢＬに接
続するアクセストランジスタは、これらの第３金属配線
５８ａ−５８ｄ上に伝達されるワード線選択信号に従っ
て個々にオン状態となる。

【０１７６】この図１８に示すダミーセルＤＣａ−ＤＣ
ｄの個々のレイアウトは、図２に示す正規メモリセルの
レイアウトと同じである。したがって、ダミービット線
および正規ビット線に接続されるダミーセルおよび正規
メモリセルの数が同じであり、ダミービット線ＤＢＬと
正規ビット線ＢＬおよびＺＢＬＢの負荷を同じとするこ
とができる。これにより、確実に、ダミービット線の電
圧変化速度を、正規ビット線の電圧変化速度よりも大き
くすることができる。また、正規ビット線ＢＬおよびＺ
ＢＬの電圧低下速度に対する、ダミービット線ＤＢＬの
電圧低下速度を容易に予測することができ、読出信号Ｓ
Ｅの立上がりタイミングを予測でき、この読出信号に従
ったセンスアンプの活性化およびワード線の非選択駆動
タイミングを容易に調整することができる。

【０１７７】図１９は、この図１８に示すレイアウトの
第１金属配線までのレイアウトを示す図である。この図
１９に示すように、ダミーセルＤＣａ−ＤＣｄそれぞれ
において、接続部５６ａ−５６ｄにより、ワード線を構
成する第１ポリシリコン配線５７ａ−５７ｄが接続され
る。これらの接続部５６ａ−５６ｄは、上層のビアホー
ルを介して第２金属配線に接続される。

【０１７８】また、第１ポリシリコン配線５９ａ−５９
ｄは、それぞれ、接続部を介して図１８に示す第３金属
配線５２ａ−５２ｄに接続されて、それぞれワード線Ｗ
Ｌａ−ＷＬｄに接続される。

【０１７９】これらのダミーセルＤＣａ−ＤＣｄにおい
ては、また、内部記憶ノードを電源電圧レベルに固定す
るために、活性領域６２ｄおよび６２ｅそれぞれと平行
に第１金属配線６３ａおよび６３ｂが形成され、第１金
属配線および第１ビアホールを介して電源線に接続さ
れ、Ｌレベルデータを記憶する記憶ノードに対して配置
される負荷トランジスタおよびドライバトランジスタの
ゲートへ電源電圧を供給する。

【０１８０】Ｎウェル領域１において、活性領域６２ａ
−６２ｅが形成され、それぞれ、ＰチャネルＭＯＳトラ
ンジスタが形成される。これらの活性領域６２ａ−６２
ｅは、それぞれ列方向において隣接するダミーセルによ
り共有される。アクセストランジスタおよびドライバト
ランジスタを形成するために、Ｙ方向に延在して活性領
域６０ａおよび６０ｂが形成される。

【０１８１】この図１９に示す第１金属配線までのレイ
アウトは、先の図３に示す正規メモリセルのレイアウト
と全く同じである。したがって、この負荷トランジスタ
およびドライバトランジスタおよびアクセストランジス
タのゲートおよび活性領域の形状を、正規メモリセルの
それらと一致させることができ、ダミーセルおよび正規
メモリセルのトランジスタの特性を一致させることがで
きる。したがって、トランジスタのしきい値電圧および
チャネル幅とチャネル長の比などの製造パラメータがば
らついても、正規メモリセルおよびダミーセルのトラン
ジスタ特性のばらつきを同じ方向に変化させることがで
き、製造パラメータのばらつきに対しても、マージンを
大きくすることができる。

【０１８２】図２０は、この図１８に示すダミーセルの
第１ビアホールから第３金属配線のレイアウトを示す図
である。この図２０に示すように、ダミーセルＤＣａ−
ＤＣｄにそれぞれ対応して、Ｘ方向に延在する第３金属
配線５２ａ−５２ｄが配設される。その第３金属配線５
２ａ−５２ｄと交差するように、Ｙ方向に延在して、第
２金属配線５５が配設される。この第２金属配線５５
は、接続部５６ａ−５６ｄに形成される第１ビアホール
を介して図１９に示す第１ポリシリコン配線５７ａ−５
７ｄに電気的に接続される。この第２金属配線５５と第
３金属配線５２ｂ−５２ｄの交差部には、第２ビアホー
ルは形成されない。第２金属配線５５は、第２ビアホー
ル５４を介して第３金属配線５２ａに接続される。

【０１８３】これらの第３金属配線５２ａ−５２ｄは、
また第２ビアホール５８ａ−５８ｄをそれぞれ介して、
ダミーセルＤＣａ−ＤＣｄの補のダミービット線に接続
するアクセストランジスタのゲートを構成する第１ポリ
シリコン配線５９ａ−５９ｄ（図１８、図１９参照）に
接続される。

【０１８４】したがって、この図２０に示すレイアウト
においては、単に、第２金属配線５５が、４ビットのダ
ミーセルＤＣａ−ＤＣｄに共通に配設され、これらが接
続部５ａ−５６ｄにより、ダミービット線ＤＢＬに接続
するアクセストランジスタのゲートに接続される点が異
なる。したがって、ビアホールの位置を変更するだけ
で、容易に、正規メモリセルと同一レイアウトでダミー
セルを配置して４ビットのダミーセルを同時に選択する
ことができる。

【０１８５】なお、図２０においてＹ方向に延在する第
２金属配線は、接地電圧を伝達する接地線、ダミービッ
ト線ＤＢＬ、電源電圧ＶＤＤを伝達する電源線、補のダ
ミービット線ＤＢＬＢ、および接地電圧ＧＮＤを伝達す
る接地線を、それぞれ構成する。

【０１８６】なお、この図１８から図２０に示すダミー
セルのレイアウトにおいて、Ｘ方向において隣接するダ
ミーセルは、この図２０に示すレイアウトと鏡映対称な
レイアウトを有する。このビアホールおよびコンタクト
ホールをＸ方向において隣接するダミーセルで共有する
場合、以下のレイアウトが利用されてもよい。すなわ
ち、図２０に示すレイアウトにおいて、ワード線ＷＬｂ
に対する第２ビアホール５８ｂにより、第２金属配線
を、この４ビットのダミーセルに共通に接続する。この
場合、ワード線ＷＬｂが選択されたときに、補のダミー
ビット線ＤＢＬＢに、同時に４ビットのダミーセルが接
続される。しかしながら、ダミービット線ＤＢＬＢは、
電圧検出には用いられないため、特に問題は生じない。
これにより、冗長セル列を配置することなく、高密度
で、ダミーセルを４列配置することができる。

【０１８７】以上のように、この発明の実施の形態５に
従えば、ダミーセルを、正規メモリセルと同一のレイア
ウトで構成し、単に第２金属配線のレイアウトを変更し
かつ第２ビアホールの位置を変更するだけで、４ビット
のダミーセルを共通のワード線に接続している。これに
より、正規メモリセルおよびダミーセルをトランジスタ
特性を容易に同一とすることができ、タイミング設計が
容易となる。

【０１８８】［実施の形態６］図２１は、この発明の実
施の形態６に従う半導体記憶装置の全体の構成を概略的
に示す図である。図２１において、この半導体記憶装置
は、各々が、行列状に配列される正規メモリセルを有す
る正規サブメモリセルアレイ７０ａおよび７０ｂと、こ
れらの正規サブメモリセルアレイ７０ａおよび７０ｂの
間に配置される行デコーダ７２を含む。行デコーダ７２
は、正規サブメモリセルアレイ７０ａおよび７０ｂにお
いて同時に、ワード線を選択状態へ駆動してもよい。こ
の場合、ダミーセル列７１ａ−７１ｄそれぞれにおい
て、ワード線選択時において４ビットのダミーセルが同
時に選択される。

【０１８９】これに代えて、行デコーダ７２は、またア
レイ選択信号に従って、正規サブメモリセルアレイ７０
ａおよび７０ｂの一方においてワード線を選択するよう
に構成されてもよい。すなわち、ワード線を駆動するワ
ード線ドライブ回路に対しアレイ選択信号を与え、選択
された正規サブメモリセルアレイに対して設けられるワ
ード線ドライブ回路のみを活性化する。この場合、行ア
ドレス信号をデコードする行デコード回路は、正規サブ
メモリセルアレイ７０ａおよび７０ｂに対して共通に設
けられてデコード動作を行なう。この構成の場合、ダミ
ーセル列７１ａ−７１ｄそれぞれにおいて、対応のワー
ド線の選択時に２ビットのダミーセルが同時に選択され
る。

【０１９０】正規サブメモリセルアレイ７０ａのＸ方向
についての両側にダミーセル列７１ａおよび７１ｂが対
向して配置され、また正規サブメモリセルアレイ７０ｂ
のＸ方向の両側に、ダミーセル列７１ｃおよび７１ｄが
対向して配置される。これらのダミーセル列７１ａ−７
１ｄは、図１７に示すダミーセル列５０ａ−５０ｄに対
応する。

【０１９１】正規サブメモリセルアレイ７０ａに対して
は、周辺回路７６ａが設けられ、正規サブメモリセルア
レイ７０ｂに対応して、周辺回路７６ｂが配置される。
これらの周辺回路７６ａおよび７６ｂの各々は、列デコ
ーダ、プリチャージ回路、センスアンプおよびライトド
ライバを含む。これらの周辺回路７６ａおよび７６ｂの
間に制御回路７４が配設される。これらの周辺回路７６
ａおよび７６ｂは、アレイ選択信号に従って選択的に活
性化されてもよく、また、同時に活性／非活性が制御さ
れてもよい。

【０１９２】したがって、読出信号を生成する場合、メ
モリアレイ単位で活性／非活性が行われる場合には、ダ
ミーセル列７１ａおよび７１ｂに対応して配置されるダ
ミービット線の電圧に従って周辺回路７６ａに含まれる
センスアンプの活性化タイミングおよびワード線非活性
化タイミングおよびプリチャージ回路の活性化タイミン
グが決定される。同様に、ダミーセル列７１ｃおよび７
１ｄに対応してそれぞれ設けられるダミービット線の電
圧レベルに従って、周辺回路７６ｂに設けられるセンス
アンプの活性化、ワード線の非活性化およびプリチャー
ジ回路の活性化のタイミングが決定される。この場合、
各ダミーセル列において、対応のワード線が選択された
ときには、２ビットのダミーセルが選択状態へ駆動され
る。したがって、この構成の場合には、制御回路７４
は、このアレイ選択信号に従って、周辺回路７６ａおよ
び７６ｂの一方の活性／非活性化を実行する。

【０１９３】また、これに代えて、正規サブメモリセル
アレイ７０ａおよび７０ｂが同時にワード線選択が行わ
れてもよい。この場合には、周辺回路７６ａおよび７６
ｂが同時に活性化される。読出信号の活性化は、ダミー
セル列７１ａ−７１ｄの電圧を検出して行われる。この
場合には、各ダミーセル列において４ビットのダミーセ
ルが対応のワード線選択時に選択状態へ駆動される。

【０１９４】ダミーセル列７１ａ−７１ｄそれぞれに配
列されるダミーセルは、先の図６から図８または図１８
から図２０に示すレイアウトを有する。

【０１９５】したがって、複数ビットを同時に選択する
ための第２金属配線１５ｓまたは５５を配置する部分
を、正規サブメモリセルアレイから遠い端部に配置する
ことにより、この正規サブメモリセルアレイ７０ａおよ
びダミーセル列７１ａおよび７１ｂにおいて、同じレイ
アウトでダミーセルおよび正規メモリセルを配置するこ
とができる。正規サブメモリセルアレイ７０ｂおよびダ
ミーセル列７１ｃおよび７１ｄについても同様である。
したがって、この複数ビットを同時に選択するための第
２金属配線（１５ｓまたは５５）のために、冗長セルを
正規メモリセル列に対して配置する必要がなく、正規サ
ブメモリセルアレイ７０ａおよび７０ｂの面積増大を抑
制することができる。

【０１９６】［実施の形態７］図２２は、この発明の実
施の形態７に従う半導体記憶装置の全体の構成を概略的
に示す図である。この図２２に示す構成においては、正
規サブメモリセルアレイ７０ａの行デコーダ７２に近い
端部にダミーセル列７１ｅおよび７１ｆが配置される。
正規サブメモリセルアレイ７０ｂと行デコーダ７２の間
に、ダミーセル列７１ｇおよび７１ｈが配置される。他
の構成は、図２１に示す構成と同じであり、対応する部
分には同一参照番号を付し、その詳細説明は省略する。

【０１９７】行デコーダ７２から、正規サブメモリセル
アレイ７０ａおよび７０ｄに対し、ワード線駆動信号が
伝達される。ワード線には、配線抵抗があり、信号伝搬
遅延が生じる。この行デコーダ７２に近接してダミーセ
ル列７１ｅ−７１ｈを配置することにより、このワード
線駆動信号の伝搬遅延の影響を受けることなく、早いタ
イミングでダミーセル列７１ｅ−７１ｈを放電すること
ができる。

【０１９８】したがって、図２３に示すように、電圧検
出回路７５に対し、ダミーセル列７１ｅ−７１ｈそれぞ
れに対応して配置されるダミービット線ＤＢＬｅ−ＤＢ
Ｌｈが結合した場合、これらのダミービット線ＤＢＬｅ
−ＤＢＬｈの電圧レベルが、電圧検出回路７５の入力論
理しきい値以下になるタイミングに時間差が生じず、ダ
ミービット線ＤＢＬｅ−ＤＢＬｈの電圧レベルに従って
ほぼ実質的に同じタイミングで、読出信号ＳＥを立上げ
ることができる。この読出信号ＳＥの立上がりに対しタ
イミングマージンを考慮する必要がなく、センスアンプ
活性化信号の活性化タイミングに対し十分にマージンを
とることができ、センスアンプの活性化タイミングを最
適化することができる。

【０１９９】なお、図２３に示す電圧検出回路７５にお
いては、ダミーセル列７１ｅ−７１ｈそれぞれに対応し
て配置されるダミービット線ＤＢＬｅ−ＤＢＬｈが共通
に結合されている。これは、ダミーセル列７１ｅおよび
７１ｆにおいては、ワード線ＷＬ０およびＷＬ２がそれ
ぞれ選択されたときに、ダミービット線ＤＢＬｅおよび
ＤＢＬｆを、それぞれ、放電し、ダミーセル列７１ｇお
よび７１ｈについては、ワード線ＷＬ１およびＷＬ３が
選択されたときに、対応のダミービット線ＤＢＬｇおよ
びＤＢＬｈを放電する。したがって、この図２２に示す
構成においては、正規サブメモリセルアレイ７０ａおよ
び７０ｂにおいて共通に、ワード線が同時に選択状態へ
駆動される。メモリセルアレイ選択信号に従って周辺回
路７６ａおよび７６ｂの一方が活性化される。

【０２００】この図２２に示す構成において、アレイ選
択信号に従ってメモリアレイ７０ａおよび７０ｂの一方
が選択される構成であってもよい。この場合には、電圧
検出回路が周辺回路７６ａおよび７６ｂ個々に配置され
て、対応のセンスアンプの活性化が行われる。

【０２０１】以上のように、この発明の実施の形態７に
従えば、行デコーダの両側に正規メモリセルアレイを配
置し、かつこの行デコーダに近い側に、それぞれ２列の
ダミーセル列を配置しており、正確なタイミングで、読
出信号を活性化して、センスアンプの活性化、ワード線
の非選択状態への駆動を行なうことができる。

【０２０２】［実施の形態８］図２４は、この発明の実
施の形態８に従う半導体記憶装置の全体の構成を概略的
に示す図である。図２４において、正規サブメモリセル
アレイのＸ方向についての両側にダミーセル列７１ａお
よび７１ｂが配設される。これらのダミーセル列７１ａ
および７１ｂに隣接してエッジセル列８０ａおよび８０
ｂが配置される。エッジセル列８０ａは、ダミーセル列
７１ａの外側に配置される。エッジセル列８０ｂはダミ
ーセル列７１ｂと行デコーダ７２の間に配置される。

【０２０３】正規サブメモリセルアレイ７０ｂに対して
も、そのＸ方向について、両側にダミーセル列７１ｃお
よび７１ｄが配置される。行デコーダ７２とダミーセル
列７１ｃの間にエッジセル列８０ｃが配置される。ダミ
ーセル列７１ｄの外側にエッジセル列８０ｄが配置され
る。残りの周辺回路８６ａおよび７６ｂと制御回路７４
は、先の図２１に示す構成と同様に配置される。

【０２０４】エッジセル列８０ａ−８０ｄは、正規メモ
リセルのパターンずれを防止するために、アレイ端部に
配置される。これらのエッジセル列８０ａ−８０ｄにお
いては、メモリセルと同一のレイアウトパターンを有す
る形状ダミーセル（エッジセル）が配置される。これら
のエッジセル列８０ａ−８０ｄに含まれるエッジセル
は、データ記憶には用いられず、単にメモリセルのレイ
アウトパターンの規則性を維持するために用いられる。

【０２０５】すなわち、微細化が進むにつれて、パター
ニング時において、段差部における露光光の乱反射など
により、近接するレイアウトパターンの影響により、パ
ターン仕上り寸法の制御が困難になってきている。この
ため、近年においては、所望のレイアウト形状をマスク
上に焼付ける際に、近接したレイアウトパターンの影響
を考慮したサイズ補正を加える手法が一般に取入れられ
ている。しかしながら、メモリセルのように非常に微細
化されたパターンとその周辺パターンとの境界は、パタ
ーンの規則性が全く異なるため、その補正が困難であ
る。

【０２０６】したがって、仕上り寸法が、所望値からず
れる可能性のあるメモリセルアレイの端部においては、
通常のデータ記憶用のメモリセルとしては用いない単な
る形状ダミーセル（エッジセル）を配置し、そのデータ
を記憶するためのメモリセルアレイに対するパターンの
規則性を維持し、データ記憶用メモリセルの仕上り寸法
が所望値からずれないようにする工夫が行なわれてい
る。

【０２０７】この実施の形態８においては、エッジセル
列８０ａ−８０ｄそれぞれに隣接してダミーセル列７１
ａ−７１ｄを配置する。エッジセル列８０ａ−８０ｄに
配置されるエッジセルは、データ記憶には用いられない
ため、このエッジセル列８０ａ−８０ｄのエッジセルと
対応のダミーセル列７１ａ−７１ｄのダミーセルを同一
レイアウトにパターニングする。したがって、同一ワー
ド線に複数のダミーセルのアクセストランジスタが接続
される構成において対応のエッジセル列においても同一
のワード線に複数のエッジセルのダミーアクセストラン
ジスタが接続される。ダミーセル列７１ａ−７１ｄそれ
ぞれに隣接して正規メモリセル列が配置される。この場
合、ダミーセル列７１ａ−７１ｄそれぞれと正規サブメ
モリセルアレイ７０ａ−７０ｂの対応の正規メモリセル
のレイアウトを対称的に配置することにより、正規サブ
メモリセルアレイ７０ａおよび７０ｂにおいては、正規
メモリセルをダミーセルのレイアウトの影響を受けるこ
となく各ワード線に対応して配置することができる。

【０２０８】これにより、ダミーセル列７１ａ−７１ｄ
の不規則性を解消するために冗長セル列を配置する必要
がなく、メモリセルアレイの面積増大を抑制することが
できる。

【０２０９】図２５は、エッジセルおよびダミーセルの
レイアウトを概略的に示す図である。図２５において
は、ダミーセルＤＣ０およびＤＣ１とエッジセルＥＣ０
およびＥＣ１を代表的に示す。ダミーセルＤＣ０および
ＤＣ１の右側の領域に、正規サブメモリセルアレイの正
規メモリセルが配置される。エッジセルＥＣ０およびＥ
Ｃ１の左側に、図２４に示す行デコーダが配置される
か、または、エッジセルＥＣ０およびＥＣ１の外側に
は、メモリセルアレイ外部に配置される周辺回路が配置
される。

【０２１０】Ｙ方向に延在して、活性領域９２ａおよび
９２ｅが、Ｎウェル１ａの領域の外部に配置され、また
Ｎウェル１ｂの外部に、活性領域９２ｆおよび９２ｊが
形成される。これらの活性領域において、ＮチャネルＭ
ＯＳトランジスタが形成される。

【０２１１】Ｎウェル１ａにおいては、活性領域９２
ｂ、９２ｃおよび９２ｄがＹ方向に延在する矩形状に形
成される。Ｎウェル１ｂ内においては、Ｙ方向に延在す
る矩形状に活性領域９２ｇ、９２ｈおよび９２ｉが形成
される。

【０２１２】活性領域９２ａと平行に、第２金属配線９
４ａがＹ方向に延在して形成される。活性領域９２ｂと
平行に第一金属配線９３ａが形成される。この金属配線
９３ａは、ビアホールを介して第２金属配線９４ｃに接
続される。この第２金属配線９４ｃはまた、活性領域９
２ｃおよび９２ｄのソース領域に結合される。

【０２１３】活性領域９２ｅと平行に、第２金属配線９
４ｅが配設される。この第２金属配線９４ａ−９４ｅ
は、それぞれ接地電圧ＧＮＤを伝達する。したがって、
エッジセルＥＣ０およびＥＣ１においては、内部ノード
がすべて接地電圧レベルとなる。

【０２１４】このエッジセルＥＣ１およびダミーセルＤ
Ｃ１に共通にＸ方向に、第３金属配線９０ａが配設さ
れ、エッジセルＥＣ０およびダミーセルＤＣ０に共通
に、Ｘ方向に延在して、第３金属配線９０ｂが形成され
る。この第３金属配線９０ａは、ビアホール９１ｃを介
して、エッジセルＥＣ１のアクセストランジスタのゲー
トに接続される。第３金属配線９０ｂは、ビアホール９
１ｄおよびコンタクトホールを介して、エッジセルＥＣ
０のアクセストランジスタのゲートに接続される。

【０２１５】一方、この第３金属配線９０ｂは、ビアホ
ール９１ｅを介して、第２金属配線９４ｋに接続され
る。この第２金属配線９４ｋは、コンタクトホールを介
して、このエッジセルＥＣ０およびＥＣ１の他方のアク
セストランジスタのゲートに共通に接続される。したが
って、エッジセルＥＣ０およびＥＣ１において、このダ
ミーセルとの境界部に配置されるアクセストランジスタ
は、共通にワード線ＷＬ０に接続される。ワード線ＷＬ
０に４つのダミーセルが接続される場合には、このエッ
ジセルおよびダミーセルの境界領域の第２金属配線９４
ｋを、４ビットのメモリセルにわたって連続的に点在さ
せる。

【０２１６】ダミーセルは、このエッジセルとＸ方向に
関して鏡映対称なレイアウトを有しており、活性領域９
２ｆと平行に形成される第２金属配線９４ｆは、接地電
圧を伝達する。この活性領域９２ｆに形成されるアクセ
ストランジスタは、コンタクトホールおよび第１ビアホ
ールを介して第２金属配線９４ｇに接続される。

【０２１７】第３金属配線９０ａは、第２ビアホール９
１ａを介して、ダミーセルＤＣ１の他方のアクセストラ
ンジスタのゲートに接続される。また第３金属配線９０
ｂは、第２ビアホール９１ｂを介して、このダミーセル
ＤＣ０の他方のアクセストランジスタのゲートに接続さ
れる。

【０２１８】活性領域９２ｊに平行に第２金属配線９４
ｊが形成される。この第２金属配線９４ｊは接地電圧を
伝達し、活性領域９２ｊに中央領域に形成されるコンタ
クトホールを介してドライバトランジスタのソース領域
に結合される。

【０２１９】第２金属配線９４ｊと平行に第２金属配線
９２ｉが配置される。この第２金属配線９４ｉは、活性
領域９２ｊに形成されるアクセストランジスタに、第１
金属配線および第１ビアホールを介して接続される。第
２金属配線が補のダミービット線を構成する。

【０２２０】このダミーセルＤＣ０およびＤＣ１に隣接
して、図示しない正規メモリセルが形成される。この正
規メモリセルは、ダミーセルとＸ方向に関して鏡映対称
のレイアウトを有している。したがって、このダミーセ
ルと正規メモリセルの境界領域においては、ダミーセル
ＤＣ０およびＤＣ１のアクセストランジスタは、それぞ
れ、ゲートがワード線ＷＬ１およびＷＬ０を構成する第
３金属配線９０ｂおよび９０ａに接続されている。した
がって、正規メモリセルも同様、これらの第３金属配線
９０ｂおよび９０ａに対応するワード線ＷＬ０およびＷ
Ｌ１によりそれぞれ個々に選択される。

【０２２１】したがって、ダミーセルのレイアウトの影
響を受けることなく、正規メモリセルを配置することが
できる。また、エッジセルが配置されているため、ダミ
ーセルも、規則的なパターンを、正規メモリセルと同様
に繰返して形成されるため、パターンのずれを抑制する
ことができ、ダミーセルおよび正規メモリセルのトラン
ジスタ特性をこのエッジセルにより、均一化することが
できる。

【０２２２】図２６は、図２５に示すレイアウトの活性
領域から第１金属配線までのレイアウトを示す図であ
る。図２６に示すように、Ｙ方向に延在して、活性領域
９２ａ−９２ｊが形成される。活性領域９２ａ、９２
ｅ、９２ｆ、および９２ｊはＹ方向に連続的に延在して
形成される。これらの活性領域９２ａ−９２ｊと交差す
るように、ポリシリコン配線が形成されて、ＭＯＳトラ
ンジスタのゲートが形成される。図２６においては、ア
クセストランジスタのゲート電極となるポリシリコン配
線９６ａ−９６ｆを示す。

【０２２３】この図２６に示すように、第１金属配線ま
でのレイアウトについては、エッジセルおよびダミーセ
ルは同じであり、その境界領域に関して鏡映対称にその
パターンがレイアウトされている。正規メモリセルはダ
ミーセルと鏡映対称のパターンレイアウトを有してい
る。したがって、ダミーセル、正規メモリセルおよびエ
ッジセルの活性領域およびゲート電極の形状は、エッジ
セル、ダミーセルおよび正規メモリセルについてすべて
同じである。エッジセルは境界領域に配置されており、
パターンずれの影響を受けても、ダミーセルおよび正規
メモリセルのトランジスタ特性は、エッジセルによりパ
ターンレイアウトの規則性が維持されているため、トラ
ンジスタ特性を均一化することができる。

【０２２４】図２７は、この図２５に示すレイアウトの
第１ビアホールから第３金属配線のレイアウトを示す図
である。図２７において、Ｙ方向に延在して、第２金属
配線９４ａ−９４ｊが形成される。Ｘ方向に沿って第３
金属配線９０ａおよび９０ｂが形成される。この第３金
属配線９０ａはその両側の第２ビアホール９１ｃおよび
９１ａより、それぞれエッジセルＥＣ１およびダミーセ
ルＤＣ０のアクセストランジスタのゲートに接続され
る。

【０２２５】第３金属配線９０ｂは、その両側の第２ビ
アホール９１ｄおよび９１ｂにより、エッジセルＥＣ１
およびダミーセルＤＣ１のアクセストランジスタのゲー
トに接続される。第３金属配線９０ｂは、さらに、この
エッジセルおよびダミーセルの境界領域において、第２
ビアホール９１ｅを介して第２金属配線９４ｋに接続さ
れる。

【０２２６】この第２金属配線９４ｋは第１ビアホール
を介して、図２６に示すポリシリコン配線９６ｃおよび
９６ｄに接続される。エッジセルは、データ記憶には利
用されず、パターンの規則性を維持するためだけに設け
られているだけである。したがって、第２金属配線９４
ｋにより、２ビットまたは４ビットのダミーセルを１つ
のワード線に共通に接続しても、データ記憶動作に対し
て何ら影響は及ぼさない。またエッジセルが「冗長セ
ル」の代わりに用いられており、メモリセルアレイの面
積増大を抑制することができる。

【０２２７】ダミーセルと正規メモリセルの境界領域に
おいては、第２ビアホール９１ａおよび９１ｂにより、
それぞれワード線ＷＬ１およびＷＬ０が、ダミーセルＤ
Ｃ０およびＤＣ１それぞれのアクセストランジスタのゲ
ートに接続される。したがって、この正規メモリセル
は、ダミーセルと鏡映対称なレイアウトを有しているた
め、ダミーセルと異なり、正規メモリセルにおいて、各
列において、正確に、各ワード線ごとにメモリセルを選
択することができる。

【０２２８】また、エッジセルＥＣ０およびＥＣ１にお
いては、第２金属配線９４ａ−９４ｅはすべて接地電圧
ＧＮＤに固定されている。したがって、エッジセルにお
いては電源ノードを含む内部ノードは、全て接地電圧レ
ベルであり、このエッジセルＥＣ０およびＥＣ１におい
てパターンずれによりチャネルリーク電流などのリーク
電流が生じるのを防止することができ、消費電流を低減
することができる。

【０２２９】なお、ダミービット線が２本だけ用いられ
る場合には、１つのメモリセルアレイの両側にメモリセ
ル列およびエッジセル列の組を配置する。

【０２３０】［実施の形態９］図２８は、この発明の実
施の形態９に従う電圧検出回路の構成を示す図である。
図２８において、この電圧検出回路は、ダミービット線
ＤＢＬ０−ＤＢＬ３それぞれに対して設けられる電位検
知回路１００ａ−１００ｄを含む。これらの電位検知回
路１００ａ−１００ｄは同一構成を有するため、図２８
においては、電位検知回路１００ａの構成を代表的に示
す。この電圧検出回路は、従って、ダミーセル列におい
て対応のワード線選択時に４ビットのダミーセルが同時
に選択状態へ駆動される。

【０２３１】電位検知回路１００ａは、ダミービット線
ＤＢＬ０の信号を反転して出力信号φＡを生成するＣＭ
ＯＳインバータＩＶと、ダミービット線ＤＢＬ０と接地
ノードとの間に直列に接続されるＮチャネルＭＯＳトラ
ンジスタＮＱ２およびＮＱ３を含む。ＭＯＳトランジス
タＮＱ２のゲートへは、ＣＭＯＳインバータＩＶの出力
信号φＡが与えられる。ＭＯＳトランジスタＮＱ３のゲ
ートへは、プリチャージ指示信号／ＰＣが与えられる。

【０２３２】このプリチャージ指示信号／ＰＣは、先に
図９等において説明したダミービット線および正規ビッ
ト線をプリチャージするプリチャージ回路２６を活性化
する信号／ＰＲＧと同じである。したがって、プリチャ
ージ回路が活性状態のときには、プリチャージ指示信号
／ＰＣはＬレベルであり、ＭＯＳトランジスタＮＱ３は
オフ状態である。プリチャージ回路が非活性状態のとき
にはプリチャージ指示信号／ＰＣはＨレベルであり、Ｍ
ＯＳトランジスタＮＱ３はオン状態となる。

【０２３３】ＣＭＯＳインバータＩＶは、ダミービット
線ＤＢＬ０の電位に従って出力信号φＡをＨレベルに駆
動するＰチャネルＭＯＳトランジスタＰＱ１と、ダミー
ビット線ＤＢＬ０の電圧レベルがＨレベルのときに、導
通し、出力信号φＡをＬレベルに設定するＮチャネルＭ
ＯＳトランジスタＮＱ１を含む。

【０２３４】このＣＭＯＳインバータＩＶにおいては、
ＭＯＳトランジスタＰＱ１のチャネル幅を小さくし、Ｍ
ＯＳトランジスタＮＱ１のチャネル幅を大きくする。こ
のＮチャネルＭＯＳトランジスタＮＱ１のチャネル幅を
大きくすることにより、ダミーセルおよび正規メモリセ
ルのＮチャネルＭＯＳトランジスタ（ドライブトランジ
スタおよびアクセストランジスタ）の特性のばらつきの
影響をこの電位検知回路１００ａ−１００ｂにおいて大
きく現わさせる。ＭＯＳトランジスタＮＱ２およびＮＱ
３は、そのチャネル幅は十分に大きくされ、出力信号φ
ＡがＨレベルとなると、高速で、ダミービット線ＤＢＬ
０を放電する。

【０２３５】電圧検出回路は、さらに、電位検知回路１
００ａおよび１００ｂの出力信号を受ける２入力ＮＯＲ
回路１０２ａと、電位検知回路１００ｃおよび１００ｂ
の出力信号を受ける２入力ＮＯＲ回路１０２ｂと、ＮＯ
Ｒ回路１０２ａおよび１０２ｂの出力信号を受けて読出
信号ＳＥを生成するＮＡＮＤ回路１０４を含む。

【０２３６】ダミービット線ＤＢＬ０−ＤＢＬ３の配置
位置は、先の実施の形態６から８において示した配置の
いずれが用いられてもよい。

【０２３７】図２９は、図２８に示す電圧検出回路の動
作を示す信号波形図である。以下、図２９を参照して、
この図２８に示す電圧検出回路の動作について説明す
る。

【０２３８】図２９において、ダミービット線ＤＢＬ０
の電圧レベルが放電される場合の動作波形が一例として
示される。スタンバイ状態においてプリチャージ指示信
号／ＰＣはＬレベルであり、ＭＯＳトランジスタＮＱ３
はオフ状態である。ダミービット線ＤＢＬ０−ＤＢＬ３
は、それぞれ対応のプリチャージ回路のプリチャージト
ランジスタにより電源電圧レベルにプリチャージされて
いる。

【０２３９】メモリセル選択動作が行なわれ、たとえば
ワード線ＷＬ０が選択状態へ駆動されると、ダミービッ
ト線ＤＢＬ０の電圧レベルがプリチャージ電圧レベルか
ら低下する。このときにはプリチャージ信号／ＰＣは、
Ｈレベルにある。

【０２４０】ダミービット線ＤＢＬ０の電圧レベルの低
下に従って、ＰチャネルＭＯＳトランジスタＰＱ１のコ
ンダクタンスが大きくなり、ＣＭＯＳインバータＩＶの
出力信号φＡが徐々に増加し、ＣＭＯＳインバータＩＶ
の入力論理しきい値を超えると、この出力信号φＡが急
速にＨレベルに立上がる。この出力信号φＡがＨレベル
となると、ＭＯＳトランジスタＮＱ２がオン状態とな
る。このとき既にプリチャージ指示信号／ＰＣは、ワー
ド線選択時にＨレベルに駆動されており、ＭＯＳトラン
ジスタＮＱ３はオン状態である。したがってこの出力信
号φＡがＨレベルとなり、ＭＯＳトランジスタＮＱ２が
飽和領域で動作すると、高速でダミービット線ＤＢＬ０
が、これらのＭＯＳトランジスタＮＱ２およびＮＱ３に
より放電されて、その電圧レベルが低下する。出力信号
φＡがＨレベルとなると、ＮＯＲ回路１０２ａの出力信
号がＬレベルとなり、応じてＮＡＮＤ回路１０４の出力
する読出信号ＳＥがＨレベルとなる。

【０２４１】ＭＯＳトランジスタＮＱ２およびＮＱ３を
配置して、出力信号φＡの電圧レベルが上昇したとき
に、ダミービット線ＤＢＬ０を接地電圧レベルに放電す
ることにより以下の利点が得られる。すなわち、ＣＭＯ
ＳインバータＩＶが過渡領域にある時間を短くすること
ができ、応じてＭＯＳトランジスタＰＱ１およびＮＱ１
がともにオン状態となる期間を短くでき、貫通電流を低
減することができ、消費電流を低減することができる。

【０２４２】なお、このＣＭＯＳインバータＩＶの入力
論理しきい値は、読出信号ＳＥの活性化に応じて適当な
電圧レベルに設定されればよい。ＭＯＳトランジスタＰ
Ｑ１の駆動力が小さくされる場合においても、これらの
ＭＯＳトランジスタＰＱ１およびＮＱ１のしきい値電圧
を調整することにより、所望の電圧レベルに、このＣＭ
ＯＳインバータＩＶの入力論理しきい値を設定すること
ができる。

【０２４３】なお、１本のダミービット線が２ビットの
ダミーセルで駆動される場合には、２本のダミービット
線が用いられるだけである。したがって、この場合に
は、たとえばダミービット線ＤＢＬ０およびＤＢＬ１に
対して設けられる電位検知回路１００ａおよび１００ｂ
の出力信号を受けるＡＮＤ回路（ＮＡＮＤゲートとイン
バータとの直列体に等価な複合ゲート）を配置する。

【０２４４】以上のように、この発明の実施の形態９に
従えば、ダミービット線電位を、検出するＣＭＯＳイン
バータの出力信号に従って対応のダミービット線を接地
電圧レベルに駆動するように構成しており、ダミービッ
ト線の電位により、この電圧検出回路のＣＭＯＳインバ
ータにおいて貫通電流が流れる期間を制限でき、応じて
消費電流を低減することができる。

【０２４５】［実施の形態１０］図３０は、この発明の
実施の形態１０に従う電圧検出回路の構成を示す図であ
る。図３０において、電圧検出回路は、ダミービット線
ＤＢＬ０−ＤＢＬ３それぞれに対応して設けられ、それ
ぞれが、対応のダミービット線ＤＢＬ０−ＤＢＬ３上の
電圧をゲートに受けるＰチャネルＭＯＳトランジスタＰ
Ｑ２−ＰＱ５を含む。これらのＭＯＳトランジスタＰＱ
２−ＰＱ５のドレインは、共通にノードＮＤＤに接続さ
れ、それぞれのソースには、電源電圧が供給される。

【０２４６】電圧検出回路は、さらに、プリチャージ指
示信号ＰＣに応答して導通し、導通時ノードＮＤＤを接
地電圧レベルにプリチャージするＮチャネルＭＯＳトラ
ンジスタＮＱ４と、ノードＮＤＤの電位を反転するイン
バータＩＶ１と、インバータＩＶ１の出力信号がＬレベ
ルのとき導通し、導通時ノードＮＤＤを電源電圧レベル
にラッチするＰチャネルＭＯＳトランジスタＰＱ６と、
インバータＩＶ１の出力信号を反転して読出信号ＳＥを
生成するインバータＩＶ２を含む。ＭＯＳトランジスタ
ＰＱ６の電流駆動力は十分に大きくされる。

【０２４７】プリチャージ指示信号ＰＣは、ダミービッ
ト線ＤＢＬ０−ＤＢＬ３および正規ビット線ＢＬおよび
ＢＬＢを電源電圧レベルにプリチャージするプリチャー
ジ回路の活性化時、Ｈレベルに設定される。したがっ
て、内部ノードＮＤＤは、スタンバイ状態時、接地電圧
レベルにプリチャージされる。

【０２４８】図３１は、図３０に示す電圧検出回路の動
作を示す信号波形図である。図３１を参照して、ダミー
ビット線ＤＢＬ０が放電される場合の動作を一例とし
て、この図３０に示す電圧検出回路の動作について説明
する。

【０２４９】スタンバイ状態時においては、ダミービッ
ト線ＤＢＬ０−ＤＢＬ３は、すべて電源電圧レベルにプ
リチャージされており、ＭＯＳトランジスタＰＱ２−Ｐ
Ｑ５はオフ状態にある。プリチャージ指示信号ＰＣはＨ
レベルであるため、ＭＯＳトランジスタＮＱ４がオン状
態であり、ノードＮＤＤは接地電圧レベルに維持され
る。

【０２５０】メモリ選択指示が与えられて、ワード線が
選択されて、たとえばワード線ＷＬ０が選択状態へ駆動
されると、ダミービット線ＤＢＬ０の電圧レベルがダミ
ーセルにより低下する。このダミービット線ＤＢＬ０の
電圧レベルが低下し、ＭＯＳトランジスタＰＱ２のソー
ス−ゲート間電圧が、ＭＯＳトランジスタＰＱ２のしき
い値電圧の絶対値よりも大きくなると、ＭＯＳトランジ
スタＰＱ２が導通し、ノードＮＤＤへ電流を供給する。

【０２５１】このメモリセル選択動作開始時において
は、プリチャージ指示信号ＰＣは、Ｌレベルであり、Ｍ
ＯＳトランジスタＮＱ４はオフ状態にある。ノードＮＤ
Ｄの電圧レベルが、ＭＯＳトランジスタＰＱ２の充電動
作により上昇し、インバータＩＶ１の入力論理しきい値
を超えると、インバータＩＶ１の出力信号がＬレベルと
なり、応じてＭＯＳトランジスタＰＱ６が導通し、ノー
ドＮＤＤの電圧レベルを高速で電源電圧レベルにまでプ
ルアップする。一方、インバータＩＶ２が、このインバ
ータＩＶ１の出力信号を反転して、読出信号ＳＥをＨレ
ベルに駆動する。

【０２５２】インバータＩＶ１は、ノードＮＤＤの電圧
レベルの反転増幅機能を有しており、このノードＮＤＤ
の電圧レベルに従って、ＭＯＳトランジスタＰＱ６のオ
ン／オフを制御する。したがって、このインバータＩＶ
１において貫通電流が流れる期間を短くすることがで
き、消費電流を低減することができる。

【０２５３】また、ダミービット線ＤＢＬ０は、ＭＯＳ
トランジスタＰＱ２のゲートに接続されている。したが
って、このダミービット線ＤＢＬ０はダミーセルにより
駆動されるだけであり、接地電圧レベルにまでは放電さ
れない。したがって、このダミービット線ＤＢＬ０の充
放電に要する消費電力を低減することができる。これ
は、他のダミービット線ＤＢＬ１−ＤＢＬ３の電圧レベ
ルが低下する場合も同様である。

【０２５４】したがって、この図３０に示す電圧検出回
路を利用することにより、読出タイミングを設定するた
めの回路の消費電流の増大を抑制して、正確に内部での
センスアンプ活性化タイミングおよびワード線非活性化
タイミングおよびプリチャージ動作活性化タイミングを
決定することができる。

【０２５５】なお、図３０に示す構成においても、ダミ
ービット線が２本用いられる場合には、それぞれのダミ
ービット線に対応して、ＰチャネルＭＯＳトランジスタ
が配置される。

【０２５６】なお、この図３０に示す電圧検出回路にお
いて、ＭＯＳトランジスタＰＱ２−ＰＱ５に代えて、Ｎ
チャネルＭＯＳトランジスタを用い、ノードＮＤＤを、
電源電圧レベルにプリチャージする構成が用いられても
よい。この場合には、ＭＯＳトランジスタＰＱ６のＮチ
ャネルＭＯＳトランジスタで置き換えられる。また、イ
ンバータＩＶ２は不必要となる。

【０２５７】［他の適用例］上述の実施の形態において
は、ＳＲＡＭが、半導体記憶装置として用いられてい
る。しかしながら、フラッシュメモリのように、ビット
線を流れる電流を検出してデータの読出を行なう不揮発
性半導体記憶装置においても、この内部でのセンスアン
プの活性化タイミングを設定する場合、ダミービット線
を用いることにより、正確に決定することができる。こ
の不揮発性半導体記憶装置の場合には、単にダミーセル
として、データを記憶する正規の不揮発性メモリセルと
同一構造の不揮発性メモリセルを利用する。ワード線を
金属配線で構成し、不揮発性メモリセルのコントロール
ゲートをポリシリコンで構成し、この金属配線とポリシ
リコンコントロールゲートとの接続を、ダミーセルにお
いては、正規のメモリセルと異ならせる。

【０２５８】

【発明の効果】以上のように、この発明に従えば、ダミ
ーセルを、正規メモリセルと行方向に整列して配置し、
ダミービット線を複数のダミーセルで駆動しており、ア
レイ構成にかかわらず、高速でダミービット線の電圧を
変化させて、センスアンプ活性化のタイミングを示す信
号を生成することができる。

【０２５９】すなわち、正規メモリセルの行それぞれに
対応して配置される複数のワード線に対し、複数列のダ
ミーセルの各列において複数のダミーセルを同一ワード
線に接続するように構成することにより、ダミービット
線および正規ビット線の負荷を同じとして、ダミービッ
ト線を正規ビット線よりも高速でその電圧レベルを変化
させることができる。これにより、アレイ構成の変化に
かかわらず、またメモリセルトランジスタ特性のばらつ
きにかかわらず、正確な、内部読出タイミングを設定す
る信号を生成することができる。

【０２６０】また、ダミーセルを正規メモリセルと行方
向に関して整列して配置することにより、容易にダミー
ビット線および正規ビット線の負荷を同じとすることが
でき、また、ダミーセルを、正規メモリセルと同一ワー
ド線で選択することにより、このダミービット線および
正規ビット線の電圧変化開始タイミングを同じとするこ
とができ、正確に、内部読出タイミングを設定すること
ができる。

【０２６１】また、ダミービット線と正規ビット線の負
荷容量を実質的に同じ設定することにより、複数のダミ
ーセルでダミービット線を駆動することにより、１つの
ワード線に接続される正規メモリセルの数にかかわら
ず、常にダミービット線の電圧変化を正規ビット線より
も早くすることができ、内部動作のタイミングのマージ
ンを大きくすることができ、内部動作タイミングを最適
化することができる。

【０２６２】また、ダミーセルと正規メモリセルを同一
のレイアウトで形成することにより、同一パターンを繰
返し配置して正規メモリセルおよびダミーセルを配置す
ることができ、レイアウトが容易となる。また、ダミー
セルおよび正規メモリセルのトランジスタ特性を同じと
することができ、またこれらのダミーセルおよび正規メ
モリセルの製造パラメータのばらつきに起因するトラン
ジスタ特性のばらつきを同じに設定でき、パラメータの
ばらつきに対するマージンを大きくすることができる。
また、ダミービット線および正規ビット線の負荷を同じ
に設定することができる。

【０２６３】また、ダミービット線のワード線選択時の
電圧変化速度を、正規ビット線の電圧変化速度よりも大
きく設定することにより、早いタイミングで、メモリセ
ル選択が行なわれたタイミングを確定することができ、
内部動作開始のためのマージンを大きくでき、内部動作
開始タイミングの最適化を行なうことができる。

【０２６４】また、ダミーセルをメモリセルアレイの一
方端に互いに隣接して複数列に配置することにより、メ
モリセルアレイ中央部においてダミーセルを配置する場
合の冗長セルが不要となり、メモリセルアレイ面積の増
大を抑制することができる。

【０２６５】また、このメモリセルアレイの行デコード
回路に近い端部にダミーセル列を配置することにより、
早いタイミングでダミービット線を駆動することができ
る。

【０２６６】また、ダミーセル列をメモリセルアレイに
分散して配置することにより、正規メモリセルのアレイ
内に冗長セルを設ける必要がなく、ダミーセル列の端部
において正規メモリセルのレイアウトに影響を及ぼすこ
となくダミーセルを配置することができる。

【０２６７】またこのメモリセルアレイの両端にそれぞ
れ配置することにより、容易に、正規メモリセルのレイ
アウトパターンの規則性を乱すことなくダミーセル列を
配置することができる。

【０２６８】また、ダミービット線の電位を検出する電
位検出回路と、この電位検出回路の出力信号に従ってセ
ンスアンプ活性化信号を生成する回路とを設けることに
より、データ読出時、早いタイミングで電位検出回路の
出力信号を確定状態とすることができ、センスアンプ活
性化信号の活性化タイミングを最適化することができ
る。

【０２６９】また、このセンスアンプを、正規ビット線
と列選択ゲートを介して結合されて電位を差動的に増幅
して出力する回路で構成することにより、列選択後、最
適タイミングでセンスアンプの活性化を行なうことがで
きる。

【０２７０】また、ダミーセル列に隣接して正規メモリ
セルと同一のレイアウトを有するエッジセル列を配置す
ることにより、ダミーセルおよび正規メモリセルのレイ
アウトパターンの規則性を損なうことなくダミーセルお
よび正規メモリセルを配置でき、ダミーセルと正規メモ
リセルのトランジスタ特性を均一化することができる。
また、このエッジセル列を利用することにより、ダミー
セル配置のための冗長セルが不要となり、正規メモリセ
ルアレイの面積増大を抑制することができる。

【０２７１】また、エッジセルの内部ノード電位を接地
電圧レベルに固定することにより、エッジセルにおいて
パターンずれが生じてもリーク電流が流れるのを防止す
ることができ、消費電流を低減することができる。

【０２７２】また、エッジビット線を接地電圧レベルに
固定することにより、エッジビット線と電源線または接
地線とが短絡してもリーク電流が流れるのを防止するこ
とができ、歩留まりを改善することができまた消費電流
を低減することができる。

【０２７３】また、このメモリセルアレイは、行デコー
ド回路の両側に配置される構成の場合、ダミーセル列
を、メモリセルアレイそれぞれにおいて行デコード回路
に近い端部に配置することにより、早いタイミングで、
ダミービット線を駆動することができ、内部動作タイミ
ングの確定タイミングを早くすることができる。

【０２７４】また、ダミーセルを、列方向において所定
数のダミーセルのアクセストランジスタのゲートを相互
接続することにより、容易に、１つのワード線に対し複
数のダミーセルを、そのレイアウトの規則性を損なうこ
となく、接続することができる。

【０２７５】電位検出回路を、高入力インピーダンスを
介して対応のダミービット線に結合する構成とすること
により、ダミービット線の電位に悪影響を及ぼすことな
く正確に、ダミービット線の電位の判定を行なうことが
できる。

【０２７６】また、この電位検出回路を、対応のダミー
ビット線の電位を受けるＣＭＯＳインバータと、このＣ
ＭＯＳインバータの出力信号に従って対応のダミービッ
ト線を所定電圧レベルに駆動する回路とで構成すること
により、ダミービット線電位変化時、ダミービット線
が、中間電圧レベルに滞在する期間を短くでき、応じて
ＣＭＯＳインバータの貫通電流を低減することができ
る。

【０２７７】また、この電位検出回路を、それぞれが、
ダミービット線にゲートが接続されるＭＯＳトランジス
タと、この内部ノードを第１の電圧レベルに駆動するプ
リチャージトランジスタとこの内部ノードの電位に応答
してセンスアンプ活性化信号を活性化しかつラッチする
ラッチアンプとで構成することにより、ダミービット線
の電圧レベルを、所定電圧レベルにまで放電することが
なく、ダミービット線ンの充放電に要する電力を低減す
ることができる。また、このラッチアンプを利用するこ
とにより、内部ノードが中間電圧レベルに留まる時間を
短くでき、ラッチアンプの貫通電流を低減することがで
きる。

【０２７８】また、このセンス活性化回路は、電位検出
回路の少なくとも１個の電位検出回路の出力信号に従っ
てセンスアンプ活性化信号を活性化することにより、１
つのワード線選択時正確に、センスアンプ活性化信号を
活性化することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う正規メモリセ
ルの電気的等価回路を示す図である。

【図２】 図１に示す正規メモリセルのレイアウトを示
す図である。

【図３】 図２に示すレイアウトの下層配線のレイアウ
トを示す図である。

【図４】 図２に示すレイアウトの上層配線のレイアウ
トを示す図である。

【図５】 この発明の実施の形態１に従うダミーセルの
電気的等価回路を示す図である。

【図６】 図５に示すダミーセルのレイアウトを示す図
である。

【図７】 図６に示すレイアウトの下層配線のレイアウ
トを示す図である。

【図８】 図６に示すレイアウトの上層配線のレイアウ
トを示す図である。

【図９】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。

【図１０】 この発明の実施の形態１に従う半導体記憶
装置の動作を示す信号波形図である。

【図１１】 図９に示す制御回路の構成を概略的に示す
図である。

【図１２】 この発明の実施の形態２に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図１３】 この発明の実施の形態２に従う半導体記憶
装置のダミーセルの要部の構成を概略的に示す図であ
る。

【図１４】 この発明の実施の形態３に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図１５】 図１４に示す半導体記憶装置の要部の構成
を概略的に示す図である。

【図１６】 この発明の実施の形態４に従う半導体記憶
装置のダミーセルの配置を示す図である。

【図１７】 この発明の実施の形態４に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図１８】 この発明の実施の形態５に従うダミーセル
のレイアウトを示す図である。

【図１９】 図１８に示すレイアウトの下層配線のレイ
アウトを示す図である。

【図２０】 図１８に示すレイアウトの上層配線のレイ
アウトを示す図である。

【図２１】 この発明の実施の形態６に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図２２】 この発明の実施の形態７に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図２３】 図２２に示す半導体記憶装置の電圧検出部
の構成を概略的に示す図である。

【図２４】 この発明の実施の形態８に従う半導体記憶
装置の全体の構成を概略的に示す図である。

【図２５】 この発明の実施の形態８に従う半導体記憶
装置の要部のレイアウトを概略的に示す図である。

【図２６】 図２５に示すレイアウトの下層配線のレイ
アウトを示す図である。

【図２７】 図２５に示すレイアウトの上層配線のレイ
アウトを示す図である。

【図２８】 この発明の実施の形態９に従う電圧検出回
路の構成を示す図である。

【図２９】 図２９に示す電圧検出回路の動作を示す信
号波形図である。

【図３０】 この発明の実施の形態１０に従う電圧検出
回路の構成を示す図である。

【図３１】 図３０に示す電圧検出回路の動作を示す信
号波形図である。

【符号の説明】

ＮＭＣ，ＭＣ 正規メモリセル、ＤＣ，ＤＣ０−ＤＣ
３，ＤＣａ−ＤＣｄ ダミーセル、ＴＤＮ０１−ＴＤＮ
０４，ＴＤＮ１１−ＴＤＮ１４ ＮチャネルＭＯＳトラ
ンジスタ、ＴＤＰ０１，ＴＤＰ０２，ＴＤＰ１１，ＴＤ
Ｐ１２ ＰチャネルＭＯＳトランジスタ、ＷＬ，ＷＬ０
−ＷＬ３，ＷＬａ−ＷＬｄ ワード線、２０ 正規メモ
リセルアレイ、２１ａ，２１ｂ ダミーセル列、２２
制御回路、３１ 電圧検出回路、２１ｃ−２１ｆ ダミ
ーセル列、３０ センスアンプ、３１，５２，７５ 電
圧検出回路、７０ａ，７０ｂ 正規サブメモリセルアレ
イ、７１ａ−７１ｈ ダミーセル列、７２ 行デコー
ダ、８０ａ−８０ｄ エッジセル列、１００ａ−１００
ｄ 電位検知回路、ＰＱ１−ＰＱ６ ＰチャネルＭＯＳ
トランジスタ、ＮＱ−ＮＱ４ ＮチャネルＭＯＳトラン
ジスタ。

フロントページの続き Ｆターム(参考） 5B015 HH01 JJ04 JJ05 JJ11 JJ21 JJ32 KA13 KA33 KB20 KB43 KB92 PP02 5F083 BS27 BS46 GA01 GA11 LA01 LA03 LA12 LA16 LA21 LA25 ZA28

Claims (21)

【特許請求の範囲】
1. 【請求項１】 行列状に配列される複数の正規メモリセ
   ル、 複数列に配置される複数のダミーセル、 前記ダミーセル列に対応して配置され、各々に対応のダ
   ミーセルが接続する複数のダミービット線、および前記
   正規メモリセル行に対応して配置され、各々に対応の行
   の正規メモリセルが接続する複数のワード線を備え、各
   前記ワード線に対しては、前記複数列のダミーセルの各
   列において複数のダミーセルが接続される、半導体記憶
   装置。
2. 【請求項２】 前記ダミーセルは、前記正規メモリセル
   と行方向に関して整列して配置される、請求項１記載の
   半導体記憶装置。
3. 【請求項３】 前記正規メモリセルの各列に対応して配
   置され、各々に対応の列の正規メモリセルを接続する複
   数の正規ビット線をさらに備え、 各前記ダミービット線と各前記正規ビット線の負荷容量
   は実質的に同じである、請求項１記載の半導体記憶装
   置。
4. 【請求項４】 各前記ダミーセルは、各前記正規メモリ
   セルと同一のレイアウトを有する、請求項１記載の半導
   体記憶装置。
5. 【請求項５】 各前記正規メモリセルの列に対応して配
   置され、各々に対応の列のメモリセルが接続する複数の
   正規ビット線をさらに備え、 各前記ダミービット線のワード線選択時の電圧変化速度
   は、前記正規ビット線の電圧変化速度よりも大きい、請
   求項１記載の半導体記憶装置。
6. 【請求項６】 前記ダミーセルは、メモリセルアレイの
   一方端に互いに隣接して複数列に配置される、請求項１
   記載の半導体記憶装置。
7. 【請求項７】 前記一方端は、与えられたアドレス信号
   をデコードしてアドレス指定されたワード線を選択状態
   へ駆動する行デコード回路に近い端部である、請求項６
   記載の半導体記憶装置。
8. 【請求項８】 前記ダミーセル列は、メモリセルアレイ
   において分散して配置される、請求項１記載の半導体記
   憶装置。
9. 【請求項９】 前記ダミーセルは、メモリセルアレイの
   両端にそれぞれ配置される、請求項８記載の半導体記憶
   装置。
10. 【請求項１０】 各前記ダミービット線に対応して配置
    され、各々が対応のダミービット線の電位を検出する電
    位検出回路、および前記電位検出回路の出力信号に応答
    してセンスアンプ活性化信号を生成するセンス活性化回
    路、および前記センスアンプ活性化信号に応答して活性
    化され、選択された正規メモリセルのデータを増幅する
    センスアンプをさらに備える、請求項１記載の半導体記
    憶装置。
11. 【請求項１１】 前記センスアンプは、選択された正規
    メモリセルが接続する正規ビット線と列選択ゲートを介
    して結合され、活性化時、選択された正規メモリセルが
    接続される正規ビット線の電位を差動的に増幅して出力
    する、請求項１０記載の半導体記憶装置。
12. 【請求項１２】 前記ダミーセル列は、メモリセルアレ
    イの端部に配置され、 前記半導体記憶装置は、さらに前記メモリセルアレイに
    前記ダミーセル各列と隣接して配置され、かつ前記正規
    メモリセルと同一形状を有しかつ行列状に配列される複
    数のエッジセルの列、 前記ダミービット線に結合され、前記ダミービット線の
    電位を検出する電位検出回路、 前記電位検出回路の出力信号に応答してセンスアンプ活
    性化信号を生成するセンス活性化回路、および前記セン
    スアンプ活性化信号に応答して活性化され、活性化時、
    前記正規メモリセルの選択された正規メモリセルのデー
    タを増幅するセンスアンプを備える、請求項１記載の半
    導体記憶装置。
13. 【請求項１３】 前記エッジセルの内部ノードは接地電
    圧レベルに固定される、請求項１２記載の半導体記憶装
    置。
14. 【請求項１４】 前記エッジセルの列に対応して配置さ
    れ、対応の列のエッジセルが接続されるエッジビット線
    をさらに備え、前記エッジビット線は接地電圧レベルに
    固定される、請求項１２記載の半導体記憶装置。
15. 【請求項１５】 前記エッジセルの列と前記正規メモリ
    セルの列の間に前記ダミーセルの列が配置される、請求
    項１２記載の半導体記憶装置。
16. 【請求項１６】 前記メモリセルアレイは、行選択信号
    を生成する行デコード回路の両側に配置され、各メモリ
    セルアレイにおいて、前記行デコード回路に近い端部に
    前記ダミーセルが配置される、請求項１記載の半導体記
    憶装置。
17. 【請求項１７】 各前記ダミーセルは、対応のワード線
    の信号に応答して導通するアクセストランジスタを含
    み、列方向において所定数のダミーセルのアクセストラ
    ンジスタのゲートが相互接続される、請求項１記載の半
    導体記憶装置。
18. 【請求項１８】 前記電位検出回路は、対応のビット線
    に高入力インピーダンスを介して結合され、動作モード
    指示信号に応答して活性化され、活性化時、対応のビッ
    ト線の電位を増幅して出力するゲート回路を備える、請
    求項１０または１２記載の半導体記憶装置。
19. 【請求項１９】 前記ゲート回路は、前記対応のビット
    線の電位を受けるＣＭＯＳインバータと、 前記動作モード指示信号の活性化に応答して、前記イン
    バータの出力信号に従って前記対応のビット線の電位を
    所定電圧レベルに駆動するラッチゲートとを備える、請
    求項１８記載の半導体記憶装置。
20. 【請求項２０】 前記ゲート回路は、対応のビット線に
    ゲートが結合され、該対応のビット線の電位に応答して
    内部ノードを第１の電位レベルに駆動する絶縁ゲート型
    電界効果トランジスタを備え、前記内部ノードは、前記
    電位検出回路に共通に配置され、 前記センスアンプ活性化回路は、 前記内部ノードを第１の電圧レベルにプリチャージする
    プリチャージトランジスタと、 前記内部ノードの電位に応答して前記センスアンプ活性
    化信号を活性化しかつラッチするラッチ増幅器を備え
    る、請求項１８記載の半導体記憶装置。
21. 【請求項２１】 前記センス活性化回路は、各前記電位
    検出回路の少なくとも１個の電位検出回路の出力信号が
    第１の論理レベルとなると前記センスアンプ活性化信号
    を活性化する、請求項１８記載の半導体記憶装置。