DE112009005471T5

DE112009005471T5 - Halbleiterspeicher und System

Info

Publication number: DE112009005471T5
Application number: DE112009005471T
Authority: DE
Inventors: Shinichi Moriwaki
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Socionext Inc
Priority date: 2009-12-25
Filing date: 2009-12-25
Publication date: 2012-10-31
Anticipated expiration: 2029-12-26
Also published as: US8811104B2; WO2011077492A1; DE112009005471B4; JP5134144B2; JPWO2011077492A1; US20120257464A1

Abstract

Ein Halbleiterspeicher weist auf: einen Leseverstärker, der zum Verstärken von aus der Realspeicherzelle ausgelesenen Daten in Reaktion auf eine Aktivierung von Leseverstärker-Freigabesignalen ausgebildet ist; eine Replica-Schaltung, die eine Vielzahl von in Reihe geschalteten Replica-Einheiten aufweist, wobei jede der Vielzahl von Replica-Einheiten eine Vielzahl von parallel geschalteten Blindspeicherzellen aufweist, wobei in Reaktion auf Daten, die aus einer Blindspeicherzelle einer Replica-Einheit einer vorhergehenden Stufe ausgelesen werden, auf eine entsprechende Blindspeicherzelle einer Replica-Einheit zugegriffen und diese gelesen wird; und eine Operationssteuerschaltung, die zum Aktivieren von Blindzugriffsignalen zum Zugreifen auf eine und Lesen einer Blindspeicherzelle einer Replica-Einheit einer ersten Stufe in Reaktion auf den Lesebefehl und zum Aktivieren der Leseverstärker-Freigabesignale in Reaktion auf Daten, die aus einer Replica-Einheit einer letzten Stufe ausgelesen werden, ausgebildet ist. Entsprechend werden Inkonsistenzen bei den Transistorcharakteristiken der Blindspeicherzellen gemittelt, und die Zeitsteuerung für die Aktivierung des Leseverstärkers wird optimiert.

Description

TECHNISCHES SACHGEBIET
Die vorliegende Erfindung betrifft einen Halbleiterspeicher, der einen Leseverstärker aufweist, und ein System, in dem der Halbleiterspeicher eingebaut ist.
HINTEGRUND DER ERFINDUNG
Für einen Halbleiterspeicher, wie z. B. einen SRAM, gibt es ein vorgeschlagenes Verfahren zum Einstellen der Zeitsteuerung für die Aktivierung eines Leseverstärkers entsprechend Daten, die von einem Blindspeicher in eine Blindbitleitung eingelesen werden (siehe zum Beispiel Patentschrift 1). Durch Verbinden einer Vielzahl von Blindspeicherzellen mit Blindbitleitungen wird die Zeitsteuerung für die Aktivierung des Leseverstärkers beschleunigt, und die Inkonsistenzen bei Transistorcharakteristiken werden gemittelt (siehe zum Beispiel Patentdokument 2). Durch Verändern der Anzahl von mit den Blindbitleitungen verbundenen Blindspeicherzellen wird die Zeitsteuerung für die Aktivierung eines Leseverstärkers geregelt (siehe zum Beispiel Patentschrift 3).
Patentschrift 1: Japanische Offenlegungsschrift Nr. 2004-22070
Patentschrift 2: Japanische Offenlegungsschrift Nr. 2003-323792
Patentschrift 3: Japanische Offenlegungsschrift Nr. 2004-220721
Die Zeitsteuerung für die Aktivierung eines Leseverstärkers wird schneller, wenn sich die Anzahl von mit Blindbitleitungen verbundenen Blindspeicherzellen erhöht. Daher ist es zum Optimieren der Zeitsteuerung für die Aktivierung eines Leseverstärkers nicht möglich, die Anzahl von Blindspeicherzellen wesentlich zu erhöhen. Das heißt, dass es bei der bekannten Technologie nicht möglich ist, die Anzahl von Blindspeicherzellen wesentlich zu erhöhen, und daher ist die Auswirkung der Mittelung der Inkonsistenzen bei Transistorcharakteristiken begrenzt.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die Anzahl von Blindspeicherzellen, die zum Erzeugen der Zeitsteuerung für die Aktivierung eines Leseverstärkers verwendet werden, zu erhöhen und die Inkonsistenzen bei den Transistorcharakteristiken zu mitteln, so dass die Zeitsteuerung für die Aktivierung des Leseverstärkers optimiert wird.
MITTEL ZUM LÖSEN DES PROBLEMS
Nach einer Ausführungsform der vorliegenden Erfindung weist ein Halbleiterspeicher auf: eine Realspeicherzelle; einen Leseverstärker, der zum Verstärken von aus der Realspeicherzelle ausgelesenen Daten in Reaktion auf eine Aktivierung eines Leseverstärker-Freigabesignals ausgebildet ist; eine Replica-Schaltung, die eine Vielzahl von in Reihe geschalteten Replica-Einheiten aufweist, wobei jede der Vielzahl von Replica-Einheiten eine Vielzahl von parallel geschalteten Blindspeicherzellen aufweist, wobei in Reaktion auf Daten, die aus einer der Vielzahl von Blindspeicherzellen einer der Vielzahl von Replica-Einheiten einer vorhergehenden Stufe ausgelesen werden, auf eine der Vielzahl von Blindspeicherzellen einer der Vielzahl von Replica-Einheiten zugegriffen wird; und eine Operationssteuerschaltung, die zum Aktivieren eines Blindzugriffsignals zum Zugreifen auf eine der Vielzahl von Blindspeicherzellen einer der Vielzahl von Replica-Einheiten einer ersten Stufe in Reaktion auf einen Lesebefehl und zum Aktivieren des Leseverstärker-Freigabesignals in Reaktion auf Daten, die aus einer der Vielzahl von Replica-Einheiten einer letzten Stufe ausgelesen werden, ausgebildet ist.
AUSWIRKUNGEN DER ERFINDUNG
Durch Erhöhen der Anzahl von Blindspeicherzellen werden Inkonsistenzen bei Transistorcharakteristiken gemittelt, und die Zeitsteuerung für die Aktivierung des Leseverstärkers wird optimiert. Folglich wird die Lesespanne des Halbleiterspeichers verbessert, und die Leistung des Halbleiterspeichers, ein Indikator für gute Qualität, wird erhöht.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 zeigt ein Beispiel für einen Halbleiterspeicher nach einer Ausführungsform.
2 zeigt ein Beispiel für einen Halbleiterspeicher nach einer weiteren Ausführungsform.
3 zeigt ein Beispiel für eine Schaltung in dem in 2 dargestellten Halbleiterspeicher.
4 zeigt ein Beispiel für eine in 3 dargestellte Replica-Einheit.
5 zeigt ein Beispiel für einen in 3 dargestellten Impulsgenerator.
6 zeigt ein Beispiel für einen in 4 dargestellten Pegelumsetzer.
7 zeigt ein Beispiel für eine in 3 dargestellte Speicherzelle.
8 zeigt ein Beispiel Für eine in 4 dargestellte Blindspeicherzelle.
9 zeigt ein Beispiel für einen in 3 dargestellten Spaltenschalter.
10 zeigt ein Beispiel für einen in 3 dargestellten Leseverstärker.
11 zeigt ein Beispiel für eine Lesezugriffsoperation des in 2 dargestellten Halbleiterspeichers.
12 zeigt ein weiteres Beispiel für die Lesezugriffsoperation des in 2 dargestellten Halbleiterspeichers.
13 zeigt ein Beispiel für einen Halbleiterspeicher nach einer weiteren Ausführungsform.
14 zeigt ein Beispiel für eine in 13 dargestellte Replica-Schaltung.
15 zeigt ein Beispiel für Operationsspezifikationen der in 14 dargestellten Replica-Schaltung.
16 zeigt ein Beispiel für eine Lesezugriffsoperation des in 13 dargestellten Halbleiterspeichers.
17 zeigt ein Beispiel für ein System, in dem der in 13 dargestellte Halbleiter eingebaut ist.
18 zeigt ein Beispiel für ein weiteres System, in dem der in 13 dargestellte Halbleiter eingebaut ist.
19 zeigt ein weiteres Beispiel für das System, in dem der in 13 dargestellte Halbleiter eingebaut ist.
20 zeigt ein weiteres Beispiel für das System, in dem der in 13 dargestellte Halbleiter eingebaut ist.
21 zeigt ein Beispiel für eine Replica-Schaltung nach einer weiteren Ausführungsform.
22 zeigt ein Beispiel für eine Replica-Schaltung nach einer weiteren Ausführungsform.
23 zeigt ein weiteres Beispiel für die Replica-Einheit.
METHODEN ZUM DURCHFÜHREN DER ERFINDUNG
Es werden Ausführungsformen mit Bezug auf die Zeichnungen beschrieben. In den Zeichnungen bedeutet eine Signalleitung, die durch eine dicke Linie dargestellt ist, dass eine Vielzahl von Signalleitungen vorgesehen ist. Ein Teil eines Blocks, mit dem eine dicke Linie verbunden ist, weist eine Vielzahl von Schaltungen auf. Signalleitungen, zu denen Signale übertragen werden, sind mit den gleichen Bezugszeichen bezeichnet wie die Signalbezeichnungen. Ein Signal, das mit einem Bezugszeichen bezeichnet ist, welches mit ”X” endet, zeigt eine negative Logik an. Ein doppeltes Quadrat in den Zeichnungen zeigt einen externen Anschluss an. Ein externer Anschluss ist zum Beispiel ein Pad auf einem Halbleiterchip oder ein Leiter eines Pakets, in dem ein Halbleiterchip aufgenommen ist. Ein Signal, das über einen externen Anschluss geliefert wird, ist mit dem gleichen Bezugszeichen bezeichnet wie der Anschluss.
1 zeigt ein Beispiel für einen Halbleiterspeicher MEM nach einer Ausführungsform. Ein Halbleiterspeicher MEM ist zum Beispiel ein statischer RAM. Der Halbleiterspeicher MEM kann auf synchrone Weise mit Taktsignalen arbeiten oder kann auf asynchrone Weise mit Taktsignalen arbeiten. Der Halbleiterspeicher MEM kann als eine Halbleitervorrichtung, die in einem Paket enthalten ist, oder als ein Speichermakro (IP) ausgeführt sein, das in einem System LSI eingebaut ist.
Der Halbleiterspeicher MEM weist eine Vielzahl von Realspeicherzellen MC, einen Leseverstärker SA, eine Replica-Schaltung REPC mit einer Vielzahl von Replica-Einheiten REP (REP1 bis REPn) und eine Operationssteuerschaltung CNT auf. Die Realspeicherzellen MC sind mit jeweiligen Realwortleitungen WL verbunden und sind ferner mit einer gemeinsamen Realbitleitung BL verbunden. Die Anzahl von Speicherzellen MC kann eins sein. In der nachfolgenden Beschreibung kann die Realspeicherzelle MC auch als Speicherzelle MC bezeichnet sein, eine Realwortleitung WL kann auch als Wortleitung WL bezeichnet sein, und eine Realbitleitung BL kann auch als Bitleitung BL bezeichnet sein.
In Reaktion auf eine Aktivierung einer der Wortleitungen WL wird eine Speicherzelle MC ausgewählt und gelesen/wird auf diese zugegriffen, und die in der Speicherzelle MC festgehaltenen Daten werden zu der Bitleitung BL ausgegeben. Zum Beispiel wird eine Wortleitung WL in Reaktion auf ein Adresssignal, das zusammen mit einem Lesebefehl RD geliefert wird, ausgewählt. Der Leseverstärker SA verstärkt die Signalhöhe der in die Bitleitung BL eingelesenen Daten in Reaktion auf Leseverstärker-Freigabesignale SAE, die in Reaktion auf den Lesebefehl RD aktiviert werden. Der Leseverstärker SA gibt die verstärkten Daten als Lesedaten DOUT aus.
Die Replica-Einheiten REP (REP1 bis REPn) sind die gleichen Schaltungen, obwohl sie nicht speziell darauf beschränkt sind. Daher wird die Replica-Einheit REP1 in der ersten Stufe beschrieben. Die Replica-Einheit REP1 weist eine Anzahl m von Blindspeicherzellen DMC (DMC1 bis DMCm) auf, die zwischen einer Blindwortletung DWL1 und der Blindbitleitung DBL1 parallel geschaltet sind. Die Blindspeicherzellen DMC1 bis DMCm enthalten Daten der gleichen Logik.
Die Elementekonfiguration der Blindspeicherzelle DMC ist die gleiche wie die der Realspeicherzelle MC. Das heißt, dass ein pMOS-Transistor und ein nMOS-Transistor, die die Blindspeicherzelle DMC bilden, die gleiche Struktur und die gleichen elektrischen Eigenschaften aufweisen wie der pMOS-Transistor und der nMOS-Transistor, die die Realspeicherzelle MC bilden. Schaltungsbeispiele für die Realspeicherzelle MC und die Blindspeicherzelle DMC sind in 7 bzw. 8 dargestellt.
Zum Beispiel ist die Gesamtanzahl (m × n) der Blindspeicherzellen DMC der Replica-Einheiten REPn kleiner als die Anzahl von mit der Bitleitung BL verbundenen Speicherzellen MC. Somit können die Blindspeicherzellen DMC in einer Linie in der Richtung der Bitleitung BL ausgerichtet sein, ähnlich wie die Speicherzellen MC. Dies gilt auch für die folgenden Ausführungsformen. Die Blindspeicherzellen DMC, die nicht in den Replica-Einheiten REP1 bis REPn verwendet werden, sind als Form-Blindelemente angeordnet. Entsprechend können die Abstände zwischen den Blindspeicherzellen DMC und die Abstände zwischen den Speicherzellen MC die gleichen sein, und die elektrischen Eigenschaften der Blindspeicherzellen DMC und der Speicherzellen MC können ebenfalls gleich sein. Wenn die Gesamtanzahl von Blindspeicherzellen DMC größer ist als die Anzahl von mit der Bitleitung BL verbundenen Speicherzellen MC, sind die Blindspeicherzellen DMC in einer Vielzahl von Linien in der Richtung der Bitleitung BL ausgerichtet.
Die Replica-Einheit REP1 der ersten Stufe gibt an die Blindbitleitung DBL1 die aus den Blindspeicherzellen DMC1 bis DMCm ausgelesenen Daten aus in Reaktion auf die Aktivierung der Blindwortleitung DWL, die in Reaktion auf ein Blindzugriffssignal DAC erfolgt. Die Replica-Einheiten REP2 bis REPn von der zweiten Stufe aufwärts aktivieren die entsprechenden Blindwortleitungssignale DWL (DWL2 bis DWLn) in Reaktion auf Daten, die in die Blindbitleltung DBL (DBL1 bis DBLn-1) der Replica-Einheit REP der vorhergehenden Stufe eingelesen worden sind, und greifen auf Daten von den Blindspeicherzellen DMC zu und lesen diese. Die Replica-Einheiten REP2 bis REPn geben sequentiell die aus den Blindspeicherzellen DMC1 bis DMCm ausgelesenen Daten an die Blindbitleitungen DBL (DBL2 bis DBLn) aus.
Die Operationssteuerschaltung CNT aktiviert Blindzugriffssignale DAC zum Zugreifen auf und Lesen von Daten von den Blindspeicherzellen DMC der Replica-Einheit REP1 der ersten Stufe in Reaktion auf einen Lesebefehl RD. Ferner aktiviert die Operationssteuerschaltung CNT die Leseverstärker-Freigabesignale SAE in Reaktion auf Daten, die in die Blindbitleitung DBLn der Replica-Einheit REPn der letzten Stufe eingelesen worden sind.
Bei der vorliegenden Ausführungsform werden in den jeweiligen Replica-Einheiten REP Daten von der Anzahl m von Blindspeicherzellen DMC, auf die gleichzeitig zugegriffen wird, in die gemeinsame Blindbitleitung DBL (DBL1 bis DBLn) eingelesen. Die Länge (Ladekapazität) jeder Blindbitleitung DBL beträgt ungefähr 1/n der Realbitleitung BL. Somit beträgt die Geschwindigkeit von Spannungsänderungen der Blindbitleitung DBL ungefähr m Mal die Geschwindigkeit, mit der sich die Spannung der Bitleitung BL aufgrund der aus einer Speicherzelle MC ausgelesenen Daten verringert. Das heißt, dass die Spannungshöhe der Blindbitleitungen DBL (DBL1 bis DBLn), die sich in Reaktion auf die Aktivierung der Blindwortleitungssignale DWL (DWL1 bis DWLn) verringert, ungefähr m Mal die Spannungshöhe der Bitleitung BL ist, die sich in Reaktion auf die Aktivierung der Wortleitung WL verringert.
Die Anzahl n von Replica-Einheiten REP1 bis REPn sind in Reihe geschaltet. Entsprechend kann die Geschwindigkeit des Spannungsabfalls der letzten Blindbitleitung DBLn in Reaktion auf die Aktivierung der Blindzugriffssignale DAC als m/n Mal die Geschwindigkeit des Spannungsabfalls der Bitleitung BL in Reaktion auf die Aktivierung der Wortleitung WL angesehen werden. Daher wird durch Erhöhen der Anzahl von in Reihe geschalteten Replica-Einheiten REP die Anzahl von zum Erzeugen von Leseverstärker-Freigabesignalen SAE verwendeten Blindspeicherzellen erhöht.
Generell zeigen die Transistorcharakteristiken, wie z. B. eine Schwellspannung, eine normale Verteilung an. Daher gilt, je größer die Anzahl von zum Erzeugen von Leseverstärker-Freigabesignalen SAE verwendeten Blindspeicherzellen DMC ist, desto stärker werden die Inkonsistenzen bei Transistorcharakteristiken von Blindspeicherzellen DMC emittelt. Entsprechend werden die Inkonsistenzen bei den Zeitsteuerungen für die Aktivierung der Leseverstärker-Freigabesignale SAE verringert. Somit wird durch Vergrößern der zum Erzeugen von Leseverstärker-Freigabesignalen SAE verwendeten Blindspeicherzellen DMC verhindert, dass sich die Zeitsteuerungen für die Aktivierung der Leseverstärker SA entsprechend den Transistorcharakteristiken verändern. Ferner erhöht sich bei der bekannten Technologie bei steigender Anzahl von Blindspeicherzellen DMC die Geschwindigkeit des Spannungsabfalls der Blindbitleitung DBL1, und die Zeitsteuerung für die Aktivierung der Leseverstärker-Freigabesignale SAE wird beschleunigt. Daher ist es nicht möglich gewesen, die Anzahl von Blindspeicherzellen DMC wesentlich zu erhöhen. Bei der vorliegenden Ausführungsform ist die Anzahl von Blindspeicherzellen DMC jedoch unbegrenzt.
Wie oben beschrieben ist, ist es bei der vorliegenden Ausführungsform möglich, die Anzahl von Blindspeicherzellen, die zur Erzeugung der Zeitsteuerungen für die Aktivierung des Leseverstärkers SA verwendet werden, zu erhöhen. Entsprechend werden die Inkonsistenzen bei Transistorcharakteristiken der Blindspeicherzellen DMC ausreichend gemittelt, und die Zeitsteuerung für die Aktivierung des Leseverstärkers SA wird optimiert. Zum Beispiel wird selbst dann, wenn sich die Schwellspannung des Transistors aufgrund von Schwankungen bei den Herstellbedingungen verschiebt, verhindert, dass sich die Zeitsteuerung für die Aktivierung der Leseverstärker-Freigabesignale SAE wesentlich bewegt. Folglich wird die Lesespanne des Halbleiterspeichers MEM verbessert, und die Leistung des Halbleiterspeichers MEM, ein Indikator für gute Qualität, wird erhöht.
2 zeigt ein Beispiel für einen Halbleiterspeicher MEM nach einer weiteren Ausführungsform. Elemente, die denjenigen entsprechen, die bei der oben dargestellten Ausführungsform beschrieben worden sind, sind mit den gleichen Bezugszeichen bezeichnet und werden nicht mehr detailliert beschrieben. Zum Beispiel ist der Halbleiterspeicher MEM ein statischer RAM. Der Halbleiterspeicher MEM arbeitet auf synchrone Weise mit Taktsignalen CLK, kann jedoch auch auf asynchrone Weise mit Taktsignalen CLK arbeiten.
Zum Beispiel ist der Halbleiterspeicher MEM zusammen mit einem Speicher-Controller MCNT in dem System SYS eingebaut. Zum Steuern des Zugriffs auf den Halbleiterspeicher MEM gibt der Speicher-Controller MCNT an den Halbleiterspeicher MEM Schreibfreigabesignale WEX, Adresssignale AD und Schreibdatensignale I/O aus und empfängt Lesedatensignale I/O von dem Halbleiterspeicher MEM. Der Halbleiterspeicher MEM und der Speicher-Controller MCNT können als Halbleitervorrichtungen, die in Paketen enthalten sind, oder als Speichermakros (IP), die in einem System LSI eingebaut sind, ausgeführt sein.
Zum Beispiel wird der Halbleiterspeicher MEM mittels eines CMOS-Prozesses auf einem Siliziumsubstrat ausgebildet. Der Halbleiterspeicher weist eine interne Spannungserzeugungsschaltung VGEN, eine Operationssteuerschaltung CNT, einen Zeilendekodierer RDEC, einen Spaltendekodierer CDEC, eine Replica-Schaltung REPC, ein Speicherzellenarray ARY, eine Spaltenauswahlschaltung CSEL, eine Datensteuerschaltung DCNT und einen Leseverstärker SA auf. Ein Beispiel für das Speicherzellenarray ARY ist in 3 dargestellt.
Die interne Spannungserzeugungsschaltung VGEN verwendet eine externe Energiequellenspannung IOVDD zum Erzeugen von beispielsweise einer H-Pegel-Spannung CVDD einer Wortleitung WL (3). Die H-Pegel-Spannung CVDD kann auch als eine H-Pegel-Spannung der Energiequelle der Speicherzelle MC (3) und der Blindwortleitungen DWL1 bis DWLn (3) verwendet werden. Die H-Pegel-Spannung CVDD ist niedriger als die externe Energiequellenspannung IOVDD und höher als die externe Energiequellenspannung VDD. Die externe Energiequellenspannung IOVDD wird zu dem Energiequellenanschluss des mit dem Datenanschluss I/O verbundenen Dateneingangspuffers und dem Energiequellenanschluss des Datenausgangspuffers geliefert. Die externe Energiequellenspannung VDD wird zu Energiequellenanschlüssen von anderen Schaltungen als den Schaltungen geliefert, zu denen die externe Energiequellenspannung IOVDD und die H-Pegel-Spannung CVDD geliefert werden.
Die Operationssteuerschaltung CNT empfängt zum Beispiel Schreibfreigabesignale WEX und Adresssignale AD auf synchrone Weise mit Taktsignalen CLK. Wenn die Schreibfreigabesignale WEX auf H-Pegel sind, detektiert die Operationssteuerschaltung CNT einen Lesebefehl und führt eine Lesezugriffsoperation an der Speicherzelle MC aus, die von den Adresssignalen AD angezeigt wird. Wenn die Schreibfreigabesignale WEX auf L-Pegel sind, detektiert die Operationssteuerschaltung CNT einen Schreibbefehl und führt eine Schreibzugriffsoperation an der Speicherzelle MC durch, die von den Adresssignalen AD angezeigt wird. Die Operationssteuerschaltung CNT weist einen Vordekodierer (3) der Adresssignale AD auf. Ein Beispiel für die Operationssteuerschaltung CNT ist in 3 dargestellt.
Bei der Lesezugriffsoperation und der Schreibzugriffsoperation aktiviert der Zeilendekodierer RDEC eine der Wortleitungen in Reaktion auf ein von der Operationssteuerschaltung CNT geliefertes Zeilendekodiersignal. Bei der Lesezugriffsoperation und der Schreibzugriffsoperation aktiviert der Spaltendekodierer CDEC eine der Spaltenauswahl-Signalleitungen COL (3) in Reaktion auf von der Operationssteuerschaltung CNT gelieferte Spaltendekodiersignale. Die Replica-Schaltung REPC weist eine Vielzahl von Blindspeicherzellen DMC1 bis DMCm (4) und eine Vielzahl von Blindbitleitungen DBL1 bis DBLn (4) zum Erzeugen von Zeitsteuerungen für die Aktivierung des Leseverstärkers SA auf. Beispiele für den Zeilendekodierer RDEC, den Spaltendekodierer CDEC und die Replica-Schaltung REPC sind in 3 und 4 dargestellt.
Die Spaltenauswahlschaltung CSEL verbindet ein Paar Bitleitungen BL, BLX (3), die den aktivierten Spaltenauswahl-Signalleitungen COL entsprechen, mit der Datensteuerschaltung DCNT oder dem Leseverstärker SA. Die Datensteuerschaltung DCNT arbeitet während der Schreibzugriffsoperation und liefert die an dem Datenanschluss I/O empfangenen Schreibdaten zu der Spaltenauswahlschaltung CSEL. Ein Beispiel für die Spaltenauswahlschaltung CSEL ist in 8 dargestellt. Bei der Lesezugriffsoperation verstärkt der Leseverstärker SA die Signalhöhe der von der Spaltenauswahlschaltung CSEL gelieferten Lesedaten und gibt die verstärkten Lesedaten an den Datenanschluss I/O aus. Ein Beispiel für den Leseverstärker SA ist in 10 dargestellt.
3 zeigt ein Beispiel für eine Schaltung des Halbleiterspeichers MEM, der in 2 dargestellt ist. In 3 ist die Replica-Schaltung REPC auf der linken Seite des Zeilendekodierers RDEC angeordnet. Bei der eigentlichen Schaltung ist die Replica-Schaltung REPC jedoch zwischen dem Zeilendekodierer RDEC und dem Speicherzellenarray ARY angeordnet.
Die Replica-Schaltung REPC weist eine Vielzahl von Replica-Einheiten REP (REP1, REP2, ..., REPn) und Pegelumsetzer LS und Vorladetransistoren PT auf, die den jeweiligen Replica-Einheiten REP entsprechen. Die Replica-Einheiten REP weisen eine Vielzahl von Blindspeicherzellen DMC1 bis DMCm (4) auf, die parallel mit einer entsprechenden Vielzahl von Blindbitleitungen DBL (DBL1, DBL2, ..., DBLn) verbunden sind. Ein Beispiel für eine Replica-Einheit REP ist in 4 dargestellt.
Jeder Pegelumsetzer LS wandelt ein Eingangssignal mit einer H-Pegel-Spannung VDD in eine H-Pegel-Spannung CVDD um und gibt die H-Pegel-Spannung CVDD aus. Der Pegelumsetzer LS, der der Replica-Einheit REP1 der ersten Stufe entspricht, wandelt die H-Pegel-Spannung VDD des Blindzugriffssignals DAC in eine H-Pegel-Spannung CVDD um und gibt die H-Pegel-Spannung CVDD zu der Blindwortleitung DWL1 aus.
Die Pegelumsetzer LS, die den Replica-Einheiten REP2 bis REPn der zweiten Stufe und aufwärts entsprechen, empfangen Signale, die durch Invertieren von Blindbitleitungssignalen DBL (DBL1, DBL2, ..., DBLn-1) von vorhergehenden Stufen mit einem CMOS-Inverter erzeugt werden, und geben die Signale als Blindwortleitungssignale DWL (DWL2, DWL3, ..., DWLn) aus. Die Pegelumsetzer, die den Replica-Einheiten REP2 bis REPn von der zweiten Stufe aufwärts entsprechen, wandeln ebenfalls Eingangssignale mit einer H-Pegel-Spannung VDD in eine H-Pegel-Spannung CVDD um und geben die H-Pegel-Spannung CVDD aus. Ein Beispiel für einen Pegelumsetzer LS ist in 6 dargestellt.
Die Vorladetransistoren PT sind zum Beispiel von pMDS-Transistoren gebildet. Der Vorladetransistor PT wird eingeschaltet, wenn die entsprechende Blindwortleitung DWL auf einem L-Pegel ist und stellt die entsprechende Blindbitleitung DBL auf eine H-Pegel-Spannung ein.
Bei der vorliegenden Ausführungsform werden die Pegelveränderungen in dem Blindzugriffsignal DAC von der Operationssteuerschaltung CNT sequentiell zu den Replica-Einheiten REP1, REP2, ..., REPn übertragen. Die Operationssteuerschaltung CNT aktiviert Leseverstärker-Freigabesignale SAE in Reaktion auf eine Pegelveränderung in der letzten Blindbitleitung DBLn.
Die Operationssteuerschaltung CNT weist eine Blindwortleitungssignal-Erzeugungseinheit DWLGEN, einen Vordekodierer PDEC, einen Impulsgenerator PG und Pufferschaltungen BUF1 und BUF2 auf. Die Blindwortleltungssignal-Erzeugungseinheit DWLGEN weist eine Transistorreihe TRC, eine Verzögerungsschaltung DLY und eine Latch-Schaltung LT auf. Die Operationssteuerschaltung CNT aktiviert Blindzugriffssignale DAC auf synchrone Weise mit einer Anstiegsflanke von Taktsignalen CLK auf einen H-Pegel. Ferner inaktiviert dann, wenn ein L-Pegel einer Blindbitleitung DBLn als ein Rücksetzsignal RST detektiert wird, die Operationssteuerschaltung CNT das Blindzugriffssignal DAC auf einen L-Pegel. Ferner aktiviert bei einer Lesezugriffsoperation die Operationssteuerschaltung CNT das Leseverstärker-Freigabesignal SAE für einen vorbestimmten Zeitraum auf synchrone Weise auf einen H-Pegel, wobei die Blindzugriffssignale DAC inaktiviert sind.
Die Transistorreihe TRC weist einen pMDS-Transistor P1 und nMDS-Transistoren N1, N2 auf, die zwischen einer Energiequellenleitung VDD und einer Masseleitung VSS in Reihe geschaltet sind. Die Verzögerungsschaltung DLY verzögert die Taktsignale CLK um eine vorbestimmte Zeit und gibt die Logik-invertierten Signale als Verzögerungstaktsignale DCLKX an das Gate des nMDS-Transistors N2 aus. Das Gate des nMDS-Transistors N1 empfängt Taktsignale CLK. Das Gate des pMDS-Transistors P1 empfängt Rücksetzsignale RST. Die Rücksetzsignale RST werden über die Pufferschaltung BUF1 auf den gleichen Logikpegel eingestellt wie die Blindbitleitung DBLn.
Die Latch-Schaltung LT ist mit dem Verbindungsknotenpunkt ND1 der Transistoren P1, N1 verbunden und gibt Logik-invertierte Signale des Verbindungsknotenpunkts ND1 als Blindzugriffssignale DAC an den Vordekodierer PDEC, den Impulsgenerator PG und die Replica-Einheit REPC aus. Der Vordekodierer PDEC arbeitet, während die Blindzugriffssignale DAC auf H-Pegel sind, und erzeugt Zeilen-Vordekodiersignale und Spalten-Vordekodiersignale in Reaktion auf Adresssignale AD. Obwohl sie keinen besonderen Einschränkungen unterliegen, werden die Zeilen-Vordekodiersignale unter Verwendung von Bits mit Oberpegeln der Adresssignale AD erzeugt, und die Spalten-Vordekodiersignale werden unter Verwendung von Bits mit niedrigem Pegel der Adresssignale AD erzeugt.
Der Impulsgenerator PG arbeitet, wenn die Schreibfreigabesignale WEX auf H-Pegel sind, und erzeugt Impulssignale PLS auf synchrone Weise mit der fallenden Flanke der Blindzugriffssignale DAC. Die Schreibfreigabesignale WEX mit einem H-Pegel zeigen einen Lesezugriffszyklus an. Die Pufferschaltung BUF2 gibt die Impulssignale PLS als Leseverstärker-Freigabesignale SAE aus.
Der Zeilendekodierer RDEC stellt in Reaktion auf niedrige Vordekodiersignale von dem Vordekodierer PDEC eine der Wortleitungen WL als die H-Pegel-Spannung CVDD ein. Entsprechend wird der Energiequellenanschluss der Treiberschaltung (UND-Schaltung bei diesem Beispiel), die die Wortleitung WL in dem Zeilendekodierer RDEC antreibt, mit einer H-Pegel-Spannungsleitung CVDD verbunden. Der Spaltendekodierer CDEC stellt in Reaktion auf Spaltenvordekodiersignale von dem Vordekodierer PDEC die Spaltenauswahl-Signalleitungen COL auf eine H-Pegel-Spannung ein. Entsprechend wird der Energiequellenanschluss der Treiberschaltung (UND-Schaltung bei diesem Beispiel), die die Spaltenauswahl-Signalleitungen COL in dem Spaltendekodierer CDEC antreibt, mit den Energiequellen-Spannungsleitungen VDD verbunden.
Das Speicherzellenarray ARY weist eine Vielzahl von statischen Speicherzellen MC auf, die in einer Matrix angeordnet sind. Die Reihen der Speicherzellen MC, die in 3 horizontal angeordnet sind, sind mit Wortleitungen WL verbunden, Die Reihen der Speicherzellen MC, die in 3 vertikal angeordnet sind, sind mit komplementären Bitleitungen BL, BLX verbunden.
Die Spaltenauswahlschaltung CSEL weist Spaltenschalter CSW für selektives Verbinden der Bitleitungen BL, BLX mit Globalbitleitungen GBL, GBLX auf. Ein Beispiel für den Spaltenschalter CSW ist in 9 dargestellt. Der Leseverstärker SA arbeitet, während die Leseverstärker-Freigabesignal SAE auf H-Pegel sind, verstärkt die Differenz bei der Signalhöhe zwischen den Globalbitleitungen GBL, GBLX und gibt die verstärkten Signale als Lesedaten DOUT aus. Das Speicherzellenarray ARY, die Spaltenauswahlschaltung CSEL und der Leseverstärker SA, die in 3 dargestellt sind, zeigen eine Schaltung, die einem Datenanschluss I/O entspricht. Die Schaltung, die dem anderen Datenanschluss I/O entspricht, ist die gleiche wie die in 3 gezeigte.
4 zeigt ein Beispiel für die Replica-Einheiten REP (REP1, REP2, REP3, ..., REPn), die in 3 dargestellt sind. Die Replica-Einheiten REP sind die gleichen Schaltungen, und daher folgt nur eine Beschreibung für die Replica-Einheit REP1.
Die Replica-Einheit REP1 weist eine Anzahl m von Blindspeicherzellen DMC (DMC1, DMC2, ..., DMCm) auf. Ein Beispiel für eine Schaltung der Blindspeicherzelle DMC ist in 8 dargestellt. Die Blindwortleitung DWL1 und die Blindbitleitung DBL1 sind gemeinsam mit einer Anzahl m von Blindspeicherzellen DMC verbunden.
Die Blindspeicherzelle DMC speichert eine logische 0, und wenn die Blindwortleitung DWL auf H-Pegel aktiviert ist, gibt die Blindspeicherzelle DMC einen L-Pegel an die Blindbitleitung DBL1 aus, Dabei ist der elektrische Strom, der zu der Blindbitleitung DBL1 fließt, m Mal der elektrische Strom, der zu der Realbitleitung BL fließt, welche mit der Realspeicherzelle MC verbunden ist. Daher ist die Geschwindigkeit des Spannungsabfalls der Blindbitleitung DBL ungefähr m Mal die Geschwindigkeit des Spannungsabfalls der Realbitleitung BL. Das heißt, dass die Höhe des Spannungsabfalls der Blindbitleitung DBL1 in Reaktion auf die Aktivierung der Blindwortleitung DWL1 ungefähr m Mal die Höhe des Spannungsabfalls der Realbitleitung BL in Reaktion auf die Aktivierung der Realwortleitung WL ist.
Wenn die Blindbitleitung DWL1 in Reaktion auf die Aktivierung des Blindzugriffssignals DAC auf H-Pegel aktiviert ist, stoppt der Vorladetransistor PT das Vorladen der Blindbitleitung DBL1. Die Spannung der Blindbitleitung DBL1 fällt entsprechend dem L-Pegel, der von den Blindspeicherzellen DMC der Replica-Schaltung REP1 ausgegeben wird. Wenn die Spannung der Blindbitleitung DBL1 den logischen Schwellwert des CMOS-inverters übersteigt, wird ein H-Pegel (VDD) an den Eingang des Pegelumsetzers LS der nächsten Stufe übertragen, und die Blindwortleitung DWL2 wird auf H-Pegel (CVDD) aktiviert. Wenn die Blindwortleitung DWL2 aktiviert wird, stoppt die Vorladung der Blindwortleitung DWL2, und die Spannung der Blindwortleitung DWL2 fällt entsprechend einem L-Pegel, der von den Blindspeicherzellen der Replica-Einheit REP2 ausgegeben wird. Wie oben beschrieben ist, werden in Reaktion auf die Aktivierung der Blindzugriffssignale DAC die Blindwortleitungen DWL1 bis DWLn sequentiell auf H-Pegel aktiviert, und die Spannungen der Blindbitleitungen DBL1 bis DBLn fallen sequentiell.
Wie oben beschrieben ist, ist die Höhe des Spannungsabfalls der Blindbitleitungen DBL1 bis DBLn der Replica-Einheiten REP1 bis REPn ungefähr m Mal die Höhe des Spannungsabfalls einer Bitleitung BL. Die Replica-Einheiten REP1 bis REPn sind in Reihe geschaltet, und der Spannungsabfall der Blindbitleitungen DBL1 bis DBLn akkumuliert sich. Somit wird angenommen, dass die Höhe des Spannungsabfalls der Blindbitleitung DBLn in Reaktion auf die Aktivierung der Blindwortleitung DWL m/n Mal die Höhe des Spannungsabfalls der Realbitleitung BL in Reaktion auf die Aktivierung der Realwortleitung WL ist.
Zum Beispiel wird angenommen, dass die Spannung VDD der externen Energiequelle 1,1 V beträgt und der eingestellte Wert der Spannungsdifferenz zwischen dem Paar Bitleitungen BL, BLX 110 mV (d. h. 0,11 V) beträgt, wenn der Leseverstärker SA bei der Lesezugriffsoperation zu arbeiten beginnt. In 3 wird angenommen, dass der logische Schwellwert des CMOS-Inverters, der mit der letzten Blindbitleitung DBLn (zum Beispiel n = 4) verbunden ist, die Hälfte (0,55 V) des Werts der Spannung VDD der externen Energiequelle ist. Dabei muss zum Erzeugen von Leseverstärker-Freigabesignalen SAE mit optimalen Zeitsteuerungen in Reaktion darauf, dass sich die Blindbitleitung DBLn auf L-Pegel verändert, die Höhe des Spannungsabfalls der Blindbitleitung DBLn auf fünf Mal (0,55/0,11) den Wert der Höhe des Spannungsabfalls der Bitleitung BL (oder BLX) eingestellt werden.
Bei der vorliegenden Ausführungsform sind zum Beispiel vier Replica-Einheiten REP1 bis REP4 (n = 4), die jeweils 20 (m = 20) Blindspeicherzellen DMC aufweisen, in der Replica-Schaltung REPC (m/n = 5) ausgebildet, so dass Leseverstärker-Freigabesignale SAE mit optimalen Zeitsteuerungen erzeugt werden. Alternativ können 16 Replica-Einheiten REP1 bis REP16 (n = 16), die jeweils 80 (m = 80) Blindspeicherzellen DMC aufweisen, in der Replica-Schaltung REPC (m/n = 5) ausgebildet sein, so dass Leseverstärker-Freigabesignale SAE mit optimalen Zeitsteuerungen erzeugt werden.
Bei der vorliegenden Ausführungsform ist es möglich, die Anzahl von Blindspeicherzellen DMC, die zum Erzeugen der Leseverstärker-Freigabesignale SAE mit optimalen Zeitsteuerungen verwendet werden, willkürlich zu erhöhen. Je größer die Anzahl von Blindspeicherzellen DMC ist, die zum Erzeugen von Leseverstärker-Freigabesignalen SAE verwendet werden, desto stärker werden die Transistorcharakteristiken in den Blindzugriffssignalen DAC gemittelt. Entsprechend werden die Inkonsistenzen bei den Zeitsteuerungen für die Erzeugung der Leseverstärker-Freigabesignale SAE verringert.
Beim Ausbilden der Replica-Schaltung REPC mittels einer Replica-Einheit REP1, die in 4 dargestellt ist, können zum Einstellen der Höhe des Spannungsabfalls der Blindbitleitung DBL1 auf einen Wert, der fünf Mal der Wert der Bitleitung BL (oder BLX) ist, nur fünf Blindspeicherzellen DMC verwendet werden. In diesem Fall werden die Inkonsistenzen bei den Transistorcharakteristiken nicht ausreichend gemittelt, und daher werden Inkonsistenzen bei den Zeitsteuerungen für die Erzeugung von Leseverstärker-Freigabesignale SAE nicht ausreichend verringert.
5 zeigt ein Beispiel für den Impulsgenerator PG, der in 3 dargestellt ist. Der Impulsgenerator PG weist ein NOR-Gate, Inverterreihen IVR mit einer ungeraden Anzahl von Stufen und eine UND-Schaltung auf. Das NOR-Gate gibt einen H-Pegel aus, wenn ein Blindzugriffssignal DAC mit einem L-Pegel und ein Signal, das durch Invertieren eines einen H-Pegel aufweisenden Schreibfreigabesignals WEX erhalten wird, empfangen werden. Die UND-Schaltung gibt Impulssignale PLS mit einer positiven Impulsbreite, die der Verzögerungszeit der Inverterreihe IVR entspricht, auf synchrone Weise mit einer fallenden Flanke des Blindzugriffssignals DAC aus. Die Impulssignale PLS werden als die Leseverstärker-Freigabesignale SAE über die Pufferschaltung BUF2, die in 3 dargestellt ist, ausgegeben.
6 zeigt ein Beispiel für einen Pegelumsetzer LS, der in 4 dargestellt ist. Der Pegelumsetzer LS weist pMOS-Transistoren P3, P4, nMOS-Transistoren N3, N4 und CMOS-Inverter IV1, IV2 auf. Der Energiequellenanschluss des CMOS-Inverters IV1 ist mit der Spannungsleitung VDD der externen Energiequelle verbunden. Der Energiequellenanschluss des CMOS-Inverters IV2 ist mit der H-Pegel-Spannungsleitung CVDD verbunden.
Die Transistoren P3, N3 sind zwischen der H-Pegel-Spannungsleitung CVDD und der Masseleitung VSS in Reihe geschaltet. Das Gate des Transistors N3 ist über einen CMOS-Inverter IV1 mit einem Eingangsanschluss IN verbunden. Das Drain des Transistors N3 ist mit dem Gate des Transistors P4 verbunden. Das Gate des Transistors N4 ist mit dem Eingangsanschluss IN verbunden. Das Drain des Transistors N4 ist mit dem Gate des Transistors P3 und dem Eingang des CMOS-Inverters IV2 verbunden. Der Ausgang des CMOS-Inverters IV2 ist mit dem Ausgangsanschluss OUT verbunden.
Wenn eine H-Pegel-Spannung VDD an dem Eingangsanschluss IN empfangen wird, gibt der Pegelumsetzer LS eine H-Pegel-Spannung CVDD von dem Ausgangsanschluss OUT aus. Wenn eine L-Pegel-Spannung VSS an dem Eingangsanschluss IN empfangen wird, gibt der Pegelumsetzer LS eine L-Pegel-Spannung VSS von dem Ausgangsanschluss OUT aus.
7 zeigt ein Beispiel für die Speicherzelle MC, die in 3 dargestellt ist. Die Speicherzelle MC weist Ladetransistoren LT1, LT2 (pMOS-Transistor), Treibertransistoren DT1, DT2 (nMOS-Transistor) und Zugriffstransistoren AT1, AT2 (nMOS-Transistor) auf, ähnlich wie ein typischer statischer RAM. Die Ladetransistoren LT1, LT2 weisen die gleiche Struktur und die gleichen elektrischen Eigenschaften auf. Die Treibertransistoren DT1, DT2 weisen die gleiche Struktur und die gleichen elektrischen Eigenschaften auf. Die Zugriffstransistoren AT1, AT2 weisen die gleiche Struktur und die gleichen elektrischen Eigenschaften auf.
8 zeigt ein Beispiel für die Blindspeicherzelle DMC, die in 4 dargestellt ist. 8 zeigt die Blindspeicherzelle DMC der Replica-Einheit REP1, die in 4 dargestellt ist. Die Blindspeicherzellen DMC der anderen Replica-Einheiten REP2 bis REPn sind die gleichen wie die in 8 dargestellten, mit der Ausnahme, dass die verbundenen Signalleitungen andere Bezeichnungen aufweisen.
Die Elementekonfiguration der Blindspeicherzelle DMC ist die gleiche wie die Elementekonfiguration der Speicherzelle MC, die in 7 dargestellt ist. Bei der Blindspeicherzelle DMC sind jedoch die Gates des Ladetransistors LT1 und des Treibertransistors DT1 mit der H-Pegel-Spannungsleitung CVDD verbunden, und das Gate des Zugriffstransistors AT2 ist mit der Masseleitung VSS verbunden. Entsprechend hält die Blindspeicherzelle konstant einen niedrigen Pegel. L aufrecht. Das heißt, dass dann, wenn die Blindwortleitung DWL1 auf einen H-Pegel aktiviert ist, die Blindspeicherzelle DMC konstant einen niedrigen Pegel L an die Blindbitleitung DBL1 ausgibt.
9 zeigt ein Beispiel für einen Spaltenschalter CSW, der in 3 dargestellt ist. Der Spaltenschalter CSW weist pMOS-Transistoren P5 bis P9 und einen CMOS-Inverter IV3 auf. Die pMOS-Transistoren P5 bis P9 arbeiten als Vorladeschaltungen (Egalisierungsschaltungen) von Bitleitungen BL, BLX. Das heißt, dass dann, wenn die Spaltenauswahl-Signalleitungen COL auf L-Pegel sind, die Bitleitungen BL, BLX von der Energiequellenspannung VDD über die pMOS-Transistoren P5, P6 vorgeladen werden und über den pMOS-Transistor P7 egalisiert werden. Die pMOS-Transistoren P8, P9 werden eingeschaltet, während die Spaltenauswahl-Signalleitungen COL auf H-Pegel sind, und verbinden die Bitleitungen BL, BLX mit den Globalbitleitungen GBL, GBLX.
10 zeigt ein Beispiel für einen Leseverstärker SA, der in 3 dargestellt ist. Der Leseverstärker SA ist ein sogenannter Stromspiegeltyp und weist eine Stromspiegeleinheit CM mit einem Paar pMOS-Transistoren und eine Differenzeingangseinheit DI mit einem Paar nMOS-Transistoren auf. Die Differenzeingangseinheit DI verbindet die Gates der nMOS-Transistoren mit den Globalbitleitungen GBL, GBX und verbinden die Sources der nMOS-Transistoren über eine Energiequellen-Umschaltschaltung PSW mit der Masseleitung VSS. Die Energiequelle-Umschaltschaltung PSW ist von einem nMOS-Transistor gebildet und wird in Reaktion auf das Empfangen der einen H-Pegel aufweisenden Leseverstärker-Freigabesignale SAE an dem Gate eingeschaltet.
Das Drain des nMOS-Transistors, der die Globalbitleitung GBL an dem Gate aufnimmt, ist über den CMOS-Inverter mit einer Datenausgangs-Signalleitung DOUT verbunden. Der Leseverstärker SA wird aktiviert, während die Leseverstärker-Freigabesignale SAE auf H-Pegel sind, und führt eine Differenzverstärkung an der Spannungsdifferenz zwischen den Globalbitleitungen GBL, GBLX durch. Der Leseverstärker SA gibt die Datenausgangssignale DOUT, die gleiche Logik wie die Logik der Daten aufweisen, an der Globalbitleitung GBL aus. Die Datenausgangssignale DOUT sind in dem Datenausgangs-Latch festgehalten und werden von dem Datenanschluss I/O ausgegeben.
11 zeigt ein Beispiel für eine Lesezugriffsoperation des Halbleiterspeichers MEM, der in 2 dargestellt ist, Der Halbleiterspeicher MEM nach der vorliegenden Ausführungsform führt die Lesezugriffsoperation mittels eines Taktzyklus aus, bei dem die Schreibfreigabesignale WEX auf H-Pegel sind, Die Dauer der Lesezugriffsoperation ist ein Taktzyklus. Aus Gründen der Vereinfachung wird angenommen, dass die Replica-Schaltung REPC vier Replica-Einheiten REP1 bis REP4 aufweist und dass jede der Replica-Einheiten REP1 bis REP4 20 Blindspeicherzellen DMC aufweist. Zum Beispiel werden die Adresssignale AD auf synchrone Weise mit einer fallenden Flanke von Taktsignalen CLK zu dem Halbleiterspeicher MEM geliefert.
Während die Taktsignale CLK und die Verzögerungstaktsignale DCLKX auf H-Pegel sind, sind die nMOS-Transistoren N1, N2, die in 3 dargestellt sind, eingeschaltet, und der Knotenpunkt ND1 verändert sich auf L-Pegel (11(a)). Die Latch-Schaltung LT stellt die Blindzugriffssignale DAC auf H-Pegel ein in Reaktion auf einen L-Pegel-Knotenpunkt ND1 (11(b)). Das heißt, dass die Blindzugriffssignale DAC auf synchrone Weise mit einer Anstiegsflanke der Taktsignale CLK auf H-Pegel aktiviert werden. Als Nächstes aktiviert der Pegelumsetzer LS, der der Replica-Einheit REP1 entspricht, die Blindwortleitung DWL1 auf eine H-Pegel-Spannung CVDD in Reaktion auf die Aktivierung der Blindzugriffssignale DAC (11(c)).
Wenn sich die Blindwortleitung DWL1 zu einer H-Pegel-Spannung CVDD verändert, stoppt die Vorladeoperation der Blindbitleitung DBL1. Ferner geben dann, wenn die Blindwortleitung DWL1 aktiviert ist, die Blindspeicherzellen DMC der Replica-Einheit REP1, die in 4 dargestellt ist, eine logische 0 an die Blindbitleitung DBL1 aus. Die aus den Blindspeicherzellen DMC ausgelesenen Daten werden zu der Blindbitleitung DBL1 übertragen, und die Vorladespannung VDD fällt graduell (11(d)).
Der CMOS-Inverter, der die Spannung der Blindbitleitung DBL1 empfängt, gibt einen H-Pegel aus, wenn die Spannung der Blindbitleitung DBL1 auf den Pegel einer logischen 0 fällt. Entsprechend wird die Blindwortleitung DWL2 auf einen H Pegel aktiviert (11(e)). Wenn sich die Blindwortleitung DWL2 auf einen H-Pegel verändert, stoppt die Vorladeoperation der Blindbitleitung DBL2.
Wie oben beschrieben ist, stoppen die Blindbitleitungen DBL1 bis DBL4 separat ihre Vorladeoperationen in Reaktion auf die Aktivierung der entsprechenden Blindwortleitungen DWL1 bis DWL4. Entsprechend wird der Zeitraum, in dem sich die Blindbitleitungen DBL1 bis DBL4 in einem Floating-Zustand befinden, minimiert, und die Beaufschlagung von anderen Signalleitungen, wie z. B. Koppelgeräusche, wird vermieden. Folglich wird die Lesespanne des Halbleiterspeichers MEM vergrößert.
Aufgrund der Aktivierung der Blindwortleitung DWL2 fällt die Spannung der Blindbitleitung DBL2 graduell von der Vorladespannung VDD (11(f)). Danach verändern sich die Blindwortleitungen DWL3 und DWL4 sequentiell auf H-Pegel, und die Blindbitleitungen DBL3 und DBL4 verändern sich sequentiell auf L-Pegel (11(g)).
Der Vordekodierer PDEC beginnt eine Dekodieroperation in Reaktion auf die Veränderung der Blindzugriffssignale DAC auf H-Pegel und erzeugt Vorzeilen-Dekodiersignale und Vorspalten-Dekodiersignale. Entsprechend beginnen der Zeilendekodierer RDEC und der Spaltendekodierer CDEC zu arbeiten, und die Wortleitungen WL und die Spaltenauswahl-Signalleitungen COL, die Adresssignalen AD entsprechen, werden auf H-Pegel aktiviert (11(h)). Durch Aktivieren der Wortleitungen WL werden Daten aus den Speicherzellen MC zu den Bitleitungen BL, BLX ausgelesen. Bei diesem Beispiel halten die Speicherzellen MC, aus denen Daten ausgelesen werden, eine logische 0 fest, und daher fällt die Spannung der Bitleitung BL graduell von der Vorladespannung (11(i)). Der Spaltenschalter CSW, der die einen H-Pegel aufweisenden Spaltenauswahl-Signalleitungen COL aufnimmt, wird eingeschaltet, und die Spannung der Bitleitungen BL, BLX wird über die Globalbitleitungen GBL, GBLX zu dem Leseverstärker SA geliefert.
Wenn sich die letzte Blindbitleitung DBL4 auf L-Pegel verändert, verändert die Operationssteuerschaltung CNT die Rücksetzsignale RST auf L-Pegel (11(j)). Entsprechend wird der pMOS-Transistor P1, der in 3 dargestellt ist, eingeschaltet, und der Knotenpunkt ND1 verändert sich auf H-Pegel (11(k)). Die Blindzugriffssignale DAC verändern sich auf L-Pegel in Reaktion auf den H-Pegel-Knotenpunkt (11(l)). Dann werden die Blindwortleitungen DWL1 bis DWL4 auf L-Pegel inaktiviert.
Entsprechend den L-Pegel-Blindwortleitungen DWL1 bis DWL4 wird der Vorladetransistor PT eingeschaltet, und daher verändern sich die Blindbitleitungen DBL1 bis DBL4 auf H-Pegel (11(m)). Der Vordekodierer PDEC stoppt die Dekodieroperation in Reaktion auf die Veränderung der Blindzugriffssignale DAC auf L-Pegel. Entsprechend werden die Wortleitungen WL und die Spaltenauswahl-Signalleitungen COL auf L-Pegel inaktiviert (11(n)).
Der Impulsgenerator PG und die Pufferschaltung BUF2, die in 3 dargestellt sind, aktivieren die Leseverstärker-Freigabesignale SAE auf synchrone Weise mit einer fallenden Flanke der Blindzugriffssignale DAC auf H-Pegel (11(o)). Entsprechend beginnt der Leseverstärker SA eine Verstärkungsoperation. Zum Beispiel wird die Spannungsdifferenz VBL zwischen den Bitleitungen BL, BLX (genauer gesagt Globalbitleitungen GBL, GBLX) auf 110 V eingestellt zu einem Zeitpunkt, zu dem die Leseverstärker-Freigabesignale SAE aktiviert sind. Wie oben beschrieben ist, wird dieses Beispiel implementiert, wenn die Leseverstärker-Freigabesignale SAE unter Verwendung von vier Replica-Einheiten REP1 bis REP4, die jeweils 20 Blindspeicherzellen aufweisen, erzeugt werden.
Die von dem Leseverstärker verstärkten Lesedaten werden als Datenausgangssignale DOUT in einer Datenausgangsschaltung festgehalten. Dann werden die aus den Speicherzellen MC ausgelesenen Daten von dem Datenanschluss I/O (11(p)) ausgegeben. Zum Beispiel gibt der Halbleiterspeicher MEM die Lesedaten DOUT von dem Datenanschluss I/O aus, während die Taktsignale CLK auf L-Pegel sind.
Bei der vorliegenden Ausführungsform wird die Spannung zum Aktivieren der Blindwortleitungen DWL (DWL1 bis DWL4) auf die gleiche Spannung eingestellt wie die zum Aktivieren der Wortleitungssignale WL, so dass die Operationszeitsteuerungen der Blindspeicherzellen DMC den Operationszeitsteuerungen der Speicherzellen MC gleich sind. Folglich wird die Operation des Einstellens der Zeitsteuerungen der Blindwortleitungssignale DWL, d. h. die Operation des Auslegens der Replica-Schaltung REPC, vereinfacht.
Ferner verändert sich dann, wenn sich die Energiequellenspannung IOVDD von der Energiequellenspannung VDD verändert, die aus der Energiequellenspannung IOVDD erzeugte H-Pegel-Spannung CVDD ebenfalls von der Energiequellenspannung VDD. Entsprechend verändert sich die Spannung für die Aktivierung der Wortleitungssignale WL, und die Ausgabezeitsteuerung der aus den Speicherzellen MC in die Bitleitungen BL, BLX eingelesenen Daten verändert sich. Bei der vorliegenden Ausführungsform ist jedoch die Spannung für die Aktivierung der Blindwortleitungssignale DWL die H-Pegel-Spannung CVDD, die die gleiche ist wie die Spannung für die Aktivierung der Wortleitungssignale WL. Daher verändert sich die Spannung für die Aktivierung der Blindwortleitungssignale DWL auf ähnliche Weise wie die Spannung für die Aktivierung der Wortleitungssignale WL. Folglich werden selbst dann, wenn sich die Energiequellenspannung IOVDD oder die Energiequellenspannung VDD verändert, die Zeitsteuerungen für die Aktivierung der Leseverstärker-Freigabesignale SAE entsprechend den Zeitsteuerungen der Daten, die aus den Speicherzellen MC in die Bitleitungen BL, BLX eingelesen werden, konstant optimiert.
12 zeigt ein weiteres Beispiel für die Lesezugriffsoperation des Halbleiterspeichers MEM, der in 2 dargestellt ist. Die gleichen Operationen wie die von 11 werden nicht mehr detailliert beschrieben. Bei dem vorliegenden Beispiel weist die Replica-Schaltung REPC acht Replica-Einheiten REP1 bis REP8 (n = 8) auf, die jeweils 40 Blindspeicherzellen DMC (m = 40) aufweisen. Entsprechend wird die Spannungsdifferenz VBL zwischen den Bitleitungen BL, BLX (genauer gesagt, Globalbitleitungen GBL, GBLX) 110 mV zu einem Zeitpunkt, zu dem die Leseverstärker-Freigabesignale SAE aktiviert sind.
Bei dem vorliegenden Beispiel verändern sich die Blindwortleitungen DWL1 bis DWL8 sequentiell auf H-Pegel in Reaktion auf die Aktivierung der Blindzugriffssignale DAC, und die Blindbitleitungen DBL1 bis DBL8 verändern sich sequentiell auf L-Pegel (12 (a, b, c, d, e, f)). Ferner verändern sich die Rücksetzsignale RST auf L-Pegel in Reaktion darauf, dass sich die letzte Bitleitung DBL8 auf L-Pegel verändert (12(g)). Die weiteren Operationen sind die gleichen wie diejenigen von 11.
Die gleichen Auswirkungen wie bei den anderen Ausführungsformen werden auch bei der vorliegenden Ausführungsform erreicht. Die Vorladetransistoren PT, die entsprechend den Replica-Einheiten REP1 bis REPn ausgebildet worden sind, stoppen ihre Vorladeoperationen in Reaktion auf die Aktivierung der entsprechenden Blindwortleitungen DWL1 bis DWL4. Entsprechend wird der Zeitraum, in dem sich die Blindbitleitungen DBL1 bis DBL4 In einem Floating-Zustand befinden, minimiert, und die Beaufschlagung von anderen Signalleitungen, wie z. B. Koppelgeräusche, wird vermieden.
Durch Einstellen der Spannung für die Aktivierung der Blindwortleitungen DWL1 bis DWL4 auf den gleichen Wert CVDD wie den der Spannung für die Aktivierung der Wortleitungen WL werden die Operationszeitsteuerungen der Blindspeicherzellen DMC gleich den Operationszeitsteuerungen der Speicherzellen MC. Somit wird die Operation des Einstellens der Zeitsteuerungen der Blindwortleitungen DWL, d. h. die Operation des Auslegens der Replica-Schaltung REPC, vereinfacht. Ferner werden selbst dann, wenn sich die Energiequellenspannung IOVDD oder die Energiequellenspannung VDD verändert, die Zeitsteuerungen für die Aktivierung der Leseverstärker-Freigabesignale SAE entsprechend den Zeitsteuerungen der Daten, die aus den Speicherzellen MC in die Bitleitungen BL, BLX eingelesen werden, konstant optimiert. Entsprechend wird die Lesespanne des Halbleiterspeichers MEM verbessert, und die Leistung des Halbleiterspeichers MEM wird erhöht.
13 zeigt ein Beispiel für einen Halbleiterspeicher MEM nach einer weiteren Ausführungsform. Bei diesem Beispiel empfängt die Replica-Schaltung REPC eine Anzahl n von Zeitsteuerungs-Veränderungssignalen CT (CT1 bis CTn) über einen externen Anschluss. Zum Beispiel werden die Zeitsteuerungs-Veränderungssignale CT von dem Speicher-Controller MCNT zum Steuerns des Zugriffs auf den Halbleiterspeicher MEM ausgegeben. Weitere Konfigurationen sind die gleichen wie die in 2 gezeigten.
14 zeigt ein Beispiel für die Replica-Schaltung REPC, die in 13 dargestellt ist. Die Replica-Schaltung REPC weist ein Paar in Rehe geschalteter NAND-Gates auf, die den Replica-Einheiten REP1 bis REPn entsprechen. Das Paar NAND-Gates arbeitet als eine Replica-Schaltungseinheit zum Auswählen einer Replica-Einheit REP (REP1 bis REPn) zum Liefern der Blindzugangssignale DAC entsprechend dem Pegel der Zeitsteuerungs-Veränderungssignale CT und zum Verhindern von Operationen der Replica-Einheiten REP in Stufen vor der ausgewählten Replica-Einheit REP. Das NAND-Gate an der hinteren Stufe ist anstelle des CMOS-Inverters für das Empfangen von Blindbitleitungssignalen DBL1 bis DBLn, die in 4 dargestellt sind, vorgesehen. Die weiteren Konfigurationen sind die gleichen wie diejenigen, die in 4 dargestellt sind, mit der Ausnahme, dass die Eingangssignale des Pegelumsetzers LS andere sind.
Das NAND-Gate an der vorderen Stufe empfängt Blindzugriffssignale DAC und Zeitsteuerungs-Veränderungssignale CT (eines von CT1 bis CTn). Das NAND-Gate an der vorderen Stufe wird durch Empfangen von H-Pegel-Zeitsteuerungs-Veränderungssignalen CT auf einen Gültig-Zustand eingestellt und arbeitet als eine Auswahlschaltung zum Invertieren des Pegels der empfangenen Blindzugriffssignale DAC und zum Ausgeben der invertierten Signale.
Der Ausgang des NAND-Gate an der hinteren Stufe ist mit dem entsprechenden Pegelumsetzer LS verbunden. Das NAND-Gate an der hinteren Stufe, das der Replica-Einheit REP1 entspricht, empfängt eine Energiequellenspannung VDD an einem Eingang und empfängt Ausgangssignale von dem NAND-Gate der vorderen Stufe an dem anderen Eingang. Das NAND-Gate an der hinteren Stufe, das den Replica-Einheiten REP2 bis REPn entspricht, empfängt an einem Eingang die Blindbitleitungssignale DBL (zum Beispiel DBL1) von der Replica-Einheit REP (zum Beispiel REP1) einer vorhergehenden Stufe und empfängt Ausgangssignale des NAND-Gate der vorderen Stufe an dem anderen Eingang.
Das NAND-Gate an der hinteren Stufe arbeitet als eine Blindzugriffs-Steuerschaltung zum Lesen der und Zugreifen auf die entsprechenden Blindspeicherzellen in Reaktion auf invertierte Signale von Blindzugriffssignalen DAC von dem NAND-Gate an der vorderen Stufe oder in Reaktion darauf, dass sich die Blindbitleitung DBL, die der Replica-Einheit REP einer vorhergehenden Stufe entspricht, auf L-Pegel verändert.
Bei der vorliegenden Ausführungsform ist nur eines der Zeitsteuerungs-Veränderungssignale CT1 bis CTn auf einen H-Pegel eingestellt. Nur der Pegelumsetzer LS, der dem NAND-Gate entspricht, das die H-Pegel-Zeitsteuerungs-Veränderungssignale CT empfängt, verändert die Blindwortleitung DWL (eine von DWL1 bis DWLn) auf H-Pegel in Reaktion auf den H-Pegel der Blindzugriffssignale DAC.
Ein Pegelumsetzer LS, der sich an einer späteren Stufe des Pegelumsetzers LS befindet, welcher dem Paar NAND-Gates entspricht, die H-Pegel-Zeitsteuerungs-Veränderungssignale CT empfangen, verändert eine Blindwortleitung DWL (zum Beispiel DWL3) auf H-Pegel in Reaktion auf den L-Pegel der Blindwortleitung DWL (zum Beispiel DWL2) einer vorhergehenden Stufe. Der Pegelumsetzer LS, der sich an einer vorhergehenden Stufe des Pegelumsetzers LS befindet, welcher dem Paar NAND-Gates entspricht, die H-Pegel-Zeitsteuerungs-Veränderungssigmale CT empfangen, hält die Blindwortleitung DWL (zum Beispiel DWL1) auf L-Pegel und hält die Blindbitleitung DBL (zum Beispiel DBL1) auf H-Pegel. Entsprechend kann die Anzahl von Replica-Einheiten REP, die zum Erzeugen von Leseverstärker-Freigabesignalen SAE vorgesehen sind, auf einfache Weise verändert werden. Das heißt, dass die Zeitsteuerung für die Erzeugung der Leseverstärker-Freigabesignale SAE geregelt werden kann.
15 zeigt ein Beispiel für Operationsspezifikationen der Replica-Schaltung REPC, die in 14 dargestellt ist. Bei diesem Beispiel weist die Replica-Schaltung REPC vier Replica-Einheiten REP1 bis REP4 auf, und jede der Replica-Einheiten REP1 bis REP4 weist 20 Blindspeicherzellen DMC auf. Bei diesem Beispiel werden vier Linien von Zeitsteuerungs-Veränderungssignalen CT (CT1 bis CT4) dem Halbleiterspeicher MEM zugeführt. Eines der Zeitsteuerungs-Veränderungssignale CT ist auf eine logische 1 gesetzt, und die verbleibenden der Zeitsteuerungs-Veränderungssignale CT sind auf eine logische 0 gesetzt.
Die Anzahl von Stufen von Replica-Einheiten REP, die zum Erzeugen von Leseverstärker-Freigabesignalen SAE verwendet werden, verändert sich entsprechend der Linie von Zeitsteuerungs-Veränderungssignalen, die auf die logische 1 gesetzt sind. Wenn die Anzahl von Stufen von verwendeten Replica-Einheiten REP klein ist, wird die Zeitsteuerung für die Aktivierung der Leseverstärker-Freigabesignale SAE beschleunigt. Wenn die Anzahl von Stufen von verwendeten Replica-Einheiten REP groß ist, wird die Zeitsteuerung für die Aktivierung der Leseverstärker-Freigabesignale SAE verzögert.
16 zeigt ein Beispiel für eine Lesezugriffsoperation des Halbleiterspeichers MEM, der in 13 dargestellt ist. Die gleichen Operationen wie diejenigen von 11 werden nicht mehr detailliert beschrieben. Bei dem vorliegenden Beispiel weist die Replica-Schaltung REPC vier Replica-Einheiten REP1 bis REP4 mit jeweils 20 Blindspeicherzellen DMC auf. Nur die Zeitsteuerungs-Veränderungssignale CT2 sind auf einen hohen Pegel H gesetzt, und die anderen Zeitsteuerungs-Veränderungssignale CT1, CT3, CT4 sind auf einen L-Pegel gesetzt.
Dabei wird die Operation der Replica-Einheit REP1, die in 13 dargestellt ist, verhindert. Die Blindwortleitung DWL1 wird auf einem niedrigen Pegel L gehalten, und die Blindbitleitung DBL1 wird auf einem hohen Pegel H gehalten (16(a)). Dann werden die Replica-Einheit REP2 entsprechend den H-Pegel-Zeitsteuerungs-Veränderungssignalen CT2 und die Replica-Einheiten REP3 und REP4 an den Stufen hinter der Replica-Einheit REP2 zum Erzeugen der Leseverstärker-Freigabesignale SAE verwendet. Insbesondere verändert sich die Blindwortleitung DWL2 auf H-Pegel in Reaktion auf die Aktivierung der Blindzugriffssignale DAC, und die Blindbitleitung DBL2 verändert sich graduell auf L-Pegel (16 (b, c, d)). Nachfolgende Operationen sind die gleichen wie diejenigen von 11. In 16 wird durch Verringern der Anzahl von verwendeten Replica-Einheiten REP die Zeitsteuerung für die Aktivierung der Leseverstärker-Freigabesignale SAE schneller als die von 11.
17 zeigt ein Beispiel für das System SYS, in dem der in 13 dargestellte Halbleiterspeicher MEM eingebaut ist. Zum Beispiel weist das System SYS ein System-on-Chip SOC auf, in dem ein Logikchip LOGIC und ein Speicherchip MEM ausgebildet sind. Obwohl er keinen besonderen Einschränkungen unterliegt, weist der Logikchip LOGIC eine Funktion als ein Speicher-Controller zum Zugreifen auf den Halbleiterspeicher MEM auf.
Bei dem vorliegenden Beispiel werden bei den Zeitsteverungs-Veränderungsanschlüssen CT1 bis CT4 des Halbleiterspeichers MEM Metallverdrahtungsschichten bei dem System-on-Chip SOC (Silizium) zum Verbinden mit der Energiequellenleitung VDD oder der Masseleitung VSS verwendet. Das heißt, dass die Pegel der Zeitsteverungs-Veränderungsanschlüsse CT1 bis CT4 in Abhängigkeit von den Verdrahtungsmustern auf der zum Herstellen des System-on-Chip SOS verwendeten Fotomaske bestimmt werden. Entsprechend werden die Pegel der Zeitsteuerungs-Veränderungsanschlüsse CT1 bis CT4 bei der Herstellung des System-on-Chip SOS eingestellt.
18 zeigt ein Beispiel für ein weiteres System SYS, in dem der in 13 dargestellte Halbleiterspeicher MEM eingebaut ist. Bei dem vorliegenden Beispiel sind die Zeitsteuerungs-Veränderungsanschlüsse CT1 bis CT4 des Halbleiterspeichers MEM mit dem externen Anschluss des System-on-Chip SOS verbunden. Die Pegel der Zeitsteuerungs-Veränderungsanschlüsse CT1 bis CT4 werden auf dem Substrat eingestellt, auf dem das System-on-Chip SOS eingebaut ist. Alternativ werden die Pegel der Zeitsteuerungs-Veränderungsanschlüsse CT1 bis CT4 von einem einen höheren Pegel aufweisenden Controller zum Steuern des System-on-Chip eingestellt. Somit können die Pegel der Zeitsteuerungs-Veränderungsanschlüsse CT1 bis CT4 eingestellt werden, wenn die Energie des Systems SYS eingeschaltet ist oder während das System SYS arbeitet.
19 zeigt ein weiteres Beispiel für das System SYS, in dem der in 13 dargestellte Halbleiterspeicher MEM eingebaut ist. Bei dem vorliegenden Beispiel werden die Pegel der Zeitsteuerungs-Veränderungsanschlüsse CT1 bis CT4 unter Verwendung eines in dem Logikchip LOGIC ausgebildeten Scan-Latch eingestellt. Insbesondere werden Signale zum Einstellen der Pegel der Zeitsteuerungs-Veränderungsanschlüsse CT1 bis CT4 von dem Scan-Eingangsanschluss SI auf synchrone Weise mit Scan-Taktsignalen SCLK geliefert. Entsprechend können die Pegel der Zeitsteuerungs-Veränderungsanschlüsse CT1 bis CT4 eingestellt werden, wenn die Energie des Systems SYS eingeschaltet ist. Das Scan Latch SLT wird ferner zum Implementieren eines Zwischenverbindungstests (Substratverbindungstests) des Logikchips LOGIC unter Verwendung eines Scan-Eingangsanschlusses SI und eines Scan-Ausgangsanschlusses SO verwendet.
20 zeigt ein weiteres Beispiel für das System SYS, in dem der in 13 dargestellte Halbleiterspeicher MEM eingebaut ist. Bei dem vorliegenden Beispiel sind die Zeitsteuerungs-Veränderungsanschlüsse CT1 bis CT4 mit einer Sicherungsschaltung FUSE verbunden, die in dem System-on-Chip SOS ausgebildet ist. Durch Programmieren der Sicherungsschaltung FUSE werden die Pegel der Zeitsteuerungs-Veränderungsanschlüsse CT1 bis CT4 eingestellt. Somit werden die Pegel der Zeitsteuerungs-Veränderungsanschlüsse CT1 bis CT4 bei einem Testprozess des System-on-Chip SOC oder bei einem Herstellprozess des Systems SYS eingestellt.
Die gleichen Auswirkungen wie bei den anderen Ausführungsformen werden auch bei der vorliegenden Ausführungsform erreicht. Ferner können die Blindwortleitungen DWL1 bis DWLn, die zuerst in Reaktion auf Blindzugriffssignale DAC zu aktivieren sind, entsprechend den Pegeln der Zeitsteuerungs-Veränderungssignale CT1 bis CTn willkürlich ausgewählt werden. Entsprechen ist es möglich, den Zeitpunkt von der Aktivierung der Blindzugriffssignale DAC bis zu der Aktivierung der Leseverstärker-Freigabesignale SAE zu regeln. Zum Beispiel werden selbst dann, wenn sich die Schwellspannung des Transistors aufgrund von Schwankungen bei den Herstellbedingungen verschiebt, die Zeitsteuerungen für die Aktivierung der Leseverstärker-Freigabesignale SAE entsprechend den Zeitsteuerungs-Veränderungssignalen CT1 bis CTn optimiert. Folglich wird die Lesespanne des Halbleiterspeichers MEM verbessert, und die Leistung des Halbleiterspeichers MEM wird erhöht.
21 zeigt ein Beispiel für die Replica-Schaltung REPC nach einer weiteren Ausführungsform. Bei der vorliegenden Ausführungsform weist die Replica-Schaltung REPC einen Vorladetransistor PT2 auf, der zwischen einem Vorladetransistor PT und einer Blindbitleitung DBL (einer der Bitleitungen DBL1 bis DBLn) angeordnet ist, die jeweils den Replica-Einheiten REP1 bis REPn entsprechen. Der Vorladetransistor PT2 ist ein pMOS-Transistor. Das Gate des Vorladetransistors PT2, das der Replica-Einheit REP1 der ersten Stufe entspricht, empfängt die Blindzugriffssignale DAC. Das Gate des Vorladetransistors PT2, das der Replica-Einheit RFP2 (einem von REP2 bis REPn) von der zweiten Stufe aufwärts entspricht, empfängt die invertierte Logik der Blindbitleitungssignale DBL (eines von DBL1 bis DBLn-1) von der vorhergehenden Stufe. Weitere Konfigurationen der Replica-Schaltung REPC sind die gleichen wie die von 4.
Die H-Pegel-Spannung der Blindwortleitungen DWL1 bis DWLn wird von dem Pegelumsetzer LS auf eine H-Pegel-Spannung CVDD eingestellt, die höher ist als die Energiequellenspannung VDD. Wie in 2 gezeigt ist, wird die H-Pegel-Spannung CVDD erzeugt, wenn eine interne Spannungserzeugungsschaltung VGEN die Energiequellenspannung IOVDD für I/O verringert. Entsprechend fällt dann, wenn die Energiequellenspannung IOVDD fällt, die H-Pegel-Spannung CVDD ebenfalls. Wenn die H-Pegel-Spannung CVDD niedriger wird als die Energiequellenspannung VDD, wenn die Blindwortleitung DWL (eine von DWL1 bis DWLn) auf eine H-Pegel-Spannung CVDD aktiviert ist, wird die Gate-Spannung des Vorladetransistors PT relativ niedrig. Entsprechend wird der Widerstand zwischen der Source und dem Drain des Vorladetransistors PT niedrig, und es fließt ein Kriechstrom.
Bei der vorliegenden Ausführungsform ist es möglich zu verhindern, dass ein Kriechstrom zu der Blindbitleitung (einer von DBL1 bis DBLn-1) fließt, und zwar entsprechend dem Vorladetransistor PT2, der abgeschaltet ist, wenn eine H-Pegel-VDD an dem Gate empfangen wird. Entsprechend ist es zum Beispiel dann, wenn die Blindwortleitung DWL1 auf eine H-Pegel-Spannung CVDD aktiviert ist und ein L-Pegel von der Blindspeicherzelle MEM zu der Blindbitleitung DBL1 ausgegeben wird, möglich zu verhindern, dass die Blindbitleitung DBL1 über den Vorladetransistor PT geladen wird. Das heißt, dass verhindert wird, dass die Zeitsteuerung für die Aktivierung der Leseverstärker-Freigabesignale SAE aufgrund des Kriechstroms des Vorladetransistors PT verzögert wird.
Die gleichen Auswirkungen wie bei den anderen Ausführungsformen werden auch bei der vorliegenden Ausführungsform erreicht. Ferner wird dann, wenn der Aktivierungspegel der Blindwortleitung DWL auf die H-Pegel-Spannung CVDD eingestellt ist und der Vorladepegel der Blindbitleitung DBL auf die Energiequellenspannung VDD eingestellt ist, verhindert, dass sich die Zeitsteuerung für die Aktivierung der Leseverstärker-Freigabesignale SAE aufgrund von Schwankungen in der H-Pegel-Spannung CVDD verschiebt. Folglich wird die Lesespanne des Halbleiterspeichers MEM vergrößert.
22 zeigt ein Beispiel für eine Replica-Schaltung REPC nach einer weiteren Ausführungsform. Bei der vorliegenden Ausführungsform ist bei der Replica-Schaltung REPC das Paar NAND-Gates, das in Reihe geschaltet ist, wie in 14 dargestellt Ist, der Schaltung von 21 hinzugefügt. Das heißt, dass in der Schaltung von 22 die Funktion zum Verändern der Anzahl von zum Erzeugen der Leseverstärker-Freigabesignale SAE vorgesehenen Replica-Einheiten REP mittels der Zeitsteuerungs-Veränderungssignale CT1 bis CTn der Replica-Schaltung REPC hinzugefügt worden ist. Die gleichen Auswirkungen wie bei den anderen Ausführungsformen werden auch bei der vorliegenden Ausführungsform erreicht.
23 zeigt ein weiteres Beispiel für die Replica-Einheit REP1. Zum Beispiel weist die Replica-Einheit REP1 der Replica-Schaltung REPC 24 Blindspeicherzellen DMC1 bis DMC24 auf. Die weiteren Replica-Einheiten REP2 bis REPn sind die gleichen wie die Replica-Einheit REP1. Die weiteren Konfigurationen der Replica-Schaltung REPC sind die gleichen wie diejenigen von 4. Die Schaltung von 23 ist auf 1, 4, 14, 21 und 22 anwendbar.
Bei dem vorliegenden Beispiel sind die Blindspeicherzellen DMC1 bis DMC4 mit der Masseleitung VSS statt mit der Blindwortleitung DWL1 verbunden, um eine Operation zu verhindern. Zum Beispiel wird die Verbindung mit der Masseleitung VSS mittels eines Verdrahtungsmusters einer Fotomaske durchgeführt.
Bei der Replica-Einheit REP von 23 wird die Anzahl von Blindspeicherzellen DMC, die mit der Blindwortleitung DWL1 verbunden sind, mittels eines Verdrahtungsmusters verändert, und daher ist es möglich, die Geschwindigkeit des Spannungsabfalls der Blindbitleitung DBL1 zu regeln, wenn die Blindwortleitung DWL1 auf H-Pegel aktiviert ist. Entsprechend ist es möglich, eine Feinregelung der Zeitsteuerung der Leseverstärker-Freigabesignale SAE durchzuführen.
In den vorstehenden detaillierten Beschreibungen sind die Charakteristiken und die Vorteile der Ausführungsformen verdeutlicht worden. Der Umfang der Patentansprüche kann die Charakteristiken und die Vorteile der Ausführungsformen umfassen, ohne dass dadurch vom Geist und vom Umfang der vorliegenden Erfindung abgewichen wird. Ferner können Fachleute auf einfache Weise Modifikationen und Änderungen entwickeln, und der Umfang der erfinderischen Ausführungsformen ist nicht auf das oben Beschriebene beschränkt, und geeignete Modifikationen und Äquivalente sind innerhalb des Umfangs der offenbarten Ausführungsformen möglich.
BESCHREIBUNG DER BEZUGSZEICHEN

ARY ... Speicherzellenarray; BL, BLX ... Paar Bitleitungen; BUF1, BUF2 ... Pufferschaltung; CDEC ... Spaltendekodierer; CNT ... Operationssteuerschaltung; COL ... Spaltenauswahl-Signalleitung; CSEL ... Spaltenauswahlschaltung; CSW ... Spaltenschalter; CT ... Zeitsteuerungs-Veränderungssignal; DAC ... Blindzugriffssignal; DBL ... Blindbitleitung; DCNT ... Datensteuerschaltung; DLY ... Verzögerungsschaltung; DMC ... Blindspeicherzelle; DWL ... Blindwortleitung; DWLGEN ... Blindwort-leitungs-Signalerzeugungsschaltung; I/O ... Datenanschluss; IOVDD ... Energiequellenspannung; LS ... Pegelumsetzer; LT ... Latch-Schaltung; MC ... Realspeicherzelle; MCNT ... Speicher-Controller; MEM ... Halbleiterspeicherzelle; PDEC ... Vordekodierer; PG ... Impulsgenerator; PLS ... Impulssignal; PT, PT2 ... Vorladetransistor; RD ... Lesebefehl; RDEC ... Zeilendekodierer; REP ... Replica-Einheit; REPC ... Replica-Schaltung; RST ... Rücksetzsignal; SA ... Leseverstärker; SAE ... Leseverstärker-Freigabesignale; SYS ... System; TRC ... Transistorreihe; VDD ... Energiequellenspannung; VGEN ... interne Spannungserzeugungsschaltung; WL ... Wortleitung

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 2004-22070 [0002]
JP 2003-323792 [0002]
JP 2004-220721 [0002]

Claims

Halbleiterspeicher, der aufweist: eine Realspeicherzelle; einen Leseverstärker, der zum Verstärken von aus der Realspeicherzelle ausgelesenen Daten in Reaktion auf eine Aktivierung eines Leseverstärker-Freigabesignals ausgebildet ist; eine Replica-Schaltung, die eine Vielzahl von in Reihe geschalteten Replica-Einheiten aufweist, wobei jede der Vielzahl von Replica-Einheiten eine Vielzahl von parallel geschalteten Blindspeicherzellen aufweist, wobei in Reaktion auf Daten, die aus einer der Vielzahl von Blindspeicherzellen einer der Vielzahl von Replica-Einheiten einer vorhergehenden Stufe ausgelesen werden, auf eine der Vielzahl von Blindspeicherzellen einer der Vielzahl von Replica-Einheiten zugegriffen wird; und eine Operationssteuerschaltung, die zum Aktivieren eines Blindzugriffsignals zum Zugreifen auf eine der Vielzahl von Blindspeicherzellen einer der Vielzahl von Replica-Einheiten einer ersten Stufe in Reaktion auf einen Lesebefehl und zum Aktivieren des Leseverstärker-Freigabesignals in Reaktion auf Daten, die aus einer der Vielzahl von Replica-Einheiten einer letzten Stufe ausgelesen werden, ausgebildet ist.
Halbleiterspeicher nach Anspruch 1, bei dem die Replica-Schaltung eine Replica-Steuereinheit aufweist, die zum Auswählen einer der Vielzahl von Replica-Einheiten, in die das Blindzugriffssignal entsprechend einem Pegel eines Zeitsteuerungs-Veränderungssignals zu liefern ist, und zum Verhindern von Operationen einer der Vielzahl von Replica-Einheiten einer vorhergehenden Stufe der ausgewählten einen der Vielzahl von Replica-Einheiten ausgebildet ist, wobei die ausgewählte eine der Replica-Einheiten als eine der Vielzahl von Replica-Einheiten der ersten Stufe arbeitet.
Halbleiterspeicher nach Anspruch 2, bei dem die Replica-Steuereinheit aufweist eine Vielzahl von Auswahlschaltungen, die jeweils für die Vielzahl von Replica-Einheiten und zum Empfangen des Blindzugriffssignals vorgesehen sind, wobei eine der Vielzahl von Auswahlschaltungen das empfangene Blindzugriffssignal entsprechend dem Pegel des Zeitveränderungssignals ausgibt, und eine Vielzahl von Blindzugriffs-Steuerschaltungen, die jeweils für die Vielzahl von Replica-Einheiten vorgesehen sind, wobei jede der Vielzahl von Blindzugriffs-Steuerschaltungen in Reaktion auf das Blindzugriffssignal von einer der Vielzahl von Auswahlschaltungen auf eine der Vielzahl von Blindspeicherzellen oder auf Daten zugreift, die aus einer der Vielzahl von Replica-Einheiten einer vorhergehenden Stufe ausgelesen werden.
Halbleiterspeicher nach einem der Ansprüche 1 bis 3, der ferner aufweist: eine Vielzahl von Blindwortleitungen, die jeweils für die Vielzahl von Replica-Einheiten vorgesehen sind und mit jeder der Vielzahl von Blindspeicherzellen verbunden sind, wobei die Vielzahl von Blindwortleitungen aktiviert wird, wenn auf die eine der Vielzahl von Blindspeicherzellen zugegriffen wird; eine Vielzahl von Blindbitleitungen, die jeweils für die Vielzahl von Replica-Einheiten vorgesehen sind und mit jeder der Vielzahl von Blindspeicherzellen verbunden sind, wobei die Vielzahl von Blindwortleitungen aus der einen der Vielzahl von Blindspeicherzellen ausgelesene Daten überträgt; und eine Vielzahl von Vorladeschaltungen, die jeweils mit der Vielzahl von Blindbitleitungen verbunden sind, wobei eine der Vielzahl von Vorladeschaltungen eine der Vielzahl von Blindbitleitungen vorlädt, wenn eine Blindwortleitung inaktiviert ist.
Halbleiterspeicher nach Anspruch 4, bei dem jede der Vielzahl von Vorladeschaltungen einen ersten Transistor und einen zweiten Transistor aufweist, die zwischen einer ersten Energiequellenleitung mit einer ersten H-Pegel-Spannung und der Blindbitleitung in Reihe geschaltet sind, ein Gate des ersten Transistors mit einem Ausgang eines Pegelumsetzers verbunden ist, und ein Gate des zweiten Transistors mit einem Eingang des Pegelumsetzers verbunden ist.
Halbleiterspeicher nach einem der Ansprüche 1 bis 5, der ferner aufweist: eine Vielzahl von Pegelumsetzern, die jeweils für die Vielzahl von Replica-Einheiten vorgesehen sind und zum Umwandeln eines Aktivierungspegels einer Blindwortleitung von einer ersten H-Pegel-Spannung zu einer zweiten H-Pegel-Spannung ausgebildet sind.
System, das aufweist: den Halbleiterspeicher nach einem der Ansprüche 1 bis 6; und einen Controller, der zum Steuern des Zugriffs des Halbleiterspeicher ausgebildet ist.