JP5134144B2 - 半導体メモリおよびシステム - Google Patents

Description

本発明は、センスアンプを有する半導体メモリおよび半導体メモリが搭載されるシステムに関する。

ＳＲＡＭ等の半導体メモリにおいて、ダミーメモリセルからダミービット線に読み出されるデータに合わせてセンスアンプの活性化タイミングを設定する手法が提案されている（例えば、特許文献１参照。）。複数のダミーメモリセルをダミービット線に接続することで、センスアンプの活性化タイミングは早くなり、トランジスタ特性のばらつきは平均化される（例えば、特許文献２参照。）。ダミービット線に接続されるダミーメモリセルの数を変えることで、センスアンプの活性化タイミングは調整される（例えば、特許文献３参照。）。

特開２００４−２２０７０号公報 特開２００３−３２３７９２号公報 特開２００４−２２０７２１号公報

センスアンプの活性化タイミングは、ダミービット線に接続されるダミーメモリセルの数を増やすほど早くなる。このため、センスアンプの活性化タイミングを最適にするために、ダミーメモリセルの数は大幅には増やすことはできない。換言すれば、従来では、ダミーメモリセルの数を大幅に増やすことはできないため、トランジスタ特性のばらつきを平均化する効果は小さい。

本発明の目的は、センスアンプの活性化タイミングを生成するために使用されるダミーメモリセルの数を増やし、トランジスタ特性のばらつきを平均化することによって、センスアンプの活性化タイミングを最適にすることである。

本発明の一形態では、半導体メモリは、読み出しコマンドに応答して読み出しアクセスされるリアルメモリセルと、リアルメモリセルから読み出されるデータを、センスアンプイネーブル信号の活性化に応答して増幅するセンスアンプと、並列接続された複数のダミーメモリセルをそれぞれ含み、直列に接続された複数のレプリカ部を有し、前段のレプリカ部のダミーメモリセルから読み出されるデータに応答して、対応するレプリカ部のダミーメモリセルが読み出しアクセスされるレプリカ回路と、読み出しコマンドに応答して初段のレプリカ部のダミーメモリセルに読み出しアクセスするためのダミーアクセス信号を活性化し、最終段のレプリカ部から読み出されるデータに応答してセンスアンプイネーブル信号を活性化する動作制御回路とを有している。

ダミーメモリセルの数を増やすことで、トランジスタ特性のばらつきを平均化することができ、センスアンプの活性化タイミングを最適にできる。この結果、半導体メモリの読み出しマージンを向上でき、半導体メモリの良品率である歩留を向上できる。

一実施形態における半導体メモリの例を示している。 別の実施形態における半導体メモリ例を示している。 図２に示した半導体メモリの回路の例を示している。 図３に示したレプリカ部の例を示している。 図３に示したパルスジェネレータの例を示している。 図４に示したレベルシフタの例を示している。 図３に示したメモリセルの例を示している。 図４に示したダミーメモリセルの例を示している。 図３に示したカラムスイッチの例を示している。 図３に示したセンスアンプの例を示している。 図２に示した半導体メモリの読み出しアクセス動作の例を示している。 図２に示した半導体メモリの読み出しアクセス動作の別の例を示している。 別の実施形態における半導体メモリの例を示している。 図１３に示したレプリカ回路の例を示している。 図１４に示したレプリカ回路の動作仕様の例を示している。 図１３に示した半導体メモリの読み出しアクセス動作の例を示している。 図１３に示した半導体メモリが搭載されるシステムの例を示している。 図１３に示した半導体メモリが搭載されるシステムの別の例を示している。 図１３に示した半導体メモリが搭載されるシステムの別の例を示している。 図１３に示した半導体メモリが搭載されるシステムの別の例を示している。 別の実施形態におけるレプリカ回路の例を示している。 別の実施形態におけるレプリカ回路の例を示している。 レプリカ部の別の例を示している。

以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｘ”が付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、スタティックＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、パッケージに封入された半導体メモリ装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。

半導体メモリＭＥＭは、複数のリアルメモリセルＭＣと、センスアンプＳＡと、複数のレプリカ部ＲＥＰ（ＲＥＰ１−ＲＥＰｎ）を有するレプリカ回路ＲＥＰＣと、動作制御回路ＣＮＴとを有している。リアルメモリセルＭＣは、リアルワード線ＷＬにそれぞれ接続され、かつ共通のリアルビット線ＢＬに接続されている。なお、メモリセルＭＣの数は１つでもよい。以下の説明では、リアルメモリセルＭＣをメモリセルＭＣとも称し、リアルワード線ＷＬをワード線ＷＬとも称し、リアルビット線ＢＬをビット線ＢＬとも称する。

メモリセルＭＣは、ワード線ＷＬのいずれかの活性化に応答して選択されて読み出しアクセスされ、保持しているデータをビット線ＢＬに出力する。例えば、ワード線ＷＬは、読み出しコマンドＲＤとともに供給されるアドレス信号に応じて選択される。センスアンプＳＡは、ビット線ＢＬに読み出されるデータの信号量を、読み出しコマンドＲＤに応答して活性化されるセンスアンプイネーブル信号ＳＡＥに応答して増幅する。センスアンプＳＡは、増幅したデータを読み出しデータＤＯＵＴとして出力する。

特に限定されないが、レプリカ部ＲＥＰ（ＲＥＰ１−ＲＥＰｎ）は、互いに同じ回路である。このため、初段のレプリカ部ＲＥＰ１について説明する。レプリカ部ＲＥＰ１は、ダミーワード線ＤＷＬ１とダミービット線ＤＢＬ１との間に並列に接続されたｍ個のダミーメモリセルＤＭＣ（ＤＭＣ１−ＤＭＣｍ）を有している。ダミーメモリセルＤＭＣ１−ＤＭＣｍは、同じ論理のデータを保持している。

ダミーメモリセルＤＭＣの素子構成は、リアルメモリセルＭＣの素子構成と同じである。すなわち、ダミーメモリセルＤＭＣを形成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタは、リアルメモリセルＭＣを形成するｐＭＯＳトランジスタおよびｎＭＯＳトランジスタと同じ構造および電気的特性を有している。リアルメモリセルＭＣおよびダミーメモリセルＤＭＣの回路例は、図７および図８に示す。

例えば、レプリカ部ＲＥＰ１−ＲＥＰｎのダミーメモリセルＤＭＣの総数（ｍ×ｎ個）は、ビット線ＢＬに接続されたメモリセルＭＣの数より少ない。このため、ダミーメモリセルＤＭＣは、メモリセルＭＣと同様に、ビット線ＢＬの配線方向に沿って、一列に配置可能である。これは、以下の実施形態でも同様である。レプリカ部ＲＥＰ１−ＲＥＰｎで使用されないダミーメモリセルＤＭＣは、形状ダミーとして配置される。これにより、ダミーメモリセルＤＭＣとメモリセルＭＣの配置間隔を互いに同じにでき、ダミーメモリセルＤＭＣとメモリセルＭＣの電気的特性を互いに同じにできる。なお、ダミーメモリセルＤＭＣの総数が、ビット線ＢＬに接続されたメモリセルＭＣの数より多いとき、ダミーメモリセルＤＭＣは、ビット線ＢＬの配線方向に沿って複数列に配置される。

初段のレプリカ部ＲＥＰ１は、ダミーアクセス信号ＤＡＣに応答して活性化されるダミーワード線信号ＤＷＬ１に応答して、ダミーメモリセルＤＭＣ１−ＤＭＣｍから読み出されるデータをダミービット線ＤＢＬ１に出力する。２段目以降のレプリカ部ＲＥＰ２−ＲＥＰｎは、前段のレプリカ部ＲＥＰのダミービット線ＤＢＬ（ＤＢＬ１−ＤＢＬｎ−１）に読み出されるデータに応答して、対応するダミーワード線信号ＤＷＬ（ＤＷＬ２−ＤＷＬｎ）を活性化し、ダミーメモリセルＤＭＣを読み出しアクセスする。そして、レプリカ部ＲＥＰ２−ＲＥＰｎは、ダミーメモリセルＤＭＣ１−ＤＭＣｍから読み出されるデータを、順次にダミービット線ＤＢＬ（ＤＢＬ２−ＤＢＬｎ）に出力する。

動作制御回路ＣＮＴは、読み出しコマンドＲＤに応答して、初段のレプリカ部ＲＥＰ１のダミーメモリセルＤＭＣに読み出しアクセスするためのダミーアクセス信号ＤＡＣを活性化する。また、動作制御回路ＣＮＴは、最終段のレプリカ部ＲＥＰｎのダミービット線ＤＢＬｎに読み出されるデータに応答してセンスアンプイネーブル信号ＳＡＥを活性化する。

この実施形態では、各レプリカ部ＲＥＰにおいて、同時にアクセスされるｍ個のダミーメモリセルＤＭＣから共通のダミービット線ＤＢＬ（ＤＢＬ１−ＤＢＬｎ）にデータが読み出される。また、各ダミービット線ＤＢＬの長さ（負荷容量）は、リアルビット線ＢＬの約１／ｎである。このため、ダミービット線ＤＢＬの電圧変化の速度は、１つのメモリセルＭＣから読み出されるデータによるビット線ＢＬの電圧低下の速度のほぼｍ倍になる。換言すれば、ダミーワード線信号ＤＷＬ（ＤＷＬ１−ＤＷＬｎ）の活性化に応答するダミービット線ＤＢＬ（ＤＢＬ１−ＤＢＬｎ）の電圧低下量は、ワード線ＷＬの活性化に応答するビット線ＢＬの電圧低下量のほぼｍ倍である。

一方、ｎ個のレプリカ部ＲＥＰ１−ＲＥＰｎは、直列に接続されている。このため、ダミーアクセス信号ＤＡＣの活性化に応答する最終のダミービット線ＤＢＬｎの電圧低下の速度は、ワード線ＷＬの活性化に応答するビット線ＢＬの電圧低下の速度のｍ／ｎ倍と見なすことができる。したがって、直列に接続されるレプリカ部ＲＥＰの数を増やすことで、センスアンプイネーブル信号ＳＡＥを生成するために使用されるダミーメモリセルＤＭＣの数を増やすことができる。

一般に、閾値電圧等のトランジスタ特性は、正規分布を示す。このため、センスアンプイネーブル信号ＳＡＥを生成するために使用されるダミーメモリセルＤＭＣの数が多いほど、ダミーメモリセルＤＭＣのトランジスタ特性のばらつきを平均化することができる。これにより、センスアンプイネーブル信号ＳＡＥの活性化タイミングのばらつきを小さくできる。したがって、センスアンプイネーブル信号ＳＡＥの生成に使用するダミーメモリセルＤＭＣを増やすほど、センスアンプＳＡの活性化タイミングがトランジスタ特性に依存して変化することを防止できる。さらに、従来では、ダミーメモリセルＤＭＣの数を増やすと、ダミービット線ＤＢＬ１の電圧低下の速度が上がり、センスアンプイネーブル信号ＳＡＥの活性化タイミングは早くなる。このため、ダミーメモリセルＤＭＣの数は、むやみに増やすことができなかった。この実施形態では、ダミーメモリセルＤＭＣの数の制限をなくすことができる。

以上、この実施形態では、センスアンプＳＡの活性化タイミングを生成するために使用されるダミーメモリセルＤＭＣの数を増やすことができる。これにより、ダミーメモリセルＤＭＣのトランジスタ特性のばらつきを十分に平均化することができ、センスアンプＳＡの活性化タイミングを最適にできる。例えば、トランジスタの閾値電圧が製造条件の変動によりシフトしても、センスアンプイネーブル信号ＳＡＥの活性化タイミングが大きくずれることを防止できる。この結果、半導体メモリＭＥＭの読み出しマージンを向上でき、半導体メモリＭＥＭの良品率である歩留を向上できる。

図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、スタティックＲＡＭである。半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。

例えば、半導体メモリＭＥＭは、メモリコントローラＭＣＮＴとともにシステムＳＹＳに搭載される。メモリコントローラＭＣＮＴは、半導体メモリＭＥＭのアクセスを制御するために、ライトイネーブル信号ＷＥＸ、アドレス信号ＡＤおよび書き込みデータ信号Ｉ／Ｏを半導体メモリＭＥＭに出力し、読み出しデータ信号Ｉ／Ｏを半導体メモリＭＥＭから受ける。半導体メモリＭＥＭおよびメモリコントローラＭＣＮＴは、パッケージに封入された半導体装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。

半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成されている。半導体メモリＭＥＭは、内部電圧生成回路ＶＧＥＮ、動作制御回路ＣＮＴ、ロウデコーダＲＤＥＣ、カラムデコーダＣＤＥＣ、レプリカ回路ＲＥＰＣ、メモリセルアレイＡＲＹ、カラム選択回路ＣＳＥＬ、データ制御回路ＤＣＮＴおよびセンスアンプＳＡを有している。メモリセルアレイＡＲＹの例は図３に示す。

内部電圧生成回路ＶＧＥＮは、外部電源電圧ＩＯＶＤＤを用いて、例えば、ワード線ＷＬ（図３）の高レベル電圧ＣＶＤＤを生成する。高レベル電圧ＣＶＤＤは、メモリセルＭＣ（図３）の電源およびダミーワード線ＤＷＬ１−ＤＷＬｎ（図３）の高レベル電圧としても使用される。高レベル電圧ＶＣＤＤは、外部電源電圧ＩＯＶＤＤより低く、外部電源電圧ＶＤＤより高い。外部電源電圧ＩＯＶＤＤは、データ端子Ｉ／Ｏに接続されるデータ入力バッファの電源端子およびデータ出力バッファの電源端子に供給される。外部電源電圧ＶＤＤは、外部電源電圧ＩＯＶＤＤおよび高レベル電圧ＣＶＤＤが供給される回路を除く回路の電源端子に供給される。

動作制御回路ＣＮＴは、例えば、ライトイネーブル信号ＷＥＸおよびアドレス信号ＡＤをクロック信号ＣＬＫに同期して受ける。動作制御回路ＣＮＴは、ライトイネーブル信号ＷＥＸが高レベルのときに、読み出しコマンドを認識し、アドレス信号ＡＤが示すメモリセルＭＣに対して読み出しアクセス動作を実行する。動作制御回路ＣＮＴは、ライトイネーブル信号ＷＥＸが低レベルのときに、書き込みコマンドを認識し、アドレス信号ＡＤが示すメモリセルＭＣに対して書き込みアクセス動作を実行する。動作制御回路ＣＮＴは、アドレス信号ＡＤのプリデコーダＰＤＥＣ（図３）を有している。動作制御回路ＣＮＴの例は図３に示す。

ロウデコーダＲＤＥＣは、読み出しアクセス動作時および書き込みアクセス動作時に、動作制御回路ＣＮＴから供給されるロウプリデコード信号に応じて、ワード線ＷＬのいずれかを活性化する。カラムデコーダＣＤＥＣは、読み出しアクセス動作時および書き込みアクセス動作時に、動作制御回路ＣＮＴから供給されるカラムプリデコード信号に応じて、カラム選択信号線ＣＯＬ（図３）のいずれかを活性化する。レプリカ回路ＲＥＰＣは、センスアンプＳＡの活性化タイミングを生成するために、複数のダミーメモリセルＤＭＣ１−ＤＭＣｍ（図４）および複数のダミービット線ＤＢＬ１−ＤＢＬｎ（図４）を有している。ロウデコーダＲＤＥＣ、カラムデコーダＣＤＥＣおよびレプリカ回路ＲＥＰＣの例は、図３および図４に示す。

カラム選択回路ＣＳＥＬは、活性化されるカラム選択信号ＣＯＬに対応するビット線対ＢＬ、ＢＬＸ（図３）をデータ制御回路ＤＣＮＴまたはセンスアンプＳＡに接続する。データ制御回路ＤＣＮＴは、書き込みアクセス動作時に動作し、データ端子Ｉ／Ｏで受ける書き込みデータをカラム選択回路ＣＳＥＬに供給する。カラム選択回路ＣＳＥＬの例は図８に示す。センスアンプＳＡは、読み出しアクセス動作時に、カラム選択回路ＣＳＥＬから供給される読み出しデータの信号量を増幅し、増幅した読み出しデータをデータ端子Ｉ／Ｏに出力する。センスアンプＳＡの例は図１０に示す。

図３は、図２に示した半導体メモリＭＥＭの回路の例を示している。図３では、レプリカ回路ＲＥＰＣは、ロウデコーダＲＤＥＣの左側に配置されているが、実際の回路では、レプリカ回路ＲＥＰＣは、ロウデコーダＲＤＥＣとメモリセルアレイＡＲＹの間に配置される。

レプリカ回路ＲＥＰＣは、複数のレプリカ部ＲＥＰ（ＲＥＰ１、ＲＥＰ２、...、ＲＥＰｎ）と、これらレプリカ部ＲＥＰにそれぞれ対応するレベルシフタＬＳおよびプリチャージトランジスタＰＴを有している。各レプリカ部ＲＥＰは、対応するダミービット線ＤＢＬ（ＤＢＬ１、ＤＢＬ２、...、ＤＢＬｎ）に並列に接続された複数のダミーメモリセルＤＭＣ１−ＤＭＣｍ（図４）を有している。レプリカ部ＲＥＰの例は、図４に示す。

各レベルシフタＬＳは、高レベル電圧ＶＤＤの入力信号を高レベル電圧ＣＶＤＤに変換して出力する。初段のレプリカ部ＲＥＰ１に対応するレベルシフタＬＳは、ダミーアクセス信号ＤＡＣの高レベル電圧ＶＤＤを高レベル電圧ＣＶＤＤに変換し、ダミーワード線ＤＷＬ１に出力する。

２段目以降のレプリカ部ＲＥＰ２−ＲＥＰｎに対応するレベルシフタＬＳは、前段からのダミービット線ＤＢＬ（ＤＢＬ１、ＤＢＬ２、...、ＤＢＬｎ−１）をＣＭＯＳインバータで反転した信号を受け、ダミーワード線信号ＤＷＬ（ＤＷＬ２、ＤＷＬ３、...、ＤＷＬｎ）として出力する。２段目以降のレプリカ部ＲＥＰ２−ＲＥＰｎに対応するレベルシフタＬＳも、高レベル電圧ＶＤＤの入力信号を高レベル電圧ＣＶＤＤに変換して出力する。レベルシフタＬＳの例は、図６に示す。

各プリチャージトランジスタＰＴは、例えば、ｐＭＯＳトランジスタで形成される。プリチャージトランジスタＰＴは、対応するダミーワード線ＤＷＬが低レベルのときにオンし、対応するダミービット線ＤＢＬを高レベルＶＤＤに設定する。

この実施形態では、動作制御回路ＣＮＴからのダミーアクセス信号ＤＡＣのレベル変化が、レプリカ部ＲＥＰ１、ＲＥＰ２、...、ＲＥＰｎに順次に伝達される。動作制御回路ＣＮＴは、最終のダミービット線ＤＢＬｎのレベル変化に応答してセンスアンプイネーブル信号ＳＡＥを活性化する。

動作制御回路ＣＮＴは、ダミーワード線信号生成部ＤＷＬＧＥＮ、プリデコーダＰＤＥＣ、パルスジェネレータＰＧおよびバッファ回路ＢＵＦ１、ＢＵＦ２を有している。ダミーワード線信号生成部ＤＷＬＧＥＮは、トランジスタ列ＴＲＣ、遅延回路ＤＬＹおよびラッチ回路ＬＴを有している。動作制御回路ＣＮＴは、クロック信号ＣＬＫの立ち上がりエッジに同期してダミーアクセス信号ＤＡＣを高レベルに活性化する。また、動作制御回路ＣＮＴは、ダミービット線ＤＢＬｎの低レベルをリセット信号ＲＳＴとして検出したときに、ダミーアクセス信号ＤＡＣを低レベルに非活性化する。さらに、動作制御回路ＣＮＴは、読み出しアクセス動作時に、ダミーアクセス信号ＤＡＣの非活性化に同期して、センスアンプイネーブル信号ＳＡＥを所定の期間高レベルに活性化する。

トランジスタ列ＴＲＣは、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置されたｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１、Ｎ２を有している。遅延回路ＤＬＹは、クロック信号ＣＬＫを所定時間遅延し、論理を反転した信号を遅延クロック信号ＤＣＬＫＸとしてｎＭＯＳトランジスタＮ２のゲートに出力する。ｎＭＯＳトランジスタＮ１のゲートは、クロック信号ＣＬＫを受けている。ｐＭＯＳトランジスタＰ１のゲートは、リセット信号ＲＳＴを受けている。リセット信号ＲＳＴは、バッファ回路ＢＵＦ１を介してダミービット線ＤＢＬｎと同じ論理レベルに設定される。

ラッチ回路ＬＴは、トランジスタＰ１、Ｎ１の接続ノードＮＤ１に接続され、接続ノードＮＤ１の論理を反転した信号をダミーアクセス信号ＤＡＣとしてプリデコーダＰＤＥＣ、パルスジェネレータＰＧおよびレプリカ回路ＲＥＰＣに出力する。プリデコーダＰＤＥＣは、ダミーアクセス信号ＤＡＣの高レベル期間に動作し、アドレス信号ＡＤに応じて、ロウプリデコード信号およびカラムプリデコード信号を生成する。特に限定されないが、ロウプリデコード信号は、アドレス信号ＡＤの上位側のビットを用いて生成され、カラムプリデコード信号は、アドレス信号ＡＤの下位側のビットを用いて生成される。

パルスジェネレータＰＧは、ライトイネーブル信号ＷＥＸが高レベルのときに動作し、ダミーアクセス信号ＤＡＣの立ち下がりエッジに同期してパルス信号ＰＬＳを生成する。なお、高レベルのライトイネーブル信号ＷＥＸは、読み出しアクセスサイクルを示す。バッファ回路ＢＵＦ２は、パルス信号ＰＬＳをセンスアンプイネーブル信号ＳＡＥとして出力する。

ロウデコーダＲＤＥＣは、プリデコーダＰＤＥＣからのロウプリデコード信号に応じて、ワード線ＷＬのいずれかを高レベル電圧ＣＶＤＤに設定する。このために、ロウデコーダＲＤＥＣ内のワード線ＷＬを駆動するドライバ回路（この例ではＡＮＤ回路）の電源端子は、高レベル電圧線ＣＶＤＤに接続されている。カラムデコーダＣＤＥＣは、プリデコーダＰＤＥＣからのカラムプリデコード信号に応じて、カラム選択信号線ＣＯＬを高レベル電圧ＶＤＤに設定する。このために、カラムデコーダＣＤＥＣ内のカラム選択信号線ＣＯＬを駆動するドライバ回路（この例ではＡＮＤ回路）の電源端子は、電源電圧線ＶＤＤに接続されている。

メモリセルアレイＡＲＹは、マトリックス状に配置された複数のスタティックメモリセルＭＣを有している。図３の横方向に並ぶメモリセルＭＣの列は、ワード線ＷＬに接続されている。図３の縦方向に並ぶメモリセルＭＣの列は、相補のビット線対ＢＬ、ＢＬＸに接続されている。

カラム選択回路ＣＳＥＬは、ビット線対ＢＬ、ＢＬＸをグローバルビット線ＧＢＬ、ＧＢＬＸに選択的に接続するためのカラムスイッチＣＳＷを有している。カラムスイッチＣＳＷの例は、図９に示す。センスアンプＳＡは、センスアンプイネーブル信号ＳＡＥの高レベル中に動作し、グローバルビット線ＧＢＬ、ＧＢＬＸの信号量の差を増幅し、増幅した信号を読み出しデータＤＯＵＴとして出力する。図３に示したメモリセルアレイＡＲＹ、カラム選択回路ＣＳＥＬおよびセンスアンプＳＡは、１つのデータ端子Ｉ／Ｏに対応する回路を示している。他のデータ端子Ｉ／Ｏに対応する回路も図３と同じである。

図４は、図３に示したレプリカ部ＲＥＰ（ＲＥＰ１、ＲＥＰ２、ＲＥＰ３、...、ＲＥＰｎ）の例を示している。各レプリカ部ＲＥＰは、互いに同じ回路であるため、ここでは、レプリカ部ＲＥＰ１について説明する。

レプリカ部ＲＥＰ１は、ｍ個のダミーメモリセルＤＭＣ（ＤＭＣ１、ＤＭＣ２、...、ＤＭＣｍ）を有している。ダミーメモリセルＤＭＣの回路例は、図８に示す。ダミーワード線ＤＷＬ１およびダミービット線ＤＢＬ１は、ｍ個のダミーメモリセルＤＭＣに共通に接続されている。

各ダミーメモリセルＤＭＣは、論理０を記憶しており、ダミーワード線ＤＷＬ１が高レベルに活性化されたときに、ダミービット線ＤＢＬ１に低レベルを出力する。このとき、ダミービット線ＤＢＬ１に流れる電流は、リアルメモリセルＭＣに接続されたリアルビット線ＢＬに流れる電流のｍ倍である。これにより、ダミービット線ＤＢＬ１の電圧低下の速度は、リアルビット線ＢＬの電圧低下の速度のほぼｍ倍になる。換言すれば、ダミーワード線ＤＷＬ１の活性化に応答するダミービット線ＤＢＬ１の電圧低下量は、リアルワード線ＷＬの活性化に応答するリアルビット線ＢＬの電圧低下量のほぼｍ倍である。

ダミーアクセス信号ＤＡＣの高レベルへの活性化に応答してダミーワード線ＤＷＬ１が高レベルに活性化されると、プリチャージトランジスタＰＴによるダミービット線ＤＢＬ１のプリチャージが停止する。ダミービット線ＤＢＬ１の電圧は、レプリカ部ＲＥＰ１のダミーメモリセルＤＭＣから出力される低レベルにより低下する。ダミービット線ＤＢＬ１の電圧がＣＭＯＳインバータの論理閾値を超えると、次段のレベルシフタＬＳの入力に高レベル（ＶＤＤ）が伝達され、ダミーワード線ＤＷＬ２が高レベル（ＣＶＤＤ）に活性化される。ダミーワード線ＤＷＬ２の活性化により、ダミービット線ＤＢＬ２のプリチャージが停止し、ダミービット線ＤＢＬ２の電圧は、レプリカ部ＲＥＰ２のダミーメモリセルＤＭＣから出力される低レベルにより低下する。このように、ダミーアクセス信号ＤＡＣの活性化に応答して、ダミーワード線ＤＷＬ１−ＤＷＬｎが順次に高レベルに活性化され、ダミービット線ＤＢＬ１−ＤＢＬｎの電圧は、順次に低下する。

上述したように、各レプリカ部ＲＥＰ１−ＲＥＰｎの各ダミービット線ＤＢＬ１−ＤＢＬｎの電圧の低下量は、通常のビット線ＢＬの電圧の低下量のほぼｍ倍である。一方、レプリカ部ＲＥＰ１−ＲＥＰｎは、直列に接続されており、各ダミービット線ＤＢＬ１−ＤＢＬｎの電圧低下時間は積算されていく。このため、ダミーワード線ＤＷＬの活性化に応答するダミービット線ＤＢＬｎの電圧低下量は、リアルワード線ＷＬの活性化に応答するリアルビット線ＢＬの電圧の低下量のｍ／ｎ倍と見なすことができる。

例えば、外部電源電圧ＶＤＤを１．１Ｖ、読み出しアクセス動作において、センスアンプＳＡが動作を開始するときのビット線対ＢＬ、ＢＬＸの電圧差の設計値を１１０ｍＶ（すなわち、０．１１Ｖ）とする。図３において、最終のダミービット線ＤＢＬｎ（例えば、ｎ＝４）に接続されたＣＭＯＳインバータの論理閾値を外部電源電圧ＶＤＤの１／２（０．５５Ｖ）とする。このとき、ダミービット線ＤＢＬｎの低レベルへの変化に応答して最適なタイミングのセンスアンプイネーブル信号ＳＡＥを生成するためには、ダミービット線ＤＢＬｎの電圧低下量は、ビット線ＢＬ（またはＢＬＸ）の電圧低下量の５倍（０．５５／０．１１）に設定する必要がある。

この実施形態では、例えば、２０個（ｍ＝２０）のダミーメモリセルＤＭＣを各々有する４個のレプリカ部ＲＥＰ１−ＲＥＰ４（ｎ＝４）をレプリカ回路ＲＥＰＣに形成することで（ｍ／ｎ＝５）、最適なタイミングのセンスアンプイネーブル信号ＳＡＥを生成できる。あるいは、８０個（ｍ＝８０）のダミーメモリセルＤＭＣを各々有する１６個のレプリカ部ＲＥＰ１−ＲＥＰ１６（ｎ＝１６）をレプリカ回路ＲＥＰＣに形成することで（ｍ／ｎ＝５）、最適なタイミングのセンスアンプイネーブル信号ＳＡＥを生成できる。

この実施形態では、最適なタイミングのセンスアンプイネーブル信号ＳＡＥを生成するために必要なダミーメモリセルＤＭＣの数を任意に増やすことができる。センスアンプイネーブル信号ＳＡＥの生成に使用するダミーメモリセルＤＭＣの数が多いほど、ダミーアクセス信号ＤＡＣ内のトランジスタ特性のばらつきを平均化できる。これにより、センスアンプイネーブル信号ＳＡＥの生成タイミングのばらつきを小さくできる。

一方、図４に示した１つのレプリカ部ＲＥＰ１によりレプリカ回路ＲＥＰＣを形成するとき、ダミービット線ＤＢＬ１の電圧低下量をビット線ＢＬ（またはＢＬＸ）の電圧低下量の５倍に設定するためには、５個のダミーメモリセルＤＭＣしか使用することができない。このとき、トランジスタ特性のばらつきを十分には平均化できず、センスアンプイネーブル信号ＳＡＥの生成タイミングのばらつきを十分には小さくできない。

図５は、図３に示したパルスジェネレータＰＧの例を示している。パルスジェネレータＰＧは、ＮＯＲゲート、奇数段のインバータ列ＩＶＲおよびＡＮＤ回路を有している。ＮＯＲゲートは、低レベルのダミーアクセス信号ＤＡＣと、高レベルのライトイネーブル信号ＷＥＸを反転した信号を受けたときに、高レベルを出力する。そして、ＡＮＤ回路は、ダミーアクセス信号ＤＡＣの立ち下がりエッジに同期して、インバータ列ＩＶＲの遅延時間に対応する正のパルス幅を有するパルス信号ＰＬＳを出力する。パルス信号ＰＬＳは、図３に示したバッファ回路ＢＵＦ２を介してセンスアンプイネーブル信号ＳＡＥとして出力される。

図６は、図４に示したレベルシフタＬＳの例を示している。レベルシフタＬＳは、ｐＭＯＳトランジスタＰ３、Ｐ４、ｎＭＯＳトランジスタＮ３、Ｎ４およびＣＭＯＳインバータＩＶ１、ＩＶ２を有している。ＣＭＯＳインバータＩＶ１の電源端子は、外部電源電圧線ＶＤＤに接続されている。ＣＭＯＳインバータＩＶ２の電源端子は、高レベル電圧線ＣＶＤＤに接続されている。

トランジスタＰ３、Ｎ３は、高レベル電圧線ＣＶＤＤと接地線ＶＳＳの間に直列に接続されている。トランジスタＮ３のゲートは、ＣＭＯＳインバータＩＶ１を介して、入力端子ＩＮに接続されている。トランジスタＮ３のドレインは、トランジスタＰ４のゲートに接続されている。トランジスタＮ４のゲートは、入力端子ＩＮに接続されている。トランジスタＮ４のドレインは、トランジスタＰ３のゲートおよびＣＭＯＳインバータＩＶ２の入力に接続されている。ＣＭＯＳインバータＩＶ２の出力は、出力端子ＯＵＴに接続されている。

レベルシフタＬＳは、入力端子ＩＮで高レベル電圧ＶＤＤを受けたとき、出力端子ＯＵＴから高レベル電圧ＣＶＤＤを出力する。レベルシフタＬＳは、入力端子ＩＮで低レベル電圧ＶＳＳを受けたとき、出力端子ＯＵＴから低レベル電圧ＶＳＳを出力する。

図７は、図３に示したメモリセルＭＣの例を示している。メモリセルＭＣは、一般的なスタティックＲＡＭと同様に、負荷トランジスタＬＴ１、ＬＴ２（ｐＭＯＳトランジスタ）、ドライバトランジスタＤＴ１、ＤＴ２（ｎＭＯＳトランジスタ）およびアクセストランジスタＡＴ１、ＡＴ２（ｎＭＯＳトランジスタ）を有している。負荷トランジスタＬＴ１、ＬＴ２の構造および電気的特性は互いに等しい。ドライバトランジスタＤＴ１、ＤＴ２の構造および電気的特性は互いに等しい。アクセストランジスタＡＴ１、ＡＴ２の構造および電気的特性は互いに等しい。

図８は、図４に示したダミーメモリセルＤＭＣの例を示している。図８では、図４に示したレプリカ部ＲＥＰ１のダミーメモリセルＤＭＣを示している。他のレプリカ部ＲＥＰ２−ＲＥＰｎのダミーメモリセルＤＭＣも、接続される信号線名が異なることを除き、図８と同じである。

ダミーメモリセルＤＭＣの素子構造は、図７に示したメモリセルＭＣの素子構造と同じである。但し、ダミーメモリセルＤＭＣでは、負荷トランジスタＬＴ１およびドライバトランジスタＤＴ１のゲートは、高レベル電圧線ＣＶＤＤに接続され、アクセストランジスタＡＴ２のゲートは、接地線ＶＳＳに接続されている。これにより、ダミーメモリセルＤＭＣは、常に低レベルＬを保持する。換言すれば、ダミーワード線ＤＷＬ１が高レベルに活性化されたとき、ダミーメモリセルＤＭＣは、ダミービット線ＤＢＬ１に常に低レベルＬを出力する。

図９は、図３に示したカラムスイッチＣＳＷの例を示している。カラムスイッチＣＳＷは、ｐＭＯＳトランジスタＰ５−Ｐ９およびＣＭＯＳインバータＩＶ３を有している。ｐＭＯＳトランジスタＰ５−Ｐ７は、ビット線対ＢＬ、ＢＬＸのプリチャージ回路（イコライズ回路）として動作する。すなわち、カラム選択線信号ＣＯＬが低レベルの間、ビット線対ＢＬ、ＢＬＸは、ｐＭＯＳトランジスタＰ５、Ｐ６を介して電源電圧ＶＤＤにプリチャージされ、ｐＭＯＳトランジスタＰ７を介してイコライズされる。ｐＭＯＳトランジスタＰ８、Ｐ９は、カラム選択線信号ＣＯＬが高レベルの間にオンし、ビット線対ＢＬ、ＢＬＸをグローバルビット線ＧＢＬ、ＧＢＬＸに接続する。

図１０は、図３に示したセンスアンプＳＡの例を示している。センスアンプＳＡは、いわゆるカレントミラータイプであり、一対のｐＭＯＳトランジスタを有するカレントミラー部ＣＭと、一対のｎＭＯＳトランジスタを有する差動入力部ＤＩとを有している。差動入力部ＤＩは、ｎＭＯＳトランジスタのゲートをグローバルビット線対ＧＢＬ、ＧＢＬＸにそれぞれ接続し、ソースを電源スイッチ回路ＰＳＷを介して接地線ＶＳＳに接続している。電源スイッチ回路ＰＳＷは、ｎＭＯＳトランジスタで形成されており、ゲートで高レベルのセンスアンプイネーブル信号ＳＡＥを受けたときにオンする。

グローバルビット線ＧＢＬをゲートで受けるｎＭＯＳトランジスタのドレインは、ＣＭＯＳインバータを介してデータ出力信号線ＤＯＵＴに接続されている。センスアンプＳＡは、センスアンプイネーブル信号ＳＡＥが高レベルの期間に活性化され、グローバルビット線対ＧＢＬ、ＧＢＬＸの電圧差を差動増幅する。そして、センスアンプＳＡは、グローバルビット線ＧＢＬ上のデータの論理と同じ論理を有するデータ出力信号ＤＯＵＴを出力する。データ出力信号ＤＯＵＴは、データ出力ラッチにラッチされ、データ端子Ｉ／Ｏから出力される。

図１１は、図２に示した半導体メモリＭＥＭの読み出しアクセス動作の例を示している。この実施形態の半導体メモリＭＥＭは、ライトイネーブル信号ＷＥＸが高レベルのクロックサイクルで読み出しアクセス動作を実行する。読み出しアクセス動作期間は、１クロックサイクルである。なお、説明を簡単にするために、レプリカ回路ＲＥＰＣが４個のレプリカ部ＲＥＰ１−ＲＥＰ４を有し、各レプリカ部ＲＥＰ１−ＲＥＰ４が２０個のダミーメモリセルＤＭＣを有するとする。例えば、アドレス信号ＡＤは、クロック信号ＣＬＫの立ち下がりエッジに同期して、半導体メモリＭＥＭに供給される。

まず、クロック信号ＣＬＫおよび遅延クロック信号ＤＣＬＫＸの高レベル期間に、図３に示したｎＭＯＳトランジスタＮ１、Ｎ２がオンし、ノードＮＤ１が低レベルに変化する（図１１（ａ））。ラッチ回路ＬＴは、低レベルのノードＮＤ１に応答してダミーアクセス信号ＤＡＣを高レベルに設定する（図１１（ｂ））。すなわち、ダミーアクセス信号ＤＡＣは、クロック信号ＣＬＫの立ち上がりエッジに同期して高レベルに活性化される。次に、レプリカ部ＲＥＰ１に対応するレベルシフタＬＳは、ダミーアクセス信号ＤＡＣの活性化に応答して、ダミーワード線ＤＷＬ１を高レベル電圧ＣＶＤＤに活性化する（図１１（ｃ））。

ダミーワード線ＤＷＬ１の高レベル電圧ＣＶＤＤへの変化により、ダミービット線ＤＢＬ１のプリチャージ動作が停止する。また、ダミーワード線ＤＷＬ１の活性化により、図４に示したレプリカ部ＲＥＰ１のダミーメモリセルＤＭＣは、ダミービット線ＤＢＬ１に論理０を出力する。ダミービット線ＤＢＬ１は、ダミーメモリセルＤＭＣから読み出されるデータが伝達され、プリチャージ電圧ＶＤＤから徐々に低下する（図１１（ｄ））。

ダミービット線ＤＢＬ１の電圧を受けるＣＭＯＳインバータは、ダミービット線ＤＢＬ１の電圧が論理０レベルまで低下したときに、高レベルを出力する。これにより、ダミーワード線ＤＷＬ２が高レベルに活性化される（図１１（ｅ））。ダミーワード線ＤＷＬ２の高レベルへの変化により、ダミービット線ＤＢＬ２のプリチャージ動作が停止する。

このように、各ダミービット線ＤＢＬ１−ＤＢＬ４は、対応するダミーワード線ＤＷＬ１−ＤＷＬ４の活性化に応答して、互いに独立してプリチャージ動作が停止される。これにより、ダミービット線ＤＢＬ１−ＤＢＬ４がフローティング状態になる期間を最小限にでき、他の信号線からのカップリングノイズ等の影響を受けることを防止できる。この結果、半導体メモリＭＥＭの読み出しマージンを向上できる。

ダミーワード線ＤＷＬ２の活性化により、ダミービット線ＤＢＬ２の電圧は、プリチャージ電圧ＶＤＤから徐々に低下する（図１１（ｆ））。これ以降、ダミーワード線ＤＷＬ３−ＤＷＬ４が順次に高レベルに変化し、ダミービット線ＤＢＬ３−ＤＢＬ４が順次に低レベルに変化する（図１１（ｇ））。

一方、プリデコーダＰＤＥＣは、ダミーアクセス信号ＤＡＣの高レベルへの変化に応答してデコード動作を開始し、プリロウデコード信号およびプリカラムデコード信号を生成する。これにより、ロウデコーダＲＤＥＣおよびカラムデコーダＣＤＥＣが動作を開始し、アドレス信号ＡＤに対応するワード線ＷＬおよびカラム選択線ＣＯＬが高レベルに活性化される（図１１（ｈ））。ワード線ＷＬの活性化により、メモリセルＭＣからビット線対ＢＬ、ＢＬＸにデータが読み出される。この例では、データが読み出されるメモリセルＭＣは論理０を保持しているため、ビット線ＢＬがプリチャージ電圧から徐々に低下する（図１１（ｉ））。高レベルのカラム選択線ＣＯＬを受けるカラムスイッチＣＳＷがオンし、ビット線対ＢＬ、ＢＬＸの電圧は、グローバルビット線ＧＢＬ、ＧＢＬＸを介してセンスアンプＳＡに供給される。

動作制御回路ＣＮＴは、最終のダミービット線ＤＢＬ４が低レベルに変化したときに、リセット信号ＲＳＴを低レベルに変化する（図１１（ｊ））。これにより、図３に示したｐＭＯＳトランジスタＰ１がオンし、ノードＮＤ１が高レベルに変化する（図１１（ｋ））。高レベルのノードＮＤ１に応答してダミーアクセス信号ＤＡＣが低レベルに変化する（図１１（ｌ））。そして、ダミーワード線ＤＷＬ１−ＤＷＬ４は低レベルに非活性化される。

低レベルのダミーワード線ＤＷＬ１−ＤＷＬ４によりプリチャージトランジスタＰＴがオンするため、ダミービット線ＤＢＬ１−ＤＢＬ４は高レベルに変化する（図１１（ｍ））。プリデコーダＰＤＥＣは、ダミーアクセス信号ＤＡＣの低レベルへの変化に応答してデコード動作を停止する。これにより、ワード線ＷＬおよびカラム選択線ＣＯＬは低レベルに非活性化される（図１１（ｎ））。

一方、図３に示したパルスジェネレータＰＧおよびバッファ回路ＢＵＦ２は、ダミーアクセス信号ＤＡＣの立ち下がりエッジに同期してセンスアンプイネーブル信号ＳＡＥを高レベルに活性化する（図１１（ｏ））。これにより、センスアンプＳＡは増幅動作を開始する。例えば、ビット線対ＢＬ、ＢＬＸ（より厳密には、ＧＢＬ、ＧＢＬＸ）の電圧差ＶＢＬは、センスアンプイネーブル信号ＳＡＥが活性化されるタイミングで１１０ｍＶになるように設計されている。これは、上述したように、例えば、２０個のダミーメモリセルＤＭＣを各々有する４個のレプリカ部ＲＥＰ１−ＲＥＰ４を用いてセンスアンプイネーブル信号ＳＡＥを生成することで実現される。

センスアンプＳＡで増幅された読み出しデータは、データ出力信号ＤＯＵＴとしてデータ出力回路にラッチされる。そして、メモリセルＭＣから読み出されたデータは、データ端子Ｉ／Ｏから出力される（図１１（ｐ））。例えば、半導体メモリＭＥＭは、クロック信号ＣＬＫの低レベル期間にデータ端子Ｉ／Ｏから読み出しデータＤＯＵＴを出力する。

この実施形態では、ダミーワード線ＤＷＬ（ＤＷＬ１−ＤＷＬ４）の活性化電圧を、ワード線信号ＷＬの活性化電圧と同じに設定することで、ダミーメモリセルＤＭＣの動作タイミングをメモリセルＭＣの動作タイミングと等しくできる。この結果、ダミーワード線信号ＤＷＬのタイミング設計、すなわち、レプリカ回路ＲＥＰＣの回路設計を容易にできる。

また、電源電圧ＩＯＶＤＤが電源電圧ＶＤＤに対して変動するとき、電源電圧ＩＯＶＤＤから生成される高レベル電圧ＣＶＤＤも電源電圧ＶＤＤに対して変動する。これにより、ワード線信号ＷＬの活性化電圧が変化し、メモリセルＭＣからビット線対ＢＬ、ＢＬＸに読み出されるデータの出力タイミングが変化する。しかし、この実施形態では、ダミーワード線信号ＤＷＬの活性化電圧は、ワード線信号ＷＬの活性化電圧と同じ高レベル電圧ＣＶＤＤである。このため、ダミーワード線ＤＷＬの活性化電圧は、ワード線信号ＷＬの活性化電圧と同様に変化する。この結果、電源電圧ＩＯＶＤＤまたは電源電圧ＶＤＤが変動しても、センスアンプイネーブル信号ＳＡＥの活性化タイミングを、メモリセルＭＣからビット線対ＢＬ、ＢＬＸに読み出されるデータのタイミングに合わせて常に最適に設定できる。

図１２は、図２に示した半導体メモリＭＥＭの読み出しアクセス動作の別の例を示している。図１１と同じ動作については、詳細な説明は省略する。この例では、レプリカ回路ＲＥＰＣは、４０個（ｍ＝４０）のダミーメモリセルＤＭＣを各々有する８個のレプリカ部ＲＥＰ１−ＲＥＰ８（ｎ＝８）を有している。これにより、ビット線対ＢＬ、ＢＬＸ（より厳密には、ＧＢＬ、ＧＢＬＸ）の電圧差ＶＢＬは、センスアンプイネーブル信号ＳＡＥが活性化されるタイミングで１１０ｍＶになる。

この例では、ダミーアクセス信号ＤＡＣの活性化に応答してダミーワード線ＤＷＬ１−ＤＷＬ８が順次に高レベルに変化し、ダミービット線ＤＢＬ１−ＤＢＬ８が順次に低レベルに変化する（図１２（ａ、ｂ、ｃ、ｄ、ｅ、ｆ））。そして、リセット信号ＲＳＴは、最終のダミービット線ＤＢＬ８の低レベルへの変化に応答して低レベルに変化する（図１２（ｇ））。その他の動作は、図１１と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、レプリカ部ＲＥＰ１−ＲＥＰｎに対応して形成されるプリチャージトランジスタＰＴは、対応するダミーワード線ＤＷＬ１−ＤＷＬ４の活性化に応答して、互いに独立してプリチャージ動作を停止する。これにより、ダミービット線ＤＢＬ１−ＤＢＬ４がフローティング状態になる期間を最小限にでき、他の信号線からのカップリングノイズ等の影響を受けることを防止できる。

ダミーワード線ＤＷＬ１−ＤＷＬ４の活性化電圧を、ワード線ＷＬの活性化電圧と同じ値ＣＶＤＤに設定することで、ダミーメモリセルＤＭＣの動作タイミングをメモリセルＭＣの動作タイミングと等しくできる。したがって、ダミーワード線信号ＤＷＬのタイミング設計、すなわち、レプリカ回路ＲＥＰＣの回路設計を容易にできる。さらに、電源電圧ＩＯＶＤＤまたは電源電圧ＶＤＤが変動しても、センスアンプイネーブル信号ＳＡＥの活性化タイミングを、メモリセルＭＣからビット線対ＢＬ、ＢＬＸに読み出されるデータのタイミングに合わせて常に最適に設定できる。以上より、半導体メモリＭＥＭの読み出しマージンを向上でき、半導体メモリＭＥＭの歩留を向上できる。

図１３は、別の実施形態における半導体メモリＭＥＭの例を示している。この例では、レプリカ回路ＲＥＰＣは、外部端子を介してｎ個のタイミング変更信号ＣＴ（ＣＴ１−ＣＴｎ）を受けている。例えば、タイミング変更信号ＣＴは、半導体メモリＭＥＭのアクセスを制御するメモリコントローラＭＣＮＴから出力される。その他の構成は、図２と同じである。

図１４は、図１３に示したレプリカ回路ＲＥＰＣの例を示している。レプリカ回路ＲＥＰＣは、レプリカ部ＲＥＰ１−ＲＥＰｎにそれぞれ対応して、直列に配置された一対のＮＡＮＤゲートを有している。一対のＮＡＮＤゲートは、タイミング変更信号ＣＴのレベルに応じて、ダミーアクセス信号ＤＡＣを供給するレプリカ部ＲＥＰ（ＲＥＰ１−ＲＥＰｎ）を１つを選択し、選択されたレプリカ部ＲＥＰより前段のレプリカ部ＲＥＰの動作を禁止するレプリカ制御部として動作する。後段のＮＡＮＤゲートは、図４に示した各ダミービット線信号ＤＢＬ１−ＤＢＬｎを受けるＣＭＯＳインバータの代わりに配置される。その他の構成は、レベルシフタＬＳの入力信号が異なることを除き、図４と同じである。

前段のＮＡＮＤゲートは、ダミーアクセス信号ＤＡＣおよびタイミング変更信号ＣＴ（ＣＴ１−ＣＴｎのいずれか）を受けている。前段のＮＡＮＤゲートは、高レベルのタイミング変更信号ＣＴを受けることにより有効状態に設定され、受けたダミーアクセス信号ＤＡＣのレベルを反転して出力する選択回路として動作する。

後段のＮＡＮＤゲートの出力は、対応するレベルシフタＬＳに接続されている。レプリカ部ＲＥＰ１に対応する後段のＮＡＮＤゲートは、一方の入力で電源電圧ＶＤＤを受け、他方の入力で前段のＮＡＮＤゲートの出力信号を受けている。各レプリカ部ＲＥＰ２−ＲＥＰｎに対応する後段のＮＡＮＤゲートは、一方の入力で前段のレプリカ部ＲＥＰ（例えば、ＲＥＰ１）からのダミービット線信号ＤＢＬ（例えば、ＤＢＬ１）を受け、他方の入力で前段のＮＡＮＤゲートの出力信号を受けている。

後段のＮＡＮＤゲートは、前段のＮＡＮＤゲートからのダミーアクセス信号ＤＡＣの反転信号または前段のレプリカ部ＲＥＰに対応するダミービット線ＤＢＬの低レベルへの変化に応答して、対応するダミーメモリセルＤＭＣに読み出しアクセスするダミーアクセス制御回路として動作する。

この実施形態では、タイミング変更信号ＣＴ１−ＣＴｎのいずれか１つのみが高レベルに設定される。そして、高レベルのタイミング変更信号ＣＴを受けるＮＡＮＤゲート対に対応するレベルシフタＬＳのみがダミーアクセス信号ＤＡＣの高レベルに応答してダミーワード線ＤＷＬ（ＤＷＬ１−ＤＷＬｎのいずれか）を高レベルに変化する。

高レベルのタイミング変更信号ＣＴを受けるＮＡＮＤゲート対に対応するレベルシフタＬＳより後段のレベルシフタＬＳは、前段のダミービット線信号ＤＢＬ（例えば、ＤＢＬ２）の低レベルに応答して、ダミーワード線ＤＷＬ（例えば、ＤＷＬ３）を高レベルに変化する。高レベルのタイミング変更信号ＣＴを受けるＮＡＮＤゲート対に対応するレベルシフタＬＳより前段のレベルシフタＬＳは、ダミーワード線ＤＷＬ（例えば、ＤＷＬ１）を低レベルに保持し、ダミービット線ＤＢＬ（例えば、ＤＢＬ１）を高レベルに保持する。これにより、センスアンプイネーブル信号ＳＡＥを生成するために動作するレプリカ部ＲＥＰの数を簡易に変更できる。すなわち、センスアンプイネーブル信号ＳＡＥの生成タイミングを調整できる。

図１５は、図１４に示したレプリカ回路ＲＥＰＣの動作仕様の例を示している。この例では、レプリカ回路ＲＥＰＣが４個のレプリカ部ＲＥＰ１−ＲＥＰ４を有し、各レプリカ部ＲＥＰ１−ＲＥＰ４が２０個のダミーメモリセルＤＭＣを有するとする。このとき、４本のタイミング変更信号ＣＴ（ＣＴ１−ＣＴ４）が半導体メモリＭＥＭに供給される。タイミング変更信号ＣＴの１つは論理１に設定され、残りのタイミング変更信号ＣＴは論理０に設定される。

センスアンプイネーブル信号ＳＡＥを生成するために使用するレプリカ部ＲＥＰの段数は、論理１に設定されるタイミング変更信号ＣＴに応じて変化する。使用されるレプリカ部ＲＥＰの段数が少ないとき、センスアンプイネーブル信号ＳＡＥの活性化タイミングは早くなる。使用されるレプリカ部ＲＥＰの段数が多いとき、センスアンプイネーブル信号ＳＡＥの活性化タイミングは遅くなる。

図１６は、図１３に示した半導体メモリＭＥＭの読み出しアクセス動作の例を示している。図１１と同じ動作については、詳細な説明は省略する。この例では、レプリカ回路ＲＥＰＣが４個のレプリカ部ＲＥＰ１−ＲＥＰ４を有し、各レプリカ部ＲＥＰ１−ＲＥＰ４が２０個のダミーメモリセルＤＭＣを有しているとする。タイミング変更信号ＣＴ２のみが高レベルＨに設定され、他のタイミング変更信号ＣＴ１、ＣＴ３−ＣＴ４は低レベルＬに設定される。

このとき、図１３に示したレプリカ部ＲＥＰ１の動作は禁止される。ダミーワード線ＤＷＬ１は低レベルＬに保持され、ダミービット線ＤＢＬ１は高レベルＨに保持される（図１６（ａ））。そして、高レベルのタイミング変更信号ＣＴ２に対応するレプリカ部ＲＥＰ２と、レプリカ部ＲＥＰ２より後段のレプリカ部ＲＥＰ３−ＲＥＰ４を使用してセンスアンプイネーブル信号ＳＡＥが生成される。具体的には、ダミーアクセス信号ＤＡＣの活性化に応答して、ダミーワード線ＤＷＬ２が高レベルに変化し、ダミービット線ＤＢＬ２が徐々に低レベルに変化する（図１６（ｂ、ｃ、ｄ））。これ以降の動作は、図１１と同じである。図１６では、使用するレプリカ部ＲＥＰの数を減らすことで、センスアンプイネーブル信号ＳＡＥの活性化タイミングは、図１１より早くなる。

図１７は、図１３に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。例えば、システムＳＹＳは、ロジックチップＬＯＧＩＣとメモリチップＭＥＭが形成されるシステムオンチップＳＯＣを含んでいる。特に限定されないが、ロジックチップＬＯＧＩＣは、半導体メモリＭＥＭにアクセスするメモリコントローラの機能を有している。

この例では、半導体メモリＭＥＭのタイミング変更端子ＣＴ１−ＣＴ４は、システムオンチップＳＯＣ（シリコン）上で、メタル配線層等を利用して、電源線ＶＤＤまたは接地線ＶＳＳに接続されている。すなわち、タイミング変更端子ＣＴ１−ＣＴ４のレベルは、システムオンチップＳＯＣを製造するためのフォトマスクの配線パターンに依存して決まる。したがって、タイミング変更端子ＣＴ１−ＣＴ４のレベルは、システムオンチップＳＯＣの製造時に設定される。

図１８は、図１３に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの別の例を示している。この例では、半導体メモリＭＥＭのタイミング変更端子ＣＴ１−ＣＴ４は、システムオンチップＳＯＣの外部端子に接続されている。そして、タイミング変更端子ＣＴ１−ＣＴ４のレベルは、システムオンチップＳＯＣが搭載される基板上で設定される。あるいは、タイミング変更端子ＣＴ１−ＣＴ４のレベルは、システムオンチップＳＯＣを制御する上位のコントローラにより設定される。このため、タイミング変更端子ＣＴ１−ＣＴ４のレベルは、システムＳＹＳのパワーオン時に設定可能であり、またはシステムＳＹＳの動作中に変更可能である。

図１９は、図１３に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの別の例を示している。この例では、タイミング変更端子ＣＴ１−ＣＴ４のレベルは、ロジックチップＬＯＧＩＣに形成されるスキャンラッチＳＬＴを用いて設定される。具体的には、スキャンクロック信号ＳＣＬＫに同期してスキャン入力端子ＳＩからタイミング変更端子ＣＴ１−ＣＴ４のレベルを設定するための信号が供給される。このため、タイミング変更端子ＣＴ１−ＣＴ４のレベルは、システムＳＹＳのパワーオン時に設定可能である。なお、スキャンラッチＳＬＴは、スキャン入力端子ＳＩとスキャン出力端子ＳＯを用いてロジックチップＬＯＧＩＣの相互接続試験（基板接続試験）を実施するためにも使用される。

図２０は、図１３に示した半導体メモリＭＥＭが搭載されるシステムＳＹＳの別の例を示している。この例では、タイミング変更端子ＣＴ１−ＣＴ４は、システムオンチップＳＯＣに形成されたヒューズ回路ＦＵＳＥに接続されている。そして、ヒューズ回路ＦＵＳＥをプログラムすることで、タイミング変更端子ＣＴ１−ＣＴ４のレベルが設定される。このため、タイミング変更端子ＣＴ１−ＣＴ４のレベルは、システムオンチップＳＯＣの試験工程またはシステムＳＹＳの製造工程で設定される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、タイミング変更信号ＣＴ１−ＣＴｎのレベルに応じて、ダミーアクセス信号ＤＡＣに応答して最初に活性化されるダミーワード線ＤＷＬ１−ＤＷＬｎを任意に選択できる。これにより、ダミーアクセス信号ＤＡＣの活性化からセンスアンプイネーブル信号ＳＡＥの活性化までの時間を調整できる。例えば、トランジスタの閾値電圧が製造条件の変動等によりシフトしても、センスアンプイネーブル信号ＳＡＥの活性化タイミングをタイミング変更信号ＣＴ１−ＣＴｎにより最適に設定できる。この結果、半導体メモリＭＥＭの読み出しマージンを向上でき、半導体メモリＭＥＭの歩留を向上できる。

図２１は、別の実施形態におけるレプリカ回路ＲＥＰＣの例を示している。この実施形態では、レプリカ回路ＲＥＰＣは、プリチャージトランジスタＰＴとダミービット線ＤＢＬ（ＤＢＬ１−ＤＢＬｎのいずれか）の間に配置されたプリチャージトランジスタＰＴ２を、各レプリカ部ＲＥＰ１−ＲＥＰｎに対応して有している。プリチャージトランジスタＰＴ２は、ｐＭＯＳトランジスタである。初段のレプリカ部ＲＥＰ１に対応するプリチャージトランジスタＰＴ２のゲートは、ダミーアクセス信号ＤＡＣを受けている。２段目以降のレプリカ部ＲＥＰ２（ＲＥＰ２−ＲＥＰｎのいずれか）に対応するプリチャージトランジスタＰＴ２のゲートは、前段からのダミービット線信号ＤＢＬ（ＤＢＬ１−ＤＢＬｎ−１のいずれか）の反転論理を受けている。レプリカ回路ＲＥＰＣのその他の構成は、図４と同じである。

ダミーワード線ＤＷＬ１−ＤＷＬｎの高レベル電圧は、レベルシフタＬＳにより、電源電圧ＶＤＤより高い高レベル電圧ＣＶＤＤに設定される。図２に示したように、高レベル電圧ＣＶＤＤは、内部電圧生成回路ＶＧＥＮにより、Ｉ／Ｏ用の電源電圧ＩＯＶＤＤを降圧することで生成される。このため、電源電圧ＩＯＶＤＤが低下すると、高レベル電圧ＣＶＤＤも低下する。高レベル電圧ＣＶＤＤが電源電圧ＶＤＤより低くなると、ダミーワード線ＤＷＬ（ＤＷＬ１−ＤＷＬｎのいずれか）が高レベル電圧ＣＶＤＤに活性化されているときに、プリチャージトランジスタＰＴのゲート電圧は相対的に低くなる。これにより、プリチャージトランジスタＰＴのソース、ドレイン間の抵抗は低くなり、リーク電流が流れる。

この実施形態では、ゲートで高レベルＶＤＤを受けてオフするプリチャージトランジスタＰＴ２により、リーク電流がダミービット線ＤＢＬ（ＤＢＬ１−ＤＢＬｎのいずれか）に流れることを防止できる。これにより、例えば、ダミーワード線ＤＷＬ１が高レベル電圧ＣＶＤＤに活性化され、ダミーメモリセルＤＭＣからダミービット線ＤＢＬ１に低レベルが出力されるときに、プリチャージトランジスタＰＴを介してダミービット線ＤＢＬ１が充電されることを防止できる。換言すれば、センスアンプイネーブル信号ＳＡＥの活性化タイミングが、プリチャージトランジスタＰＴのリーク電流により遅れることを防止できる。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ダミーワード線ＤＷＬの活性化レベルを高レベル電圧ＣＶＤＤに設定し、ダミービット線ＤＢＬのプリチャージレベルを電源電圧ＶＤＤに設定するときに、高レベル電圧ＣＶＤＤの変動により、センスアンプイネーブル信号ＳＡＥの活性化タイミングがずれることを防止できる。この結果、半導体メモリＭＥＭの読み出しマージンを向上でき、半導体メモリＭＥＭの歩留を向上できる。

図２２は、別の実施形態におけるレプリカ回路ＲＥＰＣの例を示している。この実施形態では、レプリカ回路ＲＥＰＣは、図２１の回路に、図１４に示した直列に配置されたＮＡＮＤゲート対を追加している。すなわち、図２２の回路は、センスアンプイネーブル信号ＳＡＥを生成するために動作するレプリカ部ＲＥＰの数をタイミング変更信号ＣＴ１−ＣＴｎにより変更する機能を、図２１のレプリカ回路ＲＥＰＣに追加している。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２３は、レプリカ部ＲＥＰ１の別の例を示している。例えば、レプリカ回路ＲＥＰＣのレプリカ部ＲＥＰ１は、２４個のダミーメモリセルＤＭＣ１−ＤＭＣ２４を有している。他のレプリカ部ＲＥＰ２−ＲＥＰｎも、レプリカ部ＲＥＰ１と同じである。レプリカ回路ＲＥＰＣのその他の構成は、図４と同じである。図２３の回路は、図１、図４、図１４、図２１および図２２に適用可能である。

この例では、ダミーメモリセルＤＭＣ１−ＤＭＣ４は、動作を禁止するために、ダミーワード線ＤＷＬ１の代わりに接地線ＶＳＳに接続されている。例えば、接地線ＶＳＳへの接続は、フォトマスクの配線パターンにより行われる。

図２３のレプリカ部ＲＥＰ１では、ダミーワード線ＤＷＬ１に接続するダミーメモリセルＤＭＣの数を配線パターンにより変更することで、ダミーワード線ＤＷＬ１が高レベルに活性化されたときのダミービット線ＤＢＬ１の電圧低下の速度を調整できる。これにより、センスアンプイネーブル信号ＳＡＥの活性化タイミングを微調整できる。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＲＹ‥メモリセルアレイ；ＢＬ、ＢＬＸ‥ビット線対；ＢＵＦ１、ＢＵＦ２‥バッファ回路；ＣＤＥＣ‥カラムデコーダ；ＣＮＴ‥動作制御回路；ＣＯＬ‥カラム選択信号線；ＣＳＥＬ‥カラム選択回路；ＣＳＷ‥カラムスイッチ；ＣＴ‥タイミング変更信号；ＤＡＣ‥ダミーアクセス信号；ＤＢＬ‥ダミービット線；ＤＣＮＴ‥データ制御回路；ＤＬＹ‥遅延回路；ＤＭＣ‥ダミーメモリセル；ＤＷＬ‥ダミーワード線；ＤＷＬＧＥＮ‥ダミーワード線信号生成部；Ｉ／Ｏ‥データ端子；ＩＯＶＤＤ‥電源電圧；ＬＳ‥レベルシフタ；ＬＴ‥ラッチ回路；ＭＣ‥リアルメモリセル；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ‥半導体メモリ；ＰＤＥＣ‥プリデコーダ；ＰＧ‥パルスジェネレータ；ＰＬＳ‥パルス信号；ＰＴ、ＰＴ２‥プリチャージトランジスタ；ＲＤ‥読み出しコマンド；ＲＤＥＣ‥ロウデコーダ；ＲＥＰ‥レプリカ部；ＲＥＰＣ‥レプリカ回路；ＲＳＴ‥リセット信号；ＳＡ‥センスアンプ；ＳＡＥ‥センスアンプイネーブル信号；ＳＹＳ‥システム；ＴＲＣ‥トランジスタ列；ＶＤＤ‥電源電圧；ＶＧＥＮ‥内部電圧生成回路；ＷＬ‥ワード線

Claims (7)

1. 読み出しコマンドに応答して読み出しアクセスされるリアルメモリセルと、
   前記リアルメモリセルから読み出されるデータを、センスアンプイネーブル信号の活性化に応答して増幅するセンスアンプと、
   並列接続された複数のダミーメモリセルをそれぞれ含み、直列に接続された複数のレプリカ部を有し、前段のレプリカ部のダミーメモリセルから読み出されるデータに応答して、対応するレプリカ部のダミーメモリセルが読み出しアクセスされるレプリカ回路と、
   前記読み出しコマンドに応答して初段のレプリカ部のダミーメモリセルに読み出しアクセスするためのダミーアクセス信号を活性化し、最終段のレプリカ部から読み出されるデータに応答して前記センスアンプイネーブル信号を活性化する動作制御回路と
   を備えていることを特徴とする半導体メモリ。
2. 前記レプリカ回路は、タイミング変更信号のレベルに応じて、前記ダミーアクセス信号を供給するレプリカ部を選択し、選択されたレプリカ部より前段のレプリカ部の動作を禁止するレプリカ制御部を備え、
   選択されたレプリカ部は、初段のレプリカ部として動作すること
   を特徴とする請求項１記載の半導体メモリ。
3. 前記レプリカ制御部は、
   前記レプリカ部に対応してそれぞれ設けられ、前記ダミーアクセス信号をそれぞれ受け、タイミング変更信号のレベルに応じて有効にされた１つのみが、受けた前記ダミーアクセス信号を出力する選択回路と、
   前記レプリカ部に対応してそれぞれ設けられ、前記選択回路からの前記ダミーアクセス信号または前段のレプリカ部からの読み出しデータに応答して、対応するダミーメモリセルに読み出しアクセスするダミーアクセス制御回路と
   を備えていることを特徴とする請求項２記載の半導体メモリ。
4. 前記レプリカ部に対応してそれぞれ設けられ、対応するダミーメモリセルに接続され、対応するダミーメモリセルの読み出しアクセス時に活性化される複数のダミーワード線と、
   前記レプリカ部に対応してそれぞれ設けられ、対応するダミーメモリセルに接続され、対応するダミーメモリセルから読み出されるデータを伝達する複数のダミービット線と、
   前記ダミービット線にそれぞれ接続され、対応するダミーワード線が非活性化されているときに、対応するダミービット線をプリチャージする複数のプリチャージ回路と
   を備えていることを特徴とする請求項１ないし請求項３のいずれか１項記載の半導体メモリ。
5. 前記各プリチャージ回路は、前記第１高レベル電圧を有する第１電源線と前記ダミービット線との間に直列に接続された第１トランジスタおよび第２トランジスタを有し、
   前記第１トランジスタのゲートは、対応するレベルシフタの出力に接続され、
   前記第２トランジスタのゲートは、対応するレベルシフタの入力に接続されていること
   を特徴とする請求項４記載の半導体メモリ。
6. 前記レプリカ部に対応してそれぞれ設けられ、対応するダミーワード線の活性化レベルを第１高レベル電圧から第２高レベル電圧に変換し、変換した電圧を対応するダミーメモリセルに供給する複数のレベルシフタを備えていること
   を特徴とする請求項１ないし請求項５のいずれか１項記載の半導体メモリ。
7. 請求項１ないし請求項６のいずれか１項記載の半導体メモリと、
   前記半導体メモリのアクセスを制御するコントローラと
   を備えていることを特徴とするシステム。

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