JP2008052906A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2008052906A JP2008052906A JP2007292379A JP2007292379A JP2008052906A JP 2008052906 A JP2008052906 A JP 2008052906A JP 2007292379 A JP2007292379 A JP 2007292379A JP 2007292379 A JP2007292379 A JP 2007292379A JP 2008052906 A JP2008052906 A JP 2008052906A
- Authority
- JP
- Japan
- Prior art keywords
- replica
- circuit
- memory device
- semiconductor memory
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Images
Landscapes
- Static Random-Access Memory (AREA)
Abstract
【解決手段】 メモリアレイ100内のメモリセル106と同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線111に出力する複数のレプリカセル109A−1〜109A−4を含むレプリカ回路104Aと、レプリカビット線の信号を受けて、センスアンプ回路103を起動する信号SAEのタイミング制御を行うセンスアンプ制御回路105とを設け、レプリカ回路104Aは、複数のレプリカセルのうち活性化するレプリカセルの段数をプログラマブルに切り換えるスイッチ回路110を含み、さらに、レプリカ回路104Aはメモリアレイ100とロウデコーダ101の間に配置される。
【選択図】 図1
Description
図1は、本発明の第1の実施形態に係る半導体記憶装置の構成例を示す機能ブロック図である。図1において、本実施形態の半導体記憶装置は、複数のメモリセル106を含むメモリアレイ100と、メモリアレイ100に接続されるロウデコーダ101と、選択されたメモリセル106からビット線BL、BBに読み出されたデータを増幅するセンスアンプ回路103と、レプリカ回路104Aと、センスアンプ起動信号SAEをセンスアンプ回路103に供給するセンスアンプ制御回路105とで構成される。
図2は、本発明の第2の実施形態に係る半導体記憶装置におけるレプリカ回路の構成例を示す機能ブロック図である。図2において、本実施形態のレプリカ回路104Bは、レプリカセル109B−1、109B−2、109B−3、109B−4(以下まとめて109Bとも称する)と、スイッチ回路110B−1、110B−2(以下まとめて110Bとも称する)とで構成される。
図3は、本発明の第3の実施形態に係る半導体記憶装置におけるレプリカ回路の構成例を示す機能ブロック図である。図3において、本実施形態のレプリカ回路104Cは、レプリカセル109C−1、109C−2、109C−3、109C−4(以下まとめて109Cとも称する)と、スイッチ回路110C−1、110C−2(以下まとめて110Cとも称する)とで構成される。
図4は、本発明の第4の実施形態に係る半導体記憶装置におけるレプリカ回路の構成例を示す機能ブロック図である。図4において、本実施形態のレプリカ回路104Dは、レプリカセル109D−1、109D−2(以下、まとめて109Dとも称する)と、スイッチ回路110と、ダミービット線115により駆動されないダミーセル(DMC)113−1、113−2(以下、まとめて113とも称する)と、ダミービット線115により駆動されない端セル(EMC)114−1、114−2、114−3、114−4(以下、まとめて114とも称する)とで構成される。
図7は、本発明の第5の実施形態に係る半導体記憶装置におけるレプリカ回路のレイアウトを部分的に示す平面図である。なお、本実施形態のレプリカ回路は、図4に示す第4の実施形態のレプリカ回路104Dと同じブロック構成を有するが、図4に示す第4の実施形態とは、スイッチ回路110のレイアウト構成が異なる。図7において、図4と同じ部分については、同一の符号を付している。ただし、スイッチ回路については、符号110の後にEを付して、スイッチ回路110Eとし、他の実施形態と区別している。
図8は、本発明の第6の実施形態に係る半導体記憶装置におけるレプリカ回路のレイアウトを部分的に示す平面図である。なお、本実施形態のレプリカ回路は、図4に示す第4の実施形態のレプリカ回路104Dと同じブロック構成を有するが、図4に示す第4の実施形態とは、スイッチ回路110のレイアウト構成が異なる。図8において、図4と同じ部分については、同一の符号を付している。ただし、スイッチ回路については、符号110の後にFを付して、スイッチ回路110Fとし、他の実施形態と区別している。
図9は、本発明の第7の実施形態に係る半導体記憶装置におけるレプリカ回路を構成するスイッチ回路に、切換制御線116を介して制御信号CSを供給する選択回路200の構成例を示す回路図である。なお、本実施形態の選択回路200は、第1から第6の実施形態に適用される。
図10は、本発明の第8の実施形態に係る半導体記憶装置におけるレプリカ回路を構成するスイッチ回路に、切換制御線116を介して制御信号CSを供給する選択回路としての機能と、図1に示すセンスアンプ制御回路105としての機能を有する制御回路300の構成例を示す回路図である。なお、本実施形態の制御回路300は、第1から第6の実施形態に適用される。
101 ロウデコーダ
103 センスアンプ回路
104A、104B、104C、104D レプリカ回路
105 センスアンプ制御回路
106 メモリセル
109A(109A−1、109A−2、109A−3、109A)、109B(109B−1、109B−2、109B−3、109B−4)、109C(109C−1、109C−2、109C−3、109C−4)、109D(109D−1、109D−2) レプリカセル(RMC)
110、110A、110B(110B−1、110B−2)、110C(110C−1、110C−2)、110D、110E、110F スイッチ回路
111 レプリカビット線(RBL)
112−1、112−2 電源線
113(113−1、113−2) ダミーセル(DMC)
114(114−1、114−2、114−3、114−4) 端セル(EMC)
115 ダミービット線(DBL)
116 切換制御線
200 選択回路
300 制御回路
Claims (16)
- 複数のメモリセルを含むメモリアレイと、
前記メモリアレイを行方向に選択するロウデコーダと、
前記メモリアレイの選択されたメモリセルからビット線に読み出されたデータを増幅するセンスアンプ回路と、
前記メモリセルと同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線に出力する複数のレプリカセルを含むレプリカ回路と、
前記レプリカビット線の信号を受けて、前記センスアンプ回路を起動する信号のタイミング制御を行うセンスアンプ制御回路とを備え、
前記レプリカ回路は、前記複数のレプリカセルのうち活性化するレプリカセルの段数を切り換えるスイッチ回路を含み、
前記レプリカ回路は前記メモリアレイと前記ロウデコーダの間に配置されることを特徴とする半導体記憶装置。 - 前記スイッチ回路は、前記複数のレプリカセルへの電源線の接続状態を切り換えることにより、活性化するレプリカセルの段数を切り換える請求項1記載の半導体記憶装置。
- 前記レプリカ回路は、一つの電源線に複数のスイッチ回路を含む請求項1または2記載の半導体記憶装置。
- 前記レプリカ回路は、複数の電源線にスイッチ回路を含む請求項1または2記載の半導体記憶装置。
- 前記レプリカ回路は前記メモリアレイの端セルを含む請求項1記載の半導体記憶装置。
- 複数のメモリセルを含むメモリアレイと、
前記メモリアレイを行方向に選択するロウデコーダと、
前記メモリアレイの選択されたメモリセルからビット線に読み出されたデータを増幅するセンスアンプ回路と、
前記メモリセルと同一の素子を有し、段数に応じたレベルの信号を共通のレプリカビット線に出力する複数のレプリカセルを含むレプリカ回路と、
前記レプリカビット線の信号を受けて、前記センスアンプ回路を起動する信号のタイミング制御を行うセンスアンプ制御回路とを備え、
前記レプリカ回路は、前記複数のレプリカセルのうち活性化するレプリカセルの段数を切り換えるスイッチ回路と、
前記レプリカセルと同じレイアウトを有し、前記スイッチ回路と前記レプリカセルとの間に配置されるダミーセルとを含み、
前記レプリカ回路は前記メモリアレイと前記ロウデコーダの間に配置されることを特徴とする半導体記憶装置。 - 前記スイッチ回路は、前記ダミーセルを構成するトランジスタを用いて構成される請求項6記載の半導体記憶装置。
- 前記スイッチ回路は、前記ダミーセルを構成するトランジスタを並列に接続して構成される請求項6記載の半導体記憶装置。
- 前記スイッチ回路は、前記ダミーセルの領域と隣接する端セルの領域におけるトランジスタを用いて構成される請求項6記載の半導体記憶装置。
- 前記スイッチ回路は、前記ダミーセルの領域におけるトランジスタと、前記ダミーセルの領域と隣接する端セルの領域におけるトランジスタとを並列に接続して構成される請求項6記載の半導体記憶装置。
- 前記レプリカ回路は前記メモリアレイの端セルを含む請求項6記載の半導体記憶装置。
- 前記スイッチ回路の切換制御線は、隣接する端セルの電源線またはビット線のレイアウトを用いて形成される請求項1から11のいずれか1項に記載の半導体記憶装置。
- 前記半導体記憶装置は、切換制御線を介して前記スイッチ回路に制御信号を供給する選択回路を備え、前記選択回路は、前記制御信号のレベルを保持する記憶手段を含む請求項1から12のいずれか1項に記載の半導体記憶装置。
- 前記記憶手段は不揮発性記憶手段である請求項13記載の半導体記憶装置。
- 前記不揮発性記憶手段はレーザーで切断可能なヒューズ素子を含む請求項14記載の半導体記憶装置。
- 前記半導体記憶装置は、読み出し動作時と書き込み動作時とで異なるレベルの制御信号を、切換制御線を介して前記スイッチ回路に供給する制御回路を備えた請求項1から12のいずれか1項に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007292379A JP2008052906A (ja) | 2007-11-09 | 2007-11-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007292379A JP2008052906A (ja) | 2007-11-09 | 2007-11-09 | 半導体記憶装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003008791A Division JP2004220721A (ja) | 2003-01-16 | 2003-01-16 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008052906A true JP2008052906A (ja) | 2008-03-06 |
Family
ID=39236781
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007292379A Ceased JP2008052906A (ja) | 2007-11-09 | 2007-11-09 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008052906A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8400821B2 (en) | 2010-11-22 | 2013-03-19 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
US9224487B2 (en) | 2010-04-16 | 2015-12-29 | Cypress Semiconductor Corporation | Semiconductor memory read and write access |
DE112009005471B4 (de) | 2009-12-25 | 2019-01-17 | Socionext Inc. | Halbleiterspeicher und System |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03207086A (ja) * | 1989-10-12 | 1991-09-10 | Inmos Ltd | メモリ装置 |
JPH08279291A (ja) * | 1995-04-05 | 1996-10-22 | Kawasaki Steel Corp | Ram |
JP2001351385A (ja) * | 2000-06-07 | 2001-12-21 | Hitachi Ltd | Cmosのスタティック・ランダム・アクセス・メモリ、メモリ回路、及び、センスイネーブル信号の発生方法 |
JP2002056682A (ja) * | 2000-08-07 | 2002-02-22 | Fujitsu Ltd | 半導体記憶装置 |
JP2002367377A (ja) * | 2001-06-12 | 2002-12-20 | Fujitsu Ltd | スタティックram |
JP2004220721A (ja) * | 2003-01-16 | 2004-08-05 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
2007
- 2007-11-09 JP JP2007292379A patent/JP2008052906A/ja not_active Ceased
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03207086A (ja) * | 1989-10-12 | 1991-09-10 | Inmos Ltd | メモリ装置 |
JPH08279291A (ja) * | 1995-04-05 | 1996-10-22 | Kawasaki Steel Corp | Ram |
JP2001351385A (ja) * | 2000-06-07 | 2001-12-21 | Hitachi Ltd | Cmosのスタティック・ランダム・アクセス・メモリ、メモリ回路、及び、センスイネーブル信号の発生方法 |
JP2002056682A (ja) * | 2000-08-07 | 2002-02-22 | Fujitsu Ltd | 半導体記憶装置 |
JP2002367377A (ja) * | 2001-06-12 | 2002-12-20 | Fujitsu Ltd | スタティックram |
JP2004220721A (ja) * | 2003-01-16 | 2004-08-05 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112009005471B4 (de) | 2009-12-25 | 2019-01-17 | Socionext Inc. | Halbleiterspeicher und System |
US9224487B2 (en) | 2010-04-16 | 2015-12-29 | Cypress Semiconductor Corporation | Semiconductor memory read and write access |
US8400821B2 (en) | 2010-11-22 | 2013-03-19 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100583370B1 (ko) | 반도체 기억 장치 | |
US7239562B2 (en) | Semiconductor device | |
US7206216B2 (en) | Semiconductor device with a non-erasable memory and/or a nonvolatile memory | |
JP4805698B2 (ja) | 半導体記憶装置 | |
JP2004110867A (ja) | 不揮発性半導体記憶装置および不揮発性メモリセル | |
JP2007172775A (ja) | センスアンプ及び半導体記憶装置 | |
JP4804133B2 (ja) | 不揮発性半導体記憶装置 | |
KR101026658B1 (ko) | 단일-종단 감지 증폭기를 갖는 반도체 디바이스 | |
JP4907117B2 (ja) | 半導体装置 | |
TW201322275A (zh) | 半導體裝置 | |
US20130258794A1 (en) | Memory device having control circuitry for sense amplifier reaction time tracking | |
JP2008252112A (ja) | 不揮発性半導体記憶装置および不揮発性メモリセル | |
CN100555448C (zh) | 半导体存储器设备与定时控制方法 | |
TW202301334A (zh) | 記憶體元件、感測放大器系統及其控制方法 | |
JP4649260B2 (ja) | 半導体記憶装置 | |
JP2010113793A (ja) | 半導体記憶装置 | |
JP5490359B2 (ja) | 半導体記憶装置 | |
JP2008052906A (ja) | 半導体記憶装置 | |
JP2009140558A (ja) | 半導体記憶装置 | |
JP2009116994A (ja) | 半導体記憶装置 | |
KR100769492B1 (ko) | 반도체 집적 회로 | |
US6735136B2 (en) | Semiconductor memory device capable of preventing coupling noise between adjacent bit lines in different columns | |
JP2006338730A (ja) | 半導体記憶装置 | |
JP2006031865A (ja) | 強誘電体メモリ装置及びその駆動方法 | |
US7590012B2 (en) | Semiconductor storage device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100105 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100305 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101214 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110214 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110922 |
|
A045 | Written measure of dismissal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20120119 |