KR100583370B1 - 반도체 기억 장치 - Google Patents

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KR100583370B1
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마쯔시다덴기산교 가부시키가이샤
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Abstract

반도체 기억 장치에는, 메모리 어레이 내의 메모리 셀과 동일한 소자를 갖고, 단수(段數)에 따른 레벨의 신호를 공통의 레플리카 비트선에 출력하는 복수의 레플리카 셀(RMC)을 포함하는 레플리카 회로와, 레플리카 비트선의 신호를 받아서, 센스 앰프 회로를 기동하는 신호(SAE)의 타이밍 제어를 행하는 센스 앰프 제어 회로가 설치된다. 레플리카 회로는, 복수의 레플리카 셀 중 활성화하는 레플리카 셀의 단수를 프로그램 가능하게 전환하는 스위치 회로(SW)를 포함한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 제1 실시 형태에 관한 반도체 기억 장치의 구성예를 도시하는 기능 블록도,
도 2는 본 발명의 제2 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로(104B)의 구성예를 도시하는 기능 블록도,
도 3은 본 발명의 제3 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로(104C)의 구성예를 도시하는 기능 블록도,
도 4는 본 발명의 제4 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로(104D)의 구성예를 도시하는 기능 블록도,
도 5a는 도 1의 메모리 셀(106)의 내부 구성을 도시하는 회로도,
도 5b는 도 1 내지 도 4의 레플리카 셀(109)의 내부 구성을 도시하는 회로도,
도 5c는 도 4의 더미 셀(113)의 내부 구성을 도시하는 회로도,
도 5d는 도 4의 단 셀(114)의 내부 구성을 도시하는 회로도,
도 6은 도 4의 레플리카 회로(104D)의 레이아웃을 부분적으로 도시하는 평면도,
도 7은 본 발명의 제5 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로의 레이아웃을 부분적으로 도시하는 평면도,
도 8은 본 발명의 제6 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로의 레이아웃을 부분적으로 도시하는 평면도,
도 9는, 본 발명의 제7 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로를 구성하는 스위치 회로에, 전환 제어선(116)를 통해서 제어 신호(CS)를 공급하는 선택 회로(200)의 구성예를 도시하는 회로도,
도 10은, 본 발명의 제8 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로를 구성하는 스위치 회로에, 전환 제어선(116)를 통해서 제어 신호(CS)를 공급하는 선택 회로로서의 기능과, 도 1에 도시하는 센스 앰프 제어 회로(105)로서의 기능을 갖는 제어 회로(300)의 구성예를 도시하는 회로도,
도 11은 종래의 반도체 기억 장치의 구성예를 도시하는 기능 블록도,
도 12는 도 11의 메모리 셀(906)의 내부 구성을 도시하는 회로도,
도 13은 도 11의 레플리카 회로(904)의 내부 구성을 도시하는 블록도,
도 14는 도 13의 레플리카 셀(909)의 내부 구성을 도시하는 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 메모리 어레이
101 : 로우 디코더(Row Decoder)
103 : 센스 앰프 회로
104A, 104B, 104C, 104D : 레플리카(Replica) 회로
105 : 센스 앰프 제어 회로
106 : 메모리 셀
109A(109A-1, 109A-2, 109A-3, 109A-4), 109B(109B-1, 109B-2, 109B-3, 109B-4), 109C(109C-1, 109C-2, 109C-3, 109C-4), 109D(109D-1, 109D-2) : 레플리카 셀(RMC)
110, 110B(110B-1, 110B-2), 110C(110C-1, 110C-2), 110D, 110E, 110F : 스위치 회로
111 : 레플리카 비트선(RBL)
112-1, 112-2 : 전원선
113(113-1, 113-2) : 더미 셀(DMC)
114(114-1, 114-2, 114-3, 114-4) : 단(端) 셀(EMC)
115 : 더미 비트선(DBL)
116 : 전환 제어선
200 : 선택 회로
300 : 제어 회로
본 발명은, 메모리 어레이에 포함되는 메모리 셀과 동일한 구성을 갖는 레플리카(Replica) 셀을 포함하는 레플리카 회로를 이용하여, 센스 앰프 회로의 기동 타이밍 신호를 생성하는 반도체 기억 장치에 관한 것이다.
종래의 반도체 기억 장치에서, 메모리 셀로부터의 독출 데이터를 증폭하는 센스 앰프의 타이밍 신호를 생성하여, 메모리 셀의 독출 타이밍을 프로세스나 전압 등에 의한 변동에 추종시키는 방법이 다수 있다. 그 중에서, 레플리카 회로를 이용하여, 타이밍 신호를 프로그램 가능하게 가변하는 방법이 있다. 이하, 이 방법에 대해서 설명한다.
도 11은 종래의 반도체 기억 장치의 일 구성예를 도시하는 기능 블록도이다(미국 특허 제6172925호를 참조). 도 11에서, 종래의 반도체 기억 장치는, SRAM의 메모리 어레이(이하, 간단히 메모리 어레이라고 칭함)(900)와, 메모리 어레이(900)에 접속되는 로우 디코더(Row Decoder)(901)와, 레플리카 제어 회로(902)와, 메모리 어레이(900) 및 로우 디코더(901)에 접속된 센스 앰프 회로(903)와, 레플리카 제어 회로(902)에 의해 제어되는 레플리카 회로(904)와, 레플리카 회로(904)에 접속되어 센스 앰프 회로(903)를 제어하는 센스 앰프 제어 회로(905)로 구성된다. 또한, 906은 메모리 어레이(900)를 구성하는 SRAM의 메모리 셀(이하, 간단히 메모리 셀이라고 칭함)이다.
도 11에 도시하는 바와 같이, 메모리 셀(906)은, 행 방향으로 로우 디코더(901)의 출력 신호선인 워드선(WL0∼WLx)에 각각 접속되고, 열 방향으로 공통의 비트선(BL, BB)에 접속된다.
도 12는 도 11의 메모리 셀(906)의 내부 구성을 도시하는 회로도이다. 도 12에서, 메모리 셀(906)은, 게이트가 워드선(WL)에 접속되고, 소스가 비트선(BL)에 접속된 N형 트랜지스터(NA1)와, 게이트가 워드선(WL)에 접속되고, 소스가 비트선(BB)에 접속된 N형 트랜지스터(NA2)와, 소스에 전원 전압(VDD)이 공급되고, 드레인이 N형 트랜지스터(NA1)의 드레인에 접속된 P형 트랜지스터(PL1)와, 게이트가 P형 트랜지스터(PL1)의 게이트에 접속되고, 드레인이 P형 트랜지스터(PL1)의 드레인에 접속되며, 소스가 접지 전위(VSS)에 접속된 N형 트랜지스터(ND1)와, 게이트가 N형 트랜지스터(NA1)의 드레인에 접속되고, 소스에 전원 전압(VDD)이 공급되며, 드레인이 N형 트랜지스터(NA2)의 드레인에 접속된 P형 트랜지스터(PL2)와, 게이트가 P형 트랜지스터(PL2)의 게이트에 접속되고, 드레인이 P형 트랜지스터(PL2)의 드레인에 접속되며, 소스가 접지 전위(VSS)에 접속된 N형 트랜지스터(ND2)로 구성된다.
여기서, P형 트랜지스터(PL1)와 N형 트랜지스터(ND1)로 제1 인버터가 구성되고, P형 트랜지스터(PL2)와 N형 트랜지스터(ND2)로 제2 인버터가 구성되며, 제1 인버터의 입력 단자 및 출력 단자를 각각 제2 인버터의 출력 단자 및 입력 단자에 접속함으로써, 래치 회로가 구성된다.
도 13은, 도 11의 레플리카 회로(904)의 내부 구성 및 접속 관계를 도시하는 블록도이다. 도 13에서, 907은 레플리카 회로(904)를 구동하기 위한 레플리카 워드선(RWL), 908은 레플리카 셀(909)에 접속된 레플리카 비트선(RBL), 909는 레플리카 셀(RMC), 910은 1개의 레플리카 셀(909)을 선택하는 선택선, 911은 2개의 레플리카 셀(909)을 선택하는 선택선, 912는 4개의 레플리카 셀(909)을 선택하는 선택선을 도시한다.
도 13에 도시하는 바와 같이, 레플리카 셀(909)의 워드선(WL)은, 레플리카 셀(909)을 구동하기 위한 레플리카 워드선(907)에 공통으로 접속되어 있다. 레플리카 셀(909)의 한쪽의 비트선(BL)은, 레플리카 셀(909)을 선택하는 선택선(910, 911 또는 912)에 접속되어 있다. 레플리카 셀(909)의 다른쪽의 비트선(BB)은 레플리카 비트선(908)에 접속되어 있다.
도 14는 도 13의 레플리카 셀(909)의 내부 구성을 도시하는 회로도이다. 도 14에서, 레플리카 셀(909)을 구성하는 트랜지스터는, 도 12에 도시하는 메모리 셀(906)을 구성하는 트랜지스터와 동일 크기이고, 레플리카 셀(909)에 포함되는 래치 회로에서, P형 트랜지스터(PL1)와 N형 트랜지스터(ND1)로 이루어지는 제1 인버터는 전기적으로 절연되어 있으며, P형 트랜지스터(PL2)와 N형 트랜지스터(ND2)로 이루어지는 제2 인버터는 그 출력 레벨이 High 레벨로 고정되어 있다.
다음에, 이상과 같이 구성된 종래의 반도체 기억 장치의 동작에 대해서 설명한다. 먼저, 로우 디코더(901)의 출력 신호선인 워드선(WL0∼WLx) 중 어느 하나가 선택되고, 메모리 셀(906)의 데이터가 비트선(BL, BB)에 독출된다. 비트선(BL, BB), 레플리카 비트선(RBL)은, 미리 High 레벨로 프리차지되어 있고, 워드선(WL0∼WLx)의 선택시에는 플로팅 상태가 된다. 비트선(BL, BB)은 복수 있고, 복수의 데이터가 각각의 비트선(BL, BB)에 독출된다.
워드선(WL0∼WLx)이 선택되는 타이밍과 거의 동일 타이밍으로, 레플리카 제어 회로(902)의 출력 신호선인 레플리카 워드선(RWL)이 구동되고, n개의 레플리카 셀(909) 중, 선택선(910 내지 912)에 의해서 선택된 레플리카 셀(909)의 트랜지스터가, 레플리카 비트선(RBL)의 신호 레벨을 메모리 셀(906)의 n배의 속도로 High 레벨에서 Low 레벨로 천이시켜서, 센스 앰프 제어 회로(905)가 레플리카 비트선(RBL)의 신호 레벨을 검출하고, 센스 앰프 기동 신호(SAE)를 생성하고, 센스 앰프 회로(903)에 센스 앰프 기동 신호(SAE)가 입력되어, 비트선(BL, BB)의 데이터가 증폭된다.
예를 들면, 전원 전압(VDD)이 1.2V인 경우, 메모리 셀(906)로부터 비트선(BL, BB)으로의 독출 데이터의 전위차가 100㎷일 때에 센스 앰프 회로(903)를 기동하고 싶은 경우, 선택하는 레플리카 셀(909)의 수(n)를 6개로 해 두면, 소망의 센스 앰프 기동 타이밍시에, 레플리카 비트선(RBL)의 신호 레벨은 600㎷, 즉, 전원 전압(VDD)의 반값으로까지 천이하고 있어서, 복잡한 전위 검출 회로를 이용하지 않고, 간단한 CMOS 게이트로 센스 앰프 기동 신호(SAE)를 생성할 수 있다고 하는 이점이 있다.
그러나, 상기와 같은 반도체 기억 장치의 구성에서는, 이하의 문제점이 있었다.
먼저, 센스 앰프 회로(903)의 기동 타이밍에 관한 선택지가 많아질수록, 많은 레플리카 셀(909)을 배치할 필요가 있다. 또, 레플리카 셀(909)을 선택하는 선택선에 대해서도, 새롭게 배선 영역을 확보하지 않으면 안 된다. 그 결과, 레이아웃 면적이 증대하게 된다.
본 발명은, 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 레플리카 셀의 단수(段數)를 프로그램 가능하게 변경함으로써, 레이아웃 면적이 증대하지 않고, 최적의 기동 타이밍을 센스 앰프 회로에 공급할 수 있는 반도체 기억 장치를 제공하는 데에 있다.
상기의 목적을 달성하기 위해서, 본 발명에 관한 반도체 기억 장치는, 복수의 메모리 셀을 포함하는 메모리 어레이와, 메모리 어레이가 선택된 메모리 셀에서 비트선으로 독출된 데이터를 증폭하는 센스 앰프 회로와, 메모리 셀과 동일한 소자를 갖고, 단수에 따른 레벨의 신호를 공통의 레플리카 비트선에 출력하는 복수의 레플리카 셀을 포함하는 레플리카 회로와, 레플리카 비트선의 신호를 받아서, 센스 앰프 회로를 기동하는 신호(SAE)의 타이밍 제어를 행하는 센스 앰프 제어 회로를 구비하며, 레플리카 회로는, 복수의 레플리카 셀 중 활성화하는 레플리카 셀의 단수를 전환하는 스위치 회로를 포함하는 것을 특징으로 한다.
본 발명에 관한 반도체 기억 장치에서, 스위치 회로는, 복수의 레플리카 셀로의 전원선의 접속 상태를 전환함으로써, 활성화하는 레플리카 셀의 단수를 전환하는 것이 바람직하다.
또는, 본 발명에 관한 반도체 기억 장치에서, 하나의 전원선에 복수의 스위치 회로를 구비하는 것이 바람직하다.
또는, 본 발명에 관한 반도체 기억 장치에서, 복수의 전원선에 스위치 회로를 구비하는 것이 바람직하다.
또, 본 발명에 관한 반도체 기억 장치에서, 레플리카 회로는, 레플리카 셀과 동일 레이아웃을 갖고 스위치 회로와 레플리카 셀 사이에 배치되는 더미 셀을 포함하는 것이 바람직하다.
이 경우, 스위치 회로는, 메모리 셀을 구성하는 트랜지스터를 이용하여 구성되는 것이 바람직하고, 메모리 셀을 구성하는 트랜지스터를 병렬로 접속하여 구성되는 것이 더욱 바람직하다.
또는, 스위치 회로는, 메모리 셀의 영역과 인접하는 단(端) 셀의 영역에서의 트랜지스터를 이용하여 구성되는 것이 바람직하고, 메모리 셀의 영역에서의 트랜지스터와, 메모리 셀의 영역과 인접하는 단 셀의 영역에서의 트랜지스터를 병렬로 접속하여 구성되는 것이 더욱 바람직하다.
본 발명에 관한 반도체 기억 장치에서, 스위치 회로의 전환 제어선은, 인접하는 단 셀의 전원선 또는 비트선의 레이아웃을 이용하여 형성되는 것이 바람직하다.
또, 본 발명에 관한 반도체 기억 장치는, 전환 제어선을 통해서 스위치 회로에 제어 신호를 공급하는 선택 회로를 구비하고, 선택 회로는, 제어 신호의 레벨을 유지하는 기억 수단을 포함하는 것이 바람직하다. 이 경우, 기억 수단은, 레이저로 절단 가능한 퓨즈 소자를 포함하는 불휘발성 기억 수단인 것이 바람직하다.
또는, 본 발명에 관한 반도체 기억 장치는, 독출 동작시와 기입 동작시에 다른 레벨의 제어 신호를, 전환 제어선을 통해서 스위치 회로에 공급하는 제어 회로를 구비하는 것이 바람직하다.
이하, 본 발명이 적합한 실시 형태에 대해서, 도면을 참조하면서 설명한다.
(제1 실시 형태)
도 1은 본 발명의 제1 실시 형태에 관한 반도체 기억 장치의 구성예를 도시하는 기능 블록도이다. 도 1에서, 본 실시 형태의 반도체 기억 장치는, 복수의 메모리 셀(106)을 포함하는 메모리 어레이(100)와, 메모리 어레이(100)에 접속되는 로우 디코더(101)와, 선택된 메모리 셀(106)에서 비트선(BL, BB)으로 독출된 데이터를 증폭하는 센스 앰프 회로(103)와, 레플리카 회로(104A)와, 센스 앰프 기동 신호(SAE)를 센스 앰프 회로(103)에 공급하는 센스 앰프 제어 회로(105)로 구성된다.
레플리카 회로(104A)는, 메모리 셀(106)과 동일한 소자를 갖고, 더미 비트선(115)을 통해서 구동되며, 단수에 따른 레벨의 신호를 공통의 레플리카 비트선(RBL)(111)에 출력하는 복수의 레플리카 셀(109A-1, 109A-2, 109A-3, 109A-4)(이하, 하나로 합쳐 109A라고도 칭함)과, 접지 전위(VSS)에 접속된 전원선(112-1)과 접지 전위(VSS)에 접속된 전원선(112-2)을 접속 상태 또는 절단 상태로 전환함으로써, 활성화하는 레플리카 셀의 단수를 2단(레플리카 셀(109A-1, 109A-2))과 4단(레플리카 셀(109A-1, 109A-2, 109A-3, 109A-4)) 사이에서 전환하는 스위치 회로(SW)(110)를 포함하여 구성된다. 또한, 레플리카 셀(109A)의 내부 구성에 대해서는, 도 3A를 참조하여 후술한다.
다음에, 이상과 같이 구성된 반도체 기억 장치의 동작에 대해서 설명한다.
외부로부터 메모리 어레이(100)로의 액세스가 행해지면, 로우 디코더(101)의 출력 신호선인 워드선(WL0∼WLx) 중 어느 하나가 선택되고, 메모리 셀(106)의 데이터가 비트선(BL, BB)에 독출된다. 비트선(BL, BB), 레플리카 비트선(111)은, 미리, 도시하지 않은 비트선 프리차지 회로에 의해, High 레벨로 프리차지되어 있고, 워드선(WL0∼WLx)의 선택시에는 플로팅 상태가 된다. 비트선(BL, BB)은 복수 있고, 복수의 데이터가 각각의 BL, BB에 독출되며, 센스 앰프 회로(103)에 의해 증폭된다.
워드선(WL0∼WLx)이 선택되는 타이밍과 거의 동일 타이밍으로, 더미 비트선(115)이 구동되어 복수의 레플리카 셀(109A)이 선택되고, 복수의 레플리카 셀(109)을 구성하는 트랜지스터가, 레플리카 비트선(111)의 신호 레벨을, 메모리 셀(106)의 n(n은, 스위치 회로(110)에 의해 선택되는 레플리카 셀(109A)의 단수를 나타냄)배의 속도로 High 레벨에서 Low 레벨로 천이시켜서, 그 신호를 센스 앰프 제어 회로(105)에 보낸다. 센스 앰프 제어 회로(105)는, 레플리카 비트선(111)의 신호가, 선택된 레플리카 셀(109A)의 단수에 따른 소정의 레벨에 도달하면, 센스 앰프 기동 신호(SAE)를 활성화하고, 센스 앰프 기동 신호(SAE)의 활성화 타이밍에 기초하여, 센스 앰프 회로(103)는 비트선(BL, BB)의 데이터를 증폭한다.
선택되는 레플리카 셀(109A)의 단수(n)는 스위치 회로(110)에 의해 결정된다. 스위치 회로(110)가 OFF 상태일 때, 전원선(112)을 통해서 접지 전위(VSS)에 접속되어 있는 레플리카 셀(109A-1, 109A-2)만이 선택된다. 이 때, 스위치 회로(110)에 의해서 선택되지 않은 레플리카 셀(109A-3, 109A-4)은, 전원선(112)에 전류를 흐르게 할 수 없기 때문에 레플리카 셀로서 동작하지 않는다. 스위치 회로(110)가 ON 상태로 되면, 동작하지 않았던 레플리카 셀(109A-3, 109A-4)도 활성화되어 동작할 수 있다.
이상과 같이, 본 실시 형태에 의하면, 스위치 회로(110)의 전환 제어만에 의 해, 활성화하는 레플리카 셀(109A)의 단수를 프로그램 가능하게 가변할 수 있어서, 그 실용적 효과는 크다.
(제2 실시 형태)
도 2는 본 발명의 제2 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로의 구성예를 도시하는 기능 블록도이다. 도 2에서, 본 실시 형태의 레플리카 회로(104B)는, 레플리카 셀(109B-1, 109B-2, 109B-3, 109B-4)(이하 하나로 합쳐 109B라고도 칭함)과, 스위치 회로(110B-1, 110B-2)(이하 하나로 합쳐 110B라고도 칭함)로 구성된다.
제1 실시 형태와 동일하게 레플리카 셀이 선택되었을 때, 본래 기대하는 전류가 스위치 회로를 통과함으로써 제한되어 버릴 우려가 있다. 이것을 피하기 위해서, 다른 전원선에 각각 스위치 회로(110B-1, 110B-2)를 설치한다. 이것에 의해 스위치 회로(110B)를 통과함으로써 전류가 제한되는 경우는 없다.
이상과 같이, 본 실시 형태에 의하면, 복수의 전원선에 스위치 회로(110B)를 설치함으로써, 레플리카 셀의 단수를 늘렸을 때에도, 전압이나 프로세스의 변화에 추종한 레플리카 회로를 구성할 수 있어서, 그 실용적 효과는 크다.
(제3 실시 형태)
도 3은 본 발명의 제3 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로의 구성예를 도시하는 기능 블록도이다. 도 3에서, 본 실시 형태의 레플리카 회로(104C)는, 레플리카 셀(109C-1, 109C-2, 109C-3, 109C-4)(이하 하나로 합쳐 109C라고도 칭함)과, 스위치 회로(110C-1, 110C-2)(이하 하나로 합쳐 110C라고도 칭함)로 구성된다.
목표로 하는 비트선의 전위까지 뽑아 낼 때 보다 센스 앰프의 기동 타이밍을 최적화하기 위해서는 미세 조정이 필요해진다. 또, 제1 실시 형태와 동일하게 레플리카 셀이 선택되었을 때, 본래 기대하는 전류값이 스위치 회로를 통과함에 따라서 제한되어 버릴 우려가 있다. 이것을 피하기 위해서, 하나의 전원선에 복수의 스위치 회로(110C-1, 110C-2)를 설치함으로써, 비트선의 뽑아 내는 전류량을 제한하여, 레플리카 비트선(111)을 소망의 전위까지 뽑아 낼 수 있다.
이상과 같이, 본 실시 형태에 의하면, 전원선에 복수의 스위치 회로(110C)를 설치함으로써, 레플리카 비트선(111)을 소망의 전위까지 뽑아 낼 수 있어서, 그 실용적 효과는 크다.
(제4 실시 형태)
도 4는 본 발명의 제4 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로의 구성예를 도시하는 기능 블록도이다. 도 4에서, 본 실시 형태의 레플리카 회로(104D)는, 레플리카 셀(109D-1, 109D-2)(이하, 하나로 합쳐 109D라고도 칭함)과, 스위치 회로(110)와, 더미 비트선(115)에 의해 구동되지 않는 더미 셀(DMC)(113-1, 113-2)(이하, 하나로 합쳐 113라고도 칭함)과, 더미 비트선(115)에 의해 구동되지 않는 단 셀(EMC)(114-1, 114-2, 114-3, 114-4)(이하, 하나로 합쳐 114라고도 칭함)로 구성된다.
도 5a, 도 5b, 도 5c 및 도 5d는, 각각, 메모리 셀(106), 레플리카 셀(109D)(도 1의 109A도 동일 구성을 갖음), 더미 셀(113), 및 단 셀(114)의 내부 구성을 도시하는 회로도이다. 여기서, 레플리카 셀(109D)(도 1의 109A), 더미 셀(113) 및 단 셀(114)을 구성하는 트랜지스터는 메모리 셀(106)을 구성하는 트랜지스터와 동일 크기이다.
도 5a의 메모리 셀(106)의 내부 구성은, 도 12의 메모리 셀(906)의 내부 구성과 동일하다.
도 5b에 도시하는 바와 같이, 레플리카 셀(RMC)(109D)(도 1의 109A)에서, N형 트랜지스터(NA1)의 게이트선인 워드선(WL)은 더미 비트선(115)에 접속되고, 그 소스선인 비트선(BL)은 레플리카 비트선(111)에 접속되어 있다. 또, N형 트랜지스터(NA2)의 게이트선 및 소스선은 접지 전위(VSS)에 고정되어 있다. P형 트랜지스터(PL1)와 N형 트랜지스터(ND1)의 게이트선은 전원 전압(VDD)에 고정되고, N형 트랜지스터(ND1)의 소스선(SS)은 전원선(112-1 또는 112-2)에 접속되어 있다.
도 5c에 도시하는 바와 같이, 더미 셀(DMC)(113)에서, N형 트랜지스터(NA1)의 게이트선은, N형 트랜지스터(ND1)의 소스선(SS)과 공통으로 전원선(112-1 또는 112-2)에 접속되고, 그 소스선인 비트선(BL)은 레플리카 비트선(111)에 접속되어 있다.
도 5d에 도시하는 바와 같이, 단 셀(EMC)(114)에서, N형 트랜지스터(NA1)의 게이트선 및 소스선, P형 트랜지스터(PL1, PL2)의 소스선, 및 N형 트랜지스터(ND1)의 소스선은 전기적으로 절연되어 있다. 또, N형 트랜지스터(NA2)의 게이트선인 워드선(WL)은 더미 비트선(115)에 접속되고, 그 소스선은, N형 트랜지스터(ND2)의 소스선(SS)과 공통으로 전원선(112-1 또는 112-2)에 접속되어 있다.
도 6은 도 4의 레플리카 회로(104D)의 레이아웃을 부분적으로 도시하는 평면도이다. 또한, 도 6에서, 도 4와 동일 부분에 대해서는, 동일한 부호를 붙이고 있다. 단, 스위치 회로에 대해서는, 부호 110의 뒤에 D를 붙여서, 스위치 회로(110D)로 하여, 다른 실시 형태와 구별하고 있다.
더미 셀(113)은, 단 셀(114)과 인접하며, 복수의 레플리카 셀(109D) 중 미사용의 것이 이용된다.
더미 비트선(115)은, 단 셀(114)의, 메모리 어레이측의 비트선의 레이아웃을 이용하여 형성된다. 스위치 회로(110D)와 그 전환 제어선(116)은, 파선으로 동그랗게 둘러싸 나타내는 콘택트(117)에 의해서 접속되어 있다.
본 실시 형태에서는, 스위치 회로(110D)의 전환 제어선(116)은 미사용의 단 셀(114)의 전원선의 레이아웃을 이용하여 형성되고, 또 메모리 셀(106)에 존재하는 드라이브 트랜지스터를 그대로 스위치 회로(110D)에 이용하고 있다. 이것에 의해, 레이아웃 면적이 증대하지 않아서, 그 실용적 효과는 크다.
또, 스위치 회로(110D)의 레이아웃은, 광학적으로 주변의 더미 셀(113) 및 단 셀(114)의 레이아웃과 거의 동일하다. 이것에 의해, 반도체 기억 장치의 생산 수율을 향상시키는 것이 가능해져서, 그 실용적 효과는 크다.
또, 스위치 회로(110D)와 레플리카 셀(109D) 사이에 더미 셀(113)을 배치함으로써, 스위치 회로(110D)를 삽입한 것에 의한 레플리카 셀(109D)로의 영향을 최소한으로 억제하는 것이 가능해져서, 그 실용적 효과는 크다.
(제5 실시 형태)
도 7은 본 발명의 제5 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로의 레이아웃을 부분적으로 도시하는 평면도이다. 또한, 본 실시 형태의 레플리카 회로는, 도 4에 도시하는 제4 실시 형태의 레플리카 회로(104D)와 동일 블록 구성을 갖지만, 도 4에 도시하는 제4 실시 형태와는, 스위치 회로(110)의 레이아웃 구성이 다르다. 도 7에서, 도 4와 동일 부분에 대해서는, 동일한 부호를 붙이고 있다. 단, 스위치 회로에 대해서는, 부호 110의 뒤에 E를 붙여서, 스위치 회로(110E)로 하여, 다른 실시 형태와 구별하고 있다.
도 7에서, 본 실시 형태에서는, 메모리 셀(106)에 존재하는 드라이브 트랜지스터와 액세스 트랜지스터를 병렬로 접속한 것을 스위치 회로(110E)로서 이용하고 있다. 그 밖의 구성은, 도 4에 도시하는 구성과 동일하다.
이상과 같이, 본 실시 형태에 의하면, 스위치 회로(110E)의 확산층 영역은, 광학적으로 주변의 더미 셀(113) 및 단 셀(114)의 레이아웃과 동일하고, 또 제2 실시 형태보다도 스위치 회로를 구성하는 트랜지스터의 크기가 크기 때문에, 제2 실시 형태보다도 많은 레플리카 셀을 선택지로서 갖는 것이 가능하고, 또 레이아웃 면적의 증가도 없어서, 그 실용적 효과는 크다.
(제6 실시 형태)
도 8은 본 발명의 제6 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로의 레이아웃을 부분적으로 도시하는 평면도이다. 또한, 본 실시 형태의 레플리카 회로는, 도 4에 도시하는 제4 실시 형태의 레플리카 회로(104D)와 동일 블록 구성을 갖지만, 도 4에 도시하는 제4 실시 형태와는, 스위치 회로(110)의 레이아웃 구성이 다르다. 도 8에서, 도 4와 동일 부분에 대해서는, 동일한 부호를 붙이고 있다. 단, 스위치 회로에 대해서는, 부호 110의 뒤에 F를 붙여서, 스위치 회로(110F)로 하여, 다른 실시 형태와 구별하고 있다.
도 8에서, 본 실시 형태에서는, 메모리 셀(106)에 존재하는 드라이브 트랜지스터와 단 셀(114)을 구성하는 트랜지스터의 확산층 영역을 접속한 것을 스위치 회로(110F)로서 이용하고 있다. 그 밖의 구성은 도 6에 도시하는 구성과 동일하다.
이상과 같이, 본 실시 형태에 의하면, 스위치 회로(110F)의 확산층 영역이 변형되고 있지만, 제4 및 제5 실시 형태보다도 스위치 회로(110F)를 구성하는 트랜지스터의 크기가 크기 때문에, 제4 및 제5 실시 형태보다도 많은 레플리카 셀을 선택지로서 갖는 것이 가능하고, 또 레이아웃 면적의 증가도 없어서, 그 실용적 효과는 크다.
(제7 실시 형태)
도 9는, 본 발명의 제7 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로를 구성하는 스위치 회로에, 전환 제어선(116)를 통해서 제어 신호(CS)를 공급하는 선택 회로(200)의 구성예를 도시하는 회로도이다. 또한, 본 실시 형태의 선택 회로(200)는, 제1 내지 제6 실시 형태에 적용된다.
도 9에서, 선택 회로(200)는, 리셋 신호선(118)으로부터의 리셋 신호(RS)를 입력으로 하는 인버터(201)와, 인버터(201)를 구성하는 N형 트랜지스터(2011)의 소스에 접속된 퓨즈 소자(202)와, 인버터(201)의 출력 노드(SN)에서의 신호 레벨을 유지하며, 전환 제어선(116)에 제어 신호(CS)로서 출력하는 래치 회로(203)로 구성 된다.
다음에, 이상과 같이 구성된 선택 회로(200)의 동작에 대해서 설명한다.
퓨즈 소자(202)가 절단되어 있지 않은 경우, 리셋 신호(RS)로서 펄스 신호가 입력되면, 리셋 신호(RS)가 Low 레벨인 기간에, 인버터(201)의 N형 트랜지스터(2011)가 오프, P형 트랜지스터(2012)가 온하여, 인버터(201)의 출력 노드(SN)가 High 레벨로 된다. 이것에 의해, 래치 회로(203)의 P형 트랜지스터(2031)가 온하여, 래치 회로(203)가 인버터(201)의 출력 노드(SN)의 High 레벨을 일시적으로 래치하여, 전환 제어선(116)에 제어 신호(CS)로서 Low 레벨을 출력한다.
다음에, 리셋 신호(RS)가 Low 레벨에서 High 레벨로 천이하면, 인버터(201)의 N형 트랜지스터가 온으로 되고, P형 트랜지스터(2012)가 오프로 되어, 인버터(201)의 출력 노드(SN)가 Low 레벨로 된다. 이것에 의해, 래치 회로(203)의 P형 트랜지스터가 오프로 되기 때문에, 래치 회로(203)에 의한 신호 레벨의 유지는 해소되고, 전환 제어선(116)에는 제어 신호(CS)로서 High 레벨이 출력된다.
한편, 퓨즈 소자(202)가 절단되어 있었던 경우, 리셋 신호(RS)로서 펄스 신호가 입력되면, 리셋 신호(RS)가 Low 레벨인 기간에, 래치 회로(203)가, 인버터(201)의 출력 노드(SN)의 High 레벨을 래치하여, 전환 제어선(116)에 제어 신호(CS)로서 Low 레벨을 출력한다.
다음에, 리셋 신호(RS)가 Low 레벨에서 High 레벨로 천이해도, 인버터(201)의 출력 노드(SN)는 접지 전위(VSS)에 접속되지 않기 때문에, 래치 회로(203)는, 인버터(201)의 출력 노드(SN)에서의 High 레벨을 유지하여, 전환 제어선(116)에 제어 신호(CS)로서 출력되는 Low 레벨은 유지된다.
이것에 의해, 퓨즈 소자(202)를 절단할지 절단하지 않을지로, 활성화하는 레플리카 셀을 결정할 수 있다.
이상과 같이, 본 실시 형태에 의하면, 레플리카 회로에 의해 생성되는 타이밍이, 레플리카 셀의 불량 등에 기인하여 소망의 신호와 어긋나도, 최적의 타이밍을 선택할 수 있어서, 그 실용적 효과는 크다.
(제8 실시 형태)
도 10은, 본 발명의 제8 실시 형태에 관한 반도체 기억 장치에서의 레플리카 회로를 구성하는 스위치 회로에, 전환 제어선(116)을 통해서 제어 신호(CS)를 공급하는 선택 회로로서의 기능과, 도 1에 도시하는 센스 앰프 제어 회로(105)로서의 기능을 갖는 제어 회로(300)의 구성예를 도시하는 회로도이다. 또한, 본 실시 형태의 제어 회로(300)는, 제1 내지 제6 실시 형태에 적용된다.
도 10에서, 제어 회로(300)는, 트랜스퍼 게이트(301)와, 복수의 워드선 풀다운 회로(302)와, 인버터(303)와, NAND 회로(304)로 구성된다.
트랜스퍼 게이트(301)는, 레플리카 비트선(111)의 신호에 의해 제어되고, 독출 허가 신호(RE)를 도통(導通) 또는 차단한다. 복수의 워드선 풀다운 회로(302)는, 로우 디코더(101)와 메모리 어레이(100) 사이에 배치되고, 트랜스퍼 게이트(301)로부터의 독출 허가 신호(RE)를 받아서, 워드선(WL)을 Low 레벨로 낮추는(워드선(WL')을 High 레벨로 올림) 기능을 한다. 인버터(303)는, 독출 허가 신호(RE)를 받아서, 그 반전 신호를 전환 제어선(116)에 제어 신호(CS)로서 출력한다. NAND 회로(304)는, 레플리카 비트선(111)의 신호와 제어 신호(CS)를 받아서, 센스 앰프 회로(103)에 센스 앰프 기동 신호(SAE)를 공급한다.
다음에, 이상과 같이 구성된 제어 회로의 동작에 대해서 설명한다.
독출 동작시에, 독출 허가 신호(RE)가 활성화되어 High 레벨로 되면, 제어 신호(CS)는 Low 레벨로 되고, 스위치 회로(110)는 OFF가 된다. 다음에, 메모리 어레이(100)로의 액세스가 행해져서, 레플리카 비트선(111)으로부터의 신호가 레플리카 셀의 단수에 따른 레벨에 도달하면, NAND(304)를 통해서 독출 허가 신호(RE)의 반전 신호인 Low 레벨이 센스 앰프 기동 신호(SAE)로서 센스 앰프 회로(103)에 보내진다. 이 때, 트랜스퍼 게이트(301)는 독출 허가 신호(RE)를 차단하기 때문에, 워드선 풀다운 회로(302)는 동작하지 않는다.
또, 기입 동작시에, 독출 허가 신호(RE)가 비활성화되어 Low 레벨이 되면, 제어 신호(CS)는 High 레벨로 되고, 스위치 회로(110)는 ON이 된다. 메모리 어레이(100)로의 액세스가 행해져서, 레플리카 비트선(111)으로부터의 신호가 레플리카 셀의 단수에 따른 레벨에 도달하면, 트랜스퍼 게이트(301)가 도통 상태로 되어, 워드선 풀다운 회로(302)가 동작하여, 선택된 워드선(WL)을 Low 레벨로 낮춘다.
독출 동작시에, 워드선(WL)을 장시간 선택하여, 비트선(BL과 BB) 사이의 전위차를 불필요하게 크게 하면, 이 후의 프리차지에 의해 소비 전류가 늘어나게 된다. 또, 기입 동작시에, 메모리 셀(106)의 데이터가 다시쓰여진 후에도, 기입 동작을 계속한 경우에도 소비 전류가 늘어난다. 또, 일반적으로 데이터의 독출 시간 과 기입 시간은 다르다.
그러나, 본 실시 형태의 제어 회로를 이용하여, 독출 동작시와 기입 동작시의 타이밍을 최적화함으로써, 쓸데 없는 소비 전류를 억제할 수 있어서, 그 실용적 효과는 크다.
이상 설명한 바와 같이, 본 발명에 의하면, 레플리카 셀의 단수를 프로그램 가능하게 변경함으로써, 레이아웃 면적이 증대하지 않고, 최적의 기동 타이밍을 센스 앰프 회로에 공급할 수 있는 반도체 기억 장치를 실현하는 것이 가능하게 된다고 하는 각별한 효과를 발휘한다.

Claims (14)

  1. 복수의 메모리 셀을 포함하는 메모리 어레이와,
    상기 메모리 어레이가 선택된 메모리 셀로부터 비트선에 독출된 데이터를 증폭하는 센스 앰프 회로와,
    상기 메모리 셀과 동일한 소자를 갖고, 단수(段數)에 따른 레벨의 신호를 공통의 레플리카 비트선에 출력하는 복수의 레플리카 셀을 포함하는 레플리카 회로와,
    상기 레플리카 비트선의 신호를 받아서, 상기 센스 앰프 회로를 기동하는 신호의 타이밍 제어를 행하는 센스 앰프 제어 회로를 구비하고,
    상기 레플리카 회로는, 상기 복수의 레플리카 셀 중 활성화하는 레플리카 셀의 단수를 전환하는 스위치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 스위치 회로는, 상기 복수의 레플리카 셀로의 전원선의 접속 상태를 전환함으로써, 활성화하는 레플리카 셀의 단수를 전환하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 레플리카 회로는, 하나의 전원선에 복수의 스위치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 레플리카 회로는, 복수의 전원선에 스위치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 레플리카 회로는, 상기 레플리카 셀과 동일 레이아웃을 갖고, 상기 스위치 회로와 상기 레플리카 셀 사이에 배치되는 더미 셀을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 스위치 회로는, 상기 메모리 셀을 구성하는 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 스위치 회로는, 상기 메모리 셀을 구성하는 트랜지스터를 병렬로 접속한 구성을 포함하여 구성되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제5항에 있어서, 상기 스위치 회로는, 상기 메모리 셀의 영역과 인접하는 단(端) 셀의 영역에서의 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 반도체 기억 장치.
  9. 제5항에 있어서, 상기 스위치 회로는, 상기 메모리 셀의 영역에서의 트랜지스터와, 상기 메모리 셀의 영역과 인접하는 단 셀의 영역에서의 트랜지스터를 병렬로 접속한 구성을 포함하여 구성되는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서, 상기 스위치 회로의 전환 제어선은, 인접하는 단 셀의 전원선의 레이아웃을 이용하여 형성되는 것을 특징으로 하는 반도체 기억 장치.
  11. 제1항에 있어서, 상기 반도체 기억 장치는, 전환 제어선을 통해서 상기 스위치 회로에 제어 신호를 공급하는 선택 회로를 구비하고, 상기 선택 회로는, 기억 수단과, 상기 기억 수단에 기억된 상태에 따라 상기 제어 신호의 레벨을 유지하는 래치 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 기억 수단은 불휘발성 기억 수단인 것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서, 상기 불휘발성 기억 수단은 퓨즈 소자인 것을 특징으로 하는 반도체 기억 장치.
  14. 제1항에 있어서, 상기 반도체 기억 장치는, 독출 동작시와 기입 동작시에 다른 레벨의 제어 신호를, 전환 제어선을 통해서 상기 스위치 회로에 공급하는 제어 회로를 구비한 것을 특징으로 하는 반도체 기억 장치.
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