JP2012038366A - カレントミラー型センスアンプ及び半導体記憶装置 - Google Patents

Abstract

【課題】エレクトロマイグレーション耐性を向上させることによる面積の増大、及びプロセスのばらつきによる性能劣化を防止したカレントミラー型センスアンプ、及び半導体記憶装置を提供する。
【解決手段】センスイネーブル信号ＳＥに基づいてカレントミラー型センスアンプ３０の動作電流をオン・オフするための電流制御トランジスタを備えたカレントミラー型センスアンプにおいて、上記電流制御トランジスタを上記動作電流を分割するように複数の電流制御トランジスタＱＥ０〜ＱＥ３に並列に分割して構成し、電流制御トランジスタ制御回路２は、センスイネーブル信号ＳＥ及び電流制御信号ＦＯＵＴ０〜ＦＯＵＴ３に基づいて上記動作電流を減少させるように各電流制御トランジスタＱＥ０〜ＱＥ３をオン・オフする。
【選択図】図２

Description

本発明は、センスイネーブル信号に基づいてカレントミラー型センスアンプの動作電流をオン・オフするための電流制御トランジスタを備えたカレントミラー型センスアンプ、及びカレントミラー型センスアンプを備えた半導体記憶装置に関する。

従来、同期式ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の消費電流を低減するために、ＳＲＡＭ内部で同期信号を生成しＳＲＡＭの動作を制御している。しかし、メモリセルからの微少な振幅を有する信号を増幅するためにセンスアンプを用いる場合、このセンスアンプは、電流を多く消費することが知られている。

センスアンプを用いる場合に消費電流を低減する１つの方法として、ラッチ式センスアンプを用いて直流電流を流さないようにする方法がある。また、直流電流によって動作するカレントミラー型センスアンプを用いる場合は、読み出し動作の終了を検出すること、又は十分に読み出し動作が実行可能な時間をＳＲＡＭ内部で計測することにより動作終了信号を生成し、カレントミラー型センスアンプの動作を停止する方法が開示されている（特許文献１参照。）。さらに、特許文献２は、同一アドレスからの読み出し、又は同一データの書き込みを実行するときに、不要な動作を自動的に停止して、読み出し時にカレントミラー型センスアンプに流れる直流電流及び書き込み時の直流電流を低減する方法を開示している。

近年、ＳＲＡＭへの要求は、大容量化及び高速化の方向があり、ラッチ式センスアンプを用いる場合、及びカレントミラー型センスアンプを用いて読み出し動作の終了を検出して内部動作を停止する場合には、ラッチ式センスアンプ及びカレントミラー型センスアンプの動作を制御するための制御信号を発生する回路などにより、ＳＲＡＭの動作速度が低下する。また、カレントミラー型センスアンプを用いて内部動作を制御しないことによって高速化の要求を満たすことができるが、この場合、カレントミラー型センスアンプが動作するときに常に直流電流が流れてしまう。現在、プロセスが微細化して、メタル及びビアなどのエレクトロマイグレーションについての耐性が低くなっており、この直流電流を流すことに対する保証が難しくなっている。また、プロセスがばらつくことを想定すると、エレクトロマイグレーションについての耐性を向上させるために、最も電流が流れる場合を考慮してカレントミラー型センスアンプを設計する必要があり、メタル幅及びビア数などの増加によるチップ面積の増加がチップコストに影響してきている。

図１０は、従来技術に係る１ポート同期式ＳＲＡＭ（以下、ＳＲＡＭという。）の構成を示すブロック図である。図１０のＳＲＡＭは、制御回路１０１と、メモリアレイ７と、読み出し書き込み回路１０３と、ＰＯＲＴＡ−アドレスバッファ４と、行デコーダ５と、列デコーダ６と、入出力回路８と、タイミング回路（ダミーメモリアレイ）１０９と、ダミー読み出し回路（センスアンプ）１１０とを備えて構成される。

ＰＯＲＴＡ−アドレスバッファ４は、外部回路（図示せず。）からのアドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）を保持して、行デコーダ５及び列デコーダ６に出力する。行デコーダ５は、制御回路１０１からハイレベルのデコーダイネーブル信号ＤＥＮが入力されると、アドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）をデコードして、アドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）によって指定されるメモリセルを選択するためにワード線を選択する信号をメモリアレイ７に出力する。列デコーダ６は、制御回路１０１からハイレベルのデコーダイネーブル信号ＤＥＮが入力されると、アドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）をデコードして、アドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）によって指定されるメモリセルを選択するためにビットラインを選択する信号を読み出し書き込み回路１０３に出力する。

メモリアレイ７は、マトリックス状に配置されたメモリセルを有し、メモリセルは、マトリックスの列毎に、ビットラインＢＬｍ，ＢＬＢｍ（ｍ＝０，１，…，Ｍ）を介して読み出し書き込み回路１０３に接続されている。また、メモリアレイ７は、行デコーダ５によって指定されたメモリセルのデータを読み出し書き込み回路１０３に出力し、読み出し書き込み回路１０３からのデータを行デコーダ５によって指定されたメモリセルに書き込む。

読み出し書き込み回路１０３は、読み出し動作のためのカレントミラー型センスアンプ１３０−ｍ（ｍ＝０，１，…，Ｍ）と、書き込み動作のための書き込み回路（図示せず。）とを備えて構成される。カレントミラー型センスアンプ１３０−ｍ（ｍ＝０，１，…，Ｍ）は、ビットラインＢＬｍ，ＢＬＢｍ（ｍ＝０，１，…，Ｍ）毎に設けられる。センスイネーブル信号ＳＥがハイレベルのとき、電流がカレントミラー型センスアンプ１３０−ｍ（ｍ＝０，１，…，Ｍ）に流れ、カレントミラー型センスアンプ１３０−ｍ（ｍ＝０，１，…，Ｍ）はそれぞれ、ビットラインＢＬｍ（ｍ＝０，１，…，Ｍ）とビットラインＢＬＢｍ（ｍ＝０，１，…，Ｍ）との間の電位差を増幅して、センス信号ＳＯＵＴｍ（ｍ＝０，１，…，Ｍ）として入出力回路８に出力する。以下、カレントミラー型センスアンプ１３０−ｍ（ｍ＝０，１，…，Ｍ）をカレントミラー型センスアンプ１３０と総称し、ビットラインＢＬｍ，ＢＬＢｍ（ｍ＝０，１，…，Ｍ）をそれぞれビットラインＢＬ，ＢＬＢと総称し、センス信号ＳＯＵＴｍ（ｍ＝０，１，…，Ｍ）をセンス信号ＳＯＵＴと総称する。また、書き込み回路は、書き込みイネーブル信号ＷＥＮがハイレベルのときに入出力回路８からの信号をメモリアレイ７に出力する。

入出力回路８は、メモリアレイ７から読み出されたデータを一時的に格納して、外部回路（図示せず。）に出力データＤＯｍ（ｍ＝０，１，…，Ｍ）として出力する。また、入出力回路８は、メモリアレイ７に書き込む入力データＤＩｍ（ｍ＝０，１，…，Ｍ）を外部回路から受信して一時的に格納する。

タイミング回路１０９は、固定データを保持するメモリセルを有し、制御回路１０１からのダミーメモリイネーブル信号ＤＭＥＮに応答してメモリセルによって保持されたデータをダミー読み出し回路１１０に出力する。ダミー読み出し回路１１０は、制御回路１０１からのダミーセンスイネーブル信号ＤＳＥＮに応答してタイミング回路１０９からデータを読み出して、読み出しが完了すると所定の終了信号ＥＮＤを制御回路１０１に出力する。

制御回路１０１は、外部同期信号ＣＫ、ライトイネーブル信号ＷＥＢ、及びチップイネーブル信号ＣＥＢを外部回路（図示せず。）から受信し、終了信号ＥＮＤをダミー読み出し回路１１０から受信して、デコーダイネーブル信号ＤＥＮを行デコーダ５及び列デコーダ６に出力し、書き込みイネーブル信号ＷＥＮ及びセンスイネーブル信号ＳＥを読み出し書き込み回路１０３に出力し、ダミーメモリイネーブル信号ＤＭＥＮをタイミング回路１０９に出力し、ダミーセンスイネーブル信号ＤＳＥＮをダミー読み出し回路１１０に出力して、後述するように図１０のＳＲＡＭの動作を制御する。

外部同期信号ＣＫは、ＳＲＡＭの動作基準となるクロック信号である。ライトイネーブル信号ＷＥＢは、ＳＲＡＭに対して書き込み動作又は読み出し動作を指示するための信号であり、ライトイネーブル信号ＷＥＢがローレベルのときＳＲＡＭは書き込み動作を指示され、ライトイネーブル信号ＷＥＢがハイレベルのときＳＲＡＭは読み出し動作を指示される。チップイネーブル信号ＣＥＢは、ＳＲＡＭの選択状態を表す信号であり、チップイネーブル信号ＣＥＢがローレベルのときＳＲＡＭは選択状態であり外部回路から入力される信号に基づいて動作し、チップイネーブル信号ＣＥＢがハイレベルのときＳＲＡＭは非選択状態であり動作しない。

次に、図１０のＳＲＡＭの動作について説明する。ここでは、ローレベルのチップイネーブル信号ＣＥＢが制御回路１０１に入力されており、ＳＲＡＭが選択状態であるとする。制御回路１０１は、書き込み動作を表すローレベルのライトイネーブル信号ＷＥＢが入力されているときに、ハイレベル（又はローレベル）の外部同期信号ＣＫが入力されると、デコーダイネーブル信号ＤＥＮ及び書き込みイネーブル信号ＷＥＮをハイレベルにする。これによって、入出力回路８を介して入力される入力データＤＩｍ（ｍ＝０，１，…，Ｍ）が、アドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）によって指定されたメモリセルに書き込まれる。一方、制御回路１０１は、読み出し動作を表すハイレベルのライトイネーブル信号ＷＥＢが入力されているときに、ハイレベル（又はローレベル）の外部同期信号ＣＫが入力されると、デコーダイネーブル信号ＤＥＮ及びセンスイネーブル信号ＳＥをハイレベルにする。これによって、アドレス信号ＡＤｎ（ｎ＝０，１，…，Ｎ）によって指定されたメモリセルに記憶されたデータが、入出力回路８を介して読み出される。

上述したように、図１０のＳＲＡＭは、ハイレベル（又はローレベル）の外部同期信号ＣＫが入力されると、指定されたアドレスにアクセスして、読み出し動作、又は書き込み動作を実行する。また、ローレベル（又はハイレベル）の外部同期信号ＣＫが入力されると、次のアクセスの準備のために、ビットラインを所定の電圧まで昇圧（プリチャージ）する。近年、ＳＲＡＭのサイクルタイムが高速化しているので、ＳＲＡＭは、読み出し動作の終了を内部で検出することによって内部同期信号を生成し、外部同期信号ＣＫが変化する前にプリチャージ動作を実行している。

図１０のＳＲＡＭはさらに、カレントミラー型センスアンプ１３０への直流電流を低減するために、以下のように動作している。制御回路１０１は、外部同期信号ＣＫに応答してメモリアレイ７からの読み出しを開始すると同時に、所定のダミーメモリイネーブル信号ＤＭＥＮをタイミング回路１０９に出力し、かつ所定のダミーセンスイネーブル信号ＤＳＥＮをダミー読み出し回路１１０に出力して、タイミング回路１０９からの読み出しを開始する。その後、制御回路１０１は、ダミー読み出し回路１１０からの動作終了信号ＥＮＤに応答してセンスイネーブル信号ＳＥをローレベルにすることによりカレントミラー型センスアンプ１３０への直流電流を停止して、カレントミラー型センスアンプ１３０を停止する。

図１０のＳＲＡＭは、ＳＲＡＭ内部で同期のための信号を生成して内部回路を制御するので、外部同期信号ＣＫによって内部回路を制御する場合よりも、動作速度が低下する。また、読み出し動作終了の検出も、プロセスのばらつきなどを考慮して十分なマージンを持って設計する必要があるため、図１０のＳＲＡＭの高速化には限界がある。

図１１は、図１０のカレントミラー型センスアンプ１３０を示す回路図である。図１１において、カレントミラー型カレントミラー型センスアンプ１３０は、ＰチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（以下、Ｐチャネルトランジスタという。）Ｑ１，Ｑ２と、ＮチャネルＭＯＳＦＥＴ（以下、Ｎチャネルトランジスタという。）Ｑ３，Ｑ４と、Ｎチャネルトランジスタである電流制御トランジスタＱＥ４とを備えて構成される。

ＰチャネルトランジスタＱ１，Ｑ２のソースは電源Ｖｄｄに接続され、ＰチャネルトランジスタＱ１のゲートはＰチャネルトランジスタＱ１のドレイン及びＰチャネルトランジスタＱ２のゲートに接続される。ＰチャネルトランジスタＱ１のドレインはＮチャネルトランジスタＱ３のドレインに接続され、ＰチャネルトランジスタＱ２のドレインはＮチャネルトランジスタＱ４のドレインに接続される。ＮチャネルトランジスタＱ３のゲートは、メモリアレイ７からのビットラインＢＬに接続され、ＮチャネルトランジスタＱ３のソースは、電流制御トランジスタＱＥ４のドレインに接続される。また、ＮチャネルトランジスタＱ４のゲートは、メモリアレイ７からのビットラインＢＬＢに接続され、ＮチャネルトランジスタＱ４のソースは、電流制御トランジスタＱＥ４のドレインに接続される。電流制御トランジスタＱＥ４のゲートは、制御回路１０１に接続され、当該ゲートにはセンスイネーブル信号ＳＥが入力される。電流制御トランジスタＱＥ４のソースは接地される。

センスイネーブル信号ＳＥがハイレベルである間、電流制御トランジスタＱＥ４がオン状態となり、カレントミラー型センスアンプ１３０に電流が流れる。このとき、カレントミラー型センスアンプ１３０は、ビットラインＢＬとビットラインＢＬＢとの間の電位差を増幅して、ＰチャネルトランジスタＱ２のドレインとＮチャネルトランジスタＱ４のドレインとの接続点からセンス信号ＳＯＵＴを入出力回路８に出力する。

カレントミラー型センスアンプ１３０には、センスイネーブル信号ＳＥがハイレベルである期間のみ電流が流れるため、カレントミラー型センスアンプ１３０に対するエレクトロマイグレーション対策としては、電流が流れる期間及び電流量を考慮してメタル幅及びビア数を決定してレイアウトすればよい。

まず、カレントミラー型センスアンプ１３０に電流が流れる期間について説明する。ＳＲＡＭが高速な動作速度を要求される場合、外部同期信号ＣＫをそのままセンスイネーブル信号ＳＥとして使用する必要がある。その場合、カレントミラー型センスアンプ１３０を動作させることを表すハイレベル（又はローレベル）の外部同期信号ＣＫがＳＲＡＭに入力されている間、電流がカレントミラー型センスアンプ１３０に流れ続ける。実際には、外部同期信号ＣＫがハイレベル（又はローレベル）である期間を事前に決定できないため、エレクトロマイグレーション対策としては、カレントミラー型センスアンプ１３０に常に電流が流れることを想定する必要がある。

次に、カレントミラー型センスアンプ１３０に流れる電流量について説明する。ＳＲＡＭに要求される動作速度を実現するためには、プロセスのばらつきなどを考慮して、トランジスタの性能（流すことができる電流量）が最も悪い（流すことができる電流量が最も少ない）場合を想定して、トランジスタのサイズを決定する必要がある。一方、エレクトロマイグレーション対策としては、上記で決定したサイズのトランジスタにおいて、流すことができる電流量が最も多い場合を想定する必要がある。

したがって、エレクトロマイグレーション対策としては、非常に大きな電流に長時間耐えるようなレイアウトのカレントミラー型センスアンプを設計する必要があり、カレントミラー型センスアンプのメタル幅及びビア数が増加して、カレントミラー型センスアンプのレイアウト面積を増大させてしまう。

一方、ＳＲＡＭのレイアウトは、メモリ容量の増大に伴って、メモリセルをいかに小さくするかが求められており、メモリセルは通常のデザインルール以下のサイズで作成される。このような小さなメモリセルの配列によって、カレントミラー型センスアンプを配置することができるエリアの幅は限定されてしまう。エレクトロマイグレーション対策のためのメタル幅及びビア数を確保することによってカレントミラー型センスアンプのレイアウト面積が増大した場合、カレントミラー型センスアンプのレイアウトを縦方向に広げる必要が生じて、メモリセルを小さくする効果が減少する。また、レイアウト面積の増大によって配線長が長くなり、ＳＲＡＭの動作速度に影響してくる。

本発明の目的は以上の問題を解決し、微細化されたプロセスにおいて、高速化に対応した半導体記憶装置のカレントミラー型センスアンプのエレクトロマイグレーションについての耐性を向上させることによる面積の増大を防止し、プロセスのばらつきによる性能劣化を防止し、安定したカレントミラー型センスアンプ、及びカレントミラー型センスアンプを備えた半導体記憶装置を提供することにある。

本発明に係るカレントミラー型センスアンプは、センスイネーブル信号に基づいてカレントミラー型センスアンプの動作電流をオン・オフするための電流制御トランジスタを備えたカレントミラー型センスアンプにおいて、
上記電流制御トランジスタを上記動作電流を分割するように複数の電流制御トランジスタに並列に分割して構成し、
上記センスイネーブル信号及び所定の電流制御信号に基づいて上記動作電流を減少させるように上記各電流制御トランジスタをオン・オフする制御回路を備えたことを特徴とする。

また、上記カレントミラー型センスアンプにおいて、上記制御回路は、
上記複数の電流制御トランジスタをそれぞれオン・オフするための複数の電流制御信号を記憶する記憶手段と、
上記センスイネーブル信号及び上記複数の電流制御信号に基づいて、上記各電流制御トランジスタをオン・オフするための複数のセンスイネーブル制御信号を生成する生成回路とを備えたことを特徴とする。

さらに、上記カレントミラー型センスアンプにおいて、上記記憶手段は、上記複数の電流制御信号を記憶する複数のヒューズ回路を含むことを特徴とする。

またさらに、上記カレントミラー型センスアンプにおいて、上記記憶手段は、上記複数の電流制御信号を記憶する不揮発性メモリを含むことを特徴とする。

また、上記カレントミラー型センスアンプにおいて、上記制御回路は、
上記カレントミラー型センスアンプと同一プロセスで形成されたトランジスタに流れる電流を検出して、検出した電流に基づいて上記複数の電流制御トランジスタをそれぞれオン・オフするための複数の電流制御信号を発生する信号発生手段と、
上記センスイネーブル信号及び上記複数の電流制御信号に基づいて、上記各電流制御トランジスタをオン・オフするための複数のセンスイネーブル制御信号を生成する生成回路とを備えたことを特徴とする。

さらに、上記カレントミラー型センスアンプにおいて、上記制御回路はさらに、
電源が投入された後、所定の期間タイマ信号を発生するタイマ回路と、
上記信号発生手段からの上記複数の電流制御信号を保持する保持手段とを備え、
上記信号発生手段は、上記タイマ信号に基づいて上記期間の間動作して上記複数の電流制御信号を上記保持手段を介して出力し、
上記保持手段は、上記信号発生手段の動作が停止されるときに上記複数の電流制御信号を保持して出力することを特徴とする。

またさらに、本発明に係る半導体記憶装置は、半導体記憶装置のメモリアレイからデータを読み出すためのセンスアンプであって、上記カレントミラー型センスアンプを備えたことを特徴とする。

本発明によれば、カレントミラー型センスアンプの動作電流をオン・オフさせるために複数の電流制御トランジスタを備えてカレントミラー型センスアンプを構成し、ウエハ生産後のウエハテストにおいて、カレントミラー型センスアンプの動作時にオン状態にする電流制御トランジスタを指定するための電流制御信号をヒューズ回路に記憶させるので、カレントミラー型センスアンプの動作電流を制限することができ、エレクトロマイグレーション対策のためにメタル幅及びビア数を増加させることが不要となり、カレントミラー型センスアンプのレイアウト面積の増大を抑えることができる。

また、本発明によれば、カレントミラー型センスアンプの動作電流をオン・オフさせるために複数の電流制御トランジスタを備えてカレントミラー型センスアンプを構成し、ＳＲＡＭチップ製造後のテストにおいて、カレントミラー型センスアンプの動作時にオン状態にする電流制御トランジスタを指定するための電流制御信号を不揮発性メモリに記憶させるので、カレントミラー型センスアンプの動作電流を制限することができ、エレクトロマイグレーション対策のためにメタル幅及びビア数を増加させることが不要となりカレントミラー型センスアンプのレイアウト面積の増大を抑えることができる。

さらに、本発明によれば、カレントミラー型センスアンプの動作電流をオン・オフさせるために複数の電流制御トランジスタを備えてカレントミラー型センスアンプを構成し、ＳＲＡＭに電源が投入されているときに、カレントミラー型センスアンプの動作時にオン状態にする電流制御トランジスタを指定するための電流制御信号を信号発生手段が出力するので、カレントミラー型センスアンプの動作電流を制限することができ、エレクトロマイグレーション対策のためにメタル幅及びビア数を増加させることが不要となりカレントミラー型センスアンプのレイアウト面積の増大を抑えることができる。

またさらに、本発明によれば、電源投入後所定の期間が経過した後、信号発生手段が停止するとともに、保持手段が信号発生手段によって発生された電流制御信号を保持するので、消費電流を低減することができる。

本発明の第１の実施形態に係る１ポート同期式ＳＲＡＭの構成を示すブロック図である。 図１のカレントミラー型センスアンプ３０を示す回路図である。 図１の電流制御トランジスタ制御回路２の構成を示すブロック図である。 図３のヒューズセル２２を示す回路図である。 本発明の第２の実施形態に係る電流制御トランジスタ制御回路２ａの構成を示すブロック図である。 本発明の第３の実施形態に係る電流制御トランジスタ制御回路２ｂの構成を示すブロック図である。 図６の電流検出回路２１ｂを示す回路図である。 図７Ａの電流検出回路２１ｂの変形例である電流検出回路２１ｃを示す回路図である。 本発明の第４の実施形態に係る電流制御トランジスタ制御回路２ｃの構成を示すブロック図である。 図８の電流検出回路２１ｄを示す回路図である。 図９Ａの電流検出回路２１ｄの変形例である電流検出回路２１ｅを示す回路図である。 従来技術に係る１ポート同期式ＳＲＡＭの構成を示すブロック図である。 図１０のカレントミラー型センスアンプ１３０を示す回路図である。

第１の実施形態．
図１は、本発明の第１の実施形態に係る１ポート同期式ＳＲＡＭ（以下、ＳＲＡＭという。）の構成を示すブロック図である。図１のＳＲＡＭは、図１０のＳＲＡＭと比較して、以下の点が異なる。
（１）タイミング回路１０９及びダミー読み出し回路１１０を備えないこと。
（２）制御回路１０１に代えて制御回路１を備えること。
（３）読み出し書き込み回路１０３に代えて読み出し書き込み回路３を備えること。
（４）電流制御トランジスタ制御回路２をさらに備えること。
その他の構成要素は、図１０のＳＲＡＭと同様であり、その説明を省略する。

第１の実施形態に係るカレントミラー型センスアンプ３０−０〜１３０−Ｍは、センスイネーブル信号ＳＥに基づいてカレントミラー型センスアンプの動作電流をオン・オフするための電流制御トランジスタを備えたカレントミラー型センスアンプにおいて、上記電流制御トランジスタを上記動作電流を分割するように複数の電流制御トランジスタＱＥ０〜ＱＥ３に並列に分割して構成し、センスイネーブル信号ＳＥ及び電流制御信号ＦＯＵＴ０〜ＦＯＵＴ３に基づいて上記動作電流を減少させるように電流制御トランジスタＱＥ０〜ＱＥ３をオン・オフする電流制御トランジスタ制御回路２を備えたことを特徴とする。

制御回路１は、制御回路１０１と比較して、ダミーメモリイネーブル信号ＤＭＥＮとダミーセンスイネーブル信号ＤＳＥＮとを出力せず、終了信号ＥＮＤを受信しないこと、及びセンスイネーブル信号ＳＥを電流制御トランジスタ制御回路２に出力することが異なることを特徴とし、その他の構成及び動作は制御回路１０１と同様である。

読み出し書き込み回路３は、読み出し書き込み回路１０３と比較して、カレントミラー型センスアンプ１３０−ｍ（ｍ＝０，１，…，Ｍ）に代えて、詳細後述するカレントミラー型センスアンプ３０−ｍ（ｍ＝０，１，…，Ｍ）（以下、カレントミラー型センスアンプ３０と総称する。）を備えて構成されることが異なることを特徴とし、その他の構成及び動作は読み出し書き込み回路１０３と同様である。

電流制御トランジスタ制御回路２は、詳細後述するように制御回路１からのセンスイネーブル信号ＳＥ、及び外部回路（図示せず。）からの読み出し信号ＦＣＫに応答して、センスイネーブル制御信号ＳＥｉ（ｉ＝０，１，…，３）をカレントミラー型センスアンプ３０に出力する。

以下、カレントミラー型センスアンプ３０及び電流制御トランジスタ制御回路２について詳述する。

図２は、図１のカレントミラー型センスアンプ３０を示す回路図である。カレントミラー型センスアンプ３０は、図１１のカレントミラー型センスアンプ１３０と比較して、電流制御トランジスタＱＥ４に代えて、電流制御トランジスタＱＥ０，ＱＥ１，ＱＥ２，ＱＥ３を備えて構成されることが異なることを特徴とし、その他の構成及び動作はカレントミラー型センスアンプ１３０と同様である。

電流制御トランジスタＱＥ０，ＱＥ１，ＱＥ２，ＱＥ３の各ドレインはそれぞれ、ＮチャネルトランジスタＱ３，Ｑ４のソースに接続され、電流制御トランジスタＱＥ０，ＱＥ１，ＱＥ２，ＱＥ３の各ソースはそれぞれ接地される。また、電流制御トランジスタＱＥ０，ＱＥ１，ＱＥ２，ＱＥ３の各ゲートはそれぞれ、電流制御トランジスタ制御回路２に接続され、当該各ゲートにはそれぞれセンスイネーブル制御信号ＳＥ０，ＳＥ１，ＳＥ２，ＳＥ３が入力される。

電流制御トランジスタＱＥ０，ＱＥ１，ＱＥ２，ＱＥ３は、電流制御トランジスタＱＥ４が設けられるエリアと実質的に同一のエリアを４分割することによって設けられる。すなわち、電流制御トランジスタＱＥ０，ＱＥ１，ＱＥ２，ＱＥ３の各トランジスタ幅はそれぞれ、電流制御トランジスタＱＥ４のトランジスタ幅の１／４であり、電流制御トランジスタＱＥ０，ＱＥ１，ＱＥ２，ＱＥ３をすべてオン状態にすると、電流制御トランジスタＱＥ４をオン状態にしたときにカレントミラー型センスアンプ１３０に流れる電流と同一の電流がカレントミラー型センスアンプ３０に流れる。電流制御トランジスタＱＥ４のオン抵抗は、例えば２００Ω乃至３００Ω程度であり、電流制御トランジスタＱＥ０，ＱＥ１，ＱＥ２，ＱＥ３のオン抵抗はそれぞれ、例えば１ｋΩ程度である。

以上のように構成されたカレントミラー型センスアンプ３０において、ハイレベルのセンスイネーブル制御信号ＳＥｉ（ｉ＝０，１，…，３）が入力されると、対応する電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）がオンされ、ローレベルのセンスイネーブル制御信号ＳＥｉ（ｉ＝０，１，…，３）が入力されると、対応する電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）がオフされる。電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）のうちの少なくとも１つがオン状態であるとき、ＰチャネルトランジスタＱ１，Ｑ２、ＮチャネルトランジスタＱ３，Ｑ４、及びオン状態である電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を介してカレントミラー型センスアンプ３０に直流電流が流れて、カレントミラー型センスアンプ３０が動作する。以下、カレントミラー型センスアンプ３０の動作時に流れる直流電流を動作電流という。

電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）は、ＮチャネルトランジスタＱ３，Ｑ４のドレインと接地との間に並列に接続されているので、カレントミラー型センスアンプ３０を動作させるときに、オン状態にする電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）の数を変化させることによって、動作電流が変化する。オン状態にする電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）は、電流制御トランジスタ制御回路２からのセンスイネーブル制御信号ＳＥｉ（ｉ＝０，１，…，３）によって指定することができる。

ＰチャネルトランジスタＱ１，Ｑ２はチップ上の長さ方向の一方の縁端部に設けられ、ＮチャネルトランジスタＱ３，Ｑ４はその近傍であって長さ方向の他方の縁端部側に設けられるので、電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を設ける他方の縁端部近傍のエリアには幅方向に余裕がある。また、電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を並列に配置することによってカレントミラー型センスアンプ３０のレイアウト面積が増大した場合でも、エレクトロマイグレーション対策によるレイアウト面積の増大と比較して、レイアウト面積の増大は小さい。

図３は、図１の電流制御トランジスタ制御回路２の構成を示すブロック図である。図３において、電流制御トランジスタ制御回路２は、詳細後述するヒューズセル２２−０〜２２−３を備えたヒューズ回路２１と、ナンドゲートＡ０〜Ａ３と、インバータＩＶ０〜ＩＶ３とを備えて構成される。

読み出し信号ＦＣＫは、電源投入後、所定の期間ローレベルにされ、その後ハイレベルにされる信号であり、ヒューズセル２２−０〜２２−３に入力される。

ヒューズセル２２−０は、ハイレベルの読み出し信号ＦＣＫが入力されると、記憶しているハイレベル又はローレベルの電流制御信号ＦＯＵＴ０をナンドゲートＡ０に出力する。ナンドゲートＡ０は、入力される電流制御信号ＦＯＵＴ０とセンスイネーブル信号ＳＥとのＮＡＮＤ演算を行って、その演算結果信号をインバータＩＶ０を介してセンスイネーブル制御信号ＳＥ０としてカレントミラー型センスアンプ３０に出力する。

ヒューズセル２２−１は、ハイレベルの読み出し信号ＦＣＫが入力されると、記憶しているハイレベル又はローレベルの電流制御信号ＦＯＵＴ１をナンドゲートＡ１に出力する。ナンドゲートＡ１は、入力される電流制御信号ＦＯＵＴ１とセンスイネーブル信号ＳＥとのＮＡＮＤ演算を行って、その演算結果信号をインバータＩＶ１を介してセンスイネーブル制御信号ＳＥ１としてカレントミラー型センスアンプ３０に出力する。

ヒューズセル２２−２は、ハイレベルの読み出し信号ＦＣＫが入力されると、記憶しているハイレベル又はローレベルの電流制御信号ＦＯＵＴ２をナンドゲートＡ２に出力する。ナンドゲートＡ２は、入力される電流制御信号ＦＯＵＴ２とセンスイネーブル信号ＳＥとのＮＡＮＤ演算を行って、その演算結果信号をインバータＩＶ２を介してセンスイネーブル制御信号ＳＥ２としてカレントミラー型センスアンプ３０に出力する。

ヒューズセル２２−３は、ハイレベルの読み出し信号ＦＣＫが入力されると、記憶しているハイレベル又はローレベルの電流制御信号ＦＯＵＴ３をナンドゲートＡ３に出力する。ナンドゲートＡ３は、入力される電流制御信号ＦＯＵＴ３とセンスイネーブル信号ＳＥとのＮＡＮＤ演算を行って、その演算結果信号をインバータＩＶ３を介してセンスイネーブル制御信号ＳＥ３としてカレントミラー型センスアンプ３０に出力する。

以上のように構成された電流制御トランジスタ制御回路２において、電流制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）がローレベルの場合、対応するセンスイネーブル制御信号ＳＥｉ（ｉ＝０，１，…，３）は、センスイネーブル信号ＳＥの信号レベルに関わらずローレベルとなり、電流制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）がハイレベルの場合、対応するセンスイネーブル制御信号ＳＥｉ（ｉ＝０，１，…，３）は、センスイネーブル信号ＳＥと同一の信号レベルとなる。したがって、電流制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）に基づいて、カレントミラー型センスアンプ３０の動作時にオン状態にする電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を指定することができる。以下、ヒューズセル２２−ｉ（ｉ＝０，１，…，３）をヒューズセル２２と総称し、電流制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）を電流制御信号ＦＯＵＴと総称する。

図４は、図３のヒューズセル２２を示す回路図である。図４において、ヒューズセル２２は、ＰチャネルトランジスタＱ１１，Ｑ１３と、ＮチャネルトランジスタＱ１２と、インバータＩＶ１１と、ヒューズＦＵ１１とを備えて構成される。

読み出し信号ＦＣＫは、ＰチャネルトランジスタＱ１１のゲート及びＮチャネルトランジスタＱ１２のゲートに入力される。ＰチャネルトランジスタＱ１１とＮチャネルトランジスタＱ１２とはインバータを構成し、当該インバータの出力端子は、ＰチャネルトランジスタＱ１３のドレイン、及びインバータＩＶ１１の入力端子に接続される。ＮチャネルトランジスタＱ１２のソースは、ヒューズＦＵ１１を介して接地される。ＰチャネルトランジスタＱ１３のソースは電源Ｖｄｄに接続され、ＰチャネルトランジスタＱ１３のゲートはインバータＩＶ１１の出力端子に接続される。また、インバータＩＶ１１の出力端子から電流制御信号ＦＯＵＴが出力される。ＰチャネルトランジスタＱ１３のドレインとインバータＩＶ１１の入力端子との接続点をノードＮ１１という。

以上のように構成されたヒューズセル２２は、以下のように動作する。
（１）ローレベルの読み出し信号ＦＣＫが入力される場合：ＰチャネルトランジスタＱ１１がオンされ、ＮチャネルトランジスタＱ１２がオフされる。このとき、ノードＮ１１は、ＰチャネルトランジスタＱ１１がオン状態であるのでハイレベルとなり、インバータＩＶ１１を介してローレベルの電流制御信号ＦＯＵＴが出力される。また、ＰチャネルトランジスタＱ１３は、ローレベルの信号がゲートに印加されるのでオン状態となる。このとき、ヒューズセル２２は、ヒューズＦＵ１１が切断されているか否かに関わらず同様に動作する。
（２）ハイレベルの読み出し信号ＦＣＫが入力され、かつヒューズＦＵ１１が切断されていない場合：ＰチャネルトランジスタＱ１１はオフされ、ＮチャネルトランジスタＱ１２がオンされる。このとき、ノードＮ１１は、ＰチャネルトランジスタＱ１３がオン状態であるのでハイレベルを維持しようとするとともに、ＮチャネルトランジスタＱ１２がオン状態であるのでローレベルに変化しようとするが、ＰチャネルトランジスタＱ１３のオン抵抗とＮチャネルトランジスタＱ１２のオン抵抗との比によって、ノードＮ１１はローレベルとなり、インバータＩＶ１１を介してハイレベルの電流制御信号ＦＯＵＴが出力される。また、ＰチャネルトランジスタＱ１３は、ハイレベルの信号がゲートに印加されてオフ状態となる。
（３）ハイレベルの読み出し信号ＦＣＫが入力され、かつヒューズＦＵ１１が切断されている場合：ＰチャネルトランジスタＱ１１はオフされ、ＮチャネルトランジスタＱ１２がオンされる。ＮチャネルトランジスタＱ１２がオン状態となるが、ヒューズＦＵ１１が切断されているので、ノードＮ１１は接地されない。また、ＰチャネルトランジスタＱ１３がオン状態であるので、ノードＮ１１はハイレベルを維持し、インバータＩＶ１１を介してローレベルの電流制御信号ＦＯＵＴが出力される。

したがって、ヒューズセル２２は、ハイレベルの読み出し信号ＦＣＫが入力されかつヒューズＦＵ１１が切断されていなければハイレベルの電流制御信号ＦＯＵＴを出力し、ハイレベルの読み出し信号ＦＣＫが入力されかつヒューズＦＵ１１が切断されていればローレベルの電流制御信号ＦＯＵＴを出力する。

次に、ヒューズ回路２１によって記憶される電流制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）を決定する方法について説明する。カレントミラー型センスアンプ３０を形成した後のウエハテストにおいて、電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）のすべてをオン状態にしてカレントミラー型センスアンプ３０の動作電流を測定する。次いで、プロセスのばらつきなどによりカレントミラー型センスアンプ３０の動作電流が所定のしきい値電流よりも多い場合、カレントミラー型センスアンプ３０の動作電流が上記しきい値電流以下となるようにオフ状態にする電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を決定し、対応するヒューズセル２２−ｉ（ｉ＝０，１，…，３）のヒューズＦＵ１１を切断して、ヒューズ回路２１に電流制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）を記憶させる。電流制御トランジスタ制御回路２は、制御回路１からのセンスイネーブル信号ＳＥとヒューズ回路２１に記憶された電流制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）とに基づいてセンスイネーブル制御信号ＳＥｉ（ｉ＝０，１，…，３）を生成して、カレントミラー型センスアンプ３０を動作させるので、カレントミラー型センスアンプ３０の動作電流は、ヒューズ回路２１に記憶された電流制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）に対応した電流量となる。

以上説明したように、第１の実施形態によれば、カレントミラー型センスアンプ３０の動作電流をオン・オフさせるために複数の電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を備えてカレントミラー型センスアンプ３０を構成し、ウエハ生産後のウエハテストにおいて、カレントミラー型センスアンプ３０の動作時にオン状態にする電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を指定するための電流制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）をヒューズ回路２１に記憶させるので、カレントミラー型センスアンプ３０の動作電流を制限することができ、エレクトロマイグレーション対策のためにメタル幅及びビア数を増加させることが不要となり、カレントミラー型センスアンプ３０のレイアウト面積の増大を抑えることができる。

第２の実施形態．
第２の実施形態に係るＳＲＡＭは、第１の実施形態に係るＳＲＡＭと比較して、電流制御トランジスタ制御回路２に代えて電流制御トランジスタ制御回路２ａを備えて構成されることが異なることを特徴とし、その他の構成要素は、第１の実施形態と同様であり、その説明を省略する。

図５は、本発明の第２の実施形態に係る電流制御トランジスタ制御回路２ａの構成を示すブロック図である。電流制御トランジスタ制御回路２ａは、電流制御トランジスタ制御回路２と比較して、ヒューズ回路２１に代えて不揮発性メモリ２１ａを備えて構成されることが異なることを特徴とし、その他の構成要素は電流制御トランジスタ制御回路２と同様であり、その説明を省略する。

不揮発性メモリ２１ａは、外部回路（図示せず。）からの制御信号及びデータ信号によって、ハイレベル又はローレベルを有するデータ信号を記憶することができる例えばフラッシュメモリ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などの不揮発性メモリである。不揮発性メモリ２１ａが、ヒューズ回路２１によって記憶される電流制御信号ＦＯＵＴｉ（ｉ＝０，１，…，３）と同様の電流制御信号ＳＣｉ（ｉ＝０，１，…，３）を記憶することにより、電流制御トランジスタ制御回路２ａは、電流制御トランジスタ制御回路２と同様に動作する。

次に、不揮発性メモリ２１ａによって記憶される電流制御信号ＳＣｉ（ｉ＝０，１，…，３）を決定する方法について説明する。ＳＲＡＭチップを製造した後のテストにおいて、電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）のすべてをオン状態にしてカレントミラー型センスアンプ３０の動作電流を測定する。次いで、プロセスのばらつきなどによりカレントミラー型センスアンプ３０の動作電流が所定のしきい値電流よりも多い場合、カレントミラー型センスアンプ３０の動作電流が上記しきい値電流以下となるようにオフ状態にする電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を決定し、不揮発性メモリ２１ａに電流制御信号ＳＣｉ（ｉ＝０，１，…，３）を記憶させる。電流制御トランジスタ制御回路２ａは、制御回路１からのセンスイネーブル信号ＳＥと不揮発性メモリ２１ａに記憶された電流制御信号ＳＣｉ（ｉ＝０，１，…，３）とに基づいてセンスイネーブル制御信号ＳＥｉ（ｉ＝０，１，…，３）を生成して、カレントミラー型センスアンプ３０を動作させるので、カレントミラー型センスアンプ３０の動作電流は、不揮発性メモリ２１ａに記憶された電流制御信号ＳＣｉ（ｉ＝０，１，…，３）に対応した電流量となる。

以上説明したように、第２の実施形態によれば、カレントミラー型センスアンプ３０の動作電流をオン・オフさせるために複数の電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を備えてカレントミラー型センスアンプ３０を構成し、ＳＲＡＭチップ製造後のテストにおいて、カレントミラー型センスアンプ３０の動作時にオン状態にする電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を指定するための電流制御信号ＳＣｉ（ｉ＝０，１，…，３）を不揮発性メモリ２１ａに記憶させるので、カレントミラー型センスアンプ３０の動作電流を制限することができ、エレクトロマイグレーション対策のためにメタル幅及びビア数を増加させることが不要となりカレントミラー型センスアンプ３０のレイアウト面積の増大を抑えることができる。

第３の実施形態．
第３の実施形態に係るＳＲＡＭは、第１の実施形態に係るＳＲＡＭと比較して、電流制御トランジスタ制御回路２に代えて電流制御トランジスタ制御回路２ｂを備えて構成されることが異なることを特徴とし、その他の構成要素は、第１の実施形態と同様であり、その説明を省略する。

図６は、本発明の第３の実施形態に係る電流制御トランジスタ制御回路２ｂの構成を示すブロック図である。電流制御トランジスタ制御回路２ｂは、電流制御トランジスタ制御回路２と比較して、ヒューズ回路２１に代えて信号発生手段である電流検出回路２１ｂを備えて構成されることが異なることを特徴とし、その他の構成要素は電流制御トランジスタ制御回路２と同様であり、その説明を省略する。

図７Ａは、図６の電流検出回路２１ｂを示す回路図である。電流検出回路２１ｂは、抵抗Ｒ２１と、インバータＩＶ２０〜ＩＶ２３と、ＮチャネルトランジスタＱ２１とを備えて構成される。抵抗Ｒ２１の一端は電源Ｖｄｄに接続され、抵抗Ｒ２１の他端はインバータＩＶ２０〜ＩＶ２３の入力端子、及びＮチャネルトランジスタＱ２１のドレインに接続される。抵抗Ｒ２１の上記他端とインバータＩＶ２０の入力端子との接続点をノードＮ２１という。ＮチャネルトランジスタＱ２１のゲートは、電源Ｖｄｄに接続され、ＮチャネルトランジスタＱ２１のソースは接地される。ここで、ＮチャネルトランジスタＱ２１は、カレントミラー型センスアンプ３０が製造されたプロセスと同一のプロセスで製造されたトランジスタである。また、インバータＩＶ２０〜ＩＶ２３は、それぞれ異なる論理しきい値電圧Ｖｔｈ０〜Ｖｔｈ３を有し、Ｖｔｈ０＜Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３であるとする。

ノードＮ２１の電圧Ｖ_Ｎ２１は、ＮチャネルトランジスタＱ２１のオン抵抗（電流の流れやすさ）と抵抗Ｒ２１の抵抗値とに基づいて決定されるが、ＮチャネルトランジスタＱ２１のオン抵抗は、プロセスのばらつきによって異なる。製造されたＮチャネルトランジスタＱ２１のオン抵抗が低いほど、電流検出回路２１ｂを動作させたときのノードＮ２１の電圧Ｖ_Ｎ２１は低くなる。ここで、ＮチャネルトランジスタＱ２１のオン抵抗が抵抗値Ｒ０であるときに、ノードＮ２１の電圧Ｖ_Ｎ２１が論理しきい値電圧Ｖｔｈ３よりも高いとする。このとき、インバータＩＶ２０〜ＩＶ２３はそれぞれ、ハイレベルの信号が入力されたと判定して、ローレベルの電流制御信号ＩＯＵＴ０〜ＩＯＵＴ３を出力する。

オン抵抗値Ｒ１（Ｒ１＜Ｒ０）を有するＮチャネルトランジスタＱ２１が製造された場合、ノードＮ２１の電圧Ｖ_Ｎ２１は、上述した場合よりも低くなる。ここで、例えばノードＮ２１の電圧Ｖ_Ｎ２１が、論理しきい値電圧Ｖｔｈ１よりも高く、論理しきい値電圧Ｖｔｈ２よりも低いとする。このとき、インバータＩＶ２０，ＩＶ２１はそれぞれ、ハイレベルの信号が入力されたと判定して、ローレベルの電流制御信号ＩＯＵＴ０，ＩＯＵＴ１を出力する。一方、インバータＩＶ２２，ＩＶ２３はそれぞれ、ローレベルの信号が入力されたと判定して、ハイレベルの電流制御信号ＩＯＵＴ２，ＩＯＵＴ３を出力する。

上述したように、ＮチャネルトランジスタＱ２１のオン抵抗値に基づいて、インバータＩＶ２０〜ＩＶ２３によって出力される電流制御信号ＩＯＵＴ０〜ＩＯＵＴ３の信号レベルが変化するので、電流制御信号ＩＯＵＴ０〜ＩＯＵＴ３を用いてカレントミラー型センスアンプ３０の動作時にオン状態にする電流制御トランジスタＱＥ０〜ＱＥ３の数を変化させることができる。したがって、ＮチャネルトランジスタＱ２１のオン抵抗値に応じて、カレントミラー型センスアンプ３０の動作電流が所定のしきい値電流以下となるようにオン状態にする電流制御トランジスタＱＥ０〜ＱＥ３を指定する電流制御信号ＩＯＵＴ０〜ＩＯＵＴ３が出力されるように、抵抗Ｒ２１の抵抗値、及びインバータＩＶ２０〜ＩＶ２３の論理しきい値電圧Ｖｔｈ０〜Ｖｔｈ３を設定する。

電流検出回路２１ｂは、以上のように構成されるので、ＳＲＡＭチップに電源が投入されている間、カレントミラー型センスアンプ３０の動作電流が所定のしきい値電流以下となるように電流制御信号ＩＯＵＴ０〜ＩＯＵＴ３を発生して出力する。電流制御トランジスタ制御回路２ｂは、制御回路１からのセンスイネーブル信号ＳＥと電流検出回路２１ｂからの電流制御信号ＩＯＵＴ０〜ＩＯＵＴ３とに基づいてセンスイネーブル制御信号ＳＥｉ（ｉ＝０，１，…，３）を生成して、カレントミラー型センスアンプ３０を動作させるので、カレントミラー型センスアンプ３０の動作電流は、電流検出回路２１ｂから出力される電流制御信号ＩＯＵＴ０〜ＩＯＵＴ３に対応した電流量となる。

以上説明したように、第３の実施形態によれば、カレントミラー型センスアンプ３０の動作電流をオン・オフさせるために複数の電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を備えてカレントミラー型センスアンプ３０を構成し、ＳＲＡＭに電源が投入されているときに、電流検出回路２１ｂがカレントミラー型センスアンプ３０の動作時にオン状態にする電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を指定するための電流制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を発生して出力するので、カレントミラー型センスアンプ３０の動作電流量を制限することができ、エレクトロマイグレーション対策のためにメタル幅及びビア数を増加させることが不要となりカレントミラー型センスアンプ３０のレイアウト面積の増大を抑えることができる。

図７Ｂは、図７Ａの電流検出回路２１ｂの変形例である電流検出回路２１ｃを示す回路図である。電流検出回路２１ｃは、図７Ａの電流検出回路２１ｂと比較して、ＮチャネルトランジスタＱ２１の位置と抵抗Ｒ２１の位置とを入れ替えたことを特徴としている。ＮチャネルトランジスタＱ２１のドレインは電源Ｖｄｄに接続され、ＮチャネルトランジスタＱ２１のソースは、インバータＩＶ２０〜ＩＶ２３の入力端子に接続されかつ抵抗Ｒ２１を介して接地される。

上述したように、電流検出回路２１ｂでは、ＮチャネルトランジスタＱ２１のオン抵抗が低いほど、電流検出回路２１ｂを動作させたときのノードＮ２１の電圧Ｖ_Ｎ２１が低くなり、ハイレベルの電流制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を出力するインバータＩＶ２０〜ＩＶ２３が増加する。したがって、電流検出回路２１ｂによって出力される電流制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を直接的にナンドゲートＡ０〜Ａ３に入力してセンスイネーブル制御信号ＳＥｉ（ｉ＝０，１，…，３）を生成すると、ＮチャネルトランジスタＱ２１のオン抵抗が低いほど、カレントミラー型センスアンプ３０の動作時にオン状態にされる電流制御トランジスタＱＥ０〜ＱＥ３の数が増加して、カレントミラー型センスアンプ３０の動作電流が増加するので、電流制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を反転することなどが必要になる。

一方、電流検出回路２１ｃは上述したように構成されるので、ＮチャネルトランジスタＱ２１のオン抵抗が低いほど、電流検出回路２１ｃを動作させたときのノードＮ２１の電圧Ｖ_Ｎ２１は高くなる。したがって、電流検出回路２１ｃでは、製造されたＮチャネルトランジスタＱ２１のオン抵抗値が低いほど、ローレベルの電流制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を出力するインバータＩＶ２０〜ＩＶ２３が増加して、カレントミラー型センスアンプ３０の動作時にオン状態にされる電流制御トランジスタＱＥ０〜ＱＥ３の数が減少し、カレントミラー型センスアンプ３０の動作電流が制限されるので、電流制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を直接的にナンドゲートＡ０〜Ａ３に入力してセンスイネーブル制御信号ＳＥｉ（ｉ＝０，１，…，３）を生成することができる。

上述したように、電流検出回路２１ｃでは、電流検出回路２１ｂと同様にＮチャネルトランジスタＱ２１のオン抵抗値に基づいて、電流制御信号ＩＯＵＴ０〜ＩＯＵＴ３の信号レベルが変化するので、電流検出回路２１ｃを用いてＳＲＡＭを構成した場合も、第３の実施形態と同様の作用効果を有する。

第４の実施形態．
第４の実施形態に係るＳＲＡＭは、第１の実施形態に係るＳＲＡＭと比較して、電流制御トランジスタ制御回路２に代えて電流制御トランジスタ制御回路２ｃを備えて構成されることが異なることを特徴とし、その他の構成要素は、第１の実施形態と同様であり、その説明を省略する。

図８は、本発明の第４の実施形態に係る電流制御トランジスタ制御回路２ｃの構成を示すブロック図である。電流制御トランジスタ制御回路２ｃは、電流制御トランジスタ制御回路２と比較して、ヒューズ回路２１に代えて、タイマ回路３１と、電流検出回路２１ｄと、保持回路３３−０〜３３−３とを備えて構成されることが異なることを特徴とし、その他の構成要素は電流制御トランジスタ制御回路２と同様であり、その説明を省略する。

図６並びに図７Ａの電流検出回路２１ｂ及び図７Ｂの電流検出回路２１ｃは、電流を流すことによりＮチャネルトランジスタＱ２１のオン抵抗値に基づいて電流制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を出力する。しかし、電流検出回路２１ｂ，２１ｃには、ＳＲＡＭの動作中に常に電流が流れる。そこで、電流制御トランジスタ制御回路２ｃでは、電源投入後、タイマ回路３１によって測定される所定の期間Ｔのみ電流検出回路２１ｄが動作して電流制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を保持回路３３−０〜３３−３を介して出力し、期間Ｔ経過後に電流検出回路２１ｄの動作が停止されるときに、保持回路３３−０〜３３−３が電流検出回路２１ｄによって出力された電流制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を保持して出力する。

タイマイネーブル信号ＴＥは、電源投入時にハイレベルにされ、その後ハイレベルに維持される信号であり、外部回路（図示せず。）からタイマ回路３１に入力される。なお、タイマイネーブル信号ＴＥは、電源に接続されてもよい。

タイマ回路３１は、インバータＩＶ３１１〜ＩＶ３１４と、ナンドゲートＡ３１１とを備えて構成される。ナンドゲートＡ３１１は、入力されるタイマイネーブル信号ＴＥと、インバータインバータＩＶ３１１〜ＩＶ３１３によって遅延されたタイマイネーブル信号ＴＥとのＮＡＮＤ演算を行って、その演算結果信号を、インバータＩＶ３１４を介してタイマ信号ＴＥＮとして電流検出回路２１ｄ及び保持回路３３−０〜３３−３に出力する。したがって、タイマ回路３１によって出力されるタイマ信号ＴＥＮは、電源投入後、期間Ｔの間ハイレベルであり、その後ローレベルとなる。また、期間Ｔの長さは、タイマイネーブル信号ＴＥを遅延させるインバータの段数を変更することによって、変化させることができる。

図９Ａは、図８の電流検出回路２１ｄを示す回路図である。図９Ａの電流検出回路２１ｄは、図７の電流検出回路２１ｂと比較して、ＮチャネルトランジスタＱ２１のゲートに、タイマ信号ＴＥＮが入力されていることが異なることを特徴とし、その他の構成は同様である。したがって、電流検出回路２１ｄは、電源投入後、タイマ信号ＴＥＮがハイレベルである期間Ｔのみ電流が流れて電流制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を出力し、タイマ信号ＴＥＮがローレベルにされると電流が遮断されて自身の動作を停止する。このとき、電流検出回路２１ｄには電流が流れなくなるため、電流検出回路２１ｄは無駄な電流を消費しない。

保持回路３３−０は、トランスミッションゲートＴＧ１，ＴＧ２と、インバータＩＶ３３１，ＩＶ３３２とを備えて構成される。

トランスミッションゲートＴＧ１の反転制御入力端子及びトランスミッションゲートＴＧ２の非反転制御入力端子には、インバータＩＶ３４によって反転されたタイマ回路３１からのタイマ信号ＴＥＮが入力される。トランスミッションゲートＴＧ１の非反転制御入力端子及びトランスミッションゲートＴＧ２の反転制御入力端子には、タイマ回路３１からのタイマ信号ＴＥＮが入力される。トランスミッションゲートＴＧ１の２つの入出力端子はそれぞれ、電流検出回路２１ｄ及びインバータＩＶ３３１の入力端子に接続される。トランスミッションゲートＴＧ２の２つの入出力端子はそれぞれ、インバータＩＶ３３２の出力端子及びインバータＩＶ３３１の入力端子に接続される。インバータＩＶ３３１の出力端子は、インバータＩＶ３３２の入力端子に接続され、インバータＩＶ３３２の出力端子は、ナンドゲートＡ０の入力端子に接続される。

トランスミッションゲートは、非反転制御入力端子にハイレベルの信号が入力され、かつ反転制御入力端子にローレベルの信号が入力されると、２つの入出力端子を接続する一方、非反転制御入力端子にローレベルの信号が入力され、かつ反転制御入力端子にハイレベルの信号が入力されると、２つの入出力端子を切断する。

以上のように構成された保持回路３３−０は、以下のように動作する。タイマ信号ＴＥＮがハイレベルのとき、トランスミッションゲートＴＧ１が２つの入出力端子を接続し、かつトランスミッションゲートＴＧ２が２つの入出力端子を切断することにより、電流検出回路２１ｄからの電流制御信号ＩＯＵＴ０が、インバータＩＶ３３１，ＩＶ３３２を介してナンドゲートＡ０に出力される。

タイマ信号ＴＥＮがローレベルのとき、トランスミッションゲートＴＧ１が２つの入出力端子を切断し、かつトランスミッションゲートＴＧ２が２つの入出力端子を接続することにより、インバータＩＶ３３１，ＩＶ３３２によるループが形成されて、電流検出回路２１ｄから出力されていた電流制御信号ＩＯＵＴ０が保持されるとともに、電流制御信号ＩＯＵＴ０と同一の信号レベルを有する信号が引き続きナンドゲートＡ０に出力される。

次に、保持回路３３−１について説明する。保持回路３３−１は、トランスミッションゲートＴＧ１，ＴＧ２と、インバータＩＶ３３１，ＩＶ３３２とを備えて構成される。

トランスミッションゲートＴＧ１の反転制御入力端子及びトランスミッションゲートＴＧ２の非反転制御入力端子には、インバータＩＶ３４によって反転されたタイマ回路３１からのタイマ信号ＴＥＮが入力される。トランスミッションゲートＴＧ１の非反転制御入力端子及びトランスミッションゲートＴＧ２の反転制御入力端子には、タイマ回路３１からのタイマ信号ＴＥＮが入力される。トランスミッションゲートＴＧ１の２つの入出力端子はそれぞれ、電流検出回路２１ｄ及びインバータＩＶ３３１の入力端子に接続される。トランスミッションゲートＴＧ２の２つの入出力端子はそれぞれ、インバータＩＶ３３２の出力端子及びインバータＩＶ３３１の入力端子に接続される。インバータＩＶ３３１の出力端子は、インバータＩＶ３３２の入力端子に接続され、インバータＩＶ３３２の出力端子は、ナンドゲートＡ０の入力端子に接続される。

以上のように構成された保持回路３３−１は、以下のように動作する。タイマ信号ＴＥＮがハイレベルのとき、トランスミッションゲートＴＧ１が２つの入出力端子を接続し、かつトランスミッションゲートＴＧ２が２つの入出力端子を切断することにより、電流検出回路２１ｄからの電流制御信号ＩＯＵＴ１が、インバータＩＶ３３１，ＩＶ３３２を介してナンドゲートＡ１に出力される。

タイマ信号ＴＥＮがローレベルのとき、トランスミッションゲートＴＧ１が２つの入出力端子を切断し、かつトランスミッションゲートＴＧ２が２つの入出力端子を接続することにより、インバータＩＶ３３１，ＩＶ３３２によるループが形成されて、電流検出回路２１ｄから出力されていた電流制御信号ＩＯＵＴ１が保持されるとともに、電流制御信号ＩＯＵＴ１と同一の信号レベルを有する信号が引き続きナンドゲートＡ１に出力される。

保持回路３３−２，３３−３も、上述した保持回路３３−０，３３−１と同様に構成され、かつ同様に動作する。

電流検出回路２１ｄは、以上のように構成されるので、電源投入後所定の期間Ｔの間、カレントミラー型センスアンプ３０の動作電流量が所定のしきい値電流以下となるように電流制御信号ＩＯＵＴ０〜ＩＯＵＴ３を保持回路３３−０〜３３−３を介して出力する。また、保持回路３３−０〜３３−３は、以上のように構成されるので、電源投入後期間Ｔが経過した後、電流検出回路２１ｄからの電流制御信号ＩＯＵＴ０〜ＩＯＵＴ３を保持しかつ出力する。電流制御トランジスタ制御回路２ｃは、制御回路１からのセンスイネーブル信号ＳＥと保持回路３３−０〜３３−３からの電流制御信号ＩＯＵＴ０〜ＩＯＵＴ３とに基づいてセンスイネーブル電流制御信号ＳＥｉ（ｉ＝０，１，…，３）を生成して、カレントミラー型センスアンプ３０を動作させるので、カレントミラー型センスアンプ３０の動作電流量は、電流検出回路２１ｄから出力された電流制御信号ＩＯＵＴ０〜ＩＯＵＴ３に対応した電流量となる。

以上説明したように、第４の実施形態によれば、第３の実施形態と同様の作用効果を有する。また、第４の実施形態によれば、電源投入後所定の期間Ｔが経過した後、電流検出回路２１ｄの動作を停止させるので、第３の実施形態と比較して消費電流を低減することができる。

図９Ｂは、図９Ａの電流検出回路２１ｄの変形例である電流検出回路２１ｅを示す回路図である。図９Ｂの電流検出回路２１ｅは、図７Ｂの電流検出回路２１ｃと比較して、ＮチャネルトランジスタＱ２１のゲートに、タイマ信号ＴＥＮが入力されていることが異なることを特徴とし、その他の構成は同様である。したがって、電流検出回路２１ｅは、電源投入後、タイマ信号ＴＥＮがハイレベルである期間Ｔのみ電流が流れて電流制御信号ＩＯＵＴｉ（ｉ＝０，１，…，３）を出力し、タイマ信号ＴＥＮがローレベルにされると電流が遮断されて自身の動作を停止する。このとき、電流検出回路２１ｅには電流が流れなくなるため、電流検出回路２１ｅは無駄な電流を消費しない。このように、電流検出回路２１ｅは、上述した電流検出回路２１ｄと同様に動作する。

上述したように、電流検出回路２１ｅは、電流検出回路２１ｄと同様に動作するので、電流検出回路２１ｅを用いてＳＲＡＭを構成した場合も、第４の実施形態と同様の作用効果を有する。

なお、第１乃至第４の実施形態では、４つの電流制御トランジスタＱＥｉ（ｉ＝０，１，…，３）を備えてカレントミラー型センスアンプ３０を構成したが、本発明はこれに限らず、任意の数の電流制御トランジスタを備えてカレントミラー型センスアンプ３０を構成してもよい。この場合、カレントミラー型センスアンプ３０の動作電流をより細かく制御することができる。

また、第１乃至第４の実施形態では、電流制御トランジスタ制御回路２，２ａ，２ｂ，２ｃをＳＲＡＭの内部でありかつ読み出し書き込み回路３の外部に設けたが、本発明はこれに限らず、電流制御トランジスタ制御回路２，２ａ，２ｂ，２ｃを読み出し書き込み回路３の内部に設けてもよく、またＳＲＡＭの外部に設けてもよい。したがって、メモリセル全体のレイアウト面積に影響を及ぼすことなく本発明を適用することができる。

さらに、第１乃至第４の実施形態では、１ポートのＳＲＡＭを対象としているが、本発明はこれに限らず、マルチポートのＳＲＡＭに対しても同様に適用することができる。

以上詳述したように、本発明に係るカレントミラー型センスアンプ及び半導体記憶装置によれば、カレントミラー型センスアンプの動作電流をオン・オフさせるために複数の電流制御トランジスタを備えてカレントミラー型センスアンプを構成し、ウエハ生産後のウエハテストにおいて、カレントミラー型センスアンプの動作時にオン状態にする電流制御トランジスタを指定するための電流制御信号をヒューズ回路に記憶させるので、カレントミラー型センスアンプの動作電流を制限することができ、エレクトロマイグレーション対策のためにメタル幅及びビア数を増加させることが不要となり、カレントミラー型センスアンプのレイアウト面積の増大を抑えることができる。

また、本発明に係るカレントミラー型センスアンプ及び半導体記憶装置によれば、カレントミラー型センスアンプの動作電流をオン・オフさせるために複数の電流制御トランジスタを備えてカレントミラー型センスアンプを構成し、ＳＲＡＭチップ製造後のテストにおいて、カレントミラー型センスアンプの動作時にオン状態にする電流制御トランジスタを指定するための電流制御信号を不揮発性メモリに記憶させるので、カレントミラー型センスアンプの動作電流を制限することができ、エレクトロマイグレーション対策のためにメタル幅及びビア数を増加させることが不要となりカレントミラー型センスアンプのレイアウト面積の増大を抑えることができる。

さらに、本発明に係るカレントミラー型センスアンプ及び半導体記憶装置によれば、カレントミラー型センスアンプの動作電流をオン・オフさせるために複数の電流制御トランジスタを備えてカレントミラー型センスアンプを構成し、ＳＲＡＭに電源が投入されているときに、カレントミラー型センスアンプの動作時にオン状態にする電流制御トランジスタを指定するための電流制御信号を信号発生手段が出力するので、カレントミラー型センスアンプの動作電流を制限することができ、エレクトロマイグレーション対策のためにメタル幅及びビア数を増加させることが不要となりカレントミラー型センスアンプのレイアウト面積の増大を抑えることができる。

またさらに、本発明に係るカレントミラー型センスアンプ及び半導体記憶装置によれば、電源投入後所定の期間が経過した後、信号発生手段が停止するとともに、保持手段が信号発生手段によって発生された電流制御信号を保持するので、消費電流を低減することができる。

１，１０１…制御回路、
２，２ａ，２ｂ，２ｃ…電流制御トランジスタ制御回路、
３，１０３…読み出し書き込み回路、
４…ＰＯＲＴＡ−アドレスバッファ、
５…行デコーダ、
６…列デコーダ、
７…メモリアレイ、
８…入出力回路、
２１…ヒューズ回路、
２１ａ…不揮発性メモリ、
２１ｂ，２１ｃ，２１ｄ，２１ｅ…電流検出回路、
２２，２２−０〜２２−３…ヒューズセル、
３０−０〜３０−Ｍ，１３０−０〜１３０−Ｍ…カレントミラー型センスアンプ、
３１…タイマ回路、
３２…電流検出回路、
３３−０〜３３−３…保持回路、
１０９…タイミング回路（ダミーメモリアレイ）、
１１０…ダミー読み出し回路（センスアンプ）、
Ａ０〜Ａ３，Ａ３１１…ナンドゲート、
ＦＵ１１…ヒューズ、
ＩＶ０〜ＩＶ３，ＩＶ１１，ＩＶ２０〜２３，ＩＶ３４，ＩＶ３１１〜ＩＶ３１４，ＩＶ３３１，ＩＶ３３２…インバータ、
Ｑ１，Ｑ２，Ｑ１１，Ｑ１２…Ｐチャネルトランジスタ、
Ｑ３，Ｑ４，Ｑ１３，Ｑ２１…Ｎチャネルトランジスタ、
ＱＥ０〜ＱＥ４…電流制御トランジスタ、
Ｒ２１…抵抗、
ＴＧ１，ＴＧ２…トランスミッションゲート。

特開２００５−１２９１６５号公報。 特許４３７６５７３号公報。

Claims (7)

1. センスイネーブル信号に基づいてカレントミラー型センスアンプの動作電流をオン・オフするための電流制御トランジスタを備えたカレントミラー型センスアンプにおいて、
   上記電流制御トランジスタを上記動作電流を分割するように複数の電流制御トランジスタに並列に分割して構成し、
   上記センスイネーブル信号及び所定の電流制御信号に基づいて上記動作電流を減少させるように上記各電流制御トランジスタをオン・オフする制御回路を備えたことを特徴とするカレントミラー型センスアンプ。
2. 上記制御回路は、
   上記複数の電流制御トランジスタをそれぞれオン・オフするための複数の電流制御信号を記憶する記憶手段と、
   上記センスイネーブル信号及び上記複数の電流制御信号に基づいて、上記各電流制御トランジスタをオン・オフするための複数のセンスイネーブル制御信号を生成する生成回路とを備えたことを特徴とする請求項１記載のカレントミラー型センスアンプ。
3. 上記記憶手段は、上記複数の電流制御信号を記憶する複数のヒューズ回路を含むことを特徴とする請求項２記載のカレントミラー型センスアンプ。
4. 上記記憶手段は、上記複数の電流制御信号を記憶する不揮発性メモリを含むことを特徴とする請求項２記載のカレントミラー型センスアンプ。
5. 上記制御回路は、
   上記カレントミラー型センスアンプと同一プロセスで形成されたトランジスタに流れる電流を検出して、検出した電流に基づいて上記複数の電流制御トランジスタをそれぞれオン・オフするための複数の電流制御信号を発生する信号発生手段と、
   上記センスイネーブル信号及び上記複数の電流制御信号に基づいて、上記各電流制御トランジスタをオン・オフするための複数のセンスイネーブル制御信号を生成する生成回路とを備えたことを特徴とする請求項１記載のカレントミラー型センスアンプ。
6. 上記制御回路はさらに、
   電源が投入された後、所定の期間タイマ信号を発生するタイマ回路と、
   上記信号発生手段からの上記複数の電流制御信号を保持する保持手段とを備え、
   上記信号発生手段は、上記タイマ信号に基づいて上記期間動作して上記複数の電流制御信号を上記保持手段を介して出力し、
   上記保持手段は、上記信号発生手段の動作が停止されるときに上記複数の電流制御信号を保持して出力することを特徴とする請求項５記載のカレントミラー型センスアンプ。
7. 半導体記憶装置のメモリアレイからデータを読み出すためのセンスアンプであって、請求項１乃至６のうちのいずれか１つに記載のカレントミラー型センスアンプを備えたことを特徴とする半導体記憶装置。

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