JP2000076862A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2000076862A JP2000076862A JP10243559A JP24355998A JP2000076862A JP 2000076862 A JP2000076862 A JP 2000076862A JP 10243559 A JP10243559 A JP 10243559A JP 24355998 A JP24355998 A JP 24355998A JP 2000076862 A JP2000076862 A JP 2000076862A
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- JP
- Japan
- Prior art keywords
- signal
- delay
- output
- memory cell
- chip select
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Abstract
(57)【要約】
【課題】 高い電源電圧から低い電源電圧の範囲でメモ
リセルへのアクセスの遅延や誤書込みを防ぐことができ
る半導体記憶装置を提供する。 【解決手段】 タイミングジェネレータＴＧにより生成
されるワード線活性化信号ＷＬＥは、電源電圧にかかわ
らず所定の期間必ずＬレベルとなる。行アドレスバッフ
ァＲＡＢ内の遅延回路ＢＤＬにより遅延された行アドレ
ス信号ＲＡＤは、ワード線活性化信号ＷＬＥがＬレベル
である期間に変化する。
リセルへのアクセスの遅延や誤書込みを防ぐことができ
る半導体記憶装置を提供する。 【解決手段】 タイミングジェネレータＴＧにより生成
されるワード線活性化信号ＷＬＥは、電源電圧にかかわ
らず所定の期間必ずＬレベルとなる。行アドレスバッフ
ァＲＡＢ内の遅延回路ＢＤＬにより遅延された行アドレ
ス信号ＲＡＤは、ワード線活性化信号ＷＬＥがＬレベル
である期間に変化する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、さらに詳しくは、ＡＴＤバッファからのパルス信
号を遅延させてワード線活性化信号を生成する半導体記
憶装置に関する。
関し、さらに詳しくは、ＡＴＤバッファからのパルス信
号を遅延させてワード線活性化信号を生成する半導体記
憶装置に関する。
【０００２】
【従来の技術】非同期型ＳＲＡＭ（スタティックランダ
ムアクセスメモリ）と呼ばれる半導体記憶装置では、ア
ドレス信号、チップセレクト信号、読出／書込イネーブ
ル信号、入力データ信号などの変化に応じてワンショッ
トパルス信号を発生するＡＴＤバッファが随所に設けら
れる。このＡＴＤバッファからのパルス信号の後縁が図
１７に示されるようなタイミングジェネレータによって
遅延されてワード線活性化信号ＷＬＥが生成される。
ムアクセスメモリ）と呼ばれる半導体記憶装置では、ア
ドレス信号、チップセレクト信号、読出／書込イネーブ
ル信号、入力データ信号などの変化に応じてワンショッ
トパルス信号を発生するＡＴＤバッファが随所に設けら
れる。このＡＴＤバッファからのパルス信号の後縁が図
１７に示されるようなタイミングジェネレータによって
遅延されてワード線活性化信号ＷＬＥが生成される。
【０００３】タイミングジェネレータに入力されるパル
ス−信号ＬＡＴＤ１は、行アドレスバッファに対して設
けられたＡＴＤバッファにより行アドレス信号の変化に
応答して発生され、ＡＴＤ信号ＬＡＴＤ２は、列アドレ
スバッファに対して設けられたＡＴＤバッファにより列
アドレス信号の変化に応答して発生される。図１８は、
アドレスバッファ（行アドレスバッファまたは列アドレ
スバッファ）の構成を示すブロック図である。このアド
レスバッファは、チップセレクト信号／ＣＳが活性（論
理ローレベル）のとき外部アドレス信号ＥＡＤに応答し
て内部アドレス信号Ａ，／Ａを発生し、また、アドレス
信号ａｔｄは、対応するＡＴＤバッファへ供給される。
ス−信号ＬＡＴＤ１は、行アドレスバッファに対して設
けられたＡＴＤバッファにより行アドレス信号の変化に
応答して発生され、ＡＴＤ信号ＬＡＴＤ２は、列アドレ
スバッファに対して設けられたＡＴＤバッファにより列
アドレス信号の変化に応答して発生される。図１８は、
アドレスバッファ（行アドレスバッファまたは列アドレ
スバッファ）の構成を示すブロック図である。このアド
レスバッファは、チップセレクト信号／ＣＳが活性（論
理ローレベル）のとき外部アドレス信号ＥＡＤに応答し
て内部アドレス信号Ａ，／Ａを発生し、また、アドレス
信号ａｔｄは、対応するＡＴＤバッファへ供給される。
【０００４】ワード線活性化信号ＷＬＥは、図１９に示
される行デコーダへ供給される。行デコーダは、ワード
線活性化信号ＷＬＥが活性（論理ハイレベル）のとき内
部アドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２に応答して
ワード線ＷＬ１−ＷＬ４を選択的に活性化する。
される行デコーダへ供給される。行デコーダは、ワード
線活性化信号ＷＬＥが活性（論理ハイレベル）のとき内
部アドレス信号Ａ１，／Ａ１，Ａ２，／Ａ２に応答して
ワード線ＷＬ１−ＷＬ４を選択的に活性化する。
【０００５】図１７に示されるように、通常、タイミン
グジェネレータには複数段の遅延回路ＲＤＬが含まれ
る。この遅延回路ＲＤＬから出力される信号のパルス幅
は、図２０中の（２）に示すように、電源電圧が低くな
ると急激に広くなる。
グジェネレータには複数段の遅延回路ＲＤＬが含まれ
る。この遅延回路ＲＤＬから出力される信号のパルス幅
は、図２０中の（２）に示すように、電源電圧が低くな
ると急激に広くなる。
【０００６】ここで、電源電圧がある程度高い場合のＳ
ＲＡＭの内部波形を図２１に示す。図２１を参照して、
電源電圧が高い場合には遅延回路ＲＤＬのパルス幅はそ
れほど広くならないため、ワード線活性化信号ＷＬＥの
パルス幅はアドレスサイクル内に収まる。したがって、
内部アドレス信号Ａ１とＡ２にスキューが生じて非選択
アドレスに対応するノードＮ２，Ｎ３が立ち上がった場
合であっても、このときワード線活性化信号ＷＬＥはＬ
レベルであるため、スキューアドレスに対応するワード
線ＷＬ２，ＷＬ３は立ち上がらない。
ＲＡＭの内部波形を図２１に示す。図２１を参照して、
電源電圧が高い場合には遅延回路ＲＤＬのパルス幅はそ
れほど広くならないため、ワード線活性化信号ＷＬＥの
パルス幅はアドレスサイクル内に収まる。したがって、
内部アドレス信号Ａ１とＡ２にスキューが生じて非選択
アドレスに対応するノードＮ２，Ｎ３が立ち上がった場
合であっても、このときワード線活性化信号ＷＬＥはＬ
レベルであるため、スキューアドレスに対応するワード
線ＷＬ２，ＷＬ３は立ち上がらない。
【０００７】
【発明が解決しようとする課題】最近の半導体記憶装置
の微細化、低電圧化に伴って、同一のチップで高い電源
電圧から低い電源電圧まで動作を保証することが要求さ
れる。
の微細化、低電圧化に伴って、同一のチップで高い電源
電圧から低い電源電圧まで動作を保証することが要求さ
れる。
【０００８】しかし、電源電圧が高い場合に図２１に示
すような内部波形であったＳＲＡＭの電源電圧を低くし
た場合の内部波形は図２２に示すようになる。図２０に
示したように、電源電圧が低くなるにつれて遅延回路Ｒ
ＤＬから出力されるパルス信号のパルス幅は急激に広が
る。そのためワード線活性化信号ＷＤＬのパルス幅がア
ドレスサイクルより広くなり、ワード線活性化信号ＷＤ
ＬはＨレベルに固定される。
すような内部波形であったＳＲＡＭの電源電圧を低くし
た場合の内部波形は図２２に示すようになる。図２０に
示したように、電源電圧が低くなるにつれて遅延回路Ｒ
ＤＬから出力されるパルス信号のパルス幅は急激に広が
る。そのためワード線活性化信号ＷＤＬのパルス幅がア
ドレスサイクルより広くなり、ワード線活性化信号ＷＤ
ＬはＨレベルに固定される。
【０００９】この状態で内部アドレス信号Ａ１，Ａ２に
スキューが生じると、非選択アドレスに対応するノード
Ｎ２，Ｎ３が立ち上がり、また、ワード線活性化信号Ｗ
ＤＬはＨレベルに固定されているため、選択ワード線Ｗ
Ｌ１，ＷＬ４の他にスキューアドレスに対応するワード
線ＷＬ２，ＷＬ３も立ち上がってしまう。
スキューが生じると、非選択アドレスに対応するノード
Ｎ２，Ｎ３が立ち上がり、また、ワード線活性化信号Ｗ
ＤＬはＨレベルに固定されているため、選択ワード線Ｗ
Ｌ１，ＷＬ４の他にスキューアドレスに対応するワード
線ＷＬ２，ＷＬ３も立ち上がってしまう。
【００１０】スキューアドレスに対応するワード線ＷＬ
２，ＷＬ３が立ち上ることにより、スキューアドレスに
対応するメモリセルから一瞬逆データを読出しこれによ
り選択アドレスに対応するメモリセルへのアクセスが遅
れるという問題がある。また、これが書込みサイクルで
あれば誤書込みを生じる可能性がある。
２，ＷＬ３が立ち上ることにより、スキューアドレスに
対応するメモリセルから一瞬逆データを読出しこれによ
り選択アドレスに対応するメモリセルへのアクセスが遅
れるという問題がある。また、これが書込みサイクルで
あれば誤書込みを生じる可能性がある。
【００１１】この発明は、以上のような問題を解決する
ためになされたものであり、その目的は、高い電源電圧
から低い電源電圧の範囲でメモリセルへのアクセスの遅
延や誤書込みを防ぐことができる半導体記憶装置を提供
することである。
ためになされたものであり、その目的は、高い電源電圧
から低い電源電圧の範囲でメモリセルへのアクセスの遅
延や誤書込みを防ぐことができる半導体記憶装置を提供
することである。
【００１２】
【課題を解決するための手段】この発明に従った半導体
記憶装置は、メモリセルアレイと、アドレスバッファ
と、アドレス変化検出手段と、第１の遅延手段と、駆動
信号不活性手段と、デコーダとを備える。メモリセルア
レイは、行および列に配置された複数のメモリセルを有
する。アドレスバッファは、外部アドレス信号に応答し
て内部アドレス信号を生成する。アドレス変化検出手段
は、外部アドレス信号の変化に応答してパルス信号を発
生する。第１の遅延手段は、アドレス変化検出手段から
のパルス信号の後縁を遅延させて駆動信号を生成する。
駆動信号不活性手段は、駆動信号を所定期間不活性にす
る。デコーダは、駆動信号が活性のとき内部アドレス信
号に応答してメモリセルアレイの行または列を選択す
る。上記アドレスバッファは、遅延回路を含む。遅延回
路は、駆動信号が不活性の期間に内部アドレス信号が切
り換わるように外部アドレス信号を所定時間遅延させて
内部アドレス信号として出力する。
記憶装置は、メモリセルアレイと、アドレスバッファ
と、アドレス変化検出手段と、第１の遅延手段と、駆動
信号不活性手段と、デコーダとを備える。メモリセルア
レイは、行および列に配置された複数のメモリセルを有
する。アドレスバッファは、外部アドレス信号に応答し
て内部アドレス信号を生成する。アドレス変化検出手段
は、外部アドレス信号の変化に応答してパルス信号を発
生する。第１の遅延手段は、アドレス変化検出手段から
のパルス信号の後縁を遅延させて駆動信号を生成する。
駆動信号不活性手段は、駆動信号を所定期間不活性にす
る。デコーダは、駆動信号が活性のとき内部アドレス信
号に応答してメモリセルアレイの行または列を選択す
る。上記アドレスバッファは、遅延回路を含む。遅延回
路は、駆動信号が不活性の期間に内部アドレス信号が切
り換わるように外部アドレス信号を所定時間遅延させて
内部アドレス信号として出力する。
【００１３】上記半導体記憶装置においては、電源電圧
にかかわらず駆動信号が所定期間必ず不活性となり、こ
の駆動信号が不活性の期間に内部アドレス信号が切り換
わる。したがって、内部アドレス信号にスキューが生じ
た場合でもスキューアドレスに対応する行または列が行
デコーダにより選択されることがない。これにより、ス
キューアドレスに対応するメモリセルから一瞬逆データ
を読出したりすることがなくなり、高い電源電圧から低
い電源電圧の範囲でメモリセルへのアクセスの遅延や誤
書込みを防ぐことができる。
にかかわらず駆動信号が所定期間必ず不活性となり、こ
の駆動信号が不活性の期間に内部アドレス信号が切り換
わる。したがって、内部アドレス信号にスキューが生じ
た場合でもスキューアドレスに対応する行または列が行
デコーダにより選択されることがない。これにより、ス
キューアドレスに対応するメモリセルから一瞬逆データ
を読出したりすることがなくなり、高い電源電圧から低
い電源電圧の範囲でメモリセルへのアクセスの遅延や誤
書込みを防ぐことができる。
【００１４】好ましくは、上記デコーダは、駆動信号が
活性のとき内部アドレス信号に応答してメモリセルアレ
イの行を選択する行デコーダである。
活性のとき内部アドレス信号に応答してメモリセルアレ
イの行を選択する行デコーダである。
【００１５】好ましくは、上記デコーダは、駆動信号が
活性のとき内部アドレス信号に応答してメモリセルアレ
イの列を選択する列デコーダである。
活性のとき内部アドレス信号に応答してメモリセルアレ
イの列を選択する列デコーダである。
【００１６】好ましくは、上記第１の遅延手段は、複数
段の遅延回路を含み、上記駆動信号不活性手段は、論理
回路を含む。複数段の遅延回路は、アドレス変化検出手
段からのパルス信号の後縁を遅延させる。論理回路は、
複数段の遅延回路の途中段からの出力と最終段からの出
力とを受ける。
段の遅延回路を含み、上記駆動信号不活性手段は、論理
回路を含む。複数段の遅延回路は、アドレス変化検出手
段からのパルス信号の後縁を遅延させる。論理回路は、
複数段の遅延回路の途中段からの出力と最終段からの出
力とを受ける。
【００１７】上記半導体記憶装置においては、論理回路
によってアドレス変化検出手段からのパルス信号の前縁
から複数の遅延回路の途中段からの出力の後縁までの期
間不活性となる駆動信号が生成される。この駆動信号が
不活性となる期間に内部アドレス信号が切り換わるた
め、内部アドレス信号にスキューが生じた場合でもスキ
ューアドレスに対応する行または列が行デコーダにより
選択されることがない。したがって、スキューアドレス
に対応するメモリセルから一瞬逆データを読出したりす
ることがなくなり、メモリセルへのアクセスの遅延や誤
書込みを防ぐことができる。
によってアドレス変化検出手段からのパルス信号の前縁
から複数の遅延回路の途中段からの出力の後縁までの期
間不活性となる駆動信号が生成される。この駆動信号が
不活性となる期間に内部アドレス信号が切り換わるた
め、内部アドレス信号にスキューが生じた場合でもスキ
ューアドレスに対応する行または列が行デコーダにより
選択されることがない。したがって、スキューアドレス
に対応するメモリセルから一瞬逆データを読出したりす
ることがなくなり、メモリセルへのアクセスの遅延や誤
書込みを防ぐことができる。
【００１８】好ましくは、上記半導体記憶装置はさら
に、第２の遅延手段を含む。第２の遅延手段は、駆動信
号が不活性の期間に出力信号である遅延チップセレクト
信号が切り換わるようにチップセレクト信号を所定時間
遅延させて出力する。上記アドレスバッファは、チップ
セレクト信号が活性のとき外部アドレス信号に応答して
内部アドレス信号を生成し、チップセレクト信号が不活
性のとき内部アドレス信号を固定する。上記デコーダ
は、遅延チップセレクト信号および駆動信号が活性のと
き内部アドレス信号に応答して前記メモリセルアレイの
行または列を選択する。
に、第２の遅延手段を含む。第２の遅延手段は、駆動信
号が不活性の期間に出力信号である遅延チップセレクト
信号が切り換わるようにチップセレクト信号を所定時間
遅延させて出力する。上記アドレスバッファは、チップ
セレクト信号が活性のとき外部アドレス信号に応答して
内部アドレス信号を生成し、チップセレクト信号が不活
性のとき内部アドレス信号を固定する。上記デコーダ
は、遅延チップセレクト信号および駆動信号が活性のと
き内部アドレス信号に応答して前記メモリセルアレイの
行または列を選択する。
【００１９】上記半導体記憶装置においては、駆動信号
が不活性の期間に遅延チップセレクト信号が切り換わる
ため、固定された内部アドレス信号に対応する行または
列が行デコーダにより選択されることがない。したがっ
て、メモリセルへのアクセスの遅延や誤書込みを防ぐこ
とができる。
が不活性の期間に遅延チップセレクト信号が切り換わる
ため、固定された内部アドレス信号に対応する行または
列が行デコーダにより選択されることがない。したがっ
て、メモリセルへのアクセスの遅延や誤書込みを防ぐこ
とができる。
【００２０】好ましくは、上記デコーダは、遅延チップ
セレクト信号および駆動信号が活性のとき内部アドレス
信号に応答してメモリセルアレイの行を選択する行デコ
ーダである。
セレクト信号および駆動信号が活性のとき内部アドレス
信号に応答してメモリセルアレイの行を選択する行デコ
ーダである。
【００２１】好ましくは、上記デコーダは、遅延チップ
セレクト信号および駆動信号が活性のとき内部アドレス
信号に応答してメモリセルアレイの列を選択する列デコ
ーダである。
セレクト信号および駆動信号が活性のとき内部アドレス
信号に応答してメモリセルアレイの列を選択する列デコ
ーダである。
【００２２】好ましくは、上記半導体記憶装置はさら
に、第３の遅延手段と、出力バッファとを含む。第３の
遅延手段は、チップセレクト信号が活性のとき、駆動信
号が不活性の期間に出力信号である遅延読出／書込イネ
ーブル信号が切り換わるように読出／書込イネーブル信
号を所定時間遅延させて出力する。出力バッファは、遅
延読出／書込イネーブル信号が活性のときメモリセルか
らのデータ信号をバッファリングして出力する。
に、第３の遅延手段と、出力バッファとを含む。第３の
遅延手段は、チップセレクト信号が活性のとき、駆動信
号が不活性の期間に出力信号である遅延読出／書込イネ
ーブル信号が切り換わるように読出／書込イネーブル信
号を所定時間遅延させて出力する。出力バッファは、遅
延読出／書込イネーブル信号が活性のときメモリセルか
らのデータ信号をバッファリングして出力する。
【００２３】上記半導体記憶装置においては、駆動信号
が不活性の期間に遅延読出／書込イネーブル信号が切り
換わるため、内部アドレス信号が確定した後に出力バッ
ファからデータ信号が出力される。
が不活性の期間に遅延読出／書込イネーブル信号が切り
換わるため、内部アドレス信号が確定した後に出力バッ
ファからデータ信号が出力される。
【００２４】好ましくは、上記半導体記憶装置はさら
に、第３の遅延手段と、入力バッファとを含む。第３の
遅延手段は、チップセレクト信号が活性のとき、駆動信
号が不活性の期間に出力信号である遅延読出／書込イネ
ーブル信号が切り換わるように読出／書込イネーブル信
号を所定時間遅延させて出力する。入力バッファは、遅
延読出／書込イネーブル信号が活性のとき外部からのデ
ータ信号をバッファリングする。
に、第３の遅延手段と、入力バッファとを含む。第３の
遅延手段は、チップセレクト信号が活性のとき、駆動信
号が不活性の期間に出力信号である遅延読出／書込イネ
ーブル信号が切り換わるように読出／書込イネーブル信
号を所定時間遅延させて出力する。入力バッファは、遅
延読出／書込イネーブル信号が活性のとき外部からのデ
ータ信号をバッファリングする。
【００２５】上記半導体記憶装置においては、駆動信号
が不活性の期間に遅延読出／書込イネーブル信号が切り
換わるため、内部アドレス信号が確定した後に入力バッ
ファからデータ信号がメモリセルへ書込まれる。したが
って、メモリセルへのアクセスの遅延や誤書込みを防ぐ
ことができる。
が不活性の期間に遅延読出／書込イネーブル信号が切り
換わるため、内部アドレス信号が確定した後に入力バッ
ファからデータ信号がメモリセルへ書込まれる。したが
って、メモリセルへのアクセスの遅延や誤書込みを防ぐ
ことができる。
【００２６】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
【００２７】［実施の形態１］図１は、この発明の実施
の形態１によるＳＲＡＭの全体構成を示すブロック図で
ある。図１を参照して、このＳＲＡＭは、メモリセルア
レイＭＣＡと、行アドレスバッファＲＡＢと、列アドレ
スバッファＣＡＢと、行デコーダＲＤと、列デコーダＣ
Ｄと、タイミングジェネレータＴＧと、マルチプレクサ
ＭＰと、センスアンプＳＡと、出力データバッファＯＢ
と、入力データバッファＩＢと、読出／書込制御回路Ｒ
ＷＣと、チップセレクト制御回路ＣＳＣと、ＡＴＤバッ
ファＡＴＤ１−ＡＴＤ５とを備える。
の形態１によるＳＲＡＭの全体構成を示すブロック図で
ある。図１を参照して、このＳＲＡＭは、メモリセルア
レイＭＣＡと、行アドレスバッファＲＡＢと、列アドレ
スバッファＣＡＢと、行デコーダＲＤと、列デコーダＣ
Ｄと、タイミングジェネレータＴＧと、マルチプレクサ
ＭＰと、センスアンプＳＡと、出力データバッファＯＢ
と、入力データバッファＩＢと、読出／書込制御回路Ｒ
ＷＣと、チップセレクト制御回路ＣＳＣと、ＡＴＤバッ
ファＡＴＤ１−ＡＴＤ５とを備える。
【００２８】メモリセルアレイＭＣＡは、行および列に
配置された複数のメモリセル（図示せず）と、行に配置
された複数のワード線（図示せず）と、列に配置された
複数のビット線対（図示せず）とを含む。チップセレク
ト制御回路ＣＳＣは、外部チップセレクト信号／ＣＳに
応答して内部チップセレクト信号ｉｎｔ．／ＣＳを発生
する。行アドレスバッファＲＡＢは、外部アドレス信号
ＥＡＤに応答して行アドレス信号ＲＡＤを出力する。列
アドレスバッファＣＡＢは、外部アドレス信号ＥＡＤに
応答して列アドレス信号ＣＡＤを出力する。行デコーダ
ＲＤは、行アドレス信号ＲＡＤに応答してワード線を選
択的に活性化する。列デコーダＣＤは、列アドレス信号
ＣＡＤに応答してマルチプレクサ選択信号ＭＰＳを出力
する。読出／書込制御回路ＲＷＣは、外部読出／書込イ
ネーブル信号Ｅｘｔ．ＲＷＥに応答して読出／書込イネ
ーブル信号ＲＷＥを発生する。ＡＴＤバッファＡＴＤ１
−ＡＴＤ５は、それぞれ行アドレス信号ＲＡＤ、内部チ
ップセレクト信号ｉｎｔ．／ＣＳ、列アドレス信号ＣＡ
Ｄ、読出／書込イネーブル信号ＲＷＥ、データ入力信号
Ｄｉｎの変化に応答してワンショットパルス信号ＬＡＴ
Ｄ１−ＬＡＴＤ５を発生する。タイミングジェネレータ
ＴＧは、パルス信号ＬＡＴＤ１−ＬＡＴＤ５からワード
線活性化信号ＷＬＥ、マルチプレクサ活性化信号ＭＰ
Ｅ、およびセンスアンプ活性化信号ＳＡＥを生成する。
マルチプレクサＭＰは、列デコーダＣＤからのマルチプ
レクサ選択信号ＭＰＳに応答して対応するビット線対と
データ入出力線対ＩＯとを接続／非接続にする。センス
アンプＳＡは、センスアンプ活性化信号ＳＡＥが活性の
ときデータ入出力線対ＩＯに読み出されたメモリセルア
レイのデータ信号を増幅する。出力データバッファＯＢ
は、読出／書込イネーブル信号ＲＷＥが活性のとき、セ
ンスアンプＳＡからの出力を増幅してデータ出力信号Ｄ
ｏｕｔとしてＳＲＡＭ外部へ出力する。入力データバッ
ファＩＢは、データ入力信号Ｄｉｎを増幅する。
配置された複数のメモリセル（図示せず）と、行に配置
された複数のワード線（図示せず）と、列に配置された
複数のビット線対（図示せず）とを含む。チップセレク
ト制御回路ＣＳＣは、外部チップセレクト信号／ＣＳに
応答して内部チップセレクト信号ｉｎｔ．／ＣＳを発生
する。行アドレスバッファＲＡＢは、外部アドレス信号
ＥＡＤに応答して行アドレス信号ＲＡＤを出力する。列
アドレスバッファＣＡＢは、外部アドレス信号ＥＡＤに
応答して列アドレス信号ＣＡＤを出力する。行デコーダ
ＲＤは、行アドレス信号ＲＡＤに応答してワード線を選
択的に活性化する。列デコーダＣＤは、列アドレス信号
ＣＡＤに応答してマルチプレクサ選択信号ＭＰＳを出力
する。読出／書込制御回路ＲＷＣは、外部読出／書込イ
ネーブル信号Ｅｘｔ．ＲＷＥに応答して読出／書込イネ
ーブル信号ＲＷＥを発生する。ＡＴＤバッファＡＴＤ１
−ＡＴＤ５は、それぞれ行アドレス信号ＲＡＤ、内部チ
ップセレクト信号ｉｎｔ．／ＣＳ、列アドレス信号ＣＡ
Ｄ、読出／書込イネーブル信号ＲＷＥ、データ入力信号
Ｄｉｎの変化に応答してワンショットパルス信号ＬＡＴ
Ｄ１−ＬＡＴＤ５を発生する。タイミングジェネレータ
ＴＧは、パルス信号ＬＡＴＤ１−ＬＡＴＤ５からワード
線活性化信号ＷＬＥ、マルチプレクサ活性化信号ＭＰ
Ｅ、およびセンスアンプ活性化信号ＳＡＥを生成する。
マルチプレクサＭＰは、列デコーダＣＤからのマルチプ
レクサ選択信号ＭＰＳに応答して対応するビット線対と
データ入出力線対ＩＯとを接続／非接続にする。センス
アンプＳＡは、センスアンプ活性化信号ＳＡＥが活性の
ときデータ入出力線対ＩＯに読み出されたメモリセルア
レイのデータ信号を増幅する。出力データバッファＯＢ
は、読出／書込イネーブル信号ＲＷＥが活性のとき、セ
ンスアンプＳＡからの出力を増幅してデータ出力信号Ｄ
ｏｕｔとしてＳＲＡＭ外部へ出力する。入力データバッ
ファＩＢは、データ入力信号Ｄｉｎを増幅する。
【００２９】図２は、図１に示されたメモリセルアレイ
ＭＣＡおよびマルチプレクサＭＰの構成を詳しく示すブ
ロック図である。なお、ここでは簡単のため、メモリセ
ルアレイＭＣＡは２行２列構成とする。
ＭＣＡおよびマルチプレクサＭＰの構成を詳しく示すブ
ロック図である。なお、ここでは簡単のため、メモリセ
ルアレイＭＣＡは２行２列構成とする。
【００３０】図２を参照して、メモリセルアレイＭＣＡ
は、メモリセルＭＣ１−ＭＣ４と、ワード線ＷＬ１，Ｗ
Ｌ２と、ビット線対ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ
２とを含む。ワード線ＷＬ１に対してメモリセルＭＣ
１，ＭＣ２が設けられ、ワード線ＷＬ２に対してメモリ
セルＭＣ３，ＭＣ４が設けられる。さらに、メモリセル
ＭＣ１，ＭＣ３は、ビット線対ＢＬ，／ＢＬに対して設
けられ、メモリセルＭＣ２，ＭＣ４は、ビット線対Ｂ
Ｌ，／ＢＬに対して設けられる。なお、ビット線ＢＬ
１，／ＢＬ１，ＢＬ２，／ＢＬ２の一端には、それぞれ
ビット線負荷としてのＮチャネルＭＯＳトランジスタＲ
Ｎ１−ＲＮ４が接続される。ＮチャネルＭＯＳトランジ
スタＲＮ１−ＲＮ４は、自身がダイオード接続され、電
源ノードＶＤＤと対応するビット線ＢＬ１，／ＢＬ１，
ＢＬ２，／ＢＬ２との間に接続される。
は、メモリセルＭＣ１−ＭＣ４と、ワード線ＷＬ１，Ｗ
Ｌ２と、ビット線対ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ
２とを含む。ワード線ＷＬ１に対してメモリセルＭＣ
１，ＭＣ２が設けられ、ワード線ＷＬ２に対してメモリ
セルＭＣ３，ＭＣ４が設けられる。さらに、メモリセル
ＭＣ１，ＭＣ３は、ビット線対ＢＬ，／ＢＬに対して設
けられ、メモリセルＭＣ２，ＭＣ４は、ビット線対Ｂ
Ｌ，／ＢＬに対して設けられる。なお、ビット線ＢＬ
１，／ＢＬ１，ＢＬ２，／ＢＬ２の一端には、それぞれ
ビット線負荷としてのＮチャネルＭＯＳトランジスタＲ
Ｎ１−ＲＮ４が接続される。ＮチャネルＭＯＳトランジ
スタＲＮ１−ＲＮ４は、自身がダイオード接続され、電
源ノードＶＤＤと対応するビット線ＢＬ１，／ＢＬ１，
ＢＬ２，／ＢＬ２との間に接続される。
【００３１】マルチプレクサＭＰは、ＮチャネルＭＯＳ
トランジスタＴＦＧ１，ＴＦＧ２を含む。ＮチャネルＭ
ＯＳトランジスタＴＦＧ１，ＴＦＧ２は、それぞれトラ
ンスファゲートを構成し、列デコーダからのマルチプレ
クサ活性化信号ＭＰＥ１，ＭＰＥ２に応答してオン／オ
フする。このトランスファゲートのオン／オフに応じ
て、対応するビット線対ＢＬ１，／ＢＬ１およびＢＬ
２，／ＢＬ２と入出力線対ＩＯとが接続／非接続にな
る。
トランジスタＴＦＧ１，ＴＦＧ２を含む。ＮチャネルＭ
ＯＳトランジスタＴＦＧ１，ＴＦＧ２は、それぞれトラ
ンスファゲートを構成し、列デコーダからのマルチプレ
クサ活性化信号ＭＰＥ１，ＭＰＥ２に応答してオン／オ
フする。このトランスファゲートのオン／オフに応じ
て、対応するビット線対ＢＬ１，／ＢＬ１およびＢＬ
２，／ＢＬ２と入出力線対ＩＯとが接続／非接続にな
る。
【００３２】図３および図４は、図２に示されたメモリ
セルＭＣ１−ＭＣ４の構成例を示す回路図である。図３
は、高抵抗負荷型のメモリセルを、図４は、ＣＭＯＳ型
のメモリセルを示す。
セルＭＣ１−ＭＣ４の構成例を示す回路図である。図３
は、高抵抗負荷型のメモリセルを、図４は、ＣＭＯＳ型
のメモリセルを示す。
【００３３】図３を参照して、高抵抗負荷型のメモリセ
ルは、ＮチャネルドライバトランジスタＮＴ１ａ，ＮＴ
１ｂと、ＮチャネルアクセストランジスタＮＴ２ａ，Ｎ
Ｔ２ｂと、負荷抵抗ｒａ，ｒｂとを含む。Ｎチャネルド
ライバトランジスタＮＴ１ａ，ＮＴ１ｂは、それぞれド
レインが記憶ノードＮ５ａ、Ｎ５ｂに、ゲートが互いに
他方のドレインに、ソースが接地ノードＶｓｓに接続さ
れる。ＮチャネルアクセストランジスタＮＴ２ａ，ＮＴ
２ｂは、それぞれドレイン、ソースの一方が記憶ノード
Ｎ５ａ，Ｎ５ｂに、他方がビット線ＢＬ，／ＢＬに、ゲ
ートがワード線ＷＬに接続される。負荷抵抗ｒａ，ｒｂ
は、一端が電源ノードＶＤＤに、他端が記憶ノードＮ５
ａ，Ｎ５ｂに接続される。
ルは、ＮチャネルドライバトランジスタＮＴ１ａ，ＮＴ
１ｂと、ＮチャネルアクセストランジスタＮＴ２ａ，Ｎ
Ｔ２ｂと、負荷抵抗ｒａ，ｒｂとを含む。Ｎチャネルド
ライバトランジスタＮＴ１ａ，ＮＴ１ｂは、それぞれド
レインが記憶ノードＮ５ａ、Ｎ５ｂに、ゲートが互いに
他方のドレインに、ソースが接地ノードＶｓｓに接続さ
れる。ＮチャネルアクセストランジスタＮＴ２ａ，ＮＴ
２ｂは、それぞれドレイン、ソースの一方が記憶ノード
Ｎ５ａ，Ｎ５ｂに、他方がビット線ＢＬ，／ＢＬに、ゲ
ートがワード線ＷＬに接続される。負荷抵抗ｒａ，ｒｂ
は、一端が電源ノードＶＤＤに、他端が記憶ノードＮ５
ａ，Ｎ５ｂに接続される。
【００３４】図４を参照して、ＣＭＯＳ型のメモリセル
は、図３に示される負荷抵抗ｒａ，ｒｂに代えてＰチャ
ネルＭＯＳトランジスタＰＴ１ａ，ＰＴ１ｂを設けたも
のである。ＰチャネルＭＯＳトランジスタＰＴ１ａ，Ｐ
Ｔ１ｂは、それぞれドレインが記憶ノードＮ５ａ，Ｎ５
ｂに、ゲートが互いに他方のドレインに、ソースが電源
ノードＶＤＤに接続される。
は、図３に示される負荷抵抗ｒａ，ｒｂに代えてＰチャ
ネルＭＯＳトランジスタＰＴ１ａ，ＰＴ１ｂを設けたも
のである。ＰチャネルＭＯＳトランジスタＰＴ１ａ，Ｐ
Ｔ１ｂは、それぞれドレインが記憶ノードＮ５ａ，Ｎ５
ｂに、ゲートが互いに他方のドレインに、ソースが電源
ノードＶＤＤに接続される。
【００３５】次に、以上のように構成されたメモリセル
からのデータの読み出し、メモリセルへのデータの書込
みの動作について、図５を参照しつつ説明する。
からのデータの読み出し、メモリセルへのデータの書込
みの動作について、図５を参照しつつ説明する。
【００３６】まず、図２に示すメモリセルＭＣ１からデ
ータを読み出す場合について説明する。
ータを読み出す場合について説明する。
【００３７】時刻ｔ０において、メモリセルＭＣ１が位
置する行に対応した外部アドレス信号ＥＡＤが行アドレ
スバッファＲＡＢに入力される。時刻ｔ１において、入
力された外部アドレス信号ＥＡＤに応答して行アドレス
信号ＲＡＤが行アドレスバッファＲＡＤから行デコーダ
ＲＤへ出力される。時刻ｔ２において、行デコーダＲＤ
によりメモリセルＭＣ１が接続されたワード線ＷＬ１が
選択レベル（ここではＨレベル）となり、他のワード線
ＷＬ２が非選択レベル（ここではＬレベル）となる。
置する行に対応した外部アドレス信号ＥＡＤが行アドレ
スバッファＲＡＢに入力される。時刻ｔ１において、入
力された外部アドレス信号ＥＡＤに応答して行アドレス
信号ＲＡＤが行アドレスバッファＲＡＤから行デコーダ
ＲＤへ出力される。時刻ｔ２において、行デコーダＲＤ
によりメモリセルＭＣ１が接続されたワード線ＷＬ１が
選択レベル（ここではＨレベル）となり、他のワード線
ＷＬ２が非選択レベル（ここではＬレベル）となる。
【００３８】同様にして、メモリセルＭＣ１が位置する
列に対応した列アドレス信号ＣＡＤが列デコーダＣＤに
入力され、メモリセルＭＣ１が接続されたビット線対Ｂ
Ｌ１，／ＢＬ１に対応したマルチプレクサ活性化信号Ｍ
ＰＥ１が選択レベル（ここではＨレベル）となり、他の
マルチプレクサ活性化信号ＭＰＥ２が非選択レベル（こ
こではＬレベル）となる。この結果、ビット線対ＢＬ
１，／ＢＬ１に接続されたトランスファゲートＴＦＧ１
のみが導通するので選択されたビット線対ＢＬ１，／Ｂ
Ｌ１のみ入出力線対ＩＯに接続され、他のビット線対Ｂ
Ｌ２，／ＢＬ２は、入出力線対ＩＯから切り離される。
列に対応した列アドレス信号ＣＡＤが列デコーダＣＤに
入力され、メモリセルＭＣ１が接続されたビット線対Ｂ
Ｌ１，／ＢＬ１に対応したマルチプレクサ活性化信号Ｍ
ＰＥ１が選択レベル（ここではＨレベル）となり、他の
マルチプレクサ活性化信号ＭＰＥ２が非選択レベル（こ
こではＬレベル）となる。この結果、ビット線対ＢＬ
１，／ＢＬ１に接続されたトランスファゲートＴＦＧ１
のみが導通するので選択されたビット線対ＢＬ１，／Ｂ
Ｌ１のみ入出力線対ＩＯに接続され、他のビット線対Ｂ
Ｌ２，／ＢＬ２は、入出力線対ＩＯから切り離される。
【００３９】ここで、メモリセルＭＣ１の記憶ノードＮ
５ａがＨレベルであり、記憶ノードＮ５ｂがＬレベルで
あるとする。このとき、メモリセルＭＣ１の一方のドラ
イバトランジスタＮＴ１ａは非導通状態にあり、他方の
ドライバトランジスタＮＴ１ｂは導通状態にある。ワー
ド線ＷＬ１はＨレベルの状態にあるから、メモリセルＭ
Ｃ１のアクセストランジスタＮＴ２ａ、ＮＴ２ｂはとも
に導通状態にある。したがって電源ノードＶＤＤ−ビッ
ト線負荷ＲＮ２−ビット線／ＢＬ１−アクセストランジ
スタＮＴ２ｂ−ドライバトランジスタＮＴ１ｂ−接地ノ
ードＶｓｓの経路に直流電流が発生する。しかし、もう
一方の経路、電源ノードＶＤＤ−ビット線負荷ＲＮ１―
ビット線ＢＬ１―アクセストランジスタＮＴ２ａ―ドラ
イバトランジスタＮＴ１ａ―接地ノードＶｓｓの経路で
は、ドライバトランジスタＮＴ１ａが非導通であるので
直流電流は流れない。このとき直流電流が流れない方の
ビット線ＢＬ１の電位は、ビット線負荷トランジスタＲ
Ｎ１−ＲＮ４のしきい値電圧をＶｔｈとすると、ビット
線ＢＬ１の電位＝（電源電圧ＶＤＤ）―（しきい値電圧
Ｖｔｈ）となる。また、直流電流が流れる方のビット線
／ＢＬ１の電位は、ドライバトランジスタＮＴ１ｂ、ア
クセストランジスタＮＴ２ｂとビット線負荷ＲＮ２との
導通抵抗で抵抗分割されて、（電源電位ＶＤＤ）―（し
きい値電圧Ｖｔｈ）からΔＶだけ電位が低下し、（電源
電位ＶＤＤ）―（しきい値電圧Ｖｔｈ）−ΔＶとなる。
ここでΔＶは、ビット線振幅と呼ばれ、通常５０ｍＶか
ら５００ｍＶ程度の大きさであり、ビット線負荷ＲＮ１
−ＲＮ４の大きさによって調節される。このビット線振
幅ΔＶは、時刻ｔ３においてトランスファゲートＴＦＧ
１を介して入出力線対ＩＯに現れ、時刻ｔ４においてセ
ンスアンプＳＡにより増幅され、さらに時刻ｔ５におい
て出力データバッファＯＢで増幅されてデータ出力信号
Ｄｏｕｔとして外部へ読み出される。なお、読み出し動
作の場合には、読出／書込制御回路ＲＷＣにより制御さ
れて入力データバッファＩＢは入出力線対ＩＯを駆動で
きない。
５ａがＨレベルであり、記憶ノードＮ５ｂがＬレベルで
あるとする。このとき、メモリセルＭＣ１の一方のドラ
イバトランジスタＮＴ１ａは非導通状態にあり、他方の
ドライバトランジスタＮＴ１ｂは導通状態にある。ワー
ド線ＷＬ１はＨレベルの状態にあるから、メモリセルＭ
Ｃ１のアクセストランジスタＮＴ２ａ、ＮＴ２ｂはとも
に導通状態にある。したがって電源ノードＶＤＤ−ビッ
ト線負荷ＲＮ２−ビット線／ＢＬ１−アクセストランジ
スタＮＴ２ｂ−ドライバトランジスタＮＴ１ｂ−接地ノ
ードＶｓｓの経路に直流電流が発生する。しかし、もう
一方の経路、電源ノードＶＤＤ−ビット線負荷ＲＮ１―
ビット線ＢＬ１―アクセストランジスタＮＴ２ａ―ドラ
イバトランジスタＮＴ１ａ―接地ノードＶｓｓの経路で
は、ドライバトランジスタＮＴ１ａが非導通であるので
直流電流は流れない。このとき直流電流が流れない方の
ビット線ＢＬ１の電位は、ビット線負荷トランジスタＲ
Ｎ１−ＲＮ４のしきい値電圧をＶｔｈとすると、ビット
線ＢＬ１の電位＝（電源電圧ＶＤＤ）―（しきい値電圧
Ｖｔｈ）となる。また、直流電流が流れる方のビット線
／ＢＬ１の電位は、ドライバトランジスタＮＴ１ｂ、ア
クセストランジスタＮＴ２ｂとビット線負荷ＲＮ２との
導通抵抗で抵抗分割されて、（電源電位ＶＤＤ）―（し
きい値電圧Ｖｔｈ）からΔＶだけ電位が低下し、（電源
電位ＶＤＤ）―（しきい値電圧Ｖｔｈ）−ΔＶとなる。
ここでΔＶは、ビット線振幅と呼ばれ、通常５０ｍＶか
ら５００ｍＶ程度の大きさであり、ビット線負荷ＲＮ１
−ＲＮ４の大きさによって調節される。このビット線振
幅ΔＶは、時刻ｔ３においてトランスファゲートＴＦＧ
１を介して入出力線対ＩＯに現れ、時刻ｔ４においてセ
ンスアンプＳＡにより増幅され、さらに時刻ｔ５におい
て出力データバッファＯＢで増幅されてデータ出力信号
Ｄｏｕｔとして外部へ読み出される。なお、読み出し動
作の場合には、読出／書込制御回路ＲＷＣにより制御さ
れて入力データバッファＩＢは入出力線対ＩＯを駆動で
きない。
【００４０】次に、書込み動作の場合には、Ｌレベルの
データを書込む側のビット線の電位を強制的に低電位に
引き下げ、他方のビット線の電位を高電位に引き上げる
ことにより書込みを行う。例えば、メモリセルＭＣ１に
反転データを書込むには、入力データバッファＩＢによ
り入出力線対ＩＯの一方をＬレベルに、他方をＨレベル
にし、一方のビット線ＢＬ１をＬレベルに、他方のビッ
ト線／ＢＬ１をＨレベルにして書込み動作を行う。
データを書込む側のビット線の電位を強制的に低電位に
引き下げ、他方のビット線の電位を高電位に引き上げる
ことにより書込みを行う。例えば、メモリセルＭＣ１に
反転データを書込むには、入力データバッファＩＢによ
り入出力線対ＩＯの一方をＬレベルに、他方をＨレベル
にし、一方のビット線ＢＬ１をＬレベルに、他方のビッ
ト線／ＢＬ１をＨレベルにして書込み動作を行う。
【００４１】図６は、図１に示されたタイミングジェネ
レータＴＧの構成を示すブロック図である。図６を参照
して、タイミングジェネレータＴＧは、ＮＯＲ回路ＮＲ
１と、複数段の遅延回路ＲＤＬと、インバータＩＶ１−
ＩＶ３と、ＮＡＮＤ回路ＮＤ１，ＮＤ２とを含む。
レータＴＧの構成を示すブロック図である。図６を参照
して、タイミングジェネレータＴＧは、ＮＯＲ回路ＮＲ
１と、複数段の遅延回路ＲＤＬと、インバータＩＶ１−
ＩＶ３と、ＮＡＮＤ回路ＮＤ１，ＮＤ２とを含む。
【００４２】ＮＯＲ回路ＮＲ１は、ＡＴＤバッファＡＴ
Ｄ１−ＡＴＤ５からのパルス信号ＬＡＴＤ１−ＬＡＴＤ
５のＮＯＲを出力する。複数段の遅延回路ＲＤＬの各々
は、入力されるパルス信号の後縁を遅延させて次段の遅
延回路ＲＤＬの入力へ供給する。初段の遅延回路ＲＤＬ
は、ＮＯＲ回路ＮＲ１からの出力を受ける。インバータ
ＩＶ１は、最終段の遅延回路ＲＤＬの出力、すなわちノ
ードＮｄの電圧を反転する。ＮＡＮＤ回路ＮＤ１は、イ
ンバータＩＶ１からの出力と初段の遅延回路ＲＤＬから
の出力とのＮＡＮＤを出力する。インバータＩＶ２は、
ＮＡＮＤ回路ＮＤ１からの出力を反転してワード線活性
化信号ＷＬＥとして出力する。ＮＡＮＤ回路ＮＤ２は、
読出／書込イネーブル信号ＲＷＥ、インバータＩＶ１か
らの出力、および２段目の遅延回路ＲＤＬからの出力の
ＮＡＮＤを出力する。インバータＩＶ３は、ＮＡＮＤ回
路ＮＤ２からの出力を反転してセンスアンプ活性化信号
ＳＡＥとして出力する。
Ｄ１−ＡＴＤ５からのパルス信号ＬＡＴＤ１−ＬＡＴＤ
５のＮＯＲを出力する。複数段の遅延回路ＲＤＬの各々
は、入力されるパルス信号の後縁を遅延させて次段の遅
延回路ＲＤＬの入力へ供給する。初段の遅延回路ＲＤＬ
は、ＮＯＲ回路ＮＲ１からの出力を受ける。インバータ
ＩＶ１は、最終段の遅延回路ＲＤＬの出力、すなわちノ
ードＮｄの電圧を反転する。ＮＡＮＤ回路ＮＤ１は、イ
ンバータＩＶ１からの出力と初段の遅延回路ＲＤＬから
の出力とのＮＡＮＤを出力する。インバータＩＶ２は、
ＮＡＮＤ回路ＮＤ１からの出力を反転してワード線活性
化信号ＷＬＥとして出力する。ＮＡＮＤ回路ＮＤ２は、
読出／書込イネーブル信号ＲＷＥ、インバータＩＶ１か
らの出力、および２段目の遅延回路ＲＤＬからの出力の
ＮＡＮＤを出力する。インバータＩＶ３は、ＮＡＮＤ回
路ＮＤ２からの出力を反転してセンスアンプ活性化信号
ＳＡＥとして出力する。
【００４３】以上のように構成されたタイミングジェネ
レータから出力されるワード線活性化信号ＷＬＥは、初
段の遅延回路ＲＤＬからの出力パルス信号が立ち下がっ
ている期間必ず立ち下がる信号となる。同様に、センス
アンプ活性化信号ＳＡＥは、２段目の遅延回路ＲＤＬか
らの出力パルス信号が立ち下がっている期間必ず立ち下
がる信号となる。
レータから出力されるワード線活性化信号ＷＬＥは、初
段の遅延回路ＲＤＬからの出力パルス信号が立ち下がっ
ている期間必ず立ち下がる信号となる。同様に、センス
アンプ活性化信号ＳＡＥは、２段目の遅延回路ＲＤＬか
らの出力パルス信号が立ち下がっている期間必ず立ち下
がる信号となる。
【００４４】図７は、図１に示された行アドレスバッフ
ァＲＡＢの構成を示すブロック図である。図７を参照し
て、行アドレスバッファＲＡＢは、ＮＯＲ回路ＮＲ１０
と、遅延回路ＢＤＬと、インバータＩＶ１１−ＩＶ１４
とを含む。ＮＯＲ回路ＮＲ１０は、外部アドレス信号Ｅ
ＡＤと内部チップセレクト信号ｉｎｔ．／ＣＳとのＮＯ
Ｒを出力する。インバータＩＶ１０は、ＮＯＲ回路ＮＲ
１０からの出力を反転する。遅延回路ＢＤＬは、インバ
ータＩＶ１０からの出力信号の前縁および後縁の両方を
所定時間遅延させて出力する。インバータＩＶ１１は、
遅延回路ＢＤＬからの出力を反転する。インバータＩＶ
１２は、インバータＩＶ１１からの出力を反転する。イ
ンバータＩＶ１３は、インバータＩＶ１２からの出力を
反転して行アドレス信号／ＲＡＤとして出力する。イン
バータＩＶ１４は、インバータＩＶ１１からの出力を反
転して行アドレス信号ＲＡＤとして出力する。また、イ
ンバータＩＶ１０からの出力ａｔｄは、ＡＴＤバッファ
ＡＴＤ１へ入力される。さらに、図８に示されるよう
に、この出力ａｔｄの変化に応答してＡＴＤバッファＡ
ＴＤ１からワンショットパルス信号ＬＡＴＤ１が出力さ
れる。
ァＲＡＢの構成を示すブロック図である。図７を参照し
て、行アドレスバッファＲＡＢは、ＮＯＲ回路ＮＲ１０
と、遅延回路ＢＤＬと、インバータＩＶ１１−ＩＶ１４
とを含む。ＮＯＲ回路ＮＲ１０は、外部アドレス信号Ｅ
ＡＤと内部チップセレクト信号ｉｎｔ．／ＣＳとのＮＯ
Ｒを出力する。インバータＩＶ１０は、ＮＯＲ回路ＮＲ
１０からの出力を反転する。遅延回路ＢＤＬは、インバ
ータＩＶ１０からの出力信号の前縁および後縁の両方を
所定時間遅延させて出力する。インバータＩＶ１１は、
遅延回路ＢＤＬからの出力を反転する。インバータＩＶ
１２は、インバータＩＶ１１からの出力を反転する。イ
ンバータＩＶ１３は、インバータＩＶ１２からの出力を
反転して行アドレス信号／ＲＡＤとして出力する。イン
バータＩＶ１４は、インバータＩＶ１１からの出力を反
転して行アドレス信号ＲＡＤとして出力する。また、イ
ンバータＩＶ１０からの出力ａｔｄは、ＡＴＤバッファ
ＡＴＤ１へ入力される。さらに、図８に示されるよう
に、この出力ａｔｄの変化に応答してＡＴＤバッファＡ
ＴＤ１からワンショットパルス信号ＬＡＴＤ１が出力さ
れる。
【００４５】以上のように構成された行アドレスバッフ
ァＲＡＢにおける遅延回路ＢＤＬでの遅延時間は、図６
に示されたワード線活性化信号ＷＬＥが必ず立ち下がる
期間に行アドレス信号ＲＡＤが切り換わるように調節さ
れる。
ァＲＡＢにおける遅延回路ＢＤＬでの遅延時間は、図６
に示されたワード線活性化信号ＷＬＥが必ず立ち下がる
期間に行アドレス信号ＲＡＤが切り換わるように調節さ
れる。
【００４６】なお、図１に示された列アドレスバッファ
ＣＡＢも図７に示す行アドレスバッファＲＡＢと同様の
構成を有する。この場合、インバータＩＶ１３，ＩＶ１
４からの出力は、それぞれ列アドレス信号／ＣＡＤ，Ｃ
ＡＤとなる。また、インバータＩＶ１０からの出力ａｔ
ｄは、ＡＴＤバッファＡＴＤ３へ入力される。
ＣＡＢも図７に示す行アドレスバッファＲＡＢと同様の
構成を有する。この場合、インバータＩＶ１３，ＩＶ１
４からの出力は、それぞれ列アドレス信号／ＣＡＤ，Ｃ
ＡＤとなる。また、インバータＩＶ１０からの出力ａｔ
ｄは、ＡＴＤバッファＡＴＤ３へ入力される。
【００４７】図９は、図１に示された行デコーダＲＤの
構成を示すブロック図である。図９を参照して、行デコ
ーダＲＤは、ＮＡＮＤ回路ＮＤ２１−ＮＤ２４，ＮＤ３
１−ＮＤ３４と、インバータＩＶ２１−ＩＶ２４，ＩＶ
３１−ＩＶ３４とを含む。
構成を示すブロック図である。図９を参照して、行デコ
ーダＲＤは、ＮＡＮＤ回路ＮＤ２１−ＮＤ２４，ＮＤ３
１−ＮＤ３４と、インバータＩＶ２１−ＩＶ２４，ＩＶ
３１−ＩＶ３４とを含む。
【００４８】ＮＡＮＤ回路ＮＤ２１−ＮＤ２４は、それ
ぞれ行アドレス信号ＲＡＤ，／ＲＡＤのビット信号／Ａ
１および／Ａ２、Ａ１および／Ａ２、／Ａ１およびＡ
２、Ａ１およびＡ２のＮＡＮＤを出力する。インバータ
ＩＶ２１−ＩＶ２４は、それぞれＮＡＮＤ回路ＮＤ２１
−ＮＤ２４の出力を反転する。ＮＡＮＤ回路ＮＤ３１−
ＮＤ３４は、対応するインバータＩＶ２１−ＩＶ２４の
出力、ワード線活性化信号ＷＬＥ、内部チップセレクト
信号ｉｎｔ．／ＣＳの反転信号ｉＣＳのＮＡＮＤを出力
する。インバータＩＶ３１−ＩＶ３４は、それぞれＮＡ
ＮＤ回路ＮＤ３１−ＮＤ３４の出力を反転する。インバ
ータＩＶ３１−ＩＶ３４の出力は、それぞれワード線Ｗ
Ｌ１−ＷＬ４に接続される。
ぞれ行アドレス信号ＲＡＤ，／ＲＡＤのビット信号／Ａ
１および／Ａ２、Ａ１および／Ａ２、／Ａ１およびＡ
２、Ａ１およびＡ２のＮＡＮＤを出力する。インバータ
ＩＶ２１−ＩＶ２４は、それぞれＮＡＮＤ回路ＮＤ２１
−ＮＤ２４の出力を反転する。ＮＡＮＤ回路ＮＤ３１−
ＮＤ３４は、対応するインバータＩＶ２１−ＩＶ２４の
出力、ワード線活性化信号ＷＬＥ、内部チップセレクト
信号ｉｎｔ．／ＣＳの反転信号ｉＣＳのＮＡＮＤを出力
する。インバータＩＶ３１−ＩＶ３４は、それぞれＮＡ
ＮＤ回路ＮＤ３１−ＮＤ３４の出力を反転する。インバ
ータＩＶ３１−ＩＶ３４の出力は、それぞれワード線Ｗ
Ｌ１−ＷＬ４に接続される。
【００４９】図１０は、図１に示された列デコーダＣＤ
の構成を示すブロック図である。図１０を参照して、列
デコーダＣＤは、図９に示されるＮＡＮＤ回路ＮＤ２１
−ＮＤ２４の入力をそれぞれ列アドレス信号ＣＡＤ，／
ＣＡＤのビット信号／Ａ１および／Ａ２、Ａ１および／
Ａ２、／Ａ１およびＡ２、Ａ１およびＡ２に、ＮＡＮＤ
回路ＮＤ３１−ＮＤ３４に入力されるワード線活性化信
号ＷＬＥをマルチプレクサ選択信号ＭＰＳに代えたもの
であり、また、インバータＩＶ３１−ＩＶ３４からの出
力は、それぞれマルチプレクサ活性化信号ＭＰＥ１−Ｍ
Ｐ４となる。
の構成を示すブロック図である。図１０を参照して、列
デコーダＣＤは、図９に示されるＮＡＮＤ回路ＮＤ２１
−ＮＤ２４の入力をそれぞれ列アドレス信号ＣＡＤ，／
ＣＡＤのビット信号／Ａ１および／Ａ２、Ａ１および／
Ａ２、／Ａ１およびＡ２、Ａ１およびＡ２に、ＮＡＮＤ
回路ＮＤ３１−ＮＤ３４に入力されるワード線活性化信
号ＷＬＥをマルチプレクサ選択信号ＭＰＳに代えたもの
であり、また、インバータＩＶ３１−ＩＶ３４からの出
力は、それぞれマルチプレクサ活性化信号ＭＰＥ１−Ｍ
Ｐ４となる。
【００５０】次に、以上のように構成されたＳＲＡＭの
動作について説明する。電源電圧がある程度高い場合に
は、図２１に示したように遅延回路ＲＤＬからの出力信
号のパルス幅はそれほど広くならないため、ワード線活
性化信号ＷＬＥのパルス幅はアドレスサイクル内に収ま
る。したがって、行アドレス信号にスキューが生じた場
合であっても、このときワード線活性化信号ＷＬＥはＬ
レベルであるため、スキューアドレスに対応するワード
線は立ち上がらない。
動作について説明する。電源電圧がある程度高い場合に
は、図２１に示したように遅延回路ＲＤＬからの出力信
号のパルス幅はそれほど広くならないため、ワード線活
性化信号ＷＬＥのパルス幅はアドレスサイクル内に収ま
る。したがって、行アドレス信号にスキューが生じた場
合であっても、このときワード線活性化信号ＷＬＥはＬ
レベルであるため、スキューアドレスに対応するワード
線は立ち上がらない。
【００５１】次に、電源電圧を低くした場合について図
１１を参照しつつ説明する。時刻ｔ０において、外部ア
ドレス信号ＥＡＤが変化し、これに応答してＡＴＤバッ
ファＡＴＤ１からワンショットパルス信号ＬＡＴＤ１が
発生される。
１１を参照しつつ説明する。時刻ｔ０において、外部ア
ドレス信号ＥＡＤが変化し、これに応答してＡＴＤバッ
ファＡＴＤ１からワンショットパルス信号ＬＡＴＤ１が
発生される。
【００５２】このパルス信号ＬＡＴＤ１に応答して、時
刻ｔ１において、タイミングジェネレータＴＧ内の初段
の遅延回路ＲＤＬに入力され、パルス信号の後縁が遅延
される。電源電圧が低いために各段の遅延回路ＲＤＬか
ら出力されるパルス信号の幅が広くなるため、最終段の
遅延回路ＲＤＬからの出力ノードＮｄは、常にＬレベル
となる。しかし、ワード線活性化信号ＷＬＥは、ノード
Ｎｂか立ち下がっている期間（時刻ｔ１からｔ２の期
間）必ずＬレベルとなる。
刻ｔ１において、タイミングジェネレータＴＧ内の初段
の遅延回路ＲＤＬに入力され、パルス信号の後縁が遅延
される。電源電圧が低いために各段の遅延回路ＲＤＬか
ら出力されるパルス信号の幅が広くなるため、最終段の
遅延回路ＲＤＬからの出力ノードＮｄは、常にＬレベル
となる。しかし、ワード線活性化信号ＷＬＥは、ノード
Ｎｂか立ち下がっている期間（時刻ｔ１からｔ２の期
間）必ずＬレベルとなる。
【００５３】時刻ｔ０における外部アドレス信号ＥＡＤ
の変化に応じて、選択されるワード線（ここではワード
線ＷＬ１とする）に対応する行アドレス信号ＲＡＤのビ
ット信号Ａ１，Ａ２（ここではＡ１，Ａ２＝Ｌレベル）
が行アドレスバッファＲＡＢから行デコーダＲＤへ出力
される。
の変化に応じて、選択されるワード線（ここではワード
線ＷＬ１とする）に対応する行アドレス信号ＲＡＤのビ
ット信号Ａ１，Ａ２（ここではＡ１，Ａ２＝Ｌレベル）
が行アドレスバッファＲＡＢから行デコーダＲＤへ出力
される。
【００５４】ここで、図１１に示すように行アドレス信
号ＲＡＤのビット信号Ａ１，Ａ２にスキューが生じた場
合を考える。このスキューによりノードＮ３が一瞬立ち
上がるが、このときワード線活性化信号ＷＬＥはＬレベ
ルであるため、ワード線ＷＬ３が活性化されることはな
い。
号ＲＡＤのビット信号Ａ１，Ａ２にスキューが生じた場
合を考える。このスキューによりノードＮ３が一瞬立ち
上がるが、このときワード線活性化信号ＷＬＥはＬレベ
ルであるため、ワード線ＷＬ３が活性化されることはな
い。
【００５５】このように、ワード線活性化信号ＷＬＥが
Ｌレベルである期間に行アドレス信号ＲＡＤのビット信
号Ａ１，Ａ２が変化するため、スキューが生じた場合で
あっても非選択のワード線が活性化されることがない。
Ｌレベルである期間に行アドレス信号ＲＡＤのビット信
号Ａ１，Ａ２が変化するため、スキューが生じた場合で
あっても非選択のワード線が活性化されることがない。
【００５６】以上のように、この実施の形態１によれ
ば、ワード線活性化信号ＷＬＥは所定の期間必ずＬレベ
ルとなり、この期間に行アドレス信号ＲＡＤのビット信
号Ａ１，Ａ２が変化する。したがって、行アドレス信号
ＲＡＤのビット信号Ａ１，Ａ２にスキューが生じても非
選択のワード線が活性化されることがない。また、無駄
な充放電電流を少なくすることができる。なお、この効
果は高い電源電圧で使用する場合はもちろんのこと、低
い電源電圧で使用する場合でも同様である。また、ワー
ド線の立ち上がりは必ずワード線活性化信号ＷＬＥで決
定されるため入力アドレスによるアクセスタイムの違い
もなくなる。
ば、ワード線活性化信号ＷＬＥは所定の期間必ずＬレベ
ルとなり、この期間に行アドレス信号ＲＡＤのビット信
号Ａ１，Ａ２が変化する。したがって、行アドレス信号
ＲＡＤのビット信号Ａ１，Ａ２にスキューが生じても非
選択のワード線が活性化されることがない。また、無駄
な充放電電流を少なくすることができる。なお、この効
果は高い電源電圧で使用する場合はもちろんのこと、低
い電源電圧で使用する場合でも同様である。また、ワー
ド線の立ち上がりは必ずワード線活性化信号ＷＬＥで決
定されるため入力アドレスによるアクセスタイムの違い
もなくなる。
【００５７】なお、ここでは、初段の遅延回路ＲＤＬか
らの出力をＮＡＮＤ回路ＮＤ１の入力としたが、これを
初段以外の遅延回路ＲＤＬからの出力としてもよい。こ
れにより、ワード線活性化信号ＷＬＥがＬレベルとなる
期間を所望の時間に調節することができる。
らの出力をＮＡＮＤ回路ＮＤ１の入力としたが、これを
初段以外の遅延回路ＲＤＬからの出力としてもよい。こ
れにより、ワード線活性化信号ＷＬＥがＬレベルとなる
期間を所望の時間に調節することができる。
【００５８】また、ここでは行アドレスバッファＲＡ
Ｂ、行デコーダＲＤに対してのみ示したが、列アドレス
バッファＣＡＢ、列デコーダＣＤについても同様であ
る。
Ｂ、行デコーダＲＤに対してのみ示したが、列アドレス
バッファＣＡＢ、列デコーダＣＤについても同様であ
る。
【００５９】［実施の形態２］実施の形態１に示したＳ
ＲＡＭにおいては、内部チップセレクト信号ｉｎｔ．／
ＣＳが不活性のとき、図７に示す行アドレスバッファＲ
ＡＢから出力される行アドレス信号ＲＡＤはＨレベルに
固定される。この状態で内部チップセレクト信号ｉｎ
ｔ．／ＣＳが活性になった場合には本来選択されるべき
でないワード線が活性化され誤書込みが生じることがあ
る。この実施の形態２はこのような問題を解決すること
を目的とする。
ＲＡＭにおいては、内部チップセレクト信号ｉｎｔ．／
ＣＳが不活性のとき、図７に示す行アドレスバッファＲ
ＡＢから出力される行アドレス信号ＲＡＤはＨレベルに
固定される。この状態で内部チップセレクト信号ｉｎ
ｔ．／ＣＳが活性になった場合には本来選択されるべき
でないワード線が活性化され誤書込みが生じることがあ
る。この実施の形態２はこのような問題を解決すること
を目的とする。
【００６０】図１２は、この発明の実施の形態２による
ＳＲＡＭの全体構成を示すブロックである。図１２を参
照して、このＳＲＡＭは、図１に示されるチップセレク
ト制御回路ＣＳＣに代えてチップセレクト制御回路ＣＳ
Ｃ１を、読出／書込制御回路ＲＷＣに代えて読出／書込
制御回路ＲＷＣ１を備える。チップセレクト制御回路Ｃ
ＳＣ１は、チップセレクト信号／ＣＳに応答して内部チ
ップセレクト信号ｉｎｔ．／ＣＳおよび遅延チップセレ
クト信号ＤＣＳを発生する。読出／書込制御回路ＲＷＣ
１は、外部読出／書込イネーブル信号Ｅｘｔ．ＲＷＥに
応答して遅延読出／書込イネーブル信号ＤＲＷＥを発生
する。行デコーダＲＤおよび列デコーダＣＤは、遅延チ
ップセレクト信号ＤＣＳに応答して活性化され、読出／
書込制御回路ＲＷＣ１、行アドレスバッファＲＡＢ、列
アドレスバッファＣＡＢは、内部チップセレクト信号ｉ
ｎｔ．／ＣＳに応答して活性化される。
ＳＲＡＭの全体構成を示すブロックである。図１２を参
照して、このＳＲＡＭは、図１に示されるチップセレク
ト制御回路ＣＳＣに代えてチップセレクト制御回路ＣＳ
Ｃ１を、読出／書込制御回路ＲＷＣに代えて読出／書込
制御回路ＲＷＣ１を備える。チップセレクト制御回路Ｃ
ＳＣ１は、チップセレクト信号／ＣＳに応答して内部チ
ップセレクト信号ｉｎｔ．／ＣＳおよび遅延チップセレ
クト信号ＤＣＳを発生する。読出／書込制御回路ＲＷＣ
１は、外部読出／書込イネーブル信号Ｅｘｔ．ＲＷＥに
応答して遅延読出／書込イネーブル信号ＤＲＷＥを発生
する。行デコーダＲＤおよび列デコーダＣＤは、遅延チ
ップセレクト信号ＤＣＳに応答して活性化され、読出／
書込制御回路ＲＷＣ１、行アドレスバッファＲＡＢ、列
アドレスバッファＣＡＢは、内部チップセレクト信号ｉ
ｎｔ．／ＣＳに応答して活性化される。
【００６１】図１３は、図１２に示されたチップセレク
ト制御回路ＣＳＣ１の構成を示すブロック図である。図
１３を参照して、チップセレクト制御回路ＣＳＣ１は、
インバータＩＶ５１−ＩＶ５７と、遅延回路ＢＤＬ１１
と、ＮＡＮＤ回路ＮＤ５１とを含む。インバータＩＶ５
１は、チップセレクト信号／ＣＳを反転する。インバー
タＩＶ５２は、インバータＩＶ５１の出力を反転する。
インバータＩＶ５３は、インバータＩＶ５２の出力を反
転する。遅延回路ＢＤＬ１１は、インバータＩＶ５３の
出力の前縁および後縁を所定時間遅延させて出力する。
ＮＡＮＤ回路ＮＤ５１は、遅延回路ＢＤＬ１１の出力と
インバータＩＶ５３の出力とのＮＡＮＤを出力する。イ
ンバータＩＶ５４は、ＮＡＮＤ回路ＮＤ５１の出力を反
転して遅延チップセレクト信号ＤＣＳとして出力する。
上記遅延回路ＢＤＬ１１での遅延時間は、ワード線活性
化信号ＷＬＥがＬレベルとなる期間にこの遅延チップセ
レクト信号ＤＣＳが変化するように調節される。インバ
ータＩＶ５５は、インバータＩＶ５３の出力を反転して
内部チップセレクト信号ｉｎｔ．／ＣＳとして出力す
る。インバータＩＶ５６は、インバータＩＶ５５の出力
を反転する。インバータＩＶ５７は、インバータＩＶ５
６の出力を反転して内部チップセレクト信号ｉＣＳとし
て出力する。内部チップセレクト信号ｉＣＳは、ＡＴＤ
バッファＡＴＤ２へ供給される。
ト制御回路ＣＳＣ１の構成を示すブロック図である。図
１３を参照して、チップセレクト制御回路ＣＳＣ１は、
インバータＩＶ５１−ＩＶ５７と、遅延回路ＢＤＬ１１
と、ＮＡＮＤ回路ＮＤ５１とを含む。インバータＩＶ５
１は、チップセレクト信号／ＣＳを反転する。インバー
タＩＶ５２は、インバータＩＶ５１の出力を反転する。
インバータＩＶ５３は、インバータＩＶ５２の出力を反
転する。遅延回路ＢＤＬ１１は、インバータＩＶ５３の
出力の前縁および後縁を所定時間遅延させて出力する。
ＮＡＮＤ回路ＮＤ５１は、遅延回路ＢＤＬ１１の出力と
インバータＩＶ５３の出力とのＮＡＮＤを出力する。イ
ンバータＩＶ５４は、ＮＡＮＤ回路ＮＤ５１の出力を反
転して遅延チップセレクト信号ＤＣＳとして出力する。
上記遅延回路ＢＤＬ１１での遅延時間は、ワード線活性
化信号ＷＬＥがＬレベルとなる期間にこの遅延チップセ
レクト信号ＤＣＳが変化するように調節される。インバ
ータＩＶ５５は、インバータＩＶ５３の出力を反転して
内部チップセレクト信号ｉｎｔ．／ＣＳとして出力す
る。インバータＩＶ５６は、インバータＩＶ５５の出力
を反転する。インバータＩＶ５７は、インバータＩＶ５
６の出力を反転して内部チップセレクト信号ｉＣＳとし
て出力する。内部チップセレクト信号ｉＣＳは、ＡＴＤ
バッファＡＴＤ２へ供給される。
【００６２】図１４は、図１２に示された読出／書込制
御回路ＲＷＣ１の構成を示すブロック図である。図１４
を参照して、読出／書込制御回路ＲＷＣ１は、ＮＡＮＤ
回路ＮＤ６１，ＮＤ６２と、インバータＩＶ６１−ＩＶ
６３と、遅延回路ＢＤＬ２１とを含む。ＮＡＮＤ回路Ｎ
Ｄ６１は、外部読出／書込イネーブル信号Ｅｘｔ．ＲＷ
Ｅと内部チップセレクト信号ｉｎｔ．／ＣＳとのＮＡＮ
Ｄを出力する。インバータＩＶ６１は、ＮＡＮＤ回路Ｎ
Ｄ６１からの出力を反転する。インバータＩＶ６２は、
インバータＩＶ６１の出力を反転する。遅延回路ＢＤＬ
２１は、インバータＩＶ６２の出力の前縁および後縁を
所定時間遅延させて出力する。ＮＡＮＤ回路ＮＤ６２
は、遅延回路ＢＤＬ２１の出力とインバータＩＶ６２の
出力とのＮＡＮＤを出力する。インバータＩＶ６３は、
ＮＡＮＤ回路ＮＤ６２の出力を反転して遅延読出／書込
イネーブル信号ＤＲＷＥとして出力する。上記遅延回路
ＢＤＬ２１での遅延時間は、ワード線活性化信号ＷＬＥ
がＬレベルとなる期間にこの遅延読出／書込イネーブル
信号ＤＲＷＥが変化するように調節される。
御回路ＲＷＣ１の構成を示すブロック図である。図１４
を参照して、読出／書込制御回路ＲＷＣ１は、ＮＡＮＤ
回路ＮＤ６１，ＮＤ６２と、インバータＩＶ６１−ＩＶ
６３と、遅延回路ＢＤＬ２１とを含む。ＮＡＮＤ回路Ｎ
Ｄ６１は、外部読出／書込イネーブル信号Ｅｘｔ．ＲＷ
Ｅと内部チップセレクト信号ｉｎｔ．／ＣＳとのＮＡＮ
Ｄを出力する。インバータＩＶ６１は、ＮＡＮＤ回路Ｎ
Ｄ６１からの出力を反転する。インバータＩＶ６２は、
インバータＩＶ６１の出力を反転する。遅延回路ＢＤＬ
２１は、インバータＩＶ６２の出力の前縁および後縁を
所定時間遅延させて出力する。ＮＡＮＤ回路ＮＤ６２
は、遅延回路ＢＤＬ２１の出力とインバータＩＶ６２の
出力とのＮＡＮＤを出力する。インバータＩＶ６３は、
ＮＡＮＤ回路ＮＤ６２の出力を反転して遅延読出／書込
イネーブル信号ＤＲＷＥとして出力する。上記遅延回路
ＢＤＬ２１での遅延時間は、ワード線活性化信号ＷＬＥ
がＬレベルとなる期間にこの遅延読出／書込イネーブル
信号ＤＲＷＥが変化するように調節される。
【００６３】次に、以上のように構成されたＳＲＡＭの
動作について、図１５を参照しつつ説明する。
動作について、図１５を参照しつつ説明する。
【００６４】内部チップセレクト信号ｉｎｔ．／ＣＳの
立ち下がりに応答して行アドレスバッファＲＡＢが活性
化され、実施の形態１に示されるのと同様にして、所定
期間Ｌレベルとなるワード線活性化信号ＷＬＥがタイミ
ングジェネレータＴＧから行デコーダＲＤへ供給され
る。
立ち下がりに応答して行アドレスバッファＲＡＢが活性
化され、実施の形態１に示されるのと同様にして、所定
期間Ｌレベルとなるワード線活性化信号ＷＬＥがタイミ
ングジェネレータＴＧから行デコーダＲＤへ供給され
る。
【００６５】時刻ｔ０からｔ２の間の時刻ｔ１におい
て、遅延チップセレクト信号ＤＣＳがＬレベルからＨレ
ベルとなる。この実施の形態２では、図９および図１０
に示されるチップセレクト信号ｉＣＳに代えてこの遅延
チップセレクト信号ＤＣＳが行デコーダＲＤおよび列デ
コーダＣＤへ供給される。
て、遅延チップセレクト信号ＤＣＳがＬレベルからＨレ
ベルとなる。この実施の形態２では、図９および図１０
に示されるチップセレクト信号ｉＣＳに代えてこの遅延
チップセレクト信号ＤＣＳが行デコーダＲＤおよび列デ
コーダＣＤへ供給される。
【００６６】また、時刻ｔ０からｔ２の間において、遅
延読出／書込イネーブル信号ＤＲＷＥがＬレベルからＨ
レベルとなる。これにより、データ出力バッファＯＢ、
データ入力バッファＩＢが活性化される。
延読出／書込イネーブル信号ＤＲＷＥがＬレベルからＨ
レベルとなる。これにより、データ出力バッファＯＢ、
データ入力バッファＩＢが活性化される。
【００６７】時刻ｔ２において、ワード線活性化信号Ｗ
ＬＥがＬレベルからＨレベルとなる。これに応答して、
実施の形態１に示されるのと同様にしてワード線が選択
される。なお、この場合においても選択されたワード線
ＷＬ１以外のワード線が活性化されることはない。
ＬＥがＬレベルからＨレベルとなる。これに応答して、
実施の形態１に示されるのと同様にしてワード線が選択
される。なお、この場合においても選択されたワード線
ＷＬ１以外のワード線が活性化されることはない。
【００６８】このように、実施の形態２では、チップセ
レクト制御回路ＣＳＣ１および読出／書込制御回路ＲＷ
Ｃ１内に遅延回路ＢＤＬ１１，ＢＤＬ２１を設けたた
め、ワード線活性化信号ＷＬＥがＬレベルとなる期間に
遅延チップセレクト信号ＤＣＳ、遅延読出／書込イネー
ブル信号ＤＲＷＥが変化する。したがって、本来選択さ
れるべきでないワード線が活性化されて誤書込みが生じ
るということは起こらない。また、非選択アドレスに対
応するワード線は活性化されないことなどにより無駄な
充放電電流を少なくすることができる。
レクト制御回路ＣＳＣ１および読出／書込制御回路ＲＷ
Ｃ１内に遅延回路ＢＤＬ１１，ＢＤＬ２１を設けたた
め、ワード線活性化信号ＷＬＥがＬレベルとなる期間に
遅延チップセレクト信号ＤＣＳ、遅延読出／書込イネー
ブル信号ＤＲＷＥが変化する。したがって、本来選択さ
れるべきでないワード線が活性化されて誤書込みが生じ
るということは起こらない。また、非選択アドレスに対
応するワード線は活性化されないことなどにより無駄な
充放電電流を少なくすることができる。
【００６９】なお、図１３に示したＮＡＮＤ回路ＮＤ５
１，インバータＩＶ５４および図１４に示したＮＡＮＤ
回路ＮＤ６２，インバータＩＶ６３に代えて、図１６に
示されるインバータＩＶ７１，ＩＶ７２を用いてもよ
い。この場合、インバータＩＶ７２からの出力信号が遅
延チップセレクト信号ＤＣＳ１または遅延読出／書込イ
ネーブル信号ＤＲＷＥ１となる。
１，インバータＩＶ５４および図１４に示したＮＡＮＤ
回路ＮＤ６２，インバータＩＶ６３に代えて、図１６に
示されるインバータＩＶ７１，ＩＶ７２を用いてもよ
い。この場合、インバータＩＶ７２からの出力信号が遅
延チップセレクト信号ＤＣＳ１または遅延読出／書込イ
ネーブル信号ＤＲＷＥ１となる。
【００７０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７１】
【発明の効果】この発明に従った半導体記憶装置は、第
１の遅延手段と、駆動信号不活性手段と、遅延回路とを
設けたため、電源電圧にかかわらず駆動信号が所定期間
必ず不活性となり、この駆動信号が不活性の期間に内部
アドレス信号が切り換わる。したがって、内部アドレス
信号にスキューが生じた場合でもスキューアドレスに対
応する行または列が行デコーダにより選択されることが
ない。これにより、スキューアドレスに対応するメモリ
セルから一瞬逆データを読出したりすることがなくな
り、高い電源電圧から低い電源電圧の範囲でメモリセル
へのアクセスの遅延や誤書込みを防ぐことができる。
１の遅延手段と、駆動信号不活性手段と、遅延回路とを
設けたため、電源電圧にかかわらず駆動信号が所定期間
必ず不活性となり、この駆動信号が不活性の期間に内部
アドレス信号が切り換わる。したがって、内部アドレス
信号にスキューが生じた場合でもスキューアドレスに対
応する行または列が行デコーダにより選択されることが
ない。これにより、スキューアドレスに対応するメモリ
セルから一瞬逆データを読出したりすることがなくな
り、高い電源電圧から低い電源電圧の範囲でメモリセル
へのアクセスの遅延や誤書込みを防ぐことができる。
【００７２】また、第１の遅延手段は、複数段の遅延回
路を含み、駆動信号不活性手段は、論理回路を含むた
め、論理回路によってアドレス変化検出手段からのパル
ス信号の前縁から複数の遅延回路の途中段からの出力の
後縁までの期間不活性となる駆動信号が生成される。こ
れにより、スキューアドレスに対応するメモリセルから
一瞬逆データを読出したりすることがなくなり、メモリ
セルへのアクセスの遅延や誤書込みを防ぐことができ
る。
路を含み、駆動信号不活性手段は、論理回路を含むた
め、論理回路によってアドレス変化検出手段からのパル
ス信号の前縁から複数の遅延回路の途中段からの出力の
後縁までの期間不活性となる駆動信号が生成される。こ
れにより、スキューアドレスに対応するメモリセルから
一瞬逆データを読出したりすることがなくなり、メモリ
セルへのアクセスの遅延や誤書込みを防ぐことができ
る。
【００７３】また、第２の遅延手段を設けたため、駆動
信号が不活性の期間に遅延チップセレクト信号が切り換
わる。これにより、固定された内部アドレス信号に対応
する行または列が行デコーダにより選択されることがな
いため、メモリセルへのアクセスの遅延や誤書込みを防
ぐことができる。
信号が不活性の期間に遅延チップセレクト信号が切り換
わる。これにより、固定された内部アドレス信号に対応
する行または列が行デコーダにより選択されることがな
いため、メモリセルへのアクセスの遅延や誤書込みを防
ぐことができる。
【００７４】また、第３の遅延手段と、出力バッファと
を設けたため、駆動信号が不活性の期間に遅延読出／書
込イネーブル信号が切り換わる。これにより、内部アド
レス信号が確定した後に出力バッファからデータ信号が
出力される。この結果、メモリセルへのアクセスの遅延
などを防ぐことができる。
を設けたため、駆動信号が不活性の期間に遅延読出／書
込イネーブル信号が切り換わる。これにより、内部アド
レス信号が確定した後に出力バッファからデータ信号が
出力される。この結果、メモリセルへのアクセスの遅延
などを防ぐことができる。
【００７５】また、第３の遅延手段と、入力バッファと
設けたため、駆動信号が不活性の期間に遅延読出／書込
イネーブル信号が切り換わる。これにより、内部アドレ
ス信号が確定した後に入力バッファからデータ信号がメ
モリセルへ書込まれる。この結果、メモリセルへのアク
セスの遅延や誤書込みを防ぐことができる。
設けたため、駆動信号が不活性の期間に遅延読出／書込
イネーブル信号が切り換わる。これにより、内部アドレ
ス信号が確定した後に入力バッファからデータ信号がメ
モリセルへ書込まれる。この結果、メモリセルへのアク
セスの遅延や誤書込みを防ぐことができる。
【図１】 この発明の実施の形態１によるＳＲＡＭの全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図２】 図１に示されたメモリセルアレイおよびマル
チプレクサの構成を示すブロック図である。
チプレクサの構成を示すブロック図である。
【図３】 図２に示されたメモリセルの構成を示す回路
図である。
図である。
【図４】 図２に示されたメモリセルの構成を示す回路
図である。
図である。
【図５】 図２に示されたメモリセルからのデータの読
み出し動作、メモリセルへのデータの書込み動作を説明
するためのタイミングチャートである。
み出し動作、メモリセルへのデータの書込み動作を説明
するためのタイミングチャートである。
【図６】 図１に示されたタイミングジェネレータの構
成を示すブロック図である。
成を示すブロック図である。
【図７】 図１に示された行アドレスバッファの構成を
示すブロック図である。
示すブロック図である。
【図８】 図１に示されたＡＴＤバッファの動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図９】 図１に示された行デコーダの構成を示すブロ
ック図である。
ック図である。
【図１０】 図１に示された列デコーダの構成を示すブ
ロック図である。
ロック図である。
【図１１】 この発明の実施の形態１によるＳＲＡＭの
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図１２】 この発明の実施の形態２によるＳＲＡＭの
全体構成を示すブロック図である。
全体構成を示すブロック図である。
【図１３】 図１２に示されるチップセレクト制御回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１４】 図１２に示される読出／書込制御回路の構
成を示すブロック図である。
成を示すブロック図である。
【図１５】 この発明の実施の形態２によるＳＲＡＭの
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
【図１６】 図１３に示されるチップセレクト制御回路
および図１４に示される読出／書込制御回路の変形例を
示すブロック図である。
および図１４に示される読出／書込制御回路の変形例を
示すブロック図である。
【図１７】 従来のＳＲＡＭにおけるタイミングジェネ
レータの構成を示すブロック図である。
レータの構成を示すブロック図である。
【図１８】 従来のＳＲＡＭにおけるアドレスバッファ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１９】 従来のＳＲＡＭにおける行デコーダの構成
を示すブロック図である。
を示すブロック図である。
【図２０】 遅延回路における電源電圧と出力信号のパ
ルス幅との関係を示す図である。
ルス幅との関係を示す図である。
【図２１】 電源電圧が高い場合における従来のＳＲＡ
Ｍの動作を説明するためのタイミングチャートである。
Ｍの動作を説明するためのタイミングチャートである。
【図２２】 電源電圧が低い場合における従来のＳＲＡ
Ｍの動作を説明するためのタイミングチャートである。
Ｍの動作を説明するためのタイミングチャートである。
ＭＣ１−ＭＣ４ メモリセル、ＭＣＡ メモリセルアレ
イ、ＲＤ 行デコーダ、ＣＤ 列デコーダ、ＲＡＢ 行
アドレスバッファ、ＣＡＢ 列アドレスバッファ、ＡＴ
Ｄ１−ＡＴＤ５ ＡＴＤバッファ、ＯＢ 出力バッフ
ァ、ＩＢ 入力バッファ、ＲＤＬ，ＢＤＬ，ＢＤＬ１
１，ＢＤＬ２１ 遅延回路、ＮＤ１ ＮＡＮＤ回路、Ｅ
ＡＤ 外部アドレス信号、ＲＡＤ 行アドレス信号、Ｃ
ＡＤ 列アドレス信号、ＷＬＥ ワード線活性化信号、
ＤＣＳ 遅延チップセレクト信号、／ＣＳ チップセレ
クト信号、ＤＲＷＥ 遅延読出／書込イネーブル信号。
イ、ＲＤ 行デコーダ、ＣＤ 列デコーダ、ＲＡＢ 行
アドレスバッファ、ＣＡＢ 列アドレスバッファ、ＡＴ
Ｄ１−ＡＴＤ５ ＡＴＤバッファ、ＯＢ 出力バッフ
ァ、ＩＢ 入力バッファ、ＲＤＬ，ＢＤＬ，ＢＤＬ１
１，ＢＤＬ２１ 遅延回路、ＮＤ１ ＮＡＮＤ回路、Ｅ
ＡＤ 外部アドレス信号、ＲＡＤ 行アドレス信号、Ｃ
ＡＤ 列アドレス信号、ＷＬＥ ワード線活性化信号、
ＤＣＳ 遅延チップセレクト信号、／ＣＳ チップセレ
クト信号、ＤＲＷＥ 遅延読出／書込イネーブル信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 芦田 基 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 HH01 HH03 JJ15 JJ16 JJ44 KB22 KB32 KB33 KB44 KB50 KB85 KB86 KB92 QQ18
Claims (9)
- 【請求項１】 行および列に配置された複数のメモリセ
ルを有するメモリセルアレイと、 外部アドレス信号に応答して内部アドレス信号を生成す
るアドレスバッファと、 前記外部アドレス信号の変化に応答してパルス信号を発
生するアドレス変化検出手段と、 前記アドレス変化検出手段からのパルス信号の後縁を遅
延させて駆動信号を生成する第１の遅延手段と、 前記駆動信号を所定期間不活性にする駆動信号不活性手
段と、 前記駆動信号が活性のとき前記内部アドレス信号に応答
して前記メモリセルアレイの行または列を選択するデコ
ーダとを備え、 前記アドレスバッファは、前記駆動信号が不活性の期間
に前記内部アドレス信号が切り換わるように前記外部ア
ドレス信号を所定時間遅延させて前記内部アドレス信号
として出力する遅延回路を含む、半導体記憶装置。 - 【請求項２】 前記デコーダは、前記駆動信号が活性の
とき前記内部アドレス信号に応答して前記メモリセルア
レイの行を選択する行デコーダである、請求項１に記載
の半導体記憶装置。 - 【請求項３】 前記デコーダは、前記駆動信号が活性の
とき前記内部アドレス信号に応答して前記メモリセルア
レイの列を選択する列デコーダである、請求項１に記載
の半導体記憶装置。 - 【請求項４】 前記第１の遅延手段は、前記アドレス変
化検出手段からのパルス信号の後縁を遅延させる複数段
の遅延回路を含み、 前記駆動信号不活性手段は、前記複数段の遅延回路の途
中段からの出力と最終段からの出力とを受ける論理回路
を含む、請求項１に記載の半導体記憶装置。 - 【請求項５】 前記半導体記憶装置はさらに、前記駆動
信号が不活性の期間に出力信号である遅延チップセレク
ト信号が切り換わるようにチップセレクト信号を所定時
間遅延させて出力する第２の遅延手段を含み、 前記アドレスバッファは、前記チップセレクト信号が活
性のとき前記外部アドレス信号に応答して前記内部アド
レス信号を生成し、前記チップセレクト信号が不活性の
とき前記内部アドレス信号を固定し、 前記デコーダは、前記遅延チップセレクト信号および前
記駆動信号が活性のとき前記内部アドレス信号に応答し
て前記メモリセルアレイの行または列を選択する、請求
項１に記載の半導体記憶装置。 - 【請求項６】 前記デコーダは、前記遅延チップセレク
ト信号および前記駆動信号が活性のとき前記内部アドレ
ス信号に応答して前記メモリセルアレイの行を選択する
行デコーダである、請求項５に記載の半導体記憶装置。 - 【請求項７】 前記デコーダは、前記遅延チップセレク
ト信号および前記駆動信号が活性のとき前記内部アドレ
ス信号に応答して前記メモリセルアレイの列を選択する
列デコーダである、請求項５に記載の半導体記憶装置。 - 【請求項８】 前記半導体記憶装置はさらに、 前記チップセレクト信号が活性のとき、前記駆動信号が
不活性の期間に出力信号である遅延読出／書込イネーブ
ル信号が切り換わるように読出／書込イネーブル信号を
所定時間遅延させて出力する第３の遅延手段と、 前記遅延読出／書込イネーブル信号が活性のときメモリ
セルからのデータ信号をバッファリングして出力する出
力バッファとを含む、請求項５に記載の半導体記憶装
置。 - 【請求項９】 前記半導体記憶装置はさらに、 前記チップセレクト信号が活性のとき、前記駆動信号が
不活性の期間に出力信号である遅延読出／書込イネーブ
ル信号が切り換わるように読出／書込イネーブル信号を
所定時間遅延させて出力する第３の遅延手段と、 前記遅延読出／書込イネーブル信号が活性のとき外部か
らのデータ信号をバッファリングする入力バッファとを
含む、請求項５に記載の半導体記憶装置。
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