JPH06103775A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- JPH06103775A JPH06103775A JP4250878A JP25087892A JPH06103775A JP H06103775 A JPH06103775 A JP H06103775A JP 4250878 A JP4250878 A JP 4250878A JP 25087892 A JP25087892 A JP 25087892A JP H06103775 A JPH06103775 A JP H06103775A
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Abstract
(57)【要約】
【目的】高速なスタチックＲＡＭのアドレス入力変化が
ワードセレクト開始よりも遅れた場合でも、デジット線
上でのデータ競合によるメモリセルのデータ破壊を防止
すること。 【構成】ワードセレクト信号８の発生回路５として、ア
ドレスの各ビットの変化点の検出を遅延回路とＥＸＯＲ
で行ない、変化点検出パルスを得る手段と、このパルス
と入力クロックΦとでアドレス変化点を包含する期間は
ワードセレクト信号８をインアクティブとする手段を備
え、アドレスの変化点が安定してからワードセレクトす
ることで、複数のメモリセルのデータがデジット線１２
ａ，１２ｂ，…上で競合すること防止する。
ワードセレクト開始よりも遅れた場合でも、デジット線
上でのデータ競合によるメモリセルのデータ破壊を防止
すること。 【構成】ワードセレクト信号８の発生回路５として、ア
ドレスの各ビットの変化点の検出を遅延回路とＥＸＯＲ
で行ない、変化点検出パルスを得る手段と、このパルス
と入力クロックΦとでアドレス変化点を包含する期間は
ワードセレクト信号８をインアクティブとする手段を備
え、アドレスの変化点が安定してからワードセレクトす
ることで、複数のメモリセルのデータがデジット線１２
ａ，１２ｂ，…上で競合すること防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ回路に関
し、特に他の論理回路などとともにシステムを半導体チ
ップ上に集積した論理ＬＳＩに使用されるスタチック型
の半導体メモリ回路に関する。
し、特に他の論理回路などとともにシステムを半導体チ
ップ上に集積した論理ＬＳＩに使用されるスタチック型
の半導体メモリ回路に関する。
【０００２】
【従来の技術】従来の半導体メモリ回路は、図５に示す
ように、ｎビットのアドレスＡ１〜Ａｎ信号を入力する
アドレス入力１０２ａ，１０２ｂ，１０２ｃと、このア
ドレス信号をデコードするアドレスデコーダ１０４と、
クロック信号Φを入力するクロック入力１０１と、この
クロック信号Φを反転してワードセレクト信号１０８を
供給するインバータ１０５と、アドレスデコーダ１０４
の２のｎ乗本の各々の出力とワードセレクト信号１０８
とを入力し、２のｎ乗本のワード線１０７ａ，１０７
ｂ，１０７ｃを供給するｎのｎ乗個のＡＮＤゲート１０
６ａ，１０６ｂ，１０６ｃと、２のｎ乗×ｍビットの構
成に配置したメモリセル１０９ａ，１０９ｂ，１０９
ｃ，１１０ａ，１１０ｂ，１１０ｃ，１１１ａ，１１１
ｂ，１１１ｃと、ｍビット×２本のデジット線１１２
ａ，１１２ｂ，１１３ａ，１１３ｂ，１１４ａ，１１４
ｂと、ワードセレクト信号１０８をゲート入力とし、各
々ハイレベル電位１１８にソースを接続し、２ｍビット
の各デジット線１１２ａ，…にドレインを接続した２ｍ
個のトランジスタ１１５ａ，１１５ｂ，１１６ａ，１１
６ｂ，１１７ａ，１１７ｂと、２ｍ本のデジット線１１
２ａ，…に接続され、データ入出力１０３ａ，１０３
ｂ，１０３ｃにデータＩ０１，Ｉ０２，Ｉ０ｍの入出力
を行なうリードライトアンプ１１９などで構成される。
ように、ｎビットのアドレスＡ１〜Ａｎ信号を入力する
アドレス入力１０２ａ，１０２ｂ，１０２ｃと、このア
ドレス信号をデコードするアドレスデコーダ１０４と、
クロック信号Φを入力するクロック入力１０１と、この
クロック信号Φを反転してワードセレクト信号１０８を
供給するインバータ１０５と、アドレスデコーダ１０４
の２のｎ乗本の各々の出力とワードセレクト信号１０８
とを入力し、２のｎ乗本のワード線１０７ａ，１０７
ｂ，１０７ｃを供給するｎのｎ乗個のＡＮＤゲート１０
６ａ，１０６ｂ，１０６ｃと、２のｎ乗×ｍビットの構
成に配置したメモリセル１０９ａ，１０９ｂ，１０９
ｃ，１１０ａ，１１０ｂ，１１０ｃ，１１１ａ，１１１
ｂ，１１１ｃと、ｍビット×２本のデジット線１１２
ａ，１１２ｂ，１１３ａ，１１３ｂ，１１４ａ，１１４
ｂと、ワードセレクト信号１０８をゲート入力とし、各
々ハイレベル電位１１８にソースを接続し、２ｍビット
の各デジット線１１２ａ，…にドレインを接続した２ｍ
個のトランジスタ１１５ａ，１１５ｂ，１１６ａ，１１
６ｂ，１１７ａ，１１７ｂと、２ｍ本のデジット線１１
２ａ，…に接続され、データ入出力１０３ａ，１０３
ｂ，１０３ｃにデータＩ０１，Ｉ０２，Ｉ０ｍの入出力
を行なうリードライトアンプ１１９などで構成される。
【０００３】図６は図５の従来例の読み出し動作を示す
タイミング図であり、以下これをもとに動作を説明す
る。まず図６（ａ）は、正常に動作した場合であり、動
作は２つの期間ととに分かれる。の期間はアドレ
ス信号Ａ１〜Ａｎが変化する期間で、この間はワードセ
レクト信号１０９をインアクティブとし、同時に２ｍ個
のトランジスタ１１５ａ，１１５ｂ，１１６ａ，１１６
ｂ，１１７ａ，１１７ｂがオンすることで、すべてのデ
ジット線１１２ａ，１１２ｂ，１１３ａ，１１３ｂ，１
１４ａ，１１４ｂはハイレベル電位に充電される。
タイミング図であり、以下これをもとに動作を説明す
る。まず図６（ａ）は、正常に動作した場合であり、動
作は２つの期間ととに分かれる。の期間はアドレ
ス信号Ａ１〜Ａｎが変化する期間で、この間はワードセ
レクト信号１０９をインアクティブとし、同時に２ｍ個
のトランジスタ１１５ａ，１１５ｂ，１１６ａ，１１６
ｂ，１１７ａ，１１７ｂがオンすることで、すべてのデ
ジット線１１２ａ，１１２ｂ，１１３ａ，１１３ｂ，１
１４ａ，１１４ｂはハイレベル電位に充電される。
【０００４】ワードセレクト信号１０８をインアクティ
ブとするのは、アドレス信号Ａ１〜Ａｎの変化点で同時
に複数のワード線が選択されることを防止するためのも
のである。もし、仮りに同時に複数のワード線が選択さ
れると、デジット線上でデータ競合が起こり、メモリセ
ル内のデータが破壊される恐れがある。
ブとするのは、アドレス信号Ａ１〜Ａｎの変化点で同時
に複数のワード線が選択されることを防止するためのも
のである。もし、仮りに同時に複数のワード線が選択さ
れると、デジット線上でデータ競合が起こり、メモリセ
ル内のデータが破壊される恐れがある。
【０００５】また、の期間に全デジット線を充電する
理由は、の期間に入ってメモリセル内のデータが各々
ペアのデジット線に出力される際に、直前までに寄生容
量にたくわえられた電荷がペアのデジット線上にアンバ
ランスに残っていると、この電荷がメモリセル内へ逆流
し、メモリセル内のデータを破壊する恐れがある。この
ため、事前に両デジット線をハイレベル電位とするもの
である。の期間はの期間に決まったアドレスに対す
るｍビットデータを読み出すもので、ワードセレクト信
号がアクティブとなることで、２のｎ乗本のワード線１
０７ａ，１０７ｂ，１０７ｃのうち、いずれか１本だけ
がアクティブとなり、これに接続されたｍ個のメモリセ
ルの内容がデジット線１１２ａ，１１２ｂ，１１３ａ，
１１３ｂ，１１４ａ，１１４ｂに読み出され、リードラ
イトアンプ１１９を介して、データ入出力３ａ，３ｂ，
３ｃにｍビットデータとして出力される．以上のように
，の２つの期間で１つのアドレスに対するｍビット
データの読み出しが実行される。
理由は、の期間に入ってメモリセル内のデータが各々
ペアのデジット線に出力される際に、直前までに寄生容
量にたくわえられた電荷がペアのデジット線上にアンバ
ランスに残っていると、この電荷がメモリセル内へ逆流
し、メモリセル内のデータを破壊する恐れがある。この
ため、事前に両デジット線をハイレベル電位とするもの
である。の期間はの期間に決まったアドレスに対す
るｍビットデータを読み出すもので、ワードセレクト信
号がアクティブとなることで、２のｎ乗本のワード線１
０７ａ，１０７ｂ，１０７ｃのうち、いずれか１本だけ
がアクティブとなり、これに接続されたｍ個のメモリセ
ルの内容がデジット線１１２ａ，１１２ｂ，１１３ａ，
１１３ｂ，１１４ａ，１１４ｂに読み出され、リードラ
イトアンプ１１９を介して、データ入出力３ａ，３ｂ，
３ｃにｍビットデータとして出力される．以上のように
，の２つの期間で１つのアドレスに対するｍビット
データの読み出しが実行される。
【０００６】
【発明が解決しようとする課題】従来の半導体メモリ回
路で、クロック入力Φの周期が数百ｎｓ程度のスピード
では図６（ａ）のタイミング図に従って正常に動作する
が、１００ｎｓ以下の周期では誤動作する恐れがあり、
以下図６（ｂ）をもとにこの様子を説明する。
路で、クロック入力Φの周期が数百ｎｓ程度のスピード
では図６（ａ）のタイミング図に従って正常に動作する
が、１００ｎｓ以下の周期では誤動作する恐れがあり、
以下図６（ｂ）をもとにこの様子を説明する。
【０００７】図６（ｂ）において、この種の半導体メモ
リ回路ではアドレスが確定してから、実際に読み出しが
開始されるのはの期間に入ってからである。従って、
アクセススピードを上げるためにはの期間をできるだ
け短くしての期間が早く始まるようにする必要があ
る。このためには、クロック入力Φのハイレベル期間を
短くすればよいが、１００ｎｓ以下の周期ではクロック
のデューティサイクルとして選択できるのは、１／４す
なわち２０ｎｓ程度のパルス幅が限度である。この半導
体メモリ回路を、他の論理回路とともにチップ上に集積
化した場合、しばしば図６（ｂ）のようなタイミングと
なってしまう。
リ回路ではアドレスが確定してから、実際に読み出しが
開始されるのはの期間に入ってからである。従って、
アクセススピードを上げるためにはの期間をできるだ
け短くしての期間が早く始まるようにする必要があ
る。このためには、クロック入力Φのハイレベル期間を
短くすればよいが、１００ｎｓ以下の周期ではクロック
のデューティサイクルとして選択できるのは、１／４す
なわち２０ｎｓ程度のパルス幅が限度である。この半導
体メモリ回路を、他の論理回路とともにチップ上に集積
化した場合、しばしば図６（ｂ）のようなタイミングと
なってしまう。
【０００８】（ｂ）では、アドレスＡ１〜Ａｎの変化点
が、このアドレスを作っている論理回路内の素子遅延が
大きく、の期間、すなわち２０ｎｓ程度の期間内に決
定せず、の期間にまでずれ込んでいることを示してい
る。この場合、アドレス信号のずれ込みがワード線１０
７ａ，１０７ｂ，１０７ｃ上で点のような変化点とし
て現われる。この期間では、すでにワードセレクト信号
１０８がアクティブとなっいるため、この変化点によっ
て一時的に複数のワード線が選択されることになり、複
数のメモリセルがデジット線上でデータ競合を起こし、
点に示すようにメモリセルの内容が破壊されるという
問題が発生する。
が、このアドレスを作っている論理回路内の素子遅延が
大きく、の期間、すなわち２０ｎｓ程度の期間内に決
定せず、の期間にまでずれ込んでいることを示してい
る。この場合、アドレス信号のずれ込みがワード線１０
７ａ，１０７ｂ，１０７ｃ上で点のような変化点とし
て現われる。この期間では、すでにワードセレクト信号
１０８がアクティブとなっいるため、この変化点によっ
て一時的に複数のワード線が選択されることになり、複
数のメモリセルがデジット線上でデータ競合を起こし、
点に示すようにメモリセルの内容が破壊されるという
問題が発生する。
【０００９】この問題を回避する方法としては２つ考え
られるが、以下の理由で困難である。第１の方法として
は、アドレスＡ１〜Ａｎの変化点を２０ｎｓ以内に確定
すれば良いので、アドレスを生成する論理回路内の遅延
時間を極力小さくすればよいが、アドレス生成の論理が
複雑であると、論理を構成するゲートの段数には下限が
あり、改善には限界がある。
られるが、以下の理由で困難である。第１の方法として
は、アドレスＡ１〜Ａｎの変化点を２０ｎｓ以内に確定
すれば良いので、アドレスを生成する論理回路内の遅延
時間を極力小さくすればよいが、アドレス生成の論理が
複雑であると、論理を構成するゲートの段数には下限が
あり、改善には限界がある。
【００１０】また、第２の方法としてはクロックΦのデ
ューティサイクルを変更しての期間を長くすることが
考えられる。しかし、前述のように１００ｎｓ程度の周
期では、そのパルス幅の分解能は１／４以下とすること
が困難であるので、１／４より大きなデューティサイク
ルとしては、１／３や１／２しか選択できない。この第
２の方法では、メモリセルのデータ破壊を起こすことな
く、の期間に読み出しを実施することができるが、読
み出し開始がクロック周期の１／３または１／２の時点
からとなり、遅れるため半導体メモリ回路の次段の論理
回路でのスピード設計が不利になるという欠点がある。
ューティサイクルを変更しての期間を長くすることが
考えられる。しかし、前述のように１００ｎｓ程度の周
期では、そのパルス幅の分解能は１／４以下とすること
が困難であるので、１／４より大きなデューティサイク
ルとしては、１／３や１／２しか選択できない。この第
２の方法では、メモリセルのデータ破壊を起こすことな
く、の期間に読み出しを実施することができるが、読
み出し開始がクロック周期の１／３または１／２の時点
からとなり、遅れるため半導体メモリ回路の次段の論理
回路でのスピード設計が不利になるという欠点がある。
【００１１】本発明の目的は、前記問題点が解決し、複
数のメモリセルがデジット線上でデータ競合を起こすこ
とのないようにした半導体メモリ回路を提供することに
ある。
数のメモリセルがデジット線上でデータ競合を起こすこ
とのないようにした半導体メモリ回路を提供することに
ある。
【００１２】
【課題を解決するための手段】本発明の半導体メモリ回
路の構成は、複数ビットのアドレス信号を入力しかつア
ドレスデコード信号を出力するアドレスデコーダと、デ
ータ入出力をデジット線に共通接続しかつメモリ選択入
力を複数のワード線に選択的に接続しかつマトリクス状
に配置した複数のメモリセルと、前記アドレス信号を入
力しかつ各ビットのアドレス信号の変化点を検出し、一
定幅のパルスを発生するアドレス変化検出回路と、クロ
ック信号と前記アドレス変化検出回路の出力とを入力し
かつ前記クロック信号の一方のエッジでセットされかつ
前記アドレス変化検出回路の出力でリセットされるフリ
ップフロップと、前記クロック信号と前記フリップフロ
ップの出力とを入力しかつワードセレクト信号を出力す
るＮＯＲゲートと、前記ワードセレクト信号と前記アド
レスデコーダの出力とを入力しかつ前記アドレスデコー
ダの各出力に対応した前記ワード線に選択信号を出力す
る複数のＡＮＤゲートと、前記各デジット線に接続され
データ入出力端子とデータの入出力を行なうリードライ
トアンプとを備えることを特徴とする。
路の構成は、複数ビットのアドレス信号を入力しかつア
ドレスデコード信号を出力するアドレスデコーダと、デ
ータ入出力をデジット線に共通接続しかつメモリ選択入
力を複数のワード線に選択的に接続しかつマトリクス状
に配置した複数のメモリセルと、前記アドレス信号を入
力しかつ各ビットのアドレス信号の変化点を検出し、一
定幅のパルスを発生するアドレス変化検出回路と、クロ
ック信号と前記アドレス変化検出回路の出力とを入力し
かつ前記クロック信号の一方のエッジでセットされかつ
前記アドレス変化検出回路の出力でリセットされるフリ
ップフロップと、前記クロック信号と前記フリップフロ
ップの出力とを入力しかつワードセレクト信号を出力す
るＮＯＲゲートと、前記ワードセレクト信号と前記アド
レスデコーダの出力とを入力しかつ前記アドレスデコー
ダの各出力に対応した前記ワード線に選択信号を出力す
る複数のＡＮＤゲートと、前記各デジット線に接続され
データ入出力端子とデータの入出力を行なうリードライ
トアンプとを備えることを特徴とする。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体メモリ回路を示す
回路図、図２は図１のクロック発生回路５の具体的な第
１の回路例を示す回路図である。
る。図１は本発明の一実施例の半導体メモリ回路を示す
回路図、図２は図１のクロック発生回路５の具体的な第
１の回路例を示す回路図である。
【００１４】図１において、本実施例の半導体メモリ回
路は、クロック発生回路５を有する点が図５と異なり、
その他の回路部分は図５と同様である。
路は、クロック発生回路５を有する点が図５と異なり、
その他の回路部分は図５と同様である。
【００１５】図１において、本実施例の半導体メモリ回
路は、ｎビットのアドレス信号Ａ１〜Ａｎを入力するア
ドレス入力２ａ，２ｂ，２ｃと、このアドレス信号をデ
コードし、２のｎ乗本のデコード出力をするアドレスデ
コーダ４と、クロックΦを入力するクロック入力１と、
クロックΦとアドレスＡ１〜Ａｎとを入力とし、ワード
セレクト信号８を供給するクロック発生回路５と、アド
レスデコーダの２のｎ乗本の各々の出力とワードセレク
ト信号８とを入力し、２のｎ乗本のワード線７ａ，７
ｂ，７ｃとを供給する２のｎ乗個のＡＮＤゲート６ａ，
６ｂ，６ｃと、２のｎ乗×ｍビットの構成に配置したメ
モリセル９ａ，９ｂ，９ｃ，１０ａ，１０ｂ，１０ｃ，
１１ａ，１１ｂ，１１ｃと、ｍビット×２本のデジット
線１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ
と、ワードセレクト信号８をゲート入力とし、各々ハイ
レベル電位１８にソースを接続し、２ｍビットの各デジ
ット線にドレインを接続した２ｍ個のトランジスタ１５
ａ，１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂと、２ｍ
本のデジット線に接続され、データ入出力３ａ，３ｂ，
３ｃにデータの入出力を行なうリードライトアンプ１９
とで構成される。
路は、ｎビットのアドレス信号Ａ１〜Ａｎを入力するア
ドレス入力２ａ，２ｂ，２ｃと、このアドレス信号をデ
コードし、２のｎ乗本のデコード出力をするアドレスデ
コーダ４と、クロックΦを入力するクロック入力１と、
クロックΦとアドレスＡ１〜Ａｎとを入力とし、ワード
セレクト信号８を供給するクロック発生回路５と、アド
レスデコーダの２のｎ乗本の各々の出力とワードセレク
ト信号８とを入力し、２のｎ乗本のワード線７ａ，７
ｂ，７ｃとを供給する２のｎ乗個のＡＮＤゲート６ａ，
６ｂ，６ｃと、２のｎ乗×ｍビットの構成に配置したメ
モリセル９ａ，９ｂ，９ｃ，１０ａ，１０ｂ，１０ｃ，
１１ａ，１１ｂ，１１ｃと、ｍビット×２本のデジット
線１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ
と、ワードセレクト信号８をゲート入力とし、各々ハイ
レベル電位１８にソースを接続し、２ｍビットの各デジ
ット線にドレインを接続した２ｍ個のトランジスタ１５
ａ，１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂと、２ｍ
本のデジット線に接続され、データ入出力３ａ，３ｂ，
３ｃにデータの入出力を行なうリードライトアンプ１９
とで構成される。
【００１６】また、図１のクロック発生回路５は、図２
に示すように、ｎビットのアドレスＡ１〜Ａｎを入力す
るアドレス入力５ｂ，５ｃ，５ｄと、各アドレス入力５
ｂ，５ｃ，５ｄに入力を接続したｎ個の遅延回路２０
ａ，２０ｂ，２０ｃと、一方の入力を各アドレス入力５
ｂ，５ｃ，５ｄに接続し、かつ他方の入力を各遅延回路
２０ａ，２０ｂ，２０ｃの出力に接続したｎ個の排他的
論理和ゲート２０ｄ，２０ｅ，２０ｆと、ｎ個の排他的
論理和２０ｄ，２０ｅ，２０ｆの出力を入力とするｎ入
力ＯＲゲート２０ｇと、ＯＲゲート２０ｇの出力を入力
とし、出力をアドレス変化検出信号２１として供給する
遅延回路２０ｈとを有するアドレス変化検出回路２０を
設け、さらにデータ入力をハイレベル電位２４に接続
し、クロック入力をクロックΦに接続し、リセット入力
を遅延回路２０ｈからのアドレス変化検出信号２１に接
続したＤ型フリップフロップ２２と、クロック入力５ａ
とフリップフロップ２２のＱ出力とを入力するＮＯＲゲ
ート２３と、ＮＯＲゲート２３の出力をワードセレクト
信号として出力する信号出力５ｅと、クロックΦを入力
するクロック入力５ａとで構成される。なお、遅延回路
２０ａ，２０ｂ，２０ｃ，２０ｈと排他的論理和ゲート
２０ｄ，２０ｅ，２０ｆとＯＲゲート２０ｇとはアドレ
ス変化検出回路２０として動作する。
に示すように、ｎビットのアドレスＡ１〜Ａｎを入力す
るアドレス入力５ｂ，５ｃ，５ｄと、各アドレス入力５
ｂ，５ｃ，５ｄに入力を接続したｎ個の遅延回路２０
ａ，２０ｂ，２０ｃと、一方の入力を各アドレス入力５
ｂ，５ｃ，５ｄに接続し、かつ他方の入力を各遅延回路
２０ａ，２０ｂ，２０ｃの出力に接続したｎ個の排他的
論理和ゲート２０ｄ，２０ｅ，２０ｆと、ｎ個の排他的
論理和２０ｄ，２０ｅ，２０ｆの出力を入力とするｎ入
力ＯＲゲート２０ｇと、ＯＲゲート２０ｇの出力を入力
とし、出力をアドレス変化検出信号２１として供給する
遅延回路２０ｈとを有するアドレス変化検出回路２０を
設け、さらにデータ入力をハイレベル電位２４に接続
し、クロック入力をクロックΦに接続し、リセット入力
を遅延回路２０ｈからのアドレス変化検出信号２１に接
続したＤ型フリップフロップ２２と、クロック入力５ａ
とフリップフロップ２２のＱ出力とを入力するＮＯＲゲ
ート２３と、ＮＯＲゲート２３の出力をワードセレクト
信号として出力する信号出力５ｅと、クロックΦを入力
するクロック入力５ａとで構成される。なお、遅延回路
２０ａ，２０ｂ，２０ｃ，２０ｈと排他的論理和ゲート
２０ｄ，２０ｅ，２０ｆとＯＲゲート２０ｇとはアドレ
ス変化検出回路２０として動作する。
【００１７】図３（ａ），（ｂ）は図１の実施例の動作
を示すタイミング図であり、以下これらをもとに動作を
説明する。まず図３（ａ）は、アドレスＡ１〜Ａｎの変
化点がクロックΦのハイレベルの期間、すなわちの期
間内にある場合である。図３（ａ）において、アドレス
Ａ１〜Ａｎの変化点により、クロック発生回路５の内部
のアドレス変化検出回路２０において、ｎ個の排他的論
理和２０ｄ，２０ｅ，２０ｆのうち、少なくとも１つの
出力に各々遅延回路２０ａ，２０ｂ，２０ｃの遅延時間
に相当するパルス幅のパルスが発生し、ＯＲゲート２０
ｇと遅延回路２０ｈとを介して、アドレス変化検出信号
２１が得られる。このパルスの前エッジの位置はアドレ
ス変化点からほぼ遅延回路２０ｈの遅延時間後に得られ
る。
を示すタイミング図であり、以下これらをもとに動作を
説明する。まず図３（ａ）は、アドレスＡ１〜Ａｎの変
化点がクロックΦのハイレベルの期間、すなわちの期
間内にある場合である。図３（ａ）において、アドレス
Ａ１〜Ａｎの変化点により、クロック発生回路５の内部
のアドレス変化検出回路２０において、ｎ個の排他的論
理和２０ｄ，２０ｅ，２０ｆのうち、少なくとも１つの
出力に各々遅延回路２０ａ，２０ｂ，２０ｃの遅延時間
に相当するパルス幅のパルスが発生し、ＯＲゲート２０
ｇと遅延回路２０ｈとを介して、アドレス変化検出信号
２１が得られる。このパルスの前エッジの位置はアドレ
ス変化点からほぼ遅延回路２０ｈの遅延時間後に得られ
る。
【００１８】ここで、フリップフロップ２２の出力はク
ロックΦの立上りエッジでセットされ、アドレス変化検
出信号２１でリセットされる。クロックΦとフリップフ
ロップ２２の出力とを入力とするＮＯＲゲート２３の出
力、すなわちワードセレクト信号８は、この場合フリッ
プフロップ２２の出力信号の立下りエッジがクロックΦ
の立上りエッジを越えないため、クロックΦの反転信号
として得られる。従っての期間はワードセレクト信号
がインアクティブとなり、各デジット線のプリチャージ
が実施され、の期間には該当するメモリセルの内容が
デジット線とリードライトアンプ１９を介して、データ
入出力３ａ，３ｂ，３ｃにｍビット出力として読み出さ
れる。
ロックΦの立上りエッジでセットされ、アドレス変化検
出信号２１でリセットされる。クロックΦとフリップフ
ロップ２２の出力とを入力とするＮＯＲゲート２３の出
力、すなわちワードセレクト信号８は、この場合フリッ
プフロップ２２の出力信号の立下りエッジがクロックΦ
の立上りエッジを越えないため、クロックΦの反転信号
として得られる。従っての期間はワードセレクト信号
がインアクティブとなり、各デジット線のプリチャージ
が実施され、の期間には該当するメモリセルの内容が
デジット線とリードライトアンプ１９を介して、データ
入出力３ａ，３ｂ，３ｃにｍビット出力として読み出さ
れる。
【００１９】次に、図３（ｂ）はアドレスＡ１〜Ａｎの
変化点がクロックΦの立下りエッジよりも後にずれ込ん
だ場合で、従来の回路では誤動作となる場合である。こ
の場合、アドレスＡ１〜Ａｎの変化により、同様にアド
レス変化検出信号２１がアドレスの変化点からほぼ遅延
回路２０ｈの遅延時間後に得られる。これによって、フ
リップフロップ２２の出力の立下りエッジはクロックΦ
の立下りエッジよりも後となり、図のの点で変化す
る。
変化点がクロックΦの立下りエッジよりも後にずれ込ん
だ場合で、従来の回路では誤動作となる場合である。こ
の場合、アドレスＡ１〜Ａｎの変化により、同様にアド
レス変化検出信号２１がアドレスの変化点からほぼ遅延
回路２０ｈの遅延時間後に得られる。これによって、フ
リップフロップ２２の出力の立下りエッジはクロックΦ
の立下りエッジよりも後となり、図のの点で変化す
る。
【００２０】したがってワードセレクト信号はの点か
らアクティブとなり、この時点ではすでにアドレスＡ１
〜Ａｎの状態は安定しているため、２のｎ乗本のワード
線はただ１つだけ選択され、点から正常に、該当する
メモリセルの内容の読み出しが実行される。この際、読
み出し開始点はクロックΦの立下りエッジよりも遅れる
ことになるが、クロックΦのデューティサイクルを従来
回路で単純に１／３や１／２等とするよりも早く読み出
しを開始することができる。
らアクティブとなり、この時点ではすでにアドレスＡ１
〜Ａｎの状態は安定しているため、２のｎ乗本のワード
線はただ１つだけ選択され、点から正常に、該当する
メモリセルの内容の読み出しが実行される。この際、読
み出し開始点はクロックΦの立下りエッジよりも遅れる
ことになるが、クロックΦのデューティサイクルを従来
回路で単純に１／３や１／２等とするよりも早く読み出
しを開始することができる。
【００２１】図４は本発明の他の実施例の半導体メモリ
回路で使用するクロック発生回路の回路図である。本実
施例は、図１については同様であるので、ここでは省略
する。本実施例は、図２の一実施例に対して、クロック
ΦとＮＯＲゲート２３およびフリップフロップのクロッ
ク入力との間に、ワンショット回路２５を挿入した構成
となっている。
回路で使用するクロック発生回路の回路図である。本実
施例は、図１については同様であるので、ここでは省略
する。本実施例は、図２の一実施例に対して、クロック
ΦとＮＯＲゲート２３およびフリップフロップのクロッ
ク入力との間に、ワンショット回路２５を挿入した構成
となっている。
【００２２】ワンショット回路２５は、遅延回路２５，
インバータ２６，ＡＮＤゲート２７を有し、クロックΦ
の立上りエッジを検出し、一定幅の正のパルスを発生す
るもので、図１のトランジスタ１５ａ，１５ｂ，１６
ａ，１６ｂ，１７ａ，１７ｂがそれぞれ各デジット線を
充電するのに十分なパルス幅となるように設計されてい
る。このクロック発生回路５を使用することにより効果
としては、アドレスＡ１〜Ａｎの変化点が十分速く安定
する場合には、ワンショット回路２５で発生する必要最
小限のパルス幅でワードセレクト信号８をインアクティ
ブとすることにより、読み出し開始点を早くすることが
可能となる。
インバータ２６，ＡＮＤゲート２７を有し、クロックΦ
の立上りエッジを検出し、一定幅の正のパルスを発生す
るもので、図１のトランジスタ１５ａ，１５ｂ，１６
ａ，１６ｂ，１７ａ，１７ｂがそれぞれ各デジット線を
充電するのに十分なパルス幅となるように設計されてい
る。このクロック発生回路５を使用することにより効果
としては、アドレスＡ１〜Ａｎの変化点が十分速く安定
する場合には、ワンショット回路２５で発生する必要最
小限のパルス幅でワードセレクト信号８をインアクティ
ブとすることにより、読み出し開始点を早くすることが
可能となる。
【００２３】また、アドレスＡ１〜Ａｎの変化点が、ワ
ンショット回路２５の出力パルスの立下りよりも遅れる
場合には、アドレスＡ１〜Ａｎの変化が安定するまで、
ワードセレクト信号８をインアクティブにするという効
果が得られる。
ンショット回路２５の出力パルスの立下りよりも遅れる
場合には、アドレスＡ１〜Ａｎの変化が安定するまで、
ワードセレクト信号８をインアクティブにするという効
果が得られる。
【００２４】
【発明の効果】以上説明したように、本発明の半導体メ
モリ回路は、アドレスの変化点がクロックΦの立下りを
越えた場合に、アドレスが確定してからワードセレクト
信号をアクティブにするようにしたため、誤動作するこ
となく、かつアクセススピードを損なわずに読み出しを
実行できるという効果がある。
モリ回路は、アドレスの変化点がクロックΦの立下りを
越えた場合に、アドレスが確定してからワードセレクト
信号をアクティブにするようにしたため、誤動作するこ
となく、かつアクセススピードを損なわずに読み出しを
実行できるという効果がある。
【図１】本発明の一実施例の半導体メモリ回路を示す回
路図である。
路図である。
【図２】図１に示したクロック発生回路の回路例を示す
回路図である。
回路図である。
【図３】（ａ），（ｂ）は図１に示した実施例の動作を
示したタイミング図である。
示したタイミング図である。
【図４】本発明の他の実施例のクロック発生回路の回路
例を示す回路図である。
例を示す回路図である。
【図５】従来の半導体メモリ回路を示す回路図である。
【図６】（ａ），（ｂ）は図５に示した正常，異常動作
を示したタイミング図である。
を示したタイミング図である。
【符号の説明】 １，２ａ，２ｂ，２ｃ，３ａ，３ｂ，３ｃ，５ａ，５
ｂ，５ｃ，５ｄ，５ｅ，，１０１，１０２ａ，１０２
ｂ，１０２ｃ，１０３ａ，１０３ｂ，１０３ｃ端子 ４，１０４ アドレスデコーダ ５ クロック発生回路 ６ａ，６ｂ，６ｃ，１０６ａ，１０６ｂ，１０６ｃ
ＡＮＤゲート ７ａ，７ｂ，７ｃ，１０７ａ，１０７ｂ，１０７ｃ
ワード線 ８，１０８ ワードセレクト信号 ９ａ，９ｂ，９ｃ，１０ａ，１０ｂ，１０ｃｂ１１ａ，
１１ｂ，１１ｃ，１０９ａ，１０９ｂ，１０９ｃ，１１
０ａ，１１０ｂ，１１０ｃ，１１１ａ，１１１ｂ，１１
１ｃ メモリセル １２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ，１
１２ａ，１１２ｂ，１１３ａ，１１３ｂ，１１４ａ，１
１４ｂ デジット線 １５ａ，１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂ，１
１５ａ，１１５ｂ，１１６ａ，１１６ｂ，１１７ａ，１
１７ｂ トランジスタ １８，１１８，２４ ハイレベル電位 １９，１１９ リードライトアンプ ２０ アドレス変化検出回路 ２０ａ，２０ｂ，２０ｃ，２０ｈ 遅延回路 ２０ｄ，２０ｅ，２０ｆ 排他的論理和 ２０ｇ ＯＲゲート ２１ アドレス変化検出信号 ２２ フリップフロップ ２３ ＮＯＲゲート １０５ インバータ ２５ ワンショット回路
ｂ，５ｃ，５ｄ，５ｅ，，１０１，１０２ａ，１０２
ｂ，１０２ｃ，１０３ａ，１０３ｂ，１０３ｃ端子 ４，１０４ アドレスデコーダ ５ クロック発生回路 ６ａ，６ｂ，６ｃ，１０６ａ，１０６ｂ，１０６ｃ
ＡＮＤゲート ７ａ，７ｂ，７ｃ，１０７ａ，１０７ｂ，１０７ｃ
ワード線 ８，１０８ ワードセレクト信号 ９ａ，９ｂ，９ｃ，１０ａ，１０ｂ，１０ｃｂ１１ａ，
１１ｂ，１１ｃ，１０９ａ，１０９ｂ，１０９ｃ，１１
０ａ，１１０ｂ，１１０ｃ，１１１ａ，１１１ｂ，１１
１ｃ メモリセル １２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ，１
１２ａ，１１２ｂ，１１３ａ，１１３ｂ，１１４ａ，１
１４ｂ デジット線 １５ａ，１５ｂ，１６ａ，１６ｂ，１７ａ，１７ｂ，１
１５ａ，１１５ｂ，１１６ａ，１１６ｂ，１１７ａ，１
１７ｂ トランジスタ １８，１１８，２４ ハイレベル電位 １９，１１９ リードライトアンプ ２０ アドレス変化検出回路 ２０ａ，２０ｂ，２０ｃ，２０ｈ 遅延回路 ２０ｄ，２０ｅ，２０ｆ 排他的論理和 ２０ｇ ＯＲゲート ２１ アドレス変化検出信号 ２２ フリップフロップ ２３ ＮＯＲゲート １０５ インバータ ２５ ワンショット回路
Claims (2)
- 【請求項１】 複数ビットのアドレス信号を入力しかつ
アドレスデコード信号を出力するアドレスデコーダと、
データ入出力をデジット線に共通接続しかつメモリ選択
入力を複数のワード線に選択的に接続しかつマトリクス
状に配置した複数のメモリセルと、前記アドレス信号を
入力しかつ各ビットのアドレス信号の変化点を検出し、
一定幅のパルスを発生するアドレス変化検出回路と、ク
ロック信号と前記アドレス変化検出回路の出力とを入力
しかつ前記クロック信号の一方のエッジでセットされか
つ前記アドレス変化検出回路の出力でリセットされるフ
リップフロップと、前記クロック信号と前記フリップフ
ロップの出力とを入力しかつワードセレクト信号を出力
するＮＯＲゲートと、前記ワードセレクト信号と前記ア
ドレスデコーダの出力とを入力しかつ前記アドレスデコ
ーダの各出力に対応した前記ワード線に選択信号を出力
する複数のＡＮＤゲートと、前記各デジット線に接続さ
れデータ入出力端子とデータの入出力を行なうリードラ
イトアンプとを備えることを特徴とする半導体メモリ回
路。 - 【請求項２】 前記クロック信号の入力端と前記フリッ
プフロップ及び前記ＮＯＲゲートとの間に、ワンショッ
ト回路が介在する請求項１に記載の半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250878A JPH06103775A (ja) | 1992-09-21 | 1992-09-21 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4250878A JPH06103775A (ja) | 1992-09-21 | 1992-09-21 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103775A true JPH06103775A (ja) | 1994-04-15 |
Family
ID=17214361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4250878A Withdrawn JPH06103775A (ja) | 1992-09-21 | 1992-09-21 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103775A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973987A (en) * | 1998-08-28 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device delaying ATD pulse signal to generate word line activation signal |
| JP2003100082A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 同期式半導体記憶装置 |
-
1992
- 1992-09-21 JP JP4250878A patent/JPH06103775A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973987A (en) * | 1998-08-28 | 1999-10-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device delaying ATD pulse signal to generate word line activation signal |
| JP2003100082A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 同期式半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |