KR100263828B1 - 펄스 워드 라인 방식을 위한 디코더를 구비한 단칩 메모리 시스템 - Google Patents

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Abstract

다중 워드 라인 선택을 방지하기 위하여, 펄스 워드 라인 방식 기능을 가진 메모리 시스템이 클럭 신호가 액티브 레벨을 가질 때 하나의 워드 라인을 구동하고 그 클럭 신호가 인액티브 레벨을 가질 때 모든 워드 라인들을 강제적으로 비구동하기 위한 디코더를 포함한다.

Description

펄스 워드 라인 방식을 위한 디코더를 구비한 단칩 메모리 시스템
본 발명은 일반적으로 “펄스 워드 라인 방식”(pulse word line nethod) 기능을 가진 메모리 시스템에 관한 것으로서, 특히 펄스 워드 방식에 따라 워드 라인을 구동(activate)하기 위한 디코더를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 데이터를 보다 빠르게 액세스할 필요가 있다. 따라서, 전형적으로 캐시(cache) 및 다이내믹 랜덤 액세스 메모리들(DRAMs)로 구성된 주 메모리 어레이를 구비한 메모리 시스템들이 사용된다. 캐시는 스태틱 랜덤 액세스 메모리들(SRAMs)로 구성되는데, 이는 SRAM의 액세스 속도가 DRAM의 액세스 속도보다 빠르기때문이다. 그러나, SRAM은 DRAM보다 값비싸므로, 주 메모리 어레이는 전형적으로 DRAM들로 구성되고, SRAM은 주 메모리 어레이를 보조하기 위한 캐시에만 사용된다.
그러나, 메모리 시스템의 전력 소모는 가능한 한 많이 절감되어야 한다. 따라서, SRAM을 액세스하는 데 펄스 워드 방식(pulse word method)이 이용된다.
제1도는 단칩 메모리 디바이스(single-chip memory device, 50) 및 외부 중앙처리 장치(CPU : 51)를 포함하는 종래의 메모리 시스템을 도시하고 있다. 메모리 디바이스는 SRAM 셀들의 어레이(52) 및 DRAM 셀들의 어레이(제1도에 도시되지 않음)을 포함한다. 어레이(52)는 다수의 워드 라인, 다수의 비트 라인 및 다수의 SRAM 셀들을 가진다. CPU(51)는 메모리 디바이스로부터의 데이터를 이용하여 명령을 처리한다.
메모리 디바이스(50)는 또한 행 어드레스 스트로브(RAS : row address strobe) 신호, 열 어드레스 스트로브(CAS : column address strobe) 신호, 라이트 인에이블(WE : write enable) 신호, 클럭(CLK) 신호, 및 행 어드레스 신호와 열 어드레스 신호들을 가진 어드레스 신호들을 수신하기 위한 입력 단자들(참조 번호 없음)을 포함한다.
행 디코더(row decoder, 53)는 행 어드레스 신호에 응답하여 워드 라인 중의 한 워드 라인을 구동한다. 행 디코더는 CPU가 RAS 신호를 인액티브 로우 레벨(예를 들면, “0”)에서 액티브 하이 레벨(예를 들면, “1”)로 변화시킬 때 구동된다.
열 디코더(colunm decoder, 55)는 열 어드레스 신호에 응답하여 비트 라인들을 구동한다. 열 디코더는 CPU가 CAS 신호를 인액티브 로우 레벨(예를 들면, “0”)에서 액티브 하이 레벨(예를 들면, “1”)로 변화시킬 때 구동된다.
메모리 디바이스(50)는 또한 데이터를 입력 또는 출력하기 위한 I/O 단자들(참조 번호 없음)을 포함한다. I/O 버퍼(56)는 CPU가 WE 신호를 인액티브 로우레벨(예를 들면, “0”)에서 액티브 하이 레벨(예를 들면, “1”)로 변화시킬 때는 I/O 단자들로부터의 데이터를 센스 증폭기(sense amplifier, 54)로 전송하고, CPU가 WE 신호를 액티브 레벨에서 인액티브 레벨로 변화시킬 때는 센스 증폭기(54)로부터의 데이터를 I/O 단자들로 전송한다. 센스 증폭기(54)는 SRAM 셀로부터의 데이터를 증폭시킨다.
지연 회로(57)는 CLK 신호를 수신하여 지연된 클럭 1(CLK1) 신호를 출력한다. 지연 회로(58)도 CLK 신호를 수신하여 지연된 펄스(PULSE) 신호를 출력한다.
제2도는 행 디코더(53)를 상세히 도시하는 것으로서, 어드레스 신호 수신 회로(1), 다수의 레지스터 회로(2a) 및 워드 라인 구동 회로(word line activating circuit, 3a)를 포함한다. 이 예에서는, 이해를 쉽게 하기 위해 SRAM 셀들의 어레이(52)는 네 개의 워드 라인(WL0∼WL3)을 가지며 행 디코더(53)는 네 개의 행 어드레스 신호(A0∼A3)를 수신한다.
어드레스 신호들(A0∼A3)의 레벨들, 레지스터 회로들(X0∼X3)의 출력들, 및 선택되는 워드 라인들(WL0∼WL3) 간의 예시적인 관계는 다음 표 1에 도시되어 있는 것과 같다.
[표 1]
Figure kpo00001
어드레스 신호 수신 회로(1)는 어드레스 신호들(A0 및 A1)을 수신하기 위한 AND 회로(D1), 어드레스 신호(A1) 및 반전된 어드레스 신호(A0)를 수신하기 위한 AND 회로(D2), 어드레스 신호들(A2 및 A3)을 수신하기 위한 AND 회로(D3), 및 어드레스 신호(A3) 및 반전된 어드레스 신호(A2)를 수신하기 위한 AND 회로(D4)를 포함한다.
각 레지스터 회로(2a)는 노드(N1)와 노드(N2) 사이에 소스-드레인 경로를 가지는 P-형 금속 산화막 반도체(MOS) 트랜지스터(TR1), 노드(N2)의 신호를 반전시켜 상기 반전된 신호를 노드(N3)를 출력하기 위한 인버터(I1), 노드(N3)의 신호를 반전시키기 위한 인버터(I2), 노드(N2)와 인버터(I2)의 출력 사이에 소스-드레인 경로를 가지는 N-형 MOS 트랜지스터(TR2), 노드(N3)와 노드(N4) 사이에 소스-드레인 경로를 가지는 N-형 MOS 트랜지스터(TR3), 노드(N4)의 신호를 반전시켜 상기 반전된 신호를 노드(N5)로 출력하기 위한 인버터(I3), 노드(N5)의 신호를 반전시키기 위한 인버터(I4), 및 노드(N4)와 인버터(I4)의 출력 사이에 소스-드레인 경로를 가지는 P-형 MOS 트랜지스터(TR4)를 포함한다. MOS 트랜지스터들(TR1, TR2, TR3 및 TR4)의 각 게이트는 클럭 신호(CLK1)를 수신한다.
워드 라인 구동 회로(3a)는 신호들(X0, X2) 및 PULSE 신호를 수신하기 위한 AND 회로(WD1), 신호들(X1, X2) 및 PULSE 신호를 수신하기 위한 AND 회로(WD2), 신호들(X0, X3) 및 PULSE 신호를 수신하기 위한 AND 회로(WD3), 및 신호들(X1, X3) 및 PULSE 신호를 수신하기 위한 AND 회로(WD4)를 포함한다. AND 회로들(WD1-WD4) 각각은 AND 회로에 의해 수신된 모든 신호들이 액티브 레벨(예를 들면, “1”)을 가질 때 대응하는 워드 라인을 구동하고, AND 회로에 의해 수신된 신호들 중 적어도 한 신호가 인액티브 레벨(예를 들면, “0”)을 가질 때 대응하는 워드 라인을 비구동(inactivate)한다.
제3도는 제2도의 회로의 정상적인 동작을 설명하기 위한 타이밍 도이다. 타이밍 T0에서, 버스 사이클(CYCLE2)이 시작되고, CLK1 신호는 CYCLE2 신호와 동기하여 인액티브 레벨(예를 들면, “0”)에서 액티브 레벨(예를 들면, “1”)로 바뀐다. 이 예에서는, 버스 사이클(CYCLE1)에서 신호들(X0 및 X2)은 각각 인액티브 레벨(예를 들면, “0”)을 가지며, 신호들(X1 및 X3)은 각각 액티브 레벨(예를 들면, “1”)을 가진다.
그 후, 예를 들어, 버스 사이클(CYCLE2)에서 신호들(X0 및 X2)은 각각 액티브되고, 신호들(X1 및 X3)은 각각 인액티브된다.
이때, 레지스터 회로들(2a) 각각은 비록 동일한 구조를 갖지만, 신호들(X0-X3)의 타이밍은 서로 다르다. 타이밍이 서로 다른 이유는 단칩 메모리 시스템(50)상에 회로들(2a)이 배치된 영역이 서로 다르며, 회로들(2a) 각각은 서로 다른 기생저항 및 서로 다른 기생 커패시터를 가지기 때문이다.
그러나, 설명을 쉽게 하기 위하여, 제3도에 도시된 바와 같이 신호들(X0 및 X1)은 동일한 타이밍 T1을 가지며, 신호들(X2 및 X3)은 동일한 타이밍 T2를 가진다.
제3도에서, PULSE 신호는 타이밍 T1 및 T2 이후 타이밍 T3에서 인액티브레벨(예를 들면, “0”)에서 액티브 레벨(예를 들면, “1”)로 바뀐다. 그에 따라, 워드 라인들(WL0-WL3) 중 한 워드 라인(WL0)만이 인액티브레벨(예를 들면, “0”)에서 액티브 레벨(예를 들면, “1”)로 바뀐다.
더욱이, PULSE 신호가 액티브 레벨에서 인액티브 레벨로 바뀔 때 모든 워드 라인들(WL0-WL3)은 액티브 레벨에서 인액티브 레벨로 바뀐다. 이것이 소위 “펄스 워드 라인 방식”(pulse word line method)이다.
그러나, 타이밍 T1 및 T2는 회로 설계에 따라 바뀔 수 있는데(예를 들면, 반대로), 왜냐하면 그 타이밍들은 기생 저항치 및 기생 용량치에 좌우되기 때문이다. 따라서, 제4도에 도시된 바와 같이 타이밍이 발생할 수 있다. 제4도에서는, 타이밍 T2가 타이밍 T3 이후에 발생한다. 그에 따라, 버스 사이클(CYCLE2) 동안에 두 개의 워드 라인(WL0 및 WL2)이 잘못 선택된다. 이것이 소위 “다중 워드 라인 선택”(multiple word line selection)이다.
그런 경우, 칩(50) 상의 각 장치의 위치가 재설계되든지, 또는 지연 회로(58)의 지연 시간이 변경되어야 한다. 칩(50)을 재설계하는 것은 비용이 많이 들기 때문에 문제가 발생한다. 또한, 지연 회로의 지연 시간을 변경함으로써 PULSE 신호의 지연 시간을 늘리게 되면 워드 라인을 구동하는 시간이 늘어나기 때문에(예를 들면, 뒤로 시프트함), 액세스 시간이 느려진다.
따라서, 종래의 메모리 시스템의 전술한 문제점들에 비추어 볼 때, 본 발명의 목적은 펄스 워드 라인 방식에 따라 워드 라인을 구동하기 위한 디코더를 구비한 개량된 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 펄스 워드 라인 방식에 따라 워드 라인을 구동하기 위한 개량된 디코더를 제공하는 것이다.
본 발명의 제1특징에 따른 메모리 시스템은 다수의 워드 라인을 포함하는 메모리 셀들의 어레이, 클럭 신호 및 어드레스 신호를 수신하기 위한 단자, 및 디코더를 포함하되, 상기 디코더는, 상기 어드레서 신호를 수신하여 디코딩된 신호를 발생시키기 위한 수신 수단, 상기 디코딩된 신호를 기억하고 상기 클럭 신호의 액티브 레벨에 응답하여 상기 디코딩된 신호를 출력하고 상기 클럭 신호의 인액티브 레벨에 응답하여 상기 디코딩된 신호의 출력을 중단하기 위한 레지스터 회로, 및 상기 레지스터 회로의 출력에 기초하여 상기 워드 라인 중의 어느 한 워드 라인을 구동하기 위한 구동 회로를 포함한다.
본 발명의 신규한 구조에 의해, 구동 회로에 출력되는 디코딩된 신호들은 클럭 신호의 인액티브 레벨에 응답하여 종료된다. 그에 따라, 부당한 워드 라인 선택이 방지되어 전술한 종래의 메모리 시스템의 문제가 방지된다.
전술한 목적, 특징, 장점 및 기타 목적, 특징, 장점은 도면을 참고로 이하 본 발명의 바람직한 실시예의 상세한 설명으로부터 더 잘 이해될 것이다.
제1도는 종래의 메모리 시스템을 도시하는 도면.
제2도는 제1도의 메모리 시스템 내의 행 디코더(53)를 도시하는 회로도.
제3도는 제2도의 디코더(53)에서의 신호들의 정상적인 타이밍을 도시하는 타이밍도.
제4도는 제2도의 디코더(53)에서의 신호들의 비정상적인 타이밍을 도시하는 타이밍도.
제5도는 본 발명에 따른 제1실시예의 메모리 시스템을 도시하는 도면.
제6도는 본 발명에 따른 제1실시예의 행 디코더(62)를 도시하는 회로도.
제7도는 제6도의 디코더(62)에서의 신호들의 타이밍을 도시하는 타이밍도.
제8도는 본 발명에 따른 제2실시예의 메모리 시스템을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 어드레스 신호 수신 회로 2, 2a : 레지스터 회로
3, 3a : 워드 라인 구동 회로 D1∼D4 : AND 게이트
TR1∼TR3 : MOS 트랜지스터 P1 : P-형 MOS(PMOS) 트랜지스터
I1∼I3 : 인버터 WD1∼WD4 : AND 회로/워드 드라이버
도면, 특히 제5도를 참조하면, 단칩 반도체 메모리 시스템(60)이 본 발명의 제1실시예에 따른 행 디코더(62)를 구비하고 있다. 제5도에서 제1도의 것과 동일한 부분들에는 제1도에서와 동일한 참조 번호가 매겨져 있고 간단히 하기 위해 이들 부분에 대한 설명은 다음 설명에서 생략한다.
제5도에 도시된 바와 같이, 단칩 반도체 메모리 시스템(60)은 제1도에 있는 지연 회로(58)를 갖고 있지 않고, 따라서 행 디코더(62)는 제1도의 PULSE 신호를 수신하지 않는다.
제6도는 행 디코더(62)를 상세히 도시하는 것으로서, 어드레스 신호 수신 회로(1), 다수의 레지스터 회로(2) 및 워드 라인 구동 회로(3)를 포함하고 있다. SRAM 셀들의 어레이(52)는 네 개의 워드 라인을 가지는 것으로 도시되어 있지만, 상기 어레이는 일반적으로 네 개 이상의 워드 라인을 가진다. 그러나, 간단히 하고 이해를 쉽게 하기 위하여 예시적인 구성에 있어서 SRAM 셀들의 어레이(52)는 네 개의 워드 라인(WL0-WL3)을 가지며 행 디코더(53)는 네 개의 행 어드레스 신호(A0-A3)를 수신한다. 어드레스 신호들(A0-A3)의 레벨들, 레지스터 회로들(X0-X3)의 출력들, 및 선택되는 워드 라인들(WL0-WL3) 간의 관계는 상기 표 1에 도시되어 있는 바와 같다.
어드레스 신호 수신 회로(1)는 어드레스 신호들(A0 및 A1)을 수신하기 위한 AND 회로(D1), 어드레스 신호(A1) 및 반전된 어드레스 신호(A0)를 수신하기 위한 AND 회로(D2), 어드레스 신호들(A2 및 A3)을 수신하기 위한 AND 회로(D3), 및 어드레스 신호(A3) 및 반전된 어드레스 신호(A2)를 수신하기 위한 AND 회로(D4)를 포함한다.
각 레지스터 회로(2)는 노드(N1)와 노드(N2) 사이에 소스-드레인 경로를 가지는 P-형 MOS 트랜지스터(TR1), 노드(N2)의 신호를 반전시켜 상기 반전된 신호를 노드(N3)를 출력하기 위한 인버터(I1), 노드(N3)의 신호를 반전시키기 위한 인버터(I2), 노드(N2)와 인버터(I2)의 출력 사이에 소스-드레인 경로를 가지는 N-형 MOS 트랜지스터(TR2), 노드(N3)와 노드(N4) 사이에 소스-드레인 경로를 가지는 N-형 MOS 트랜지스터(TR3), 노드(N4)의 신호를 반전시켜 상기 반전된 신호를 노드(N5)로 출력하기 위한 인버터(I3), 및 노드(N4)와 기준 전압(Vcc) 사이에 소스-드레인 경로를 가지는 P-형 MOS 트랜지스터(P1)를 포함한다. 상기 기준 전압(Vcc)는 일정 레벨(예를 들면, “1”또는 다른 구성에서는 기준 전압이 그라운드일 수 있음)을 가진다. MOS 트랜지스터들(TR1, TR2, TR3 및 P1)의 각 게이트는 지연된 클럭 신호(CLK1)를 수신한다.
워드 라인 구동 회로(3)는 신호들(X0, X2)을 수신하기 위한 AND 회로(WD11), 신호들(X1, X2)을 수신하기 위한 AND 회로(WD21), 신호들(X0, X3)을 수신하기 위한 AND 회로(WD31), 및 신호들(X1, X3)을 수신하기 위한 AND 회로(WD41)를 포함한다. AND 회로들(WD1-WD4) 각각은 해당 AND 회로에 의해 수신된 모든 신호들이 액티브 레벨(예를 들면, “1”)을 가질 때 대응하는 워드 라인을 구동하고, 해당 AND 회로에 의해 수신된 신호들 중 적어도 한 신호가 인액티브 레벨(예를 들면, “0”)일 때는 대응하는 워드 라인을 비구동한다.
제7도는 제6도의 회로의 동작을 설명하기 위한 타이밍 도이다. 타이밍 T0에서, 버스 사이클(CYCLE2)이 시작되고, CLK1 신호는 CYCLE2 신호와 동기하여 인액티브 레벨(예를 들면, “0”)에서 액티브 레벨(예를 들면, “1”)로 바뀐다.
그 후, 예를 들어, 버스 사이클(CYCLE2)에서 신호들(X0 및 X2)은 각각 액티브되고, 신호들(X1 및 X3)은 각각 인액티브된다.
이때, P-형 MOS 트랜지스터드들(P1)은 CLK1 신호가 액티브 레벨을 가지기 때문에 “오프”(OFF)이다. 또한, 레지스터 회로들(2) 각각은 비록 동일한 구조를 갖지만, 신호들(X0 및 X2)의 타이밍은 서로 다르다. 전술한 바와 같이, 타이밍이 서로 다른 이유는 단칩 메모리 시스템(60)상에 회로들(2)이 배치된 영역이 서로 다르며, 회로들(2) 각각은 서로 다른 기생 저항치 및 서로 다른 기생 용량치를 가지기 때문이다.
타이밍 T2 이후 신호들(X0 및 X2)은 둘 다 액티브 레벨을 가지기 때문에 워드 라인 구동 회로(3)는 워드 라인들(WL0-WL3) 중에서 한 워드 라인(WL0)만을 구동한다.
그 후, 타이밍 T3에서 CLK1은 액티브 레벨에서 인액티브 레벨로 바뀐다. 따라서, 타이밍 T3 이후에는 P-형 MOS 트랜지스터들이 “온”(ON)이기 때문에 신호들(X0 및 X2)은 인액티브 레벨이 되고, 그에 따라 워드 라인(WL0)은 버스 사이클(CYCLE2)의 종료 전에 워드 라인 구동 회로(3)에 의해 인액티브 레벨로 바뀐다. 이 신호 레벨들은 펄스 워드 라인 방식에 대응한다.
본 발명의 제1실시예에서는, 버스 사이클(CYCLE2)의 종료 전에 모든 신호들(X0 - X3)이 강제적으로 인액티브 레벨이 되고, 워드 라인 구동 회로는 상기 버스 사이클(CYCLE2)의 종료 전에 모든 워드 라인들(WL0-WL3)인 인액티브 레벨로 변화시킨다. 따라서, 종래 시스템에서와 같이 버스 사이클(CYCLE2)의 다음 버스 사이클에서 “다중 워드 라인 선택”이 발생하지 않는다.
더욱이, 제1실시예에서는, 단칩 메모리 시스템을 제1도에 도시된 단칩 메모리 시스템(50)보다 작게 할 수 있는데, 이는 본 발명에 따른 단칩 메모리 시스템(60) 제1도에 도시된 지연 회로(58)를 갖지 않기 때문이다. 또한, 워드 라인 구동 회로(3)는 제2도에 도시된 것처럼 PULSE 신호를 수신하지 않는다(또는 필요로 하지 않는다). 또한, 레지스터 회로들(2)은 제2도의 종래의 디코더(53)에 도시되어 있는 인버터(I4)를 갖지 않는다.
제5도에는, 외부 CPU(51)와 칩(60) 사이의 접속 관계가 도시되어 있다. 전술한 바와 같이, 칩(60)은 내장 CPU(on-board CPU)를 갖고 있지 않기 때문에 외부 CPU(51)에 의해 동작된다. 그러나, 제8도에 도시되어 있는 것처럼 메모리 시스템은 내장 CPU(71)를 포함하도록 수정될 수 있다. 이 경우, (필요 없게 되는 단자들 및 지연 회로(57)를 제외한) 칩(60) 내의 모든 구조 및 CPU(71)는 단일의 반도체 칩(70) 내에 포함된다. 전술한 바와 같이, 제8도의 칩(70)은 CPU(71)를 포함하기 때문에, 칩(60) 상의 내부 클럭 신호(CLK1)를 버스 사이클과 동기시키기 위한 지연 회로(57)는 불필요하다. 적당한 수정에 의해 행 디코더(62)는 제5도의 CPU(41)에 의해 직접 출력되는 클럭 신호를 수신할 수 있음에 주의하자. 그럴 경우, 칩(60) 상의 지연 회로(51)도 불필요하게 될 것이다.
전술한 바와 같이, 예시적인 SRAM 셀들의 어레이(52)는 네 개의 워드 라인을 가지며, 따라서 행 디코더(62)는 네 개의 레지스터 회로(2)를 가진다. 그러나, 해당 기술 분야의 통상의 지식을 가진 자라면 알겠지만 본 발명을 전체적으로 고려해 볼 때, 워드 라인 및 워드레스 신호들의 개수, 그리고 그에 따른 상기 구조들의 개수는 메모리 시스템의 설계에 따라 용이하게 변경될 수 있다. 또한, 제7도의 타이밍 도에 도시된 신호들의 논리(예를 들면, 레벨들)는 예시적인 것이며 설계자의 필요 및 제약 요건에 따라 적절히 변경될 수 있다(예를 들면, 반대로).
몇 가지 바람직한 실시예에 의하여 본 발명을 설명하였지만, 해당 기술의 숙련자라면 첨부된 특허 청구의 범위의 사상 및 범주 내에서 본 발명을 수정하여 실시할 수 있음을 알 것이다.

Claims (26)

  1. 메모리 시스템에 있어서, 다수의 워드 라인을 포함하는 메모리 셀 어레이, 클럭 신호 및 어드레스 신호를 수신하기 위한 단자, 및 상기 어드레스 신호를 수신하여 디코딩된 신호를 발생시키기 위한 디코더를 포함하되, 상기 디코더는, 상기 디코딩된 신호를 기억하고, 상기 클럭 신호의 제1전압 레벨에 응답하여 상기 기억된 디코딩된 신호를 출력하며, 비구동 신호를 출력하도록 상기 클럭 신호의 제2전압 레벨에 응답하여 상기 기억된 디코딩된 신호의 출력을 중단하는 레지스터 수단, 및 상기 레지스터 수단의 출력에 따라 상기 다수의 워드 라인 중의 어느 한 워드 라인을 구동하기 위한 구동 수단을 포함하며, 상기 디코더는, 상기 클럭 신호가 상기 제1전압 레벨을 가질 때 상기 기억된 디코딩된 신호에 응답하여 하나의 워드 라인을 구동시키고, 상기 클럭 신호가 상기 제2전압 레벨을 가질 때 상기 비구동 신호에 응답하여 모든 워드 라인을 강제적으로 비구동시키는 메모리 시스템.
  2. 제1항에 있어서, 상기 레지스터 수단은 다수의 디코딩된 신호들에 제각기 대응하는 다수의 기억 회로(storing circuit)를 포함하되, 상기 기억 회로 각각은, 상기 디코딩된 신호들 중 대응하는 신호의 전압 레벨을 기억하고, 상기 클럭 신호의 상기 제1전압 레벨에 응답하여 기억된 전압 레벨을 출력하며, 상기 클럭 신호가 상기 제2전압 레벨에 응답하여 제3전압 레벨을 출력하는 메모리 시스템.
  3. 제2항에 있어서, 상기 디코딩된 신호들 중 대응하는 신호들의 각 전압 레벨들은 상기 제1전압 레벨 및 상기 제2전압 레벨 중의 하나를 포함하는 메모리 시스템.
  4. 제3항에 있어서, 상기 제3전압 레벨은 상기 제2전압 레벨과 동일한 전압 레벨을 포함하는 메모리 시스템.
  5. 제4항에 있어서, 상기 구동 수단은 상기 다수의 워드 라인들에 제각기 대응하는 다수의 AND 회로를 포함하되, 상기 AND 회로 각각은 상기 기억 회로들 중의 적어도 2개의 기억 회로들의 출력을 수신하고, 상기 각각의 출력이 상기 제1전압 레벨을 포함할 때 대응하는 워드 라인을 구동시키는 메모리 시스템.
  6. 제5항에 있어서, 상기 다수의 기억 회로 각각은, 디코딩된 신호를 수신하기 위한 제1노드와 제2노드 사이에 소스-드레인 경로를 가지는 제1금속 산화물 반도체(MOS) 트랜지서터, 상기 제2노드의 출력을 반전시키기 위한 제1인버터, 상기 제1인버터의 출력을 수신하는 제3노드의 출력을 반전시키기 위한 제2인버터, 상기 제2노드와 상기 제2인버터의 출력 사이에 소스-드레인 경로를 가지는 제2MOS 트랜지스터, 상기 제3노드와 제4노드 사이에 소스-드레인 경로를 가지는 제3MOS 트랜지스터, 상기 제4노드의 출력을 반전시키고 반전된 신호를 상기 각 기억 회로의 출력 신호로서 출력하기 위한 제3인버터, 및 상기 제4노드와 기준 전압 사이에 소스-드레인 경로를 가지는 제4MOS 트랜지스터를 포함하되, 상기 제1, 제2, 제3 및 제4MOS 트랜지스터들의 게이트들은 상기 클럭 신호에 대응하는 신호를 수신하는 메모리 시스템.
  7. 제6항에 있어서, 상기 제1 및 제4MOS 트랜지스터들은 P-형 트랜지스터들을 포함하며, 상기 제2 및 제3MOS 트랜지스터들은 N-형 트랜지스터들을 포함하는 메모리 시스템.
  8. 제7항에 있어서, 상기 클럭 신호를 수신하고 상기 제1, 제2, 제3 및 제4MOS 트랜지스터들의 상기 게이트들에 지연된 신호를 출력하기 위한 지연 회로를 더 포함하는 메모리 시스템.
  9. 제8항에 있어서, 상기 메모리 시스템은 단일 반도체 칩 상에 형성되는 메모리 시스템.
  10. 제1항에 있어서, 상기 메모리 시스템은 단일 반도체 칩 상에 형성되는 메모리 시스템.
  11. 제9항에 있어서, 상기 메모리 시스템은 오프칩 중앙 처리 장치(off-chip CPU)에 의해 동작되는 메모리 시스템.
  12. 제10항에 있어서, 상기 메모리 시스템은 오프칩 중앙 처리 장치에 의해 동작되는 메모리 시스템.
  13. 제7항에 있어서, 상기 메모리 시스템은 중앙 처리 장치(CPU)와 함께 사용하기 위한 것이며, 상기 제1, 제2, 제3 및 제4 MOS 트랜지스터들의 상기 게이트들은 상기 CPU로부터의 상기 클럭 신호를 직접 수신하는 메모리 시스템.
  14. 제13항에 있어서, 상기 메모리 시스템 및 상기 CPU는 단일 반도체 칩 상에 형성되는 메모리 시스템.
  15. 제10항에 있어서, 상기 단일 반도체 칩 상에 형성된 CPU를 더 포함하는 메모리 시스템.
  16. 어드레스 신호를 수신하여 디코딩된 신호를 발생시키기 위한 수신 수단, 상기 디코딩된 신호를 기억하고, 클럭 신호의 제1전압 레벨에 응답하여 기억된 디코딩된 신호를 출력하며, 상기 클럭 신호의 제2전압 레벨에 응답하여 상기 기억된 디코딩된 신호의 출력을 중단하기 위한 레지스터 수단, 및 상기 레지스터 수단의 출력에 따라 다수의 워드 라인 중의 어느 한 워드 라인을 구동하기 위한 구동 수단을 포함하는 디코더.
  17. 제16항에 있어서, 상기 레지스터 수단은 다수의 디코딩된 신호들에 제각기 대응하는 다수의 기억 회로를 포함하되, 상기 다수의 기억 회로 각각은, 상기 디코딩된 신호들 중 대응하는 신호의 전압 레벨을 기억하고, 상기 클럭 신호의 상기 제1전압 레벨에 응답하여 기억된 전압 레벨을 출력하며, 상기 클럭 신호의 상기 제2전압 레벨에 응답하여 제3전압 레벨을 출력하는 디코더.
  18. 제17항에 있어서, 상기 디코딩된 신호들 중 대응하는 신호의 각 전압 레벨들은 상기 제1전압 레벨 및 상기 제2전압 레벨 중의 하나를 포함하는 디코더.
  19. 제18항에 있어서, 상기 제3전압 레벨은 상기 제2전압 레벨과 동일한 전압 레벨을 포함하는 디코더.
  20. 제19항에 있어서, 상기 구동 수단은 상기 다수의 워드 라인에 제각기 대응하는 다수의 AND 회로를 포함하되, 상기 AND 회로 각각은 상기 기억 회로들 중의 적어도 2개의 기억 회로들의 출력을 수신하고, 상기 각각의 출력이 상기 제1전압 레벨을 포함할 때 대응하는 워드 라인을 구동하는 디코더.
  21. 제20항에 있어서, 상기 다수의 기억 회로 각각은, 디코딩된 신호를 수신하기 위한 제1노드와 제2노드 사이에 소스-드레인 경로를 가지는 제1금속 산화물 반도체(MOS) 트랜지스터, 상기 제2노드의 출력을 반전시키기 위한 제1인버터, 상기 제1인버터의 출력을 수신하는 제3노드의 출력을 반전시키기 위한 제2인버터, 상기 제2노드와 상기 제2인버터의 출력 사이에 소스-드레인 경로를 가지는 제2MOS 트랜지스터, 상기 제3노드와 제4노드 사이에 소스-드레인 경로를 가지는 제3MOS 트랜지스터, 상기 제4노드의 출력을 반전시키고 반전된 신호를 상기 각 기억 회로의 출력 신호로서 출력하기 위한 제3인터버, 및 상기 제4노드와 기준 전압 사이에 소스-드레인 경로를 가지는 제4MOS 트랜지스터를 포함하되, 상기 제1, 제2, 제3 및 제4 MOS 트랜지스터들의 게이트들은 상기 클럭 신호에 대응하는 신호를 수신하는 디코더.
  22. 제21항에 있어서, 상기 제1 및 제4 MOS트랜지스터들은 P-형 트랜지스터들을 포함하며, 상기 제2 및 제3 MOS 트랜지스터들은 N-형 트랜지스터들을 포함하는 디코더.
  23. 메모리 시스템에 있어서, 다수의 어드레스 신호를 수신하여 디코딩된 신호를 발생시키기 위한 수신 회로, 상기 수신 회로로부터의 디코딩된 출력을 클럭 신호의 펄스와 동기시켜 펄스화하여 각각 전송하기 위한 다수의 레지스터 회로, 및 상기 다수의 레지스터 회로의 출력을 조합시켜 하나의 워드 라인을 구동시키기 위한 구동 회로를 포함하며, 상기 다수의 레지스터 회로 각각에 공급되는 상기 클럭 신호가 제1전압 레벨에 있을 때에는 상기 수신 회로로부터의 상기 디코딩된 출력을 상기 구동 회로에 전달하고, 상기 클럭 신호가 제2전압 레벨에 있을 때에는 상기 다수의 레지스터 회로 각각에 공급되는 상기 수신 회로로부터의 상기 디코딩된 출력을 항상 비구동 상태로 함과 함께 상기 구동 회로에서 디코딩함으로써, 상기 구동 회로에 접속되는 워드 라인을 구동시키는 메모리 시스템.
  24. 제23항에 있어서, 상기 다수의 레지스터 회로 각각은, 상기 수신 회로의 출력을 전송하기 위해 게이트가 상기 클럭 신호로 제어되는 제1 MOS 트랜지스터, 상기 제1 MOS 트랜지스터의 출력을 반전시키는 제1인버터, 상기 제1인버터의 출력을 반전시키는 제2인버터, 상기 제2인버터의 출력을 상기 제1인버터의 입력에 전송하기 위해 게이트가 상기 클럭 신호로 제어되는 제2MOS 트랜지스터, 상기 제1인버터으 출력을 전송하기 위해 게이트가 상기 클럭 신호로 제어되는 제3MOS 트랜지스터, 상기 제3 MOS 트랜지스터의 출력측 및 전원 사이에 접속되고 또한 게이트가 상기 클럭 신호로 제어되는 제4 MOS 트랜지스터, 및 상기 제3 MOS 트랜지스터의 출력을 반전시키는 제3인버터를 포함하며, 상기 제1인버터 및 제2인버터에 의해서 1쌍의 플립 플롭을 형성하는 메모리 시스템.
  25. 제23항에 있어서, 상기 구동 회로는 상기 다수의 레지스터 회로의 출력만의 조합 논리를 취하는 다수의 구동기로 구성되는 메모리 시스템.
  26. 제23항에 있어서, 상기 메모리 시스템은 동기 캐시 SRAM에 적용되는 메모리 시스템.
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