JP3080829B2 - カスケード型メモリセル構造を有した多バンクシンクロナスメモリシステム - Google Patents

カスケード型メモリセル構造を有した多バンクシンクロナスメモリシステム

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大容量のメモリシステ
ムに関するものであり、詳細には、磁気ディスクメモリ
の様な機械的動作部分を有せずしかも高速でデータ転送
可能なメモリシステムで、特に画像処理用途に最適の大
容量メモリシステムであるカスケード型セル構造のメモ
リシステムに関するものである。
【０００２】
【従来の技術】半導体メモリチップの記憶容量（集積
度）の向上のために微細加工技術の改良の努力が続けら
れているが、加工技術はますます複雑になりかつ製造コ
ストも増大するという傾向がある。
【０００３】この欠点を解消するため、加工技術は従来
のレベルのままで、集積度を向上させた（チップ内によ
り多くのメモリセルを形成可能な）メモリシステムが考
えられている。
【０００４】この構造を有する従来のメモリセルは、一
般にメモリセルとデータ転送ゲートの並び方から「カス
ケード型」または「ＮＡＮＤセル型」と呼ばれている。
このタイプのメモリシステムのメモリセル構造を、以下
では「カスケード型セル構造」と呼ぶことにする。
【０００５】このカスケード型セル構造のメモリセルか
らなるメモリシステムでは、所定数のメモリセルをグル
ープ化しチップ内に局在して配置可能なのでメモリセル
密度（集積度）を向上させることができるという特徴を
有する。従って、各メモリセルとデータの転送ゲートで
まとめてしまう構造のメモリシステムと比較すると、６
０％程度の面積で同じ集積度（メモリ容量）を有するメ
モリシステムを実現することができる。
【０００６】次に、従来のカスケード型セル構造を有す
るメモリシステムにおけるデータのセンス動作とリスト
ア動作に関して説明する。
【０００７】図１８において、メモリセルの情報をビッ
ト線Ｂｉに読み出すためのゲートとしてのワード線が１
６個のカスケード接続されたメモリセル（１４１、１４
２、．…１４１６）に対して各々４本（ｗ１，ｗ２，ｗ
３，ｗ４）設けられている。このワード線（ｗ１，ｗ
２，ｗ３，ｗ４）はビット線Ｂｉに近い側から順に開く
（活性化される。）。例えば、ワード線ｗ１が活性化さ
れると、４つのメモリセル（１４１、１４２、１４３、
１４４）が順番にアクセスされ、データの読出しまたは
書き込み動作が実行される。
【０００８】メモリセルから読出されたデータは、その
メモリセルへデータがリストアされるまで一時的にどこ
かに保持される必要があり、そのためこれらのデータの
保持を行うリストア用レジスタ（ｒ１，ｒ２，ｒ３，ｒ
４，．．）が設けられている。
【０００９】メモリセルのデータを、このリストア用レ
ジスタに一時的に蓄え、読みだした順序とは逆順序で再
び該メモリセルにデータを再書き込みを実行することに
よりメモリセルのデータ保持動作とリフレッシュ動作と
を行う。
【００１０】
【発明が解決しようとする課題】図１８に示した従来の
カスケード型セル構造のメモリシステムにおいては、更
にセンスアンプ（ＳＡ）の配置の繰り返しピッチを緩和
するために４ビット線に１つの割でセンスアンプ（Ｓ
Ａ）を設けている。
【００１１】このために１群のメモリセルアレイ内のど
のメモリセルのグループ（例えば、メモリセル１４１、
１４５、１４９、１４１３はそれぞれカスケード接続さ
れ１グループを構成している。）をセンスアンプ（Ｓ
Ａ）に接続するかの選択を行うための選択転送ゲート
（Ｇ１，Ｇ２，Ｇ３，Ｇ４）が設けられている。
【００１２】よって１６個のメモリセル（１４１、１４
２、．．，１４１６）は、メモリセルの読出し動作とリ
ストア動作において、ひとまとまりであると考えること
ができる。
【００１３】例えば、最も深く配置されている（一番奥
の）メモリセル（例えば、４個のカスケード接続された
メモリセル１４１、１４５、１４９、１４１３のなかで
は、メモリセル１４１３が一番深いメモリセルというこ
とにする。）のデータを読み出す際に、メモリセル（１
４１、１４５、１４９）内のデータは破壊される。従っ
て、破壊される前にこれらのメモリセル内のデータをを
全てセンスしこれらのデータをリストア用レジスタに一
時退避させておく必要がある。
【００１４】次に、メモリセル１４１３内のデータを読
みだした後、リストア用レジスタ内に一時退避されたデ
ータを対応するメモリセル（１４１、１４５、１４９）
へリストアする動作を行う必要があるが、このリストア
動作は読出し動作と同じ動作であり、レジスタ内に格納
されたデータをセンス動作し、この結果を対応するメモ
リセルに移していく、すなわち読出しとは逆の順序でワ
ード線（ｗ１，ｗ２，ｗ３，ｗ４）の活性化を行う。
【００１５】したがってカスケード型のメモリセルの読
出し動作では、どのメモリセルのデータを読み出すかに
よってセンス動作数が異なるためデータ転送に必要とす
る時間が変化するという問題があった。言い換えると、
アクセス対象のメモリセルを読出す動作の開始までに必
要なセンス動作数が異なる。このため、メモリセルごと
にデータ転送に必要とする時間は変化するという問題が
あった。
【００１６】このように従来のカスケード型セル構造の
メモリシステムでは、データ転送に必要とする時間のば
らつきがあり、データアクセス制御が複雑になるという
問題を有していたが、その反面、カスケード型セル構造
のメモリセルは製造コストが低いというメリットを有し
ており、これらの特徴を活かせたメモリシステムの実現
が必要とされていた。
【００１７】また、従来のカスケード型セル構造のメモ
リシステムにおいては、アドレス供給のための制御クロ
ックと、メモリセルからデータを外部へ転送するための
制御クロックは、別々のクロックであり、このため動作
タイミングの制御が複雑であるという問題があった。さ
らに、ロウ選択信号（ＲＡＳ）が入力されてメモリセル
からデータ転送の開始までマイクロプロセッサ（ＣＰＵ
等）がそのタイミングを監視する必要があり、その間、
ＣＰＵは他の処理を行うことができないので効率が悪い
という問題があった。
【００１８】そこで、本発明は上記従来のカスケード型
セル構造を有するメモリシステムに関する従来の課題を
解決するためになされたものである。
【００１９】本発明の目的とするところは、アドレス信
号を入力するためのクロックに同期して一連のデータア
クセスを効率よく実行できるメモリシステムを提供する
ことであり、アドレスが入力された後はＣＰＵ等による
入出力動作の監視を必要することなく、またカスケード
型セル構造の特徴であるメモリセルの集積度（メモリセ
ルの面積密度）を向上させ製造コストをも低減すること
ができるカスケード型セル構造のメモリシステムを提供
することであり、さらにメモリセルごとにアクセス時間
のばらつきがあってもこのアクセス時間のばらつきを見
かけ上なくしたカスケード型セル構造の多バンクメモリ
システムを提供することである。
【００２０】
【課題を解決するための手段】上記した本発明の目的を
達成するために、請求項１に記載のカスケード型メモリ
セル構造のメモリシステムは、データを読み出すメモリ
セルのアドレスの入力とデータの出力とがそれぞれ同期
して行われる外部から供給されるクロック信号と、複数
個のメモリセルをカスケード接続して得られるメモリセ
ル群を複数群配列してなるメモリセルアレイと、前記各
メモリセル内へ書き込むデータあるいは該メモリセル内
から読み出すデータを保持するセンスアンプ手段と、前
記各メモリセルに対応して設けられた退避用記憶手段
と、アクセス対象の前記メモリセルのアドレスに基づい
てカスケード接続されたメモリセル群内のメモリセルを
指定し、センス動作対象のメモリセルのデータが前記セ
ンスアンプに転送されたら一連のセンス動作を停止させ
る信号を出力するカウント手段を備え、センス動作対象
の前記メモリセルのアドレスを前記クロック信号に従っ
て入力し、該メモリセルが所属するメモリセル群内のメ
モリセルを指定しそのデータを前記退避用記憶手段へ転
送する制御を行う制御手段とから構成され、前記制御手
段は、一連の前記メモリセルのデータを前記退避用記憶
手段へ転送するセンス動作を、前記クロック信号からつ
くられる信号に同期させて実行する機能を有することを
特徴としている。
【００２１】
【００２２】また、請求項２に記載のカスケード型メモ
リセル構造のメモリシステムは、データを読み出すメモ
リセルのアドレスの入力と、データの出力がそれぞれ同
期して行われる外部から供給されるクロック信号と、複
数個のメモリセルをカスケード接続して得られるメモリ
セル群を複数群配列してなるメモリセルアレイと、前記
各メモリセル群に接続された行選択線と、前記行選択線
上に設けられた転送ゲートと、前記各メモリセル内へ書
き込むデータあるいは該メモリセル内から読み出すデー
タを保持するセンスアンプ手段と、前記転送ゲートによ
り前記メモリセル群から隔てられ、該メモリセル群に対
応して設けられた退避用レジスタと、前記メモリセル群
内のアクセス対象メモリセルのアドレスを前記クロック
信号に従って入力し、該クロック信号に同期して、アク
セス対象の該メモリセル内のデータが前記センスアンプ
に保持されるための転送路上のメモリセルの選択をカウ
ントアップしながら設定し、該設定されたメモリセル内
のデータを順次転送して前記退避用レジスタ内へ一時的
に退避し、該アクセス対象メモリセル内のデータが前記
センスアンプに保持されたらセンス動作停止制御信号を
外部へ出力するセレクタ手段とから構成され、他のカス
ケード接続されたメモリセル群内のメモリセルが連続し
たアクセス対象となる際には、該退避用レジスタ内に一
時保持されたデータを対応するメモリセルへ書き戻した
後に、該他のカスケード接続されたメモリセルのセンス
動作を実行することを特徴としている。
【００２３】また、請求項３に記載の多バンクメモリシ
ステムは、請求項２に記載のメモリシステムにおいて、
前記メモリセル群は、さらに複数のバンクにまとめら
れ、各バンクは、互いに独立に前記メモリセルのデータ
のセンス動作が可能である多バンク構成を有することを
特徴としている。
【００２４】さらに、請求項４に記載の多バンクシンク
ロナスメモリシステムは、請求項３に記載の多バンクメ
モリシステムにおいて、前記バンクのうち一方のバンク
におけるデータの出力中に他のバンク内のカスケード接
続されたメモリセルを選択してデータアクセスを行い、
そのデータをセンスアンプに保持する動作を行い、該他
のバンクに対するデータ出力の要求があったときにその
センスアンプにデータを保持する動作がなされていない
かまたは完了していなければアクセスが出来ないことを
知らせる信号を外部へ出力することを特徴としている。
【００２５】さらに、請求項５に記載の多バンクシンク
ロナスメモリシステムは、請求項３に記載のメモリシス
テムにおいて、前記各バンク内のカスケード接続された
メモリセルのデータをそれぞれのセンスアンプに独立し
てセンスしかつ保持することが可能な二つ以上の群に分
けられており、一方のバンク群を活性化した後にその群
のデータ出力を続けて行い、該アクセスの間に他方のバ
ンク群の活性化を行っておき、一方のバンク群のデータ
出力と他方のバンク群のデータ出力とがまとまったサイ
クルで実行され複数のバンク群のデータ出力が混在しな
いサイクルのまとまりに分けられて実行されることを特
徴としている。
【００２６】さらに、請求項６に記載の多バンクシンク
ロナスメモリシステムは、請求項２に記載のメモリシス
テムにより構成されたメモリチップが複数個アレイ状に
配列され、前記メモリチップから構成されるバンクは２
つ以上の群に分けられ、一方の群のバンクを活性化した
後に当該群のデータ出力を連続して行い、このデータ出
力中に他方の群内に所属するバンクの活性化を行ってお
き、一方の群のデータ出力と他方の群のデータ出力とが
まとまったサイクルで実行されかつ複数の群のデータ出
力が混在しないサイクルのまとまりに分けられるように
実行されることを特徴としている。
【００２７】
【作用】本発明のカスケード型セル構造のシンクロナス
メモリシステムでは、 （１）カスケード接続されたメモリセルに対するアドレ
ス信号を入力するために用いたクロック信号に同期して
ひとまとまりのデータアクセスを一定の順序で実行する
ので、高速なサイクルでのデータ出力を可能にする。こ
のクロック信号は分周して用いられる。従って、データ
転送制御のために新たな独立したクロックを用いること
なく目的のメモリセルのデータをアクセスする。
【００２８】（２）また、メモリセルは、互いに独立に
データのセンス動作が可能な複数のメモリセルアレイす
なわちバンクに分けられており、あるバンクのデータ出
力中に他のバンクのデータをセンスアンプに保持する動
作を行い、データの出力や書き込みの要求があったとき
に該バンク内のメモリセルにアクセスできる準備がなさ
れていないときにはアクセスが出来ないことを知らせる
制御信号を出力する。
【００２９】（３）また、独立にそれぞれのセルのデー
タをそれぞれのセンスアンプにセンスし保持することが
可能なバンクを少なくとも二つ以上の群に分けて、一方
の群に所属するバンクを活性化した後にその群のデータ
アクセスを続けて行い、このアクセスの間に他方の群の
バンクの活性化を行っておき、一方の群のバンクのアク
セスと他方の群のアクセスが混在することがないようデ
ータ転送のサイクルのまとまりに分けた多バンク構造を
有し、これによりバンク活性化に必要とされる時間を見
かけ上なくす。
【００３０】
【実施例】
第１実施例 以下、本発明の実施例を図面を参照しながら説明する。
【００３１】図１は、本発明の第１実施例としてのカス
ケード型セル構造を有するメモリシステム１００の構成
図である。本実施例のメモリシステム１００において、
カスケード接続された４個のメモリセルは、Ｒｏｗ２に
所属するメモリセルとしてグループ分けされている。例
えば、外部から供給される制御信号Ｃ（Ｒｏｗ指定信
号）により、ＲＯＷデコーダ１８はＲｏｗ２を選択す
る。このＲｏｗ２には４個のメモリセル（１，２，３、
４）が所属している。このＲｏｗ２に所属している各メ
モリセル（１、２、３、４）は、セレクタ２０に入力さ
れる制御信号Ａ，Ｂにより選択される。
【００３２】外部からメモリシステム１００に入力され
る制御信号は、システムクロックＳＣｉｎｔ、Ｓｅｔ、
ロウを指定する制御信号Ｃ（Ｃ０，．．．）、ロウ内の
トラックを指定するための制御信号Ａ（Ａ
０，．．．）、ロウ内のスタックを指定するための制御
信号Ｂ（Ｂ０，．．．）、Ｃｏｕｎｔ−ｕｐの主として
４つの制御信号がある。
【００３３】そして、これらの各制御信号は、メモリセ
ルの読み出し動作、リストア動作の対象となるメモリセ
ルを指定するために用いられる。
【００３４】カウンタ２２は、外部から供給されるシス
テムクロックＳＣｉｎｔを入力し、このシステムクロッ
クＳＣｉｎｔに同期してＳｅｔ信号を入力すると初期値
（例えば、ゼロ）に初期化される。その後、連続して入
力されるシステムクロックＳＣｉｎｔをカウントし、カ
ウント数に基づいて得られる（即ち、システムクロック
ＳＣｉｎｔを分周して得られる）転送クロックｃｋをセ
レクタ２０およびセンスコントローラ２３へ供給する。
【００３５】外部から入力される制御信号Ａ，Ｂ、Ｃに
よりＲｏｗ２に所属しているメモリセルのうち目的とす
るメモリセルが選択される、即ちアドレッシングされ
る。
【００３６】第１実施例のメモリシステム１００におけ
るシンクロナス（同期式）読み出し方式を以下で説明す
る。
【００３７】本実施例のメモリシステム１００では、図
２に示すようにカスケード接続された４個のメモリセル
が１つのメモリセルユニットを形成している。
【００３８】このため、カスケード接続されていない構
造のメモリセルと比べると、カスケード接続された４個
のメモリセルはコンタクト数（ビット線のコンタクト
数）が約１／４に削減される。このためチップ上に形成
されるトランシスタ数が同じとした場合、カスケード型
セル構造のメモリシステムの方がチップ面積が小さくな
る特徴を有する。
【００３９】図２において、カスケード接続された４個
のメモリセルの中で、一番浅い位置にあるメモリセル１
のデータを読み出す場合は、ワード線ｗ１をハイレベル
にして、ビット線ＢＬ上に読み出す。
【００４０】また、メモリセル２のデータを読み出す場
合は、ワード線ｗ１とｗ２をともにハイレベルにするこ
とによりビット線ＢＬ上に読み出す。ところで、この場
合、メモリセル１内のデータは、メモリセル２内のデー
タが読み出されることにより破壊されるので、メモリセ
ル２を読み出す前にメモリセル１の内容をどこかへ退避
させておく必要がある。
【００４１】また、メモリセル３のデータを読み出す場
合は、ワード線ｗ１とｗ２とｗ３をともにハイレベルに
することによりメモリセル３のデータをビット線ＢＬ上
に読み出す。この場合、メモリセル１、２のデータは、
メモリセル３内のデータが読み出されることにより破壊
されるので、メモリセル１、２を読み出す前にそれらの
内容をどこかへ退避させておく必要がある。
【００４２】同様に、メモリセル４のデータを読み出す
場合は、ワード線ｗ１と、ｗ２、ｗ３、ｗ４をともにハ
イレベルにすることによりメモリセル４のデータをビッ
ト線ＢＬ上に読み出す。この場合、メモリセル１、２、
３のデータは、メモリセル４内のデータが読み出される
ことにより破壊されるのでそれらの内容をどこかへ退避
させておく必要がある。
【００４３】これらの動作はシステムクロックＳＣｉｎ
ｔを分周して得られるクロックｃｋに同期して、セレク
タ２０の制御のもとで実行される。セレクタ２０の動作
の詳細は後述する。
【００４４】第１実施例のメモリセル１００では、アド
レス信号を入力するために用いたシステムクロックＳＣ
ｉｎｔ信号を分周して得られるクロックｃｋに同期して
ひとまとまりのデータを一定の順序で出力するものであ
り、高速なサイクルでのデータ出力を実現できる。
【００４５】上記した、本実施例のカスケード接続され
たメモリセルのシンクロナス読み出し方式に用いた退避
用レジスタの具体例を図３に示す。
【００４６】図３（ａ）は、退避用レジスタを４個のＤ
ＲＡＭで構成した場合、（ｂ）は３個のＤＲＡＭで構成
した場合を示す。この場合では、目的とするメモリセル
のデータはセンスアンプ（Ｓ／Ａ）に読み出されるのみ
であり退避用レジスタには格納されない。図３（ｃ）
は、退避用レジスタをセンスアンプ（Ｓ／Ａ）で構成し
た場合、（ｄ）は４個のカスケード接続されたメモリセ
ルと同数の４個のセルからなるＮＡＮＤユニットで退避
用レジスタを構成した場合、（ｅ）は３個のセルからな
るＮＡＮＤユニットで構成した場合である。
【００４７】図３（ｆ）に示す退避用レジスタの構成で
は、カスケード接続されたメモリセルの両端をビット線
ＢＬに接続した構成であり、この場合サイクリックにメ
モリセル内のデータを退避用レジスタに退避できる。
【００４８】図３（ｇ）の退避用レジスタの構成では、
ＳＲＡＭ用のセルを用いて退避用レジスタを構成した場
合を示す。
【００４９】図４は、図１および図２のカスケード接続
された４個のメモリセルのシンクロナス読み出し動作を
説明するためのタイミングチヤートである。
【００５０】同図のタイミングチヤートでは、４個のメ
モリセル１、２、３、４のセンス動作を示している。
【００５１】ロウ選択信号／ＲＡＳがロウレベルになっ
た時、１つのＲｏｗが選択される。つぎに、クロックｃ
ｋの立ち上がり（クロック２）で１つのワード線ｗ１が
選択されテンポラリセルデコーダ１９によりレジスタ選
択線の制御信号Ｓ１が立ち上がりメモリセル１のデータ
がセンスアンプ（Ｓ／Ａ）に読み出され退避用レジスタ
ｒ１に格納される。同様に、制御信号Ｓ２の立ち上がり
でメモリセル２のデータが、制御信号Ｓ３の立ち上がり
でメモリセル３のデータ、制御信号Ｓ４の立ち上がりで
メモリセル４のデータがそれぞれ退避用レジスタｒ２，
ｒ３，ｒ４へ書き出される。
【００５２】なお、上記したカスケード接続されたメモ
リセルの読み出し方式において、目的とするメモリセル
の読み出しが終了し、センスアンプ（Ｓ／Ａ）へその内
容がストアされたら読み出し動作を終了する必要があ
る。なぜなら、その後のメモリセルのデータを読み出す
必要はないからである。このように、目的のメモリセル
の読み出しが終了した時点で、読み出し動作を停止する
ための制御信号を出力する必要があり、そのための制御
回路を図５に示す。
【００５３】先ず、Ｓｅｔ信号によりシリアルアップカ
ウンタ２２０は初期化され、次に目的とするシンクロナ
ス読み出しアクセス対象のメモリセルのアドレスＢが入
力されると、基本クロックをカウンタ２２で分周して得
られたクロックｃｋに同期して、シリアルアップカウン
タ２２０はカウントアップされる。目的とするメモリセ
ルのアドレスＢとシリアルアップカウンタ２２０の値ｂ
が一致したらセレクタ２０は比較部２２１からストップ
信号（ＳＴＯＰ）をコントローラ２１とメモリシステム
１００の外のＣＰＵ等（図示せず）に返す。これによ
り、コントローラ２１によってカウンタ２２の動作が制
御され、クロックｃｋが固定されることによりメモリセ
ルの読み出し動作は終了する。
【００５４】図１に示した実施例では、カスケード接続
されたメモリセルは４個の場合であったが、この４個の
メモリセルを１群とし合計４群からなるメモリアレイが
１つのセンスアンプ（Ｓ／Ａ）でアクセスされる場合の
メモリシステムの構成図を以下に説明する。
【００５５】図６は、４群（１６個のメモリセル）から
なるメモリセルバンクを有するメモリシステム２００の
構成図である。基本的な構成は図１に示したメモリシス
テム１００と同じであり、各メモリセル群を選択しセン
スアンプに接続するための選択転送ゲート１７が新たな
構成要素として設けられている。
【００５６】本実施例のメモリシステム２００におい
て、複数のメモリセルは、複数のＲｏｗに所属するメモ
リセルとしてグループ分けされている。例えば、外部か
ら供給される制御信号Ｃ（Ｒｏｗ指定信号）により、Ｒ
ＯＷデコーダ１８はＲｏｗ２を選択する。
【００５７】このＲｏｗ２には、メモリセルアレイとし
て４群からなる１６個のメモリセル（１，２，．．．，
１６）が所属している。
【００５８】このＲｏｗ２に所属している各メモリセル
（１，．．．，１６）は、セレクタ７０に入力される制
御信号Ａ，Ｂにより選択される。
【００５９】外部からメモリシステム２００に入力され
る制御信号は、システムクロックＳＣｉｎｔ、初期化の
ための制御信号Ｓｅｔ、ロウを指定する制御信号Ｃ（Ｃ
０，．．．）、ロウ内のトラックを指定するための制御
信号Ａ（Ａ０，．．．）、ロウ内のスタックを指定する
ための制御信号Ｂ（Ｂ０，．．．）、Ｃｏｕｎｔ−ｕｐ
等の４つの制御信号群である。
【００６０】そして、これらの各制御信号群は、メモリ
セルの読み出し動作、リストア動作の対象となるメモリ
セルを指定するために用いられる。
【００６１】カウンタ２２は、外部から供給されるシス
テムクロックＳＣｉｎｔを入力し、このシステムクロッ
クＳＣｉｎｔに同期してＳｅｔ信号を入力すると初期値
（例えば、ゼロ）にイニシアライズされる。
【００６２】その後、システムクロックＳＣｉｎｔをカ
ウントし、カウント数に基づいて得られる（即ち、シス
テムクロックＳＣｉｎｔを分周して得られる）転送クロ
ックｃｋをセレクタ２０およびセンスコントローラ２３
へ供給する。
【００６３】Ｒｏｗ２に従属しているメモリセル
（１、．．．、１６）のうち、ビット線ｂ１につながっ
ている一群のメモリセルは１、５、９、１３の４個であ
る。
【００６４】Ｒｏｗ２内のメモリセル（１、．．．、１
６）は、外部から入力された制御信号Ａ、Ｂ、Ｃにより
指定される。すなわち、カウンタ２２から供給される基
本クロックを分周して得られる転送クロックＣＫに同期
して、ロウデコーダ１８によりＲｏｗ２に所属するメモ
リセルとして選択される。
【００６５】上記した構成を有するメモリシステム２０
０のカスケード型セル構造のメモリセルに関するセンス
方式をそのメモリアクセス階層の観点から具体的に以下
に説明する。
【００６６】あるワード線を活性化して（開いて）その
ワード線に属するメモリセルをアクセスするためにはア
ドレスの空間をいくつかの階層に分ける必要がある。
【００６７】図７は、アドレス空間の一例を示す図であ
り、ここでは１６個のメモリセル（１〜１６）がメモリ
セルアレイを構成している。
【００６８】図７において、ひとつのＲｏｗは４つのＳ
ｔａｃｋ（ｓ１，ｓ２，ｓ３，ｓ４）と４つのＴｒａｃ
ｋ（ｔ１，ｔ２，ｔ３，ｔ４）に分けられる。つまり、
図６のセルでＳｔａｃｋ（ｓ１）にはメモリセル（１，
２，３，４）、Ｓｔａｃｋ（ｓ２）にはメモリセル
（５，６，７，８）、Ｓｔａｃｋ（ｓ３）にはメモリセ
ル（９，１０，１１，１２）、Ｓｔａｃｋ（ｓ４）には
メモリセル（１３，１４，１５，１６）が係属してい
る。
【００６９】また、Ｔｒａｃｋ（ｔ１）にはメモリセル
（１，５，９，１３）、Ｔｒａｃｋ（ｔ２）にはメモリ
セル（２，６，１０，１４）、Ｔｒａｃｋ（ｔ３）には
メモリセル（３，７，１１，１５）、Ｔｒａｃｋ（ｔ
４）にはメモリセル（４，８，１２，１６）が属してい
る。
【００７０】図６に示したメモリシステム２００内の４
本のワード線（ｗ１，ｗ２，ｗ３，ｗ４）が１つのＳｔ
ａｃｋを選択する。ワード線のいずれかを選択すること
によってＳｔａｃｋの選択を行い、さらにＴｒａｃｋの
選択のためにトランスファデコーダ１７により選択転送
ゲート（ａ，ｂ，ｃ，ｄ）のうちの何れかを選択する。
【００７１】異なるＳｔａｃｋの選択に必要とされるア
クセス時間は、それぞれ異なる、つまり各Ｓｔａｃｋに
必要とされるアクセス時間は異なり、それらの間にはカ
スケード型セルのセンスに特有のアクセス時間差が生じ
る。
【００７２】一例として、Ｒｏｗ２内のＳｔａｃｋ（ｓ
３），Ｔｒａｃｋ（ｔ２）のメモリセル１０をアクセス
する場合を考える。まず、このメモリセル１０のデータ
を外部へ読み出すためにデータ読み出し転送経路をつく
る必要がある。
【００７３】さらに、このデータ読み出し転送経路を通
じて、データの読み出し動作に伴って破壊されるメモリ
セルのデータ、即ち、読み出し転送経路上にあるメモリ
セル（１〜８）のデータを一時的にリストア用レジスタ
（ｒ１，．．．、ｒ１６）内へ保持する必要がある。
【００７４】同様に、ワード線が開いてセンス動作が行
われないと内容が半分破壊されるメモリセル（９，１
１，１２）内のデータも一時的にリストア用レジスタ
（ｒ１，．．．、ｒ１６）内へ保持する必要がある。こ
の動作を以下に説明する。
【００７５】まず、Ｓｔａｃｋ（ｓ１）をアクセスする
ためビット線Ｂｉ，／Ｂｉをセンスアンプ（Ｓ／Ａ）に
てイコライズしてワード線（ｗ１）を立ち上げる。
【００７６】更にＴｒａｃｋ（ｔ１）のアクセスのため
選択転送ゲート（ａ）を立ち上げてビット線Ｂｉにロウ
２（Ｒｏｗ２）内のメモリセル１のデータを転送する。
【００７７】ビット線／Ｂｉはセンスアンプのリファレ
ンスレベルを保持する。センス終了後にテンポラリセル
デコーダ１９によりレジスタ選択線（ｓ１）を立ち上げ
てレジスタｒ１にこのデータを保持する。
【００７８】次にレジスタ選択線（ｓ１）と選択転送ゲ
ート（ａ）を閉じて、ビット線Ｂｉをイコライズした
後、Ｔｒａｃｋ（ｔ２）のアクセスのため選択転送ゲー
ト（ｂ）を立ち上げセンスし、さらにレジスタ選択線
（ｓ２）を立ち上げてセンスアンプ（Ｓ／Ａ）内のデー
タをレジスタ（ｒ２）に格納する。これらの動作を順次
繰り返す。
【００７９】異なるＴｒａｃｋを選択するとき、例えば
Ｔｒａｃｋ１（ｔ１）からＴｒａｃｋ（ｔ２）に移ると
き新たにワード線（ｗ２）を更に立ち上げる。
【００８０】以下同様にしてメモリセル１０が最後にア
クセスされるように選択していくことにより保持すべき
メモリセルセル（１、．．．、１０）内のデータは全て
リストア用レジスタ（ｒ１，．．．，ｒ１０）に保持さ
れる。
【００８１】この状態のままでメモリセル１０内のデー
タがセンスアンプ（Ｓ／Ａ）に保持された状態にする。
この状態でセンスアンプ（Ｓ／Ａ）に対してカラムアク
セスが行われる。
【００８２】次に新たな異なるＳｔａｃｋやＴｒａｃｋ
が選択されると、現在のアクセス状態から最短の動作で
その選択されたメモリセル内のデータのセンス動作が実
行される。
【００８３】すなわち、同じＲｏｗ内のＳｔａｃｋ（ｓ
３）までに新たに読み出し対象のメモリセルがあれば、
そのメモリセル内のデータは対応するリストア用レジス
タを選択し、それをセンスしてセンスアンプ（Ｓ／Ａ）
にそのデータを保持する。
【００８４】また、更に深いＳｔａｃｋ（番号の大きい
Ｓｔａｃｋ）に所属するメモリセル、例えばＳｔａｃｋ
（ｓ４）に所属するメモリセル１５等がアクセスされた
ときは、更にワード線（ｗ４）を活性化し、上記したセ
ンス動作を繰り返し行うことにより目的のメモリセルの
データをセンスアンプ（Ｓ／Ａ）内に保持する。
【００８５】Ｒｏｗが異なる、例えばＲｏｗ２以外の新
たなＲｏｗに所属するメモリセルのアクセスを行う場合
は、そのアクセスは最も時間が必要とされる。
【００８６】なぜなら、今までセンスしてリストア用レ
ジスタ（ｒ１，．．．）に保持しておいたデータを全て
メモリセル内に書き戻した後（リストア動作）、新たな
Ｒｏｗに対して上記したセンス動作を実行する必要があ
る。
【００８７】書き戻しの動作は、開いた最も深いＳｔａ
ｃｋ（最大の番号を持つＳｔａｃｋ）に従属するメモリ
セルのデータを保持しているリストア用レジスタを開い
て、その格納されているデータ内容をセンスし、対応す
るＴｒａｃｋに属するメモリセルの選択転送ゲートを閉
じる。
【００８８】対応するＴｒａｃｋに属するすべてのメモ
リセルの選択転送ゲートに対してこれを行い、その次に
深いＳｔａｃｋに切り替える時は最も深いＳｔａｃｋに
対応するワード線を閉じる。この動作をすべての読み出
されたセルに対して行う。
【００８９】図６に示した第２実施例のメモリシステム
２００におけるメモリセルアクセス動作およびセンス動
作の説明から、あるＲｏｗ，Ｓｔａｃｋ，Ｔｒａｃｋが
選択されたときのアクセス時間は、そのアクセスがなさ
れたときのセンス状態、およびどの深さのＳｔａｃｋが
アクセスされたかによって大きく変動する。
【００９０】ひとつのセンス動作にはおよそ１００ｎｓ
の時間を要するので、最悪の場合、つまり最も時間がか
かる場合、リストアと新たなセンスで１６×１００×２
ｎｓ、すなわち３．２μｓ程の時間が必要とされる。
【００９１】つぎに、カラムアクセスの方法について以
下に説明する。カラムアクセスは、シンクロナスアクセ
ス方式であり、アドレス信号を入力するために用いた外
部クロック信号に同期してひとまとまりのデータを一定
の順序で出力するものであり、高速なサイクルでのデー
タ出力を可能にする。
【００９２】図８は、図１または図６に示したセンスア
ンプ（Ｓ／Ａ）からメモリシステム１００、２００の外
部へデータを出力するまでのデータ転送経路に関するデ
ータ転送部６０の構成図である。
【００９３】同図において、ＤＢ線（ＤＢ１，ＤＢ２，
ＤＢ３，ＤＢ４）はセンスアンプ（Ｓ／Ａ）から送られ
たデータを転送するデータ線であり、ＣＳＬ１，ＣＳＬ
２，ＣＳＬ３などは各ＤＢ線（ＤＢ１、．．．、ＤＢ
４）とセンスアンプとをつなぐ転送ゲートを選択的にＯ
Ｎするための信号である。
【００９４】常に隣合う２つの信号ＣＳＬ（例えば、Ｃ
ＳＬ１とＣＳＬ２またはＣＳＬ２とＣＳＬ３）が選択さ
れることにより、４つのデータが４つのセンスアンプ
（ＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４）からペアのＤＢ線
（ＤＢ１、．．．、ＤＢ４）へ、カラムアクセスの２サ
イクル毎に転送される。
【００９５】ＤＢセレクタ５０は、カラムのアドレッシ
ングに合わせて４本のＤＢ線からペアの２本のＤＢ線を
選択しＲＷＤ１，ＲＷＤ２へデータを転送する。選択さ
れた二つのデータは、ペアの出力レジスタＲ１、Ｒ２ま
たはＲ３、Ｒ４に交互に格納される。アドレッシングに
よる出力レジスタＲ１とＲ２またはＲ３とＲ４と信号線
ＲＷＤ１とＲＷＤ２との対応付けは、ＲＷＤスイッチ１
またはＲＷＤスイッチ２のいずれかを選択的にオンする
ことによって行う。
【００９６】すなわち出力レジスタペアＲ１、Ｒ２にデ
ータを格納するとき、レジスタトランスファゲート１が
開いているわけであるが、ＲＷＤスイッチ１がオンなら
ＲＷＤ１とＲ１、信号線ＲＷＤ２と出力レジスタＲ２、
ＲＷＤスイッチ２がオンなら信号線ＲＷＤ１と出力レジ
スタＲ２、信号線ＲＷＤ２と出力レジスタレジスタＲ１
がつながる。
【００９７】ＯＵＴＰＵＴ端子へのデータの出力は出力
レジスタＲ１からＲ４を常に順番にスキャンすることに
よって行われる。
【００９８】出力レジスタ（Ｒ１，．．，Ｒ４）へのデ
ータ転送は、出力の２サイクル毎に１度実行され、デー
タを出力レジスタへ（Ｒ１，．．，Ｒ４）出力する順番
を決定するためのアドレッシングは、出力レジスタへの
データ転送の際にその順番に格納されることによって行
われる。
【００９９】このように、上記したメモリシステム２０
０の構成によりカラムアクセス方法を用いれば、効率良
い入出力動作を実行することができる。
【０１００】さらに、あるロウに所属するメモリセルの
中で目的とするメモリセルのデータが最後にセンスアン
プ（Ｓ／Ａ）に読み出されれば、そのメモリセルがメモ
リセルバンク内のどの位置にあっても効率良くデータア
クセスを行うことができる。
【０１０１】次に本発明の特徴の１つである目的のメモ
リセルの読み出しが終了した時点で読み出し動作を停止
して、そのデータをセンスアンプに保持する制御方法に
ついて述べる。
【０１０２】図９は図６のメモリシステム２００におけ
るセレクタ７０の具体的な構成図である。このセレクタ
７０は、データアクセスにおいて、目的とするメモリセ
ルが最後にセンスアンプ（Ｓ／Ａ）に読み出されるよう
に各メモリセルの読み出す順番を調整する回路である。
【０１０３】同図において、セレクタ７０は、シリアル
アップカウンタ２２０、カウンタアップ部２２２、およ
び比較部２２１により形成されている。
【０１０４】シリアルアップカウンタ２２０は、外部か
ら制御信号Ｓｅｔを入力することにより値’０’にイニ
シャライズされる。その後、転送クロックｃｋに同期し
て、カウントアップ信号（Ｃｏｕｎｔ−ｕｐ）が入力さ
れる毎にカウントアップし、カウント結果ｂ（ｂ０，ｂ
１，．．．）を出力する。このカウント結果ｂは、外部
から入力される制御信号Ｂ（Ｂ１，Ｂ２，．．．，）と
ともに、比較部２２１に入力される。
【０１０５】比較部２２１は、シリアルアップカウンタ
２２０から出力されたカウント結果ｂを入力し、制御信
号Ｂと比較し、一致信号Ｍが出力されている時にそれら
の値が一致したら停止信号Ｓｔｏｐをコントローラ２１
およびＣＰＵ等の外部装置（図示せず）へ出力する。Ｓ
ｔｏｐ信号によってコントローラ２１はクロックｃｋの
クロック動作を停止する。
【０１０６】図１０は、セレクタ７０がＳｔｏｐ信号を
出力するまでの動作を説明する図である。
【０１０７】Ｔｒａｃｋｔ1 ，…ｔ4 に対応する、図６
の選択転送ゲートａ，ｂ，ｃ，ｄのアドレスビット
ａ0 ，ａ1 の値は図の様に（０，０），…，（１，１）
である。Ｔｒａｃｋｔ3 ，Ｓｔａｃｋ Ｓ3 のセル、図
６で言えばセル１１がデータを読み出す目的のメモリセ
ルとする。この目的セルのアドレスビットａ0 ，ａ1 の
値は（０，１）であるので、制御信号Ｓｅｔを入力する
ことでカウンタアップ部の各ビット反転器にはａ0 ＝
０，ａ1 ＝１が初期値として設定される。
【０１０８】このａ0 ＝０，ａ1 ＝１は外部からのアド
レスＡの各ビットＡ0 ，Ａ1 として与えられたものであ
る。なお、図１０の説明ではＴｒａｃｋは４つであるの
で、そのアドレスは２ビットでよく、図９のカウンタア
ップ部はビット反転器２２２−３以降は存在していない
とする。各ビット反転器はクロックｃｋに同期してその
ビットを反転するが、最下位のビット反転器２２２−１
はクロックｃｋサイクルごと、次のビット反転器２２２
−２はクロックｃｋの２サイクルごと、また、もしある
とすれば、その次のビット反転器２２２−３はクロック
ｃｋの４サイクルごと、ａn を発生するビット反転器は
クロックｃｋの２n サイクルごとに、その保持し出力し
てビットを反転する。したがって、図１０に示す様にａ
0 ，ａ1は初期値から変化することになる。ａ0 ，ａ1
は４サイクル目のクロックｃｋで初期値と一致するビッ
ト状態となる。
【０１０９】図１０において、図９のカウンタアップ部
２２２から出力される信号（ａ0 ，ａ1 ）の値が初期値
と同じ（０、１）になったら比較部２２１の内部で一致
信号Ｍが発生する。このとき、シリアルアップカウンタ
２２０の出力ｂが、目的のメモリセルの属するＳｔａｃ
ｋのアドレスを表わす制御信号Ｂの各ビットと一致した
らＳｔｏｐ信号が出力される。一致信号Ｍは２つのラッ
チ回路を通って信号Ｃｏｕｎｔ−ｕｐとして、一致信号
Ｍが発生された次のクロックｃｋのサイクルで出力され
る。この信号はシリアルアップカウンタ２２０にクロッ
クｃｋとともに入ってクロックｃｐとしてシリアルアッ
プカウンタ２２０のカウントアップ動作を行う。
【０１１０】なお、一致信号ＭからＣｏｕｎｔ−ｕｐ信
号を作る２つのラッチ回路は、Ｓｅｔで初期状態に設定
されクロックｃｋにある遅延がかかったクロックｃｋ′
とクロックｃｋそのものの立ち上がりでデータをラッチ
し保持出力する回路でありＭが変化した次のクロックｃ
ｋサイクルの立ち上がりで一致信号ＭをＣｏｕｎｔ−ｕ
ｐ信号として出力する。
【０１１１】目的のメモリセルのＴｒａｃｋ、Ｓｔａｃ
ｋのアドレスＡ、Ｂに対するカウンタアップ部、シリア
ルアップカウンタの出力ａ、ｂが発生すると転送動作を
終了させるためにＳｔｏｐ信号がセルクタ７０からコン
トローラ２１およびＣＰＵ等の外部装置（図示せず）へ
出力される。
【０１１２】以上のように図９に示したビット反転器２
２２−１，２２２−２にはａ０＝０，ａ１＝１がセット
される。クロックｃｋの４サイクル目で（４ｔｈ）、ア
クセス対象のメモリセルＣ（０，１）の値とこのセット
値が一致するので、比較部２２１内で一致信号Ｍが生成
されるが、カウントアップ信号Ｃｏｕｎｔ−ｕｐが比較
部２２１から出力されるのは、５サイクル目となり、こ
こで、セレクタ２０内部でＣＰ信号が出力されシリアル
アップカウンタ２２０がカウントアップしてＳｔａｃｋ
の指定が１つ進む。
【０１１３】シリアルアップカウンタ２２０の出力信号
ｂ（ｂｏ，ｂ１，．．．）はワード線およびレジスタ選
択線を選択するためにＲｏｗデコーダ１８およびテンポ
ラリセルデコーダ１９へ出力される。
【０１１４】図９に示すように、カウンタアップ部２２
２において、ビット反転器（２２２−１，２２２−
２，．．．）は外部から供給される制御信号Ａ（Ａ０，
Ａ１，．．．）を入力し、カウント信号ａ（ａ０，ａ
１，ａ２，．．．）を比較部２２１へ出力する。
【０１１５】このカウント信号ａは、選択転送ゲートお
よびレジスタ選択線を選択するためにトランスファデコ
ーダ１７およびテンポラリセルデコーダ１９へ出力され
る。
【０１１６】図１１は、図１０に示すセレクタ２０のＳ
ｔｏｐ信号を出力するまでのタイミングチヤートであ
る。同図において、信号Ｓｅｔによって目的とするメモ
リセルのＳｔａｃｋとＴｒａｃｋを表すアドレスＢ，Ａ
が入力される。ａ0 ，ａ1 は図１０の例では（０，１）
に初期設定される。また信号Ｓｅｔによってクロックｃ
ｋがサイクルを開始する。クロックｃｋ（×２）はクロ
ックｃｋの２サイクルごとに変化する内部クロックでａ
1 のビットを反転する。ａ0 ，ａ1 のビットがそれぞれ
クロックｃｋ，ｃｋ（×２）に従って反転して初期設定
（０，１）に一致するクロックｃｋサイクルで一致信号
Ｍが１になる。これは４サイクルごとである。次のサイ
クルではＣｏｕｎｔ−ｕｐ信号が１となるが、これによ
ってそのサイクルでクロックｃｋが１の間だけクロック
ｃｐが１となってＳｔａｃｋを指定するアドレスｂのカ
ウンタをカウントアップして、目的のメモリセルが属す
るＳｔａｃｋへ向かってワード線を順次立ち上げて行
く。ここの例では目的のメモリセルの属するＳｔａｃｋ
はＳ3 である。最終Ｓｔａｃｋに達してＡ0 ，Ａ1 とａ
0 ，ａ1 ，Ｂ0 ，Ｂ1 …とｂ0 ，ｂ1 …が一致すると比
較部２２１からＳＴＯＰ信号が発生される。
【０１１７】このＳＴＯＰ信号は図６のコントローラ２
１に入り、カウンタ２２からのクロックｃｋの発生を停
止する。図１１ではＳＴＯＰが１となった後、クロック
ｃｋは１に固定されている。これによって、センスアッ
プに目的のメモリセルの内容が保持される。
【０１１８】上記したように、本発明の第１、２実施例
のメモリシステム１００、２００では、最初、メモリセ
ルを選択するアドレス信号が、システムクロックＳＣｉ
ｎｔに同期して入力された後は、同一Ｒｏｗ内の各メモ
リセル（例えば、Ｒｏｗ２の場合、メモリセル
（１，．．．，１６））を指定する制御のクロックを別
に設ける必要はない。
【０１１９】またアドレス信号がクロック信号に同期し
て入力されてから転送動作の開始まで、ＣＰＵ等がこれ
らのタイミングを監視する必要なく、基本クロックを分
周して得られたクロックｃｋに同期してデータアクセス
を実行することができるという特徴を有する。これによ
り、ＣＰＵの負担を軽減することができ、その間、ＣＰ
Ｕは他の動作をすることができる。
【０１２０】図１２は、図６〜図１１に示した第２実施
例のメモリシステム２００の動作のタイミングチヤート
を示す。
【０１２１】同図において、左半分のタイミングチヤー
トは、Ｓｔａｃｋ Ｓ1 （ワード線ｗ1 ）に属するＴｒ
ａｃｋのセル（４，１，２，３）が選択ゲートｄを先頭
に読み出される状況を示している。選択ゲートａ，ｂ，
ｃ，ｄはワード線及びセンスアンプが動作する前には選
択ゲートａ，ｂ，ｃ，ｄはすべてハイレベル（’Ｈ’）
でビット線はプリチャージされている。図１０の例では
まずｄが選択されるので、これがハイレベル（’Ｈ’）
となる以後、ａ，ｂ，ｃの順に順次ゲートが選択され
る。次に右半分はＳｔａｃｋ Ｓ3 （ワード線ｗ３）に
属するＴｒａｃｋのセル（１２，９，１０，１１）が選
択ゲートｄを先頭に読み出される状況を示している。ワ
ード線ｗ１，ｗ２はハイレベル（’Ｈ’）になったまま
で新たにｗ３が立ち上がるが、他は左半分と同様の動作
をする。
【０１２２】次に、本発明の第３実施例を図面を参照し
ながら説明する。図６の第２実施例に示したカスケード
型セル構造を有するメモリシステム２００の特徴を有効
に用いたメモリシステムの構成法を以下に説明する。
【０１２３】この第３実施例のメモリシステム４００で
は、独立にアクセス可能なメモリのグループ（バンク）
から構成されている複数のバンクを有している。
【０１２４】図１３は、複数のバンクからなる第３実施
例のメモリシステム４００内のメモリセルアレイの構成
図を示す。
【０１２５】同図に示す第３実施例のメモリシステム４
００では、４バンク構成（バンク１，２，３，４）の例
を示しているが、各バンクは同図に示されているような
構成を持っている。すなわち各バンクは図６で示した第
２実施例のメモリシステム２００内に開示したメモリセ
ルの構成を有している。
【０１２６】各々のセンスアンプ（Ｓ／Ａ）は、図１お
よび図６に示したデータ転送部６０内のＤＢ線のペアに
接続され、カラム方向のアクセスを行う。
【０１２７】各バンクはカスケード型メモリチップとし
て独立してアクセス可能であり、Ｓｔａｃｋの異なる場
合に生ずるＲＯＷアクセス動作の時間的なばらつきを、
図６に示したメモリシステム２００の構成と以下に示す
第３実施例のメモリシステム４００におけるバンクアク
セス動作を組み合わせることにより解消し、見かけ上遅
延のないメモリセルのアクセス方法を実現することがで
きる。
【０１２８】図１４は、第３実施例のメモリシステム４
００におけるバンクアクセス動作を説明するタイミング
チヤートである。
【０１２９】同図において、バンク信号は、どのバンク
を活性化し（選択）するかを決定する。
【０１３０】例えば、あるバンクが選ばれてその中の異
なるＲｏｗが連続したアクセスの対象となった場合、図
１の第１実施例のメモリシステム１００および図６の第
２実施例のメモリシステム２００で説明した動作と同様
に、直前に選択されたＲｏｗに所属するメモリセル内の
データを同一メモリセルにリストアつまり書き戻した
後、同一バンク内の新たなＲｏｗの選択の動作を行う必
要がある。
【０１３１】例えば、あるバンク内のあるＲｏｗに所属
する一番深いＳｔａｃｋが選択されていた後に、同一バ
ンク内の他のＲｏｗに所属する一番深いＳｔａｃｋが選
択された場合は最も長いアクセス時間を必要とする。
【０１３２】次に、同図において、ＢａｎｋＢｕｓｙ信
号（図１４では、バンク１、２、３に対する制御信号
は、それぞれＢａｎｋＢｕｓｙ１、２、３である。）が
ハイレベル（’Ｈ’）の間は、アクセス対象のバンクの
アクセス動作がまだ完了していない状態を示す。
【０１３３】Ｂａｎｋ Ｂｕｓｙ信号がロウレベル（’
Ｌ’）の状態は、何れかの対応するバンク内のメモリセ
ルのデータがセンスアンプ（Ｓ／Ａ）にラッチされてお
り、直ちにカラムアクセス動作に移行できる状態を示し
ている。
【０１３４】この様に、新たに同一バンクのメモリセル
のアクセス要求が生じた時ＢａｎｋＢｕｓｙ信号がハイ
レベル（’Ｈ’）であれば、バンクは新たに選択される
まで非選択状態であったことを示すか、または今までの
選択状態にリストア動作などを行うか、更に深いＳｔａ
ｃｋやリストアレジスタにあるデータをセンスアンプ
（Ｓ／Ａ）に持ってくる動作を行うかなどの動作をして
いることになる。
【０１３５】アクセス動作のタイプに応じてＢａｎｋ
Ｂｕｓｙ信号のハイレベルの期間の長さは異なる。
【０１３６】制御信号／ＣＡＳコマンドはあるバンクを
指定して、そのバンクの一連のカラムアクセスの先頭番
地とアクセス開始を示すためのコマンドである。図１４
に示すタイミングチヤートにおいて、／ＣＡＳコマンド
に示す番号は指定されるバンクを示す。
【０１３７】指定されたバンクがＢｕｓｙであれば、そ
のバンクはＮＡＣＫ信号を外部に出力し、／ＣＡＳコマ
ンドを受け付けられない状態にあることを示す。
【０１３８】この場合は、別のバンクに／ＣＡＳコマン
ドを出すか、あるいは同一バンクへ受け付けられるまで
／ＣＡＳコマンドを連続して出せばよい。
【０１３９】そして、センスアンプ（Ｓ／Ａ）にラッチ
されているデータクロックｃｋに同期して出力される。
【０１４０】この様に本実施例のバンク構成のメモリシ
ステム４００では、各バンクの活性化とＲｏｗのアクセ
スを、データ出力であるカラムアクセス動作と分離独立
して実行することができる。つまり、別のバンクからの
データ出力中に、他のバンクのアクセス時間にばらつき
のある動作を行うことが出来る。Ｒｏｗアクセスに時間
のかかるカスケード型セル構造のメモリシステムのメモ
リにおいて、より効率のよいデータ転送を実現すること
ができる。
【０１４１】多バンク構成の上記のメモリシステム４０
０をマトリックス状にならべてメモリアレイをつくる場
合を以下に説明する。
【０１４２】図１５に示すメモリシステム５００では、
１６個のチップをマトリックス状に配置してメモリアレ
イを構成しているが、バンクの選択指定を行う制御信号
／ＲＡＳは全てのチップに共通に入力されている。
【０１４３】したがって、バンクがＢａｎｋＢｕｓｙの
状態にあることを示す制御信号ＮＡＣＫも、全てのチッ
プから共通に出力される。
【０１４４】チップに対して、コマンドが有効であるこ
とを示す制御信号ＣＳ（ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ
４）は各行毎に独立してして各チップに供給されてい
る。
【０１４５】制御信号ＣＳがハイレベル（’Ｈ’）であ
る時のクロックサイクルでの制御信号／ＲＡＳや／ＣＡ
Ｓのレベルのみがコマンドやデータとして有効になる。
【０１４６】カラムアクセスのコマンドである制御信号
／ＣＡＳは、各列のチップ毎に独立に供給される。これ
ら独立な制御信号は、／ＣＡＳ１、／ＣＡＳ２、／ＣＡ
Ｓ３、／ＣＡＳ４の様に番号を付して区別してある。
【０１４７】データバスは各行を構成するチップに対し
て共通に設けられており、各行のデータバスはチップの
アレイの外で共通に接続されている。
【０１４８】例えば、どこかの行のバンク即ちチップを
活性化してアクセスするには、制御信号／ＲＡＳのレベ
ルを下げて（Ｌｏｗレベルにして）バンク指定の情報と
Ｒｏｗ／Ｓｔａｃｋ／Ｔｒａｃｋのアドレスを与え、か
つ活性化したい行に関する制御信号ＣＳをハイレベル
（Ｈｉｇｈレベル）にして行う。
【０１４９】活性化する行は同時に複数すなわち複数の
ＣＳを同時にハイレベルにしてもよい。活性化された行
とバンクは第１実施例に示したカスケード型セルのセン
ス方式に従って活性化され、センスアンプ（Ｓ／Ａ）に
データを保持してカラムアクセスに備える。
【０１５０】一方、カラムアクセスに関しては、アクセ
スする列の／ＣＡＳをひとつのみ、これもやはりひとつ
の行を指定する制御信号ＣＳを選んでコマンドを与え
る。
【０１５１】二つ以上の行や列を選んだ場合、データバ
ス上でデータがぶつかることになり誤動作の原因とな
る。
【０１５２】指定されたカラムアクセスのバンクがまだ
活性化していなければ、そのバンクはＮＡＣＫ信号を返
す。
【０１５３】この様な機能を有するメモリアレイであれ
ば、アクセスする前に、予め幾つものバンクを活性化し
ておけるので、必要とされるデータのカラムアクセスに
対するヒット率が向上し、従って、カスケード型セル構
造のメモリセルのアクセスに対してもデータ転送の効率
が大幅に向上する。
【０１５４】次に、メモリアレイ構造等の多数のバンク
構造を持つメモリシステムにおいて、バンクの活性化の
ための時間にバラツキのあるカスケード型セル構造のメ
モリセルのセンスに対して有効となるデータアクセスの
シークエンスを図１９に示す。
【０１５５】同図において、まず独立に活性化できるバ
ンクを少なくとも２群に分ける。図ではバンク１，２，
３，４とバンク５，６，７，８の二つのバンク群に分け
ている。
【０１５６】まず第一のバンク群（バンク１，２，３，
４）をそのバンクのカラムアクセスを挟むこと無く活性
化する。
【０１５７】次に第一のバンク群（バンク１、２、３、
４）に対するカラムアクセスを順次実行し、このデータ
転送の間に第２のバンク群（バンク５、６、７、８）に
対する活性化を行う。
【０１５８】カラムアクセスに関しては、あるバンクの
メモリからＮＡＣＫ信号が戻ってきたら、データの転送
順序を乱さないために、そのバンクへのアクセスが受け
付けられるまでカラムアクセスのための制御コマンドを
出し続ける。
【０１５９】図１９で、／ＣＡＳコマンドがロウレベル
に下がった所に記載した番号がカラムアクセスされるバ
ンクの番号である。
【０１６０】図１６は、図１９に示したカラムアクセス
のシークエンスをブロック化した図である。
【０１６１】このアクセス方法は大量のデータを高速に
転送する用途に適している。予めアクセスすべきアドレ
スが明らかな場合には、バンクを予め活性化しておくこ
とができるので、効果的に働く有効なデータアクセス方
法である。
【０１６２】なお、図１６に示したメモリシステムで
は、バンクのグループ分を二つにしたが、本発明はこれ
に限定されるものではなく、例えば２つ以上、幾つであ
ってもよい。その場合でもカスケード型セル特有のメモ
リセルアクセスの時間的バラツキの欠点を見えないよう
にアクセスすることが可能である。
【０１６３】図１６において、Ｂ０Ｃａ，Ｂ１Ｃｂ等は
それぞれのバンクに対応したカラムアクセスの先頭番地
を示している。またＤは所定量の遅延を表す。あるバン
クから制御信号ＮＡＣＫを受けたときには所定時間の遅
延の後に再び同じバンクに対してカラムアクセスを行
う。
【０１６４】図１７は、第２実施例のメモリシステム２
００において説明した転送クロックｃｋ、制御信号Ｓｔ
ｏｐと第３実施例の多バンク構造のメモリシステムにお
ける各バンクの動作を説明する図である。
【０１６５】図１７において、各バンクでアクセス対象
のメモリセル内のデータがセンスアンプ（Ｓ／Ａ）にセ
ンスされた後、カスケード型セル構造のメモリセルと対
応するリストア用レジスタ間でデータ転送が開始されそ
れが終了すると、そのバンクからＳｔｏｐ信号が外部へ
出力される。従って、バンク状態モニタ部によってカラ
ムアクセスを行うために／ＣＡＳとバンク選択信号ＢＳ
によって選択されたバンクからＳｔｏｐ信号が出ていな
い状態の時、制御信号ＮＡＣＫはハイレベル（’Ｈ’）
となり、そのバンクに対する新たなカラムアクセスを禁
止する。
【０１６６】
【発明の効果】上記説明したように、本発明のカスケー
ド型セル構造を有したシンクロナスメモリシステムで
は、アクセス対象のメモリセルのアドレス信号を入力す
るためのクロックを分周して得られるクロックｃｋに従
って一連のカスケード接続されたメモリセルのアクセス
動作が行われるので、データ転送動作を制御するクロッ
クを新たに用いる必要はない。また、アドレス信号入力
から目的とするメモリセルのデータがセンスアンプに出
力されるまでの一連の動作はこのクロックｃｋに同期し
て行われるので、入出力タイミングをＣＰＵ等が監視す
る必要はなく効率の良いメモリアクセスを実行すること
ができる。
【０１６７】また、本発明のカスケード型セル構造を有
した多バンクシンクロナスメモリシステムにおけるアク
セス方法は、多バンク構造を有しており、一方のバンク
のアクセス中に他のバンクに対するアクセスの準備動作
を独立して実行することができるので、アクセス時間の
バラツキを見かけ上隠すことができ、高速なアクセスを
実行することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例としてのカスケード型セル
構造のメモリシステムの構成図である。
【図２】図１に示したメモリシステム内の１つのＲｏｗ
の階層を示す概念図である。
【図３】図１に示したメモリシステム内の退避用レジス
タの様々な構成図である。
【図４】図１に示したメモリシステムの動作を示すタイ
ミングチヤートである。
【図５】図１に示したメモリシステム内のセレクタの詳
細な構成図である。
【図６】本発明の第２実施例としてのカスケード型セル
構造のメモリシステムの構成図である。
【図７】図６に示したメモリシステム内のメモリセルバ
ンクの階層構造図である。
【図８】図６に示したメモリシステム内のデータ転送部
の構成図である。
【図９】図６に示したメモリシステム内のセレクタの構
成図である。
【図１０】図９に示したセレクタの基本的動作を説明す
る図である。
【図１１】図９に示したセレクタの動作を説明するタイ
ミングチヤートである。
【図１２】図６に示したメモリシステムの動作を説明す
るタイミングチヤートである。
【図１３】本発明の第３実施例としてのカスケード型セ
ル構造の多バンクメモリシステムの構成図である。
【図１４】図１３に示した多バンクメモリシステムの動
作を説明するタイミングチヤートである。
【図１５】図１３に示した多バンク構成のメモリシステ
ムをマトリックス状に配置して得られるメモリシステム
の配置図である。
【図１６】図１９に示したタイミングチヤートの動作の
シーケンスフローを示した概念図である。
【図１７】図１３に示した多バンクメモリシステムにお
ける制御信号等の入出力を説明する図である。
【図１８】従来のカスケード型セル構造のメモリシステ
ムの構成図である。
【図１９】図１３に示した多バンク構成のメモリシステ
ムよりなる多バンクシステムの動作のシーケンスフロー
のタイミングチヤートである。
【符号の説明】
１，２，１６…メモリセル １７…トランスファデコーダ １８…ロウデコーダ １９…テンポラリセルデコーダ ２０…セレクタ ２１…コントローラ ２２…カウンタ ２３…センスコントローラ ５０…ＤＢセレクタ ６０…データ転送部６０ １００…カスケード型セル構造のメモリシステム ４００…多バンク構造のメモリシステム ＤＢ１，ＤＢ２，…ＤＢ線ペア ｃｋ…クロック ＳＡ…センスアンプ Ｓｔａｃｋ…スタック Ｔｒａｃｋ…トラック ｗ１，ｗ２…ワード線 ＢＬ，ｂ１，ｂ２…ビット線

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 データを読み出すメモリセルのアドレス
    の入力とデータの出力とがそれぞれ同期して行われる外
    部から供給されるクロック信号と、 複数個のメモリセルをカスケード接続して得られるメモ
    リセル群を複数群配列してなるメモリセルアレイと、 前記各メモリセル内へ書き込むデータあるいは該メモリ
    セル内から読み出すデータを保持するセンスアンプ手段
    と、 前記各メモリセルに対応して設けられた退避用記憶手段
    と、アクセス対象の前記メモリセルのアドレスに基づいてカ
    スケード接続されたメモリセル群内のメモリセルを指定
    し、センス動作対象のメモリセルのデータが前記センス
    アンプに転送されたら一連のセンス動作を停止させる信
    号を出力するカウント手段を備え、 センス動作対象の前
    記メモリセルのアドレスを前記クロック信号に従って入
    力し、該メモリセルが所属するメモリセル群内のメモリ
    セルを指定しそのデータを前記退避用記憶手段へ転送す
    る制御を行う制御手段とから構成され、 前記制御手段は、一連の前記メモリセルのデータを前記
    退避用記憶手段へ転送するセンス動作を、前記クロック
    信号からつくられる信号に同期させて実行する機能を有
    することを特徴とするカスケード型メモリセル構造のシ
    ンクロナスメモリシステム。
  2. 【請求項２】 データを読み出すメモリセルのアドレス
    の入力と、データの出力がそれぞれ同期して行われる外
    部から供給されるクロック信号と、 複数個のメモリセルをカスケード接続して得られるメモ
    リセル群を複数群配列してなるメモリセルアレイと、 前記各メモリセル群に接続された行選択線と、 前記行選択線上に設けられた転送ゲートと、 前記各メモリセル内へ書き込むデータあるいは該メモリ
    セル内から読み出すデータを保持するセンスアンプ手段
    と、 前記転送ゲートにより前記メモリセル群から隔てられ、
    該メモリセル群に対応して設けられた退避用レジスタ
    と、 前記メモリセル群内のアクセス対象メモリセルのアドレ
    スを前記クロック信号に従って入力し、該クロック信号
    に同期して、アクセス対象の該メモリセル内のデータが
    前記センスアンプに保持されるための転送路上のメモリ
    セルの選択をカウントアップしながら設定し、該設定さ
    れたメモリセル内のデータを順次転送して前記退避用レ
    ジスタ内へ一時的に退避し、該アクセス対象メモリセル
    内のデータが前記センスアンプに保持されたらセンス動
    作停止制御信号を外部へ出力するセレクタ手段とから構
    成され、 他のカスケード接続されたメモリセル群内のメモリセル
    が連続したアクセス対象となる際には、該退避用レジス
    タ内に一時保持されたデータを対応するメモリセルへ書
    き戻した後に、該他のカスケード接続されたメモリセル
    のセンス動作を実行することを特徴とするカスケード型
    メモリセル構造のシンクロナスメモリシステム。
  3. 【請求項３】 前記メモリセル群は、さらに複数のバン
    クにまとめられ、各バンクは、互いに独立に前記メモリ
    セルのデータのセンス動作が可能である多バンク構成を
    有することを特徴とする請求項２に記載の多バンクシン
    クロナスメモリシステム。
  4. 【請求項４】 前記バンクのうち一方のバンクにおける
    データの出力中に他のバンク内のカスケード接続された
    メモリセルを選択してデータアクセスを行い、そのデー
    タをセンスアンプに保持する動作を行い、該他のバンク
    に対するデータ出力の要求があったときにそのセンスア
    ンプにデータを保持する動作がなされていないかまたは
    完了していなければアクセスが出来ないことを知らせる
    信号を外部へ出力することを特徴とする請求項３に記載
    の多バンクシンクロナスメモリシステム。
  5. 【請求項５】 前記各バンク内のカスケード接続された
    メモリセルのデータをそれぞれのセンスアンプに独立し
    てセンスしかつ保持することが可能な二つ以上の群に分
    けられており、一方のバンク群を活性化した後にその群
    のデータ出力を続けて行い、該アクセスの間に他方のバ
    ンク群の活性化を行っておき、 一方のバンク群のデータ出力と他方のバンク群のデータ
    出力とがまとまったサイクルで実行され複数のバンク群
    のデータ出力が混在しないサイクルのまとまりに分けら
    れて実行されることを特徴とする請求項３に記載の多バ
    ンクシンクロナスメモリシステム。
  6. 【請求項６】 請求項２に記載のメモリシステムにより
    構成されたメモリチップが複数個アレイ状に配列され、
    前記メモリチップから構成されるバンクは２つ以上の群
    に分けられ、一方の群のバンクを活性化した後に当該群
    のデータ出力を連続して行い、このデータ出力中に他方
    の群内に所属するバンクの活性化を行っておき、一方の
    群のデータ出力と他方の群のデータ出力とがまとまった
    サイクルで実行されかつ複数の群のデータ出力が混在し
    ないサイクルのまとまりに分けられるように実行される
    ことを特徴とするカスケード型セル構造の多バンクシン
    クロナスメモリシステム。
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