JPH06223559A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH06223559A
JPH06223559A JP5012734A JP1273493A JPH06223559A JP H06223559 A JPH06223559 A JP H06223559A JP 5012734 A JP5012734 A JP 5012734A JP 1273493 A JP1273493 A JP 1273493A JP H06223559 A JPH06223559 A JP H06223559A
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Abstract

(57)【要約】 【目的】読み出しを行った１つのカラムのビット線の電
位を再書込みする時に、隣接する他のカラムのビット線
に重疊される雑音量を抑制し、この他のカラムから信号
を読み出した時のセンス動作の遅れや誤りを防止する。 【構成】カスケード型のＤＲＡＭセルＭＣiL、ＭＣiRの
アレイを有し、同一カラム内の複数のセルに対してシリ
アルにアクセスする方式、シェアード・センスアンプ方
式を有するＤＲＡＭにおいて、同一カラム内のセンスア
ンプＳＡの両側の複数のセルに対して別々にシリアルに
アドレスを指定する回路ＡＤＬ、ＡＤＲと、任意のカラ
ムの複数のセルに対するシリアルアクセスに際し、セン
スアンプの片側の記憶情報を格納しているセルから複数
ビットの情報を時系列で読み出し、この複数ビットの情
報をセンスアンプの反対側の１個の非使用状態のセルに
順次再書込みする制御回路１０を具備することを特徴と
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に複数ビットの情報をビット単位で格納し得るカ
スケード型のメモリセルのアレイを有するダイナミック
型ランダムアクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】現在実用化されているＤＲＡＭセルは、
ワード線およびビット線に接続されるトランスファゲー
ト用の１個のＭＯＳ（絶縁ゲート型）トランジスタと、
これに接続される情報記憶用の１個のキャパシタとで構
成されている。
【０００３】一方、ＤＲＡＭセルをより高集積化し、ビ
ット単価を低減することが要求されている事情に鑑み
て、本願発明者は、例えば図１０に示すような新しい構
成を有するメモリセルを提案した（特願平２−１０４５
７６号）。このカスケード型のメモリセルは、複数のＭ
ＯＳトランジスタＱ1 〜Ｑ5 がカスケード接続され、上
記ＭＯＳトランジスタ相互間の接続ノードに各対応して
それぞれ情報記憶用のキャパシタＣ1 〜Ｃ4 の一端が接
続されてなり、複数ビットの情報をビット単位で格納す
ることができる。
【０００４】このようなカスケード型セルは、既存の製
造プロセスで、あるいは、製造プロセスは変えても微細
化を伴わずに、従来の１トランジスタ・１キャパシタ型
のセルを用いたＤＲＡＭよりも高い集積度を実現でき、
ビット単価を大幅に低減することができる。
【０００５】さらに、本願発明者は、前記したようなカ
スケード型セルから時系列で読み出される情報を一時格
納するための格納手段を具備した半導体記憶装置を提案
した（特願平３−４１３１６号）。この半導体記憶装置
によれば、１つのカスケード型セルの任意のキャパシタ
からの読み出しに続く同一セル内の他のキャパシタから
の読み出しを待った後に再書込みすることが可能にな
る。これにより、従来の１トランジスタ・１キャパシタ
型のセルを用いたＤＲＡＭよりも格段に高い集積度を実
現でき、ビット単価を大幅に低減することができる。
【０００６】さらに、本願発明者は、前記したようなカ
スケード型セルのシリアルアクセス性をそのまま活か
し、カスケード型セルのアレイの同一カラムにおけるメ
モリセル群をシリアル（シーケンシャル）にアクセスす
る方式の半導体記憶装置を提案した（特願平３−７４８
３０号）。
【０００７】この半導体記憶装置は、カスケード型セル
のアレイを有し、同一カラム内の複数のセルに対してシ
リアルにアクセスする方式を有し、カスケード型セルの
読み出し／再書込みに際して、記憶情報を格納している
セルから複数ビットの情報を時系列で読み出し、この複
数ビットの情報を同一カラム内の別の１個の非使用状態
のセルに順次再書込みするアクセス手段を具備すること
を特徴とする。即ち、カラム当り１個づつ余分のセルを
持ち、あるセルを読んだら、その前にアクセスされて現
在は空き状態になっているセルに格納（再書込み）する
という手順を用いることにより、カラム単位でシリアル
にアクセスするようにしている。
【０００８】このようなシリアルアクセス可能な半導体
記憶装置によれば、セルの読み出し／再書込みに際し
て、上記セルから時系列で順次読み出される情報を再書
込みのために一時的に格納する手段を省略することが可
能になり、高集積化が可能になる。従って、データをブ
ロック単位でシリアルにリード／ライトする記憶装置
（コンピュータシステムの外部記憶装置として用いられ
る磁気ディスクなど）を上記したようなシリアルアクセ
ス可能な半導体記憶装置で代替することにより、外部記
憶装置の高速化が可能になる。
【０００９】また、近年のＤＲＡＭの応用をみれば、キ
ャッシュメモリとの間のブロック転送や画像用データの
処理、保持などのようにシリアルアクセスで対応可能な
分野が急速に拡大しているので、上記したようなシリア
ルアクセス可能な半導体記憶装置の用途は広い。
【００１０】ところで、前記特願平３−７４８３０号の
シリアルアクセス可能な半導体記憶装置においては、一
例として、シングルエンド型のセンスアンプがカラム毎
に設けられている場合を示している。センスアンプのサ
イズが２カラムピッチで配置できる範囲であれば、上記
センスアンプをビット線の両側に交互に配置することで
実現でき、センスアンプのサイズが４カラムピッチで配
置できる範囲であれば、上記センスアンプを２個づつビ
ット線の両側でずらして配置することで実現できるが、
チップ上のセンスアンプの占有面積が大きくなってしま
う。
【００１１】チップ上のセンスアンプの占有面積を抑制
して一層の高集積化、大容量化を図るためには、１つの
センスアンプをスイッチング手段により切り換えて複数
のカラムで時分割的に共用することが可能である。な
お、複数ビットの情報を時系列で読み出す方式のＤＲＡ
Ｍセルのアレイにおいて、１つのセンスアンプを複数の
カラムで時分割的に共用する技術は、1991 IEEE ISSCC
DIGEST OF TECHNICAL PAPERS pp.107 " A Block-Orient
ed RAM with Half-Sized DRAM Cell and Quasi-Folded
Data-Line Architecture " K.Kimura et al.に開示され
ている。
【００１２】しかし、上記したように１つのセンスアン
プを例えば４個のカラムで時分割的に共用するシェアー
ド・センスアンプ方式を採用する場合には、カスケード
型セルからの読み出し信号は４個のカラムに同時に導か
れ、１個のカラムから読み出しをしている間は他の３個
のカラムは読み出しを待機する状態になっている。もし
も、現在読み出しを行った１個のカラムのビット線の電
位を再書込みのために電源電位の全振幅まで変化させた
ら、上記１個のカラムに隣接する他のカラムのビット線
（既にメモリセルからの読み出し信号が導かれている）
に対してビット線間容量結合により雑音が重疊するの
で、引き続いて上記他のカラムから読み出す時の信号量
が著しく減少してセンス動作が遅れたり、場合によって
はセンス動作が誤って間違ったデータを出力するおそれ
がある。
【００１３】
【発明が解決しようとする課題】本発明は、上記の事情
に鑑みてなされたもので、カスケード型のメモリセルの
アレイにおける同一カラム内の複数のメモリセルに対し
てシリアルにアクセスする方式およびシェアード・セン
スアンプ方式を有するＤＲＡＭにおいて、読み出しを行
った１つのカラムのビット線の電位を再書込みのために
電源電位の全振幅まで変化させた時に、上記１つのカラ
ムに隣接する他のカラムのビット線に対して重疊される
雑音量を抑制し、引き続いて上記他のカラムから信号を
読み出した時のセンス動作の遅れや誤りを防止し得る半
導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数ビットの情報をビット単位で格納し得るカスケ
ード型のメモリセルが行列状に配列されたメモリセルア
レイと、このメモリセルアレイにおける複数のカラム毎
に１個設けられ、上記複数個のカラムのビット線配線方
向の中央部に配置されたセンスアンプと、このセンスア
ンプを上記複数のカラムで時分割的に共用するように回
路接続を切換える切換回路と、前記メモリセルアレイに
おける同一カラム内のセンスアンプの両側の複数のメモ
リセルに対して別々にシリアルにアドレス指定を行うア
ドレス指定回路と、上記アドレス指定回路により指定さ
れるアドレスのメモリセルを選択的に駆動するワード線
駆動回路と、前記メモリセルアレイの任意のカラムの複
数のメモリセルに対するシリアルアクセスに際し、ある
カラムの前記センスアンプの一方側における記憶情報を
格納しているメモリセルの１個から複数ビットの情報を
時系列で読み出し、この複数ビットの情報を前記センス
アンプの他方側における１個の非使用状態のメモリセル
に順次再書込みするように制御するアクセス制御回路と
を具備することを特徴とする。
【００１５】
【作用】情報記憶のためのメモリセルとは別に、カラム
当り２個づつ（センスアンプの両側に１個づつ）余分の
メモリセルを持たせることにより、メモリセルから時系
列で読み出される情報を再書込みのために一時格納する
手段を省略することが可能になる。また、シェアード・
センスアンプ方式を採用し、１つのセンスアンプを複数
のカラムで時分割的に共用しているので、パターン面積
の小型化、高集積化が可能になる。
【００１６】さらに、あるカラムのセンスアンプの一方
側におけるセルから時系列で読み出される情報を上記セ
ルと同一カラム内のセンスアンプの他方側における１個
の非使用状態のセルに順次再書込みするようにアクセス
する際、上記センスアンプの他方側のビット線の電位を
再書込みのために電源電位の全振幅まで変化させたとし
ても、このビット線と他のカラムのセンスアンプの一方
側におけるセルから信号が読み出されているビット線と
の間のビット線間容量結合は殆んどない。従って、上記
他のカラムのセンスアンプの一方側のビット線に対して
ビット線間容量結合により重疊される雑音量は抑制され
るので、引き続いて上記他のカラムのセンスアンプの一
方側におけるセルから信号を読み出した時のセンス動作
の遅れや誤りを防止することが可能になる。
【００１７】なお、あるカラムのセンスアンプの他方側
のビット線の電位を再書込みのために電源電位の全振幅
まで変化させたとしても、未だ読み出されていない他の
カラムのセンスアンプの他方側のビット線を電源電位に
プリチャージしておくことにより、このビット線に対し
て重疊される雑音量は抑制される。
【００１８】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。図１は、カスケード型セルのアレイを使
用した第１実施例に係るＤＲＡＭの一部を示している。
【００１９】ＭＣiL（i=0,1,…,32 ）、ＭＣiR（i=0,1,
…,32 ）はそれぞれ複数ビット（本例では４ビット）の
情報をビット単位で格納し得るカスケード型のメモリセ
ルであり、行列状に配列されてメモリセルアレイを構成
している。図１には、メモリセルアレイの４個のカラム
ＣＬ１〜ＣＬ４のみを代表的に示している。ＳＡは上記
メモリセルアレイにおける複数のカラム毎（本例では４
個のカラム毎）に１個設けられ、上記４個のカラムのビ
ット線配線方向の中央部に配置された例えばラッチ型ア
ンプからなるビット線センスアンプ（以下、センスアン
プと記す）である。ＢＬは上記センスアンプＳＡの一方
側（例えば左側）における同一列のメモリセルに共通に
接続されたビット線、／ＢＬは上記センスアンプＳＡの
他方側の他方側（例えば右側）における同一列のメモリ
セルに共通に接続されたビット線である。以上の接続関
係は、恰もオープンビット線方式のメモリセルアレイを
構成している。
【００２０】本例では、各カラムにおけるセンスアンプ
ＳＡの両側にメモリセルがそれぞれｎ（整数）＋１個、
本例では３３個づつ配列されており、各カラムＣＬ１〜
ＣＬ４におけるセンスアンプＳＡの左側の３３個のメモ
リセルをＭＣ0L〜ＭＣ32L 、センスアンプＳＡの右側の
３３個のメモリセルをＭＣ0R〜ＭＣ32R で示している。
【００２１】そして、上記センスアンプＳＡの左側の３
３個のメモリセルＭＣ0L〜ＭＣ32Lのうのちのｎ個（本
例では３２個）がデータの記憶に用いられており、１個
が余分に設けられている。同様に、前記センスアンプＳ
Ａの右側の３３個のメモリセルＭＣ0R〜ＭＣ32R のうち
の３２個がデータの記憶に用いられており、１個が余分
に設けられている。このような１カラムにおけるデータ
記憶用の２ｎ個（本例では６４個）のメモリセルによ
り、後述するようなアクセスによって、２５６ビットの
ブロックデータの記憶が可能になっている。
【００２２】ＳＷＬは前記センスアンプＳＡをその左側
の４個のカラムで時分割的に共用するように回路接続を
切換える第１の切換回路である。ＳＷＲは前記センスア
ンプＳＡをその右側の４個のカラムで時分割的に共用す
るように回路接続を切換える第２の切換回路である。こ
れにより、１センスアンプ当り８ビット線で時分割的に
共用することが可能になっている。
【００２３】ＤＬはセンスアンプＳＡの一対の入出力ノ
ードのうちの一方と第１の切換回路ＳＷＬとの間の共通
ビット線（デジット線）、／ＤＬはセンスアンプＳＡの
一対の入出力ノードのうちの他方と第２の切換回路ＳＷ
Ｒとの間の共通ビット線（デジット線）である。
【００２４】ＰＲは例えばデジット線対ＤＬ、／ＤＬに
接続され、デジット線対ＤＬ、／ＤＬおよびビット線対
ＢＬ、／ＢＬを所定のタイミングで所定の電位（本例で
は電源電位ＶCC）にプリチャージ・イコライズするビッ
ト線プリチャージ回路であり、ビット線プリチャージ信
号／ＥＱＬによりオン駆動される。
【００２５】ＤＣＬは前記センスアンプＳＡの一方側の
メモリセルからの読み出し時にセンスアンプＳＡのセン
ス基準電位を生成する第１のダミーセル回路、ＤＣＲは
前記センスアンプＳＡの他方側のメモリセルからの読み
出し時にセンスアンプＳＡのセンス基準電位を生成する
第２のダミーセル回路である。ＤＷＬＬは第１のダミー
ワード線、ＤＷＬＲは第２のダミーワード線ＤＷＬであ
る。ＤＱ、／ＤＱは複数のカラムに共通に設けられたデ
ータ線対である。
【００２６】ＣＳＷはデジット線対ＤＬ、／ＤＬとデー
タ線対ＤＱ、／ＤＱとの間に接続され、カラムデコーダ
出力線ＣＳＬにより制御されるカラム選択スイッチであ
る。ＡＤＬはセンスアンプＳＡの左側の同一カラム内の
複数のセルに対してシリアルにロウアドレス指定を行う
ための第１のアドレス指定回路である。ＡＤＲはセンス
アンプＳＡの右側の同一カラム内の複数のセルに対して
シリアルにロウアドレス指定を行うための第２のアドレ
ス指定回路である。
【００２７】ＷＤＬは上記第１のアドレス指定回路ＡＤ
Ｌにより指定されるアドレスのメモリセルを選択的に駆
動する第１のワード線駆動回路である。ＷＤＲは上記第
２のアドレス指定回路により指定されるアドレスのメモ
リセルを選択的に駆動する第２のワード線駆動回路であ
る。
【００２８】アクセス制御回路１０は、メモリセルアレ
イの任意のカラムの複数のメモリセルに対するシリアル
アクセスに際して、前記センスアンプＳＡの一方側にお
ける記憶情報を格納しているメモリセルの１個から複数
ビットの情報を時系列で読み出し、この複数ビットの情
報を前記センスアンプＳＡの他方側における１個の非使
用状態のメモリセルに順次再書込みするように制御する
機能を有する。また、アクセス制御回路１０は、前記複
数のカラムにおけるそれぞれ複数のメモリセルに対する
シリアルアクセスに際しては、上記複数のカラムを順次
選択して上記複数のカラムで前記センスアンプＳＡを時
分割的に共用するように制御する機能を有する。
【００２９】図２は、図１中のセンスアンプＳＡ、第１
の切換回路ＳＷＬ、第２の切換回路ＳＷＲ、ビット線プ
リチャージ回路ＰＲ、第１のダミーセル回路ＤＣＬおよ
び第２のダミーセル回路ＤＣＲの一例を示す回路図であ
る。
【００３０】センスアンプＳＡは、センス用のＮＭＯＳ
センスアンプＮＳＡと、リストア用のＰＭＯＳセンスア
ンプＰＳＡとからなる。上記センス用のＮＭＯＳセンス
アンプＮＳＡは、センスアンプ制御信号線／ＳＡＮによ
り活性／非活性状態が制御され、このセンスアンプ制御
信号線／ＳＡＮと接地電位ＶSSとの間にセンスアンプ活
性化制御用のＮＭＯＳトランジスタＮ１が接続されてい
る。
【００３１】第１の切換回路ＳＷＬは、センスアンプＳ
Ａの左側における４本のビット線ＢＬを選択的にセンス
アンプＳＡに接続するように対応して制御信号φ1L、φ
2L、φ3L、φ4Lにより制御される第１のトランスファゲ
ートＴＧ1L〜ＴＧ4Lからなる。第２の切換回路ＳＷＲ
は、センスアンプＳＡの右側における４本のビット線／
ＢＬ…を選択的にセンスアンプＳＡに接続するように対
応して制御信号φ1R、φ2R、φ3R、φ4Rにより制御され
る第２のトランスファゲートＴＧ1R〜ＴＧ4Rとからな
る。
【００３２】第１のダミーセル回路ＤＣＬは、デジット
線ＤＬと第１のダミーワード線ＤＷＬＬとの間に接続さ
れたダミーセル用のカップリング容量Ｃからなる。第２
のダミーセル回路ＤＣＲは、デジット線／ＤＬとダ第２
のミーワード線ＤＷＬＲとの間に接続されたダミーセル
用のカップリング容量Ｃからなる。図３は、前記メモリ
セルアレイにおける１カラムのカスケード・ゲート型の
メモリセルの一例を示す回路図である。
【００３３】セルＭＣiL（i=0,1,…,32 ）、ＭＣiR（i=
0,1,…,32 ）は、それぞれ例えば図１０に示したよう
に、第１のノードＮ1 と第２のノードＮ2 との間にカス
ケード接続された３個以上（本例では５個）のＭＯＳト
ランジスタＱ1 〜Ｑ5 を有するカスケード・ゲートと、
上記カスケード接続されたＭＯＳトランジスタ相互間の
接続ノードに対応して各一端が接続された複数の情報記
憶用のキャパシタＣ1 〜Ｃ4 とを備えている。上記第１
のノードＮ1 と第２のノード（Ｎ2 ）とは共通に接続さ
れている。そして、上記セルＭＣiLのノードＮ1 および
ノードＮ2 は前記ビット線ＢＬに接続されており、前記
セルＭＣiRのノードＮ1 およびノードＮ2は前記ビット
線ＢＬに接続されている。また、上記キャパシタＣ1 〜
Ｃ4 の各他端はキャパシタ配線１１に共通に接続されて
いる。本例では、上記キャパシタＣ1 〜Ｃ4 の各プレー
ト電極が共通に接続され、このプレート電極に他のメモ
リセルと共通に所定のキャパシタプレート電位ＶPLが与
えられる。
【００３４】ワード線（ＷＬ0L0 〜ＷＬ0L4 ）〜（ＷＬ
32L0〜ＷＬ32L4）、（ＷＬ0R0 〜ＷＬ0R4 ）〜（ＷＬ32
R0〜ＷＬ32R4）は、それぞれメモリセルアレイの同一ロ
ウのセルのＭＯＳトランジスタＱ1 〜Ｑ5 の各ゲートに
対応して接続されている。
【００３５】図４は、図１中の第１のアドレス指定回路
ＡＤＬ、第２のアドレス指定回路ＡＤＬ、第１のワード
線駆動回路ＷＤＬおよび第２のワード線駆動回路ＷＤＲ
の一例について、一部を示す回路図である。
【００３６】第１のアドレス指定回路ＡＤＬとして、メ
モリセルアレイのセンスアンプＳＡの一方側の行数のｋ
（整数）分の１（本例では１／５）に対応する段数（本
例では３３段）を有する第１のシフトレジスタＳＲＬが
用いられている。即ち、第１のシフトレジスタＳＲは、
前記メモリセルアレイにおけるセンスアンプＳＡの左側
の５本で１組をなす３３組のワード線（ＷＬ0L0 〜ＷＬ
0L4 ）〜（ＷＬ32L0〜ＷＬ32L4）に対応して３３段を有
する。
【００３７】そして、第１のワード線駆動回路ＷＤＬ
は、メモリセルアレイのセンスアンプＳＡの左側の行数
に対応する数のワード線駆動回路（換言すれば、５個で
１組をなす３３組のワード線駆動回路）ＷＤが使用され
る。この場合、第１のシフトレジスタＳＲＬの各段出力
により対応する各組の５個のワード線駆動回路ＷＤを選
択制御するために、第１のシフトレジスタＳＲの各段出
力が対応する各組のワード線駆動回路ＷＤの動作電源
（あるいは動作制御信号）として供給される。各ワード
線駆動回路ＷＤは例えばＣＭＯＳインバータからなる。
第１のワード線駆動回路ＷＤＬの各組の５個のワード線
駆動回路ＷＤ…は、前記ワード線（ＷＬ０Ｌ０〜ＷＬ０
Ｌ４ ）〜（ＷＬ32L0〜ＷＬ32L4）のうちの対応する組
の５本のワード線（ＷＬiL0 〜ＷＬiL4 ）を各対応して
駆動する。さらに、各組の５個のワード線駆動回路ＷＤ
に順に駆動入力を供給するために、５本の配線／Ｌ０〜
／Ｌ４が設けられている。
【００３８】このような第１のワード線駆動回路ＷＤＬ
を用いることにより、後述するような１回のシリアルア
クセスに際して、センスアンプＳＡの左側の各組の５本
のワード線（ＷＬiL0 〜ＷＬiL4 ）を順にそれぞれ一定
期間づつオン状態にする制御を行うことが可能になって
いる。
【００３９】上記と同様に、第２のアドレス指定回路Ａ
ＤＬとして、センスアンプＳＡの右側の５本で１組をな
す３３組のワード線（ＷＬ0R0 〜ＷＬ0R4 ）〜（ＷＬ32
R0〜ＷＬ32R4）に対応して３３段を有する第２のシフト
レジスタＳＲＲが用いられている。また、第２のワード
線駆動回路ＷＤＲは、メモリセルアレイのセンスアンプ
ＳＡの右側の行数に対応する数のワード線駆動回路ＷＤ
が使用される。そして、第２のシフトレジスタＳＲＲの
各段出力により対応する各組のワード線駆動回路ＷＤを
選択制御するために、第２のシフトレジスタＳＲＲの各
段出力が対応する各組の５個のワード線駆動回路ＷＤの
動作電源として供給される。第２のワード線駆動回路Ｗ
ＤＲの各組の５個のワード線駆動回路ＷＤは、前記ワー
ド線（ＷＬ0R0 〜ＷＬ0R4 ）〜（ＷＬ32R0〜ＷＬ32R4）
のうちの対応する組の５本のワード線（ＷＬiR0 〜ＷＬ
iR4 ）を各対応して駆動する。さらに、各組の５個のワ
ード線駆動回路ＷＤに順に駆動入力を供給するために、
５本の配線／Ｒ０〜／Ｒ４が設けられている。
【００４０】このような第２のワード線駆動回路ＷＤＲ
回路を用いることにより、後述するような１回のシリア
ルアクセスに際して、センスアンプＳＡの右側の各組の
５本のワード線（ＷＬiR0 〜ＷＬiR4 ）を順にそれぞれ
一定期間づつオン状態にする制御を行うことが可能にな
っている。次に、図１のＤＲＡＭにおけるシリアルアク
セス動作の概要について図５および図６を参照しながら
説明する。図５は、第１回目〜第６６回目のシリアルア
クセス動作の概要を示す動作状態説明図である。図６
は、第１回目のシリアルアクセス動作を詳細に示す動作
状態説明図である。
【００４１】図６中、セルのビットデータを識別するた
めの符号（ｌ，ｍ，Ｃｉ）のうちのｌはセルが属するカ
ラムの番号（本例では１〜４のいずれか）、ｍはセルが
属するロウの番号（本例では０Ｌ〜３２Ｌ、０Ｒ〜３２
Ｒのいずれか）、Ｃｉはセル内のビット番号（キャパシ
タ番号、本例では、Ｃ１〜Ｃ４のいずれか）である。図
５および図６においては、初期状態において、セルＭＣ
0L、ＭＣ0R、ＭＣ1L、ＭＣ1R、…、ＭＣ31L 、ＭＣ31R
に一連のデータ（ブロックデータ）が格納され、ＭＣ32
L およびＭＣ32R が非使用状態（非記憶状態）であるも
のとし、シリアルアクセスにより上記ブロックデータを
順次読み出すと同時に再書込みするものとする。
【００４２】第１回目のシリアルアクセスに際して、ま
ず、時刻ｔ0 では、ワード線ＷＬ0L0 〜ＷＬ0L3 を順次
オン状態に制御してセルＭＣ0LのキャパシタＣ1 〜Ｃ4
の記憶情報を順にビット線ＢＬに読み出し、ワード線Ｗ
Ｌ32R1〜ＷＬ32R4を順次オフ状態に制御して上記４ビッ
ト情報を同一カラムのセンスアンプＳＡの反対側の非使
用状態の１個のセル（この時はＭＣ32R が該当する）の
キャパシタＣ1 〜Ｃ4に順に再書込みする動作を開始す
る。この動作に際して、上記４ビット情報の各ビット毎
に、同一ロウの４カラムのセルＭＣ0Lの記憶情報を同時
にそれぞれ対応するビット線ＢＬに読み出し、時分割で
センスアンプＳＡによりセンス増幅し、それぞれ対応す
る同一カラムのセンスアンプＳＡの反対側の非使用状態
の１個のセルＭＣ32R に同時に再書込みする。これによ
り、１６ビットの読み出し／格納が行われたことにな
る。
【００４３】上記動作と同様な要領で、時刻ｔ1 では、
セルＭＣ0Rの４ビット情報を順にビット線／ＢＬに読み
出して同一カラムのセンスアンプＳＡの反対側の非使用
状態の１個のセル（この時はＭＣ0Lが該当する）に再書
込みする動作を開始する。
【００４４】そして、時刻ｔ2 では、セルＭＣ1Lの４ビ
ット情報を順にビット線ＢＬに読み出して同一カラムの
センスアンプＳＡの反対側の非使用状態の１個のセル
（この時はＭＣ0Rが該当する）に再書込みする動作を開
始する。
【００４５】このように、読み出しと書込みとの組み合
わせが異なる同一カラム内の２個のセルを単位とする読
み出し／再書込み動作を４カラムの順次選択を伴いなが
ら順次行うことにより、最終的に、時刻ｔ64では、セル
ＭＣ31R の４ビット情報がセルＭＣ31L に再書込みされ
た状態になっている。これにより、１０２４ビット線
（＝１６ビット×６４回）の読み出し／格納が行われた
ことになる。
【００４６】そして、この後のダミーサイクル期間に、
ワード線ＷＬ32L1〜4 をオンにし、次回（第２回目）の
シリアルアクセスに際して最初の書込みの対象となるセ
ルＭＣ32L を待機状態にしておく。
【００４７】上記したような同一カラム内の２（ｎ＋
１）個、つまり、６６個のセルに対する第１回目のシリ
アルアクセスにより、２ｎ個、つまり、６４個のセルに
格納されている連続的なブロックデータ（２５６ビッ
ト）を順次読み出すと同時に、この読み出し前に非使用
状態であった１個のセルを含む６４個のメモリセルＭＣ
32R 、ＭＣ0L、ＭＣ0R、ＭＣ1L、ＭＣ1R、…、ＭＣ31L
に上記ブロックデータが再書込みされたことになる。
【００４８】第２回目のシリアルアクセスに際しては、
前回のシリアルアクセスの先頭アドレス（ワード線アド
レス）をセンスアンプＳＡの反対側に移すと共に１セル
分だけ戻し、セルＭＣ32R の読み出しデータをセルＭＣ
32L に再書込みする動作から開始し、最終的に、セルＭ
Ｃ31L の読み出しデータをセルＭＣ30R に再書込みす
る。そして、この後のダミーサイクル期間に、次回（第
３回目）のシリアルアクセスに際して最初の書込みの対
象となるセルＭＣ31R を待機状態にしておく。この第２
回目のシリアルアクセスにより、前記ブロックデータが
セルＭＣ32L、ＭＣ32R 、ＭＣ0L、ＭＣ0R、…、ＭＣ30R
に格納されたことになる。
【００４９】以下、上記したシリアルアクセスと同様な
要領で、前回のシリアルアクセスの先頭アドレスをセン
スアンプＳＡの反対側に移すと共に１セル分だけ戻し、
シリアルアクセスを繰り返す。従って、第６６回目のシ
リアルアクセスに際しては、セルＭＣ0Rの読み出しデー
タをセルＭＣ0Lに再書込みする動作から開始し、最終的
に、セルＭＣ32L の読み出しデータをセルＭＣ31R に再
書込みする。そして、この後のダミーサイクル期間に、
次回のシリアルアクセスに際して最初の書込みの対象と
なるセルＭＣ32R を待機状態にしておく。これにより、
ブロックデータがセルＭＣ0L、ＭＣ0R、ＭＣ1L、ＭＣ1
R、…、ＭＣ31L 、ＭＣ31R に格納された状態（初期状
態）になる。
【００５０】上記したようにシリアルアクセスの先頭ア
ドレスをセンスアンプの左側と右側とに交互に変えるた
めには、各回のシリアルアクセスの間で前回のシリアル
アクセス操作の最後に読み出されたセルのワード線を閉
じ、センスアンプＳＡの反対側の非使用状態のセルのワ
ード線を開けるという準備手続きが必要である。
【００５１】上記した１回のシリアルアクセス毎に、先
頭アドレスをセンスアンプＳＡの左側と右側とに交互に
変え、次回にアクセスを開始すべきワード線の先頭アド
レスを１セル分だけ戻すための機能を前記アクセス制御
回路１０に持たせることが可能である。
【００５２】前者の制御機能を実現するためには、一具
体例として、１回のシリアルアクセス毎にフラグ回路
（図示せず）の出力を反転させ、この出力を用いてシリ
アルアクセスの先頭アドレスをセンスアンプＳＡの左側
と右側とに交互に変えるように制御すればよい。
【００５３】後者の制御機能を実現するためには、一具
体例として、センスアンプＳＡの左側と右側とに対応し
てそれぞれ３３ビットのビット・ローテータ回路（図示
せず）を用意し、このビット・ローテータ回路の１ビッ
トを初期設定により“１”状態にセットし、１回のシリ
アルアクセス毎に先頭アドレスが指定された一方のビッ
ト・ローテータ回路を１ビットづつローテートさせ、こ
のビット・ローテータ回路の出力を用いて先頭アドレス
を１セル分だけ戻すように制御すればよい。
【００５４】また、上記したようにビットデータに対す
る読み出し／格納動作をセンスアンプＳＡの左側のセル
と右側のセルに対して交互に行う際、読み出しデータの
論理レベルと格納データの論理レベルとが逆になる場合
には、シリアルアクセスが奇数回目であるか偶数回目で
あるかに応じてメモリセルから読み出されるビットデー
タが本来の論理レベルになっているか逆の論理レベルに
なっているかを示すためのフラグ回路（図示せず）と、
シリアルアクセス毎に上記フラグ回路を参照し、メモリ
セルから読み出されたビットデータが逆の論理レベルに
なっている場合にはその論理レベルを補正する補正回路
（図示せず）とを設けることで対処してもよい。
【００５５】次に、前記したシリアルアクセス動作の基
本である１つのカラムに対するシリアルアクセス動作お
よび４カラムの順次切換動作について、前記した第１回
目のシリアルアクセスにおける時刻ｔ0 〜ｔ1 の期間の
動作を例にとり、図７のタイミング波形図、図８の動作
シーケンス図および図９のタイミング波形図を参照しな
がら詳細に説明する。図７は、前記シリアルアクセス動
作のタイミングの一例を示すタイミング波形図である。
【００５６】図８は、図７のタイミング波形図に対応す
る動作シーケンスを示す図である。図９は、前記シリア
ルアクセス動作におけるセルＭＣ0LのキャパシタＣ1 か
らデータを読み出してセルＭＣ32R のキャパシタＣ1 に
格納する動作期間の４カラムの順次選択動作の一例を詳
細に示すタイミング波形図である。図７において、ＰＷ
ＲＯＮはＤＲＡＭの動作電源を投入するタイミングであ
り、この電源投入によりＤＲＡＭ回路の初期化が行る。
【００５７】チップイネーブル信号／ＣＥは、活性状態
（“Ｌ”レベル）の期間がシリアルアクセスの読み出し
／再書込み動作期間を規定し、非活性状態（“Ｈ”レベ
ル）の期間がシリアルアクセスのダミーサイクル期間を
規定するものであり、電源投入により初期化が行われ、
非活性状態になる。
【００５８】セル選択信号ＣＥＬＳＥＬＬの０〜３２
は、前記第１のシフトレジスタＳＲＬの各段の出力であ
り、この各段の出力により対応する各組の５個のワード
線駆動回路ＷＤが動作可能になる。上記第１のシフトレ
ジスタＳＲＬは、各回のシリアルアクセス動作に際して
前記チップイネーブル信号／ＣＥの活性化タイミングに
同期して最終段に“Ｈ”レベルを発生した状態から再び
初段に戻って最終段まで順に“Ｈ”レベルを発生する。
但し、電源投入後の第１回目のシリアルアクセス動作に
際しては、初段に“Ｈ”レベルを発生した状態から最終
段まで順に“Ｈ”レベルを発生するように制御される。
【００５９】セル選択信号ＣＥＬＳＥＬＲの０〜３２
は、前記第２のシフトレジスタＳＲＲの各段の出力であ
り、この各段の出力により対応する各組の５個のワード
線駆動回路ＷＤが動作可能になる。上記第２のシフトレ
ジスタＳＲＲの各段出力は、第１のシフトレジスタＳＲ
Ｌの各段出力より半サイクル遅れて発生するように制御
される。但し、電源投入直後には、最終段に“Ｈ”レベ
ルを発生した状態に初期化される。
【００６０】信号ＲＯＷＣＹＣの０〜３は、セルの４ビ
ットデータの各ビットに対する読み出し／再書込みのた
めに順次アクセスする期間である。電源投入により、上
記信号ＲＯＷＣＹＣの０〜３が順に活性化するサイクル
が開始し、このサイクルを繰り返す。
【００６１】信号／Ｌ０〜／Ｌ４は前記第１のワード線
駆動回路ＷＤＬの各組の５個のワード線駆動回路ＷＤに
順に駆動入力を供給するための配線の信号である。この
信号／Ｌ０〜／Ｌ４は、電源投入から一定期間（上記信
号ＲＯＷＣＹＣの０〜３の活性化が一順する期間）は非
活性状態を保持し、この後、順に活性化するサイクルが
開始し、このサイクルを繰り返す。この場合、信号／Ｌ
０のオフ・タイミングと信号／Ｌ４のオン・タイミング
とは同じに設定されている、つまり、第１のワード線駆
動回路ＷＤＬの各組の５個のうちの最初に駆動される１
個の駆動終了タイミングと最後に駆動される１個の駆動
開始タイミングとは同じである）。これにより、上記信
号／Ｌ０〜／Ｌ４のサイクルタイムの短縮化を図ってい
る。
【００６２】信号／Ｒ０〜／Ｒ４は前記第２のワード線
駆動回路ＷＤＲの各組の５個のワード線駆動回路ＷＤに
順に駆動入力を供給するための配線の信号である。この
信号／Ｒ０〜／Ｒ４は、電源投入により順に活性化する
サイクルが開始し、このサイクルを繰り返す。この場
合、信号／Ｒ０のオフ・タイミングと信号／Ｒ４のオン
・タイミングとは同じに設定されている、つまり、第２
のワード線駆動回路ＷＤＲの各組の５個のうちの最初に
駆動される１個の駆動終了タイミングと最後に駆動され
る１個の駆動開始タイミングとは同じである。これによ
り、上記信号／Ｒ０〜／Ｒ４のサイクルタイムの短縮化
を図っている。
【００６３】そして、前記信号／Ｌ０のオン・タイミン
グ（つまり、第１のワード線駆動回路ＷＤＬの各組の５
個のうちの最初に駆動される１個の駆動開始タイミン
グ）と信号／Ｒ０のオン・タイミング（つまり、第２の
ワード線駆動回路ＷＤＲの各組の５個のうちの最初に駆
動される１個の駆動開始タイミング）とは、前記第１の
シフトレジスタＳＲＬの各段出力の半サイクル分ずれて
いる。
【００６４】さらに、前記信号／Ｌ０のオン・タイミン
グは信号／Ｒ０のオフ・タイミングよりも少し遅目に設
定されている、つまり、前記第１のワード線駆動回路Ｗ
ＤＬの各組の５個のうちの最初に駆動される１個の駆動
開始タイミングは、前記第２のワード線駆動回路ＷＤＲ
の各組の５個のうちの最初に駆動される１個の駆動終了
タイミングより遅れている。同様に、前記信号／Ｒ０の
オン・タイミングは前記信号／Ｌ０のオフ・タイミング
よりも少し遅目に設定されている、つまり、前記第２の
ワード線駆動回路ＷＤＲの各組の５個のうちの最初に駆
動される１個の駆動開始タイミングは、前記第１のワー
ド線駆動回路ＷＤＬの各組の５個のうちの最初に駆動さ
れる１個の駆動終了タイミングより遅れている。
【００６５】いま、時刻ｔ0 （セルＭＣ32R のトランジ
スタＱ1 がオフ状態、トランジスタＱ2 〜Ｑ5 がオン状
態、他のセルのトランジスタＱ1 〜Ｑ5 がオフ状態であ
る時）に、第１の切換回路ＳＷＬおよび第２の切換回路
ＳＷＲがそれぞれオン状態に制御され、ビット線プリチ
ャージ回路ＰＲによってデジット線対ＤＬ、／ＤＬおよ
びビット線対ＢＬ、／ＢＬが電源電位ＶCCに一定期間プ
リチャージされる。この後、セルＭＣ0Lのトランジスタ
Ｑ1 をオンにすると、各セルＭＣ0LのキャパシタＣ1 の
記憶情報がトランジスタＱ1 を経て各ビット線ＢＬ…に
読み出される。この後、第１カラムＣＬ１のビット線Ｂ
Ｌに接続されている第１のトランスファゲートＴＧ1Lが
一定期間オン状態にされ、上記ビット線ＢＬに読み出さ
れているデータがデジット線ＤＬに伝達される。この
後、デジット線／ＤＬにダミーセル容量Ｃを介して接続
されている第２のダミーワード線ＤＷＬＲを一定時間だ
け接地電位ＶSSに設定する。これにより、デジット線対
ＤＬ、／ＤＬ間に第１カラムＣＬ１のセルからの読み出
しデータに応じた電位差が生じる。そして、ｔs のタイ
ミングでセンスアンプＳＡを一定時間動作させると、セ
ンス出力によりデジット線ＤＬ、／ＤＬに再書込み電位
が設定される。この後、カラムスイッチ回路ＣＳＷを一
定時間オンにすると、上記デジット線ＤＬ、／ＤＬの電
位（第１カラムＣＬ１のセルＭＣ0LのキャパシタＣ1 か
らの読み出し情報）がデータ線対ＤＱ、／ＤＱに出力さ
れる。この後、第１カラムＣＬ１のビット線／ＢＬに接
続されている第２のトランスファゲートＴＧ1Rが一定期
間オンにされ、この間に前記デジット線／ＤＬの再書込
み電位が第１カラムＣＬ１のビット線／ＢＬに伝達され
る。
【００６６】次に、ビット線プリチャージ回路ＰＲによ
ってデジット線対ＤＬ、／ＤＬが再び電源電位ＶCCに一
定期間プリチャージされる。この後、第２カラムＣＬ２
のビット線ＢＬに接続されている第１のトランスファゲ
ートＴＧ2Lが一定期間オン状態にされ、上記ビット線Ｂ
Ｌに読み出されているデータがデジット線ＤＬに伝達さ
れる。この後、前記第２のダミーワード線ＤＷＬＲを一
定時間だけ接地電位ＶSSに設定する。これにより、デジ
ット線対ＤＬ、／ＤＬ間に第２カラムＣＬ２のセルから
の読み出しデータに応じた電位差が生じる。そして、ｔ
s のタイミングでセンスアンプＳＡを一定時間動作させ
ると、センス出力によりデジット線ＤＬ、／ＤＬに再書
込み電位が設定される。この後、カラムスイッチ回路Ｃ
ＳＷを一定時間オンにすると、デジット線対ＤＬ、／Ｄ
Ｌの電位（第２カラムＣＬ２のセルＭＣ0Lのキャパシタ
Ｃ1 からの読み出し情報）がデータ線対ＤＱ、／ＤＱに
出力される。この後、第２カラムＣＬ２のビット線／Ｂ
Ｌに接続されている第２のトランスファゲートＴＧ2Rが
一定期間オンにされ、この間に前記デジット線／ＤＬの
再書込み電位が第２カラムＣＬ２のビット線／ＢＬに伝
達される。
【００６７】以下、上記動作に準じて、第３カラムＣＬ
３のセルＭＣ0LのキャパシタＣ1 からビット線ＢＬに読
み出されている信号がセンスされた後に第３カラムＣＬ
３のビット線／ＢＬに伝達され、さらに、第４カラムＣ
Ｌ４のセルＭＣ0LのキャパシタＣ1 からビット線ＢＬに
読み出されている信号がセンスされた後に第４カラムＣ
Ｌ４のビット線／ＢＬに伝達される。
【００６８】そして、この後、第１カラムＣＬ１〜第４
カラムＣＬ４のセルＭＣ32R のトランジスタＱ2 をオフ
すると、各セルＭＣ32R のキャパシタＣ1 に第１カラム
ＣＬ１〜第４カラムＣＬ４の各ビット線／ＢＬのデータ
が格納される。
【００６９】なお、上記動作において、カラム選択を行
うために第１のトランスファゲートＴＧ1L〜ＴＧ4Lのゲ
ートに印加する制御信号φ1L〜φ4Lおよび第２のトラン
スファゲートＴＧ1R〜ＴＧ4Rのゲートに印加する制御信
号φ1R〜φ4Rは、“Ｈ”レベルが電源電位ＶCCよりも少
なくとも上記トランスファゲートの閾値電圧分だけ高く
昇圧された信号を用いる必要がある。
【００７０】また、カラムスイチＳＷＬを制御するため
の信号ＣＳＬは、“Ｈ”レベルが電源電位ＶCCよりも少
なくとも上記カラムスイチＳＷＬ用のトランスファゲー
トの閾値電圧分だけ高く昇圧された信号を用いることが
望ましい。この信号ＣＳＬとして、“Ｈ”レベルが電源
電位ＶCCと同じ信号を用いることができるが、この場合
には、データ線対ＤＱ、／ＤＱからデジット線対ＤＬ、
／ＤＬにデータを書込む時に、センスアンプＳＡの一対
の入力ノードを電源電位ＶCCの全振幅まで書込むため
に、リストア用のＰチャネルセンスアンプＰＳＡのサイ
ズを大きくする必要が生じる。
【００７１】次に、セルＭＣ32R のトランジスタＱ2 が
オフ状態、セルＭＣ32R のトランジスタＱ3 〜Ｑ5 がオ
ン状態、セルＭＣ0LのトランジスタＱ1 がオン状態、他
のセルのトランジスタＱ1 〜Ｑ5 がオフ状態である時
に、第１の切換回路ＳＷＬおよび第２の切換回路ＳＷＲ
がそれぞれオン状態に制御され、ビット線プリチャージ
回路ＰＲによってデジット線対ＤＬ、／ＤＬおよびビッ
ト線対ＢＬ、／ＢＬが電源電位ＶCCに一定期間プリチャ
ージされる。この後、前記したＭＣ0LのキャパシタＣ1
からデータを読み出してセルＭＣ32R のキャパシタＣ1
に格納する動作に準じて、ＭＣ0LのキャパシタＣ2 から
データを読み出してセルＭＣ32R のキャパシタＣ2 に格
納する。この場合には、セルＭＣ0LのトランジスタＱ2
をオンにし、セルＭＣ32R のトランジスタＱ3 をオフに
するという操作が必要である。
【００７２】以下、上記動作に準じて、セルＭＣ0Lのト
ランジスタＱ3 をオンにし、セルＭＣ32R のトランジス
タＱ4 をオフにするという操作により、ＭＣ0Lのキャパ
シタＣ3 からデータを読み出してセルＭＣ32R のキャパ
シタＣ3 に格納する動作が行われ、セルＭＣ0Lのトラン
ジスタＱ4 をオンにし、セルＭＣ32R のトランジスタＱ
5 をオフにするという操作により、ＭＣ0Lのキャパシタ
Ｃ4 からデータを読み出してセルＭＣ32R のキャパシタ
Ｃ4 に格納する動作が行われる。
【００７３】なお、上記セルＭＣ32R のトランジスタＱ
5 をオフすると同時に、セルＭＣ0LのトランジスタＱ5
をオン、トランジスタＱ1 をオフさせる（この動作は、
この後に予定されている他のセルＭＣ0Rの記憶情報を読
み出して上記セルＭＣ0Lに再書込みする動作を開始する
時刻ｔ1 までに行えばよい）。これにより、セルＭＣ0L
のトランジスタＱ1 がオフ状態、トランジスタＱ2 〜Ｑ
5 がオン状態、他のセルのトランジスタＱ1 〜Ｑ5 がオ
フ状態になり、この後に予定されている他のセルＭＣ0R
の読み出しおよび上記セルＭＣ0Lへの再書込みを待機す
る状態になる。
【００７４】なお、上記ＤＲＡＭにおける書込みは、前
述したような再書込みのタイミングで、必要なデータを
ビット線対ＢＬ、／ＢＬに設定すればよい。各カラムＣ
Ｌ１〜ＣＬ４とデータ入出力回路（図示せず）との間は
データ線ＤＱ、／ＤＱによって選択的に接続されること
により、入力データの書込みが行われる。上記データ線
ＤＱ、／ＤＱは、入力用、出力用に分けてもよい。
【００７５】また、メモリセルのリフレッシュ動作は、
前記カラム選択スイッチＣＳＷをオフにした状態で前述
したしたようなシリアルアクセスを行うことにより可能
である。この場合、外部からのリフレッシュ信号に応じ
て、あるいは、リフレッシュ・タイマー回路を内蔵し、
このタイマー出力に応じて、一定のサイクルでリフレッ
シュ動作を行うようにすればよい。
【００７６】上記したような図１のＤＲＡＭによれば、
読み出そうとするセルのトランジスタＱ1 〜Ｑ5 を所定
の順序でオンさせることにより、セルのキャパシタＣ1
〜Ｃ4 の記憶情報がビット線ＢＬあるいは／ＢＬに順次
読み出され、それぞれセンスアンプＳＡが動作した時点
でＤＲＡＭチップ外へ順次読み出しが可能になる、つま
り、４つのディジタル情報（４ビット）が決められた順
に読み出し可能になる。そして、このような読み出し動
作がカラムのうちで情報の記憶に使用されている６４個
のセルに対して順次行われるので、４ビット×６４個×
４カラム＝１０２４ビット（１２８バイト分）を読み出
すことが可能になる。
【００７７】しかも、情報記憶のためのメモリセルとは
別に、カラム当り２個づつ（センスアンプＳＡの両側に
１個づつ）余分のメモリセルを持たせることにより、セ
ルから時系列で読み出される情報を再書込みのために一
時格納する手段を省略することが可能になる。また、シ
ェアード・センスアンプ方式を採用し、１つのビット線
センスアンプを複数個のカラムで時分割的に共用してい
るので、パターン面積の小型化、高集積化が可能にな
り、非常に小さなチップサイズで実現できる。
【００７８】さらに、あるカラムのセンスアンプの一方
側におけるセルから時系列で読み出される情報を上記セ
ルと同一カラム内のセンスアンプの他方側における１個
の非使用状態のセルに順次再書込みするようにアクセス
する際、上記センスアンプの他方側のビット線の電位を
再書込みのために電源電位の全振幅まで変化させたとし
ても、このビット線と他のカラムのセンスアンプの一方
側におけるセルから信号が読み出されているビット線と
の間のビット線間容量結合は殆んどない。従って、上記
他のカラムのセンスアンプの一方側のビット線に対して
ビット線間容量結合により重疊される雑音量は抑制され
るので、引き続いて上記他のカラムのセンスアンプの一
方側におけるセルから信号を読み出した時のセンス動作
の遅れや誤りを防止することが可能になる。
【００７９】なお、あるカラムのセンスアンプの他方側
のビット線の電位を再書込みのために電源電位の全振幅
まで変化させたとしても、未だ読み出されていない他の
カラムのセンスアンプの他方側のビット線を電源電位に
プリチャージしておくことにより、このビット線に対し
て重疊される雑音量は抑制される。
【００８０】また、上記ＤＲＡＭでは、セルから時系列
で読み出される各ビット情報は読み出し直後に再書込み
されるので、各ビットとも読み出し／再書込みに必要な
センスアンプＳＡの動作は１回で済み、低消費電力化が
可能になる。
【００８１】また、前記ビット線ＢＬ、／ＢＬとセンス
アンプＳＡとの間に挿入されたトランスファゲートのう
ちで、前記メモリセルから読み出された信号をセンスア
ンプＳＡ側に転送する際にオン状態に制御されたトラン
スファゲートを上記転送直後にオフ状態に制御する、つ
まり、メモリセルから情報を読み出す時にはセンスアン
プＳＡによるビット線ＢＬの充放電を行わず、再書込み
（あるいは書込み）する時のみセンスアンプＳＡにより
ビット線ＢＬの充放電を行うように制御することによ
り、読み出しデータと書込みデータとが異なる場合に低
消費電力化が可能になる。
【００８２】なお、前記センスアンプＳＡは、前記実施
例のようなラッチ型アンプに限らず、ビット線電位をリ
ファレンス電位と比較する差動型アンプを用い、そのセ
ンス出力に基ずいて書込み回路（図示せず）によりビッ
ト線ＢＬまたは／ＢＬに再書込み電位を設定するように
してもよい。
【００８３】また、上記ＤＲＡＭにおいて、さらに、メ
モリセルアレイの全てのカラムをシーケンシャルに選択
し、カラム選択を例えば１カラム進める毎に先頭アドレ
スを１セル分だけ戻すようにアクセスするようにすれ
ば、全てのカラムの読み出しビットを順に読み出すこと
が可能になる。
【００８４】また、上記ＤＲＡＭでは、ランダムアクセ
ス性やアクセスタイムにある程度の制限が加わることに
なるが、読み出された４ビットをビットデータをシリア
ル・パラレル変換して×４ビット構成のＤＡＲＭを実現
するように設計すれば、完全にランダムアクセス性を保
つことができる。しかも、メモリセルアレイを複数個の
サブアレイに分割し、省電力化のために複数個のサブア
レイのうちの一部（例えば２個あるいは４個）のみを同
時に活性化させるように構成する場合には、シリアル・
パラレル変換によって×８ビット構成あるいは×１６ビ
ット構成のＤＡＲＭを実現できる。
【００８５】また、上記各実施例では、キャパシタＣ1
〜Ｃ4 の各他端をキャパシタプレート電位ＶPLに共通に
接続している場合を示したが、キャパシタＣ1 〜Ｃ4 の
各他端を外部から与えられる電源電位ＶCCや接地電位Ｖ
SSに共通に接続してもよく、IEEE JOURNAL OF SOLID-ST
ATE CIRCUITS " VOL.SC-17,NO.5,p.872 OCT.1982 " ASt
orage-Node-Boosted RAM with Word-Line Delay Compen
sation " に示されているような、キャパシタプレート
をクロック動作させる技術を用いてもよい。また、1989
Symposium of VLSI Circuits, Digest of Tech.Paper
s, pp.101-102 "A Novel Memory Cell Architecture fo
r High-Density DRAMs " Fig.1(b) に示されているよう
なキャパシタ両端に転送ゲートを接続する技術を用いて
もよい。
【００８６】なお、上記実施例で述べたようなシリアル
アクセスメモリに通常のＲＡＭと同様の冗長技術を導入
することを考えた場合には、メモリセルアレイの特定の
位置に予備行および／または予備列を設けておき、メモ
リセルアレイの不良行および／または不良列を予備行お
よび／または予備列で置換することにより、不良チップ
を救済して一定のメモリ容量を有する半導体メモリを実
現することになる。
【００８７】この場合、メモリセルアレイの不良行およ
び／または不良列が予備行および／または予備列よりも
多い場合、あるいは、予備行自身および／または予備列
自身が不良であった場合には、不良チップを救済するこ
とが不可能になり、歩留りが低下する。
【００８８】また、メモリセルアレイの不良行および／
または不良列を予備行および／または予備列で置換する
ためのロウアドレスおよび／またはカラムアドレスを置
換するための置換論理回路を要するが、メモリセルアレ
イの予備行および／または予備列を多く設ける場合に
は、置換論理回路の構成が複雑になるという問題があ
る。
【００８９】以下、上記したような問題を解決し、シリ
アルアクセスの対象となるメモリセルアレイに多くの不
良行および／または不良列が多く存在することが判明し
た場合でも、不良チップを救済することが可能になり、
歩留りの向上を図ることができ、メモリセルアレイに冗
長性を導入するための回路構成が簡単で済む半導体記憶
装置を実現する一例について説明する。
【００９０】まず、前記メモリセルアレイとして、セン
スアンプＳＡの両側に一定のメモリ容量を得るのに必要
とするｊ行（ｊは本例では３３×５）のほかにｋ行（ｋ
は例えば５）を余分に持つように持たせる。そして、前
記第１のシフトレジスタＳＲＬとして、上記メモリセル
アレイのセンスアンプＳＡの一方側の行数（ｊ＋ｋ）の
１／ｋ＝（ｊ／ｋ）＋１（本例では３４）に対応する段
数を持たせる。同様に、前記第２のシフトレジスタＳＲ
Ｒとして、上記メモリセルアレイのセンスアンプＳＡの
他方側の行数（ｊ＋ｋ）の１／ｋ＝（ｊ／ｋ）＋１に対
応する段数を持たせる。
【００９１】そして、前記第１のシフトレジスタＳＲＬ
の所望の段（メモリセルアレイの例えば不良行に対応す
るアドレスを指定する段）をバイパスをバイパスさせて
前段から後段へシフトさせることが可能な第１のバイパ
ス回路を設ける。この場合、上記第１のバイパス回路は
前記第１のシフトレジスタの各段に対応して設ける。ま
た、上記第１のバイパス回路によるバイパスの対象とな
るシフトレジスタ段に対するバイパスの可否を制御する
第１のバイパス制御回路を設ける。この場合、上記第１
のバイパス回路の個数に対応して、つまり、前記シフト
レジスタ２１の段数に対応して設ける。
【００９２】同様に、前記第２のシフトレジスタＳＲＲ
の所望の段をバイパスさせることが可能な第２のバイパ
ス回路およびこのバイパス回路によるバイパスの対象と
なるシフトレジスタ段に対するバイパスの可否を制御す
る第２のバイパス制御回路を設ける。
【００９３】上記構成のシリアルアクセスメモリによれ
ば、その製造段階のダイソート時の検査によりメモリセ
ルアレイの不良行が存在しないと判明した場合には、シ
フトレジスタの特定段（例えば最終段）をバイパスさせ
るように制御することにより、このシフトレジスタ段に
よるアドレス指定が不可能な状態に設定し、必要とする
一定のメモリ容量を有するメモリを実現することが可能
になる。この場合、メモリセルアレイのセンスアンプＳ
Ａの両側で同様の制御を行う。
【００９４】これに対して、メモリセルアレイに冗長用
の行数以下の不良行が存在すると判明した場合には、こ
の不良行に対応するアドレスを指定するシフトレジスタ
段をバイパスさせるように制御することにより、このシ
フトレジスタ段によるアドレス指定が不可能な状態に設
定し、必要とする一定のメモリ容量を有するメモリを実
現することが可能になる。この場合、メモリセルアレイ
のセンスアンプＳＡの両側で同様の制御を行う。
【００９５】従って、メモリセルアレイの特定の位置に
予備行を設けるという従来の概念とは異なる冗長性を導
入することが可能になり、このために必要なバイパス回
路、バイパス制御回路の回路構成は簡単で済む。
【００９６】
【発明の効果】上述したように本発明によれば、カスケ
ード型のＤＲＡＭセルのアレイを有し、同一カラム内の
複数のＤＲＡＭセルに対してシリアルにアクセスする方
式を採用した半導体記憶装置において、パターン面積の
小型化、高集積化が可能になる。しかも、任意のカラム
の複数のメモリセルに対するシリアルアクセスに際して
順次再書込みするためにビット線を電源電位の全振幅ま
で変化させたとしても、このビット線と他のカラムのメ
モリセルから信号が読み出されているビット線との間の
ビット線間容量結合は殆んどないので、ビット線間容量
結合により他のカラムのビット線に重疊される雑音量は
抑制され、引き続いて他のカラムのメモリセルから信号
を読み出した時のセンス動作の遅れや誤りを防止するこ
とができる。従って、磁気ディスクなどの記憶媒体の代
替として使用するために低価格で大容量のＤＲＡＭを実
現したい場合には好適である。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＤＲＡＭの一部を示
す回路図。
【図２】図１中のセンスアンプ、切換回路、ビット線プ
リチャージ回路およびダミーセル回路の一例を示す回路
図。
【図３】図１中のメモリセルアレイにおける１カラムの
カスケード・ゲート型のＤＲＡＭセルの一例を示す回路
図。
【図４】図１中のアドレス指定回路およびワード線駆動
回路の一例を示す回路図。
【図５】図１のＤＲＡＭにおけるシリアルアクセス動作
の概要を説明するために示す動作状態説明図。
【図６】図５中の第１回目のシリアルアクセス動作を詳
細に示す動作状態説明図。
【図７】図５中の第１回目のシリアルアクセス動作のタ
イミングの一例を示すタイミング波形図。
【図８】図７のタイミング波形図に対応する動作シーケ
ンスを示す図。
【図９】図５中の第１回目のシリアルアクセス動作にお
ける４カラムの順次選択動作を詳細に示すタイミング波
形図。
【図１０】現在提案されている半導体メモリセルの一例
を示す等価回路図。
【符号の説明】
ＭＣiL、ＭＣiR…メモリセル、Ｎ1 、Ｎ2 …ノード、Ｑ
1 〜Ｑ5 …メモリセルのＭＯＳトランジスタ、Ｃ1 〜Ｃ
4 …メモリセルの情報記憶用のキャパシタ、（ＷＬ0L0
〜ＷＬ0L4 ）〜（ＷＬ32L0〜ＷＬ32L4）、（ＷＬ0R0 〜
ＷＬ0R4 ）〜（ＷＬ32R0〜ＷＬ32R4）…ワード線、ＤＣ
Ｌ、ＤＣＲ…ダミーセル回路、ＤＷＬＬ、ＤＷＬＲ…ダ
ミーワード線、ＢＬ、／ＢＬ…ビット線、ＤＬ、／ＤＬ
…デジット線、ＡＤＬ、ＡＤＲ…アドレス指定回路、Ｗ
ＤＬ、ＷＤＲ、ＷＤ…ワード線駆動回路、ＳＡ…ビット
線センスアンプ、ＳＷＬ、ＳＷＲ…切換回路、ＰＲ…ビ
ット線プリチャージ・イコライズ回路、ＣＳＷ…カラム
スイッチ回路、ＤＱ、／ＤＱ…データ線。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 複数ビットの情報をビット単位で格納し
    得るカスケード型のメモリセルが行列状に配列され、同
    一行のメモリセルに共通に接続されたワード線および同
    一列のメモリセルに共通に接続されたビット線を有する
    メモリセルアレイと、 このメモリセルアレイにおける複数のカラム毎に１個設
    けられ、上記複数のカラムのビット線配線方向の中央部
    に配置されたセンスアンプと、 このセンスアンプの両側に対応して設けられ、前記複数
    のカラムを選択的に前記センスアンプに電気的に接続す
    るための第１の切換回路および第２の切換回路と、 前記センスアンプの一方側のメモリセルからの読み出し
    時に上記センスアンプのセンス基準電位を生成する第１
    のダミーセル回路と、 前記センスアンプの他方側のメモリセルからの読み出し
    時に上記センスアンプのセンス基準電位を生成する第２
    のダミーセル回路と、 前記センスアンプの一対の入力ノードのうちの一方と前
    記第１の切換回路と間の第１の共通ビット線および上記
    センスアンプの一対の入力ノードのうちの他方と前記第
    ２の切換回路と間の第２の共通ビット線を所定のタイミ
    ングで所定の電位にプリチャージするビット線プリチャ
    ージ回路と、 前記メモリセルアレイにおける同一カラム内のセンスア
    ンプの両側の複数のメモリセルに対して別々にシリアル
    にアドレス指定を行うアドレス指定回路と、 上記アドレス指定回路により指定されるアドレスのメモ
    リセルに接続されているワード線を選択的に駆動するワ
    ード線駆動回路と、 前記メモリセルアレイのカラム選択を行うためのカラム
    選択回路と、 前記メモリセルアレイの任意のカラムの複数のメモリセ
    ルに対するシリアルアクセスに際し、前記センスアンプ
    の一方側における記憶情報を格納しているメモリセルの
    １個から複数ビットの情報を時系列で読み出し、この複
    数ビットの情報を前記センスアンプの他方側における１
    個の非使用状態のメモリセルに順次再書込みするように
    制御するアクセス制御回路とを具備することを特徴とす
    る半導体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、前記アクセス制御回路は、前記複数のカラムにおけ
    るそれぞれ複数のメモリセルに対するシリアルアクセス
    に際し、上記複数のカラムを順次選択して上記複数のカ
    ラムで前記センスアンプを時分割的に共用するように制
    御することを特徴とする半導体記憶装置。
  3. 【請求項３】 請求項１または２記載の半導体記憶装置
    において、前記メモリセルは、カスケード接続された３
    個以上のＭＯＳトランジスタの両端が同じビット線に接
    続されたカスケード・ゲートと、上記各ＭＯＳトランジ
    スタ相互間の接続ノードに対応して各一端が接続された
    複数の情報記憶用のキャパシタとからなり、上記複数の
    ＭＯＳトランジスタの各ゲートが別々のワード線に接続
    されていることを特徴とする半導体記憶装置。
  4. 【請求項４】 請求項３記載の半導体記憶装置におい
    て、前記複数のカラムのセンスアンプの両側におけるそ
    れぞれ複数のメモリセルは、連続的なブロックデータを
    記憶するためのｎ個のメモリセルと、シリアルアクセス
    の最初に上記ブロックデータの最初の書込みを行うため
    の１個のメモリセルとを有することを特徴とする半導体
    記憶装置。
  5. 【請求項５】 請求項３記載の半導体記憶装置におい
    て、前記アクセス制御回路は、前記任意のカラムにおけ
    る２個のメモリセルに対する複数ビットの情報の読み出
    し／再書込みを、読み出しと再書込みとの組み合わせが
    異なる２個のメモリセルを単位として順次行うように制
    御し、前記任意のカラム内の２（ｎ＋１）個のメモリセ
    ルに対する１回のシリアルアクセスで、２ｎ個のメモリ
    セルに格納されている連続的なブロックデータを順次読
    み出すと同時に、この読み出し前に非使用状態であった
    １個のメモリセルを含む２ｎ個のメモリセルに上記ブロ
    ックデータを再書込みするように制御することを特徴と
    する半導体記憶装置。
  6. 【請求項６】 請求項５記載の半導体記憶装置におい
    て、前記アクセス制御回路は、前記１回のシリアルアク
    セス毎に、次回にアクセスを開始すべきメモリセルの先
    頭アドレスを、前記センスアンプの一方側から他方側に
    交互に変化させると共に１メモリセル分だけシフトする
    ように制御する機能を具備することを特徴とする半導体
    記憶装置。
  7. 【請求項７】 請求項６記載の半導体記憶装置におい
    て、前記アクセス制御回路は、前記シリアルアクセスが
    奇数回目であるか偶数回目であるかを示すためのフラグ
    回路と、前記シリアルアクセス毎に上記フラグ回路を参
    照し、アクセスを開始すべきメモリセルの先頭アドレス
    が前記センスアンプの一方側であるか他方側であるかを
    制御することを特徴とする半導体記憶装置。
  8. 【請求項８】 請求項３記載の半導体記憶装置におい
    て、前記アドレス指定回路は、前記センスアンプの一方
    側の同一カラム内の複数のセルに対してシリアルにロウ
    アドレス指定を行うための第１のアドレス指定回路と、
    上記センスアンプの他方側の同一カラム内の複数のセル
    に対してシリアルにロウアドレス指定を行うための第２
    のアドレス指定回路とを具備し、 前記ワード線駆動回路は、前記第１のアドレス指定回路
    の出力により選択制御される第１のワード線駆動回路
    と、前記第２のアドレス指定回路の出力により選択制御
    される第２のワード線駆動回路とを具備することを特徴
    とする半導体記憶装置。
  9. 【請求項９】 請求項８記載の半導体記憶装置におい
    て、前記第１のアドレス指定回路は前記メモリセルアレ
    イのセンスアンプの一方側のワード線数のｋ（整数）分
    の１に対応する段数を有する第１のシフトレジスタから
    なり、前記第２のアドレス指定回路は前記メモリセルア
    レイのセンスアンプの他方側のワード線数のｋ分の１に
    対応する段数を有する第２のシフトレジスタからなり、 前記第１のシフトレジスタの各段出力により前記第１の
    ワード線駆動回路のｋ個を１組とする各組を選択制御
    し、前記第２のシフトレジスタの各段出力により前記第
    ２のワード線駆動回路のｋ個を１組とする各組を選択制
    御することを特徴とする半導体記憶装置。
  10. 【請求項１０】 請求項９記載の半導体記憶装置におい
    て、前記第１のシフトレジスタの各段出力と前記第２の
    シフトレジスタの各段出力とは互いに半サイクルずれて
    発生することを特徴とする半導体記憶装置。
  11. 【請求項１１】 請求項９記載の半導体記憶装置におい
    て、前記第１のワード線駆動回路は各組のｋ個が順に駆
    動され、前記第２のワード線駆動回路は各組のｋ個が順
    に駆動されることを特徴とする半導体記憶装置。
  12. 【請求項１２】 請求項１１記載の半導体記憶装置にお
    いて、前記第１のワード線駆動回路の各組のｋ個のうち
    の最初に駆動される１個の駆動開始タイミングと前記第
    ２のワード線駆動回路の各組のｋ個のうちの最初に駆動
    される１個の駆動開始タイミングとは前記第１のシフト
    レジスタの各段出力の半サイクル分ずれていることを特
    徴とする半導体記憶装置。
  13. 【請求項１３】 請求項１１記載の半導体記憶装置にお
    いて、前記第１のワード線駆動回路の各組のｋ個のうち
    の最初に駆動される１個の駆動終了タイミングと最後に
    駆動される１個の駆動開始タイミングとは同じであり、
    前記第２のワード線駆動回路の各組のｋ個のうちの最初
    に駆動される１個の駆動終了タイミングと最後に駆動さ
    れる１個の駆動開始タイミングとは同じであることを特
    徴とする半導体記憶装置。
  14. 【請求項１４】 請求項１２記載の半導体記憶装置にお
    いて、前記第１のワード線駆動回路の各組のｋ個のうち
    の最初に駆動される１個の駆動開始タイミングは、前記
    第２のワード線駆動回路の各組のｋ個のうちの最初に駆
    動される１個の駆動終了タイミングより遅れており、 前記第２のワード線駆動回路の各組のｋ個のうちの最初
    に駆動される１個の駆動開始タイミングは、前記第１の
    ワード線駆動回路の各組のｋ個のうちの最初に駆動され
    る１個の駆動終了タイミングより遅れていることを特徴
    とする半導体記憶装置。
  15. 【請求項１５】 請求項１または２記載の半導体記憶装
    置において、前記ビット線プリチャージ回路は、前記第
    １の共通ビット線および第２の共通ビット線を電源電位
    にプリチャージすることを特徴とする半導体記憶装置。
  16. 【請求項１６】 請求項１または２記載の半導体記憶装
    置において、前記第１のダミーセル回路は、前記第１の
    共通ビット線と第１のダミーワード線との間に接続され
    たカップリング容量からなり、前記第２のダミーセル回
    路は前記第２の共通ビット線と第２のダミーワード線と
    の間に接続されたカップリング容量からなることを特徴
    とする半導体記憶装置。
  17. 【請求項１７】 請求項６記載の半導体記憶装置におい
    て、前記シリアルアクセスが奇数回目であるか偶数回目
    であるかに応じてメモリセルから読み出される複数ビッ
    トの情報が本来の論理レベルになっているか逆の論理レ
    ベルになっているかを示すためのフラグ回路と、前記シ
    リアルアクセス毎に上記フラグ回路を参照し、メモリセ
    ルから読み出された複数ビットの情報が逆の論理レベル
    になっている場合にはその論理レベルを補正する補正回
    路とをさらに具備することを特徴とする半導体記憶装
    置。
  18. 【請求項１８】 請求項１または２記載の半導体記憶装
    置において、前記第１の切換回路および第２の切換回路
    は、カラムのビット線とセンスアンプとの間に挿入され
    たトランスファゲートからなり、このトランスファゲー
    トのうちで前記メモリセルから読み出された信号を前記
    センスアンプに転送する際にオン状態に制御されたトラ
    ンスファゲートが上記転送直後にオフ状態に制御される
    ことを特徴とする半導体記憶装置。
  19. 【請求項１９】 請求項１または２記載の半導体記憶装
    置において、さらに、前記メモリセルアレイにおける全
    てのカラムをシーケンシャルに選択する回路を具備する
    ことを特徴とする半導体記憶装置。
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