JP2003346489A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 隣接するメモリセル列間でビット線を共有す
る構成とした場合において、データ書込およびデータ読
出時における誤書込およびデータ読出遅延を防止する半
導体記憶装置を提供する。 【解決手段】 データ書込および読出時において、メモ
リアレイ内の選択メモリセル列を境界として複数のビッ
ト線を第１および第２のビット線群に分割し、第１のビ
ット線群と第２のビット線群とをそれぞれ第１および第
２の電圧の一方および他方と接続する。これにより、選
択メモリセルに対応するワード線が活性化された場合、
同一メモリセル行の非選択メモリセルのソースおよびド
レインは同一の電圧レベルに設定されるため各ビット線
の充放電に伴う充放電電流が生成されない。これによ
り、非選択メモリセルに対する誤書込および充放電電流
の生成に伴い生じるデータ読出遅延を防止することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に列デコーダの回路構成に関するものである。

【０００２】

【従来の技術】近年、不揮発なデータ記憶が可能なフラ
ッシュメモリ（一括消去型電気的に書換が可能な読出専
用メモリ）が主流となってきている。特に、かかるフラ
ッシュメモリにおいて低コスト化が可能でかつ小面積の
ＭＯＮＯＳ（metal oxide nitride oxide silicon）型
構造のメモリセルが注目されている。

【０００３】このＭＯＮＯＳ型構造メモリセルは、フロ
ーティングゲート型構造のフラッシュメモリと比較し
て、多結晶シリコンで形成されているフローティングゲ
ートを電荷をトラップ可能な窒化膜で形成されるゲート
に変更した点が異なる。

【０００４】図１９は、このＭＯＮＯＳ型メモリセルＭ
Ｃの断面図である。図１９を参照して、Ｐ型半導体基板
１上にそれぞれ絶縁膜である酸化膜４、窒化膜５および
酸化膜６、および多結晶シリコンからなるコントロール
ゲート７が積層されている。また、Ｐ型半導体基板１上
の積層部分に近接して、それぞれＮチャネルの拡散領域
２および拡散領域３が自己整合的に形成されている。

【０００５】また、拡散領域２および拡散領域３と電気
的に結合されたコンタクトホール８を介してコントロー
ルゲート７の上層に金属層からなるビット線９がそれぞ
れ形成されている。なお、このコントロールゲートが、
いわゆるワード線として機能する。なお、このコントロ
ールゲート７の上層に電気抵抗値の低い金属層を配置
し、このコントロールゲート７と電気的に結合すること
により、多結晶シリコンからなるこのコントロールゲー
ト７の電気抵抗値を軽減する構成も考えられるが、本明
細書におけるいわゆるワード線は、かかる上層に配置さ
れる金属層部分を含まないコントロールゲート７の領域
部分のことを指し示すこととする。

【０００６】このように、メモリセルＭＣは、Ｐ型半導
体基板１上に形成されるＮチャネル電界効果型トランジ
スタに相当する。また、かかるメモリセルＭＣをトラン
ジスタセルとも称する。

【０００７】図１９では、ビット線９はコンタクトホー
ル８を介してコントロールゲート７の上層に形成された
構成について示しているが、コンタクトホール８を用い
ず拡散領域２および拡散領域３を拡散層で形成されるビ
ット線にそれぞれ置換した構成にすることも可能であ
る。

【０００８】図２０は、図１９に示したＭＯＮＯＳ型メ
モリセルＭＣと異なる他の一例を示すメモリセルＭＣ♯
の断面図である。

【０００９】メモリセルＭＣ♯は、メモリセルＭＣと比
較して、電荷蓄積層としての役割を果たす窒化膜５の代
わりに図２０に示すように粒状シリコン埋め込み酸化膜
５♯を用いる点で異なる。この粒状シリコン埋め込み酸
化膜５♯は、複数の粒状シリコンを含む。このメモリセ
ルＭＣ＃は、図１９に示すメモリセルＭＣよりもデータ
保持特性の向上とデータ書込時の閾値のばらつきの低減
を図ることができる。

【００１０】図２１は、ＭＯＮＯＳ型メモリセルＭＣの
データ書込、読出および消去に関する一連の電圧印加関
係を示す図である。

【００１１】特に、データ読出において、データ読出の
対象となるビットとメモリセルＭＣの閾値電圧（Ｖｔ
ｈ）との関係が示されている。

【００１２】図２２は、ＭＯＮＯＳ型メモリセルＭＣの
データ書込を示す図である。図２１を参照して、ビット
１のデータ書込について説明する。Ｐ型半導体基板１に
は０Ｖ、コントロールゲート７には１０Ｖ、拡散領域２
には５Ｖ、拡散領域３には０Ｖを印加する。そうすると
メモリセルの拡散領域２の急峻な電界で、加速されたチ
ャネル電子のうち、酸化膜のバリア高さ以上に加速され
た高エネルギー電子が窒化膜５内の拡散領域２側（ビッ
ト１）にトラップされる。このメモリセルＭＣの閾値電
圧は、拡散領域２側に電子がトラップされることにより
高くなりデータ「０」を記憶する書込み状態となる。し
たがって、電子が拡散領域２側にトラップされた書込み
状態のときビット１のデータは、たとえば「０」、書込
まれていないすなわち消去状態のときビット１のデータ
は、たとえば「１」とする。以下では、書込み状態のデ
ータを「０」、消去状態のデータを「１」として説明す
る。

【００１３】次に、ビット２に対するデータ書込につい
て説明する。拡散領域２および拡散領域３に印加される
電圧を入替える、すなわち、括弧内に示すように拡散領
域２に０Ｖ、拡散領域３に５Ｖを印加する。そうする
と、今度は、窒化膜５内の拡散領域３側（ビット２）に
トラップされる。このメモリセルＭＣの閾値電圧は、拡
散領域３側に電子がトラップされることにより、高くな
りデータ「０」を記憶する書込み状態となる。したがっ
て、電子がトラップされた書込み状態のときビット２の
データは、「０」、消去状態のときビット２のデータ
は、「１」とすることができる。

【００１４】このＭＯＮＯＳ構造は、窒化膜５内に分散
的に分布する窒化膜内の非共有結合（ダングリング・ボ
ンド）に電子をトラップする。窒化膜５内の異なる場所
すなわち窒化膜５内の拡散領域２側および拡散領域３側
をそれぞれ電子捕獲領域とすることで２ビット／セルの
データ記憶を可能にしている。

【００１５】図２３は、ＭＯＮＯＳ型メモリセルＭＣの
データ読出を示す図である。まず、図２１を参照して、
窒化膜５内の拡散領域２側のビット１の読出について説
明する。

【００１６】括弧内に示すようにＰ型半導体基板１には
０Ｖ、コントロールゲート７には３Ｖ、拡散領域２には
０Ｖ、拡散領域３には２Ｖを印加する。たとえば、窒化
膜５の拡散領域２側が書込み状態すなわち電子が窒化膜
５内にトラップされているものとする。そうすると、閾
値電圧が高い値（４Ｖもしくは４．２Ｖ）に設定されて
いるためメモリセルＭＣはオンせず、拡散領域３から拡
散領域２へ電流経路は形成されない。これにより、ビッ
ト１のデータは「０」として読出すことができる。これ
に対して、窒化膜５内の拡散領域２側が消去状態である
場合には、閾値電圧は、低い値（１Ｖもしくは１．１
Ｖ）に設定されているのでメモリセルＭＣは、オンし、
拡散領域３から拡散領域２へ電流経路が形成される。こ
れにより、ビット１のデータは「１」として読出すこと
ができる。

【００１７】次に、窒化膜５内の拡散側のビット２の読
出について説明する。拡散領域２および拡散領域３に印
加される電圧を入替える、すなわち、括弧内に示すよう
に、Ｐ型半導体基板１には０Ｖ、コントロールゲート７
には３Ｖ、拡散領域２には２Ｖ、拡散領域３には０Ｖを
印加する。たとえば、窒化膜５の拡散領域３側が書込み
状態すなわち電子が窒化膜５内にトラップされているも
のとする。そうすると、閾値電圧が高い値（４Ｖもしく
は４．２Ｖ）に設定されているためメモリセルＭＣをオ
ンせず、拡散領域２から拡散領域３へ電流経路は形成さ
れない。これにより、ビット２のデータは「０」として
読出すことができる。また、窒化膜５内の拡散領域３側
が消去状態とする。そうすると、閾値電圧は、低い値
（１Ｖもしくは１．１Ｖ）に設定されているのでメモリ
セルＭＣは、オンし、拡散領域２から拡散領域３へ電流
経路が形成される。これにより、ビット２のデータは
「１」として読出すことができる。

【００１８】したがって、ビット１およびビット２のデ
ータ読出は、拡散領域２および３のそれぞれに印加する
電圧を調整して、電流経路が形成されるか否かによりデ
ータを読み出すことができ、２ビット／セルのデータ読
出が可能となる。

【００１９】図２４は、ＭＯＮＯＳ型メモリセルＭＣの
データ消去を示す図である。まず、窒化膜５内の拡散領
域２側のビット１のデータ消去について説明する。

【００２０】図２１を参照して、一例として、Ｐ型半導
体基板１には０Ｖ、コントロールゲート７には０Ｖ、拡
散領域２には１０Ｖを印可し、拡散領域３は、オープン
（ＯＰＥＮ）状態とする。

【００２１】この場合、ファウラーノルドハイム電流に
より電子がトラップされた窒化膜５内の拡散領域２側の
ビット１から基板領域１または拡散領域２へ流れ、この
窒化膜５内の拡散領域２側から電子が引き抜かれる。こ
の電子が引き抜かれた状態においては、メモリセルＭＣ
の閾値電圧が低くなる。

【００２２】次に、窒化膜５内の拡散領域３側のビット
２の消去について説明する。Ｐ型半導体基板１には０
Ｖ、コントロールゲート７には０Ｖ、拡散領域２は、オ
ープン状態、拡散領域３は、１０Ｖを印可する。

【００２３】この場合、ファウラーノルドハイム電流に
より電子がトラップされた窒化膜５内の拡散領域３側の
ビット２から基板領域１または拡散領域３へ流れ、この
窒化膜５内の拡散領域３側から電子が引き抜かれる。こ
の電子が引き抜かれた状態においては、メモリセルＭＣ
の閾値電圧が低くなる。

【００２４】尚、拡散領域２および拡散領域３にともに
１０Ｖをそれぞれ印可することによって、ビット１およ
びビット２ともに電子が引き抜くことができる。このよ
うにして、データ消去することも可能である。

【００２５】図２５は、上述したＭＯＮＯＳ型メモリセ
ルＭＣを行列状に集積配置したメモリアレイの一例図で
ある。

【００２６】図２５に示されるように、メモリセル列に
対応して２本のビット線ずつがそれぞれ両側に配置され
た構成となっている。この構成においてはメモリセル列
に対応してビット線が２本ずつ設けられるため、メモリ
セル列間のピッチが増加し、結果としてメモリアレイの
面積が増大してしまう。

【００２７】図２６は、図２５で示したメモリアレイを
改良したメモリアレイの一例図である。

【００２８】図２６を参照して、メモリセル列に対応し
て両側にそれぞれ配置されたビット線は、隣接する２つ
のメモリセル列間で共有された構成（以下、共有ビット
線構成とも称する）となっている。かかる構成によりメ
モリセル列間のピッチを狭めて、メモリアレイの面積を
小面積化することができる。

【００２９】

【発明が解決しようとする課題】しかしながら、かかる
共有ビット線構成においては、データ書込時において非
選択メモリセルの誤書込が生じてしまう場合がある。

【００３０】図２７は、データ書込時に生じる誤書込を
説明する場合の概念図である。ビット線Ｓ０およびＳ♯
の間の選択メモリセルに対してデータ書込を実行する場
合について考える。

【００３１】図２７に示されるように、メモリセル列に
対応してビット線Ｓ０の右側にビット線Ａ０〜Ｅ０がそ
れぞれ配置されている。また、ビット線Ｓ＃の左側にビ
ット線Ａ♯〜Ｅ♯がそれぞれ配置されている。またワー
ド線ＷＬは、メモリセル行に対応して設けられる。

【００３２】データ書込時に、一例としてビット線Ｓ０
と電源電圧ＶＣＣとが電気的に結合され、ビット線Ｓ♯
と接地電圧ＧＮＤとが電気的に結合された場合について
考える。

【００３３】そうすると、ビット線Ｓ０およびビット線
Ｓ♯を介して選択されたメモリセルに対して書込電流が
流れ、データ書込が実行されるが、各ビット線は、同一
メモリセル行内のメモリセルを介して電気的に結合され
ている。したがって、ワード線ＷＬの活性化に応じて、
メモリセルを介して他の非選択メモリセルに対しても貫
通電流が流れるおそれがある。

【００３４】図２８は、データ書込時にビット線Ｓ０が
電源電圧ＶＣＣと接続された場合の各ビット線Ａ０〜Ｅ
０の電位レベルを示す図である。

【００３５】図２８に示されるように、ビット線Ａ０〜
Ｅ０が０Ｖである場合、ワード線ＷＬが活性化される
と、これに応じて、各ビット線Ａ０〜Ｅ０は、電源電圧
ＶＣＣ（５Ｖ）の電位レベルに充電される。すなわち、
同一メモリセル行の非選択メモリセルに対して過渡的な
充電電流すなわち貫通電流が流れる。したがって、かか
る貫通電流により選択メモリセル以外の同一メモリセル
行の非選択メモリセルに対して誤書込が行なわれる可能
性が生じる。以下、かかる非選択メモリセルにおける誤
書込をライトディスターブとも称する。

【００３６】一方、他方側のビット線Ａ♯〜Ｅ♯に対し
ても上述した貫通電流が流れる場合がある。

【００３７】図２９は、データ書込時にビット線Ｓ＃が
接地電圧ＧＮＤと接続された場合の各ビット線Ａ＃〜Ｅ
＃の電位レベルを示す図である。

【００３８】図２９に示されるように、ビット線Ａ＃〜
Ｅ＃が５Ｖである場合、ワード線ＷＬが活性化される
と、これに応じて、各ビット線Ａ♯〜Ｅ♯は接地電圧Ｇ
ＮＤ（０Ｖ）の電位レベルに放電される。すなわち、同
一メモリセル行の非選択メモリセルに対して過渡的な放
電電流すなわち貫通電流が流れる。したがって、かかる
貫通電流により非選択メモリセルに対してライトディス
ターブを引き起こしてしまう可能性がある。

【００３９】同様に、データ読出時においても上述した
データ書込時と同様に貫通電流すなわち過渡的な充放電
電流が流れる。

【００４０】図３０は、データ読出時ににおいて、貫通
電流が非選択メモリセルに流れる場合の概念図である。

【００４１】ビット線Ｓ０およびＳ♯の間の選択メモリ
セルに対してデータ読出を実行する場合について考え
る。

【００４２】一例としてビット線Ｓ０とセンスアンプと
が接続され、ビット線Ｓ＃と接地電圧ＧＮＤとが接続さ
れた場合について考える。センスアンプは、たとえば、
一例として２Ｖの電圧を供給し、ビット線に流れる通過
電流量によりデータを検知する。

【００４３】図３１は、データ読出時にビット線Ｓ０が
センスアンプ（２Ｖ）と接続された場合の各ビット線Ａ
０〜Ｅ０の電位レベルを示す図である。

【００４４】図３１に示されるように、データ読出時に
おいて、ビット線Ａ０〜Ｅ０が０Ｖである場合、隣接メ
モリセル列間でビット線を共有されているためワード線
の活性化に応じてビット線Ａ０〜Ｅ０の電位レベルが０
Ｖから２Ｖへ充電される。

【００４５】他方、図３２は、データ読出時にビット線
Ｓ＃が接地電圧ＧＮＤと接続された場合の各ビット線Ａ
＃〜Ｅ＃の電位レベルを示す図である。

【００４６】図３２に示されるように、ビット線Ａ♯〜
Ｅ♯がデータ読出時において２Ｖである場合、隣接する
メモリセル列間でビット線が共有されているためワード
線の活性化に応じてビット線Ａ０〜Ｅ０の電位レベルが
２Ｖから０Ｖへ放電される。

【００４７】図３３は、センスアンプに流れるデータ読
出直後の貫通電流を示すタイミングチャート図である。

【００４８】図３３に示されるように、データ読出時か
ら時刻ｔ０までの期間すなわち上述した貫通電流に相当
する過渡的な充放電電流がなくなるまでの期間、正確な
データ読出を実行することができない。したがって、こ
の充放電完了期間がデータ読出遅延となってしまうとい
う問題が生じる。

【００４９】本発明は、メモリアレイの小面積を実現す
るために隣接するメモリセル列間でビット線を共有する
構成とした場合において、データ書込およびデータ読出
時における誤書込およびデータ読出遅延を防止する半導
体記憶装置を提供する。

【００５０】

【課題を解決するための手段】本発明の半導体記憶装置
は、行列状に配置された複数のメモリセルを有するメモ
リアレイと、メモリセル行にそれぞれ対応して配置さ
れ、選択的に活性化される複数のワード線と、メモリセ
ル列のそれぞれの両側に対応するように列方向に配置さ
れ、かつ隣接するメモリセル列間で共有される複数のビ
ット線と、各メモリセル行において、各メモリセルは隣
接する２本のビット線間において電気的に結合され、デ
ータ書込時およびデータ読出時において、複数のビット
線の電圧設定を制御するためのビット線制御部をさらに
備え、ビット線制御部は、選択メモリセルを含む選択メ
モリセル列を境界として複数のビット線を第１および第
２のグループに分割し、かつ第１のグループに属するビ
ット線群を第１および第２の電圧の一方に設定するとと
もに第２のグループに属するビット線群を第１および第
２の電圧の他方に設定する。

【００５１】好ましくは、半導体記憶装置は、第１およ
び第２のメインビット線をさらに備え、ビット線制御部
は、第１のメインビット線と複数のビット線のそれぞれ
の一端側との接続を制御する第１の接続制御部と、第２
のメインビット線と複数のビット線のそれぞれの他端側
との接続を制御する第２の接続制御部とを含み、ビット
線制御部は、データ書込時およびデータ読出時に第１お
よび第２の電圧の一方と第１のメインビット線とを電気
的に結合し、第１および第２の電圧の他方と第２のメイ
ンビット線とを電気的に結合し、第１の接続制御部は、
選択メモリセル列を境界として第１のグループに属する
ビット線群と第１のメインビット線とを電気的に結合
し、第２の接続制御部は、選択メモリセル列を境界とし
て第２のグループに属するビット線群と第２のメインビ
ット線とを電気的に結合する。

【００５２】特に、半導体記憶装置は、行方向に沿って
複数個メモリアレイをさらに備え、隣接する２つのメモ
リアレイ間は、電気的に絶縁され、各メモリアレイごと
に第１および第２のメインビット線および第１および第
２の接続制御部をさらに備え、ビット線制御部は、デー
タ書込時およびデータ読出時に、選択メモリアレイに対
応する第１および第２のメインビット線と、第１および
第２の電圧の一方および他方をそれぞれ電気的に結合さ
せる。

【００５３】好ましくは、メモリアレイは、行方向に沿
って複数のメモリブロックに分割され、複数のメモリブ
ロックにそれぞれ対応して設けられる複数の第１および
第２のメインビット線をさらに備え、ビット線制御部
は、複数のメモリブロックにそれぞれ対応して設けら
れ、各々が対応する第１のメインビット線と対応するメ
モリブロック内の各ビット線の一端側との接続を制御す
る複数の第１の接続制御部と、複数のメモリブロックに
それぞれ対応して設けられ、各々が対応する第２のメイ
ンビット線と対応するメモリブロック内の各ビット線と
の他端側との接続を制御する複数の第２の接続制御部と
を含み、選択メモリセル列に対応して設けられる２本の
ビット線がともに選択メモリブロックに含まれている場
合において、ビット線制御部は、データ書込時およびデ
ータ読出時に、選択メモリブロックに対応する第１およ
び第２のメインビット線と、第１および第２の電圧の一
方および他方をそれぞれ電気的に結合し、選択メモリブ
ロックに対応する第１の接続制御部は、選択メモリセル
列を境界として第１のグループに属するビット線群と対
応する第１のメインビット線とを電気的に結合し、選択
メモリブロックに対応する第２の接続制御部は、選択メ
モリセル列を境界として第２のグループに属するビット
線群と対応する第２のメインビット線とを電気的に結合
し、選択メモリセル列に対応して設けられる２本のビッ
ト線の一方が選択メモリブロックに含まれ、他方が隣接
するメモリブロックに含まれている場合において、ビッ
ト線制御部は、データ書込時およびデータ読出時に、選
択メモリブロックに対応する第１および第２のメインビ
ット線と第１および第２の電圧の一方とをそれぞれ電気
的に結合し、隣接するメモリブロックに対応する第１お
よび第２のメインビット線と第１および第２の電圧の他
方とをそれぞれ電気的に結合し、選択メモリブロックに
対応する第１および第２の接続制御部は、選択メモリブ
ロックにおける各ビット線と対応する第１および第２の
メインビット線の少なくとも一方とを電気的に結合し、
隣接するメモリブロックに対応する第１および第２の接
続制御部は、隣接するメモリブロックにおける各ビット
線と対応する第１および第２のメインビット線の少なく
とも一方とを電気的に結合する。

【００５４】特に、ビット線制御部は、選択メモリセル
列を含む選択メモリブロックを境として選択メモリブロ
ックを除く一方側に配置されている第１のメモリブロッ
ク群と、選択メモリブロックを除く他方側に配置されて
いる第２のメモリブロック群に分割して、第１のメモリ
ブロック群に属する第１および第２のメインビット線の
それぞれは、第１および第２の電圧の一方と電気的に結
合され、第２のメモリブロック群に属する第１および第
２のメインビット線のそれぞれは、第１および第２の電
圧の他方と電気的に結合される。

【００５５】特に、ビット線制御部は、複数のメモリブ
ロックにそれぞれ対応して設けられ、各々が対応する第
１および第２のメインビット線のそれぞれと第１および
第２の電圧の少なくとも一方との接続を制御する複数の
電圧接続制御部をさらに含み、複数の電圧接続制御部
は、データ書込時およびデータ読出時に対応する第１お
よび第２のメインビット線と第１および第２の電圧の少
なくとも一方とをそれぞれ並列的に電気的に結合する。

【００５６】好ましくは、ビット線制御部は、データ書
込時に第１のグループに属するビット線群を第１の電圧
に設定し、第２のグループに属するビット線群を第２の
電圧の他方に設定し、データ読出時に第１のグループに
属するビット線群を第２の電圧に設定し、第２のグルー
プに属するビット線群を第１の電圧に設定する。

【００５７】好ましくは、各メモリセル行における各メ
モリセルは、不揮発的な閾値電圧に設定可能なトランジ
スタセルに相当し、トランジスタセルのソースおよびド
レインは、隣接する２本のビット線とそれぞれ電気的に
結合され、かつ対応するワード線とゲートとが電気的に
結合される。

【００５８】特に、隣接する２本のビット線のそれぞれ
は、対応するワード線よりも上層に形成される。

【００５９】特に、隣接する２本のビット線は、拡散層
で形成される。特に、隣接する２本のビット線は、金属
層で形成される。

【００６０】特に、各メモリセルは、１ビットずつのデ
ータとして電荷をソースおよびドレインの近傍にそれぞ
れ対応する２つの領域にそれぞれトラップするゲート絶
縁膜を有する。

【００６１】特に、各メモリセルにおけるゲート絶縁膜
は、２つの絶縁膜と、２つの絶縁膜の間に配置され、電
荷をトラップするための電荷捕獲膜とを有する。

【００６２】特に、電荷捕獲膜は、窒化膜で形成され
る。特に、電荷捕獲膜は、複数の粒状ポリシリコンを有
するシリコン酸化膜で形成される。

【００６３】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。

【００６４】（実施の形態１）図１は、本発明の半導体
記憶装置１０００の全体構成図である。

【００６５】図１を参照して、半導体記憶装置１０００
は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤ
Ｄに応答してランダムアクセスを行ない、書込データＤ
ＩＮの入力および読出データＤＯＵＴの出力を実行す
る。

【００６６】半導体記憶装置１０００は、制御信号ＣＭ
Ｄに応答して半導体記憶装置１０００の全体動作を制御
するコントロール回路５と、行列状に集積配置されたメ
モリセルＭＣを含むメモリアレイ１１とを備える。

【００６７】半導体記憶装置１０００は、アドレス信号
によって示されるロウアドレスＲＡをデコードして、メ
モリアレイ１１における行選択を実行するための行デコ
ーダ１５と、アドレス信号ＡＤＤによって示されるコラ
ムアドレスＣＡをデコードして、メモリアレイ１１にお
ける列選択を実行するための列デコーダ２０および２５
とをさらに備える。

【００６８】図２は、メモリアレイ１１内に含まれるメ
モリブロックの概念図である。図２を参照して、ここで
は、一例としてロウメモリブロックＲＢＫ０〜ＲＢＫ７
が列方向に沿って配置されている。

【００６９】以下、ロウメモリブロックＲＢＫ０〜ＲＢ
Ｋ７を総称してロウメモリブロックＲＢＫとも称する。

【００７０】各ロウメモリブロックＲＢＫに対応して６
４本のワード線ＷＬが配置される。一例としてロウメモ
リブロックＲＢＫ０には、ワード線ＷＬ０〜ＷＬ６３が
メモリセル行に対応してそれぞれ配置されている。同様
にしてワード線ＷＬ０〜ＷＬ５１１がメモリセル行に対
応してそれぞれ配置される。

【００７１】また、ロウメモリブロックＲＢＫ０〜ＲＢ
Ｋ７によって共有されるメインビット線ＵＭＢＬ０〜Ｕ
ＭＢＬ６４およびＬＭＢＬ０〜ＬＭＢＬ６４が行方向に
沿ってそれぞれ配置されている。

【００７２】ここで、メインビット線ＵＭＢＬ０〜ＵＭ
ＢＬ６４は、列デコーダ２５によって制御されるメイン
ビット線であり、以下、総称してメインビット線ＵＭＢ
Ｌとも称する。また、メインビット線ＬＭＢＬ０〜ＬＭ
ＢＬ６４は、列デコーダ２０によって制御されるメイン
ビット線であり、以下、総称してメインビット線ＬＭＢ
Ｌとも称する。

【００７３】またこのメインビット線ＵＭＢＬおよびＬ
ＭＢＬは、各々が交互に配置された構成となっている。

【００７４】図３は、ロウメモリブロックＲＢＫ４の一
部領域を示す図である。図３を参照して、メモリセル列
に対応して両側にサブビット線が配置され、隣接する２
つのメモリセル列間のサブビット線は共有された構成と
なっている。図３においては、メモリセル列に対応して
配置されたサブビット線ＳＢＬ１６〜ＳＢＬ３１が示さ
れている。以下、総称して、サブビット線ＳＢＬとも称
する。

【００７５】また、サブビット線ＳＢＬ１６〜ＳＢＬ２
３の８本のサブビット線に対応してメインビット線ＵＭ
ＢＬ２およびＬＭＢＬ２が配置されている。また、サブ
ビット線ＳＢＬ２４〜ＳＢＬ３１の８本のサブビット線
に対応してメインビット線ＵＭＢＬ３およびＬＭＢＬ３
が配置されている。この構成は、いわゆる階層化された
ビット線構造を示す。

【００７６】この階層化された８本のサブビット線ＳＢ
Ｌは、対応するメインビット線ＵＭＢＬおよびＬＭＢＬ
と、コラムゲートユニットＣＧＵおよびＣＧＤを介して
それぞれ電気的に結合される。尚、コラムゲートユニッ
トＣＧＵおよびＣＧＤは、各コラムゲートユニットを総
称したものである。

【００７７】図３においては、サブビット線ＳＢＬ１６
〜ＳＢＬ２３とメインビット線ＵＭＢＬ２とがコラムゲ
ートユニットＣＧＵ２を介して電気的に結合されてい
る。また、メインビット線ＬＭＢＬ２とサブビット線Ｓ
ＢＬ１６〜ＳＢＬ２３とがコラムゲートユニットＣＧＤ
２を介して電気的に結合されている。

【００７８】コラムゲートユニットＣＧＵ２およびＣＧ
Ｄ２の回路構成について考える。コラムゲートユニット
ＣＧＵ２は、トランジスタ４０〜４７とを含む。

【００７９】トランジスタ４０〜４７は、サブビット線
ＳＢＬ１６〜ＳＢＬ２３のそれぞれとメインビット線Ｕ
ＭＢＬ２との間に配置され、ゲート選択線ＳＵ０〜ＳＵ
７の入力をそれぞれ受ける。

【００８０】また、コラムゲートユニットＣＧＤ２は、
トランジスタ５０〜５７とを含む。トランジスタ５０〜
５７は、サブビット線ＳＢＬ１６〜ＳＢＬ２３のそれぞ
れとメインビット線ＬＭＢＬ２との間に配置される。

【００８１】トランジスタ５０〜５６のゲートは、ゲー
ト選択線ＳＤ６〜ＳＤ０の入力をそれぞれ受け、トラン
ジスタ５７のゲートは、ゲート選択線ＳＤ７の入力を受
ける。

【００８２】なお、他のコラムゲートユニットＣＧＵお
よびＣＧＤについても同様の構成であり、その詳細な説
明は繰返さない。ここで、行方向に沿って配置された各
コラムゲートユニットＣＧＵは、ゲート選択線ＳＵ０〜
ＳＵ７を共有する。また、各コラムゲートユニットＣＧ
Ｄは、ゲート選択線ＳＤ０〜ＳＤ７を共有する。

【００８３】図４は、本発明の実施の形態１に従うデー
タ書込の列選択系回路の回路構成図である。

【００８４】ここでは、メモリアレイ１１におけるロウ
メモリブロックＲＢＫ４が示されている。

【００８５】本実施の形態に従う列選択系回路は、コラ
ムアドレスＣＡ＜９：０＞に応じて選択メモリセル列の
所定のビットを選択する。

【００８６】ここで、コラムアドレスＣＡ＜ｙ：０＞
は、複数ビットのコラムアドレスＣＡ０〜ＣＡｙを総括
的に表記したものである。以下においては、複数ビット
で構成されるこの他の信号についても当該複数ビットを
総括的に示すために同様の表記を用いることとする。た
とえば、信号ＳＩＧの第ｍビットから第ｎビットまでを
総括的にＳＩＧ＜ｎ：ｍ＞とも表記する。また、以下に
おいては、コラムアドレスＣＡ＜ｙ：０＞を総括的にコ
ラムアドレスＣＡとも称する。

【００８７】また、本実施の形態に従う列選択系回路で
は、コラムアドレスＣＡ＜９：０＞のうちの上位ビット
のコラムアドレスＣＡ＜９：４＞に応じて、メインビッ
ト線ＵＭＢＬおよびＬＭＢＬの１本ずつをそれぞれ選択
する。また、下位ビットのコラムアドレスＣＡ＜３：１
＞に応じてメインビット線ＵＭＢＬおよびＬＭＢＬに対
応する複数のメモリセル列の１つを選択する。また、コ
ラムアドレスＣＡ０に応じて選択メモリセル列のアクセ
ス対象となるビットを選択する。具体的には、コラムア
ドレスＣＡ０が１の場合にメモリセル列の右側ビットす
なわちビット１を選択し、コラムアドレス／ＣＡ０（以
下「／」の記号は、反転、否定、相補等を示す）が１の
場合に、他方の左側ビットすなわちビット２を選択す
る。

【００８８】列デコーダ２０は、メインビット線ＬＭＢ
Ｌを選択するとともに、選択したメインビット線を境界
として一方側と他方側とを分割して、一方側に配置され
た各メインビット線ＬＭＢＬを電源電圧ＶＣＣおよび接
地電圧ＧＮＤの一方と接続し、他方側に配置された各メ
インビット線ＬＭＢＬを電源電圧ＶＣＣおよび接地電圧
ＧＮＤの他方と接続することを目的とする。

【００８９】具体的には、列デコーダ２０は、メインビ
ット線ＬＭＢＬを制御するドライバユニット群３０と、
ドライバユニット群３０に列選択結果を出力するプリデ
コーダ７０と、ゲート選択線を制御するサブ列デコーダ
６０とを含む。

【００９０】さらに列デコーダ２０は、コラムアドレス
ＣＡ＜３：１＞およびロウブロック制御信号ＲＢ＜７：
０＞に応じてゲート選択線ＳＵ０〜ＳＵ７およびＳＤ０
〜ＳＤ７を選択的に活性化させるサブ列デコーダ６０を
さらに含む。ここでは、サブ列デコーダ６０にロウブロ
ック制御信号ＲＢ４が入力されるものとする。

【００９１】列デコーダ２５は、メインビット線ＵＭＢ
Ｌを選択するとともに、選択したメインビット線を境界
として一方側と他方側とを分割して、一方側に配置され
た各メインビット線ＵＭＢＬを電源電圧ＶＣＣおよび接
地電圧ＧＮＤの一方と接続し、他方側に配置された各メ
インビット線ＵＭＢＬを電源電圧ＶＣＣおよび接地電圧
ＧＮＤの他方と接続することを目的とする。

【００９２】列デコーダ２５は、メインビット線ＵＭＢ
Ｌを制御するドライバユニット群３５と、ドライバユニ
ット群３５に列選択結果を出力するプリデコーダ７５と
を含む。

【００９３】列デコーダ２０は、サブ列デコーダ６０を
除いて列デコーダ２５と同様の構成であり、ここでは、
代表的に列デコーダ２５について説明する。

【００９４】図５は、列デコーダ２５の一部領域を詳細
に示す回路構成図である。プリデコーダ７５は、内部ア
ドレスの入力を受けてプリデコード信号ＰＵＡ０〜ＰＵ
Ａ１５（以下、総称してプリデコード信号ＰＵＡとも称
する）を生成するサブプリデコーダＳＰＤと、複数のデ
コードユニットＤＣＵで構成されるデコードユニット群
ＤＣＵＰと、各メインビット線ＵＭＢＬに対応して設け
られるＮＯＲ回路ＮＲとを含む。

【００９５】また、デコードユニットＤＣＵＰは、各プ
リデコード信号ＰＵＡ０〜ＰＵＡ１５を受けてデコード
線群ＰＵＰに対してデコード結果であるプリデコード信
号ＰＵＡ＃０〜ＰＵＡ＃１５を出力する。ＮＯＲ回路Ｎ
Ｒは、各ＮＯＲ回路を総称したものである。図５におい
ては、メインビット線ＵＭＢＬ０〜ＵＭＢＬ２にそれぞ
れ対応してＮＯＲ回路ＮＲ０〜ＮＲ２が示されている。

【００９６】プリデコーダ７５は、内部アドレスに応じ
て、デコード線群ＰＵＰの所定の２本のデコード線と接
続されるＮＯＲ回路ＮＲから列選択結果を出力する。た
とえば、所定の２本のデコード線がともに活性化された
場合に、かかる所定の２本のデコード線と接続されたＮ
ＯＲ回路ＮＲは、「Ｈ」レベルの列選択結果を出力す
る。その他のＮＯＲ回路ＮＲは「Ｌ」レベルを出力す
る。

【００９７】サブプリデコーダＳＰＤは、内部アドレス
ＵＣＡ＜９：７＞の入力を受けて、プリデコード信号Ｐ
ＵＡ８〜ＰＵＡ１５をそれぞれ生成する。

【００９８】サブプリデコーダＳＰＤは、内部アドレス
ＵＣＡ７∩ＵＣＡ８∩ＵＣＡ９をプリデコード信号ＰＵ
Ａ８として出力する。また、内部アドレス／ＵＣＡ７∩
ＵＣＡ８∩ＵＣＡ９をプリデコード信号ＰＵＡ９として
出力する。また、内部アドレスＵＣＡ７∩／ＵＣＡ８∩
ＵＣＡ９をプリデコード信号ＰＵＡ１０として出力す
る。また、内部アドレス／ＵＣＡ７∩／ＵＣＡ８∩ＵＣ
Ａ９をプリデコード信号ＰＵＡ１１として出力する。ま
た、内部アドレスＵＣＡ７∩ＵＣＡ８∩／ＵＣＡ９をプ
リデコード信号ＰＵＡ１２として出力する。また、内部
アドレス／ＵＣＡ７∩ＵＣＡ８∩／ＵＣＡ９をプリデコ
ード信号ＰＵＡ１３として出力する。また、内部アドレ
スＵＣＡ７∩／ＵＣＡ８∩／ＵＣＡ９をプリデコード信
号ＰＵＡ１４として出力する。また、内部アドレス／Ｕ
ＣＡ７∩／ＵＣＡ８∩／ＵＣＡ９をプリデコード信号Ｐ
ＵＡ１５として出力する。同様にして内部アドレスＵＣ
Ａ＜６：４＞についてもプリデコード信号ＰＵＡ８〜Ｐ
ＵＡ１５と同様の方式にしたがって、プリデコード信号
ＰＵＡ０〜ＰＵＡ７を生成する。このサブプリデコーダ
ＳＰＤは、内部アドレスＵＣＡ＜９：７＞の入力に応じ
て選択的にプリデコード信号ＰＵＡ８〜ＰＵＡ１５のう
ちの１つを「Ｈ」レベルに設定する。また、内部アドレ
ス＜６：４＞の入力に応じて選択的にプリデコード信号
ＰＵＡ０〜ＰＵＡ７のうちの１つを「Ｈ」レベルに設定
する。なお、上記の「∩」の記号はＡＮＤ論理演算を示
すものとする。また、「∪」の記号は、ＯＲ論理演算を
示すものとする。以下においても同様である。

【００９９】図６は、デコードユニットＤＣＵの回路構
成図である。図６を参照してデコードユニットＤＣＵ
は、ＮＡＮＤ回路１１０，インバータ１１１とを含む。

【０１００】ＮＡＮＤ回路１１０は、入力信号ＩＮおよ
びインバータ１１１を介する制御信号ＰＤＩＮの反転信
号との入力を受けてＮＡＮＤ論理演算結果を出力信号Ｏ
ＵＴとして出力する。たとえば、制御信号ＰＤＩＮが
「Ｌ」レベルであり、入力信号ＩＮすなわちプリデコー
ド信号ＰＵＡが「Ｈ」レベルの場合、出力信号ＯＵＴ
は、「Ｌ」レベルに活性化される。その他の場合につい
ては出力信号ＯＵＴは「Ｈ」レベルに非活性化される。
すなわちデコードユニットＤＣＵは、制御信号ＰＤＩＮ
（「Ｌ」レベル）をトリガとしてプリデコード信号であ
る入力信号ＩＮをデコード線群ＰＵＰのうちの対応する
デコード線に出力する。

【０１０１】したがって、このプリデコーダ７５は、制
御信号ＰＤＩＮが「Ｌ」レベルである場合、内部アドレ
ス＜９：４＞に応じてデコード線群ＰＵＰの所定の２本
を選択的に「Ｌ」レベルに活性化させる。所定の２本と
接続されたＮＯＲ回路ＮＲは、「Ｈ」レベルの列選択結
果を出力する。

【０１０２】再び図５を参照して、ドライバユニット群
３５は、書込制御回路ＷＤＵと、各メインビット線ＵＭ
ＢＬに対応して設けられた各ドライバユニットＤＲＵと
を含む。なお、ドライバユニットＤＲＵは、各ドライバ
ユニットを総称したものである。図５では、メインビッ
ト線ＵＭＢＬ０〜ＵＭＢＬ２にそれぞれ対応するドライ
バユニットＤＲＵ０〜ＤＲＵ２が示されている。また、
ドライバユニットＤＲＵ０〜ＤＲＵ２にそれぞれ対応す
るＮＯＲ回路ＮＲ０〜ＮＲ２の列選択結果が入力され
る。

【０１０３】書込制御回路ＷＤＵは、ＮＡＮＤ回路１５
０，１５１と、インバータ１５２および１５３とを含
む。

【０１０４】ＮＡＮＤ回路１５１は、書込可能であるこ
とを示す書込制御信号ＰＥの入力とインバータ１５３を
介する書込データＤＩＮの反転信号との入力を受けて、
そのＮＡＮＤ論理演算結果を制御信号ＰＤＩＮとしてイ
ンバータ１５２に出力する。ＮＡＮＤ回路１５０は、コ
ラムアドレス／ＣＡ０およびインバータ１５３を介する
ＮＡＮＤ回路１５１の反転信号の入力を受けてＮＡＮＤ
論理演算結果を制御信号ＥＵ０として出力する。書込デ
ータＤＩＮは、選択メモリセルの選択ビットに対してデ
ータ「０」のデータ書込を実行する場合、「Ｌ」レベル
が入力されるものとする。

【０１０５】各ドライバユニットＤＲＵの回路構成は同
一であり、ここでは一例としてメインビット線ＵＭＢＬ
２に対応して設けられたドライバユニットＤＲＵ２の回
路構成について説明する。

【０１０６】ドライバユニットＤＲＵ２は、排他的論理
和回路１６０と、トランジスタ１６２および１６３とを
含む。

【０１０７】ここでは、一例としてトランジスタ１６２
は、ＰチャネルＭＯＳトランジスタとし、トランジスタ
１６３は、ＮチャネルＭＯＳトランジスタとする。

【０１０８】排他的論理和回路１６０は、対応するＮＯ
Ｒ回路ＮＲ２の列選択結果と前段のドライバユニットＤ
ＲＵ１の出力信号とを受けて排他的論理和演算結果を制
御信号ＥＵ３として次段のドライバユニットに出力す
る。

【０１０９】トランジスタ１６２および１６３のそれぞ
れは、メインビット線ＵＭＢＬ２および電源電圧ＶＣＣ
および接地電圧ＧＮＤとの間にそれぞれ配置され、それ
ぞれのゲートはともにドライバユニットＤＲＵ１の出力
信号である制御信号ＥＵ２の入力を受ける。したがって
トランジスタ１６２および１６３は、制御信号ＥＵ２の
入力に応じて相補的に動作し、メインビット線ＵＭＢＬ
２と電源電圧ＶＣＣおよびＧＮＤのいずれか一方とを電
気的に結合する。

【０１１０】図５に示されるように、書込制御回路ＷＤ
Ｕおよび各ドライバユニットＤＲＵは、直列に接続さ
れ、各々前段のドライバユニットＤＲＵからの出力信号
である制御信号に応じて、対応するメインビット線ＵＭ
ＢＬを電源電圧ＶＣＣおよびＧＮＤのいずれか一方と電
気的に結合する。

【０１１１】ここで、ドライバユニット群３５の動作に
ついて説明する。ここで、書込制御信号ＰＥが「Ｈ」レ
ベルであり、書込データＤＩＮが「Ｌ」レベルであり、
かつコラムアドレス／ＣＡ０が「１」すなわち「Ｈ」レ
ベルであるものとする。また、内部アドレスに応じて所
定の２本のデコード線が活性化されてＮＯＲ回路ＮＲ２
の列選択結果が「Ｈ」レベルとなった場合について考え
る。なお、他のＮＯＲ回路ＮＲの列選択結果は、「Ｌ」
レベルに設定される。

【０１１２】そうすると、まず書込制御回路ＷＤＵの出
力信号である制御信号ＥＵ０は、「Ｌ」レベルに設定さ
れる。ドライバユニットＤＲＵ０は、制御信号ＥＵ０お
よび対応するＮＯＲ回路ＮＲ０の列選択結果（「Ｌ」レ
ベル）の排他的論理和演算結果である「Ｌ」レベルを制
御信号ＥＵ１として出力する。同様にしてドライバユニ
ットＤＲＵ１も「Ｌ」レベルを制御信号ＥＵ２として出
力する。ドライバユニットＤＲＵ２は、制御信号ＥＵ２
および対応するＮＯＲ回路ＮＲ２の列選択結果（「Ｈ」
レベル）の排他的論理和演算結果である「Ｈ」レベルを
制御信号ＥＵ３として出力する。したがって、ＮＯＲ回
路ＮＲ２の列選択結果である「Ｈ」レベルをトリガとし
て前段から伝達されてきた制御信号ＥＵが反転されて次
段に出力され、以降同じ論理レベルである信号が連続し
て各ドライバユニットＤＲＵに入力される。一方、コラ
ムアドレス／ＣＡ０が「０」すなわち「Ｌ」レベルの場
合には、制御信号ＥＵ０は、「Ｈ」レベルに設定され、
制御信号ＥＵ１およびＥＵ２も「Ｈ」レベルに設定され
る。ドライバユニットＤＲＵ２は、ＮＯＲ回路ＮＲ２の
列選択結果「Ｈ」レベルをトリガとして前段から伝達さ
れてきた制御信号ＥＵ２を反転して制御信号ＥＵ３を
「Ｌ」レベルに設定し、以降同じ論理レベルである信号
が連続した各ドライバユニットに入力される。

【０１１３】上記においては、列デコーダ２５について
説明したが、列デコーダ２０についても同様である。

【０１１４】列デコーダ２０は、プリデコーダ７０と、
ドライバユニット群３０とを含む。プリデコーダ７０
は、プリデコーダ７５と同じ回路構成であり、入力され
たアドレスをデコードしてデコード線群ＰＤＰにデコー
ド結果を出力する。具体的には、サブプリデコーダＳＰ
Ｄは、内部アドレスＤＣＡ＜９：４＞の入力を受けて、
上述したプリデコード信号ＰＵＡ０〜ＰＵＡ１５と同様
にしてプリデコード信号ＰＤＡ０〜ＰＤＡ１５（以下、
総称してプリデコード信号ＰＤＡとも称する）をそれぞ
れ生成する。また、デコードユニット群ＤＣＵＰは、上
述したのと同様にプリデコード信号ＰＤＡ０〜ＰＤＡ１
５を受けてデコード線群ＰＤＰに対してデコード結果Ｐ
ＤＡ＃０〜ＰＤＡ＃１５を出力し、デコード線群ＰＤＰ
における活性化された所定の２本デコード線と接続され
たＮＯＲ回路ＮＲから「Ｈ」レベルの列選択結果が出力
される。

【０１１５】ドライバユニット群３０は、書込制御回路
ＷＤＤと、直列に接続された各メインビット線ＬＭＢＬ
に対応して設けられるドライバユニットＤＲＤとを含
む。回路構成ならびに回路の接続関係は、ドライバユニ
ット群３５と同様の構成であるためその説明は繰り返さ
ない。

【０１１６】ドライバユニット群３０についてもドライ
バユニット群３５と同様に動作する。具体的には、同様
の条件すなわちコラムアドレス／ＣＡ０が「１」すなわ
ち「Ｈ」レベルの場合、書込制御回路ＷＤＤの出力信号
である制御信号ＥＤ０は、「Ｌ」レベルに設定される。
ドライバユニットＤＲＤ０およびＤＲＤ１は、列選択結
果（「Ｌ」レベル）に応答して制御信号ＥＤ１および制
御信号ＥＤ２を「Ｌ」レベルに設定する。ドライバユニ
ットＤＲＤ２は、制御信号ＥＤ２および対応するＮＯＲ
回路の列選択結果（「Ｈ」レベル）の排他的論理和演算
結果である「Ｈ」レベルを制御信号ＥＤ３として出力す
る。したがって、ＮＯＲ回路の列選択結果である「Ｈ」
レベルをトリガとして前段から伝達されてきた制御信号
ＥＤを反転して次段に出力する。以降同じ論理レベルで
ある信号が連続して各ドライバユニットＤＲＤに対して
連続的に出力される。一方、コラムアドレス／ＣＡ０が
「Ｌ」レベルの場合には、制御信号ＥＤ０は、「Ｈ」レ
ベルに設定されるが、この場合も同様にして、ＮＯＲ回
路の列選択結果「Ｈ」レベルをトリガとして前段から伝
達されてきた制御信号ＥＤが反転されて次段に連続的に
出力される。

【０１１７】図７は、本発明の実施の形態１に従うアド
レス変換回路３００の概念図である。

【０１１８】本発明の実施の形態１のアドレス変換回路
は、列デコーダ２０および列デコーダ２５にそれぞれ与
える内部アドレスＤＣＡおよびＵＣＡを生成する。例え
ば、内部アドレスＵＣＡにおいて、コラムアドレスＣＡ
１＝０の場合であって選択メモリセル列に対応する両側
の２本のサブビット線が同一のメインビット線ＵＭＢＬ
と電気的に結合されている場合には、列デコーダ２５が
選択メモリセル列に対応する両側の２本のサブビット線
と接続されたメインビット線ＵＭＢＬよりも１つ前のア
ドレスに相当するメインビット線ＵＭＢＬを選択するよ
うにコラムアドレスＣＡを内部アドレスＵＣＡに変換す
る。一方、選択メモリセル列に対応する２本のサブビッ
ト線が異なる隣接する両側の２本のメインビット線ＵＭ
ＢＬと電気的に結合されている場合すなわちいわゆる境
界領域にある選択メモリセル列を選択する場合には、１
つ前のアドレスに相当するメインビット線ＵＭＢＬを選
択することなく通常どおりの選択するようにコラムアド
レスＣＡを内部アドレスＵＣＡに変換する。コラムアド
レスＣＡ１＝１の場合にはコラムアドレスＣＡをそのま
ま内部アドレスＵＣＡとする。

【０１１９】内部アドレスＤＣＡにおいて、コラムアド
レスＣＡ１＝１の場合であって選択メモリセル列に対応
する両側の２本のサブビット線が同一のメインビット線
ＬＭＢＬと電気的に結合されている場合には、列デコー
ダ２０が選択メモリセル列に対応する両側の２本のサブ
ビット線と接続されたメインビット線ＤＭＢＬよりも１
つ前のアドレスに相当するメインビット線ＤＭＢＬを選
択するようにコラムアドレスＣＡを内部アドレスＤＣＡ
に変換する。一方、選択メモリセル列に対応する両側の
２本のサブビット線が異なる隣接する２本のメインビッ
ト線ＤＭＢＬと電気的に結合されている場合すなわちい
わゆる境界領域にある選択メモリセル列を選択する場合
には、１つ前のアドレスに相当するメインビット線ＤＭ
ＢＬを選択することなく通常どおりの選択するようにコ
ラムアドレスＣＡを内部アドレスＤＣＡに変換する。コ
ラムアドレスＣＡ１＝０の場合にはコラムアドレスＣＡ
をそのまま内部アドレスＤＣＡとする。

【０１２０】図７を参照して、アドレス変換回路３００
は、コラムアドレスＣＡ＜９：０＞の入力を受けて、プ
リデコーダ７５および７０にそれぞれ出力する内部アド
レスＵＣＡ＜９：４＞およびＤＣＡ＜９：４＞を生成す
る。具体的にはコラムアドレスＣＡ１が１の場合におい
て、コラムアドレスＣＡ＜９：０＞を内部アドレスＵＣ
Ａ＜９：０＞として出力する。また、コラムアドレスＣ
Ａ＜９：０＞−「００００００１１１０」を内部アドレ
スＤＣＡ＜９：０＞として出力する。また、コラムアド
レスＣＡ１が０の場合において、コラムアドレスＣＡ＜
９：０＞−「００００００１１１０」を内部アドレスＵ
ＣＡ＜９：０＞として出力する。また、コラムアドレス
ＣＡ＜９：０＞を内部アドレスＤＣＡ＜９：０＞として
出力する。

【０１２１】図８は、サブ列デコーダ６０の回路構成図
である。サブ列デコーダ６０は、コラムアドレスＣＡ＜
３：１＞の入力を受けてプリデコード信号ＣＳ０〜ＣＳ
６を生成するプリデコーダＰＰＤＣと、プリデコード信
号ＣＳ０〜ＣＳ６およびブロック制御信号ＲＢの入力を
受けてゲート選択線ＳＵ０〜ＳＵ７およびＳＤ０〜ＳＤ
７を選択的に活性化させる論理回路２００とを含む。

【０１２２】ここでプリデコーダＰＰＤＣの生成するプ
リデコード信号ＣＳ０〜ＣＳ６について説明する。

【０１２３】プリデコーダＰＰＤＣは、コラムアドレス
ＣＡ＜３：１＞の入力を受けてコラムアドレス／ＣＡ１
∪（ＣＡ３∩ＣＡ２∩ＣＡ１）をプリデコード信号ＣＳ
０として出力する。また、コラムアドレス（／ＣＡ３∩
ＣＡ１）∪（ＣＡ３∩ＣＡ１）∪（ＣＡ３∩／ＣＡ２∩
／ＣＡ１）をプリデコード信号ＣＳ１として出力する。
また、コラムアドレス（／ＣＡ３∩ＣＡ１）∪（ＣＡ３
∩ＣＡ１）∪（／ＣＡ３∩ＣＡ２∩ＣＡ１）をプリデコ
ード信号ＣＳ２として出力する。コラムアドレスＣＡ１
∪（／ＣＡ３∩／ＣＡ２∩／ＣＡ１）をプリデコード信
号ＣＳ３として出力する。コラムアドレス（ＣＡ３∩／
ＣＡ１）∪（／ＣＡ３∩／ＣＡ２∩ＣＡ１）∪（／ＣＡ
３∩ＣＡ２∩／ＣＡ１）をプリデコード信号ＣＳ４とし
て出力する。コラムアドレス（／ＣＡ３∩ＣＡ１）∪
（ＣＡ３∩／ＣＡ１）をプリデコード信号ＣＳ５として
出力する。コラムアドレス（／ＣＡ３∩ＣＡ１）∪（Ｃ
Ａ３∩／ＣＡ２∩ＣＡ１）∪（ＣＡ３∩ＣＡ２∩／ＣＡ
１）をプリデコード信号ＣＳ６として出力する。

【０１２４】論理回路２００は、プリデコード信号ＣＳ
０およびロウブロック制御信号ＲＢの入力を受けてＡＮ
Ｄ論理演算結果をゲート選択線ＳＵ７に出力するＡＮＤ
回路８０と、インバータ９６を介するプリデコード信号
ＣＳ６の反転信号とロウブロック制御信号ＲＢとの入力
を受けてＡＮＤ論理演算結果をゲート選択線ＳＵ６に出
力するＡＮＤ回路８１と、プリデコード信号ＣＳ１とロ
ウブロック制御信号ＲＢとを受けてＡＮＤ論理演算結果
をゲート選択線ＳＵ５に出力するＡＮＤ回路８２と、イ
ンバータ９７を介してプリデコード信号ＣＳ５の反転信
号とロウブロック制御信号ＲＢとの入力を受けてＡＮＤ
論理演算結果をゲート選択線ＳＵ４に出力するＡＮＤ回
路８３と、プリデコード信号ＣＳ２およびロウブロック
制御信号ＲＢとの入力を受けてＡＮＤ論理演算結果をゲ
ート選択線ＳＵ３に出力するＡＮＤ回路８４と、インバ
ータ９８を介してプリデコード信号ＣＳ４の反転信号と
ロウブロック制御信号ＲＢとの入力を受けてＡＮＤ論理
演算結果をゲート選択線ＳＵ２に出力するＡＮＤ回路８
５と、プリデコード信号ＣＳ３とロウブロック制御信号
ＲＢとの入力を受けてＡＮＤ論理演算結果をゲート選択
線ＳＵ１に出力するＡＮＤ回路８６と、インバータ９９
を介してプリデコード信号ＣＳ０の反転信号とロウブロ
ック制御信号ＲＢとのＡＮＤ論理演算結果をゲート選択
線ＳＵ０に出力するＡＮＤ回路８７とを含む。また、イ
ンバータ１００を介してプリデコード信号ＣＳ０の反転
信号とロウブロック制御信号ＲＢとのＡＮＤ論理演算結
果をゲート選択線ＳＤ７に出力するＡＮＤ回路８８と、
プリデコード信号ＣＳ０とロウブロック制御信号ＲＢと
のＡＮＤ論理演算結果をゲート選択線ＳＤ６に出力する
ＡＮＤ回路８９と、インバータ１０１を介してプリデコ
ード信号ＣＳ３の反転信号とロウブロック制御信号ＲＢ
とのＡＮＤ論理演算結果をゲート選択線ＳＤ５に出力す
るＡＮＤ回路９０と、プリデコード信号ＣＳ４とロウブ
ロック制御信号ＲＢとのＡＮＤ論理演算結果をゲート選
択線ＳＤ４に出力するＡＮＤ回路９１と、インバータ１
０２を介してプリデコード信号ＣＳ２の反転信号とロウ
ブロック制御信号ＲＢとのＡＮＤ論理演算結果をゲート
選択線ＳＤ３に出力するＡＮＤ回路９２と、プリデコー
ド信号ＣＳ５とロウブロック制御信号ＲＢとのＡＮＤ論
理演算結果をゲート選択線ＳＤ２に出力するＡＮＤ回路
９３と、インバータ１０３を介して入力されるプリデコ
ード信号ＣＳ１の反転信号とロウブロック制御信号ＲＢ
とのＡＮＤ論理演算結果をゲート選択線ＳＤ１に出力す
るＡＮＤ回路９４と、プリデコード信号ＣＳ６とロウブ
ロック制御信号ＲＢとのＡＮＤ論理演算結果をゲート選
択線ＳＤ０に出力するＡＮＤ回路９５とを含む。

【０１２５】このゲート選択線ＳＵ０〜ＳＵ７とＳＤ０
〜ＳＤ７は、それぞれ各サブビット線ＳＢＬに対応して
設けられたトランジスタのゲート選択線であり、コラム
ゲートユニットＣＧＵおよびＣＧＤにおいて、サブビッ
ト線ＳＢＬに対応する２つのトランジスタが相補的にオ
ン／オフする。

【０１２６】具体的には、サブ列デコーダ６０は、コラ
ムアドレスＣＡ＜３：１＞に応じて、ゲート選択線ＳＵ
０〜ＳＵ７およびＳＤ０〜ＳＤ７を選択的に活性化さ
せ、コラムゲートユニットＣＧＵにおける所定のメモリ
セル列を境として左側すなわち一方側に配置された各サ
ブビット線ＳＢＬをメインビット線ＵＭＢＬと電気的に
結合し、右側である他方側に配置された各サブビット線
ＳＢＬをメインビット線ＬＭＢＬと電気的に結合する。

【０１２７】図９のタイミングチャート図を用いて、一
例として、コラムアドレスＣＡ＜９：０＞のアドレスが
「００００１００１１０」に相当するメインビット線Ｕ
ＭＢＬ２およびＬＭＢＬ２と電気的に結合されたサブビ
ット線ＳＢＬ１９およびＳＢＬ２０の間に配置されたメ
モリセル列の左側のビット２にデータ書込を実行する場
合について説明する。また、ここでは、ロウメモリブロ
ックＲＢＫ４が選択されるものとする。したがって、ロ
ウブロック制御信号ＲＢ４は、「Ｈ」レベルに設定され
る。

【０１２８】時刻ｔ１にコラムアドレスＣＡ＜９：０＞
が入力された場合、アドレス変換回路３００は、コラム
アドレスＣＡ１が「１」であるため、コラムアドレスＣ
Ａ＜９：０＞を内部アドレスＵＣＡ＜９：０＞に設定す
る。すなわち、内部アドレスＵＣＡ＜９：０＞は、「０
０００１００１１０」となる。また、コラムアドレスＣ
Ａ＜９：０＞−「００００００１１１０」を内部アドレ
スＤＣＡ＜９：０＞に設定する。すなわち、内部アドレ
スＤＣＡ＜９：０＞は、「０００００１１０００」とな
る。

【０１２９】時刻ｔ１において、入力されたコラムアド
レスＣＡ＜３：１＞およびロウブロック制御信号ＲＢ４
（「Ｈ」レベル）に従い、サブ列デコーダ６０は、ゲー
ト選択線ＳＵ０〜ＳＵ３，ＳＤ０〜ＳＤ２およびＳＤ７
を「Ｈ」レベルに設定する。他のゲート選択線ＳＵおよ
びＳＤは、「Ｌ」レベルに設定する。

【０１３０】また、アドレス変換回路３００によって変
換された内部アドレスＵＣＡ＜９：４＞およびＤＣＡ＜
９：４＞は、列デコーダ２５のプリデコーダ７５および
列デコーダ２０のプリデコーダ７０にそれぞれ入力され
る。入力された内部アドレスＵＣＡおよびＤＣＡは、サ
ブプリデコーダによって、プリデコード信号として出力
される。本具体例においては、プリデコーダ７５に含ま
れるサブプリデコーダＳＰＤは、内部アドレスＵＣＡ＜
９：４＞に従いプリデコード信号ＰＵＡ７およびＰＵＡ
１３を「Ｈ」レベルに活性化させる。一方、プリデコー
ダ７０に含まれるサブプリデコーダＳＰＤは、内部アド
レスＤＣＡ＜９：４＞に従いプリデコード信号ＰＤＡ７
およびＰＤＡ１４を「Ｈ」レベルに活性化させる。他の
プリデコード信号は、「Ｌ」レベルの非活性状態であ
る。

【０１３１】また、同様の時刻ｔ１に書込データＤＩＮ
が「Ｌ」レベルに設定される。次に、時刻ｔ２におい
て、書込制御信号ＰＥが「Ｈ」レベルに活性化され、制
御信号ＰＤＩＮが「Ｌ」レベルに設定される。

【０１３２】これに応答して、プリデコーダ７５に含ま
れるデコードユニット群ＤＣＵＰは、制御信号ＰＤＩＮ
（「Ｌ」レベル）に従って活性化され、プリデコード信
号ＰＵＡに基づくデコード結果がデコード線群ＰＵＰに
出力される。プリデコーダ７０についても同様にプリデ
コード信号ＰＤＡに基づくデコード結果がデコード線群
ＰＤＰに出力される。すなわち、各デコードユニット群
ＤＣＵＰは、プリデコード信号ＰＵＡおよびＰＤＡのデ
コード結果をデコード線群ＰＵＰおよびＰＤＰに出力す
る。これに伴いデコード線群ＰＵＰのうちの所定の２本
のデコード線が活性化されて「Ｌ」レベルとなる。ま
た、デコード線群ＰＤＰのうちの所定の２本のデコード
線が活性化されて「Ｌ」レベルとなる。本例において
は、デコード線群ＰＵＰにおいて、上記のプリデコード
信号ＰＵＡ７およびＰＵＡ１３に対応するデコード線が
活性化されて対応するプリデコード信号ＰＵＡ＃７およ
びＰＵＡ＃１３を「Ｌ」レベルに設定する。他のデコー
ド線は、「Ｈ」レベルである。従って、列デコーダ２５
においてこのデコード結果に基づきプリデコード信号Ｐ
ＵＡ＃７およびＰＵＡ＃１３に対応する所定の２本のデ
コード線と接続されたＮＯＲ回路ＮＲ２は、ドライバユ
ニットＤＲＵ２に「Ｈ」レベルの列選択結果を出力す
る。

【０１３３】また、デコード線群ＰＤＰにおいて、上記
のプリデコード信号ＰＤＡ７およびＰＤＡ１４に対応す
る所定の２本のデコード線が活性化されてプリデコード
信号ＰＤＡ＃７およびＰＤＡ＃１４を「Ｌ」レベルに設
定する。従って、列デコーダ２０において、このデコー
ド結果に基づきプリデコード信号ＰＤＡ＃７およびＰＤ
Ａ＃１４に対応する所定の２本のデコード線と接続され
たＮＯＲ回路ＮＲ１は、ドライバユニットＤＲＤ１に
「Ｈ」レベルの列選択結果を出力する。

【０１３４】次に、ドライバユニット群３５について考
える。書込制御回路ＷＤＵは、コラムアドレス／ＣＡ０
が「１」すなわち「Ｈ」レベルにしたがって、制御信号
ＥＵ０を「Ｌ」レベルに設定する。つぎに、ドライバユ
ニットＤＲＵ０は、制御信号ＥＵ０およびＮＯＲ回路Ｎ
Ｒ０の出力信号である列選択結果（「Ｌ」レベル）に基
づいて制御信号ＥＵ１を「Ｌ」レベルに設定する。同様
にドライバユニットＤＲＵ１は、制御信号ＥＵ１および
ＮＯＲ回路ＮＲ１の出力信号である列選択結果（「Ｌ」
レベル）に基づいて制御信号ＥＵ２を「Ｌ」レベルに設
定する。ドライバユニットＤＲＵ２は、制御信号ＥＵ２
およびＮＯＲ回路ＮＲ２の出力信号である列選択結果
（「Ｈ」レベル）に基づいて制御信号ＥＵ３を「Ｈ」レ
ベルに設定する。次段の各ドライバユニットＤＲＵは、
同様にして制御信号ＥＵ４〜ＥＵ６４を「Ｈ」レベルに
設定する。

【０１３５】これに伴い、メインビット線ＵＭＢＬ０〜
ＵＭＢＬ２は、「Ｌ」レベルである制御信号ＥＵ０〜Ｅ
Ｕ２に従い電源電圧ＶＣＣと電気的に結合される。ま
た、メインビット線ＵＭＢＬ３〜ＵＭＢＬ６４は、
「Ｈ」レベルである制御信号ＥＵ３〜ＥＵ６４に従い接
地電圧ＧＮＤと電気的に結合される。

【０１３６】一方、ドライバユニット群３０について考
える。書込制御回路ＷＤＤは、コラムアドレス／ＣＡ０
が「１」すなわち「Ｈ」レベルにしたがって、制御信号
ＥＤ０を「Ｌ」レベルに設定する。ドライバユニット群
３０についてもドライバユニット群３５と同様の構成で
あるため、各ドライバユニットＤＲＤは、前段の制御信
号ＥＤおよび列選択結果に応じて次段に制御信号を出力
する。ドライバユニット群３０については、上述したよ
うにドライバユニットＤＲＤ１に列選択結果（「Ｈ」レ
ベル）が入力される。したがって、ドライバユニットＤ
ＲＤ０は、制御信号ＥＤ１を「Ｌ」レベルに設定し、ド
ライバユニットＤＲＤ１は、列選択結果（「Ｈ」レベ
ル）に基づいて制御信号ＥＤ２を「Ｈ」レベルに設定す
る。同様にして、各ドライバユニットＤＲＤは、制御信
号ＥＤ３〜ＥＤ６４を「Ｈ」レベルに設定する。

【０１３７】これに伴い、メインビット線ＬＭＢＬ０〜
ＬＭＢＬ１は、「Ｌ」レベルである制御信号ＥＤ０およ
びＥＤ１に従い電源電圧ＶＣＣと電気的に結合される。
また、メインビット線ＬＭＢＬ２〜ＬＭＢＬ６４は、
「Ｈ」レベルである制御信号ＥＤ２〜ＥＤ６４に従い接
地電圧ＧＮＤと電気的に結合される。

【０１３８】そうすると、メインビット線ＵＭＢＬ０〜
ＵＭＢＬ１とそれに対応するメインビット線ＬＭＢＬ０
〜ＬＭＢＬ１については、共に電源電圧ＶＣＣと電気的
に結合され、メインビット線ＵＭＢＬ２およびそれに対
応するメインビット線ＬＭＢＬ２は、電源電圧ＶＣＣお
よび接地電圧ＧＮＤのそれぞれと電気的に結合される。
また、メインビット線ＵＭＢＬ３〜ＵＭＢＬ６４および
対応するメインビット線ＬＭＢＬ３〜ＬＭＢＬ６４につ
いては、共に接地電圧ＧＮＤと電気的に結合される。

【０１３９】また、上述したゲート選択線ＳＵおよびＳ
Ｄの選択に伴い、コラムゲートユニットＣＧＵ２によっ
て、サブビット線ＳＢＬ１９とＳＢＬ２０との間に配置
されたメモリセル列の左側の一方に配置されるサブビッ
ト線ＳＢＬ１６〜ＳＢＬ１９は、電源電圧ＶＣＣと接続
されたメインビット線ＵＭＢＬ２と電気的に結合され
る。一方、コラムゲートユニットＣＧＤ２によって、メ
モリセル列の右側の他方に配置されるサブビット線ＳＢ
Ｌ２０〜ＳＢＬ２３については、接地電圧ＧＮＤと接続
されたメインビット線ＬＭＢＬ２と電気的に結合され
る。

【０１４０】また、時刻ｔ２において、選択されたワー
ド線が立ち上がる。ここでは、ワード線ＷＬ２５６が活
性化されるものとする。

【０１４１】これに伴い、サブビット線ＳＢＬ１９およ
びＳＢＬ２０の間に配置されたメモリセル列の対応する
メモリセルの左側のビット２にデータ書込を実行するこ
とができる。

【０１４２】このとき、他のサブビット線ＳＢＬ例え
ば、サブビット線ＳＢＬ０〜ＳＢＬ１５については対応
するメインビット線ＵＭＢＬ０，ＵＭＢＬ１，ＬＭＢＬ
０，ＬＭＢＬ１は、共に電源電圧ＶＣＣと電気的に結合
されているため、サブビット線ＳＢＬ０〜ＳＢＬ１５の
電圧レベルは、サブビット線ＳＢＬ１６〜ＳＢＬ１９と
同様の電圧レベルに設定される。同様に、サブビット線
ＳＢＬ２４以降の各サブビット線ＳＢＬについては、対
応するメインビット線ＵＭＢＬおよびＬＭＢＬが、共に
接地電圧ＧＮＤと電気的に結合されているため、サブビ
ット線ＳＢＬ２０〜２３と同様の電圧レベルに設定され
る。

【０１４３】したがって、かかる構成により、選択メモ
リセル列に対応する選択メモリセルに対してデータ書込
を実行するとともに選択メモリセル列を境として分割さ
れた一方側の第１のサブビット線群を共に同一の電圧レ
ベルに設定する。また、選択メモリセル列を境として分
割された他方側の第２のサブビット線群を共に同一であ
り、かつ第１のサブビット線群と相補の電圧レベルに設
定する。これに伴い、サブビット線ＳＢＬを隣接するメ
モリセル列間で共有するメモリアレイ構成において、デ
ータ書込時に生じる貫通電流の生成を抑制し、誤書込す
なわちライトディスターブを防止することができる。

【０１４４】図１０は、実施の形態１に従うデータ読出
の列選択系回路の回路構成図である。この列選択系回路
は、実施の形態１の列選択系回路と比較して、書込制御
回路ＷＤＵに代えて読出制御回路ＲＤＵを配置した点
と、電源電圧ＶＣＣがセンスアンプＳＡに置換される点
が異なる。その他の点は同様であるのでその詳細な説明
は繰り返さない。ここで、センスアンプＳＡは、データ
読出時において、所定の電圧たとえば２Ｖの電圧で選択
メモリセルのデータレベルをセンスするものとする。

【０１４５】この読出制御回路ＲＤＵは、書込制御回路
ＷＤＵと同一の回路構成であり、書込制御信号ＰＥに代
えて読出開始を指示する読出制御信号ＲＥが入力される
ものとする。また、書込データＤＩＮに代えて「Ｌ」レ
ベルに固定された読出信号ＲＩＮが入力される。また、
コラムアドレス／ＣＡ０に代えてコラムアドレスＣＡ０
が入力される。

【０１４６】図１１のタイミングチャート図を用いて、
一例として、コラムアドレスＣＡ＜９：０＞が「０００
０１００１１０」に相当するメインビット線ＵＭＢＬ２
およびＬＭＢＬ２と電気的に結合されたサブビット線Ｓ
ＢＬ１９およびＳＢＬ２０の間に配置されたメモリセル
列の左側のビット２にデータ読出を実行する場合につい
て説明する。

【０１４７】時刻ｔ１にコラムアドレスＣＡ＜９：０＞
が入力された場合、アドレス変換回路３００は、コラム
アドレスＣＡ１が「１」であるため、コラムアドレスＣ
Ａ＜９：０＞を内部アドレスＵＣＡ＜９：０＞に設定す
る。すなわち、内部アドレスＵＣＡ＜９：０＞は、「０
０００１００１１０」となる。また、コラムアドレスＣ
Ａ＜９：０＞−「００００００１１１０」を内部アドレ
スＤＣＡ＜９：０＞に設定する。すなわち、内部アドレ
スＤＣＡ＜９：０＞は、「０００００１１０００」とな
る。

【０１４８】時刻ｔ１において、入力されたコラムアド
レスＣＡ＜３：１＞およびロウブロック制御信号ＲＢ４
（「Ｈ」レベル）に従い、サブ列デコーダ６０は、ゲー
ト選択線ＳＵ０〜ＳＵ３，ＳＤ０〜ＳＤ２およびＳＤ７
を「Ｈ」レベルに設定する。他のゲート選択線ＳＵおよ
びＳＤは、「Ｌ」レベルに設定する。

【０１４９】また、アドレス変換回路３００によって変
換された内部アドレスＵＣＡ＜９：４＞およびＤＣＡ＜
９：４＞は、列デコーダ２５のプリデコーダ７５および
列デコーダ２０のプリデコーダ７０にそれぞれ入力され
る。入力された内部アドレスＵＣＡおよびＤＣＡは、サ
ブプリデコーダによって、プリデコード信号として出力
される。本具体例においては、プリデコーダ７５に含ま
れるサブプリデコーダＳＰＤは、内部アドレスＵＣＡ＜
９：４＞に従いプリデコード信号ＰＵＡ７およびＰＵＡ
１３を「Ｈ」レベルに活性化させる。一方、プリデコー
ダ７０に含まれるサブプリデコーダＳＰＤは、内部アド
レスＤＣＡ＜９：４＞に従いプリデコード信号ＰＤＡ７
およびＰＤＡ１４を「Ｈ」レベルに活性化させる。他の
プリデコード信号は、「Ｌ」レベルの非活性状態であ
る。

【０１５０】また、同様の時刻ｔ１に読出データＲＩＮ
が「Ｌ」レベルに設定される。次に、時刻ｔ２におい
て、読出制御信号ＲＥが「Ｈ」レベルに活性化され、制
御信号ＰＤＩＮが「Ｌ」レベルに設定される。

【０１５１】これに応答して、プリデコーダ７５に含ま
れるデコードユニット群ＤＣＵＰは、制御信号ＰＤＩＮ
（「Ｌ」レベル）に従って活性化され、プリデコード信
号ＰＵＡに基づくデコード結果がデコード線群ＰＵＰに
出力される。プリデコーダ７０についても同様にプリデ
コード信号ＰＤＡに基づくデコード結果がデコード線群
ＰＤＰに出力される。すなわち、各デコードユニット群
ＤＣＵＰは、プリデコード信号ＰＵＡおよびＰＤＡのデ
コード結果をデコード線群ＰＵＰおよびＰＤＰに出力す
る。これに伴いデコード線群ＰＵＰのうちの所定の２本
のデコード線が活性化されて「Ｌ」レベルとなる。ま
た、デコード線群ＰＤＰのうちの所定の２本のデコード
線が活性化されて「Ｌ」レベルとなる。本例において
は、デコード線群ＰＵＰにおいて、プリデコード信号Ｐ
ＵＡ＃７およびＰＵＡ＃１３に対応するデコード線が活
性化されて「Ｌ」レベルに設定される。他のデコード線
は、「Ｈ」レベルである。従って、列デコーダ２５にお
いてこのデコード結果に基づきプリデコード信号ＰＵＡ
＃７およびＰＵＡ＃１３に対応する所定の２本のデコー
ド線と接続されたＮＯＲ回路ＮＲ２は、ドライバユニッ
トＤＲＵ２に「Ｈ」レベルの列選択結果を出力する。

【０１５２】また、デコード線群ＰＤＰにおいて、プリ
デコード信号ＰＤＡ＃７およびＰＤＡ＃１４に対応する
所定の２本のデコード線が活性化されて「Ｌ」レベルに
設定される。従って、列デコーダ２０において、このデ
コード結果に基づきプリデコード信号ＰＤＡ＃７および
ＰＤＡ＃１４に対応する所定の２本のデコード線と接続
されたＮＯＲ回路ＮＲ１は、ドライバユニットＤＲＤ１
に「Ｈ」レベルの列選択結果を出力する。

【０１５３】次に、ドライバユニット群３５について考
える。読出制御回路ＲＤＵは、コラムアドレスＣＡ０が
「０」すなわち「Ｌ」レベルにしたがって、制御信号Ｅ
Ｕ０を「Ｈ」レベルに設定する。つぎに、ドライバユニ
ットＤＲＵ０は、制御信号ＥＵ０およびＮＯＲ回路ＮＲ
０の出力信号である列選択結果（「Ｌ」レベル）に基づ
いて制御信号ＥＵ１を「Ｈ」レベルに設定する。同様に
ドライバユニットＤＲＵ１は、制御信号ＥＵ１およびＮ
ＯＲ回路ＮＲ１の出力信号である列選択結果（「Ｌ」レ
ベル）に基づいて制御信号ＥＵ２を「Ｈ」レベルに設定
する。ドライバユニットＤＲＵ２は、制御信号ＥＵ２お
よびＮＯＲ回路ＮＲ２の出力信号である列選択結果
（「Ｈ」レベル）に基づいて制御信号ＥＵ３を「Ｌ」レ
ベルに設定する。次段の各ドライバユニットＤＲＵは、
同様にして制御信号ＥＵ４〜ＥＵ６４を「Ｌ」レベルに
設定する。

【０１５４】これに伴い、メインビット線ＵＭＢＬ０〜
ＵＭＢＬ２は、「Ｈ」レベルである制御信号ＥＵ０〜Ｅ
Ｕ２に従い接地電圧ＧＮＤと電気的に結合される。ま
た、メインビット線ＵＭＢＬ３〜ＵＭＢＬ６４は、
「Ｌ」レベルである制御信号ＥＵ３〜ＥＵ６４に従いセ
ンスアンプＳＡと電気的に結合される。

【０１５５】一方、ドライバユニット群３０について考
える。読出制御回路ＲＤＤは、コラムアドレスＣＡ０が
「０」すなわち「Ｌ」レベルにしたがって、制御信号Ｅ
Ｄ０を「Ｈ」レベルに設定する。ドライバユニット群３
０についてもドライバユニット群３５と同様の構成であ
るため、各ドライバユニットＤＲＤは、前段の制御信号
ＥＤおよび列選択結果に応じて次段に制御信号を出力す
る。ドライバユニット群３０については、上述したよう
にドライバユニットＤＲＤ１に列選択結果（「Ｈ」レベ
ル）が入力される。したがって、ドライバユニットＤＲ
Ｄ０は、制御信号ＥＤ１を「Ｈ」レベルに設定し、ドラ
イバユニットＤＲＤ１は、列選択結果（「Ｈ」レベル）
に基づいて制御信号ＥＤ２を「Ｌ」レベルに設定する。
同様にして、各ドライバユニットＤＲＤは、制御信号Ｅ
Ｄ３〜ＥＤ６４を「Ｌ」レベルに設定する。

【０１５６】これに伴い、メインビット線ＬＭＢＬ０〜
ＬＭＢＬ１は、「Ｌ」レベルである制御信号ＥＤ０およ
びＥＤ１に従い接地電圧ＧＮＤと電気的に結合される。
また、メインビット線ＬＭＢＬ２〜ＬＭＢＬ６４は、
「Ｈ」レベルである制御信号ＥＤ２〜ＥＤ６４に従いセ
ンスアンプＳＡと電気的に結合される。

【０１５７】そうすると、メインビット線ＵＭＢＬ０〜
ＵＭＢＬ１とそれに対応するメインビット線ＬＭＢＬ０
〜ＬＭＢＬ１については、共に接地電圧ＧＮＤと電気的
に結合され、メインビット線ＵＭＢＬ２およびそれに対
応するメインビット線ＬＭＢＬ２は、接地電圧ＧＮＤお
よびセンスアンプＳＡのそれぞれと電気的に結合され
る。また、メインビット線ＵＭＢＬ３〜ＵＭＢＬ６４お
よび対応するメインビット線ＬＭＢＬ３〜ＬＭＢＬ６４
については、共にセンスアンプＳＡと電気的に結合され
る。

【０１５８】そうすると、上述したゲート選択線ＳＵお
よびＳＤの選択に伴い、コラムゲートユニットＣＧＵ２
によって、サブビット線ＳＢＬ１９とＳＢＬ２０との間
に配置されたメモリセル列の左側の一方に配置されるサ
ブビット線ＳＢＬ１６〜ＳＢＬ１９は、接地電圧ＧＮＤ
と接続されたメインビット線ＵＭＢＬ２と電気的に結合
される。一方、コラムゲートユニットＣＧＤ２によっ
て、メモリセル列の右側の他方に配置されるサブビット
線ＳＢＬ２０〜ＳＢＬ２３については、センスアンプＳ
Ａと接続されたメインビット線ＬＭＢＬ２と電気的に結
合される。

【０１５９】また、時刻ｔ２において、選択されたワー
ド線が立ち上がる。ここでは、ワード線ＷＬ２５６が活
性化されるものとする。

【０１６０】これにより、サブビット線ＳＢＬ１９およ
びＳＢＬ２０の間に配置されたメモリセル列の左側のビ
ット２のデータ読出を実行することができる。

【０１６１】このとき、他のサブビット線ＳＢＬ例え
ば、サブビット線ＳＢＬ０〜ＳＢＬ１５については対応
するメインビット線ＵＭＢＬ０，ＵＭＢＬ１，ＬＭＢＬ
０，ＬＭＢＬ１は、共に接地電圧ＧＮＤと電気的に結合
されているため、サブビット線ＳＢＬ０〜ＳＢＬ１５の
電圧レベルは、サブビット線ＳＢＬ１６〜ＳＢＬ１９と
同様の電圧レベルに設定される。同様に、サブビット線
ＳＢＬ２４以降の各サブビット線ＳＢＬについては、対
応するメインビット線ＵＭＢＬおよびＬＭＢＬが、共に
センスアンプＳＡと電気的に結合されているため、サブ
ビット線ＳＢＬ２０〜２３と同様の電圧レベルに設定さ
れる。

【０１６２】したがって、かかる構成により、選択メモ
リセル列に対応する選択メモリセルに対してデータ読出
を実行することができるとともに選択メモリセル列を境
として分割された一方側の第１のサブビット線群を共に
同一の電圧レベルに設定する。また、選択メモリセル列
を境として分割された他方側の第２のサブビット線群を
共に同一であり、かつ第１のサブビット線群と相補の電
圧レベルに設定する。これに伴い、サブビット線ＳＢＬ
を隣接するメモリセル列間で共有するメモリアレイ構成
において、データ読出時に生じる貫通電流の生成を抑制
し、貫通電流がなくなるまでの時間すなわち読出に伴う
遅延時間を解消することができ、高速なデータ読出を実
行することができる。

【０１６３】なお、上記の例においては、ロウメモリブ
ロックＲＢＫ４について説明したが、他のロウメモリブ
ロックＲＢＫについても同様に適用可能である。

【０１６４】また、メモリアレイ１１においては、ロウ
メモリブロックＲＢＫ０〜ＲＢＫ７は、列方向に沿って
配置した構成について示したがこの構成のメモリアレイ
を行方向に沿って複数個配置することも可能である。こ
の場合において、隣接する２つのメモリアレイ間は互い
に電気的に切り離された状態（絶縁状態）とし、いずれ
か１つのメモリアレイを選択して、上述した構成を適用
することも可能である。

【０１６５】（実施の形態２）図１２は、本発明の実施
の形態２に従う列選択系回路の概念図である。

【０１６６】本発明の実施の形態２の列選択系回路は、
上述した実施の形態１の列選択系回路よりもさらに高速
に列選択を実行することを目的とする。

【０１６７】図１２を参照して、本発明の実施の形態２
に従う列選択系回路は、実施の形態１の列選択系回路と
比較して、列デコーダ２０および２５を列デコーダ２０
♯および２５♯に置換した点が異なる。

【０１６８】図１３は、本発明の実施の形態２に従う列
デコーダ２５＃の回路構成図である。

【０１６９】図１３を参照して、列デコーダ２５＃は、
プリデコーダ７５＃と、書込制御回路ＷＤＵ＃と、各メ
インビット線ＵＭＢＬに対応して設けられた選択ゲート
ＣＳＧＧとを含む。選択ゲートＣＳＧは、各選択ゲート
を総括的に表記したものである。

【０１７０】ここでは、メインビット線ＵＭＢＬ０〜Ｕ
ＭＢＬ２に対応して選択ゲートＣＳＧ０〜ＣＳＧ２が示
されている。

【０１７１】一例として、選択ゲートＣＳＧ２について
説明する。選択ゲートＣＳＧ２は、トランジスタ１７０
および１７１を含む。たとえば、トランジスタ１７０お
よび１７１は、メインビット線ＵＭＢＬ２と電源電圧Ｖ
ＣＣおよびＧＮＤとの間にそれぞれ配置される。トラン
ジスタ１７０および１７１のゲートは、プリデコーダ７
５＃のデコード結果の入力を受けて、電源電圧ＶＣＣお
よびＧＮＤのいずれか一方とメインビット線ＵＭＢＬ２
とを電気的に結合させる。他の選択ゲートＣＳＧについ
ても同様の構成であり、それぞれプリデコーダ７５＃の
デコード結果の入力を受ける。

【０１７２】プリデコーダ７５♯は、入力されたアドレ
スを受けてプリデコード信号ＵＦＬ０〜ＵＦＬ７および
ＵＦＭ（−１）〜ＵＦＭ７を生成するサブプリデコーダ
ＳＰＤ＃と、生成されたプリデコード信号をデコード線
群ＰＵＰ＃に出力するデコードユニット群ＤＣＵＰ＃
と、各メインビット線ＵＭＢＬに対応して設けられ、デ
コード線群ＰＵＰ＃の所定のデコード線と接続されて、
デコード結果を対応する選択ゲートに出力するデコード
ユニットＤＣＵ＃とを含む。

【０１７３】図１４は、サブプリデコーダＳＰＤ＃に入
力される内部アドレスＵＣＡ＜６：４＞に基づいて生成
されるプリデコード信号ＵＦＬ０〜ＵＦＬ７のデコード
表である。サブプリデコーダＳＰＤ＃に入力される内部
アドレスＤＣＡ＜６：４＞に基づいて生成されるプリデ
コード信号ＤＦＬ０〜ＤＦＬ７についても同様である。

【０１７４】図１５は、サブプリデコーダＳＰＤ＃に入
力される内部アドレスＵＣＡ＜９：７＞に基づいて生成
されるプリデコード信号ＵＦＭ（−１）〜ＵＦＭ７のデ
コード表である。サブプリデコーダＳＰＤ＃に入力され
る内部アドレスＤＣＡ＜９：７＞に基づいて生成される
プリデコード信号ＤＦＭ（−１）〜ＤＦＭ７についても
同様である。

【０１７５】また、再び図１３を参照して、デコードユ
ニット群ＤＣＵＰ＃は、制御信号ＰＤＩＮのインバータ
１５４を介する反転信号と各プリデコード信号とのＡＮ
Ｄ論理演算結果をデコード線群ＰＵＰ＃の対応する各デ
コード線に出力する。具体的には、プリデコーダ７５＃
に含まれるデコードユニット群ＤＣＵＰ＃は、プリデコ
ード信号ＵＦＬ０〜ＵＦＬ７およびＵＦＭ（−１）〜Ｕ
ＦＭ７を受けてプリデコード信号ＵＦＬ０〜ＵＦＬ７お
よびＵＦＭ＃（−１）〜ＵＦＭ＃７をデコード線群ＰＵ
Ｐ＃に伝達する。同様にプリデコーダ７０＃に含まれる
デコードユニット群ＤＣＵＰ＃は、プリデコード信号Ｄ
ＦＬ０〜ＤＦＬ７およびＤＦＭ（−１）〜ＤＦＭ７を受
けてプリデコード信号ＤＦＬ０〜ＤＦＬ７およびＤＦＭ
＃（−１）〜ＤＦＭ＃７をデコード線群ＰＤＰ＃に伝達
する。

【０１７６】書込制御回路ＷＤＵ＃は、インバータ１８
０および１８１と、ＮＡＮＤ回路１８２と、ＯＲ回路１
８３とを含む。ＮＡＮＤ回路１８２は、書込制御信号Ｐ
Ｅと、インバータ１８０を介する書込データＤＩＮの反
転信号とのＮＡＮＤ論理演算結果を制御信号ＰＤＩＮと
して出力する。ＯＲ回路１８３は、制御信号ＰＤＩＮお
よびコラムアドレスＣＡ０のＯＲ論理演算結果である制
御信号φとその反転信号を各デコードユニットＤＣＵ＃
に出力する。

【０１７７】デコードユニットＤＣＵ＃は、各デコード
ユニットを総括して表記したものであり、ここでは、メ
インビット線ＵＭＢＬ０〜ＵＭＢＬ２にそれぞれ対応し
て設けられるデコードユニットＤＣＵ＃０〜ＤＣＵ＃２
が示されている。

【０１７８】ここで、一例としてデコードユニットＤＣ
Ｕ＃２の回路構成について説明する。

【０１７９】デコードユニットＤＣＵ＃２は、サブデコ
ードユニットＳＤＣＵ２と、トランスファーゲートユニ
ットＴＧＵとを含む。トランスファーゲートユニットＴ
ＧＵは、書込制御回路ＷＤＵ＃の出力する制御信号φに
応答して、サブデコードユニットＳＤＣＵ２の出力信号
およびその反転信号のいずれか一方を出力する。例え
ば、制御信号φが「Ｈ」レベルのときサブデコードユニ
ットＳＤＣＵ２の出力信号は、そのままデコードユニッ
トＤＣＵ＃２の出力信号として出力され、制御信号φが
「Ｌ」レベルのときサブデコードユニットＳＤＣＵ２の
出力信号の反転信号がデコードユニットＤＣＵ＃２の出
力信号として出力される。

【０１８０】図１６は、サブデコードユニットＳＤＣＵ
（８ｊ＋ｋ）の回路構成図である。以下、総括してサブ
デコードユニットＳＤＣＵとも称する。

【０１８１】サブデコードユニットＳＤＣＵは、トラン
ジスタ２０１〜２０６とを含む。トランジスタ２０１
は、電源電圧ＶＣＣとノードＮ１との間に配置されその
ゲートはプリデコード信号ＵＦＭ＃（ｊ−１）に対応す
るデコード線と接続される。トランジスタ２０２は、ノ
ードＮ１とノードＮ０との間に配置されそのゲートはプ
リデコード信号ＵＦＭ＃（ｊ）に対応するデコード線と
接続される。トランジスタ２０３は、ノードＮ１とノー
ドＮ０との間に配置されそのゲートはプリデコード信号
ＵＦＬ＃（ｋ）に対応するデコード線と接続される。ト
ランジスタ２０４は、接地電圧ＧＮＤとノードＮ０との
間に配置されそのゲートはプリデコード信号ＵＦＭ＃
（ｊ−１）に対応するデコード線と接続される。トラン
ジスタ２０５および２０６は、接地電圧ＧＮＤとノード
Ｎ０との間に配置され、トランジスタ２０６のゲートは
プリデコード信号ＵＦＭ＃（ｊ）に対応するデコード線
と接続され、トランジスタ２０５のゲートはプリデコー
ド信号ＵＦＬ＃（ｋ）に対応するデコード線と接続され
る。また、ノードＮ０からデコード信号Ｕ（８ｊ＋ｋ）
が生成される。

【０１８２】一例として、メインビット線ＵＭＢＬ２に
対応して設けられるサブデコードユニットＳＤＣＵ２
は、デコード線群ＰＵＰ＃のうちのプリデコード信号Ｕ
ＦＭ＃０，ＵＦＭ＃（−１）およびＵＦＬ＃２に対応す
るデコード線とそれぞれ電気的に結合される。

【０１８３】このプリデコーダ７５＃は、入力されたア
ドレスに応じて並列的に各メインビット線ＵＭＢＬに対
応する各選択ゲートＣＳＧに対してデコード結果を出力
する。すなわち、入力されたアドレスに応じてデコード
信号Ｕ０〜Ｕ６３を生成し、各選択ゲートＣＳＧ０〜Ｃ
ＳＧ６３に並列的に入力する。

【０１８４】図１７は、本発明の実施の形態２に従うア
ドレス変換回路３００＃の概念図である。

【０１８５】アドレス変換回路３００♯は、コラムアド
レスＣＡ＜９：０＞の入力を受けてプリデコーダ７０♯
および７５♯に対して内部アドレスを出力する。具体的
にはアドレス変換回路３００♯は、コラムアドレスＣＡ
１が「１」の場合に内部アドレスＵＣＡ＜９：０＞をコ
ラムアドレスＣＡ＜９：０＞＋「０００００１０００
０」に設定する。また、内部アドレスＤＣＡ＜９：０＞
をコラムアドレスＣＡ＜９：０＞＋「００００００００
１０」に設定する。一方、コラムアドレスＣＡ１が
「０」の場合には、内部アドレスＵＣＡ＜９：０＞をコ
ラムアドレスＣＡ＜９：０＞＋「００００００００１
０」に設定する。また、内部アドレスＤＣＡ＜９：０＞
をコラムアドレスＣＡ＜９：０＞＋「０００００１００
００」に設定する。

【０１８６】図１８のタイミングチャート図を用いて、
一例として、コラムアドレスＣＡ＜９：０＞が「０００
０１００１１０」に相当するメインビット線ＵＭＢＬ２
およびＬＭＢＬ２と電気的に結合されたサブビット線Ｓ
ＢＬ１９およびＳＢＬ２０の間に配置されたメモリセル
列の左側のビット２にデータ書込を実行する場合につい
て説明する。

【０１８７】時刻ｔ１にコラムアドレスＣＡ＜９：０＞
が入力された場合、アドレス変換回路３００は、コラム
アドレスＣＡ１が「１」であるため、内部アドレスＵＣ
Ａ＜９：０＞をコラムアドレスＣＡ＜９：０＞＋「００
０００１００００」に設定する。すなわち、内部アドレ
スＵＣＡ＜９：０＞は、「００００１１０１１０」とな
る。また、内部アドレスＤＣＡ＜９：０＞をコラムアド
レスＣＡ＜９：０＞＋「００００００００１０」に設定
する。すなわち、内部アドレスＤＣＡ＜９：０＞は、
「０００００１００１０」となる。

【０１８８】入力されたコラムアドレスＣＡ＜３：１＞
およびロウブロック制御信号ＲＢ４（「Ｈ」レベル）に
従い、サブ列デコーダ６０は、ゲート選択線ＳＵ０〜Ｓ
Ｕ３，ＳＤ０〜ＳＤ２およびＳＤ７を「Ｈ」レベルに活
性化する。他のゲート選択線ＳＵおよびＳＤは、「Ｌ」
レベルである。

【０１８９】アドレス変換回路３００によって変換され
た内部アドレスＵＣＡ＜９：４＞およびＤＣＡ＜９：４
＞は、列デコーダ２５＃のプリデコーダ７５＃および列
デコーダ２０＃のプリデコーダ７０＃にそれぞれ入力さ
れる。入力された内部アドレスＵＣＡおよびＤＣＡは、
サブプリデコーダＳＰＤ＃によって、プリデコード信号
として出力される。本具体例においては、プリデコーダ
７５＃に含まれるサブプリデコーダＳＰＤ＃は、内部ア
ドレスＵＣＡ＜９：４＞に従いプリデコード信号ＵＦＬ
３〜ＵＦＬ７を「Ｈ」レベルに設定する。また、プリデ
コード信号ＵＦＭ０〜ＵＦＭ７を「Ｈ」レベルに設定す
る。同様にして、プリデコーダ７０＃に含まれるサブプ
リデコーダＳＰＤ＃は、内部アドレスＤＣＡ＜９：４＞
に従いプリデコード信号ＤＦＬ２〜ＤＦＬ７を「Ｈ」レ
ベルに設定する。また、プリデコード信号ＤＦＭ０〜Ｄ
ＦＭ７を「Ｈ」レベルに設定する。他のプリデコード信
号は、「Ｌ」レベルに設定する。

【０１９０】また、時刻ｔ１に書込データＤＩＮが
「Ｌ」レベルに設定される。次に、時刻ｔ２において、
「Ｈ」レベルの書込制御信号ＰＥが書込制御回路ＷＤＵ
＃に入力されて、制御信号ＰＤＩＮを「Ｌ」レベルに設
定する。

【０１９１】これに応答して、プリデコーダ７５＃に含
まれるデコードユニット群ＤＣＵＰ＃が活性化され、プ
リデコード信号ＵＦＬ＃およびＵＦＭ＃がデコード線群
ＰＵＰ＃に出力される。プリデコーダ７０についても同
様に生成されたプリデコード信号ＤＦＬ＃およびＤＦＭ
＃がデコード線群ＰＤＰ＃に出力される。

【０１９２】これに伴い、プリデコーダ７５＃におい
て、各デコードユニットＤＣＵ＃は、デコード結果に基
づいてデコード信号Ｕを生成する。具体的にはデコード
ユニットＤＣＵ＃０〜ＤＣＵ＃６３は、図１４および図
１５のデコード表に従って、それぞれが生成するデコー
ド信号Ｕ０〜Ｕ２を「Ｌ」レベルに設定し、デコード信
号Ｕ０〜Ｕ６３を「Ｈ」レベルに設定する。

【０１９３】同様に、プリデコーダ７０＃において、各
デコードユニットＤＣＵ＃は、デコード結果に基づいて
デコード信号Ｄを生成する。具体的には、デコードユニ
ットＤＣＵ＃０〜ＤＣＵ＃６３は、図１４および図１５
のデコード表に従って、それぞれが生成するデコード信
号Ｄ０〜Ｄ１を「Ｌ」レベルに設定し、デコード信号Ｄ
２〜Ｄ６３を「Ｈ」レベルに設定する。

【０１９４】列デコーダ２５＃において、書込制御回路
ＷＤＵは、コラムアドレス／ＣＡ０が「１」すなわち
「Ｈ」レベルにしたがって、ＯＲ回路１８３のＯＲ論理
演算結果である制御信号φを「Ｈ」レベルに設定する。

【０１９５】そうすると、この制御信号φに従って、各
デコードユニットＤＣＵ＃で生成されたデコード信号Ｕ
が出力される。本具体例においては、制御信号φは、
「Ｈ」レベルに設定されるため各デコードユニットＤＣ
Ｕ＃で生成されたデコード信号Ｕがそのまま選択ゲート
ＣＳＧに入力される。

【０１９６】すなわち、プリデコーダ７５＃の各デコー
ドユニットＤＣＵ＃で生成されるデコード信号Ｕは、デ
コード信号Ｕ０〜Ｕ２が「Ｌ」レベルであり、デコード
信号Ｕ３〜Ｕ６３が「Ｈ」レベルに設定される。したが
って、選択ゲートＣＳＧ０〜ＣＳＧ２は、メインビット
線ＵＭＢＬ０〜ＵＭＢＬ２を電源電圧ＶＣＣと電気的に
接続する。一方、選択ゲートＣＳＧ３〜ＣＳＧ６３は、
デコード信号Ｕ３〜Ｕ６３に従ってメインビット線ＵＭ
ＢＬ３〜ＵＭＢＬ６３を接地電圧ＧＮＤと電気的に結合
される。

【０１９７】一方、プリデコーダ７０＃の各デコードユ
ニットＤＣＵ＃で生成されるデコード信号Ｄは、デコー
ド信号Ｄ０およびＤ１が「Ｌ」レベルであり、デコード
信号Ｄ２〜Ｄ６３が「Ｈ」レベルに設定される。

【０１９８】したがって、対応する選択ゲートＣＳＧ０
〜ＣＳＧ１は、メインビット線ＤＭＢＬ０およびＤＭＢ
Ｌ１を電源電圧ＶＣＣと電気的に接続する。一方、選択
ゲートＣＳＧ２〜ＣＳＧ６３は、デコード信号Ｄ２〜Ｄ
６３に従ってメインビット線ＤＭＢＬ２〜ＵＭＢＬ６３
と接地電圧ＧＮＤとを電気的に結合される。

【０１９９】そうすると、メインビット線ＵＭＢＬ０〜
ＵＭＢＬ１とそれに対応するメインビット線ＬＭＢＬ０
〜ＬＭＢＬ１については、共に電源電圧ＶＣＣと電気的
に結合され、メインビット線ＵＭＢＬ２および他方の対
応するメインビット線ＬＭＢＬ２は、電源電圧ＶＣＣお
よび接地電圧ＧＮＤのそれぞれと電気的に結合される。
また、メインビット線ＵＭＢＬ３〜ＵＭＢＬ６４および
対応するメインビット線ＬＭＢＬ３〜ＬＭＢＬ６４につ
いては、共に接地電圧ＧＮＤと電気的に結合される。

【０２００】上述したゲート選択線ＳＵおよびＳＤの選
択に伴い、コラムゲートユニットＣＧＵ２によって、サ
ブビット線ＳＢＬ１９とＳＢＬ２０との間に配置された
メモリセル列の左側の一方に配置されるサブビット線Ｓ
ＢＬ１６〜ＳＢＬ１９は、電源電圧ＶＣＣと接続された
メインビット線ＵＭＢＬ２と電気的に結合される。一
方、コラムゲートユニットＣＧＤ２によって、メモリセ
ル列の右側の他方に配置されるサブビット線ＳＢＬ２０
〜ＳＢＬ２３については、接地電圧ＧＮＤと接続された
メインビット線ＬＭＢＬ２と電気的に結合される。

【０２０１】また、時刻ｔ２において、選択されたワー
ド線が立ち上がる。ここでは、ワード線ＷＬ２５６が活
性化されるものとする。

【０２０２】これに伴い、サブビット線ＳＢＬ１９およ
びＳＢＬ２０の間に配置されたメモリセル列の対応する
メモリセルの左側のビット２にデータ書込を実行するこ
とができる。

【０２０３】このとき、他のサブビット線ＳＢＬ例え
ば、サブビット線ＳＢＬ０〜ＳＢＬ１５については対応
するメインビット線ＵＭＢＬ０，ＵＭＢＬ１，ＬＭＢＬ
０，ＬＭＢＬ１が共に電源電圧ＶＣＣと電気的に結合さ
れる。したがって、サブビット線ＳＢＬ０〜ＳＢＬ１５
の電圧レベルは、サブビット線ＳＢＬ１６〜ＳＢＬ１９
と同様の電圧レベルに設定される。同様に、サブビット
線ＳＢＬ２４以降の各サブビット線ＳＢＬについては、
対応するメインビット線ＵＭＢＬおよびＬＭＢＬが共に
接地電圧ＧＮＤと電気的に結合される。したがって、サ
ブビット線ＳＢＬ２０〜２３と同様の電圧レベルに設定
される。

【０２０４】かかる構成により、選択メモリセル列に対
応する選択メモリセルに対してデータ書込を実行すると
ともに選択メモリセル列を境として分割された一方側の
第１のサブビット線群を共に同一の電圧レベルに設定す
る。また、選択メモリセル列を境として分割された他方
側の第２のサブビット線群を共に同一であり、かつ第１
のサブビット線群と相補の電圧レベルに設定する。これ
に伴い、サブビット線ＳＢＬを隣接するメモリセル列間
で共有するメモリアレイ構成において、データ書込時に
生じる貫通電流の生成を抑制し、誤書込すなわちライト
ディスターブを防止することができる。

【０２０５】実施の形態１においては、各ドライバユニ
ットの出力結果である制御信号に基づいて次段のドライ
バユニットが動作し、これらに基づいて電源電圧ＶＣＣ
および接地電圧ＧＮＤのいずれか一方が選択されてメイ
ンビット線と電気的に結合される。したがって、メイン
ビット線の全ての列選択完了までに所定の時間を要する
こととなる。

【０２０６】本構成においては、デコード結果を並列に
出力して各メインビット線と電源電圧ＶＣＣおよび接地
電圧ＧＮＤのいずれか一方を並列に選択することができ
るため実施の形態１よりもさらに高速な列選択を実行す
ることができ高速なデータ書込を実現することができ
る。

【０２０７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２０８】

【発明の効果】請求項１，７〜１５記載の半導体記憶装
置は、データ書込時およびデータ読出時において、選択
メモリセル列を境界として複数のビット線を第１および
第２のビット線群に分割し、第１のビット線群と第２の
ビット線群とをそれぞれ第１および第２の電圧の一方お
よび他方と電気的に接続する。これにより、選択メモリ
セルに対応するワード線が活性化された場合、同一メモ
リセル行の非選択メモリセルのソースおよびドレインは
同一の電圧レベルに設定されているため各ビット線の充
放電に伴う充放電電流が生成されない。これにより、デ
ータ書込時において、非選択メモリセルに対する誤書込
を防止することができる。また、データ読出時におい
て、センスアンプのセンス開始時刻を充放電電流の生成
に伴い所定期間遅延させる必要はなく、結果としてデー
タ読出を高速化することができる。

【０２０９】請求項２，４および５記載の半導体記憶装
置は、複数のビット線に対応して第１および第２のメイ
ンビット線を設けてビット線を階層構造とすることによ
り、大容量メモリアレイに容易に適用することが可能と
なる。

【０２１０】請求項３記載の半導体記憶装置は、メモリ
アレイが複数個配置された構成において、各メモリアレ
イごとに第１および第２のメインビット線を設けて、ビ
ット線を階層構造化する。かかる構成により、記憶容量
を大容量化させた場合において容易に適用可能である。

【０２１１】請求項６記載の半導体記憶装置は、ビット
線制御部において、複数の電圧接続制御部を含み、各電
圧接続制御部は、データ読出時およびデータ書込時に第
１および第２のメインビット線を第１および第２の電圧
の少なくとも一方とそれぞれ並列的に結合する。したが
って、ほぼ同じタイミングで、全ての第１および第２の
メインビット線が第１および第２の電圧の少なくとも一
方とそれぞれ電気的に結合されるため効率的にデータ書
込およびデータ読出を実行することができる。

【図面の簡単な説明】

【図１】 本発明の半導体記憶装置１０００の全体構成
図である。

【図２】 メモリアレイ内に含まれるメモリブロックの
概念図である。

【図３】 ロウメモリブロックの一部領域を示す図であ
る。

【図４】 本発明の実施の形態１に従うデータ書込の列
選択系回路の回路構成図である。

【図５】 列デコーダ２５の一部領域を詳細に示す回路
構成図である。

【図６】 デコードユニットＤＣＵの回路構成図であ
る。

【図７】 本発明の実施の形態１に従うアドレス変換回
路３００の概念図である。

【図８】 サブ列デコーダ６０の回路構成図である。

【図９】 実施の形態１に従うデータ書込を実行する場
合のタイミングチャート図である

【図１０】 実施の形態１に従うデータ読出の列選択系
回路の回路構成図である。

【図１１】 実施の形態１に従うデータ読出を実行する
場合のタイミングチャート図である

【図１２】 本発明の実施の形態２に従う列選択系回路
の概念図である。

【図１３】 本発明の実施の形態２に従う列デコーダ２
５＃の回路構成図である。

【図１４】 アドレスに応じて生成されるプリデコード
信号ＵＦＬ０〜ＵＦＬ７を示すデコード表である。

【図１５】 アドレスに応じて生成されるプリデコード
信号ＵＦＭ（−１）〜ＵＦＭ７を示すデコード表であ
る。

【図１６】 サブデコードユニットＳＤＣＵ（８ｊ＋
ｋ）の回路構成図である。

【図１７】 本発明の実施の形態２に従うアドレス変換
回路３００＃の概念図である。

【図１８】 本発明の実施の形態２に従うデータ書込を
実行するタイミングチャート図である。

【図１９】 ＭＯＮＯＳ型メモリセルＭＣの断面図であ
る。

【図２０】 他のＭＯＮＯＳ型メモリセルＭＣ♯の断面
図である。

【図２１】 ＭＯＮＯＳ型メモリセルＭＣのデータ書
込、読出および消去に関する一連の電圧印加関係を示す
図である。

【図２２】 ＭＯＮＯＳ型メモリセルＭＣのデータ書込
を示す図である。

【図２３】 ＭＯＮＯＳ型メモリセルＭＣのデータ読出
を示す図である。

【図２４】 ＭＯＮＯＳ型メモリセルＭＣのデータ消去
を示す図である。

【図２５】 ＭＯＮＯＳ型メモリセルＭＣを行列状に集
積配置したメモリアレイの一例図である。

【図２６】 他のメモリアレイの一例図である。

【図２７】 データ書込時において誤書込が生じる場合
の概念図である。

【図２８】 データ書込時にビット線Ｓ０が電源電圧Ｖ
ＣＣと接続された場合の各ビット線Ａ０〜Ｅ０の電位レ
ベルを示す図である。

【図２９】 データ書込時にビット線Ｓ＃が接地電圧Ｇ
ＮＤと接続された場合の各ビット線Ａ＃〜Ｅ＃の電位レ
ベルを示す図である。

【図３０】 データ読出時ににおいて、貫通電流が非選
択メモリセルに流れる場合の概念図である。

【図３１】 データ読出時にビット線Ｓ０がセンスアン
プ（２Ｖ）と接続された場合の各ビット線Ａ０〜Ｅ０の
電位レベルを示す図である。

【図３２】 データ読出時にビット線Ｓ＃が接地電圧Ｇ
ＮＤと接続された場合の各ビット線Ａ＃〜Ｅ＃の電位レ
ベルを示す図である。

【図３３】 センスアンプに流れるデータ読出直後の貫
通電流を示すタイミングチャート図である。

【符号の説明】

５ コントロール回路、１１ メモリアレイ、１５ 行
デコーダ、２０，２０＃，２５，２５＃ 列デコーダ、
３０，３５ ドライバユニット群、６０ サブ列デコー
ダ、７０，７０＃，７５，７５＃ プリデコーダ、３０
０，３００＃アドレス変換回路、１０００ 半導体記憶
装置。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ４３４ 29/788 29/78 ３７１ 29/792 (72)発明者 大石 司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大谷 順 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 日高 秀人 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD04 AD05 AD09 AE00 AE05 AE08 5F083 EP17 EP18 EP23 EP78 ER03 ER14 ER21 GA15 JA04 JA19 JA32 KA06 LA03 LA04 LA05 LA10 MA06 MA19 ZA21 5F101 BA45 BA54 BB05 BC02 BD02 BD10 BD33 BF05

Claims (15)

【特許請求の範囲】
1. 【請求項１】 行列状に配置された複数のメモリセルを
   有するメモリアレイと、 メモリセル行にそれぞれ対応して配置され、選択的に活
   性化される複数のワード線と、 メモリセル列のそれぞれの両側に対応するように列方向
   に配置され、かつ隣接するメモリセル列間で共有される
   複数のビット線と、 各前記メモリセル行において、各前記メモリセルは隣接
   する２本のビット線間において電気的に結合され、 データ書込時およびデータ読出時において、前記複数の
   ビット線の電圧設定を制御するためのビット線制御部を
   さらに備え、 前記ビット線制御部は、選択メモリセルを含む選択メモ
   リセル列を境界として前記複数のビット線を第１および
   第２のグループに分割し、かつ前記第１のグループに属
   するビット線群を第１および第２の電圧の一方に設定す
   るとともに前記第２のグループに属するビット線群を前
   記第１および第２の電圧の他方に設定する、半導体記憶
   装置。
2. 【請求項２】 前記半導体記憶装置は、第１および第２
   のメインビット線をさらに備え、 前記ビット線制御部は、前記第１のメインビット線と前
   記複数のビット線のそれぞれの一端側との接続を制御す
   る第１の接続制御部と、 前記第２のメインビット線と前記複数のビット線のそれ
   ぞれの他端側との接続を制御する第２の接続制御部とを
   含み、 前記ビット線制御部は、前記データ書込時およびデータ
   読出時に前記第１および第２の電圧の一方と前記第１の
   メインビット線とを電気的に結合し、前記第１および第
   ２の電圧の他方と前記第２のメインビット線とを電気的
   に結合し、 前記第１の接続制御部は、前記選択メモリセル列を境界
   として前記第１のグループに属するビット線群と前記第
   １のメインビット線とを電気的に結合し、 前記第２の接続制御部は、前記選択メモリセル列を境界
   として前記第２のグループに属するビット線群と前記第
   ２のメインビット線とを電気的に結合する、請求項１記
   載の半導体記憶装置。
3. 【請求項３】 前記半導体記憶装置は、行方向に沿って
   複数個前記メモリアレイをさらに備え、 隣接する２つのメモリアレイ間は、電気的に絶縁され、 各前記メモリアレイごとに前記第１および第２のメイン
   ビット線および前記第１および第２の接続制御部をさら
   に備え、 前記ビット線制御部は、前記データ書込時およびデータ
   読出時に、選択メモリアレイに対応する第１および第２
   のメインビット線と、前記第１および第２の電圧の一方
   および他方をそれぞれ電気的に結合させる、請求項２記
   載の半導体記憶装置。
4. 【請求項４】 前記メモリアレイは、行方向に沿って複
   数のメモリブロックに分割され、 前記複数のメモリブロックにそれぞれ対応して設けられ
   る複数の第１および第２のメインビット線をさらに備
   え、 前記ビット線制御部は、前記複数のメモリブロックにそ
   れぞれ対応して設けられ、各々が対応する第１のメイン
   ビット線と対応するメモリブロック内の各ビット線の一
   端側との接続を制御する複数の第１の接続制御部と、 前記複数のメモリブロックにそれぞれ対応して設けら
   れ、各々が対応する第２のメインビット線と対応するメ
   モリブロック内の各ビット線との他端側との接続を制御
   する複数の第２の接続制御部とを含み、 前記選択メモリセル列に対応して設けられる２本のビッ
   ト線がともに選択メモリブロックに含まれている場合に
   おいて、 前記ビット線制御部は、前記データ書込時およびデータ
   読出時に、前記選択メモリブロックに対応する第１およ
   び第２のメインビット線と、前記第１および第２の電圧
   の一方および他方をそれぞれ電気的に結合し、 前記選択メモリブロックに対応する第１の接続制御部
   は、前記選択メモリセル列を境界として前記第１のグル
   ープに属するビット線群と前記対応する第１のメインビ
   ット線とを電気的に結合し、 前記選択メモリブロックに対応する第２の接続制御部
   は、前記選択メモリセル列を境界として前記第２のグル
   ープに属するビット線群と前記対応する第２のメインビ
   ット線とを電気的に結合し、 前記選択メモリセル列に対応して設けられる２本のビッ
   ト線の一方が選択メモリブロックに含まれ、他方が隣接
   するメモリブロックに含まれている場合において、 前記ビット線制御部は、前記データ書込時およびデータ
   読出時に、前記選択メモリブロックに対応する第１およ
   び第２のメインビット線と前記第１および第２の電圧の
   一方とをそれぞれ電気的に結合し、 前記隣接するメモリブロックに対応する第１および第２
   のメインビット線と前記第１および第２の電圧の他方と
   をそれぞれ電気的に結合し、 前記選択メモリブロックに対応する第１および第２の接
   続制御部は、前記選択メモリブロックにおける各ビット
   線と前記対応する第１および第２のメインビット線の少
   なくとも一方とを電気的に結合し、 前記隣接するメモリブロックに対応する第１および第２
   の接続制御部は、前記隣接するメモリブロックにおける
   各ビット線と前記対応する第１および第２のメインビッ
   ト線の少なくとも一方とを電気的に結合する、請求項１
   記載の半導体記憶装置。
5. 【請求項５】 前記ビット線制御部は、前記選択メモリ
   セル列を含む選択メモリブロックを境として前記選択メ
   モリブロックを除く一方側に配置されている第１のメモ
   リブロック群と、前記選択メモリブロックを除く他方側
   に配置されている第２のメモリブロック群に分割して、 前記第１のメモリブロック群に属する第１および第２の
   メインビット線のそれぞれは、前記第１および第２の電
   圧の一方と電気的に結合され、 前記第２のメモリブロック群に属する第１および第２の
   メインビット線のそれぞれは、前記第１および第２の電
   圧の他方と電気的に結合される、請求項４記載の半導体
   記憶装置。
6. 【請求項６】 前記ビット線制御部は、前記複数のメモ
   リブロックにそれぞれ対応して設けられ、各々が対応す
   る第１および第２のメインビット線のそれぞれと前記第
   １および第２の電圧の少なくとも一方との接続を制御す
   る複数の電圧接続制御部をさらに含み、 前記複数の電圧接続制御部は、前記データ書込時および
   データ読出時に前記対応する前記第１および第２のメイ
   ンビット線と前記第１および第２の電圧の少なくとも一
   方とをそれぞれ並列的に電気的に結合する、請求項４記
   載の半導体記憶装置。
7. 【請求項７】 前記ビット線制御部は、前記データ書込
   時に前記第１のグループに属するビット線群を前記第１
   の電圧に設定し、前記第２のグループに属するビット線
   群を前記第２の電圧の他方に設定し、前記データ読出時
   に前記第１のグループに属するビット線群を前記第２の
   電圧に設定し、前記第２のグループに属するビット線群
   を前記第１の電圧に設定する、請求項１記載の半導体記
   憶装置。
8. 【請求項８】 各前記メモリセル行における各前記メモ
   リセルは、不揮発的な閾値電圧に設定可能なトランジス
   タセルに相当し、 前記トランジスタセルのソースおよびドレインは、前記
   隣接する２本のビット線とそれぞれ電気的に結合され、
   かつ対応するワード線とゲートとが電気的に結合され
   る、請求項１記載の半導体記憶装置。
9. 【請求項９】 前記隣接する２本のビット線のそれぞれ
   は、前記対応するワード線よりも上層に形成される、請
   求項８記載の半導体記憶装置。
10. 【請求項１０】 前記隣接する２本のビット線は、拡散
    層で形成される、請求項８記載の半導体記憶装置。
11. 【請求項１１】 前記隣接する２本のビット線は、金属
    層で形成される、請求項８記載の半導体記憶装置。
12. 【請求項１２】 各前記メモリセルは、１ビットずつの
    データとして電荷を前記ソースおよびドレインの近傍に
    それぞれ対応する２つの領域にそれぞれトラップするゲ
    ート絶縁膜を有する、請求項８記載の半導体記憶装置。
13. 【請求項１３】 各前記メモリセルにおける前記ゲート
    絶縁膜は、２つの絶縁膜と、前記２つの絶縁膜の間に配
    置され、前記電荷をトラップするための電荷捕獲膜とを
    有する、請求項１２記載の半導体記憶装置。
14. 【請求項１４】 前記電荷捕獲膜は、窒化膜で形成され
    る、請求項１２記載の半導体記憶装置。
15. 【請求項１５】 前記電荷捕獲膜は、複数の粒状ポリシ
    リコンを有するシリコン酸化膜で形成される、請求項１
    ２記載の半導体記憶装置。