JP3173387B2 - 半導体記憶装置及びデコード回路 - Google Patents
半導体記憶装置及びデコード回路Info
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- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G—PHYSICS
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びデコード回路に関し、特に、半導体記憶装置を複数の
バンクに分割して動作させる場合に使用して好適なもの
である。
びデコード回路に関し、特に、半導体記憶装置を複数の
バンクに分割して動作させる場合に使用して好適なもの
である。
【０００２】
【従来の技術】図４は、従来のサブワード方式の半導体
記憶装置のアレイ構成を示すブロック図である。
記憶装置のアレイ構成を示すブロック図である。
【０００３】図４において、３１〜３４はメモリセルア
レイ、３５、３６はメインワード線４５を選択するＸデ
コーダ、３７、４０、４１、４４はビット線を選択する
Ｙデコーダ、３８、３９、４２、４３はサブワード線４
６、４８を選択するサブデコーダ、４５はメインワード
線、４６、４８はサブワード線、４７、４９はサブワー
ド選択線である。ここで、サブワード方式では、メイン
ワード線４５に、複数のサブワード線４６、４８を接続
することにより、ワード線選択時の負荷を軽減してい
る。。
レイ、３５、３６はメインワード線４５を選択するＸデ
コーダ、３７、４０、４１、４４はビット線を選択する
Ｙデコーダ、３８、３９、４２、４３はサブワード線４
６、４８を選択するサブデコーダ、４５はメインワード
線、４６、４８はサブワード線、４７、４９はサブワー
ド選択線である。ここで、サブワード方式では、メイン
ワード線４５に、複数のサブワード線４６、４８を接続
することにより、ワード線選択時の負荷を軽減してい
る。。
【０００４】以上の構成において、ワード線選択時に
は、各Ｉ／Ｏ１〜７において１つのメインワード線４５
をＸデコーダ３５、３６により選択してから、サブワー
ド選択線４７、４９をサブデコーダ３８、３９、４２、
４３により選択して、所望のサブワード線４６、４８を
選択する。
は、各Ｉ／Ｏ１〜７において１つのメインワード線４５
をＸデコーダ３５、３６により選択してから、サブワー
ド選択線４７、４９をサブデコーダ３８、３９、４２、
４３により選択して、所望のサブワード線４６、４８を
選択する。
【０００５】図５は、サブワード方式の半導体記憶装置
のワード線選択方法を示す図である。
のワード線選択方法を示す図である。
【０００６】図５は、図４のメモリセルアレイ３１〜３
４をそれぞれ４分割した場合で、例えば、メモリセルア
レイ３１には、５つのサブワードデコーダ５０〜５４が
設けられ、１本のメインワード線４５に対し、８本のサ
ブワード線４６が接続されている。
４をそれぞれ４分割した場合で、例えば、メモリセルア
レイ３１には、５つのサブワードデコーダ５０〜５４が
設けられ、１本のメインワード線４５に対し、８本のサ
ブワード線４６が接続されている。
【０００７】ここで、図５の点線で示したサブワード線
４６を選択する場合、Ｘデコーダ３５によりメインワー
ド線４５を選択し、サブデコーダ３８によりサブワード
選択線４７を選択する。この場合、サブデコーダ３８か
ら出力されるサブワード線選択信号により、サブワード
デコーダ５０、５２、５４が活性化される。また、図５
の一点鎖線で示したサブワード線４６を選択する場合、
サブデコーダ３８から出力されるサブワード線選択信号
により、サブワードデコーダ５１、５３が活性化され
る。
４６を選択する場合、Ｘデコーダ３５によりメインワー
ド線４５を選択し、サブデコーダ３８によりサブワード
選択線４７を選択する。この場合、サブデコーダ３８か
ら出力されるサブワード線選択信号により、サブワード
デコーダ５０、５２、５４が活性化される。また、図５
の一点鎖線で示したサブワード線４６を選択する場合、
サブデコーダ３８から出力されるサブワード線選択信号
により、サブワードデコーダ５１、５３が活性化され
る。
【０００８】図６は、図４のＸデコーダ３５、３６の構
成を示す回路図である。図６において、ＰチャンネルＭ
ＯＳトランジスタＭ２１は、ソースが電源ＶＤＤに接続
され、ドレインがメインワード線４５に接続されてい
る。ＰチャンネルＭＯＳトランジスタＭ２２は、ソース
が電源ＶＤＤに接続され、ゲートがメインワード線４５
に接続され、ドレインがＰチャンネルＭＯＳトランジス
タＭ２１のゲートに接続されている。
成を示す回路図である。図６において、ＰチャンネルＭ
ＯＳトランジスタＭ２１は、ソースが電源ＶＤＤに接続
され、ドレインがメインワード線４５に接続されてい
る。ＰチャンネルＭＯＳトランジスタＭ２２は、ソース
が電源ＶＤＤに接続され、ゲートがメインワード線４５
に接続され、ドレインがＰチャンネルＭＯＳトランジス
タＭ２１のゲートに接続されている。
【０００９】ＰチャンネルＭＯＳトランジスタＭ２３
は、ソースが電源ＶＤＤに接続され、ゲートがメインワ
ード線リセット信号ＰＸ２の入力端子に接続され、ドレ
インがＰチャンネルＭＯＳトランジスタＭ２２のドレイ
ンに接続されている。
は、ソースが電源ＶＤＤに接続され、ゲートがメインワ
ード線リセット信号ＰＸ２の入力端子に接続され、ドレ
インがＰチャンネルＭＯＳトランジスタＭ２２のドレイ
ンに接続されている。
【００１０】ＮチャンネルＭＯＳトランジスタＭ２４
は、ソースが接地電位ＧＮＤに接続され、ゲートがＰチ
ャンネルＭＯＳトランジスタＭ２１のゲートに接続さ
れ、ドレインがＰチャンネルＭＯＳトランジスタＭ２１
のドレインに接続されている。
は、ソースが接地電位ＧＮＤに接続され、ゲートがＰチ
ャンネルＭＯＳトランジスタＭ２１のゲートに接続さ
れ、ドレインがＰチャンネルＭＯＳトランジスタＭ２１
のドレインに接続されている。
【００１１】ＮチャンネルＭＯＳトランジスタＭ２５
は、ゲートがメインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎの
入力端子に接続され、ドレインがＰチャンネルＭＯＳト
ランジスタＭ２３のドレインに接続されている。
は、ゲートがメインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎの
入力端子に接続され、ドレインがＰチャンネルＭＯＳト
ランジスタＭ２３のドレインに接続されている。
【００１２】ＮチャンネルＭＯＳトランジスタＭ２６
は、ゲートがメインワード線選択信号Ｘ５Ｎ６Ｎ７Ｎの
入力端子に接続され、ドレインがＮチャンネルＭＯＳト
ランジスタＭ２５のソースに接続されている。
は、ゲートがメインワード線選択信号Ｘ５Ｎ６Ｎ７Ｎの
入力端子に接続され、ドレインがＮチャンネルＭＯＳト
ランジスタＭ２５のソースに接続されている。
【００１３】ＮチャンネルＭＯＳトランジスタＭ２７
は、ソースが接地電位ＧＮＤに接続され、ゲートがメイ
ンワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続され、
ドレインがＮチャンネルＭＯＳトランジスタＭ２６のソ
ースに接続されている。
は、ソースが接地電位ＧＮＤに接続され、ゲートがメイ
ンワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続され、
ドレインがＮチャンネルＭＯＳトランジスタＭ２６のソ
ースに接続されている。
【００１４】以上の構成において、メインワード線選択
時には、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５
Ｎ６Ｎ７Ｎ、及びＸ８Ｎ９Ｎが“Ｈ”レベルとなる。こ
の時、メインワード線リセット信号ＰＸ２は“Ｈ”レベ
ルとなっているので、ゲートがメインワード線リセット
信号ＰＸ２の入力端子に接続されているＰチャンネルＭ
ＯＳトランジスタＭ２３は非導通状態となる。
時には、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５
Ｎ６Ｎ７Ｎ、及びＸ８Ｎ９Ｎが“Ｈ”レベルとなる。こ
の時、メインワード線リセット信号ＰＸ２は“Ｈ”レベ
ルとなっているので、ゲートがメインワード線リセット
信号ＰＸ２の入力端子に接続されているＰチャンネルＭ
ＯＳトランジスタＭ２３は非導通状態となる。
【００１５】このため、ゲートがメインワード線選択信
号Ｘ２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャン
ネルＭＯＳトランジスタＭ２５、ゲートがメインワード
線選択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されている
ＮチャンネルＭＯＳトランジスタＭ２６、及びゲートが
メインワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続さ
れているＮチャンネルＭＯＳトランジスタＭ２７はそれ
ぞれ導通状態となり、ＮチャンネルＭＯＳトランジスタ
Ｍ２５のドレインに接続されている接点Ｎ２１は“Ｌ”
レベルとなる。
号Ｘ２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャン
ネルＭＯＳトランジスタＭ２５、ゲートがメインワード
線選択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されている
ＮチャンネルＭＯＳトランジスタＭ２６、及びゲートが
メインワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続さ
れているＮチャンネルＭＯＳトランジスタＭ２７はそれ
ぞれ導通状態となり、ＮチャンネルＭＯＳトランジスタ
Ｍ２５のドレインに接続されている接点Ｎ２１は“Ｌ”
レベルとなる。
【００１６】この結果、ゲートが接点Ｎ２１に接続され
ているＰチャンネルＭＯＳトランジスタＭ２１は導通状
態となり、ゲートが接点Ｎ２１に接続されているＮチャ
ンネルＭＯＳトランジスタＭ２４は非導通状態となるの
で、メインワード線４５が“Ｈ”レベルとなって、メイ
ンワード線４５の選択が行われる。
ているＰチャンネルＭＯＳトランジスタＭ２１は導通状
態となり、ゲートが接点Ｎ２１に接続されているＮチャ
ンネルＭＯＳトランジスタＭ２４は非導通状態となるの
で、メインワード線４５が“Ｈ”レベルとなって、メイ
ンワード線４５の選択が行われる。
【００１７】なお、メインワード線選択時において、メ
インワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７
Ｎ、及びＸ８Ｎ９Ｎは、メインワード線４５が非選択状
態にされるまで、“Ｈ”レベルに保持される。
インワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７
Ｎ、及びＸ８Ｎ９Ｎは、メインワード線４５が非選択状
態にされるまで、“Ｈ”レベルに保持される。
【００１８】次に、メインワード線非選択時には、メイ
ンワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、
及びＸ８Ｎ９Ｎが“Ｌ”レベルとなる。この時、メイン
ワード線リセット信号ＰＸ２は“Ｌ”レベルとなり、ゲ
ートがメインワード線リセット信号ＰＸ２の入力端子に
接続されているＰチャンネルＭＯＳトランジスタＭ２３
が導通状態となる。
ンワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、
及びＸ８Ｎ９Ｎが“Ｌ”レベルとなる。この時、メイン
ワード線リセット信号ＰＸ２は“Ｌ”レベルとなり、ゲ
ートがメインワード線リセット信号ＰＸ２の入力端子に
接続されているＰチャンネルＭＯＳトランジスタＭ２３
が導通状態となる。
【００１９】このため、ゲートがメインワード線選択信
号Ｘ２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャン
ネルＭＯＳトランジスタＭ２５、ゲートがメインワード
線選択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されている
ＮチャンネルＭＯＳトランジスタＭ２６、及びゲートが
メインワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続さ
れているＮチャンネルＭＯＳトランジスタＭ２７はそれ
ぞれ非導通状態となり、ＮチャンネルＭＯＳトランジス
タＭ２５のドレインに接続されている接点Ｎ２１は
“Ｈ”レベルとなる。
号Ｘ２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャン
ネルＭＯＳトランジスタＭ２５、ゲートがメインワード
線選択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されている
ＮチャンネルＭＯＳトランジスタＭ２６、及びゲートが
メインワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続さ
れているＮチャンネルＭＯＳトランジスタＭ２７はそれ
ぞれ非導通状態となり、ＮチャンネルＭＯＳトランジス
タＭ２５のドレインに接続されている接点Ｎ２１は
“Ｈ”レベルとなる。
【００２０】この結果、ゲートが接点Ｎ２１に接続され
ているＰチャンネルＭＯＳトランジスタＭ２１は非導通
状態となり、ゲートが接点Ｎ２１に接続されているＮチ
ャンネルＭＯＳトランジスタＭ２４は導通状態となるの
で、メインワード線４５が“Ｌ”レベルとなって、メイ
ンワード線４５が非選択となる。
ているＰチャンネルＭＯＳトランジスタＭ２１は非導通
状態となり、ゲートが接点Ｎ２１に接続されているＮチ
ャンネルＭＯＳトランジスタＭ２４は導通状態となるの
で、メインワード線４５が“Ｌ”レベルとなって、メイ
ンワード線４５が非選択となる。
【００２１】このように、従来の半導体記憶装置は、メ
モリセルアレイ３１〜３４のサブワード線４６、４８を
サブデコーダ３８、３９、４２、４３で選択することに
より、Ｘデコーダ３５、３６により選択されるメインワ
ード線４５を共通に使用している。そして、Ｘデコーダ
３５を間に挟んだ上下のメモリセルアレイ３１、３３及
びＸデコーダ３６を間に挟んだ上下のメモリセルアレイ
３２、３４で共通のＩ／Ｏとなるように構成し、メイン
ワード線４５を選択するＸデコーダ３５、３６を上下の
メモリセルアレイ３１〜３４で共通に使用することによ
り、Ｘデコーダ３５、３６の面積を削減するようにして
いる。
モリセルアレイ３１〜３４のサブワード線４６、４８を
サブデコーダ３８、３９、４２、４３で選択することに
より、Ｘデコーダ３５、３６により選択されるメインワ
ード線４５を共通に使用している。そして、Ｘデコーダ
３５を間に挟んだ上下のメモリセルアレイ３１、３３及
びＸデコーダ３６を間に挟んだ上下のメモリセルアレイ
３２、３４で共通のＩ／Ｏとなるように構成し、メイン
ワード線４５を選択するＸデコーダ３５、３６を上下の
メモリセルアレイ３１〜３４で共通に使用することによ
り、Ｘデコーダ３５、３６の面積を削減するようにして
いる。
【００２２】
【発明が解決しようとする課題】しかしながら、２つの
バンクＡ、Ｂを有する半導体記憶装置において、メモリ
セルアレイ３１、３２でバンクＡを構成し、メモリセル
アレイ３３、３４でバンクＢを構成した場合、バンクＡ
とバンクＢとでワード線の選択を独立に行う必要がある
ため、メインワード線４５を選択するＸデコーダ３５、
３６を上下のメモリセルアレイ３１〜３４で独立に設け
る必要がある。このため、Ｘデコーダ３５、３６を図４
の半導体記憶装置の２倍の個数だけ設ける必要が生じ、
Ｘデコーダ３５、３６の制御信号線の本数も２倍となっ
て、Ｘデコーダ３５、３６の面積が増大するという問題
があった。
バンクＡ、Ｂを有する半導体記憶装置において、メモリ
セルアレイ３１、３２でバンクＡを構成し、メモリセル
アレイ３３、３４でバンクＢを構成した場合、バンクＡ
とバンクＢとでワード線の選択を独立に行う必要がある
ため、メインワード線４５を選択するＸデコーダ３５、
３６を上下のメモリセルアレイ３１〜３４で独立に設け
る必要がある。このため、Ｘデコーダ３５、３６を図４
の半導体記憶装置の２倍の個数だけ設ける必要が生じ、
Ｘデコーダ３５、３６の制御信号線の本数も２倍となっ
て、Ｘデコーダ３５、３６の面積が増大するという問題
があった。
【００２３】一方、メモリセルアレイ３１、３３でバン
クＡを構成してメモリセルアレイ３３のＩ／Ｏ０〜３を
Ｉ／Ｏ４〜７に変更し、メモリセルアレイ３２、３４で
バンクＢを構成してメモリセルアレイ３２のＩ／Ｏ４〜
７をＩ／Ｏ０〜３に変更した場合、Ｘデコーダ３５、３
６を上下のメモリセルアレイ３１〜３４で共通に使用す
ることができ、Ｘデコーダ３５、３６の面積の増大を防
止することができる。
クＡを構成してメモリセルアレイ３３のＩ／Ｏ０〜３を
Ｉ／Ｏ４〜７に変更し、メモリセルアレイ３２、３４で
バンクＢを構成してメモリセルアレイ３２のＩ／Ｏ４〜
７をＩ／Ｏ０〜３に変更した場合、Ｘデコーダ３５、３
６を上下のメモリセルアレイ３１〜３４で共通に使用す
ることができ、Ｘデコーダ３５、３６の面積の増大を防
止することができる。
【００２４】しかしながら、このようなバンク構成にし
た場合、バンクＡとバンクＢとの間の同一のＩ／Ｏ１〜
７を接続する必要があり、Ｉ／Ｏバス線をチップの長辺
方向の約半分にわたって配線させることとなって、チッ
プ面積が増大するとともに、配線の容量や抵抗が増加し
動作速度が遅くなるという問題があった。
た場合、バンクＡとバンクＢとの間の同一のＩ／Ｏ１〜
７を接続する必要があり、Ｉ／Ｏバス線をチップの長辺
方向の約半分にわたって配線させることとなって、チッ
プ面積が増大するとともに、配線の容量や抵抗が増加し
動作速度が遅くなるという問題があった。
【００２５】そこで、本発明の目的は、Ｘデコーダの面
積の増大を防止することができ、且つ動作速度を維持し
ながら複数のバンク構成が可能な半導体記憶装置及びデ
コード回路を提供することにある。
積の増大を防止することができ、且つ動作速度を維持し
ながら複数のバンク構成が可能な半導体記憶装置及びデ
コード回路を提供することにある。
【００２６】
【課題を解決するための手段】上述した課題を解決する
ために、本発明によれば、入出力部を共通にする第１バ
ンク領域と第２バンク領域との間に設けられたデコード
回路において、ワード線を選択するワード線選択手段
と、前記ワード線選択手段から出力されたワード線選択
信号をラッチし、前記第１バンク領域のワード線をハイ
レベルに維持する第１ラッチ手段と、前記ワード線選択
手段から出力されたワード線選択信号をラッチし、前記
第２バンク領域のワード線をハイレベルに維持する第２
ラッチ手段と、前記第１ラッチ手段が前記第１バンク領
域のワード線をハイレベルにするか否かを選択的に制御
し、また、前記第２ラッチ手段が前記第２バンク領域の
ワード線をハイレベルにするか否かを選択的に制御する
選択手段と、前記第１ラッチ手段によるワード線選択信
号のラッチを解除して前記第１バンク領域のワード線を
ロウレベルにするか否かを選択的に制御し、また、前記
第２ラッチ手段によるワード線選択信号のラッチを解除
して前記第２バンク領域のワード線をロウレベルにする
か否かを選択的に制御するリセット手段とを備えてい
る。
ために、本発明によれば、入出力部を共通にする第１バ
ンク領域と第２バンク領域との間に設けられたデコード
回路において、ワード線を選択するワード線選択手段
と、前記ワード線選択手段から出力されたワード線選択
信号をラッチし、前記第１バンク領域のワード線をハイ
レベルに維持する第１ラッチ手段と、前記ワード線選択
手段から出力されたワード線選択信号をラッチし、前記
第２バンク領域のワード線をハイレベルに維持する第２
ラッチ手段と、前記第１ラッチ手段が前記第１バンク領
域のワード線をハイレベルにするか否かを選択的に制御
し、また、前記第２ラッチ手段が前記第２バンク領域の
ワード線をハイレベルにするか否かを選択的に制御する
選択手段と、前記第１ラッチ手段によるワード線選択信
号のラッチを解除して前記第１バンク領域のワード線を
ロウレベルにするか否かを選択的に制御し、また、前記
第２ラッチ手段によるワード線選択信号のラッチを解除
して前記第２バンク領域のワード線をロウレベルにする
か否かを選択的に制御するリセット手段とを備えてい
る。
【００２７】このことにより、ワード線選択信号により
ワード線をハイレベルにした後は、ラッチ手段によりワ
ード線をハイレベルに維持することができ、ワード線選
択手段の負荷を軽減することができる。
ワード線をハイレベルにした後は、ラッチ手段によりワ
ード線をハイレベルに維持することができ、ワード線選
択手段の負荷を軽減することができる。
【００２８】このため、入出力部を共通にする第１バン
ク領域と第２バンク領域との間に設けられたデコード回
路において、第１バンク領域のワード線の選択と第２バ
ンク領域のワード線の選択とを共通のワード線選択手段
により行うことができ、半導体記憶装置を２バンク構成
にした場合のデコード回路の面積増加を抑制することが
できるとともに、入出力バス線の配線長の増加によるス
ピード低下を抑えることができる。
ク領域と第２バンク領域との間に設けられたデコード回
路において、第１バンク領域のワード線の選択と第２バ
ンク領域のワード線の選択とを共通のワード線選択手段
により行うことができ、半導体記憶装置を２バンク構成
にした場合のデコード回路の面積増加を抑制することが
できるとともに、入出力バス線の配線長の増加によるス
ピード低下を抑えることができる。
【００２９】
【発明の実施の形態】以下、本発明の一実施例による半
導体記憶装置について図面を参照しながら説明する。
導体記憶装置について図面を参照しながら説明する。
【００３０】図１は、本発明の一実施例によるデコード
回路の機能的な構成を示すブロック図である。
回路の機能的な構成を示すブロック図である。
【００３１】図１において、ワード線選択手段７は、第
１バンク領域と第２バンク領域とを有する半導体記憶装
置のワード線を選択するものであり、第１バンク選択手
段５は、半導体記憶装置の第１バンク領域を選択するも
のであり、第２バンク選択手段６は、半導体記憶装置の
第２バンク領域を選択するものであり、第１ラッチ手段
１は、ワード線選択手段７から出力されたワード線選択
信号をラッチし、第１バンク選択手段５から出力された
選択信号に基づいて、第１バンク領域のワード線をハイ
レベルに維持するものであり、第２ラッチ手段２は、ワ
ード線選択手段７から出力されたワード線選択信号をラ
ッチし、第２バンク選択手段６から出力された選択信号
に基づいて、第２バンク領域のワード線をハイレベルに
維持するものであり、第１リセット手段３は、第１ラッ
チ手段１によるワード線選択信号のラッチを解除し、第
１バンク領域のワード線をロウレベルとするものであ
り、第２リセット手段４は、第２ラッチ手段２によるワ
ード線選択信号のラッチを解除し、第２バンク領域のワ
ード線をロウレベルとするものである。
１バンク領域と第２バンク領域とを有する半導体記憶装
置のワード線を選択するものであり、第１バンク選択手
段５は、半導体記憶装置の第１バンク領域を選択するも
のであり、第２バンク選択手段６は、半導体記憶装置の
第２バンク領域を選択するものであり、第１ラッチ手段
１は、ワード線選択手段７から出力されたワード線選択
信号をラッチし、第１バンク選択手段５から出力された
選択信号に基づいて、第１バンク領域のワード線をハイ
レベルに維持するものであり、第２ラッチ手段２は、ワ
ード線選択手段７から出力されたワード線選択信号をラ
ッチし、第２バンク選択手段６から出力された選択信号
に基づいて、第２バンク領域のワード線をハイレベルに
維持するものであり、第１リセット手段３は、第１ラッ
チ手段１によるワード線選択信号のラッチを解除し、第
１バンク領域のワード線をロウレベルとするものであ
り、第２リセット手段４は、第２ラッチ手段２によるワ
ード線選択信号のラッチを解除し、第２バンク領域のワ
ード線をロウレベルとするものである。
【００３２】ここで、第１ラッチ手段１及び第２ラッチ
手段２は、例えば、フリップフロップにより構成され
る。
手段２は、例えば、フリップフロップにより構成され
る。
【００３３】このことにより、ワード線選択信号で第１
バンク領域のワード線をハイレベルにした後は、ワード
線選択手段７を第１バンク領域のワード線から切り離し
ても、第１ラッチ手段１により第１バンク領域のワード
線をハイレベルに維持することができる。このため、こ
のワード線選択手段７を第２バンク領域のワード線の選
択に用いることが可能となり、第１バンク領域と第２バ
ンク領域とで１つのワード線選択手段７を共通に用いる
ことができるので、デコード回路の面積増加を抑制する
ことができる。
バンク領域のワード線をハイレベルにした後は、ワード
線選択手段７を第１バンク領域のワード線から切り離し
ても、第１ラッチ手段１により第１バンク領域のワード
線をハイレベルに維持することができる。このため、こ
のワード線選択手段７を第２バンク領域のワード線の選
択に用いることが可能となり、第１バンク領域と第２バ
ンク領域とで１つのワード線選択手段７を共通に用いる
ことができるので、デコード回路の面積増加を抑制する
ことができる。
【００３４】図２は、本発明の一実施例によるサブワー
ド方式の半導体記憶装置のアレイ構成を示すブロック図
である。
ド方式の半導体記憶装置のアレイ構成を示すブロック図
である。
【００３５】図２において、１１〜１４はメモリセルア
レイ、１５、１６はメインワード線２５、２８を選択す
るＸデコーダ、１７、２０、２１、２４はビット線を選
択するＹデコーダ、１８、１９、２２、２３はサブワー
ド線２６、２９を選択するサブデコーダ、２５、２８は
メインワード線、２６、２９はサブワード線、２７、３
０はサブワード選択線である。
レイ、１５、１６はメインワード線２５、２８を選択す
るＸデコーダ、１７、２０、２１、２４はビット線を選
択するＹデコーダ、１８、１９、２２、２３はサブワー
ド線２６、２９を選択するサブデコーダ、２５、２８は
メインワード線、２６、２９はサブワード線、２７、３
０はサブワード選択線である。
【００３６】以上の構成において、Ｘデコーダ１５、１
６を間に挟んだ上下のメモリセルアレイ１１〜１４でメ
インワード線２５、２８を独立に設け、この独立に設け
られたメインワード線２５、２８を共通のＸデコーダ１
５、１６により選択可能としている。
６を間に挟んだ上下のメモリセルアレイ１１〜１４でメ
インワード線２５、２８を独立に設け、この独立に設け
られたメインワード線２５、２８を共通のＸデコーダ１
５、１６により選択可能としている。
【００３７】図３は、図２のＸデコーダ１５、１６の構
成を示す回路図である。図３において、ＰチャンネルＭ
ＯＳトランジスタＭ１１ａは、ソースが電源ＶＤＤに接
続され、ドレインがメインワード線２５に接続されてい
る。
成を示す回路図である。図３において、ＰチャンネルＭ
ＯＳトランジスタＭ１１ａは、ソースが電源ＶＤＤに接
続され、ドレインがメインワード線２５に接続されてい
る。
【００３８】ＰチャンネルＭＯＳトランジスタＭ１２ａ
は、ソースが電源ＶＤＤに接続され、ゲートがメインワ
ード線２５に接続され、ドレインがＰチャンネルＭＯＳ
トランジスタＭ１１ａのゲートに接続されている。
は、ソースが電源ＶＤＤに接続され、ゲートがメインワ
ード線２５に接続され、ドレインがＰチャンネルＭＯＳ
トランジスタＭ１１ａのゲートに接続されている。
【００３９】ＰチャンネルＭＯＳトランジスタＭ１３ａ
は、ソースが電源ＶＤＤに接続され、ゲートがメインワ
ード線リセット信号ＰＸ２Ａの入力端子に接続され、ド
レインがＰチャンネルＭＯＳトランジスタＭ１２ａのド
レインに接続されている。
は、ソースが電源ＶＤＤに接続され、ゲートがメインワ
ード線リセット信号ＰＸ２Ａの入力端子に接続され、ド
レインがＰチャンネルＭＯＳトランジスタＭ１２ａのド
レインに接続されている。
【００４０】ＮチャンネルＭＯＳトランジスタＭ１４ａ
は、ソースが接地電位ＧＮＤに接続され、ゲートがＰチ
ャンネルＭＯＳトランジスタＭ１１ａのゲートに接続さ
れ、ドレインがＰチャンネルＭＯＳトランジスタＭ１１
ａのドレインに接続されている。
は、ソースが接地電位ＧＮＤに接続され、ゲートがＰチ
ャンネルＭＯＳトランジスタＭ１１ａのゲートに接続さ
れ、ドレインがＰチャンネルＭＯＳトランジスタＭ１１
ａのドレインに接続されている。
【００４１】ＮチャンネルＭＯＳトランジスタＭ１５ａ
は、ソースが接地電位ＧＮＤに接続され、ゲートがＰチ
ャンネルＭＯＳトランジスタＭ１２ａのゲートに接続さ
れ、ドレインがＰチャンネルＭＯＳトランジスタＭ１２
ａのドレインに接続されている。
は、ソースが接地電位ＧＮＤに接続され、ゲートがＰチ
ャンネルＭＯＳトランジスタＭ１２ａのゲートに接続さ
れ、ドレインがＰチャンネルＭＯＳトランジスタＭ１２
ａのドレインに接続されている。
【００４２】ＮチャンネルＭＯＳトランジスタＭ１６ａ
は、ゲートがバンク選択信号ＳＥＬＡの入力端子に接続
され、ドレインがＰチャンネルＭＯＳトランジスタＭ１
３ａのドレインに接続されている。
は、ゲートがバンク選択信号ＳＥＬＡの入力端子に接続
され、ドレインがＰチャンネルＭＯＳトランジスタＭ１
３ａのドレインに接続されている。
【００４３】ここで、ＰチャンネルＭＯＳトランジスタ
Ｍ１１ａ、Ｍ１２ａ及びＮチャンネルＭＯＳトランジス
タＭ１４ａ、Ｍ１５ａは、フリップフロップを構成して
いる。
Ｍ１１ａ、Ｍ１２ａ及びＮチャンネルＭＯＳトランジス
タＭ１４ａ、Ｍ１５ａは、フリップフロップを構成して
いる。
【００４４】ＰチャンネルＭＯＳトランジスタＭ１１ｂ
は、ソースが電源ＶＤＤに接続され、ドレインがメイン
ワード線２８に接続されている。
は、ソースが電源ＶＤＤに接続され、ドレインがメイン
ワード線２８に接続されている。
【００４５】ＰチャンネルＭＯＳトランジスタＭ１２ｂ
は、ソースが電源ＶＤＤに接続され、ゲートがメインワ
ード線２８に接続され、ドレインがＰチャンネルＭＯＳ
トランジスタＭ１１ｂのゲートに接続されている。
は、ソースが電源ＶＤＤに接続され、ゲートがメインワ
ード線２８に接続され、ドレインがＰチャンネルＭＯＳ
トランジスタＭ１１ｂのゲートに接続されている。
【００４６】ＰチャンネルＭＯＳトランジスタＭ１３ｂ
は、ソースが電源ＶＤＤに接続され、ゲートがメインワ
ード線リセット信号ＰＸ２Ｂの入力端子に接続され、ド
レインがＰチャンネルＭＯＳトランジスタＭ１２ｂのド
レインに接続されている。
は、ソースが電源ＶＤＤに接続され、ゲートがメインワ
ード線リセット信号ＰＸ２Ｂの入力端子に接続され、ド
レインがＰチャンネルＭＯＳトランジスタＭ１２ｂのド
レインに接続されている。
【００４７】ＮチャンネルＭＯＳトランジスタＭ１４ｂ
は、ソースが接地電位ＧＮＤに接続され、ゲートがＰチ
ャンネルＭＯＳトランジスタＭ１１ｂのゲートに接続さ
れ、ドレインがＰチャンネルＭＯＳトランジスタＭ１１
ｂのドレインに接続されている。
は、ソースが接地電位ＧＮＤに接続され、ゲートがＰチ
ャンネルＭＯＳトランジスタＭ１１ｂのゲートに接続さ
れ、ドレインがＰチャンネルＭＯＳトランジスタＭ１１
ｂのドレインに接続されている。
【００４８】ＮチャンネルＭＯＳトランジスタＭ１５ｂ
は、ソースが接地電位ＧＮＤに接続され、ゲートがＰチ
ャンネルＭＯＳトランジスタＭ１２ｂのゲートに接続さ
れ、ドレインがＰチャンネルＭＯＳトランジスタＭ１２
ｂのドレインに接続されている。
は、ソースが接地電位ＧＮＤに接続され、ゲートがＰチ
ャンネルＭＯＳトランジスタＭ１２ｂのゲートに接続さ
れ、ドレインがＰチャンネルＭＯＳトランジスタＭ１２
ｂのドレインに接続されている。
【００４９】ＮチャンネルＭＯＳトランジスタＭ１６ｂ
は、ゲートがバンク選択信号ＳＥＬＢの入力端子に接続
され、ドレインがＰチャンネルＭＯＳトランジスタＭ１
３ｂのドレインに接続されている。
は、ゲートがバンク選択信号ＳＥＬＢの入力端子に接続
され、ドレインがＰチャンネルＭＯＳトランジスタＭ１
３ｂのドレインに接続されている。
【００５０】ここで、ＰチャンネルＭＯＳトランジスタ
Ｍ１１ｂ、Ｍ１２ｂ及びＮチャンネルＭＯＳトランジス
タＭ１４ｂ、Ｍ１５ｂは、フリップフロップを構成して
いる。
Ｍ１１ｂ、Ｍ１２ｂ及びＮチャンネルＭＯＳトランジス
タＭ１４ｂ、Ｍ１５ｂは、フリップフロップを構成して
いる。
【００５１】ＮチャンネルＭＯＳトランジスタＭ１７
は、ゲートがメインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎの
入力端子に接続され、ドレインがＮチャンネルＭＯＳト
ランジスタＭ１６ａのソースに接続されている。
は、ゲートがメインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎの
入力端子に接続され、ドレインがＮチャンネルＭＯＳト
ランジスタＭ１６ａのソースに接続されている。
【００５２】ＮチャンネルＭＯＳトランジスタＭ１８
は、ゲートがメインワード線選択信号Ｘ５Ｎ６Ｎ７Ｎの
入力端子に接続され、ドレインがＮチャンネルＭＯＳト
ランジスタＭ１７のソースに接続されている。
は、ゲートがメインワード線選択信号Ｘ５Ｎ６Ｎ７Ｎの
入力端子に接続され、ドレインがＮチャンネルＭＯＳト
ランジスタＭ１７のソースに接続されている。
【００５３】ＮチャンネルＭＯＳトランジスタＭ１９
は、ソースが接地電位ＧＮＤに接続され、ゲートがメイ
ンワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続され、
ドレインがＮチャンネルＭＯＳトランジスタＭ１８のソ
ースに接続されている。
は、ソースが接地電位ＧＮＤに接続され、ゲートがメイ
ンワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続され、
ドレインがＮチャンネルＭＯＳトランジスタＭ１８のソ
ースに接続されている。
【００５４】以上の構成において、バンクＡのメインワ
ード線選択時には、メインワード線選択信号Ｘ２Ｎ３Ｎ
４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ、及びバンク選択信
号ＳＥＬＡが“Ｈ”レベルとなり、バンク選択信号ＳＥ
ＬＢが“Ｌ”レベルとなる。この時、メインワード線リ
セット信号ＰＸ２Ａは“Ｈ”レベルとなっているので、
ゲートがメインワード線リセット信号ＰＸ２Ａの入力端
子に接続されているＰチャンネルＭＯＳトランジスタＭ
１３ａは非導通状態となる。
ード線選択時には、メインワード線選択信号Ｘ２Ｎ３Ｎ
４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ、及びバンク選択信
号ＳＥＬＡが“Ｈ”レベルとなり、バンク選択信号ＳＥ
ＬＢが“Ｌ”レベルとなる。この時、メインワード線リ
セット信号ＰＸ２Ａは“Ｈ”レベルとなっているので、
ゲートがメインワード線リセット信号ＰＸ２Ａの入力端
子に接続されているＰチャンネルＭＯＳトランジスタＭ
１３ａは非導通状態となる。
【００５５】このため、ゲートがバンク選択信号ＳＥＬ
Ａの入力端子に接続されているＮチャンネルＭＯＳトラ
ンジスタＭ１６ａ、ゲートがメインワード線選択信号Ｘ
２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャンネル
ＭＯＳトランジスタＭ１７、ゲートがメインワード線選
択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されているＮチ
ャンネルＭＯＳトランジスタＭ１８、及びゲートがメイ
ンワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続されて
いるＮチャンネルＭＯＳトランジスタＭ１９はそれぞれ
導通状態となり、ＮチャンネルＭＯＳトランジスタＭ１
６ａのドレインに接続されている接点Ｎ１１ａは“Ｌ”
レベルとなる。
Ａの入力端子に接続されているＮチャンネルＭＯＳトラ
ンジスタＭ１６ａ、ゲートがメインワード線選択信号Ｘ
２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャンネル
ＭＯＳトランジスタＭ１７、ゲートがメインワード線選
択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されているＮチ
ャンネルＭＯＳトランジスタＭ１８、及びゲートがメイ
ンワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続されて
いるＮチャンネルＭＯＳトランジスタＭ１９はそれぞれ
導通状態となり、ＮチャンネルＭＯＳトランジスタＭ１
６ａのドレインに接続されている接点Ｎ１１ａは“Ｌ”
レベルとなる。
【００５６】この結果、ゲートが接点Ｎ１１ａに接続さ
れているＰチャンネルＭＯＳトランジスタＭ１１ａは導
通状態となり、ゲートが接点Ｎ１１ａに接続されている
ＮチャンネルＭＯＳトランジスタＭ１４ａは非導通状態
となるので、メインワード線２５が“Ｈ”レベルとなっ
て、メインワード線２５の選択が行われる。
れているＰチャンネルＭＯＳトランジスタＭ１１ａは導
通状態となり、ゲートが接点Ｎ１１ａに接続されている
ＮチャンネルＭＯＳトランジスタＭ１４ａは非導通状態
となるので、メインワード線２５が“Ｈ”レベルとなっ
て、メインワード線２５の選択が行われる。
【００５７】なお、メインワード線選択時において、メ
インワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７
Ｎ、Ｘ８Ｎ９Ｎ及びバンク選択信号ＳＥＬＡは、メイン
ワード線２５が選択されるまで“Ｈ”レベルに保持さ
れ、メインワード線２５が選択された後、“Ｌ”レベル
となる。この場合、メインワード線選択信号Ｘ２Ｎ３Ｎ
４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ及びバンク選択信号
ＳＥＬＡが“Ｌ”レベルとなった後のメインワード線２
５の電位レベルは、ソースが電源ＶＤＤに接続されたＰ
チャンネルＭＯＳトランジスタＭ１１ａ、Ｍ１２ａ及び
ソースが接地電位ＧＮＤに接続されたＮチャンネルＭＯ
ＳトランジスタＭ１４ａ、Ｍ１５ａで構成されるフリッ
プフロップにより保持される。
インワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７
Ｎ、Ｘ８Ｎ９Ｎ及びバンク選択信号ＳＥＬＡは、メイン
ワード線２５が選択されるまで“Ｈ”レベルに保持さ
れ、メインワード線２５が選択された後、“Ｌ”レベル
となる。この場合、メインワード線選択信号Ｘ２Ｎ３Ｎ
４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ及びバンク選択信号
ＳＥＬＡが“Ｌ”レベルとなった後のメインワード線２
５の電位レベルは、ソースが電源ＶＤＤに接続されたＰ
チャンネルＭＯＳトランジスタＭ１１ａ、Ｍ１２ａ及び
ソースが接地電位ＧＮＤに接続されたＮチャンネルＭＯ
ＳトランジスタＭ１４ａ、Ｍ１５ａで構成されるフリッ
プフロップにより保持される。
【００５８】次に、バンクＢのメインワード線選択時に
は、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６
Ｎ７Ｎ、Ｘ８Ｎ９Ｎ、及びバンク選択信号ＳＥＬＢが
“Ｈ”レベルとなり、バンク選択信号ＳＥＬＡが“Ｌ”
レベルとなる。この時、メインワード線リセット信号Ｐ
Ｘ２Ｂは“Ｈ”レベルとなっているので、ゲートがメイ
ンワード線リセット信号ＰＸ２Ｂの入力端子に接続され
ているＰチャンネルＭＯＳトランジスタＭ１３ｂは非導
通状態となる。
は、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６
Ｎ７Ｎ、Ｘ８Ｎ９Ｎ、及びバンク選択信号ＳＥＬＢが
“Ｈ”レベルとなり、バンク選択信号ＳＥＬＡが“Ｌ”
レベルとなる。この時、メインワード線リセット信号Ｐ
Ｘ２Ｂは“Ｈ”レベルとなっているので、ゲートがメイ
ンワード線リセット信号ＰＸ２Ｂの入力端子に接続され
ているＰチャンネルＭＯＳトランジスタＭ１３ｂは非導
通状態となる。
【００５９】このため、ゲートがバンク選択信号ＳＥＬ
Ｂの入力端子に接続されているＮチャンネルＭＯＳトラ
ンジスタＭ１６ｂ、ゲートがメインワード線選択信号Ｘ
２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャンネル
ＭＯＳトランジスタＭ１７、ゲートがメインワード線選
択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されているＮチ
ャンネルＭＯＳトランジスタＭ１８、及びゲートがメイ
ンワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続されて
いるＮチャンネルＭＯＳトランジスタＭ１９はそれぞれ
導通状態となり、ＮチャンネルＭＯＳトランジスタＭ１
６ｂのドレインに接続されている接点Ｎ１１ｂは“Ｌ”
レベルとなる。
Ｂの入力端子に接続されているＮチャンネルＭＯＳトラ
ンジスタＭ１６ｂ、ゲートがメインワード線選択信号Ｘ
２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャンネル
ＭＯＳトランジスタＭ１７、ゲートがメインワード線選
択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されているＮチ
ャンネルＭＯＳトランジスタＭ１８、及びゲートがメイ
ンワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続されて
いるＮチャンネルＭＯＳトランジスタＭ１９はそれぞれ
導通状態となり、ＮチャンネルＭＯＳトランジスタＭ１
６ｂのドレインに接続されている接点Ｎ１１ｂは“Ｌ”
レベルとなる。
【００６０】この結果、ゲートが接点Ｎ１１ｂに接続さ
れているＰチャンネルＭＯＳトランジスタＭ１１ｂは導
通状態となり、ゲートが接点Ｎ１１ｂに接続されている
ＮチャンネルＭＯＳトランジスタＭ１４ｂは非導通状態
となるので、メインワード線２８が“Ｈ”レベルとなっ
て、メインワード線２８の選択が行われる。
れているＰチャンネルＭＯＳトランジスタＭ１１ｂは導
通状態となり、ゲートが接点Ｎ１１ｂに接続されている
ＮチャンネルＭＯＳトランジスタＭ１４ｂは非導通状態
となるので、メインワード線２８が“Ｈ”レベルとなっ
て、メインワード線２８の選択が行われる。
【００６１】なお、メインワード線選択時において、メ
インワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７
Ｎ、Ｘ８Ｎ９Ｎ及びバンク選択信号ＳＥＬＢは、メイン
ワード線２８が選択されるまで“Ｈ”レベルに保持さ
れ、メインワード線２８が選択された後、“Ｌ”レベル
となる。この場合、メインワード線選択信号Ｘ２Ｎ３Ｎ
４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ及びバンク選択信号
ＳＥＬＢが“Ｌ”レベルとなった後のメインワード線２
８の電位レベルは、ソースが電源ＶＤＤに接続されたＰ
チャンネルＭＯＳトランジスタＭ１１ｂ、Ｍ１２ｂ及び
ソースが接地電位ＧＮＤに接続されたＮチャンネルＭＯ
ＳトランジスタＭ１４ｂ、Ｍ１５ｂで構成されるフリッ
プフロップにより保持される。
インワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ６Ｎ７
Ｎ、Ｘ８Ｎ９Ｎ及びバンク選択信号ＳＥＬＢは、メイン
ワード線２８が選択されるまで“Ｈ”レベルに保持さ
れ、メインワード線２８が選択された後、“Ｌ”レベル
となる。この場合、メインワード線選択信号Ｘ２Ｎ３Ｎ
４Ｎ、Ｘ５Ｎ６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ及びバンク選択信号
ＳＥＬＢが“Ｌ”レベルとなった後のメインワード線２
８の電位レベルは、ソースが電源ＶＤＤに接続されたＰ
チャンネルＭＯＳトランジスタＭ１１ｂ、Ｍ１２ｂ及び
ソースが接地電位ＧＮＤに接続されたＮチャンネルＭＯ
ＳトランジスタＭ１４ｂ、Ｍ１５ｂで構成されるフリッ
プフロップにより保持される。
【００６２】次に、バンクＡのメインワード線非選択時
には、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ
６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ、及びバンク選択信号ＳＥＬＡが
“Ｌ”レベルとなる。この時、メインワード線リセット
信号ＰＸ２Ａは“Ｌ”レベルとなり、ゲートがメインワ
ード線リセット信号ＰＸ２Ａの入力端子に接続されてい
るＰチャンネルＭＯＳトランジスタＭ１３ａが導通状態
となる。
には、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ
６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ、及びバンク選択信号ＳＥＬＡが
“Ｌ”レベルとなる。この時、メインワード線リセット
信号ＰＸ２Ａは“Ｌ”レベルとなり、ゲートがメインワ
ード線リセット信号ＰＸ２Ａの入力端子に接続されてい
るＰチャンネルＭＯＳトランジスタＭ１３ａが導通状態
となる。
【００６３】このため、ゲートがバンク選択信号ＳＥＬ
Ａの入力端子に接続されているＮチャンネルＭＯＳトラ
ンジスタＭ１６ａ，ゲートがメインワード線選択信号Ｘ
２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャンネル
ＭＯＳトランジスタＭ１７、ゲートがメインワード線選
択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されているＮチ
ャンネルＭＯＳトランジスタＭ１８、及びゲートがメイ
ンワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続されて
いるＮチャンネルＭＯＳトランジスタＭ１９はそれぞれ
非導通状態となり、ＮチャンネルＭＯＳトランジスタＭ
１６ａのドレインに接続されている接点Ｎ１１ａは
“Ｈ”レベルとなる。
Ａの入力端子に接続されているＮチャンネルＭＯＳトラ
ンジスタＭ１６ａ，ゲートがメインワード線選択信号Ｘ
２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャンネル
ＭＯＳトランジスタＭ１７、ゲートがメインワード線選
択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されているＮチ
ャンネルＭＯＳトランジスタＭ１８、及びゲートがメイ
ンワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続されて
いるＮチャンネルＭＯＳトランジスタＭ１９はそれぞれ
非導通状態となり、ＮチャンネルＭＯＳトランジスタＭ
１６ａのドレインに接続されている接点Ｎ１１ａは
“Ｈ”レベルとなる。
【００６４】この結果、ゲートが接点Ｎ１１ａに接続さ
れているＰチャンネルＭＯＳトランジスタＭ１１ａは非
導通状態となり、ゲートが接点Ｎ１１ａに接続されてい
るＮチャンネルＭＯＳトランジスタＭ１４ａは導通状態
となるので、メインワード線２５が“Ｌ”レベルとなっ
て、メインワード線２５が非選択となる。
れているＰチャンネルＭＯＳトランジスタＭ１１ａは非
導通状態となり、ゲートが接点Ｎ１１ａに接続されてい
るＮチャンネルＭＯＳトランジスタＭ１４ａは導通状態
となるので、メインワード線２５が“Ｌ”レベルとなっ
て、メインワード線２５が非選択となる。
【００６５】次に、バンクＢのメインワード線非選択時
には、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ
６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ、及びバンク選択信号ＳＥＬＢが
“Ｌ”レベルとなる。この時、メインワード線リセット
信号ＰＸ２Ｂは“Ｌ”レベルとなり、ゲートがメインワ
ード線リセット信号ＰＸ２Ｂの入力端子に接続されてい
るＰチャンネルＭＯＳトランジスタＭ１３ｂが導通状態
となる。
には、メインワード線選択信号Ｘ２Ｎ３Ｎ４Ｎ、Ｘ５Ｎ
６Ｎ７Ｎ、Ｘ８Ｎ９Ｎ、及びバンク選択信号ＳＥＬＢが
“Ｌ”レベルとなる。この時、メインワード線リセット
信号ＰＸ２Ｂは“Ｌ”レベルとなり、ゲートがメインワ
ード線リセット信号ＰＸ２Ｂの入力端子に接続されてい
るＰチャンネルＭＯＳトランジスタＭ１３ｂが導通状態
となる。
【００６６】このため、ゲートがバンク選択信号ＳＥＬ
Ｂの入力端子に接続されているＮチャンネルＭＯＳトラ
ンジスタＭ１６ｂ，ゲートがメインワード線選択信号Ｘ
２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャンネル
ＭＯＳトランジスタＭ１７、ゲートがメインワード線選
択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されているＮチ
ャンネルＭＯＳトランジスタＭ１８、及びゲートがメイ
ンワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続されて
いるＮチャンネルＭＯＳトランジスタＭ１９はそれぞれ
非導通状態となり、ＮチャンネルＭＯＳトランジスタＭ
１６ｂのドレインに接続されている接点Ｎ１１ｂは
“Ｈ”レベルとなる。
Ｂの入力端子に接続されているＮチャンネルＭＯＳトラ
ンジスタＭ１６ｂ，ゲートがメインワード線選択信号Ｘ
２Ｎ３Ｎ４Ｎの入力端子に接続されているＮチャンネル
ＭＯＳトランジスタＭ１７、ゲートがメインワード線選
択信号Ｘ５Ｎ６Ｎ７Ｎの入力端子に接続されているＮチ
ャンネルＭＯＳトランジスタＭ１８、及びゲートがメイ
ンワード線選択信号Ｘ８Ｎ９Ｎの入力端子に接続されて
いるＮチャンネルＭＯＳトランジスタＭ１９はそれぞれ
非導通状態となり、ＮチャンネルＭＯＳトランジスタＭ
１６ｂのドレインに接続されている接点Ｎ１１ｂは
“Ｈ”レベルとなる。
【００６７】この結果、ゲートが接点Ｎ１１ｂに接続さ
れているＰチャンネルＭＯＳトランジスタＭ１１ｂは非
導通状態となり、ゲートが接点Ｎ１１ｂに接続されてい
るＮチャンネルＭＯＳトランジスタＭ１４ｂは導通状態
となるので、メインワード線２８が“Ｌ”レベルとなっ
て、メインワード線２８が非選択となる。
れているＰチャンネルＭＯＳトランジスタＭ１１ｂは非
導通状態となり、ゲートが接点Ｎ１１ｂに接続されてい
るＮチャンネルＭＯＳトランジスタＭ１４ｂは導通状態
となるので、メインワード線２８が“Ｌ”レベルとなっ
て、メインワード線２８が非選択となる。
【００６８】
【表１】 表１に示すように、Ｘデコーダ１５、１６でメインワー
ド線２５、２８をラッチすることにより、信号配線数を
１８本分削減することができる。
ド線２５、２８をラッチすることにより、信号配線数を
１８本分削減することができる。
【００６９】なお、Ｘデコーダ１５、１６電源ＶＤＤの
電圧は外部から与えてもよく、半導体記憶装置内部で昇
圧するようにしてもよい。また、上述した実施例では、
サブワード方式の半導体記憶装置について説明したが、
Ｘデコーダ１５、１６でワード線を直接選択するように
したワード方式の半導体記憶装置に適用するようにして
もよい。
電圧は外部から与えてもよく、半導体記憶装置内部で昇
圧するようにしてもよい。また、上述した実施例では、
サブワード方式の半導体記憶装置について説明したが、
Ｘデコーダ１５、１６でワード線を直接選択するように
したワード方式の半導体記憶装置に適用するようにして
もよい。
【００７０】
【発明の効果】以上説明したように、本発明によれば、
ワード線選択信号をラッチし、ワード線をハイレベルに
維持するラッチ手段をデコード回路に備えることによ
り、ワード線選択信号によりワード線をハイレベルにし
た後は、ラッチ手段によりワード線をハイレベルに維持
することができ、ワード線選択手段の負荷を軽減するこ
とができる。
ワード線選択信号をラッチし、ワード線をハイレベルに
維持するラッチ手段をデコード回路に備えることによ
り、ワード線選択信号によりワード線をハイレベルにし
た後は、ラッチ手段によりワード線をハイレベルに維持
することができ、ワード線選択手段の負荷を軽減するこ
とができる。
【００７１】このため、入出力部を共通にする第１バン
ク領域と第２バンク領域との間にデコード回路を設けた
場合、２バンク構成の半導体記憶装置の各バンク領域の
ワード線の選択を共通のワード線選択手段により行うこ
とができ、デコード回路の面積増加を抑制することがで
きるとともに、入出力バス線の配線長の増加によるスピ
ード低下を抑えることができる。
ク領域と第２バンク領域との間にデコード回路を設けた
場合、２バンク構成の半導体記憶装置の各バンク領域の
ワード線の選択を共通のワード線選択手段により行うこ
とができ、デコード回路の面積増加を抑制することがで
きるとともに、入出力バス線の配線長の増加によるスピ
ード低下を抑えることができる。
【図１】本発明の一実施例によるデコード回路の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の一実施例によるサブワード方式の半導
体記憶装置のアレイ構成を示すブロック図である。
体記憶装置のアレイ構成を示すブロック図である。
【図３】本発明の一実施例によるデコード回路の構成を
示す回路図である。
示す回路図である。
【図４】従来のサブワード方式の半導体記憶装置のアレ
イ構成を示すブロック図である。
イ構成を示すブロック図である。
【図５】従来のサブワード方式の半導体記憶装置のワー
ド線選択方法を示す図である。
ド線選択方法を示す図である。
【図６】従来のデコード回路の構成を示す回路図であ
る。
る。
１ 第１ラッチ手段 ２ 第２ラッチ手段 ３ 第１リセット手段 ４ 第２リセット手段 ５ 第１バンク選択手段 ６ 第２バンク選択手段 ７ ワード線選択手段 １１〜１４ メモリセルアレイ １５、１６ Ｘデコーダ １７、２０、２１、２４ Ｙデコーダ １８、１９、２２、２３ サブデコーダ ２５、２８ メインワード線 ２６、２９ サブワード線 ２７、３０ サブワード選択線 Ｍ１１ａ、Ｍ１２ａ、Ｍ１３ａ、Ｍ１１ｂ、Ｍ１２ｂ、
Ｍ１３ｂ ＰチャンネルＭＯＳトランジスタ Ｍ１４ａ、Ｍ１５ａ、Ｍ１６ａ、Ｍ１４ｂ、Ｍ１５ｂ、
Ｍ１６ｂ、Ｍ１７、Ｍ１８、Ｍ１９ ＮチャンネルＭＯ
Ｓトランジスタ
Ｍ１３ｂ ＰチャンネルＭＯＳトランジスタ Ｍ１４ａ、Ｍ１５ａ、Ｍ１６ａ、Ｍ１４ｂ、Ｍ１５ｂ、
Ｍ１６ｂ、Ｍ１７、Ｍ１８、Ｍ１９ ＮチャンネルＭＯ
Ｓトランジスタ
Claims (5)
- 【請求項１】 入出力部を共通にする第１バンク領域と
第２バンク領域との間に設けられたデコード回路におい
て、 ワード線を選択するワード線選択手段と、前記ワード線選択手段から出力されたワード線選択信号
をラッチし、前記第１バンク領域のワード線をハイレベ
ルに維持する第１ラッチ手段と、 前記ワード線選択手段から出力されたワード線選択信号
をラッチし、前記第２バンク領域のワード線をハイレベ
ルに維持する第２ラッチ手段と、 前記第１ラッチ手段が前記第１バンク領域のワード線を
ハイレベルにするか否かを選択的に制御し、また、前記
第２ラッチ手段が前記第２バンク領域のワード線をハイ
レベルにするか否かを選択的に制御する選択手段と、 前記第１ラッチ手段によるワード線選択信号のラッチを
解除して前記第１バンク領域のワード線をロウレベルに
するか否かを選択的に制御し、また、前記第２ラッチ手
段によるワード線選択信号のラッチを解除して前記第２
バンク領域のワード線をロウレベルにするか否かを選択
的に制御するリセット手段とを備えることを特徴とする
デコード回路。 - 【請求項２】 前記ラッチ手段はフリップフロップを備
え、 前記フリップフロップのセット端子には、前記ワード線
選択信号が供給され、 前記フリップフロップのリセット端子には、前記リセッ
ト手段から出力されたリセット信号が供給され、 前記フリップフロップの出力端子は、前記ワード線に接
続されていることを特徴とする請求項１に記載のデコー
ド回路。 - 【請求項３】 入出力部を共通にする第１バンク領域と
第２バンク領域との間に設けられたデコード回路におい
て、 ワード線を選択するワード線選択手段と、 前記第１バンク領域を選択する第１バンク選択手段と、 前記第２バンク領域を選択する第２バンク選択手段と、 前記ワード線選択手段から出力されたワード線選択信号
をラッチし、前記第１バンク選択手段から出力された選
択信号に基づいて、前記第１バンク領域のワード線をハ
イレベルに維持する第１ラッチ手段と、 前記ワード線選択手段から出力されたワード線選択信号
をラッチし、前記第２バンク選択手段から出力された選
択信号に基づいて、前記第２バンク領域のワード線をハ
イレベルに維持する第２ラッチ手段と、 前記第１ラッチ手段によるワード線選択信号のラッチを
解除し、前記第１バンク領域のワード線をロウレベルと
する第１リセット手段と、 前記第２ラッチ手段によるワード線選択信号のラッチを
解除し、前記第２バンク領域のワード線をロウレベルと
する第２リセット手段とを備えることを特徴とするデコ
ード回路。 - 【請求項４】 前記第１ラッチ手段は第１のフリップフ
ロップを備え、 前記第２ラッチ手段は第２のフリップフロップを備え、 前記第１のフリップフロップのセット端子には、前記第
１バンク選択手段から出力された選択信号が供給され、 前記第１フリップフロップのリセット端子には、前記第
１リセット手段から出力されたリセット信号が供給さ
れ、 前記第１のフリップフロップの出力端子は、前記第１バ
ンク領域のワード線に接続され、 前記第２のフリップフロップのセット端子には、前記第
２バンク選択手段から出力された選択信号が供給され、 前記第２フリップフロップのリセット端子には、前記第
２リセット手段から出力されたリセット信号が供給さ
れ、 前記第２のフリップフロップの出力端子は、前記第２バ
ンク領域のワード線に接続されていることを特徴とする
請求項３に記載のデコード回路。 - 【請求項５】 前記デコード回路をＸデコーダとして用
いることを特徴とする請求項１〜４のいずれか１項に記
載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25014696A JP3173387B2 (ja) | 1996-09-20 | 1996-09-20 | 半導体記憶装置及びデコード回路 |
| US08/932,178 US5970017A (en) | 1996-09-20 | 1997-09-17 | Decode circuit for use in semiconductor memory device |
| EP97116297A EP0831494B1 (en) | 1996-09-20 | 1997-09-18 | Decode circuit for use in semiconductor memory device |
| DE69717384T DE69717384T2 (de) | 1996-09-20 | 1997-09-18 | Dekodierschaltung für Halbleiterspeicheranordnung |
| KR1019970047877A KR100332010B1 (ko) | 1996-09-20 | 1997-09-20 | 디코드회로및반도체메모리디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25014696A JP3173387B2 (ja) | 1996-09-20 | 1996-09-20 | 半導体記憶装置及びデコード回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1097789A JPH1097789A (ja) | 1998-04-14 |
| JP3173387B2 true JP3173387B2 (ja) | 2001-06-04 |
Family
ID=17203509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25014696A Expired - Fee Related JP3173387B2 (ja) | 1996-09-20 | 1996-09-20 | 半導体記憶装置及びデコード回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5970017A (ja) |
| EP (1) | EP0831494B1 (ja) |
| JP (1) | JP3173387B2 (ja) |
| KR (1) | KR100332010B1 (ja) |
| DE (1) | DE69717384T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000339960A (ja) | 1999-06-01 | 2000-12-08 | Fujitsu Ltd | 半導体記憶装置 |
| JP2002133873A (ja) * | 2000-10-23 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US6418046B1 (en) * | 2001-01-30 | 2002-07-09 | Motorola, Inc. | MRAM architecture and system |
| US11250895B1 (en) * | 2020-11-04 | 2022-02-15 | Qualcomm Incorporated | Systems and methods for driving wordlines using set-reset latches |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| JPH01279491A (ja) * | 1988-05-06 | 1989-11-09 | Hitachi Ltd | 半導体メモリ |
| JPH02123595A (ja) * | 1988-11-01 | 1990-05-11 | Nec Corp | 半導体記憶装置 |
| US5414663A (en) * | 1992-07-09 | 1995-05-09 | Creative Integrated Systems, Inc. | VLSI memory with an improved sense amplifier with dummy bit lines for modeling addressable bit lines |
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| US5235545A (en) * | 1991-03-29 | 1993-08-10 | Micron Technology, Inc. | Memory array write addressing circuit for simultaneously addressing selected adjacent memory cells |
| US5402386A (en) * | 1992-10-14 | 1995-03-28 | Sun Microsystems, Inc. | Word line decoder/driver circuit and method |
| JP3080829B2 (ja) * | 1994-02-17 | 2000-08-28 | 株式会社東芝 | カスケード型メモリセル構造を有した多バンクシンクロナスメモリシステム |
| JP3068426B2 (ja) * | 1994-12-21 | 2000-07-24 | 日本電気株式会社 | 半導体記憶装置 |
| US5822252A (en) * | 1996-03-29 | 1998-10-13 | Aplus Integrated Circuits, Inc. | Flash memory wordline decoder with overerase repair |
| US5646890A (en) * | 1996-03-29 | 1997-07-08 | Aplus Integrated Circuits, Inc. | Flexible byte-erase flash memory and decoder |
-
1996
- 1996-09-20 JP JP25014696A patent/JP3173387B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-17 US US08/932,178 patent/US5970017A/en not_active Expired - Lifetime
- 1997-09-18 EP EP97116297A patent/EP0831494B1/en not_active Expired - Lifetime
- 1997-09-18 DE DE69717384T patent/DE69717384T2/de not_active Expired - Lifetime
- 1997-09-20 KR KR1019970047877A patent/KR100332010B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0831494A2 (en) | 1998-03-25 |
| US5970017A (en) | 1999-10-19 |
| DE69717384T2 (de) | 2003-10-09 |
| KR19980024799A (ko) | 1998-07-06 |
| JPH1097789A (ja) | 1998-04-14 |
| EP0831494B1 (en) | 2002-11-27 |
| DE69717384D1 (de) | 2003-01-09 |
| KR100332010B1 (ko) | 2002-09-27 |
| EP0831494A3 (en) | 1999-10-13 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090330 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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