JPH0560200B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は不揮発性メモリセルを用いた不揮発
性半導体記憶装置に係り、特にメモリセルが接続
された行線を選択的に駆動する行デコーダの改良
を図た不揮発性半導体記憶装置に関する。

〔発明の技術的背景〕

第２図は従来の不揮発性半導体記憶装置におけ
る行デコーダの１ビツト分の構成を示す回路図で
ある。図において端子５１はデータ書き込み時に
使用される高電位、例えば＋12Vの電位VPPが供
給されている電源端子であり、端子５２はデータ
の読み出し時に使用される通常の電位、例えば＋
5Vの電位VCCが供給されている電源端子である。
上記両端子５１及び５２に供給されている電位
は、２個のデプレツシヨン型（以下、Ｄ型と称す
る）でｎチヤンネルのMOSトランジスタ５３及
び５で構成された電位選択回路５５によりいずれ
か一方が選択され、ノード５６に出力される。こ
のノード５６と行デコーダ５７の内のノード５８
との間にはエンハンスメント型（以下、Ｅ型と称
する）でＤチヤネルのMOSトランジスタ５９の
ソース、ドレイン間が挿入されている。上記トラ
ンジスタ５９のゲーは対応する行線６０に接続さ
れている。上記ノード５６と上記行線６０との間
にはＥ型でｐチヤネルのMOSトランジスタ６１
のソース、ドレイン間が挿入されている。さらに
上記行線６０とアース電位VSS（0V）との間には
Ｅ型でｎチヤンネルのMOSトランジスタ６２の
ソース、ドレイン間が挿入されている。上記
MOSトランジスタ６１及び６２のゲートは共通
に接続され、この共通ゲートは上記ノード５８に
接続されている。すなわち、上記両MOSトラン
ジスタ６１及び６２はノード５６の電位を電源電
位として使用し、ノード５８の信号電位を反転増
幅するCMOSインバータ６３を構成しており、
さらにこのCMOSインバータ６３と上記トラン
ジスタ５９とは帰還型増幅回路６４を構成してい
る。また、上記ノード５６の電位は同じ行デコー
ダ５７内の図示しない複数の帰還型増幅回路に並
列に供給されている。

上記行線６０には、浮遊ゲートを持ちこの浮遊
ゲート内に電荷を蓄積させることによりデータの
書き込みを行なういわゆる不揮発性トランジスタ
からなるメモリセル６５の制御ゲートが接続され
ている。そして、このメモリセル６５のドレイン
はデータ線６６に接続され、ソースは所定電位、
例えばアース電位（VSS）に接続されている。

ナンド回路６７はアドレス信号のデコードを行
なうものであり、数ビツトの行アドレス信号が入
力される。このナンドゲート回路６７の出力ノー
ド６８は、ゲートに電位VCCが常時供給されて
いるノード電位分離用のＥ型でｎチヤンネルの
MOSトランジスタ６９を介して上記ノード５８
に接続されている。

このような構成において、行線６０に接続され
たメモリセル６５でデータの書き込みを行なう場
合には、電位選択回路５５のMOSトランジスタ
５３のゲートに＋12Vの電位VPPを供給してこの
トランジスタ５３をオン状態にし、＋12Vの電位
VPPをノード５６に出力させる。このとき、対
応する行線６０が選択されている場合、ナンド回
路６７の出力ノード６８の電位は0V（VSS）にな
つている。このノード６８の電位はトランジスタ
６９を介してノード５８に供給されるので、この
ノード５８の信号電位は0V程度に低下する。こ
のときCMOSインバータ６３内のｐチヤネル
MOSトランジスタ６１がオン状態となり、行線
６０の電位はこのトランジスタ６１を介し、＋
12Vに向かつて上昇する。このときの行線６０の
電位によりｐチヤンネルのMOSトランジスタ５
９がオフ状態にされる。これにより、行線６０の
電位は最終的に＋12Vにされ、この後、この行線
６０に接続されたメモリセル６５で十分なデータ
の書き込みが行われる。

他方、行線６０が選択されていない場合、ナン
ド回路６７の出力ノード６８の電位は＋5Vにな
つている。この電位はトランジスタ６９を介して
ノード５８に供給されるので、このノード５８の
信号電位は＋5Vよりもトランジスタ６９の閾値
電圧に相当する分だけ低下した値、例えば＋3V
となる。このときCMOSインバータ６３内のｎ
チヤンネルMOSトランジスタ６２がオン状態と
なり、行線６０の電位は0V側に低下する。この
行線６０の電位はｐチヤネルのMOSトランジス
タ５９のゲートに給されているため、このMOS
トランジスタ５９がオン状態になり、このトラン
ジスタ５９を介してノード５８の信号電位が＋
12Vに向かつて充電される。このようにしてノー
ド５８の信号電位は最終的に＋12Vされ、かつ行
線６０の電位は0Vされる。すなわち、この回路
ではノード５８の信号電位に応じてVPPもしく
はVSSの電位が行線６０に出力される。このこ
とは電源端子５２の電位VCCがノード５６に出
力されるデータ書き込みの場合でも同様である。
このため、選択状態の行線電位は＋5Vにされ、
メモリセル６５がアクセスされ、非選択状態の行
線電位は0Vされ、メモリセル６５はアクセスさ
れない。

〔背景技術の問題点〕

ところで、一般に不揮発性メモリセルを持つ記
憶装置を集積回路化する場合、例えば行デコーダ
を４ビツト単位で配置すると、行デコーダとメモ
リセルとのピツチはほぼ同程度にすることができ
る。しかし、上記従来装置ではCMOSインバー
ダ６３の出力信号をMOSトランジスタ５９のゲ
ートに帰環する必要がある。この帰環用配線はア
ルミニユームなどで構成され、パターン的に複雑
になるため、行デコーダを複数ビツト単位で配置
する際に、行デコーダのピツチがメモリセルのそ
れよりも長くなるという欠点がある。この結果、
従来の記憶装置ではメモリセルのピツチが行デコ
ーダによつて決定され、メモリセルの高集積化が
実現できないという欠点がある。

〔発明の目的〕

この発明は上記のような事情を考慮してなされ
たのであり、その目的は、集積回路化する場合に
行デコーダのピツチを短くすることができ、もつ
てメモリセルの高集積化が実現できる不揮発性半
導体記憶装置を提供することにある。

〔発明の概要〕

上記目的を達成するためこの発明にあつては、
第１及び第２の電位のいずれか一方を選択して第
１のノードに出力する第１の電位選択手段と、ア
ドレス入力信号に基づいてその信号電位が決定さ
れる第２のノードと、上記第１及び第２のノード
相互間に挿入され、常時導通状態にされた負荷ト
ランジスタと、上記第１及び第２の電位のいずれ
か一方を選択して第３のノードに出力する第２の
電位選択手段と、上記第３のノードの電位を一方
の電源電位として用いて上記第２のノードの信号
電位を増幅し、増幅した信号電位を不揮発性メモ
リセルが接続された行線に出力する相補MOS型
の増幅回路とからなる不揮発性半導体記憶装置が
提供されている。

〔発明の実施例〕

以下、図面を参照してこの発明の実施例を説明
する。第１図はこの発明に係る不揮発性半導体記
憶装置における行デコーダの１ビツト分の構成を
示す回路図である。図において端子１１はデータ
書き込み時に使用される高電位、例えば＋12Vの
電位VPPが供給されている電源端子であり、端
子１２はデータの読み出し時に使用される通常の
電位、例えば＋5Vの電位VCCが供給されている
電源端子である。上記両端子１１及び１２に供給
されている電位は、２個のＤ型でｎチヤンネルの
MOSトランジスタ１３及び１４で構成された電
位選択回路１５によりいずれか一方が選択され、
ノード１６に出力される。このノード１６とノー
ド１７との間にはＥ型でｐチヤネルのMOSトラ
ンジスタ１８のソース、ドレイン間が挿入されて
いる。

さらに上記両端子１１及び１２に供給されてい
る電位は、２個のＤ型でｐチヤネルのMOSトラ
ンジスタ１９及び２０で構成された電位選択回路
２１によりいずれか一方が選択され、ノード２２
に出力される。

行デコーダ３０の１ビツト分は図示するよう
に、アドレス信号のデコードを行なうナンド回路
３１、このナンド回路３１の出力ノード３２とノ
ード３３との間にソース、ドレイン間が挿入さ
れ、ゲートに電位VCCが常時供給されているノ
ード電位分離用のＥ型でｎチヤンネルのMOSト
ランジスタ３４、前記ノード１７と上記ノード３
３との間にソース、ドレイン間が挿入され、ゲー
トがノード３３に接続されたＤ型でｎチヤンネル
のMOSトランジスタ３５、ソースが前記ノード
２２に、ドレインが対応する行線３６に、かつゲ
ートが上記ノード３３にそれぞれ接続されたＥ型
でｐチヤンネルのMOSトランジスタ３７、ソー
スがアース電位VSSに、ドレインが対応する行
線３６に、かつゲートが上記ノード３３にそれぞ
れ接続されたＥ型でｎチヤンネルのMOSトラン
ジスタ３８とからなつている。そして、上記
MOSトランジスタ３７と３８とは、上記ノード
２２の信号電位を電源電位として動作し、上記ノ
ード３３の信号を反転増幅するCMSインバータ
３９を構成している。また、上記MOSトランジ
スタ３５はｎチヤネルのものでありそのゲートが
ソースに接続されているので、常時オン状態にな
つており、負荷トランジスタとして作用する。

行線３６には、浮遊ゲーを持ちこの浮遊ゲート
内に電荷を蓄積させることによりデータの書き込
みを行なういわゆる不揮発性トランジスタからな
るメモリセル４０の制御ゲートが接続されてい
る。そして、このメモリセル４０のドレインはデ
ータ線４１に接続され、ソースは所定電位、例え
ばアース電位（VSS）に接続されている。

また、上記ノード１７及び２２の電位は同じ行
デコーダ３０内のMOSトランジスタ３５の各ド
レイン、MOSトランジスタ３７の各ソースそれ
ぞれに供給されている。

次に上記のような構成の回路の動作を説明す
る。

まず、通常動作時、すなわちデータの書き込み
及びデータの読み出し時にはMOSトランジスタ
１８のゲートに制御信号を供給してこのMOSト
ランジスタ１８をオン状態にしておく。次にメモ
リセル４０にデータの書き込みを行なう場合に
は、電位選択回路１５のMOSトランジスタ１３
のゲート及び電位選択回路２１内のMOSトラン
ジスタ１９のゲートそれぞれに＋12Vの電位VPP
を供給してこれら両トランジスタ１３及び１９を
オン状態にする。これにより、＋12Vの電位VPP
がノード１６及び２２にそれぞれ出力される。ま
た、MOSトランジスタ１８がオン状態にされて
いるので、ノード１６に出力された＋12Vの電位
VPPはノード１７に出力される。このとき、対
応する行線３６が選択されている場合、ナンド回
路３１の出力ノード３２の電位は0V（VSS）にな
つている。このため、このノード３３の電位は
0V程度に低下する。このときCMOSインバータ
３９内のｐチヤネルMOSトランジスタ３７がオ
ン状態となり、行線３６の電位はこのトランジス
タ３７を介し、ノード２２の電位＋12Vに設定さ
れる。これにより、この行線３６に接続されたメ
モリセル４０で十分なデータの書き込みが行われ
る。

他方、行線３６が選択されていない場合、ナン
ド回路３１の出力ノード３２の電位は＋5Vにな
つている。これによりノード３２と３３とは
MOSトランジスタ３４によつて分離され、ノー
ド３３の信号電位はMOSトランジスタ３５を介
して＋12Vに設定される。このときCMOSインバ
ータ３９内のｎチヤネルMOSトランジスタ３８
がオン状態となり、行線３６の電位は0Vに設定
される。従つて、この場合にはメモリセル４０の
ゲートに高電位は印加されず、データの書き込み
は行われない。このようにこの回路ではノード３
３の信号電位に応じてVPPもしくはVSSの電位
が行線３６に出力される。このことは電源端子１
２の電位VCCがノード１７及び２２に出力され
るデータ書き込みの場合でも同様である。このた
め、選択状態の行線電位は＋5Vにされてメモリ
セル４０がアクセスされ、非選択状態の行線電位
は0Vにされてメモリセル４０はアクセスされな
い。

このように上記実施例装置では行線３６に書き
込み用の高電位VPPもしくは通常の読み出し用
の電位VCCを電位降下を生じないで供給するこ
とができる。しかも、行デコーダ３０では従来の
ような帰還用の配線を設ける必要がないので、行
デコーダを複数ビツト単位で配置する際に、行デ
コーダのピツチをメモリセルのそれと同程度にす
ることができ、この結果、メモリセルの高集積化
を実現するとができる。

なお、上記実施例において電位選択回路を２個
設けているのは次のような理由による。すなわ
ち、例えば電位選択回路１５のみを設け、ノード
１７をノード２２と接続するように構成した場
合、ノード３２の信号電位が0Vにされた時、ノ
ード１７の電位はMOSトランジスタ３５，３４
を介して低下してしまう。するとCMOSインバ
ータ３９の電源電位も低下し、行線３６にVPP
もしくはVCCをそのまま供給できなくなつてし
まうからである。

一方、この種の記憶装置ではMOSトランジス
タにおける時間依存性絶縁膜破壊（time
dependent dieleotric breakdown：TDDB）を
考慮する必要がある。まず、書き込み状態の時に
選択されている行を除くデコーダ回路は非選択状
態であり、これら非選択デコーダ回路ではノード
３３が高電位に、行線３６がアース電位にそれぞ
れなつている。通常CMOSインバータ３９を構
成するMOSトランジスタ３７と３８それぞれの
素子面積は他のMOSトランジスタに比較して大
きくされている。従つて、MOSトランジスタ３
８のゲート絶縁膜に欠陥があると長時間のストレ
スでこのゲート絶縁膜が破壊される恐れがある。
このようなものはこの段階で不良と判断され、製
品としては出荷されない。ところが、他方の
MOSトランジスタ３７のゲート絶縁膜に欠陥が
あつたとしても、このゲート絶縁膜にストレスが
加わる時間は選択時に限られるため、このような
ものは必ずしも製品としては出荷される前に排除
されない。この対策として全ての行線を選択する
手が考えられるが、このときＤ型のMOSトラン
ジスタ３５それぞれを介して全てのビツトで電流
が流れ、このときの全電流は例えば数＋mA程度
に達する。この電位VPPからこのように数＋mA
程度の電流を流すと、発熱によるパツケージ内の
温度上昇やアルミニユーム配線の熱による断線や
マイグレーシヨンなどの問題が起こる。そこで上
記実施例ではノード１６と３３との間にMOSト
ランジスタ１８のソース、ドレイン間を挿入し、
全ての行線を選択する際にこのMOSトランジス
タ１８をオフ状態に設定することにより、各
MOSトランジスタ３５に電流が流れないように
している。

なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記実施例ではノード１６と３３
との間に挿入され、負荷トランジスタとして作用
するMOSトランジスタとしてＤ型のｎチヤネル
MOSトランジスタ３５を使用する場合について
説明したが、これは常時オン状態されているよう
なものであればどのようなものであつてもよく、
例えばゲートがアース電位に接続されているＥ型
でアクテイブプルアツプ型のｐチヤネルのMOS
トランジスタや、Ｄ型のｐチヤネルMOSトラン
ジスタなども使用できる。

〔発明の効果〕

以上説明したようにこの発明によれば、集回路
化する場合に行デコーダのピツチを短くすること
ができ、もつてメモリセルの高集積化が実現でき
る不揮発性半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路
図、第２図は従来の回路図である。 １１，１２……電源端子、１５，２１……電位
選択回路、３０……行デコーダ、３５……デプレ
ツシヨン型のMOSトランジスタ、３６……行線、
３９……CMOSインバータ、４０……メモリセ
ル。

Claims (1)

1. 【特許請求の範囲】 １ 不揮発性メモリセルが接続された行線と、 上記不揮発性メモリセルに対してデータの書き
   込みを行なう際に該メモリセルに供給するための
   第１の電位及びメモリセルからデータの読み出し
   を行なう際にメモリセルに供給するための第２の
   電位が供給され、両電位のいずれか一方を選択し
   て第１のノードに出力する第１の電位選択手段
   と、 アドレス入力信号に基づいてその信号電位が決
   定される第２のノードと、 上記第１のノードと第２のノードとの間に挿入
   され、常時導通状態にされた負荷トランジスタ
   と、 上記第１のノードと第２のノードとの間に上記
   負荷トランジスタに対して直列に挿入され、上記
   行線に接続された不揮発性メモリセルに対してデ
   ータの書き込みを行なう際及びメモリセルからデ
   ータの読み出しを行なう際に導通状態にされるス
   イツチ用トランジスタと、 上記第１の電位及び第２の電位が供給され、両
   電位のいずれか一方を選択して第３のノードに出
   力する第２の電位選択手段と、 上記第３のノードの電位を一方の電源電位とし
   て用いて上記第２のノードの信号電位を増幅し、
   増幅した信号電位を上記行線に出力する相補
   MOS型の増幅回路 とを具備したことを特徴とする不揮発性半導体記
   憶装置。