KR0158485B1

KR0158485B1 - 본딩옵션용 워드라인전압 승압회로

Info

Publication number: KR0158485B1
Application number: KR1019950007512A
Authority: KR
Inventors: 정우섭; 이호철
Original assignee: 김광호; 삼성전자주식회사
Priority date: 1995-03-31
Filing date: 1995-03-31
Publication date: 1999-02-01
Also published as: US5673225A; KR960035624A; JPH08279289A

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 활성화되는 워드라인의 갯수에 적응하여 워드라인전압을 가변적으로 승압하는 반도체 메모리의 본딩옵션용 워드라인전압 승압회로에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

종래의 경우 최대한의 워드라인이 활성화되는 경우에 맞도록 최대한으로 승압한뒤 상기 최대한으로 승압된 워드라인전압을 소정레벨 방전하여 가변적으로 출력하였고 이에 따라 전력소비가 크고 노이즈발생이 큰 회로

3. 발명의 해결방법의 요지

본 발명에서 출력되는 워드라인전압의 방전동작을 실행하지 않고 가산하는 회로구성을 사용하는 상기와 같은 문제점을 해결하였다.

4. 발명의 중요한 용도

본 발명에 따른 워드라인전압 승압회로가 구현되므로서 전력소비가 줄어들고 노이즈발생이 억제되어 저전력을 소비하고 안정적인 반도체 메모리장치가 구현되었다.

Description

본딩옵션용 워드라인전압 승압회로

제1도는 종래기술에 따른 본딩옵션용 워드라인전압 승압회로의 회로도.

제2도는 제1도의 동작타이밍도.

제3도는 본 발명의 실시예에 따른 본딩옵션용 워드라인전압 승압회로의 회로도.

제4도는 제3도의 동작타이밍도.

본 발명은 반도체 메모리에 관한 것으로, 특히 활성화되는 워드라인의 갯수가 변함에 따라 출력되는 워드라인전압을 가변하여 출력하는 본딩옵션용 워드라인전압 승압회로에 관한 것이다.

다이나믹 랜덤 액세스 메모리(DRAM) 혹은 스태틱 랜덤 액세스 메모리(SRAM)와 같은 반도체 메모리에 있어서, 메모리셀에 저장된 데이타가 지닌 전압레벨을 완전히 독출(read) 또는 서입(write)하기 위해서 상기 데이타가 지닌 전압레벨보다 소정레벨이상의 전압이 워드라인으로 공급되지 않으면 안된다. 이에 따라 승압된 워드라인전압을 워드라인으로 공급하는 워드라인전압 승압회로의 필요성이 제기된다. 또, 반도체 메모리장치가 고속동작화됨에 따라, 고속의 응답속도를 가지는 회로들 및 소자들에 관한 연구가 활발히 진행되고 있다. 따라서 한번의 활성화동작으로 선택되는 메모리셀의 갯수가 많을수록 상술한 고속동작에 유리하다는 사실은 자명하다. 상술한 고속동작을 위하여 여러가지 모드동작이 설정되는 데 블럭라이트(block write) 및 패스트 페이지모드(fast page mode)등과 같은 모드는 상술한 고속동작을 구현할 수 있는 모드이다. 그러나, 활성화되는 메모리셀의 갯수가 무조건 많은 반도체 장치가 꼭 유리한 것만은 아니고 사용자의 필요에 따라 활성화되는 메모리셀의 갯수를 가변할 수 있다면 아주 효율적인 반도체 메모리장치로 동작하게 될 것은 자명한 사실이다. 이와 같이 활성화되는 워드라인의 갯수가 가변적일때 그에 적응적인 워드라인전압을 워드라인으로 공급하는 본딩 옵션(Bonding Option)용 회로에 대한 연구가 빠른 속도로 진척되고 있다.

제1도는 종래 기술에 따른 본딩옵션용 워드라인전압 승압회로를 보여주는 회로도이다.

제1도를 참조하면, 워드라인전압 승압회로는 프리차아지회로(2)와 승압회로(4)와 워드라인 드라이버(8)와 제어회로(6) 및 출력전압 방전회로(10)으로 구성된다.

이하 상기 워드라인전압 승압회로를 구성하는 각 회로들의 상세한 구성이 설명된다.

프리차아지회로(2)에 있어서, 클럭신호RG는 인버터(12)의 입력단과 커패시터(14)의 입력단에 공통으로 접속된다. 상기 인버터(12)의 출력단은 커패시터(22)의 입력단에 접속되고 상기 커패시터(22)의 출력단은 엔채널 트랜지스터(24)의 게이트단자와 접속된다. 상기 엔채널 트랜지스터(24)의 드레인과 엔채널 트랜지스터(26)의 게이트 및 드레인은 서로 접속되어 전원전압단자 VCC와 공통으로 접속된다. 상기 엔채널 트랜지스터들(24,26)의 소오스들은 서로 공통으로 접속되어 후술되는 승압회로(4)의 출력라인에 접속된다. 한편 커패시터(14)의 출력단은 엔채널 트랜지스터(18)의 게이트단자와 접속된다. 상기 엔채널 트랜지스터(18)의 드레인과 엔채널 트랜지스터(20)의 게이트 및 드레인은 서로 접속되어 전원전압단자 VCC와 공통으로 접속된다. 상기 커패시터(14)의 출력단과 상기 엔채널 트랜지스터(18)의 게이트를 연결하는 라인상의 노드 N1에는 드레인과 게이트가 전원전압단자 VCC에 접속되는 엔채널 트랜지스터(16)의 소오스단자가 접속된다. 상기 엔채널 트랜지스터들(18,20)의 소오스들은 서로 접속되고 상기 커패시터(22)와 엔채널 트랜지스터(24)의 게이트를 연결하는 라인상의 노드 N2에 접속된다.

승압회로(4)에 있어서, 클럭신호RG는 참조번호순서대로 직렬접속된 4개의 인버터들(28∼34)중 인버터(28)의 입력단에 접속되고 인버터(34)의 출력단은 커패시터(36)의 입력단에 접속된다. 상기 커패시터(36)의 출력단은 후술하는 워드라인 드라이버(8)와 제어회로(6)와 접속된다.

워드라인 드라이버(8)는 직렬접속된 엔채널 트랜지스터들(78,80)로 구성된다. 상기 엔채널 트랜지스터(78)는 드레인이 상기 승압회로(4)의 출력단과 접속되고 게이트가 후술되는 제어회로(6)의 출력단과 접속된다. 엔채널 트랜지스터(80)은 게이트가 대기신호WLD에 접속되고 소오스가 접지전원단자 VSS와 접속된다. 직렬접속된 엔채널 트랜지스터들(78,80)사이에는 출력라인(100)이 접속된다.

제어회로(6)에 있어서, 클럭신호RG와 활성화신호WL는 낸드게이트(40)의 입력단과 접속되고 상기 낸드게이트(40)의 출력단은 인버터(42)와 커패시터(44)의 입력단들과 접속된다. 상기 커패시터(44)의 출력단은 접지전원단자 VSS와 접속된다. 상기 인버터(42)의 출력단은 드레인이 전원전압단자 VCC와 접속된 엔채널 트랜지스터(46)의 게이트와 엔채널 트랜지스터(54)의 드레인에 공통으로 접속된다. 상기 엔채널 트랜지스터(46)의 소오스는 대기신호WLD를 게이트로 입력하는 엔채널 트랜지스터의 드레인과 엔채널 트랜지스터(52)의 게이트에 공통으로 접속된다. 상기 엔채널 트랜지스터(48,52)의 소오스들은 접속되어 접지전원단자 VSS에 공통으로 접속된다. 전원전압단자 VCC에 소오스가 접속된 피채널 트랜지스터(50)의 게이트는 클럭신호RG가 접속되고 상기 피채널 트랜지스터(50)의 드레인은 상기 엔채널 트랜지스터(52)의 드레인과 접속된다. 접지전원단자 VCC에 게이트가 접속된 엔채널 트랜지스터(56)의 소오스는 상기 엔채널 트랜지스터(54)의 게이트와 접속된다. 또 상기 엔채널 트랜지스터(56)의 드레인은 엔채널 트랜지스터(58)의 소오스와 접속되어 엔채널 트랜지스터(60)의 소오스에 공통으로 접속된다. 상기 엔채널 트랜지스터(58)의 드레인은 전원전압단자 VCC에 접속된다. 피채널 트랜지스터(50)과 엔채널 트랜지스터(52)사이의 접속점(51)은 엔채널 트랜지스터(70)의 게이트와 접속된다. 상기 접속점(51)과 엔채널 트랜지스터(70)사이의 연결라인(61)사이의 접속점(63)은 상기 엔채널 트랜지스터(60)의 드레인이 접속되고 접속점(65)는 인버터(64)의 입력단과 접속된다. 상기 인버터(64)의 출력단은 인버터(66)의 입력단에 접속되고 상기 인버터(66)의 출력단은 상기 엔채널 트랜지스터(60)의 게이트와 접속된다. 인버터들(64,66)사이의 접속점(67)은 피모오스 커패시터(62)의 출력단이 접속되고 상기 피모오스 커패시터(62)의 입력단은 전원전압단자 VCC와 접속된다. 상기 피모오스 커패시터(62)와 접속점(67)사이의 접속점(69)은 상기 엔채널 트랜지스터(58)의 게이트와 접속된다. 상기 엔채널 트랜지스터(54)의 소오스는 엔채널 트랜지스터(68) 및 워드라인 드라이버(8)를 구성하는 엔채널 트랜지스터(78)의 게이트들에 공통으로 접속된다. 엔채널 트랜지스터(54)의 소오스와 엔채널 트랜지스터(68)의 게이트를 연결하는 라인상의 노드 N3는 게이트가 전원전압단자 VCC에 접속된 엔채널 트랜지스터(74)의 드레인이 접속된다. 상기 엔채널 트랜지스터(74)의 소오스는 게이트에 대기신호WLD가 접속된 엔채널 트랜지스터(76)의 드레인과 접속되고 상기 엔채널 트랜지스터(76)의 소오스는 접지전압단자 VSS가 접속된다. 노드 N3와 엔채널 트랜지스터(74)의 드레인사이의 접속점(73)은 커패시터(72)의 출력단과 접속된다. 상기 엔채널 트랜지스터(68)의 소오스는 엔채널 트랜지스터(70)의 드레인 및 커패시터(72)의 입력단과 공통으로 접속된다. 상기 엔채널 트랜지스터(70)의 소오스는 접지전원단자 VSS와 접속된다.

마지막으로 출력전압 방전회로(10)에 있어서, 출력라인상의 노드 N6에 엔채널 트랜지스터(82)의 드레인이 접속된다. 상기 엔채널 트랜지스터(82)의 게이트는 게이트가 전원전압단자 VCC에 접속된 엔채널 트랜지스터(86)의 소오스와 접속된다. 상기 엔채널 트랜지스터(86)의 드레인은 모드신호Xi가 접속된다. 상기 엔채널 트랜지스터(82)의 소오스는 커패시터(84)의 입력단과 접속되고 상기 커패시터(84)의 출력단은 접지전원단자 VSS에 접속된다. 상기 엔채널 트랜지스터(82)의 소오스와 커패시터(84)의 입력단사이의 접속점(83)에는 대기신호WLD가 게이트에 접속된 엔채널 트랜지스터(90)의 드레인과 접속된다. 상기 엔채널 트랜지스터(90)의 소오스는 접지전원단자 VSS와 접속된다.

제2도는 상기 제1도로 도시한 종래기술에 의한 워드라인전압 승압회로의 동작타이밍도이다. 제1도와 제2도를 참조하여 상술한 구성을 가지는 워드라인전압 승압회로의 동작이 설명된다.

워드라인전압 승압회로가 활성화되기전의 초기상태에서 프리차아지회로(2)에 있는 노드 N1의 전압상태 VCC-Vt(여기서 Vt는 트랜지스터(16)의 드레시홀드전압이다).레벨로 프리차아지되고 이에 따라 노드 N2의 전압은 소정의 전압레벨로 부우스팅(boosting)된다. 노드 N2의 전압이 부우스팅됨에 따라 승압회로(4)를 구성하는 커패시터(36)의 출력단과 접속된 노드 N4의 전압상태는 VCC레벨이 된다. 비활성화 상태에서 노드 N3의 전압상태는 0볼트이다.

이러한 초기의 비활성화상태에서 활성화상태로 전환되는 경우 즉, 활성화신호WL이 '하이'로 천이하게 되면, 대기신호WLD와 클럭신호RG는 각각 '로우' 및 '하이'로 천이되고 이에 따라 각 노드들의 전압레벨은 다음과 같이 변화된다. 즉, 노드 N1의 전압레벨은 커패시터(16)의 승압작용으로 제1전압레벨(=α)로 부우스팅된다. 노드 N2의 전압상태는 인버터(12)의 반전동작에 따른 커패시터(14)의 입력단이 논리'하이'레벨에서 논리'로우'레벨로 변화함에 따라 이에 비례하여 전압강하되는데 엔채널 트랜지스터(18)를 통하여 전달되는 전원전압으로 인하여 전원전압레벨로 고정된다. 노드 N2의 전압이 소정의 전압레벨에서 VCC레벨로 강하함에 따라 노드 N4의 전압레벨로 강하되는데, '하이'로 천이되는 클럭신호αRG를 입력하는 커패시터(36)의 입력단이 논리'로우'에서 논리'하이'레벨로 변화함에 따라 상기 전압변화에 비례하여 노드 N4는 제2전압레벨(=β)로 부우스팅된다. 또 제어회로(6)에 있는 노드 N3는 활성화신호ψWL과 클럭신호ψRG를 입력하여 전원전압레벨이 되고, 거의 동시에 노드 N4에서 유입되는 승압회로(4)의 출력전압은 엔채널 트랜지스터(68)을 통하여 커패시터(72)로 전달된후 커패시터(72)의 승압작동에 의하여 소정의 제3전압레벨(=γ)로 부우스팅된다. 여기서 αβγ임에 유의해야 한다. 상기 제어회로(6)를 구성하는 엔채널 트랜지스터(68)과 커패시터(72)와 노드 N3의 폐회로는 부트스트랩(bootstrap)회로로서 출력전압을 손실없이 출력되게 하는 역할을 수행한다. 이러한 노드 N3의 제3전압은 워드라인 드라이버(8)를 구성하는 엔채널 트랜지스터(78)을 충분히 도통시키고, 이에 따라 노드 N4의 부우스팅된 제2전압은 충분히 출력라인(100)으로 출력된다.

여기서 미리 설정된 모드중 활성화되는 워드라인의 갯수가 가장 많은 모드 예컨대 제1모드일때, 상기 노드 N4의 제2전압레벨은 그대로 워드라인으로 전달된다. 그러나 활성화되는 워드라인의 갯수가 상기 제1모드보다 작은 경우 상기 워드라인으로 전달되는 제2전압레벨은 그에 적응적으로 강하되어 전달되어야 하는데 이러한 역할을 담당하는 것이 출력전압 방전회로(10)이다. 상기와 같이 활성화되는 워드라인이 가장 많은 제1모드일때 승압회로(4)에서 부우스팅된 제3전압은 그대로 워드라인으로 전달되는 반면, 활성화되는 워드라인의 갯수가 상기 제1모드보다 작은 제2모드인 경우 그에 맞게 상기 제2전압은 소정레벨 강하되어 워드라인으로 공급되어야 한다. 출력전압가변신호ψXi가 모드동작에 알맞는 소정폭을 지닌 펄스를 엔채널 트랜지스터(86)의 도통된 채널을 통하여 엔채널 트랜지스터(82)로 전달하게 되면 상기 엔채널 트랜지스터(82)는 그에 응답하여 상기 펄스폭에 해당되는 시간만큼 도통된다. 상기와 같이 엔채널 트랜지스터(82)가 소정시간동안 도통되면 출력라인으로 전달되는 제2전압은 커패시터(84)에 축적된다. 이에 따라 출력라인전압은 소정 레벨 강하되어 활성화되는 워드라인갯수에 적응적인 전압이 워드라인으로 출력된다. 커패시터(84)에 축적된 전하는 비활성화시 엔채널 트랜지스터(90)을 경유하여 접지전원단자로 방전된다. 한편 상기 제2모드일때보다 더 작은 갯수의 워드라인이 활성화되는 경우 상기 출력전압가변신호가 지닌 펄스의 폭은 상기 제2모드일때보다 넓어진다. 이에 따라 출력라인전압은 상기 제2모드일때보다 더욱 강하된다. 이상과 같은 동작에 따라 출력라인을 통해 전달되는 워드라인전압은 가변된다.

그런데 상기와 같은 워드라인전압 승압회로에 있어서, 모드에 따라 출력전압이 가변하는 회로는 제1모드가 아닌 다른 모드동작시 항상 출력라인전압이 커패시터(84)에 축적되고, 비활성화시 상기 커패시터(84)에 축적된 전하는 방전된다. 이에 따라 상기와 같은 회로는 전력소비가 크다. 또 커패시터(84)에 축적된 전하의 방전시 노이즈가 발생하여 회로내부를 구성하는 소자들에게 미치는 스트레스를 가중시켜 회로동작이 불안정하게 된다.

따라서 본 발명의 목적은 전력소비가 줄어드는 반도체 메모리장치를 제공하는데 있다.

본 발명의 다른 목적은 노이즈를 저감하여 안정적인 동작을 수행하는 반도체 메모리장치를 제공함에 있다.

상기 본 발명의 목적들을 달성하기 위하여 본 발명에 의한 반도체 메모리의 본딩옵션용 워드라인전압 승압회로는, 활성화신호에 응답하여 제1전압레벨로 프리차아지된 전압을 제2전압레벨로 승압하여 출력하는 승압수단과, 상기 활성화신호 및 모드동작신호를 입력하여 활성화되는 워드라인의 갯수가 커짐에 따라 상기 제2전압레벨의 출력전압에 소정의 전압을 가산하여 제3전압레벨이 출력되게 하는 출력전압가산수단과, 상기 승압수단 및 출력전압가산수단의 출력이 충분히 출력라인으로 출력되게 하는 드라이버수단을 구비함을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부된 제3도와 제4도를 이용하여 상세히 설명한다.

도면들중 제1도에 나타낸 것과 동일한 구성을 지니며 동일 동작을 수행하는 부품들에 대해서는 제1도와 동일한 참조부호 및 동일참조번호를 사용하였음에 유의하여야 한다.

제3도는 본 발명의 일실시예를 나타내는 워드라인전압 승압회로의 회로도이고 제4도는 제3도의 동작타이밍도이다.

제3도를 참조하면, 제1도를 구성하는 출력전압 방전회로(10)가 없어지고, 대신 프리차아지회로(2)와 승압회로(4)사이에 출력전압 가산회로(9)가 접속된 것이 특징이고, 나머지의 구성은 상기 제1도의 구성과 동일하다.

제3도에서, 워드라인 가산회로(9)에서, 모드선택신호Xi와 활성화신호RG는 낸드게이트(110)의 입력단에 제공된다. 상기 낸드게이트(110)의 출력단은 분기되어 인버터(116)와 인버터(112)의 입력단에 공통으로 접속된다. 상기 인버터(116)의 출력단은 인버터들(118,120)과 직렬접속되고 상기 인버터(120)의 출력단은 커패시터(122)의 입력단에 접속된다. 또, 인버터(112)의 출력단은 커패시터(114)의 입력단에 접속된다. 커패시터들(114,122)의 출력단들은 엔채널 트랜지스터(124)의 게이트와 드레인에 각각 접속된다. 프리차아지회로(2)에 있는 노드 N2와 엔채널 트랜지스터(24)의 게이트사이의 접속점(122N)은 엔채널 트랜지스터(102)의 게이트에 접속된다. 엔채널 트랜지스터(102,104)의 드레인들은 서로 접속되어 전원전압단자 VCC와 공통으로 접속된다. 또, 상기 엔채널 트랜지스터(102,104)의 소오스들은 서로 접속되어 상기 커패시터(114)의 출력단과 엔채널 트랜지스터(124)의 게이트사이를 연결하는 라인상의 노드 N6에 접속된다. 상기 엔채널 트랜지스터(104)의 게이트는 전원전압단자 VCC에 접속된다. 상기 프리차아지회로(2)에 있는 접속점(122N)와 상기 엔채널 트랜지스터(24)의 게이트사이의 접속점(124N)은 엔채널 트랜지스터(106)의 게이트가 접속된다. 엔채널 트랜지스터들(106,108)은 서로 접속되어 전원전압단자 VCC와 공통으로 접속된다. 상기 엔채널 트랜지스터들(106,108)의 소오스들은 서로 접속되어 커패시터(122)의 출력단과 엔채널 트랜지스터(124)의 드레인사이의 노드 N7에 접속된다. 상기 엔채널 트랜지스터(108)의 게이트는 전원전압단자 VCC에 접속된다.

이하 본 발명의 일실시예에 따른 워드라인전압 승압회로의 동작이 설명된다. 종래기술에 따른 워드라인전압 승압회로의 동작을 서술하는 과정에서 기재한 제1모드는 선택되는 워드라인의 갯수가 가장 많을 때의 동작모드였으나 본 발명에 따른 워드라인전압 승압회로를 서술하는 과정에서 기재되는 제1모드는 선택되는 워드라인의 갯수가 가장 작을 때의 동작모드를 뜻하는 것임에 유의해야 할 것이다.

워드라인전압 승압회로가 활성화되기전의 초기상태에서 프리차아지회로(2)에 있는 노드 N1의 전압상태는 VCC-Vt(여기서 Vt는 트랜지스터(16)의 드레시홀드전압이다)레벨로 프리차아지되고 이에 따라 노드 N2의 전압은 소정의 전압레벨로 부우스팅(boosting)된다. 노드 N2의 전압이 부우스팅됨에 따라 승압회로(4)를 구성하는 커패시터(36)의 출력단과 접속된 노드 N4의 전압상태는 VCC레벨이 되며 노드 N6 및 노드 N7의 전압레벨은 VCC레벨이 된다. 비활성화상태에서 노드 N3의 전압상태는 0볼트이다.

이러한 초기의 비활성화상태에서 활성화상태로 전환되는 경우 즉, 활성화신호WL이 '하이'로 천이하게 되면, 대기신호WLD와 클럭신호RG는 각각 '로우' 및 '하이'로 천이되고 이에 따라 각 노드들의 전압레벨은 다음과 같이 변화된다. 즉, 노드 N1의 전압레벨은 커패시터(16)의 승압작용으로 제1전압레벨(=α)로 부우스팅된다. 노드 N2의 전압상태는 인버터(12)의 반전동작에 따른 커패시터(14)의 입력단이 논리'하이'레벨에서 논리'로우'레벨로 변화함에 따라 이에 비례하여 전압강하되는데 엔채널 트랜지스터(18)을 통하여 전달되는 전원전압으로 인하여 전원전압레벨로 고정된다. 노드 N2의 전압이 소정의 전압레벨에서 VCC레벨로 강하함에 따라 노드 N4의 전압레벨로 강하되는데, '하이'로 천이되는 클럭신호RG를 입력하는 커패시터(36)의 입력단이 논리'로우'에서 논리'하이'레벨로 변화함에 따라 상기 전압변화에 비례하여 노드 N4는 제2전압레벨(=β)로 부우스팅된다. 또 제어회로(6)에 있는 노드 N3는 활성화신호WL과 클럭신호RG를 입력하여 전원전압레벨이 되고, 거의 동시에 노드 N4에서 유입되는 승압회로(4)의 출력전압은 엔채널 트랜지스터(68)을 통하여 커패시터(72)로 전달된후 커패시터(72)의 승압작동에 의하여 소정의 제3전압레벨(=γ)로 부우스팅된다. 여기서 αβγ임에 유의해야 한다. 상기 제어회로(6)를 구성하는 엔채널 트랜지스터(68)과 커패시터(72)와 노드 N3의 폐회로는 부트스트랩(bootstrap)회로로서 출력전압을 손실없이 출력되게 하는 역할을 수행한다. 이러한 노드 N3의 제3전압은 워드라인 드라이버(8)를 구성하는 엔채널 트랜지스터(78)을 충분히 도통시키고, 이에 따라 노드 N4의 부우스팅된 제2전압은 충분히 출력라인(100)으로 출력된다.

여기서 미리 설정된 모드중 활성화되는 워드라인의 갯수가 가장 많은 모드 예컨대 제1모드일때, 상기 노드 N4의 제2전압레벨은 그대로 워드라인으로 전달된다. 그러나 활성화되는 워드라인의 갯수가 상기 제1모드보다 많은 경우 상기 워드라인으로 전달되는 제2전압레벨은 그에 적응적으로 상승하여 전달되어야 하는데 이러한 역할을 담당하는 것이 출력전압 가산회로(9)이다. 상기와 같이 활성화되는 워드라인이 가장 작은 제1모드일때 승압회로(4)에서 부우스팅된 제2전압은 그대로 워드라인으로 전달되는 반면, 활성화되는 워드라인의 갯수가 상기 제1모드보다 많은 제2모드인 경우 그에 맞게 상기 제2전압은 소정레벨 상승하여 워드라인으로 공급되어야 한다. 출력전압가변신호Xi가 모드동작에 알맞는 소정폭을 지닌 펄스를 낸드게이트(110)으로 전달됨에 따라 상기 낸드게이트(110)의 출력단은 논리'하이'에서 논리'로우'로 변화된다. 이에 따라 노드 N6와 노드 N7은 소정의 전압레벨로 승압되고 노드 N6의 전압을 게이트로 입력하는 엔채널 트랜지스터(124)는 도통되어 노드 N7의 전압은 상기 승압회로(4)의 출력라인으로 전달되어 상기 노드 N4의 전압은 제1모드에서보다 더욱 상승하게 된다. 이렇게 되면 노드 N3의 전압은 더욱 상승하게 되고 상기 노드 N3의 전압을 게이트로 입력하는 엔채널 트랜지스터(78)은 충분히 도통되어 상기 노드 N4의 전압은 충분히 출력된다.

상기와 같이 최소의 워드라인이 활성화되는 제1모드를 설정해놓고 그 이상의 워드라인이 활성화되는 모드에서는 상기 출력전압 가산회로(9)를 구비하여 출력전압을 상승하도록 회로를 설계하였다. 결국 본 발명의 특징은, 최소의 워드라인이 활성화되는 제1모드에서는 승압회로(4)에서 출력되는 제2전압레벨의 전압이 출력되게 하는 제1모드동작과, 활성화되는 워드라인의 갯수가 변화하여 출력되는 워드라인의 갯수가 커지면 출력전압 가산회로(9)에서 발생되는 전압을 가산하여 그에 적응적인 전압이 출력되게 하는 타모드동작으로 동작되게 하는 것이다.

상기 제2모드에서보다 더욱 많은 워드라인이 활성화되는 경우 상기 출력전압 가산회로(9)를 하나 더 구비하여 사용하면 된다. 이에 대한 사항은 당분야에 통상의 지식을 가진 사람에게는 용이하게 생각할 수 있는 것이다.

상술한 바와 같이 본 발명에 따른 워드라인전압 승압회로가 구현되므로써 모드 동작에 따른 종래의 문제점으로 지적되는 전압방전을 억제하므로써 전력소비를 줄이게 되는 효과가 있다. 또한 상기와 같은 전압방전을 방지함으로써 회로내부에서 발생되는 노이즈가 격감되어 안정된 동작을 수행하는 반도체 메모리장치가 구현되는 이점이 있다.

Claims

활성화되는 워드라인의 갯수가 변함에 따라 출력전압레벨이 가변되는 반도체 메모리의 본딩옵션용 워드라인전압 승압회로에 있어서, 직렬접속된 다수의 인버터들(28,30,32,34) 및 커패시터(36)로 이루어지며, 인가되는 활성화신호에 응답하여 제1전압레벨로 프리차아지된 전압을 제2전압레벨로 승압하여 출력하기 위한 승압부(4)와, 낸드게이트(110), 다수의 인버터(116,112,118,120), 커패시터들(114,122), 및 다수의 트랜지스터(124,102,104,106,108)를 포함하며, 상기 활성화신호 및 모드동작신호를 입력하여 활성화되는 워드라인의 갯수가 커짐에 따라 상기 제2전압레벨의 출력전압에 소정의 전압을 가산하여 제3전압레벨이 출력되게 하는 출력전압가산부(9)와, 트랜지스터들(78,80)으로 이루어지며, 상기 승압부(4) 및 출력전압가산부(9)의 출력이 충분히 출력라인으로 출력되게 하는 드라이버(8)을 구비함을 특징으로 하는 워드라인전압 승압회로.
제1항에 있어서, 상기 드라이버(8)는 부트스트랩회로(6)에 의해 제어됨을 특징으로 하는 워드라인전압 승압회로.
제1항에 있어서, 상기 출력전압가산부(9)는 활성화되는 워드라인의 수를 증가시키기 위하여 다수로 추가 구비가능하게 됨을 특징으로 하는 워드라인전압 승압회로.