KR960000836B1

KR960000836B1 - 반도체 메모리 장치의 워드라인 구동회로

Info

Publication number: KR960000836B1
Application number: KR1019920021849A
Authority: KR
Inventors: 오승철; 김문곤; 유승문; 학애재; 이승훈
Original assignee: 삼성전자주식회사; 김광호
Priority date: 1991-11-21
Filing date: 1992-11-20
Publication date: 1996-01-13
Also published as: KR930010998A

Abstract

내용 없음.

Description

반도체 메모리 장치의 워드라인 구동회로

제1도는 종래 기술에 의한 워드라인 구동회로의 일 실시예시도.

제2도는 제1도의 동작 타이밍도.

제3도는 종래 기술에 의한 워드라인 구동회로의 다른 실시예시도.

제4도는 본 발명에 의한 워드라인 구동회로의 일 실시예시도.

제5도는 제4도의 동작 타이밍도.

제6도는 본 발명에 의한 워드라인 구동회로의다른 실시예시도.

제7도는 본 발명에 의한 워드라인 구동회로의 또 다른 실시예시도.

제8도는 제7도의 동작 타이밍도, 및

제9도는 제7도에 적용되는 워드라인 부우스팅신호 발생장치의 실시예이다.

본 발명은 반도체 메모리 장치의워드라인 구동회로에 관한 것으로 특히 행어드레스(row address)를 디코딩(decoding)하여 메모리 쎌에 연결된 워드라인을 고속으로 구동시키도록 구현된 워드라인 구동회로에 관한 것이다.

반도체 메모리 장치가 고집적 및 대용량화해 감에 따라 그에 따른 칩의 고속 동작을 요구하고 있다. 그러나 침의 고집적화는 동작전원전압의 저전압화를 가져와 칩내에는 내주동작전압을 승압한 전압승압회로(bootstrap circuit)를 구비하는 것이 제시되었고, 이로부터 칩 동작속도의 고속화의 욕구를 충족하게 되었다. 특히 메모리 쎌에 저장되어 있는 데이터를 리드(read)하거나 외부로부터 입력되는 데이터를 상기 메로리 쎌에 라이트(write)할시에 상기 메모리 쎌의 액세스(access) 트랜지스터의 개폐동작을 제어하는 워드라인(word line)의 전압레벨 및 그 구동에 관한 문제는 상당히 중요한 것으로, 이는 이 분야에 잘 알려진 사항이다.

통상적으로 다이나믹 램(dynamic RAM)의 경우, 메모리 쎌은 하나의 액세스 트랜지스터와 하나의 스토리지 캐패시터로 이루어지는데, 상기 스토리지 캐패시터에 논리 ″1″ 혹은 ″0″의 데이터를 저장하게 된다. 그리고 상기 스토리지 캐패시터에 저장된 데이터는 상기 액세스 트랜지스터의 채널을 통해서 비트라인으로 전달되는데, 이때 상기의 데이터가 상기 비트라인으로 전달되는 속도 및 전달될시 전압레벨의 상태는 상기 액세스 트랜지스터의 게이트에 인가되는 워드라인의 전압레벨에 좌우된다. 그러나 고집적 반도체 메모리 장치와 같은 낮은 전원전압을 사용하는 경우에는 상기 액세스 트랜지스터의 게이트에 인가되는 워드라인의 전압레벨이 상기 스토리지 캐패시터에 저장되어 있는 데이터를 충분히 비트라인으로 전달할 수 있을 정도가 되지 못하여 이에 따른 동작속도의 저하등과 같은 여러 가지 문제가 발생된다.

이를 해결하기 위하여 종래에 제시된 워드라인 구동회로의 일실시예를 제1도에 도시하였고, 그에 따른 동작 타이밍도를 제2도에 도시하였다.

제1도 회로의 구성은 이 분야에 잘 알려져 있는 것으로 이는 로우 디코더(row decoder)라 할 수도 있으며, 상기의 구성에서 워드라인(W/L)의 산호로 되는 ψX 신호가 소오스 전압으로 입력되는 엔모오스 트랜지스터(9)를 유의 하기 바란다. 상기의 구성에 인가되는 각 신호중에서 상기 ψW 신호는 메모리 어레이 블록의 밖에 있는 주변회로에서 침의 액티브 사이클(active cycle)중에 ″Vcc+2Vt″레벨 이상으로 발생되는 부우스팅(boosting) 신호로서, 이는 상기의 워드라인(W/L)으로 전달되어 메모리 쎌의 액세스 트랜지스터의 게이트 전압을 제어함으로써 스토리지 캐패시터에 저장된 데이터가 충분히 비트라인으로 전달되도록 한다. 도명의 인용참조부호 DRAij와 DRAkl과 DRAmntls호는 메모리 어레이 블록 선택에 관련된 신호들로서 각각 디코딩된 로우 어드레스신호들이다. 상기의 구성에 따른 동작 특성을 타이밍도인 상기 제2도를 참조하여 간단히 설명하면 다음과 같다.

상기의 타이밍도에서 ψRD신호는 RAS신호(로우 어드레스 스트로브 신호)가 지연되어 발생되는 신호로, 이는 상기의 각 동작신호들을 직접적으로 인에이블시키는 역할을 한다. 상기 RAS신호가 논리 ″로우″의 상태로 액티브되면 PDPX신호가 ″하이(high)″로 되어 프리차아지(precharge)용 트랜지스터(1)가 ″턴오르(turn-off)″된다. 그리고 프리디코더(pre-decoder : 도시되지 않았으나, 이는 이 분야에 잘 알려진 회로로서 로우 디코더나 컬럼 디코더의 각 입력부에 위치하여 있는 회로이다)에서 프리디코딩을 거친 로우 어드레스 신호가 압력되고, 이때 상기의 모든 디코딩된 로우 어드레스 신호(즉, DRAij와 DRAkl와 DRAmn신호)가 ″하이″레벨인 경우 프라자아지용 트랜지스터(1)의 드레인이 접속된 nl노드가 ″로우(low)″ 레벨로 된다. 그러면 이로부터 상기 워드라인(W/L)을 제어하는 n2노드는 ″Vcc-Vt8″[여기서 Vt8은 엔모오스 트랜지스터(8)의 드레쉬홀드 전압임]의 전압 레벨로 프리차아지된다. 그리고 나서 상기 제2도에 도시된 바와 같이 상기 ψXtls호가 엔모오스 트랜지스터(9)의 드레인으로 입력되면 상기 n2노드는 [엔모오스 트랜지스트(9)를 통해서] 자가승압(self-boosting)이 발생되어 상기 ψXtls호가 엔모오스 트랜지스터(9)를 통하여 워드라인(W/L)으로 전달된다.

그러나상기 제1도의 회로는 다음과 같은 문제가 발생된다. 즉, 상기의 n2노드가 상기 ψX신호가 입력되기 전에 미리 ″Vcc-Vt8″의 레벨로 프리차아지 되어야 하는데, 이때 낮은 동작전원전압(low Vcc)하에서는 상기 n2노드의 프리타아지레벨이 충분하지 못하여이로부터 동작특성의 저하 및 워드라인(W/L)의전압상승레벨의 감소가 발생된다. 도한 상기 n2노드가 충분히 프리차아지된 후에 상기 ψX 신호가 입력되어야 하므로 이에 다른 동작속도의 저하가 발생된다. 또한 이때 상기 n2노드가 일정한 정전압레벨로 되지 못하고 ″Vcc-Vt8+ψX″레벨로 되므로서 이에 따른 땍라인 구동회로의 신뢰도가 떨어지게 된다. 또한편, 상기 워드라인(W/L)의 전압레벨이 상승하게 되면 상기 엔모오스 트랜지스터(9)의 게이트-소오스간 전압인 Vgs의 감소로 인하여 상기 ψX신호의 레벨이 떨어지는 부분에서 상기 워드라인(W/L)과 ψX신호와의 [상기 엔모오스 트랜지스터(9)이 채널을 통한]차아지 세어링(charge sharing)동작이 불충분하게 이루어지는 문제가 발생된다.

상기와 같은 문제점을 해결하기 이하여 종래에 제시된 워드라인 구동회로의다른 실시예를 제3도에 도시하였다. 사익 제3도에 도시된 회로는 K. 고마쓰자끼 등에 의해 제안된 것으로 이는 ″Circuit Techniques For a Wide Word I/O Path 64 Mega DRAM″이라는 제목으로 ″1991 SYMPOSIUM ON VLSI CIRCUITS″의 논문에 상세히 개시되어 있으며, 하기하는 설명 이외의 상세한 내용은 상기 논문을 참조하기 바란다. 상기 제3도의 회로가 상기 제1도 회로의 문제점을 해결한 가장 큰 수단은 워드라인(WORDLINE)(W/L) 부우스팅신호로 되는 ψX신호가 전달되는 통로 즉, 워드라인 드라이버를 피모오스 트랜지스터(30)로 실현하고, 상기 피모오스 트랜지스터(30)의 구동을 달리한 것을 특징으로 하는 것이다. 즉, 엔모오스 트랜지스터에 비교되는 피모오스 투랜지스터의 디바이스특성을 이용하여 실현한 것이다. 상기 제3도는, 디코딩된 로우 어드레스 신호(RA0,…,RA3)의 입력을 승압된 전압의 레벨로 변환출력하는 래치회로(40)가 구동되고, 상기 래치회로(40)의 구동에 의해 워드라인 드라이버인 피모오스 트랜지스터(30)가 구동되는 구성을 갖는다. 이때 상기 래치회로(40)의 출력신호가 Vpp 전압레벨[이는 Vcc전압레벨보다 승압된 전압레벨로서 이는 칩내의 펌핑(pumping)회로와 같은데서 출력되어질 수 있음]로 출력될시에는 상기 워드라인(W/L)의 전위는 엔모오스 트랜지스터(31)를 통해서 ″로우″레벨로 되고, 상기 래치회로(40)의 출력신호가 ″로우″레벨로 출력될시에는 상기 워드라인 드라이버인 피모오스 트랜지스터(30)을 ″턴온″시켜 소오스로 입력되는 워드라인신호(ψX)를 바로 상기 워드라인(W/L)으로 전달한다. 여기서 상기 피모오스 트랜지스터(30)가 워드라인 드라이버로서 동작하기 때눙에 상기 래치회로(40)의 출력 신호를 충분한 전압레벨로 부우스트하지 않고서는 ψX신호으로서도 워드라인(W/L)를 구동할 수있게 된다. 그래서 상기 ψX신호는 상기 제1도 회로와 같이 워드라인 드라이버의 전압의 부우스트가 필요없이 바로 상기 워드라인(W/L)으로전달될 수 있게 된다. 이로부터 상기 제1도의 회로와 같은 종래의 회로에서 문제시 되었던 낮은 전압전압(low Vcc)하에서 워드라인 드라이버의 게이트 전압의 프리차아지 레벨이 충분하지 못하여 이로부터 발생되는 동작특성의 저하 및 워드라인(W/L)의 전압상승레벨의 감소가 발생되는 문제와, 상기 워드라인 드라이버의 게이트 전압이 충분히 프리차아지된 후에 상기 ψX신호가 입력되어야 하므로 이에 따른 동작속도의 저하가 발생되는 문제등이 개선된다.

그러나 상기 제3도의 회로는 다음과 같은 또 다른 문제를 발생하게 된다. 즉, 상기 제3도의 회로는 상기의 디코딩된 로우 어드레스(RA0,…,RA3)신호와 PCB신호가 접지전압레벨인 Vss레벨에서 전원전압레벨인 Vcc레벨로 스윙동작을 하며, PCB신호와 디코딩된 로우 어드레스(RA0,…,RA3)를 입력하는 입력단의 회로들, 예를 들면, 피모오스 트랜지스터(19,20), 다수의 엔모오스 트랜지스터(21,22, …,24) 및 인버터(25) 등의 소자들의 동작전원전압이 전원정바(Vcc)임에 따라 상기와 같은 래치회로(40)가 필요하게 되는바, 이에 따른 고집적화의 문제가 발생된다. 이는 상기 제3도의 회로의 구성이 칩내에서 메모리 쎌 어레이(즉, 이분야에서는 ″메모리 코아″부분으로 알려져 있는 것을 의미한다.) 내에 무수히 많이 존재하기 때문인데, 고집적 메모리 소자의 경우와 같이 서브-미크론(sub-micron)급의디자인룰이 적용되는 메모리 쎌 어레이에 상기 제3도 회로와 같은 워드라인 구동회로를, 그것도 초고집적화되는 메모리 쎌의 수에 비례하여 설계 및 레이아웃(lay-out)한다는 것은 실제적으로 상당히 난해한 문제이며 동시에 비효율적이다.

또한, 상기 피모오스 트랜지스터들(19,20)과, 다수의 엔모오스 트랜지스터들 (21,22, …,24) 및 인버터(25)로 구성되는 입려단에는 제어신호로서 PCB신호와 디코딩된 로우 어드레스(RA0,…,RA3)신호가 각각 입력되는데, 제3도에 도시된 구성에서 알 수 있듯이 상기 로우 어드레스(RA0,…,RA3)신호는 상기 PCB신호가 완전히 ″하이″레벨의 신호로 된 후에야 ″로우 레벨의 신호로 입력 될 수 있는데 그에 따른 신호의 인에 이블 순서에 따른 딜레이(delay)현상이 발생된다. 또한편, 제3도와 같이 구성되어 고집적화에 대응하여 칩내에 무수히 많이 존재하는 다수의 워드라인 구동회로에 상기 PCB신호를 인가시킴에 따른 상기 PCB신호선의 로딩이 매우 크게 존재하는바, 사익 PCB신호를 출력하는 PCB신호 발생장치의 출력단의 모오스 트랜지스터의 채널을 크게하여야 하며, 이에 따른 신호의 출력 동작이 지연되는 현상이 발생 문제점을 초래되었다.

따라서 본 발명의 목적은 칩의 설계 및 에리아웃이 간단하여 고집적화의 효율을 향상되는 워드라인 구동회로를 제공함에 있다.

본 발명의 다른 목적은 일력신호의 인에이블 순서가 간단하여 고집적화에 용이하고 신뢰도가 향상되는 워드라인 구동회로를 제공함에 있다.

본 발명의 또 다른 목적은 입력신호의 인에이블 시점이 고속으로 이루어져 그에 따른 고속의 출력동작을 가지는 워드라인 구동회로를 제공함에 있다.

본 발명의 또 다른 목적은 저 전원전압하에서도 고 속의 출력동작을 가지는 워드라인 구동회로를 제공함에 있다.

본 발명의 또 다른 목적은 컴트롤신호의 입력이 최소화되는워드라인 구동회로를 제공함에 있다.

본 발명의 또 다른 목적은 출력동작시 자가펌핑을 하지 않는 워드라인 구동회로를 제공함에 있다.

이러한 본 발명의 목적들을 달성하기 위하여 본 발명은, 칩 외부에서 공급되는 전원전압 이상이 승압된 전압이 걸리는 승압단과 소정의 접지전압이 걸리는 접지단을 가지는 반도체 메모리 장치에 있어서, 상기 승압단 및 접지단사이에 형성되고 소정의 디코딩된 로우 어드레스신호만에 의해서 제어되어 인에이블동작이 고속으로어지는 입력단과, 상기 입력단의 출력신호에 제어단자가 연결되고 소정의 워드라인신호의 전압레벨을 증폭하기 위한 피모오스 트랜지스터를 포함하는 출력단을 구비하는 워드라인 구동회로임을 특징으로 한다.

또한 상기에서 본 발명에 의한 워드라인 구동회로는 칩 외부에서 공급되는 전원전압 이상의 승압된 전압이 걸리는 승압단과 소정의 접지전압이 걸리는 접지단을 가지는 반도체 메모리 장치에 있어서, 메모리 쎌어레이의 주변회로에서 상기 승압단에 걸리는 전압에 상응하는 전압레벨로 생성되는 디코딩된 로우 어드레스에 의해서 소정의 워드라인을 인에이블시키는 워드라인 구동회로임을 구동회로임을 특징으로 한다. 이하 첨부된 도면과 함께 본 발명이 바람직한 여러 실시예들이 상세히 설명될 것이다.

본 발명에 의한 워드라인 구동회로의 일 실시예인 제4도 회로의 구성을 설명한다. 상기 제4도에 도시된 회로의 구성은 칩 외부에서 공급되는 전원전압 이상의 레벨로 승압된 전압이 공급받는 승압단(Vpp)과 접지전압을 공급받는 접지단(Vss)사이에 디코딩된 로우 어드레스 신호(DRAij, DRAkl, DRAmn)의 인에이블에 의해 응답하여 고속으로 소정의 신호를 출력하는 입력단(100)과, 상기 입력단(100)으로부터 출력되는 신호를 전압증폭시키기 위한 제1 및 제2드라이버(200A)(200B)와, 상기 제1 및 제2드라이버(200A)(200B)의 출력신호를 제어신호로서 입력하고 소정의 워드라인신호(ψXi)를 입력하여 메모리 쎌에 연결된 워드라인을 인에이블시키는 출력단(300)으로 이루어진다.

상기 입력단(100)은 상기 디코딩된 로우 어드레스 신호들(DRAij,DRAkl, DRAmn)를 각각 제어신호로서 입력하는데, 그 구성은 상기 디코딩된 로우 어드레스 신호(DRAij)에 제어단자가 연결되고 채널의 일단이 상기의 승압단(Vpp)에 연결되는 풀업용 피모오스 트랜지스터(51)와, 상기 디코딩된 로우 어드레스 신호(DRAij)에 제어단자가 연결되고 채널의 일단이 상기 피모오스 트랜지스터(51)의 채널에 연결되는 풀다운용 엔모오스 트랜지스터(52)와, 상기 디코딩된 로우 어드레스 신호(SRAkl)에 제어단자가 연결되고 채널의 일단이 상기 엔모오스 트랜지스터(52)의 채널에 연결되는 풀다운용 엔모오스 트랜지스터(53)와, 상기 디코딩 된 로우 어드레스 신호(DRAmn)에 제어간자가 연결되고 태널의 일단이 상기 엔모오스 트랜지스터(53)의 채널에 연결되고 채널의 타단이 상기의 접지단(Vss)에 연결되는 풀다운용 엔모오스 트랜지스터(54)로 이루어지니다. 그리고,상기 제1 및 제2드라아비(200A)(200B)들 각각은 상기 승압단(Vpp) 및 접지단(Vss)을동작 전원전압으로 하는 씨모오스(CMOS) 인버터(56 ,57)(58,59)들로 이루어진다. 상기 출력단(300)은 상기 제2드라이버(200)의 출력신에 제어단자가 연결되고 소정의 워드라인신호(ψXi)에 채널의일단이 연결되는 풀업용 피모오스 트랜지스터(60)와, 상기 제2드라이버(200)의 출력신호에 제어단자가 연결되고 상기 풀업용 피모오스 트랜지스터(60) 및 접지단(Vss)사이에 태널이 형성되는 풀다운용 엔모오스 트랜지스터(61)로 이루어진다.

그리고 본 발명에 의한 워드라인구동회로는 상기한 구성외에 상기 입력단(100)의 출력신호가 플로팅되는 것을 방지하기 위하여 상기 제1드라이버(200A)의 출력단자에 제어단자가 접속되며 소오스-드레인 상기 피모오스 트랜지스터(51)의 소오스-드레인에 병렬로 접속된 피모오스 트랜지스터(55)와, 상기 출력단(300)의 출력신호가 플로팅되는 것을 방지하기 위하여상기 워드라인신호(ψXi)의 논리레벨이 반전된 ψXiB신호에 제어단자가 접속된 드레인-소오스가 상기 풀다운용 엔모오스 트랜지스터 (61)의 드레인-소오스에 병렬로 접속된 엔모오스 트랜지스터(62)를 더 구비한다.

상기의 구성에서 상기 입력단(100)의 제어신호들인 디코딩된 호우 어드레스 신호들(DRAij,DRAkl,DRAmn)은 각각 메모리 쎌 어레이의 주변회로에서 생성되고 (이에 관한 상세한 내용은 후술될 것이다.),

상기 디코딩된 로우 어드레스 신호(DRAij)가 ″하이″레벨의 신호로 입력될시에는 상기의 승압단(Vpp)에 상응하는 전압레벨로 입력되는 신호이다.

상기한 구성에 의거하여 본 발명에 의한 워드라인 구동회로의 일 실시예인 제4도의 동작 특성을 제5도에 도시된 타이밍 차트를 참조하여 상세히 설명한다. 상세한 설명에 앞서 본 발명에 의한 워드라인 구동회로의 발명의핵심은 상기 입력단(100)을 디코딩된 로우 어드레스 신호들(DRAij,DRAkl,DRAmn)에 의해서 제어한다는 것과, 상기 디코딩된 로우 어드레스들(DRAij,DRAkl,DRAmn)을 메모리 쎌 어레이의 주변회로에서 생성하여 제4도와 같이 구성된 워드라인 구동회로를 동작시킨다는 것임을 유의하여야 할 것이다. 상기에서 디코딩된 로우 어드레스 신호(DRAij,DRAkl,DRAmn)들은 디코딩된 로우 어드레스 신호들으이 조합에 의해 발생된 신호들이며, 이들은 각각 메모리 쎌 어레이의 주변회로에서 생성되는데, 이는 상기 제3도에서의 래치회로(40)와 같은 회로[DRAij신호를 출력하는 회로는 전원을 상기 승압단(Vpp)전압으로 사용하는 회로이어야 한다.]에서 출력된다. 즉, 칩 외부에서 소정의 어드레스가 칩의 전원전압(Vcc)레벨의 ″하이″신호로 인에이블되어 공급되면 이는 상기한 것과 같은(메모리 쎌 어레이의 주변회로에 위치하는) 래치회로(도시되지 않음)에 입력되고, 이로부터 디코딩된 로우 어드레스신호(DRAij)는 승압단(Vpp) 전압레벨의 ″하이″신호로서, 그 이외에는 디코딩된 로우 어드레스신호(DRAkl,DRAmn)는 전원전압(Vcc)레벨의 ″하이″신호로서 메모리 쎌 어레이의 내부에 있는 본 발명에 의한 상기 제4도 회로의 구성과 같은 워드라인 구동회로에 입력되는 것이다.

상기 제4도의 구성에서 로우 어드레스 스트로브 신호 RAS가 ″하이″상태의 비액티브신호로서 프리차아 지시에는 로우 어드레스가 모두 ″로우″상태이므로 디코딩된 어드레스 신호(DRAij,DRAkl,DRAmn)들도 모두 ″로우″가 되어 제 4도의 P, Q노드가 승압단(Vpp) 레벨의 ″하이″ 레벨로 프리차아지도니다. 그래서 출력단(300)의 피모오스 트랜지스터(60)는 ″턴오프″되고 엔모오스 트랜지스터(61)는 ″턴온″된다. 이때, 상기 풀업용 피모오스 트랜지스터(60)의 소오스에 공급되는 워드라인신호 (ψXi)는 제5도와 같이 ″로우″레벨의 상태이므로 ψXiB신호는 제5도와 같이 ″하이″레벨의 신호로 되어 앤모오스 트랜지스터(62)를 ″턴온″시켜서 워드라인(W/L)으 전압레벨을 ″로우″레벨로 유지시켜 플로팅되는 것을 방지한다. 여기서, 상기 워드 라인신호(ψXi)는 종래 기술에 의한 상기 제3도 회로의 프리디코더와 같은 회로에서 출력하게 된다.

만약, 상기 제5도의 파형도상에 나타난 바와 같이 상기의 로우 어드레스 스트로브 신호 RAS가 ″로우″레벨의 액티브 신호로 인가되면 칩의 액티브 사이클에서 로우 어드레스가 입력되어 디코딩된 로우 어드레스 신호들의 조합들에 으한 디코딩된 로우 어드레스 신호(DRAij,DRAkl,DRAmn)들은 모두″하이″신호[이때, 상기 DRAij신호의 경우는 승압단(Vpp)의 전압레벨의 ″하이″신호로 생성됨에 유의 하여야 한다.]로 생성된다.따라서, 입력단(100)내의 피모오스 트랜지스터(51)은 ″턴오프″되고, 엔모오스 트랜지스터(52,53,54)들은 모두 ″턴온″된다. 이와 같은 동작에 의해 상기 입력단(100)의 출력노드인 상기 P노드가 ″로우″레벨로 되면 이는 상기의 제1 및 제2드라이버(200A)(200B)들에 의해 드라이브되어 상기 Q노드를 ″로우″레벨로 만든다. 상기 ″로우″레벨의 Q노드는 상기 피모오스 트랜지스터(60)를 ″턴온″시켜 제5도와 같이 부우스트된 워드라인신호(ψXi)를 입력하고, 상기 Q노드가 부우스트되지 않는 상태에서 상기 워드라인신호(ψXi)를 제5도와 같이 상기 피모오스 트랜지스터(60)의 ″턴온″된 채널을 통해 워드라인(W/L)으로 전달시킨다.

상기에서 본 발명에 의한 상기 출력단(300)내의 워드라인 드라이버는 종래 기술에 의한 상기 제3도의 희로와 같이 피모오스 트랜지스터(60)이기 때문에 종래 기술에 의한 상기 제1도 회로의 문제점을 해결하게 된다. 또한 상기 제3도 회로의 경우 디코딩된 로우 어드레스 신호들이 Vss전압레벨에서 Vcc전압레벨로 스윙하여 이에 다른 래치회로를 메모리 쎌 어레이내에(즉, 워드라인 구동회로내에)구비해야 하였으나, 본 발명에서는 메모리 쎌 어레이의 주변회로에서 상기 디코딩된 로우 어드레스 신호들을 Vss전압레벨에서 Vcc 및 Vpp전압레벨로 스윙하는 신호로 생성하므로서 상기 제3도의 회로의 문제점을 해결하고 고집적화의 효울을 높이게 된다.

또한 본 발명에서는 입력단의 제어신호가 디코딩된 로우 어드레스들만에 의해서 이루어지기 때문에, 제3도 회로에서 발생되었던 입력신호의 인에이블 순서에 따른 딜레이(delay)현산이 방지된다. 또한 입력단의 제어신호가 디코딩된 로우 어드레스들만에 의해서 이루어지기 때문에, 상기 제3도 회로에서 문제되었던PCB신호의 신호선 로딩에 관한 문제가 제거된다. 상기 제4도의 구성에 다른 시뮬레이션 결과를 참조하면 예를 들어 칩의 전원전압(Vcc)이 2.8V일 시에는 동작속도는 4ns가 단축되고, 전원전압(Vcc)이 1.5v일시에는 동작속도는 11ns가 단축되어 저전압(low Vcc)상태에서 더욱 효과가 있게 된다.

본 발명에 의한 워드라인 구동회로의 다른 실시예인 제6도 회로의 구성을 설명한다. 제 6 도 회로의 구성상 특징은 입력단(100')의 소오스 전원이 전원전압단(Vcc)과 접지전원단(Vss)이기 때문에 레벨시프터로서의 래치회로가 불필요하다는 것이다. 그래서 디코딩된 로우 어드레스 신호(DRAij,DRAkl,DRAmn)들은 전원전압단(Vcc)에서 접지전압단(Vss)로 스윙동작을 하게 되어 전류소모를 억제하게 된다. 상기 제6도 회로의 구성에서 승압단(Vpp)대신에 전원전압단(Vcc)을 사용하는 것을 제외하면 입력단(100')과 제1 및 제2드라이버(200A')(200B')는 상기 제4도 회로의 입력단(100)과 제1 및 제2드라이버(200A)(200B)와 동일한 구성이다. 그리고 출력단(400)은 승압단(Vpp)과 접지전압단(Vss) 사이에 형성된 씨모오스 인버터(82)(83)로 구성하였다. 그리고 상기 제2드라이버(200B')와 상기출력단(400)사이에 상기 출력단(400)을 제어하는 제어부(500)가 더 부가되어 있는데, 그 구성은 소정의 워드라인신호(ψXi)(이때 ψXi신호는 전원전압 Vcc신호, 또는 승압전압 Vpp신호로 적절하게 인가할 수 있다.)에 제어단자가 연결되고 상기 제2드라이버(200)B')와 상기 출력단(400)사이에 채널이 형성되는 전송용 트랜지스터(80)와, 상기 출력단(400)의 입력신호가 플로팅되는 것을 방지하기위한 프리차아지용 트랜지스터 (81)로 이루어진다.

따라서 상기 제6도 회로의 경우는 사익의 워드라인신호(ψXi)가 바로 워드라인(W/L)을 공급되지 않고 상기 전송용 트랜지스터(80)의 제어신호로만 되기 때문에, 상기 출력단(400)의 출력동작은(즉, 워드라인의인에이블동작은) 상기 제3도의 회로나 상기 제4도의 회로의 경우 보다 더 긴 시간으로 이루어진다. 그러나 제6도의 워드라인 구동회로는 소오스 전원으로 전원전압단(Vcc)을 사용하기 때문에, 칩내에서 소오스 전원으로 승압단(Vpp)을 사용하는 회로의 수를 축소하는데 기여하여 승압단 (Vpp)의 레벨다운을 억제하고, 레벨시프터로서의 래치회로가 필요없어서 칩의 레이아웃 면적을 갑소시키는 매우 유리한 이점을 가지게 된다.

다음은 본 발명에 의한 워드라인 구동회로의 또 다른 실시예인 제7도 회로에 관하여 설명한다. 상기 제7도 회로의 구성은, 칩 외부에서 공급되는 전원전압 이상의 승압된 전압이 걸리는 제1전원전압, 예를 들면, 승압전원전압인 승압단(Vpp)과 제2전원전압, 예를 들면, 접지전압단(Vss)의 사이에 디코딩된 로우 어드레스신호 (DRAij,DRAkl,DRAmn)의 입력에으해 제어되어 인에이블 동작이 고속으로 이루어지는 일력단(600)과, 상기 입력단(600)의출력신호를 입력하여 상기 출력신호를 전압증폭시키기위한 제1 및 제2드라이버(700A)(700B)와, 상기 제1 및 제2드라이버 (700A)(700B)의 각 출력신호를 제어신호로서 각각 입력하고 소정의 워드라인부우스팅신호(ψXi)를 입력하여 메모리 쎌로 연결된 워드라인을 인에이블시키는 출력단(800)으로 이루어진다.

상기 입력단(600)은 소정의 디코딩된 로우 어드레스 신호(DRAij,DRAkl, DRA mn)들을 각각 제어신호로서 입력하는데 그 구성은, 상기 디코딩된 어드레스 신호(DRAij)에 제어단자가 연결되고 채널의 일단이 승압단(Vpp)에 연결되는 제1풀엎트랜지스터(101)와, 채널이 상기 제1풀엎트랜지스터(101)에 병렬로 연결되고 제1드라이버(106)에의해 제어되는 제2풀엎트랜지스터(102)와, 상기 디코딩된 어드레스 신호(DRAij)에 제어단자가 연결되고 채널의 일단이 상기 제1풀엎트랜지스터 (101)의 태널에 연결되는 제1구동 트랜지스터(103)와, 상기 디코딩된 어드레스 신호(DRAkl)에 제어단자가 연결되고 채널이 상기 제1구동 트랜지스터(103)의 채널에 직렬 연결되는 제2구동 트랜지스터(104)와 상기 디코딩된 어드레스신호(DRAmn)신호에 제어단자가 연결되고 채널이 상기 제2구동 트랜지스터(104)와 제2전원전압(Vss)사이에 접속되는 제 3 구동 트랜지스터(105)로 이루어진다. 상기 제1 및 제2드라이버(700A)(700B)는 각각 상기 승압단(Vpp) 및 접지전압단(Vss)을 동작전원전압으로 하는 제1 및 제2씨모오스(CMOS) 인버터(106)(107)로 이루어지며, 상기 제1드라이버(700A)를 구성하는 제 1인버터(106)의 출력신호는 상기 제2풀엎 트랜지스터(102)의 제어신호로 입력된다. 상기 출력단(800)은 상기 제2드라이버(700B)의 출력신호에 제어단자가 연결되고 워드라인 부우스팅신호(ψXi)와 워드라인(WL)사이에 채널이 형성되어 워드라인(WL)에 실리는 전압을 풀엎시키는 제1전송소자(108)와, 상기 제1드라이버(700A)의 출력신호에 제어단자가 연결되고 워드라인 부우 스팅신호(ψXi)와 워드라인(WL)사이에 채널이 형성되어 워드라인(WL)에 실리는 전압을 풀다운시키는 제2전송소자(109)와, 상기 제2드라이버(700B)의 출력신호에 제어단자가 연결되고 워드라인(WL)과 제2전원(Vss)사이에 채널이 형성되어 워드라인 (WL)에 실리는 전압을 초기에 접지전압(Vss)의 레벨로 클램프(clamp)시키는 홀더(110)로 이루어진다.

상기의 제7도의 구성에서 특리 출력단(800)의 구성이 본 발명의 목적 달성을 위한 핵심적인 수단임을 이해해야 할 것이며, 각 블록을 구성하는 트랜지스터들은 최적으로 실현된 것이지만 이는 동일한 효과를 얻는 한 약간의 변형이 이루어질 수 있음은 이 분야에서는 명백한 사실이다.

한편, 상기의 구성에서 상기 입력단(600)의 제어신호들인 DRAij, DRAkl, DRAmn신호는 전술한 제4도에서 언급한 바와 같이 프리디코더(도시되지 않음)에서 디코딩되어 입력되는 로우 어드레스들로서 각각 메모리 쎌 어레이의 주변회로에서 생성되어질 수도 있다. 특히 DRAij신호의 경우에는 제1전원전압. 예를 들면, 승압단(Vpp)에서 제2전원전압, 예를 들면, 접지전압단(Vss)사이에서 신호의 스윙(swing)동작이 이루어지는 신호이어야 한다. 상기한 구성에 의거하여 본 발명에 의한 워드라인 구동회로인 또 다른 실시예인 제7도의 동자 특성을 제8도의 동작 타이밍도인 제8도를 참조하여 상세히 설명한다, 설명에 앞서 본 발명에 의해 제7도 회로에서 발명의 핵심을 이루는 출력단(800)에서 워드라인(WL)의 전압충전은 제1전송소자(108)에 의하여 자가펌핑없이 Vpp전압레벨까지 이루어지고, 전압충전된 워드라인(WL)의 전압방전은 제1전송소자(108)와 제2전송소자(109)에서 동시에 방전되는 제1관정과 제2과정소자를 통해 완전히 방전되는 제2과정으로 이루어짐을 특히 이해해 두어야 할 것이다.

제7도의 동작특성을 3단계로 설명하면 다음과 같다.

(I) 로우 어드레스 스트로브신호 RAS가 제7도와 같이 ″하이″상태으 프리차아지시에는, 로우 어드레스가 ″로우″상태이므로 이로부터 디코딩된 로우 어드레스 신호들(DRAij,DRAkl,DRAmn)도 ″로우″가 되어 노드 N21,N22,N23이 각각 ″ 하이″, ″로우″, ″하이″레벨로 프리차아지된다. 그래서 출력단(800)의 제1전송소자(108)와 제2전송소자(109)는 각각 ″턴오프″되고, 홀더(110)는 ″턴온″되어 워드라인(WL)은 ″로우″상태로 프리차아지된다. 이때에는 워드라인 부우스팅신호(ψXi)가 제8도에 도시된 바와 같이 ″로우″상태로 되어 있음은 쉽게 이해할 수 있는 사항이다.

(II) 로우 어드레스 스트로브신호 RAS가 ″로우″의 레벨의 신호로 액티베이션되면, 이에 동기되어 로우 어드레스가 입력된 후, 소정의 선택된 디코딩된 로우어드레스 신호들(DRAij,DRAkl,DRAmn)가 ″하이″레벨의 신호로 인에이블된다. 이와 같이 변화되는 로우 어드레스 신호에 이해 노드 N21,N22,N23이 각각″로우″, ″하이″,″로우″레벨로 되어, 출력단(800)의 제1전송소자(108)와 제2전송소자(109)는 각각 ″턴온″홀더(110)는 ″턴오프″되는 바, 이로부터 소정의 선택된 워드라인 부우스팅신호(ψXi)가 워드라인(WL)을 드라이빙하게 된다. 이때 이 분야에 공지되어 있는 바와 같이, 하나의 반도체 메모리 장치에는 다수개의 워드라인 구동회로가 구비되는데, 소정의 선택된 워드라인 부우스팅신호(ψ]Xi)를 입력하는 워드라인 구동회로는 워드라인을 승압단(Vpp)의전압레벨로(또는 Vcc+(cell)Vt 전압레벨로) 드라이빙하게 되고, 선택된 다른 로우디코더에서의 워드라인 부우스팅신호(ψXi)(이는 ″로우″상태를 유지하게 된다.)를 입력하는 워드라인 구동회로는 ″로우″상태의 워드라인 부우스팅신호 (ψXi)를 통해서 워드라인을 ″로우″상태로 유지시키게 된다. 또한 선택된 ψXi블럭에서 다른 워드라인 구동회로들은 상술한 로우디코더의 프리차다지상태의 설명과 같이 동작하게 된다. 한편, 워드라인 부우스팅신호(ψXi)를 출력하는 워드라인 부우스팅신호 발생장치는 제9도에 도시된 것과 같은 공지의 회로로 실시될 수 있다.

상기 제9도에서 워드라인 부우스팅신호 발생장치의출력단에 연결되는 접지전압은 노멀(mormal)Vss와 콰이어트(Quiet) Vss라는 2개의 서로 별개의 전원이 접속되어 있는데, 노멀 Vss는 통상의 접지전원이고, 콰이어트 Vss는 상기 통상의 노멀 Vss단과는 다른 또 하나의 Vss단으로서 이는 예를 들어 통상의칩에 구비되는 Vss핀에 연결되는 칩 내부의 리드프레임(lead frame)(또는 Vss전압이 입력되는 패드(PAD)에서 노멀 Vss단과콰이어트 Vss단으로 분기(brench)시켜 실현할 수 있으며, 이는 워드라인 구동회로에만 연결된 접지전압단이다.

한편 제7도에서 제풀엎 트랜지스터(101)는 노드 N21을 프리차이지하기 위한 것이며, 제1씨모오스 인버터(106)와 제2풀엎 트랜지스터(102)는 노드 N21을 래치시켜 주기 위한 구성이다. 그리고 디코딩된 로우어 드레스중에서 ″DRAij″신호는 제1풀엎 트랜지스터101)의 완전한 ″턴호프″동작을 위하여 접지전압단(Vss)에서 승압단(Vpp)의 전압레벨 사이로 스위동작을 하게 된다. 사익 제7도와 같은 본 발명에 따른 워드라인 구동회로가 워드라인 부우스팅신호(ψXi)신호의 인에이블로부터 워드라인(WL)을 구동하기까지의 시간은 다음의 ＜표 1＞과 같으며, ＜표 1＞에서 나타난 바와 같이 종래 기술에 비해 본 발명에서는 특히 저전원전압에서 고 속의 출력동작이 이루어진다.

[표 1]

(III) 워드라인(WL)의 방전시에는 제8도 및 제9도에 도시된 구성에서 알 수 있는 바와 같이 로우 어드레스 스트로브 신호 RAS가 프리차아지된 후 먼저 워드라인 부우스팅신호(ψXi)가 ″로우″레벨로 천이한다. 이때 노드 N22와 N23은 이전 상태와 마찬가지로 각각 ″하이″와 ″로우″ 상태로 유지되기 때문에, 출력단(800)의 제1전송소자(108)와 제2전송소자(109)는 각각 ″턴온″상태를 유지하게 돈다. 그래서 승압단(Vpp)의 ″하이″레벨로 있는 워드라인(WL)은 상기 제1전송소자(108)와 제2전송소자(109)를 통해 ″로우″의 레벨로 천이된 워드라인 부우스팅신호(ψXi)쪽으로 방전하게 된다. 이때 워드라인(WL)의 방전은 제8도의 t1구간과 같이 처음에는 상기 제1전송소자(108)와 제2전송소자(109)의 각 채널을 통하지만, 이후 워드라인(WL)의 전압레벨이 제1전송소자(108)의 드레쉬홀드전압레벨인 Vtp로 될시에는 제2전송소자(109)의 채널만을 통해서 방전하게 된다. 상기와 같은 방전동작이후에 디코딩된 로우 어드레스(DRAij)가 ″로우″레벨로 천이되면 노드 N23이 ″하이″상태로 되고 이로부터 출력단(800)의 홀더(110)가 다시 워드라인(WL)을 ″로우″레벨로 홀딩시켜준다.

한편 제7도와 같은 본 발명에서 워드라인(WL)의 방전동작시 발생하는 노이즈의 억제를 위하여, 워드라인의 방전과저을 1차로 워드라인 부우스팅신호 발생장치인 제9도에서의 엔모오스 트랜지스터(111,112)를 통해 노멀 Vss에 의하여 진행하여, 2차로 제9도에서의 엔모오스 트랜지스터(113)을 통해 콰이어트 Vss에 의하여 의하여 진행할 수 있다. 이와 같은 과정은 워드라인 부우스팅 발생장치인 제9도에 인가되는 각 제어신호들의 천이동작을 조정함에 의하여 용이하게 실현되어딤은 쉽게 이해할 수 있는 사항이다. 따라서 제7도에 도시된 워드라인 구동회로는 저전원전압에서도 고 속의 출력동작을 수행하는 것 외에도, 제9도의 노멀 Vss단과 콰이어트 Vss단을 통해 2단계 방전과정으로 워드라인 전압의 방전시 발생하는 노이즈를 최대로 억제할 수 있다.

상기 제4도, 제6도 및 제7도 회로는 상기한 본 발명의 사상에 입각하여 실현한 최적의 실시예이지만, 본 발명의 기술적 범주를 벗어나지 않고 본 발명의 구성에 따른 것과 동일한 효과를 나타내면 이에 대한 구성소자는 다르게 실시될 수도 있음을 유의 해야 할 것이다. 또한 제9도와 워드라인 부우스팅신호 발생장치를 사용하여 본 발명의 효과를 더욱 높일 수 있다.

상술한 바와 같이 본 발명에 의한 워드라인 구동회로는, 입력단을 소정으 디코딩된 어드레스들만에 의해서 컨트롤하고 상기 디코딩된 어드레스들을 메모리 쎌 어레이의 주변회로에서 Vcc전압 및 Vpp전압레벨의 ″하이″신호로 생성하므로서, 설계 및 레이아웃이 간단하여 고집적화의 효율이 향상되고 입력신호의 인에이블 순서가 간단하여 고집적화에 용이하며 입력신호의 인에이블 시점이 고속으로 이루어져 그에 따른 고 속의 출력동작이 이루어져 신뢰성 및 그 성능을 향상시킨다. 또한 저 전원전압하에서 특히 고 속의 출력동작을 수행하고, 워드라인의 방전시 노이즈의 발생이 최대한 억제되는 장점이 있다.

Claims

칩 외부에서 공급되는 전원전압 이상의 레벨로 승압된 전압이 공급되는 승압단과, 접지전압이 공급되는 접지단을가지는 반도체 메모리장치에 있어서, 상기 승압단 및 접지단 사이에 접속되며 디코딩된 로우 어드레스 신호의 인에이블에 응답하여 소정의 신호를 출력하는 입력수단과, 워드라인 구동신호를 소오스로 입력하며 드레인이 워드라인에 접속되고 상기 입력수단으로부터 출력되는 신호를 제어단자로 입력하는 피모오스 트랜지스터와 상기 피모오스 트랜지스터의 드레인과상기 접지단의 사이에 접속된 풀다운용 엔모오스 트랜지스터로 구성된 출력수단으로 구성되어 상기 디코딩된 로우 어드레스 신호의 인에이블에 의해 워드라인 구동동작을 실행함을 특징으로 하는 워드라인 구동회로.
제1항에 있어서, 상기 입력수단에 입력되는 디코딩된 로우 어드레스신호는 메모리 쎌 어레이의 주변회로에 구비되는 레벨변환용 래치회로에서 생성됨을 특징으로 하는 워드라인 구동회로.
칩 외부로부터의 전원전압이 공급되는 전원전압단과, 상기 전원전압이상의 레벨로 승압된 승압전압이 공급되는 승압단과, 접지전압이 공급되는 접지단을 가지는 반도체 메모리 장치에 있어서, 상기 전원전압단 및 접지단사이에 형성되고 디코딩된 로우 어드레스 신호의 인에이블에 응답하여 소정의 신호를 출력하는 일력수단(100')과, 상기 승압단의 승압전압을 소오스로 입력하며 드레인이 워드라인에 접속된 제1모오스 트랜지스터와 상기 워드라인에 드레인이 접속되고 상기 접지단에 소오스가 접속된 제2모오스 트랜지스터로 구성된 출력수단(400)과, 상기 입력수단(100')의 출력노드와 상기 출력수단(400)의 사이에 접속되어 상기 워드라인의 제1상태에 응답하여 상기 출력수단(400)의 동작을 제어하고 소정 레벨의 워드라인신호(ψXi)에 응답하여 상기 입력수단(100')의 출력을 상기 제1 및 제2모오스 트랜지스터의 제어단자로 공급하여 상기 워드라인을 인에이블시키는 제어수단(500)를 구비함을 특징으로 하는 워드라인 구동회로.
제3항에 있어서, 상기 출력수단(400)내의 제1모오스 트랜지스터는 피모오스 트랜지스터임을 특징으로 하는 워드라인 구동회로.
칩 외부로부터 공급되는 전원전압 이상으로 승압된 승압전압이 공급되는 승압단과, 접지전압이 공급되는 접지단을 가지는 반도체 메모리 장치에 있어서, 상기 승압단 및 접지단 사이에 젖속되며 디코딩된 로우 어드레스 신호들(DRAij,DRAkl,DRAmn)에 의해 인에이블되어 소정의 신호를 출력하는 입력수단과, 상기 입력수단의 출력노드로부터 출력되는신호를 전압증폭하여 출력하는 제1 및 제2드라이빙수단과, 소정레벨의 워드라인신호(ψXi)와 상기 접지단의 사이에 접속되며 상기 제2드라이빙수단으로부터 출력되는 증폭신호의 입력에 응답하여 메모리 쎌에 연결된 워드라인을 상기 워드라인 신호(ψXi)에 의해 인에이블시키는 출력수단으로 구성한을 특징으로 하는 워드라인 구동회로.
제5항에 있어서, 상기 입력수단에 입력되는 디코딩된 로우 어드레스신호는 메모리 쎌 어레이의 주변회로에 구비되는 레벨변환용 래치회로에서 생성됨을 특징으로 하는 워드라인 구동회로.
제5항에 있어서, 상기 워드라인 구동회로는, 입력수단의출력신호가 플로팅되는 것을 방지하기 위하여 상기 제1드라이빙수단의출력노드에 제어단자가 연결된 제1플로팅 방지용 모오스 트랜지스터 상기 출력수단의 출력신호가 플로팅되는 것을 방지하기 위하여 상기 워드라인신호(ψXi)의 논리레벨이 반전된 워드라인신호(ψXiB)에 제어단자기 연결된 제2플로팅 방지용 모오스 트랜지스터를 더 구비함을 특징으로 하는 워드라인 구동회로.
메모리 쎌 어레이의 주변회로에위치하고 소정의 로우 어드레스를 출력하는 레벨변환용의 래치회로를 가지는 반도체 메모리방치에 있어서, 상기 래치회로로부터 출력되는 디코딩된 로우 어드레스 신호의 인에이블에 응답하여 소정의 신호를 출력하는 입력수단과, 상기 입력수단의 출력노드에 제어단자가 접속되며, 소정의 워드라인부우스팅신호(ψXi)와 워드라인의 사이에 채널이 접속된 피모오스 트랜지스터와 상기 피모오스 트랜지스터에 채널이 병렬 접속되어 상기 입력수단의 출력신호를 바넌입력하는 제1엔모오스 트랜지스터된 출력수단을 구비함을 특징으로하는 워드라인 구동회로.
제8항에 있어서, 상기 워드라인 구동회로는, 상기 입력수단과 출력수단 사이에 직렬로 접속되는 제 및 제2드라이빙수단을 더 구비하고, 상기 제1드라이버의 출력신호가 상기 출력수단의 제1엔모오스 트랜지스터의 제어단자에 접속됨을 특징으로 하는 워드라인 구동회로.
제8항 또는 제9항에 있어서, 상기워드라인 구동회로의 워드라인의 방전은, 상기 추력수단의 피모오스 트랜지스터의 채널과 상기 제1엔모오스 트랜지스터의 채널로 형성되는 패스와, 상기 제1패스를 통한 방전후 상기 제1엔모오스 트랜지스터의 채널만을 통하여 실행됨을 특징으로 하는 워드라인 구동회로.
칩 외부에서 공급되는 전원전압 이상의 레벨로 승압된 제1전원전압(Vpp)과 칩 외부에서 공급되는 접지전압이 공급되는 제2전원전압(Vss)을 가지는 반도체 메모리장치에 있어서, 상기 제1전원전압(Vpp)와 제2전원전압(Vss)의 사이에 접속되고 디코딩된 로우 어드레스 신호의 인에이블에 응답하여 소정의 신호를 출력하는 입력단(600)과 상기 입력단(600)의 출력노드에 직렬로 연결되어 상기 출력신호를 전압증폭하여 출력하는 제1 및 제2드라이버(700A)(700B)와, 소정의 워드라인 부우스팅신호(ψXi)와 워드라인의 사이에 각각의 채널이 접속되며 각각의 제어단자가 상기 제1 및 제2드라이버(700A)(700B)의 각 출력노드에 접속되어 상기 워드라인 부우스팅신호(ψXi)로서 상기 워드라인을 인에이블시키는 피모오스 트랜지스터와 엔모오스 트랜지스터 및 상기 피모오스 트랜지스터의 드레인과 접지단의 사이에 채널이 접속되며 상기 제2드라이버(700B)의 출력노드의 신호를 제어단자로 입력하는 제2엔모오스 트랜지스터로 구성된 출력단(800)으로 구성함을 특징으로 하는 워드라인 구동회로.
제11항에 있어서, 상기 입력단(600)이, 상기 디코딩된 로우 어드레스신호들중 제1신호에 제어단자가 연결되고 채널의 일단이 상기 제1전원(Vpp)에 연결되는 제1풀엎 트랜지스터(101)와, 채널이 상기 제1풀엎 트랜지스터(101)에 병렬로 연결되고 상기 제1드라이버(200B)에 의해 제어되는 제1풀엎 트랜지스터(102)와, 상기 제1신호에 제어단자가 연결되고 채널의 일단이 상기 제1풀엎 트랜지스터(101)의 채널에 연결되는 제1구동트랜지스터(103)와, 사기 디코딩된 로우 어드레스신호들중 제2신호에 제어단자가 연결되고 채널이 상기 제1구동트랜지스터(103)의 채널에 직렬 연결되는 제2구동트랜지스터(104)와, 상기 디코딩된 로우 어드레스신호들중 제 3 신호에 제어단자가 연결되고 채널이 상기 제2구동트랜지스터(104)와 제2전원(Vss)사이에 접속되는 제 3 구동트랜지스터(105)로 이루어짐을 특징으로 하는 워드라인 구동회로.
제12항에 있어서, 상기 제1 및 제2드라이버(700A)(700B)들 각각은, 상기 제1전원전압(Vpp) 및 제2전원전압(Vss)을 동작 전원전압으로 하는 제1 및 제2인버터(106),(107)로 이루어지며, 상기 제1드라이버(700A)를 구성하는 제1인버터(106)의 출력노드는 제2풀엎 트랜지스터(102)에 제어단자에 접속됨을 특징으로 하는 워드라인 구동회로.
제13항에 있어서, 상기 워드라인 구동회로의 워드라인의 방전은, 상기 출력수단의 피모오스 트랜지스터으 채널과 상기 제1엔모오스 트랜지스터의 채널로 형성되는 패스와, 상기 제1패스를 통한 방전후 상기 제1엔모오스 트랜지스터의 채널만에 통하여 실행됨을 특징으로 하는 워드라인 구동회로.