CN1264167C

CN1264167C - 半导体存储装置

Info

Publication number: CN1264167C
Application number: CNB031205089A
Authority: CN
Inventors: 新居浩二; 中濑泰伸
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-04-30
Filing date: 2003-03-07
Publication date: 2006-07-12
Anticipated expiration: 2023-03-07
Also published as: JP4152668B2; US6690608B2; CN1455415A; JP2003323792A; TW579523B; US20030202412A1; KR20030085469A; KR100522630B1; TW200305883A

Abstract

与正常存储单元(MC)在行方向上对齐配置具有同一布局的伪单元(DC)。分别在伪单元列(50a-50d)中配置伪位线，一根字线选择时，同时选择多个伪单元，连接到对应的伪位线(DBLa-DBLd)。这些伪位线的电位用电压检测电路(52)检测，决定读出放大器(30)的激活等的定时。在半导体存储装置中，与存储单元阵列的结构无关，可以使伪位线的电位高速变化，优化内部数据读出定时。

Description

半导体存储装置

技术领域

本发明涉及半导体存储装置，具体地说，涉及可在内部正确生成数据读出定时的半导体存储装置。

背景技术

静态RAM(随机存取存储器)中，根据地址信号的变化，形成具有规定的激活期间的字线驱动脉冲并向字线施加。由于工艺的偏差及周围温度的变化等，因而即使读出所需时间不同，该字线驱动脉冲也预先生成足够的容限，以确保可靠读出正确数据。但是，字线驱动脉冲具有过多容限时，产生不必要的读出循环时间变长的问题。

因而，为了减小字线驱动脉冲的容限、缩短读出循环，例如，特开平11-339476号专利公开了向字线驱动电路或行解码器供给来自伪存储单元的读出信号的方法。

该先有技术中，根据伪单元的存储数据，在伪位线生成读出电流。检测伪位线的电位变化，检测读出正常的存储单元的数据的定时，执行位线的均衡及选择字线的去激活，可实现字线驱动脉冲的容限的最小化。

另外，令位线的放电时间最小可降低消耗电流。

上述的先有技术文献中，伪位线连接有与正常的位线连接的正常存储单元相同数目的伪单元，使伪位线及正常位线的负载相同。但是，伪单元选择时，通过与正常字线驱动器分离设置的伪单元驱动器，将一个伪单元驱动成选择状态。

通常，存储单元为了高集成化，其晶体管尺寸应该尽可能小。从而，位线通过存储单元放电时的电位变化变小，正常位线的电位变化量变得很小。为了检测该正常位线对的微小电位差，判定从存储单元读出的数据，采用了高灵敏度的差动型读出放大电路，可实现数据读出的高速化。

但是，前述的先有技术文献中，由于伪位线由一个伪单元驱动，因而，传送从该伪单元读出的信号的伪位线的变化与正常位线的电位变化的程度相同。从而，伪位线的电位变化量变得很小。用例如反相器等的电平检测电路检测伪位线的电位变化时，伪位线的电位必须长期间降低到反相器的阈值电压以下。从而，产生无法优化读出放大器的激活定时、位线预充电的激活定时及选择字线的去激活定时的问题。

另外，为由一个伪单元驱动伪位线的构成时，必须确保考虑了选择的伪单元的吸收电流的偏差和正常存储单元的吸收电流的偏差的容限。

一般地说，随着规模增加，必须进行更精细的加工，此时加工形状的偏差及不纯物注入时的注入量的偏差的程度变大，因而晶体管特性的偏差变大。该晶体管特性的偏差的程度随着低电源电压化进一步增大。

从而，如上述的先有技术，固定地选择一个伪单元时，由于选择的正常存储单元和伪单元的晶体管特性的偏差，无法检测精确的定时。例如，激活的伪单元的晶体管特性向好的方面偏移，伪位线的电位的变化加快，相反，正常的存储单元的晶体管特性向坏的方面偏移，正常的位线对的电位变化减缓时，由于字线的去激活定时及读出放大器的激活定时变得过早，有误动作的可能性。

为了防止这样的伪单元及正常存储单元的晶体管特性的偏差引起的误动作，必要确保容限，使得在最坏条件下也可稳定动作。因而，有无法达到减小字线驱动定时的容限的目的并实现高速化及低功率消耗的问题。

另外，Osada等人在ISSCC 2001，“Digest of technical papers”的第168页及第169页中说明了这样的结构，即，同时驱动多个伪单元到选择状态，使伪位线放电，均化伪位线的放电电流的偏差，使读出放大器的读出激活定时提前。但是，该文献中，用于选择伪单元的伪字线与选择正常存储单元的正常字线分离设置。伪字线连接的伪单元的数目比正常的字线连接的正常存储单元的数目小，与正常字线相比，伪字线以较早的定时驱动到选择状态。

即，以比选择正常的存储单元、使正常位线放电的定时早的定时，进行伪位线的放电。从而，对存储单元的晶体管特性的偏差，通过采用多个伪单元，均化伪位线的吸收电流，虽然容限高，但是必须考虑将伪字线及正常字线驱动到选择状态的定时的差，进行电路设计。

特别是，存储单元阵列的构成不同，一根字线连接的正常存储单元的数目不同，另外，正常位线连接的正常存储单元的数目变更时，必须考虑正常位线的放电速度和伪位线的放电速度的差。从而，对各存储单元阵列的构成，必须考虑伪字线及正常字线的激活定时的差而进行重新设计。特别是，对系统LSI等所要求的多种位/字结构，必须个别地设定其最佳定时值，产生设计开发周期变得很长的问题。

发明内容

本发明的目的是提供：可容易地精确设定内部动作定时的半导体存储装置。

本发明的其他目的是提供：与晶体管特性的偏差无关，可以以精确的定时生成数据内部读出激活信号的半导体存储装置。

本发明的另一个的目的是提供：即使变更存储单元阵列结构，也可容易地生成最佳内部读出激活信号的半导体存储装置。

本发明的半导体存储装置包括：行列状排列的多个正常存储单元；多列配置的多个伪单元；分别对应各伪单元列配置、分别与对应列的伪单元连接的多根伪位线；与各正常存储单元行对应配置、分别与对应行的正常存储单元连接的多根字线。各字线与多列伪单元的各列的多个伪单元连接。

字线与列方向上排列成一列的多个伪单元连接，这些同时选择的伪单元与共同的伪位线连接。可以使伪位线的电位变化高速化，另外可以均化伪单元的晶体管特性的偏差，增大晶体管特性的偏差的容限，以精确的定时激活读出放大器激活信号。

另外，伪位线的信号变化速度比正常位线高速，可以增大读出放大器激活的定时容限，优化读出放大器激活定时。

另外，由于可优化读出放大器的激活定时，因而可缩短字线选择期间，可降低位线的充放电电流，相应地降低消耗电流。

另外，通过使伪单元的布局与正常存储单元的布局相同，可以使伪位线和正常位线的负载电容相同，可以精确地令伪位线的电位变化速度大于正常位线的电位变化速度。

伪单元及正常存储单元由于由相同字线驱动成选择状态，不必对伪单元及正常存储单元分别配置字线驱动器，即使阵列结构变更，也可以正确地以同一定时驱动伪位线和正常位线，且使伪位线的电位高速变化。

附图说明

图1表示本发明实施例1的正常存储单元的电气等价电路。

图2表示图1所示正常存储单元的布局。

图3表示图2所示布局的下层布线的布局。

图4表示图2所示布局的上层布线的布局。

图5表示本发明的实施例1的伪单元的电气等价电路。

图6表示图5所示伪单元的布局。

图7表示图6所示布局的下层布线的布局。

图8表示图6所示布局的上层布线的布局。

图9概略表示本发明的实施例1的半导体存储装置的全体构成。

图10是表示本发明的实施例1的半导体存储装置的动作的信号波形图。

图11概略表示图9所示控制电路的构成。

图12概略表示本发明的实施例2的半导体存储装置的全体构成。

图13概略表示本发明的实施例2的半导体存储装置的伪单元的要部的构成。

图14概略表示本发明的实施例3的半导体存储装置的全体构成。

图15概略表示图14所示半导体存储装置的要部的构成。

图16表示本发明的实施例4的半导体存储装置的伪单元的配置。

图17概略表示本发明的实施例4的半导体存储装置的全体构成。

图18表示本发明的实施例5的伪单元的布局。

图19表示图18所示布局的下层布线的布局。

图20表示图18所示布局的上层布线的布局。

图21表示本发明的实施例6的半导体存储装置的全体的构成。

图22表示本发明的实施例7的半导体存储装置的全体的构成。

图23概略表示图22所示半导体存储装置的电压检测部分的构成。

图24概略表示本发明的实施例8的半导体存储装置的全体的构成。

图25概略表示本发明的实施例8的半导体存储装置的要部的布局。

图26表示图25所示布局的下层布线的布局。

图27表示图25所示布局的上层布线的布局。

图28表示本发明的实施例9的电压检测电路的构成。

图29是表示图28所示电压检测电路的动作的信号波形图。

图30表示本发明的实施例10的电压检测电路的构成。

图31是表示图30所示电压检测电路的动作的信号波形图。

具体实施方式

实施例1

图1表示用于本发明的正常存储单元的电气等价电路。图1中，正常存储单元MC包括：连接于电源结点和结点ND1之间且其栅极与结点ND2连接的P沟道MOS晶体管(绝缘栅极型场效应晶体管)TP1；连接于结点ND1和接地结点之间且其栅极与结点ND2连接的N沟道MOS晶体管TN1；连接于电源结点和结点ND2之间且其栅极与结点ND1连接的P沟道MOS晶体管TP2；连接于结点ND2和接地结点之间且其栅极与结点ND1连接的N沟道MOS晶体管TN2。

MOS晶体管TP1及TN1构成CMOS(互补MOS)反相器，MOS晶体管TP2及TN2构成CMOS反相器。由这两个CMOS反相器构成锁存电路。

正常存储单元MC还包括：响应字线WL上的信号，将结点ND1与正常位线BL连接的N沟道MOS晶体管TN3；响应字线WL上的信号，将结点ND2与互补的正常位线BLB连接的N沟道MOS晶体管TN4。

后面将说明正常存储单元MC的全体配置，正常存储单元MC成行列状排列、行方向上对齐配置的正常存储单元与字线WL连接，列方向对齐配置的正常存储单元MC与正常位线BL及BLB连接。

结点ND1及ND2中存储互补数据，从而，正常位线BL及BLB中可传送互补数据。

图2概略表示图1所示正常存储单元的布局。图2中，N阱区1中形成了P沟道MOS晶体管TP1及TP2。该N阱区1内，在X方向延伸，间隔形成了激活区2a及2b。激活区2a及2b包括不纯物区及沟道区。

激活区2a通过接触孔8a与第1金属布线5a连接。该第1金属布线5a通过第1通孔9a与Y方向上延伸的第2金属布线15c连接。该第1及第2金属布线5a及15c的连接经由第1通孔9a部分形成的多晶硅布线4a进行。

另外，第2金属布线15c的端部，通过第1通孔9b与多晶硅布线4b连接。多晶硅布线4b与X方向上延伸形成的第1金属布线5c连接。其第1金属布线5c通过接触孔8a与激活区2b连接。第2金属布线15c构成传送电源电压VDD的电源线。

激活区2a的下端通过接触孔8b与X方向上延伸的第1多晶硅布线6c连接，另外激活区2b的上端通过接触孔8c与X方向上延伸的第1多晶硅布线6a连接。

这些多晶硅布线6a及6c之间，从激活区2a向X方向延伸，配置了第1金属布线5k，另外，从激活区2b向X方向延伸，配置了第1金属布线5d。这些第1金属布线5k及5d构成存储单元的内部结点。

与第1金属布线5d及5k平行，在X方向延伸配置第3金属布线7a。激活区2a通过接触孔8b与第1金属布线5d电气连接，另外激活区2b通过接触孔8c与第1金属布线5b连接。第1多晶硅布线6a和激活区2a的交差部分中形成沟道区，另外激活区2b和第1多晶硅布线6c的交差部分中形成沟道区。

根据该配置，N阱区1内形成源极接受电源电压的负载P沟道MOS晶体管。即，形成栅极和漏极交差连接的P沟道MOS晶体管TP1及TP2。

该N阱1的Y方向上延伸的端部中，配置第2金属布线15b及15d。第2金属布线15b通过第1通孔9c与X方向上延伸的第1金属布线5f连接。第1金属布线5f通过接触孔8e与激活区3a连接。该激活区3a沿Y方向形成矩形，激活区3a内形成N沟道MOS晶体管。激活区3a通过接触孔8h与第1金属布线5k连接。

与激活区3a平行，配置第2金属布线15a。该第2金属布线15a通过接触孔8g与激活区3a连接。第2金属布线15a构成传送接地电压的接地线。

第3金属布线7a通过第2通孔10a及第2金属布线与Y方向上延伸的第2多晶硅布线4c连接。该第2多晶硅布线4c通过接触孔8f与X方向上延伸的第1多晶硅布线6b连接。该第1多晶硅布线6b处于第1金属布线5k及5f之间，在X方向上延伸，构成存取晶体管的栅极。第3金属布线7a构成字线，传送字线选择信号。另外，第2金属布线15b构成位线。

第1多晶硅布线6a在X方向上延伸，与激活区3a交差，存储数据的N沟道MOS晶体管(驱动晶体管)形成于该激活区3a内的接触孔8g及8h之间，以第2金属布线6a的交差部分作为沟道部分。

第2金属布线15d通过第1通孔9d与第2多晶硅布线4d连接。在该接触孔9d中，该第1金属布线15d通过第2多晶硅布线4d与X方向上延伸的第1金属布线5i电气连接。该第2金属布线15d构成另一位线。

第1金属布线5i通过接触孔8i与Y方向上延伸的激活区3b连接。与激活区3b平行，配置在Y方向上延伸的第2金属布线15e。该第2金属布线15e通过激活区3b形成的接触孔8k与激活区3b连接。该第2金属布线15e构成传送接地电压的接地线。

第3金属布线7a和第1金属布线5i之间，在X方向上延伸配置第1多晶硅布线6d。该第1多晶硅布线6d通过接触孔8I与第2多晶硅布线4f连接。该第2多晶硅布线4f通过第2通孔10b与第3金属布线7a连接。

另一方面，通过接触孔8b与激活区2a连接的第1多晶硅布线6c在X方向上延伸配置，与激活区3b交差。另外激活区3b通过接触孔8j与第1金属布线5d连接。该第1金属布线5d通过接触孔8c与激活区2b连接，与激活区2a中形成的P沟道MOS晶体管及激活区3a中形成的N沟道MOS晶体管的栅极连接。

另一方面，第1金属布线5k通过接触孔8h与激活区3a连接，且通过接触孔8b与第1多晶硅布线6c连接。该第1多晶硅布线6c构成激活区2b中形成的P沟道MOS晶体管及激活区3b中形成的N沟道MOS晶体管的栅极。

如该图2所示，正常存储单元中，对于P沟道MOS晶体管的形成区，通过配置点对称的图案，使该存储单元的布局在行方向及列方向上交互反相配置，因而，不会受到图案偏移等的影响，可精确进行存储单元的构图。

图3表示图2所示布局的扩散层(激活区)到接触孔的布局。图3中，N阱区1中，间隔形成在Y方向上延伸的矩形区的激活区2a及2b。激活区2a通过接触孔8a与X方向上延伸的第1金属布线5a连接。另外，该激活区2a通过接触孔8b与X方向上延伸的第1金属布线5k连接。另外该第1金属布线5k通过接触孔8h与激活区3a连接。

激活区3a通过其上侧的接触孔8g，经由第1金属布线与构成上层的接地线的第2金属布线连接。激活区3a通过其下侧的接触孔8e与X方向上延伸的第1金属布线5f连接。这些第1金属布线5k及5f之间，第1多晶硅布线6b在X方向上延伸配置，形成存取晶体管的栅极。该第1多晶硅布线6b通过接触孔8f与第1金属布线连接。该接触孔8f的第1金属布线构成中间层，以便与构成字线的第3金属布线连接。

激活区2b通过接触孔8b与X方向上延伸的第1金属布线5c连接，另外，通过其上侧的接触孔8c与X方向上延伸的第1多晶硅布线6a及第1金属布线5d连接。

激活区3b通过接触孔8i与X方向上延伸的第1金属配线5i连接，另外通过接触孔8j与第1金属布线5d连接。激活区3b的下部形成的接触孔8k中所形成的第1金属布线5m用于与构成上层的接地线的第2金属布线连接。

在X方向上的第1金属布线5i及5d之间形成第1多晶硅布线6d，横跨激活区3b。该第1多晶硅布线6d通过接触孔81与第1金属布线连接。该接触孔81中形成的第1金属布线用于与构成字线的第3金属布线连接。

这里，设置接触孔是为了连接第1金属布线和激活区及第1金属布线和第1多晶硅布线。第1通孔的形成是为了连接第1及第2金属布线，第2通孔的形成是为了连接第3金属布线和第2金属布线。

图4概略表示图2所示布局的第1通孔9到第3金属布线7a的布局。该图4中，在Y方向上延伸配置第2金属布线15a、15b、15c、15d及15q。第2金属布线15a与第1通孔9g下部的接触孔8g电气连接。第2金属布线15a传送接地电压GND。第2金属布线15b通过第1通孔9c与图2所示第1金属布线5f连接。该第2金属布线15b构成正常位线。

第2金属布线15c通过Y方向的两侧的第1通孔9a及9b与图3所示第1金属布线5a及5c连接。该第2金属布线15c传送电源电压VDD。

第2金属布线15d通过第1通孔9d与图2及图3所示第1金属布线5i连接。该第2金属布线15d构成另一正常位线。

第2金属布线15e通过第1通孔9g与图2及图3所示接触孔8k连接。该第2金属布线15e传送接地电压GND。

第3金属布线7a通过正常存储单元MC的X方向的两端中形成的第2通孔10a及10b与Y方向上延伸的第2金属布线15p及15q连接。这些第2金属布线15p及15q分别通过第1通孔9f及9j与图2及图3所示接触孔8f及81连接。

该图2到图4所示正常存储单元的布局与特开平9-270468号专利、特开平10-178110号专利以及特开2001-28401号专利等中公开的存储单元的布局相同。

图5表示本发明的实施例1的伪单元的构成。图5中，代表性地显示了2行1列排列的伪单元DC0及DC1。

伪单元DC0包括：存储数据的N沟道MOS晶体管(驱动晶体管)TDN01及TDN02；用于上拉内部存储结点DND01及DND02的P沟道MOS晶体管TDP01及TDP02；响应字线WL0上的信号而导通，将存储结点DND01及DND02分别与伪位线DBL及DBLB连接的N沟道MOS晶体管TDN03及TDN04。

MOS晶体管TDP01及TDN01的栅极施加电源电压VDD。从而，该伪单元DC0中，存储结点DND01中总是存储L电平数据，存储结点DND02中总是存储H电平数据。

同样，伪单元DC1包括：存储数据的N沟道MOS晶体管(驱动晶体管)TDN11及TDN12；用于上拉存储结点DND11及DND12的P沟道MOS晶体管TDP11及TDP12；存取用N沟道MOS晶体管TDN13及TDN14。存取用N沟道MOS晶体管(以下，称为存取晶体管)TDN13响应字线WL0上的信号而导通，导通时，将存储结点DND11与伪位线DBL连接。存取晶体管TDN14响应字线WL1上的信号而导通，导通时，将存储结点DND12与伪位线DBLB连接。

伪单元DC1中，MOS晶体管TDP11及TDN11的栅极施加电源电压VDD，存储结点DND11中存储L电平数据，存储结点DND12中存储H电平数据。从而，字线WL0被选择后，伪单元DC0及DC1的存取晶体管TDN03及TDN13同时变成导通状态，通过这些伪单元DC1及DC0，伪位线DBL驱动成接地电压电平。

简单说明该图5所示伪单元的动作。

在初始状态，伪位线DBL及DBLB预充电成H电平。字线WL0及WL1为非选择状态，即L电平。初始状态中，存取晶体管TDN03、TDN04、TD13及TDN14都为截止状态。另外，数据存储用N沟道MOS晶体管(以下，称驱动晶体管)TDN01及TDN11为导通状态，驱动晶体管TDN02及TDN12为截止状态。

读出动作一开始，根据供给的地址信号，将与地址指定行对应配置的字线驱动成选择状态。现在，考虑字线WL0驱动成选择状态，其电压电平从L电平变成H电平的情况。该状态中，伪单元DC0的存取晶体管TDN03及TDN 04变成导通状态，另外，伪单元DC1的存取晶体管TDN13从截止状态变成导通状态，另一方面，存取晶体管TDN14维持截止状态。

伪位线DBL通过驱动晶体管TDN03及TDN01以低电阻与接地结点连接，另外通过驱动晶体管TDN13及TDN11以低电阻与接地结点连接。从而，伪位线DBL的电压电平从预充电电压电平的H电平缓缓下降到接地电位。

另一方面，驱动晶体管TDN02为截止状态，存储结点DND02为电源电压电平，因而存取晶体管TDN04即使变成导通状态，伪位线DBLB的电压电平也不变化，维持预充电电压电平。

若检测伪位线DBL的电压电平从H电平变化成L电平，则响应该检测，读出放大器被激活并放大选择存储单元的数据，另外，选择字线WL的电压电平下降，字线WL0返回非选择状态。向应字线WL0变成非选择状态，存取晶体管TDN03、TDN04及TDN13变成截止状态，伪位线DBL与接地结点电气分离。然后，为了下一次动作，伪位线DBL再次预充电回到H电平。

以下，对字线WL1的电压电平从L电平变成H电平时的读出动作进行说明。

字线WL1驱动成选择状态时，伪单元DC1中，存取晶体管TDN14变成导通状态。伪单元DC1的剩余存取晶体管TDN13及伪单元DC0的存取晶体管TDN03及TDN04都为截止状态。伪单元DC1的存储结点DND12通过低电阻的存取晶体管TDN14与伪位线DBLB连接。但是，由于存储结点DND12保持电源电压VDD电平，因而该伪位线DBLB的预充电电压电平为电源电压电平的H电平，伪位线DBLB的电压电平不变化。

另外，伪位线DBL中，存取晶体管TDN03及TDN13都是截止状态，因而其电压电平是预充电电压电平，不发生变化。

以上是该图5所示伪电路的基本动作。伪单元成2列配置，检测伪位线DBL的电压电平。偶数字线选择时及奇数字线选择时，通过用电压电平变化的伪位线DBL0及DBL1检测电压电平，可以可靠地检测存储单元数据的读出的执行。

特别是，通过在各列配置与正常存储单元同数目的伪单元，伪位线DBL的负载变成与正常位线BL的负载相同，由于伪位线DBL的放电速度比正常位线的放电速度快，可以高速对伪位线的电位放电，生成读出开始信号。

另外，可以以较早的定时判定伪位线的电位，增大读出放大器的激活定时的容限，可以优化读出放大器激活定时。另外，可缩短位线的放电时间，减小位线充放电引起的电流消耗。

图6概略表示该伪单元的布局。图6中，与图2所示正常存储单元的构成要素对应的部分附上同样的参照编号，省略详细说明。

伪单元DC0及DC1的布局与图2所示正常存储单元的布局相同。但是，为了在字线WL0被选择时，令伪单元DC0及DC1的存取晶体管都变成导通状态，以及，伪位线DBL在被选择时通过驱动晶体管进行放电，追加了以下的构成要素。

即，激活区2b中，在接触孔8cb及8ca之间配置第1金属布线5r。传送电源电压VDD的第2金属布线通过第1通孔9b及第1金属布线与接触孔8d连接。X方向上延伸的第1金属布线5r通过该激活区2b中形成的接触孔8c及8ca与构成存储结点的第1金属布线及构成栅极的第1多晶硅布线连接。由该第1金属布线5r向伪单元中一个负载MOS晶体管及驱动晶体管的栅极供给电源电压，另外，向另一负载MOS晶体管的源极/漏极供给电源电压。

第1多晶硅布线6ab通过激活区2b中形成的接触孔8cb与激活区2b连接，另外，通过接触孔8ca与第1多晶硅布线6aa连接。第1多晶硅布线6ab在X方向上延伸，构成驱动晶体管的栅极。第1多晶硅布线6aa构成伪单元DC0的驱动晶体管的栅极。

激活区2ab及2aa中分别形成P沟道MOS晶体管，向其源极区供给电源电压VDD。

另外，伪单元DC1中，图6的右侧端部中，对于X方向上延伸的第3金属布线7ab，形成第2通孔10b。第3金属布线7ab通过该第2通孔10b及第2多晶硅及接触孔与第1多晶硅布线6db连接。另一方面，图6的左侧中，对第3金属布线7ab没有设置第2通孔。

另一方面，对于伪单元DC0的第3金属布线7aa，其两端中形成第2通孔10c及10d。第3金属布线7aa通过第2通孔10d、第2多晶硅布线及接触孔与第2金属布线6ba连接。

该第3金属布线7aa的左侧部分中形成的第2通孔10c与Y方向上延伸的第2金属布线15s连接。该第2金属布线15s通过接触孔与第1多晶硅布线6ba及6bb连接。

在伪单元DC0及DC1中，通过该第2金属布线15s，伪位线DBL的存取晶体管的栅极共同连接于第3金属布线7ab，两者同时变成导通状态。

激活区3a中配置的接触孔8e由伪单元DC1及DC0的存取晶体管共享，通过第2通孔与伪位线DBL连接，在与该Y方向上延伸的激活区3a及3b平行的上层，形成传送接地电压GND的第2金属布线。

图7表示图6所示布局的激活区到第2金属布线的布局。比较该图7所示布局与图3所示正常存储单元的布局，与激活区2b平行，还追加了形成有第1金属布线5r的结构。该第1金属布线5r通过接触孔8ca及8cb分别与X方向上延伸的第1多晶硅布线6aa及6ab连接。除了配置有第1金属布线5r，该图7所示伪单元的布局与图3所示正常存储单元的布局相同。

该图7所示布局中，X方向上延伸的第1多晶硅布线6ba及6bb与字线WL0连接，第1多晶硅布线6da及6db分别与字线WL0及WL1连接。

从而，该图7中，伪单元DC0及DC1中，与伪位线DBL(图7所示)对应配置的存取晶体管在字线WL0被选择时同时驱动成选择状态。另一方面，与互补的伪位线DBLB(图7所示)对应设置的伪单元DC0及DC1的存取晶体管分别在字线WL0及WL1被选择时变成导通状态。

图8表示图6所示伪单元的布局的第1通孔到第3金属布线的布局。该图8所示布局中，第3金属布线7aa通过第2通孔10c与第2金属布线15s连接。该第2金属布线15s通过在Y方向上延伸、分别配置于伪单元DC0及DC1的第1通孔9fa及9fb，与下层的第1金属布线连接。第2金属布线15s和第3金属布线7a b的交差部分中，未配置第2通孔。第3金属布线7ab通过第2通孔10b及第1通孔9jb与第2金属布线连接，该第2金属布线通过接触孔与第1多晶硅布线连接。第3金属布线7ab构成字线WL1。

另一方面，X方向上延伸的第3金属布线7aa通过其两端配置的第2通孔10c及10d分别与第2金属布线连接。第3金属布线7aa通过第2通孔10d及第1通孔9jb与第2金属布线连接，该第2金属布线通过第1通孔9jb与下层的第1多晶硅布线连接。

关于第2金属布线，配置了传送电源电压VDD的电源线、电源线的两侧配置的伪位线DBL及DBLB、以及这些伪位线DBL及DBLB的外侧配置的传送接地电压GND的接地线。这些第2金属布线在Y方向上延伸配置。

图9概略表示本发明的实施例1的半导体存储装置的全体构成。图9中，半导体存储装置包括：正常存储单元MC成行列状排列的正常存储单元阵列20；伪单元DC在列方向对齐配置的伪单元列21a及21b。正常存储单元阵列20及伪单元列21a及21b中，正常存储单元MC及伪单元DC在行方向上对齐配置。与正常存储单元MC及伪单元DC的各行对应配置字线WL。图9中，代表性地显示了字线WL0-WL7。

正常存储单元及伪单元与字线WL连接。与正常位线BL、BLB连接的正常存储单元MC的数目和与伪位线连接的伪单元DC的数目相同。从而，即使阵列结构变更，通过在行方向中对齐配置伪单元和正常存储单元，可以共同配置字线，使伪位线DBL的放电速度总是比正常位线快，可以可靠地根据伪位线的电位设定内部定时。

与正常存储单元MC的各列对应配置正常位线BL及BLB。伪单元列21a及21b中，分别配置伪位线DBL0及DBL1。正常存储单元阵列20中，配置成对的正常位线BL及BLB。另一方面，伪单元列21a及21b中，只采用伪位线DBL0及DBL1。

与这些伪位线DBL0及DBL1对应，分别配置互补的伪位线DBLB0及DBLB1。但是，这些互补的伪位线DBLB0及DBLB1的电压电平是预充电电压电平，不可用于内部动作控制。

偶数字线WL0、WL2被选择时，伪单元列21a的伪单元DC通过2个伪单元DC对伪位线DBL0放电。奇数字线WL1、WL3、...被选择时，伪单元列21b的伪单元DC的列方向中邻接的2个伪单元被选择，对伪位线DBL1进行放电。

作为阵列外围电路还设置了预充电电路26，在激活时将伪位线DBL0及DBL1和正常位线BL及BLB预充电到电源电压电平。该预充电电路26包括与伪位线DBL0、DBL1、正常位线BL及BLB分别对应配置的P沟道MOS晶体管26a。

存储单元选择时，为了降低消耗电流，该预充电电路26被去激活

对于正常存储单元阵列20，设置有多路复用器25，用于根据来自列解码器24的列选择信号，将地址指定列连接到内部数据总线27。该多路复用器25包含与正常位线对分别对应配置的列选择栅极25a。列选择栅极25a响应来自列解码器24的列选择信号，选择性地导通。

该半导体存储装置还包括：接受时钟信号CLK、地址信号和控制信号，生成内部地址信号及动作定时信号的控制电路22；根据来自控制电路22的内部行地址信号和行激活信号，将地址指定行对应的字线驱动为选择状态的行解码器23；检测伪位线DBL0及DBL1的电位变化的电位检测电路31。该电位检测电路31，例如，可由NAND门(“与非”门)形成，只要是可以检测伪位线DBL0及DBL1的电位变化，该电位检测电路31也可由其他门电路构成。

根据来自电位检测电路31的输出信号(读出信号)SE，控制电路22决定读出动作定时及字线去激活定时。

为了执行内部数据的写入/读出，设置有根据内部数据DI驱动内部数据总线27的写驱动器28和在控制电路22的控制下被选择激活、对内部数据总线27读出的数据进行放大的读出放大器30。该读出放大器30的激活定时由电位检测电路31的输出信号SE决定。内部数据总线27由互补数据信号线对构成，读出放大器30在激活时，差动放大该互补数据信号线的电位，生成内部读出数据。

图10表示图9所示半导体存储装置的数据读出时的信号波形。以下，参照图10简单说明图9所示半导体存储装置的动作。

该半导体存储装置根据与时钟信号CLK同步施加的控制信号，指定动作模式。给予数据存取指示之前，预充电电路26是激活状态，正常位线BL及BLB和伪位线DBL0及DBL1预充电成电源电压电平。所有字线WL0-WL7是非选择状态，其电压电平是L电平。另外，伪位线DBL0及DBL1的电压电平是H电平，因而电压检测电路31的输出读出信号SE是L电平。

考虑时钟信号CLK上升，由此时的控制信号指定读出动作的状态。根据存取指示，由控制电路22的控制使预充电电路26去激活。同时，内部行地址信号及内部列地址信号分别供给行解码器23及列解码器24，行解码器23将地址指定行对应的字线驱动到选择状态，另外列解码器24生成选择地址指定列的列选择信号。

根据来自该行解码器23的行选择信号，地址指定行对应的字线的电压电平从L电平上升到H电平，与该选择字线连接的正常存储单元的数据传送到对应的正常位线BL及BLB。另外，根据来自列解码器24的列选择信号，在多路复用器25中，地址指定列对应的列选择栅极25a导通，选择列对应的正常位线BL及BLB与内部数据总线27连接。

伪单元列21a及21b中，响应选择字线，伪位线DBL0及DBL1的一方与伪单元的存储结点连接。现在，考虑字线WL0被选择的状态。与该选择字线WL0连接的正常存储单元MC的数据读出到正常位线BL及BLB上。此时，根据存储单元的存储数据，正常位线BL及BLB的另一方的电位缓缓下降。

在与该正常存储单元的数据读出的相同定时，由与字线WL0连接的伪单元DC对伪位线DBL0放电。由于以2位的伪单元执行放电，因而该伪位线DBL0的电位变化速度比正常位线BL或BLB的电位变化速度快。伪单元列21b中，伪单元DC都是非选择状态，因而伪位线DBL1维持预充电电压电平。

该伪位线DBL0的电压电平若降低到电压检测电路31的输入逻辑阈值电压以下，则电压检测电路31的输出读出信号SE从L电平变成H电平。

控制电路22响应该读出信号SE的上升，激活读出放大器30。读出放大器30若被激活，则差动放大输入内部数据总线27的数据，生成读出数据DO。

另外，响应该读出信号SE的上升，控制电路22将选择状态的字线WL0驱动成非选择状态，另外激活预充电电路26，再次将伪位线DBL0、DBL1及正常位线BL、BLB预充电成电源电压电平。该预充电动作时，列解码器也被去激活，多路复用器25设定成非导通状态。

奇数字线WL1被选择时，与字线WL1连接的正常存储单元MC的数据读出到位线BL及BLB对上，成对的位线BL及BLB的另一方的位线的电位缓缓下降。在相同定时，与该字线WL1连接的伪单元DC驱动成选择状态，通过选择伪单元，伪位线DBL1的电位降低。此时，伪位线DBL1的电位降低速度也比正常位线BL或BLB的电位降低速度快。

该伪位线DBL1的电压电平若变成比电压检测电路31的输入逻辑阈值电压低，则电压检测电路31的输出读出信号变成H电平。以后，控制电路22响应该读出信号SE的上升，执行与先前的字线WL0的选择时同样的控制。即，响应读出信号SE的上升，激活读出放大器30，读出从选择列的位线BL及BLB读出到内部数据总线27上的数据，确定内部读出数据DO。

另外，响应该读出信号SE，将选择状态的字线WL1驱动到非选择状态，另外，激活预充电电路26。另外，使多路复用器25去激活。

从而，偶数字线被选择时，选择伪单元列21a的伪单元，通过伪位线DBL0的放电激活读出信号SE。另一方面，奇数字线被选择时，由伪单元列21b的伪单元对伪位线DBL1放电，激活读出信号SE。伪位线DBL0及DBL1的放电开始定时由字线的选择定时决定，与正常位线的放电开始定时相同。另外，该伪位线DBL0及DBL1的电位变化速度比正常位线快，因而可充分地增大读出信号SE的激活定时和读出放大器激活信号的激活定时之差，容易优化读出放大器30的激活定时。另外，可缩短选择字线处于选择状态的期间，因而可缩短正常位线的放电期间，降低消耗电流。

另外，伪位线由于由2个伪单元驱动，因而即使是伪单元的晶体管特性偏移，可均化这2个伪单元的晶体管特性，相应地降低该晶体管特性的偏差的程度，改善动作容限。

图11概略表示图9所示控制电路22的构成。图11中，控制电路22包括：根据时钟信号CLK和控制信号CTL，检测指定的动作模式的动作模式检测电路35；根据来自动作模式检测电路35的存取指示信号，激活解码器使能信号ADE的解码器控制电路36；根据来自该动作模式检测电路35的动作模式指示信号，使预充电指示信号/PRG去激活的预充电控制电路37；响应读出信号SE的上升，将读出放大器激活信号SAE驱动到规定期间激活状态的读出控制电路38。

解码器使能信号ADE决定行解码器23及列解码器24的激活期间。由预充电指示信号/PRG决定图9所示预充电电路26的激活/去激活。由读出放大器激活信号SAE决定读出放大器30的激活期间。

读出控制电路38向应该读出信号SE的上升，以规定的定时激活读出放大器激活期间SAE，经过规定时间后，使该读出放大器激活信号SAE去激活。

解码器控制电路36若激活读出放大器激活信号SAE，则经过规定期间后，使解码器使能信号ADE去激活，将选择字线驱动成非选择状态，另外使多路复用器25非导通，分离正常位线和内部数据总线27。

同样，预充电控制电路37也响应该读出放大器激活信号SAE的激活，经过规定时间后，激活预充电指示信号/PRG，对伪位线及正常位线预充电。

另外，上述的说明中，数据读出时，禁止对伪位线DBL0、DBL1及正常位线BL、BLB预充电。但是，只在数据写入时，使该预充电电路26去激活，在数据读出时，预充电电路26也可维持激活状态。

另外，在数据写入时激活写驱动器28，根据写入数据驱动选择列的正常位线。此时，预充电电路26被去激活，停止正常位线的充电。写驱动器28的激活定时可以是字线及位线选择后的适当定时。从而，不必为了驱动写驱动器28而检测伪位线的电位。

另外，伪存储单元和正常存储单元的布局都只是金属布线及通孔的配置不同，在伪单元及正常存储单元中的栅极的形状及激活区的形状相同。与伪位线连接的伪单元的数目和与正常位线连接的正常存储单元的数目相同，从而，伪位线的寄生电容可以与正常位线的寄生电容相同，可以精确地使伪位线比正常位线更高速地变化其电位。

另外，由于伪单元及正常存储单元的栅极及激活区的形状相同，可使这些伪单元及正常单元的晶体管的特性相同，可减小晶体管特性的偏差，容易地进行定时调整。另外，即使对于阈值电压及沟道长和沟道宽之比等的偏差，也可以使伪单元及正常存储单元产生相同的偏差，增大这些工艺参数的偏差容限，可以精确地生成读出信号，以最佳定时进行读出放大器的激活。

实施例2

图12概略表示本发明的实施例2的半导体存储装置的全体的构成。图12中，在正常存储单元阵列20的两侧配置伪单元列21c及21d。伪单元列21c与行解码器23邻接配置，伪单元列21d配置在远离该行解码器23的正常存储单元阵列20的端部。

阵列外围部分中配置了控制电路22及外围电路40。外围电路40包括图9所示预充电电路26，多路复用器25，列解码器24，读出放大器30，写驱动器28，及电压检测电路31。

图12所示构成中，电压检测电路31检测在正常存储单元阵列20的行方向两端配置的伪单元列21c及21d中设置的伪位线的电压电平。

该伪单元列21c及21d中配置的伪单元DC的布局与前面从图6到图8所示布局相同。在存储单元的配置时，该布局图案以存储单元为单位，在行方向及列方向成镜像对称配置。从而，在正常存储单元阵列20的内部配置伪单元列时，产生以下的问题。

图13概略表示伪单元2位的存取晶体管的栅极的布局。第3金属布线7m及7n在X方向直线延伸进行配置。该第3金属布线7m通过第2通孔42与Y方向上延伸的第2金属布线6连接。该第2金属布线6通过连接部分41m及41n分别与第1多晶硅布线5m及5n电气连接。第2金属布线6只与第3金属布线7m交差，不电气连接。

存储单元的布局中，镜像对称地在列方向上配置存储单元布局，使在该伪单元布局中，邻接单元共用第2金属布线6。利用第1多晶硅布线5m及5n作为伪单元的存取晶体管的栅极时，这些第1多晶硅布线5m及5n通过第2金属布线6相互连接，由第3金属布线7n形成的字线被选择时，选择电压传送到该第1多晶硅布线5m及5n。

此时，与伪单元在X方向中邻接的存储单元中，2位的存储单元也被同时选择。从而，该伪单元中，在X方向上邻接的单元作为冗余单元配置，无法作为正常存储单元利用。从而，在正常存储单元阵列20内，由于配置了无法作为伪单元及正常存储单元利用的冗余单元，增加了正常存储单元阵列20的面积。

从而，如图12所示，通过在正常存储单元阵列20的X方向的两侧配置伪单元列21c及21d，对该伪单元，不必在X方向上配置邻接的冗余单元，可以抑制包含有伪单元及正常存储单元的存储单元阵列的面积的增大。

实施例3

图14概略表示本发明的实施例3的半导体存储装置的全体的构成。该图14所示构成中，在靠近行解码器23的端部，与正常存储单元阵列20邻接配置伪单元列21e及21f。该图14所示半导体存储装置的其他构成与图12所示构成相同，对应部分附上同一参照编号，省略其详细说明。

如图15所示，行解码器23配置在正常存储单元阵列的一端，从存储单元阵列的一端将偶数字线WLe及奇数字线WLo驱动到选择状态。这些字线WLe及WLo中分别具有布线电阻Ze及Zo。从而，来自行解码器23的字校选择信号传送到选择字线时，由该布线电阻产生信号传送延迟。

但是，通过在行解码器23附近的存储单元阵列的端部配置伪单元DMC，无论偶数字线WLe及奇数字线WLo的哪一个被选择，该伪位线DBL0及DBL1中呈现的电位变化的开始定时都相同。从而，电压检测电路31中，无论对伪位线DBL0及DBL1的哪一个放电，都可使激活读出信号SE的定时相同，不会受到字线驱动信号传送延迟的影响，可精确地以较早的定时激活读出信号。

另外，通过靠近行解码器23配置伪位线DBL0及DBL1，在字线WLe或WLo选择时，可以以最早的定时，将伪单元DMC的存储结点与这些伪位线DBL0或DBL1连接，用伪单元驱动晶体管驱动这些伪位线DBL0或DBL1。从而，可以以最早的定时激活读出信号SE，获得足够的读出放大器的激活定时容限，以最佳定时激活读出放大器。

另外，通过在存储单元阵列的行解码器23附近的端部中配置伪单元列21e及21f，利用以下的构成，可不必配置冗余单元列，因而可抑制阵列面积的增大。即，与偶数字线WLe连接的伪单元DMC中，共用字线的部分共同连接时，其共同连接的部分与伪位线DBL0连接。另一方面，具有与奇数字线WLo连接的伪单元DMC的共同字线的部分与伪位线DBL1连接。从而，作为共用伪单元列边界部分配置的字线的驱动晶体管，设定成与互补的伪位线DBLB0连接的驱动晶体管或与伪位线DBL1连接的驱动晶体管。

即，伪单元列边界部分中，与互补的伪位线DBLB0连接的存取晶体管和与伪位线DBL1连接的存取晶体管配置成镜像的布局。由于互补的伪位线DBLB0及DBLB1不用于电压检测，并且要维持电源电压电平，因而即使2位的伪单元同时与互补的伪位线连接，也不影响电压检测动作。从而，不必如何变更布局，只是配置2列伪单元列，可在不会影响正常存储单元阵列中的正常存储单元的布局的情况下配置伪单元。

如上所述，根据本发明的实施例3，在存储单元阵列的行解码器附近的端部配置伪单元列，与选择字线的位置无关，可高速激活读出信号，改善读出放大器的激活定时容限。

另外，在行解码器附近的存储单元阵列端部，使伪单元列邻接配置，可以以较早的定时改变伪位线电位，将读出信号驱动到确定状态，可增大读出放大器激活定时容限，以最佳定时激活读出放大器。

另外，通过在伪单元间共用2位的伪单元与一根字线连接的部分，不必配置冗余单元列，可抑制存储单元阵列的面积增大。

实施例4

图16表示本发明的实施例4的半导体存储装置的伪单元的配置。图16中，代表性地显示了4行1列配置的伪单元DCa-DCd。分别与伪单元DCa-DCd对应，配置字线WLa-WLd。伪单元DCa-DCd的存取晶体管QAa-QAd的各个栅极共同连接到字线WLa。内部的各个存储结点DNDa-DNDd固定在电源电压电平，以便在选择时，伪单元DCa-DCd分别向伪位线DBL传送L电平数据。

伪单元DCa-DCd的其他存取晶体管QBa-QBd的各个栅极与对应的字线WLa-WLb连接，选择时向互补的伪位线DBLB输出H电平数据。

伪单元DCa-DCd的电气电路构成与实施例1的伪单元的电气电路构成相同。

该图16所示构成中，若字线WLa被选择，4个伪单元DCa-DCd的存取晶体管QAa-QAd同时变成导通状态，伪位线DBL由4位的伪单元DCa-DCd放电。从而，可以使伪位线DBL的电压降低速度高速化，以较早的定时激活读出信号。互补的伪位线DBLB维持H电平。

图17概略表示本发明的实施例4的半导体存储装置的全体的构成。图17中包括：伪单元DC在列方向上对齐配置的伪单元列50a-50b和正常存储单元MC成行列状排列的正常存储单元阵列20。伪单元DC及正常存储单元MC在行方向上对齐配置。与伪单元DC及正常存储单元MC的各行对应配置字线WL。图17中，代表性地显示了8根字线WL0-WL7。分别与伪单元列50a-50c对应，配置伪位线DBLa-DBLb。伪单元列50a中，字线WL0或WL4被选择时，4位的伪单元DC被同时选择，对伪位线DBLa放电。对于伪单元列50b，字线WL1或WL5被选择时，4位的伪单元DC被同时选择，对伪位线DBLb放电。对于伪单元列50c，字线WL2或WL6被选择时，4位的伪单元DC被同时选择，对伪位线DBLc放电。对于伪单元列50d，字线WL3或WL7被选择时，4位的伪单元DC被同时选择，对伪位线DBLd放电。

对这些伪位线DBLa-DBLd设置了电压检测电路52。该电压检测电路52在伪位线DBLa-DBLd的其中任一个的电压电平变成比其输入逻辑阈值电压低时，将读出信号SE提高到H电平。

设置预充电电路26，用于在备用状态时，将伪位线DBLa-DBLd及正常存储单元阵列20的正常位线BL及BLB预充电到电源电压电平。该图17所示外围电路的构成与图9所示半导体存储装置的外围电路的构成相同，对应部分附上同一参照编号，省略详细说明。

图16及图17所示构成中，数据读出时的控制电路22的动作与实施例1的控制电路22的动作相同。字线WL被选择时，该字线WL连接的正常存储单元MC的数据读出到对应的正常位线BL及BLB。此时，预充电电路26停止预充电动作。

采用与该正常存储单元MC驱动正常位线BL及BLB的定时相同的定时，将伪单元DC也驱动成选择状态，对伪位线DBLa-DBLd的任何一个放电。正常位线BL或BLB由1位的正常存储单元MC放电，另一方面，伪位线DBLa-DBLd的任何一个由4位伪单元DC放电。从而，伪位线DBLa-DBLd的电压降低速度比正常位线BL或BLB的电压降低速度更快，可以较早的定时通过电压检测电路52使读出信号SE上升。

从而，读出放大器30的读出放大器激活信号SAE的激活定时可具有足够的容限来使读出信号SE上升，易于优化读出放大器30的激活定时。

另外，同样，由于响应读出信号SE的激活而将选择字线驱动成非选择状态，可同样优化选择字线的去激活定时，可缩短正常位线BL及BLB的放电时间，降低功率消耗。另外，通过降低正常位线BL及BLB的电压降低量，可高速进行预充电电路26的激活时的正常位线的电压恢复。

另外，由于伪位线DBLa-DBLd分别由4位的伪单元DC驱动，因而即使该4位的伪单元的晶体管特性偏移时，可通过同时被选择的4位的伪单元DC均化其偏差，相应降低偏差的程度。从而，可以降低伪单元的晶体管特性的偏差对读出信号SE的上升定时的影响，改善动作容限。

实施例5

图18概略表示本发明的实施例5的4位的伪单元的布局。该图18所示伪单元DCa-DCd的实质的布局与前面的图6所示2位的伪单元的布局相同。分别与伪单元DCa-DCd对应，沿X方向配置第3金属布线58a-58d。第3金属布线52a通过第2通孔54与Y方向上延伸的第2金属布线55连接。

该第2金属布线55通过接触孔56a-56d分别与Y方向上延伸的第1多晶硅布线57a-57d连接。该第1多晶硅布线57a-57d构成与伪位线DBL连接的存取晶体管的栅极。

第2金属布线55和第3金属布线58b-58d的交差部分中未设置通孔。从而，根据传送到该第3金属布线58a上的字线选择信号，与伪单元DCa-DCd的伪位线DBL连接的存取晶体管同时变成导通状态。

在另一端中，第3金属布线52a-52d分别通过第2通孔58a-58d及接触孔与第1多晶硅布线59a-59d连接。这些第1多晶硅布线59a-59d构成与互补的伪位线DBLB连接的存取晶体管。从而，与互补的伪位线ZDBL连接的存取晶体管根据传送到这些第3金属布线58a-58d上的字线选择信号，都变成导通状态。

该图18所示伪单元DCa-DCd的各个布局与图2所示正常存储单元的布局相同。从而，与伪位线及正常位线连接的伪单元及正常存储单元的数目相同，可以使得伪位线DBL和正常位线BL及ZBLB的负载相同。从而，可以可靠地使伪位线的电压变化速度大于正常位线的电压变化速度。另外，对正常位线BL及ZBL的电压降低速度，可以容易地预测伪位线DBL的电压降低速度，预测读出信号SE的上升定时，可容易地调整基于该读出信号的读出放大器的激活及字线的非选择驱动定时。

图19表示到该图18所示布局的第1金属布线的布局。如该图19所示，各个伪单元DCa-DCd中，通过连接部分56a-56d与构成字线的第1多晶硅布线57a-57d连接。这些连接部分56a-56d通过上层的通孔与第2金属布线连接。

另外，第1多晶硅布线59a-59d分别通过连接部分与图18所示第3金属布线52a-52d连接，并分别与字线WLa-WLd连接。

另外，这些伪单元DCa-DCd中，由于内部存储结点固定在电源电压电平，分别与激活区62d及62e平行地形成第1金属布线63a及63b，通过第1金属布线及第1通孔与电源线连接，向与存储L电平数据的存储结点对应配置的负载晶体管及驱动晶体管的栅极供给电源电压。

N阱区1中，形成激活区62a-62e，并分别形成P沟道MOS晶体管。这些激活区62a-62e分别由列方向中邻接的伪单元共用。为了形成存取晶体管及驱动晶体管，在Y方向上延伸，形成激活区60a及60b。

到该图19所示第1金属布线的布局与前面图3所示正常存储单元的布局完全相同。从而，可以使该负载晶体管、驱动晶体管及存取晶体管的栅极及激活区的形状与正常存储单元一致，使伪单元及正常存储单元的晶体管的特性一致。从而，晶体管的阈值电压及沟道宽和沟道长之比等的制造参数即使偏移，也可使正常存储单元及伪单元的晶体管特性的偏差在相同方向上变化，即使对于制造参数的偏差也可以增大容限。

图20表示从该图18所示伪单元的第1通孔开始的第3金属布线的布局。如该图20所示，分别与伪单元DCa-DCd对应，配置X方向上延伸的第3金属布线52a-52d。在Y方向上延伸配置第2金属布线55，与第3金属布线52a-52d交差。该第2金属布线55通过连接部分56a-56d中形成的第1通孔与图19所示第1多晶硅布线57a-57d电气连接。该第2金属布线55和第3金属布线52b-52d的交差部分中未形成第2通孔。第2金属布线55通过第2通孔54与第3金属布线52a连接。

这些第3金属布线52a-52d还分别通过第2通孔58a-58d与第1多晶硅布线59a-59d(参照图18、图19)连接，后者构成与伪单元DCa-DCd的互补的伪位线连接的存取晶体管的栅极。

从而，该图20所示布局中，其不同点仅仅在于，在4位的伪单元DCa-DCd中共同配置第2金属布线55，它们通过连接部分56a-56d，与连接到伪位线DBL的存取晶体管的栅极连接。从而，仅仅通过变更通孔的位置，就可以容易地采用与正常存储单元相同的布局配置伪单元，可同时选择4位的伪单元。

另外，图20中在Y方向上延伸的第2金属布线分别构成传送接地电压的接地线、伪位线DBL、传送电源电压VDD的电源线、互补的伪位线DBLB、及传送接地电压GND的接地线。

另外，从图18到图20所示伪单元的布局中，X方向上邻接的伪单元具有与图20所示布局成镜像对称的布局。该通孔及接触孔由X方向上邻接的伪单元共用时，也可利用以下的布局。即，图20所示布局中，通过字线WLb对应的第2通孔58b，将第2金属布线共同连接到该4位的伪单元。此时，字线WLb被选择时，互补的伪位线DBLB同时与4位的伪单元连接。但是，由于伪位线DBLB不用于电压检测，因而不会产生问题。从而，不必配置冗余单元列，可以以高密度配置4列伪单元。

如上所述，根据本发明的实施例5，伪单元构成与正常存储单元相同的布局，仅仅变更第2金属布线的布局和第2通孔的位置，4位的伪单元即可连接到共同的字线。从而，容易使正常存储单元及伪单元的晶体管特性相同，定时设计变得容易。

实施例6

图21概略表示本发明的实施例6的半导体存储装置的全体的构成。图21中，该半导体存储装置包括：各自具有行列状排列的正常存储单元的正常子存储单元阵列70a及70b，以及在这些正常子存储单元阵列70a及70b之间配置的行解码器72。在正常子存储单元阵列70a及70b中，行解码器72也可以同时将字线驱动到选择状态。此时，各个伪单元列71a-71d中，在字线选择时4位的伪单元被同时选择。

除此以外，行解码器72还可以这样构成，即根据阵列选择信号，从正常子存储单元阵列70a及70b的一方中选择字线。即，向驱动字线的字线驱动电路提供阵列选择信号，仅仅激活为所选择的正常子存储单元阵列设置的字线驱动电路。此时，为正常子存储单元阵列70a及70b共同设置对行地址信号进行解码的行解码电路，执行解码动作。在该构成的情况下，各个伪单元列71a-71d中，在对应字线的选择时2位的伪单元被同时选择。

在正常子存储单元阵列70a的X方向的两侧，伪单元列71a及71b相向配置，另外在正常子存储单元阵列70b的X方向的两侧，伪单元列71c及71d相向配置。这些伪单元列71a-71d与图17所示伪单元列50a-50d对应。

与正常子存储单元阵列70a对应设置外围电路76a，与正常子存储单元阵列70b对应设置外围电路76b。这些外围电路76a及76b各自包括列解码器，预充电电路，读出放大器及写驱动器。这些外围电路76a及76b之间配置控制电路74。这些外围电路76a及76b可根据阵列选择信号选择性地被激活，也可以同时控制为激活/去激活。

从而，生成读出信号时，在存储阵列单位进行激活/去激活的情况下，根据与伪单元列71a及71b对应配置的伪位线的电压，决定外围电路76a包含的读出放大器的激活定时及字线去激活定时及预充电电路的激活定时。同样，根据与伪单元列71c及71d分别对应设置的伪位线的电压电平，决定外围电路76b中设置的读出放大器的激活、字线的去激活及预充电电路的激活的定时。此时，各伪单元列中，对应的字线被选择时，2位的伪单元驱动成选择状态。从而，在该构成的情况下，控制电路74根据该阵列选择信号，执行外围电路76a及76b的一方的激活/去激活。

另外，也可以在正常子存储单元阵列70a及70b同时进行字线选择。此时，外围电路76a及76b被同时激活。读出信号的激活通过检测伪单元列71a-71d的电压进行。此时，各伪单元列中4位的伪单元在对应的字线选择时驱动成选择状态。

各个伪单元列71a-71d排列的伪单元具有从前面的图6到图8或图18到图20所示的布局。

从而，配置用于同时选择多位的第2金属布线15s或55的部分配置在远离正常子存储单元阵列的端部，从而，该正常子存储单元阵列70a及伪单元列71a及71b中，可以以相同布局配置伪单元及正常存储单元。对于正常子存储单元阵列70b及伪单元列71c及71d也同样。从而，由于同时选择多位的第2金属布线(15s或55)，不必对正常存储单元列配置冗余单元，可以抑制正常子存储单元阵列70a及70b的面积的增大。

实施例7

图22概略表示本发明的实施例7的半导体存储装置的全体构成。该图22所示构成中，在正常子存储单元阵列70a的行解码器72附近的端部配置伪单元列71e及71f。正常子存储单元阵列70b和行解码器72之间，配置伪单元列71g及71h。其他构成与图21所示构成相同，对应部分附上同一参照编号，省略其详细说明。

从行解码器72向正常子存储单元阵列70a及70d传送字线驱动信号。字线中具有布线电阻，产生信号传送延迟。通过靠近该行解码器72配置伪单元列71e-71h，不会受到该字线驱动信号的传送延迟的影响，可以以较早的定时对伪单元列71e-71h放电。

从而，如图23所示，与伪单元列71e-71h分别对应配置的伪位线DBLe-DBLh与电压检测电路75连接时，这些伪位线DBLe-DBLh的电压电平变成低于电压检测电路75的输入逻辑阈值的定时中不会产生时间差，根据伪位线DBLe-DBLh的电压电平，可以以实质上大致相同的定时使读出信号SE上升。不必考虑该读出信号SE的上升的定时容限，可以获得读出放大器激活信号的激活定时的足够容限，优化读出放大器的激活定时。

另外，图23所示电压检测电路75中，与伪单元列71e-71h分别对应配置的伪位线DBLe-DBLh共同连接在一起。在伪单元列71e及71f中，字线WL0及WL2分别被选择时，分别对伪位线DBLe及DBLf放电，对于伪单元列71g及71h，字线WL1及WL3被选择时，对对应的伪位线DBLg及DBLh放电。从而，该图22所示构成中，正常子存储单元阵列70a及70b中，共同地将字线同时驱动到选择状态。根据存储单元阵列选择信号激活外围电路76a及76b的一方。

该图22所示构成中，也可构成根据阵列选择信号选择存储阵列70a及70b的一方的结构。此时，在外围电路76a及76b分别配置电压检测电路，进行对应的读出放大器的激活。

如上所述，根据本发明的实施例7，在行解码器的两侧配置正常存储单元阵列，且在靠近该行解码器的一侧分别配置2列的伪单元列，可以以精确的定时进行读出信号的激活、读出放大器的激活以及字线的非选择状态的驱动。

实施例8

图24概略表示本发明的实施例8的半导体存储装置的全体的构成。图24中，在正常子存储单元阵列的X方向的两侧配置伪单元列71a及71b。与这些伪单元列71a及71b邻接配置边缘单元列80a及80b。在伪单元列71a的外侧配置边缘单元列80a。在伪单元列71b和行解码器72之间配置边缘单元列80b。

在正常子存储单元阵列70b的X方向的两侧配置伪单元列71c及71d。行解码器72和伪单元列71c之间配置边缘单元列80c。伪单元列71d的外侧配置边缘单元列80d。剩余的外围电路86a及76b和控制电路74与图21所示结构成同样的配置。

为了防止正常存储单元的图案偏移，边缘单元列80a-80d配置在阵列端部。这些边缘单元列80a-80d中，配置与存储单元具有同一布局图案的形状伪单元(边缘单元)。这些边缘单元列80a-80d包含的边缘单元不用于数据存储，仅仅用于维持存储单元的布局图案的规则性。

即，随着进一步精细化，构图时，由于段差部分的曝光的不规则反射等以及邻近布局图案的影响，变得难于控制图案加工尺寸。因而，近年，在掩模上晒印期望的布局形状时，考虑邻近布局图案的影响，一般采取了增加尺寸修正的方法。但是，象存储单元一样，在非常精细的图案及其外围图案的边界上，图案的规则性完全不同，其修正变得困难。

从而，在加工尺寸可能偏离期望值的存储单元阵列的端部中，仅仅配置不作为通常的数据存储用存储单元的形状伪单元(边缘单元)，以维持存储数据的存储单元阵列的图案规则性，从而，不必花工夫去使数据存储周存储单元的加工尺寸不偏离期望值。

该实施例8中，与边缘单元列80a-80d分别邻接配置伪单元列71a-71d。由于边缘单元列80a-80d中配置的边缘单元不用于数据存储，因而，该边缘单元列80a-80d的边缘单元和对应的伪单元列71a-71d的伪单元构成同一布局。从而，在同一字线与多个伪单元的存取晶体管连接的构成中，在对应的边缘单元列中，同一字线也与多个边缘单元的伪存取晶体管连接。分别与伪单元列71a-71d接，配置正常存储单元列。此时，通过对称配置各个伪单元列71a-71d和正常子存储单元阵列70a-70b的对应正常存储单元的布局，在正常子存储单元阵列70a及70b中，可以不受伪单元的布局的影响，与各字线对应配置正常存储单元。

从而，为了消除伪单元列71a-71d的不规则性，不必配置冗余单元列，可以抑制存储单元阵列的面积增大。

图25概略表示边缘单元及伪单元的布局。图25中，代表性地显示了伪单元DC0及DC1和边缘单元EC0及EC1。伪单元DC0及DC1的右侧区域中，配置正常子存储单元阵列的正常存储单元。在边缘单元EC0及EC1的左侧，配置图24所示行解码器，或者，在存储单元阵列外部配置的外围电路也可以配置在边缘单元EC0及EC1的外侧。

在N阱1a区的外部，在Y方向上延伸配置激活区92a及92e，另外在N阱1b的外部形成激活区92f及92j。这些激活区中，形成N沟道MOS晶体管。

N阱1a中，激活区92b、92c及92d形成在Y方向上延伸的矩形。N阱1b中，激活区92g、92h及92i形成在Y方向上延伸的矩形。

与激活区92a平行，在Y方向上延伸形成第2金属布线94a。与激活区92b平行，形成第一金属布线93a。该金属布线93a通过通孔与第2金属布线94c连接。另外，该第2金属布线94c与激活区92c及92d的源极区连接。

与激活区92e平行，配置第2金属布线94e。该第2金属布线94a-94e分别传送接地电压GND。从而，在边缘单元EC0及EC1中，内部结点全部变成接地电压电平。

该边缘单元EC1及伪单元DC1共同在X方向上配置第3金属布线90a，边缘单元EC0及伪单元DC0共同在X方向上延伸形成第3金属布线90b。该第3金属布线90a通过通孔91c与边缘单元EC1的存取晶体管的栅极连接。第3金属布线90b通过通孔91d及接触孔与边缘单元EC0的存取晶体管的栅极连接。

另一方面，该第3金属布线90b通过通孔91e与第2金属布线94k连接。该第2金属布线94k通过接触孔与该边缘单元EC0及EC1的另一存取晶体管的栅极共同连接。从而，在边缘单元EC0及EC1中，该伪单元的边界部分中配置的存取晶体管共同连接到字线WL0。字线WL0与4个伪单元连接时，将该边缘单元及伪单元的边界区的第2金属布线94k连续地分散到4位的存储单元中。

伪单元具有与该边缘单元在X方向上成镜像对称的布局，与激活区92f平行地形成的第2金属布线94f传送接地电压。该激活区92f中形成的存取晶体管通过接触孔及第1通孔与第2金属布线94g连接。

第3金属布线90a通过第2通孔91a与伪单元DC1的另一存取晶体管的栅极连接。另外第3金属布线90b通过第2通孔91b与该伪单元DC0的另一存取晶体管的栅极连接。

与激活区92j平行，形成第2金属布线94j。该第2金属布线94j传送接地电压，通过激活区92j的中央区中形成的接触孔与驱动晶体管的源极区连接。

与第2金属布线94j平行，配置第2金属布线92i。该第2金属布线94i通过第1金属布线及第1通孔与激活区92j中形成的存取晶体管连接。第2金属布线构成互补的伪位线。

与该伪单元DC0及DC1邻接，形成未图示的正常存储单元。该正常存储单元具有与伪单元在X方向上成镜像对称的布局。从而，该伪单元和正常存储单元的边界区中，伪单元DC0及DC1的存取晶体管的栅极分别与构成字线WL1及WL0的第3金属布线90b及90a连接。从而，通过与这些第3金属布线90b及90a对应的字线WL0及WL1，也可以同样分别选择正常存储单元。

从而，不受伪单元的布局的影响，可以配置正常存储单元。另外，由于配置了边缘单元，伪单元也可以与正常存储单元一样反复形成规则的图案，因而可抑制图案的偏差，通过该边缘单元可均化伪单元及正常存储单元的晶体管特性。

图26表示从图25所示布局的激活区到第1金属布线的布局。如图26所示，在Y方向上延伸形成激活区92a-92j。激活区92a、92e、92f及92j在Y方向上连续延伸形成。与这些激活区92a-92j交差，形成多晶硅布线，并形成MOS晶体管的栅极。图26中，表示了形成存取晶体管的栅极电极的多晶硅布线96a-96f。

如该图26所示，到第1金属布线为止的布局，边缘单元和伪单元相同，其图案布局成相对于其边界区成镜像对称。正常存储单元具有与伪单元成镜像对称的图案布局。从而，伪单元、正常存储单元及边缘单元的激活区及栅极电极的形状完全相同。边缘单元配置在边界区内，即使受到图案偏移的影响，由于边缘单元可维持图案布局的规则性，因而可均化伪单元及正常存储单元的晶体管特性。

图27表示从图25所示布局的第1通孔开始的第3金属布线的布局。图27中，在Y方向上延伸，形成第2金属布线94a-94j。沿X方向形成第3金属布线90a及90b。该第3金属布线90a通过其两侧的第2通孔91c及91a分别与边缘单元EC1及伪单元DC0的存取晶体管的栅极连接。

第3金属布线90b通过其两侧的第2通孔91d及91b与边缘单元EC1及伪单元DC1的存取晶体管的栅极连接。在该边缘单元及伪单元的边界区中，第3金属布线90b还通过第2通孔91e与第2金属布线94k连接。

该第2金属布线94k通过第1通孔与图26所示多晶硅布线96c及96d连接。边缘单元不用于数据存储，只是为了维持图案的规则性而设置。从而，通过第2金属布线94k，即使2位或4位的伪单元共同连接到一根字线，也不会影响数据存储动作。另外，用边缘单元取代「冗余单元」，可以抑制存储单元阵列的面积增大。

伪单元和正常存储单元的边界区中，字线WL1及WL0通过第2通孔91a及91b分别与伪单元DC0及DC1的存取晶体管的栅极连接。从而，由于具有与伪单元成镜像对称的布局，该正常存储单元与伪单元不同，在正常存储单元中，可以在各列中逐根字线地精确选择存储单元。

另外，边缘单元EC0及EC1中，第2金属布线94a-94e全部固定成接地电压GND。从而，边缘单元中包含电源结点的内部结点全部是接地电压电平，在该边缘单元EC0及EC1中，可以防止由图案偏移引起的沟道泄漏电流等的泄漏电流，降低消耗电流。

另外，只采用2根伪位线时，在一个存储单元阵列的两侧配置存储单元列及边缘单元列的组。

实施例9

图28表示本发明的实施例9的电压检测电路的构成。图28中，该电压检测电路包括与伪位线DBL0-DBL3分别对应设置的电位检测电路100a-100d。这些电位检测电路100a-100d具有同一构成，在图28中代表性地显示了电位检测电路100a的构成。根据该构成，在伪单元列中对应的字线选择时，该电压检测电路将4位的伪单元同时驱动成选择状态。

电位检测电路100a包括：使伪位线DBL0的信号反相，生成输出信号φA的CMOS反相器IV，伪位线DBL0和接地结点之间串联连接的N沟道MOS晶体管NQ2及NQ3。CMOS反相器IV的输出信号φA供给MOS晶体管NQ2的栅极。预充电指示信号/PC供给MOS晶体管NQ3的栅极。

该预充电指示信号/PC，与前面图9等中说明的、激活用于对伪位线及正常位线预充电的预充电电路26的信号/PRG相同。从而，预充电电路为激活状态时，预充电指示信号/PC为L电平，MOS晶体管NQ 3为截止状态。预充电电路为去激活状态时，预充电指示信号/PC为H电平，MOS晶体管NQ3变成导通状态。

CMOS反相器IV包括：根据伪位线DBL0的电位将输出信号φA驱动成H电平的P沟道MOS晶体管PQ1，以及，在伪位线DBL0的电压电平为H电平时导通，将输出信号φA设定成L电平的N沟道MOS晶体管NQ1。

该CMOS反相器IV中，设定使MOS晶体管PQ1的沟道宽小，使MOS晶体管NQ1的沟道宽大。通过使该N沟道MOS晶体管NQ1的沟道宽增大，使得伪单元及正常存储单元的N沟道MOS晶体管(驱动晶体管及存取晶体管)的特性偏差的影响在该电位检测电路100a-100b中变大。MOS晶体管NQ2及NQ 3的沟道宽变得足够大，输出信号φA若变成H电平，则可高速对伪位线DBL0放电。

电压检测电路还包括：接受电位检测电路100a及100b的输出信号的2输入NOR电路102a；接受电位检测电路100c及100b的输出信号的2输入NOR电路102b；接受NOR电路102a及102b的输出信号，生成读出信号SE的NAND电路104。

伪位线DBL0-DBL3的配置位置也可以采用实施例6到8中表示的配置中的任一个。

图29是表示图28所示电压检测电路的动作的信号波形图。以下，参照图29对该图28所示电压检测电路的动作进行说明。

图29中，表示了伪位线DBL0的电压电平被放电时的动作波形的一例。备用状态中预充电指示信号/PC为L电平，MOS晶体管NQ3为截止状态。伪位线DBL0-DBL3分别通过对应的预充电电路的预充电晶体管预充电成电源电压电平。

执行存储单元选择动作，例如字线WLO若被驱动到选择状态，则伪位线DBL 0的电压电平从预充电电压电平开始下降。此时，预充电指示信号/PC变成H电平。

随着伪位线DBL0的电压电平的降低，P沟道MOS晶体管PQ1的电导变大，CMOS反相器IV的输出信号φA缓缓增加，若超过CMOS反相器IV的输入逻辑阈值，则该输出信号φA急速上升到H电平。该输出信号φA若变成H电平，则MOS晶体管NQ2变成导通状态。此时，已预充电指示信号/PC在字线选择时驱动到H电平，MOS晶体管NQ3为导通状态。从而，该输出信号φA变成H电平，MOS晶体管NQ2若在饱和区动作，则伪位线DBL0可高速通过这些MOS晶体管NQ2及NQ 3放电，降低其电压电平。输出信号φA若变成H电平，则NOR电路102a的输出信号变成L电平，相应地，NAND电路104的输出读出信号SE变成H电平。

配置MOS晶体管NQ2及NQ3，输出信号φA的电压电平上升时，通过将伪位线DBL0放电到接地电压电平，可获得以下优点。即，可缩短CMOS反相器IV处于过渡区的时间，可相应地缩短MOS晶体管PQ1及NQ1都变成导通状态的期间，降低直通电流，并降低消耗电流。

另外，该CMOS反相器IV的输入逻辑阈值也可根据读出信号SE的激活定时设定成适当的电压电平。即使在MOS晶体管PQ1的驱动力小的情况下，通过调整这些MOS晶体管PQ1及NQ1的阈值电压，可以将该CMOS反相器IV的输入逻辑阈值设定成期望的电压电平。

另外，1根伪位线用2位的伪单元驱动时，只采用2根伪位线。从而，此时，例如配置AND电路(与NAND栅极和反相器的串联体等价的复合栅极)，接受与伪位线DBL0及DBL1对应设置的电位检测电路100a及100b的输出信号。

如上所述，根据本发明的实施例9的结构中，根据检测伪位线电位的CMOS反相器的输出信号，将对应的伪位线驱动成接地电压电平，通过伪位线的电位，可以限制该电压检测电路的CMOS反相器中流过直通电流的期间，相应地降低消耗电流。

实施例10

图30表示本发明的实施例10的电压检测电路的构成。图30中，电压检测电路包括：与伪位线DBL0-DBL3分别对应设置，并分别在栅极接受对应的伪位线DBL0-DBL3的电压的P沟道MOS晶体管PQ2-PQ 5。这些MOS晶体管PQ2-PQ5的漏极共同与结点NDD连接，向它们的各个源极供给电源电压。

电压检测电路还包括：响应预充电指示信号PC而导通，导通时将结点NDD预充电到接地电压电平的N沟道MOS晶体管NQ4；使结点NDD的电位反相的反相器IV1；反相器IV1的输出信号为L电平时导通，导通时将结点NDD锁存在电源电压电平的P沟道MOS晶体管PQ6；使反相器IV1的输出信号反相，生成读出信号SE的反相器IV2。MOS晶体管PQ6具有足够大的电流驱动力。

当将伪位线DBL0-DBL3及正常位线BL及BLB预充电成电源电压电平的预充电电路被激活时，预充电指示信号PC设定成H电平。从而，内部结点NDD在备用状态时，预充电成接地电压电平。

图31是表示图30所示电压检测电路的动作的信号波形图。参照图31，作为伪位线DBL0放电时的动作的一个例子，说明该图30所示电压检测电路的动作。

备用状态时，伪位线DBL0-DBL3都预充电成电源电压电平，MOS晶体管PQ2-PQ5处于截止状态。由于预充电指示信号PC是H电平，因而MOS晶体管NQ4处于导通状态，结点NDD维持接地电压电平。

施加存储选择指示后，字线被选择，例如若字线WL0驱动到选择状态，伪位线DBL0的电压电平通过伪单元降低。该伪位线DBL0的电压电平降低，若MOS晶体管PQ2的源极栅极间电压变成大于MOS晶体管PQ2的阈值电压的绝对值，则MOS晶体管PQ2导通，向结点NDD供给电流。

该存储单元选择动作开始时，预充电指示信号PC处于L电平，MOS晶体管NQ4处于截止状态。结点NDD的电压电平由于MOS晶体管PQ2的充电动作而上升，若超过反相器IV1的输入逻辑阈值，则反相器IV1的输出信号变成L电平，因而MOS晶体管PQ 6导通，结点NDD的电压电平高速上拉到电源电压电平。另一方面，反相器IV2使该反相器IV1的输入信号反相，将读出信号SE驱动成H电平。

反相器IV1具有结点NDD的电压电平的反相放大功能，根据该结点NDD的电压电平控制MOS晶体管PQ6的导通/截止。从而，该反相器IV1中流过直通电流的期间可以变短，可降低消耗电流。

另外，伪位线DBL0与MOS晶体管PQ2的栅极连接。从而，该伪位线DBL0只是由伪单元驱动，不放电到接地电压电平。从而，可以降低该伪位线DBL0的充放电所需消耗功率。这在其他伪位线DBL1-DBL3的电压电平降低的情况也相同。

从而，通过利用该图30所示电压检测电路，可抑制用于设定读出定时的电路的消耗电流的增大，精确地确定内部的读出放大器激活定时、字线去激活定时及预充电动作激活定时。

另外，图30所示构成中，采用2根伪位线时，与各个伪位线对应配置P沟道MOS晶体管。

另外，该图30所示电压检测电路中，也可以采用以N沟道MOS晶体管取代MOS晶体管PQ2-PQ5，将结点NDD预充电到电源电压电平的构成。此时，用MOS晶体管PQ6的N沟道MOS晶体管进行置换。另外，反相器IV2变成不必要。

[其他适用例]

上述的实施例中，采用SRAM作为半导体存储装置。但是，象闪速存储器一样，检测流过位线的电流，进行数据的读出的非易失性半导体存储装置中，在设定其内部的读出放大器的激活定时时，也可以利用伪位线来精确地确定。在该非易失性半导体存储装置中，仅仅利用与存储数据的正常的非易失性存储单元相同构造的非易失性存储单元作为伪单元。字线用金属布线构成，非易失性存储单元的控制栅极由多晶硅构成，在伪单元中，该金属布线和多晶硅控制栅极的连接不同于正常的存储单元。

如上所述，根据本发明，与正常存储单元在行方向上对齐地配置伪单元，伪位线由多个伪单元驱动，与阵列结构无关，可高速使伪位线的电压变化，生成表示读出放大器激活的定时的信号。

Claims

1.一种半导体存储装置，包括：

行列状排列的多个正常存储单元，

与各正常存储单元的列相对应设置、分别与对应的正常存储单元连接的多个正常位线，

多列对齐排列的多个伪存储单元，

对应上述伪存储单元列配置、分别与对应列的伪存储单元连接的多根伪位线，以及

与上述正常存储单元行对应配置、分别与对应行的正常存储单元连接的多根字线；

对于各上述字线连接了至少2个伪存储单元，使得在上述多列伪存储单元的各列中上述至少2个伪存储单元在该对应字线的选择时成为选择状态；

并且，还包括伪位线电压检测电路，根据上述伪位线的电压，生成控制有关内部数据读出的动作的信号。

2.如权利要求1所述的半导体存储装置，其特征在于：上述伪存储单元与上述正常存储单元在行方向上对齐配置。

3.如权利要求1所述的半导体存储装置，其特征在于：各上述伪位线与各上述正常位线的负载电容相同。

4.如权利要求1所述的半导体存储装置，其特征在于：各上述伪存储单元具有与各上述正常存储单元相同的布局。

5.如权利要求1所述的半导体存储装置，其特征在于：上述伪存储单元在包括上述正常存储单元的存储单元阵列的一侧与上述多列对齐配置。

6.如权利要求1所述的半导体存储装置，其特征在于：上述伪存储单元列在上述正常存储单元行列状排列的存储单元阵列中分散配置。

7.如权利要求1所述的半导体存储装置，其特征在于：

上述伪位线电压检测电路包括多个电位检测电路，与各上述伪位线对应配置、各自检测对应伪位线的电位并输出对应于该检测结果的信号；

上述半导体存储装置还包括：

列选择电路，选择对应于根据地址信号地址指定的列的选择列的正常存储单元；

读出激活电路，响应上述电位检测电路的输出信号，生成读出放大器激活信号；以及

读出放大器，响应上述读出放大器激活信号而被激活，放大上述选择列的正常存储单元的数据。

8.如权利要求7所述的半导体存储装置，其特征在于：

上述伪存储单元列配置在正常存储单元行列状排列的存储单元阵列的端部，

上述半导体存储装置还包括在上述存储单元阵列中与各上述伪存储单元列邻接配置、具有与上述正常存储单元相同形状且行列状排列的多个边缘单元列。

9.如权利要求8所述的半导体存储装置，其特征在于：

各上述边缘单元的内部的结点固定在接地电压电平。

10.如权利要求8所述的半导体存储装置，其特征在于还包括：

与上述边缘单元的上述列对应配置、与对应的列的边缘单元连接的边缘位线，上述边缘位线固定在接地电压电平。

11.如权利要求8所述的半导体存储装置，其特征在于：

在上述边缘单元的上述列和上述正常存储单元的上述列之间配置上述伪存储单元的上述列。

12.如权利要求1所述的半导体存储装置，其特征在于：

各上述伪存储单元包括具有与对应字线结合的栅极且响应该对应的字线的信号而导通的存取晶体管，该字线在列方向上与规定数目的伪存储单元的存取晶体管的上述栅极互相连接。

13.如权利要求7所述的半导体存储装置，其特征在于：

上述电位检测电路包括门电路，其与各上述伪位线对应设置、通过高输入阻抗结合到对应的伪位线，响应至少根据来自外部的动作模式指示所生成的动作模式指示信号而被激活，在激活时，放大对应的伪位线的电位并输出。

14.如权利要求13所述的半导体存储装置，其特征在于，

上述门电路包括：

接受上述对应的伪位线的电位作为输入信号的CMOS反相器；

响应上述动作模式指示信号的激活，根据上述CMOS反相器的输出信号，将上述对应的伪位线的电位驱动到规定电压电平的锁存门电路。

15.如权利要求13所述的半导体存储装置，其特征在于，

上述门电路包括绝缘栅极型场效应晶体管，其栅极与对应的伪位线结合，响应该对应的伪位线的电位，将上述半导体存储装置内部的共同结点驱动到第1电压电平；

上述共同结点共同配置在上述多个电位检测电路；

上述读出激活电路包括：

将上述内部结点预充电到第1电压电平的预充电晶体管，

响应上述内部结点的电位，激活上述读出放大器激活信号并锁存的锁存放大器。