CN1905057A - 存储器 - Google Patents

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Abstract

提供可缩短外部访问动作的期间的存储器。该存储器包括根据外部访问动作来进行内部访问动作的访问控制部、进行更新动作的更新控制部和将更新动作分割为读出动作(RFRD)与重新写入动作(RFRS1)和(RFRS2)的更新分割控制部。并且，读出动作(RFRD)与重新写入动作(RFRS1)和(RFRS2)，分别在与不同的外部访问动作对应的不同的内部访问动作后进行。

Description

存储器
技术领域
本发明涉及存储器，尤其涉及进行所存储的数据的更新动作的存储器。
背景技术
现有技术中，作为非易失性存储器的一例，已知有强电介质存储器(FeRAM：Ferroelectric Random Access Memory)。强电介质存储器利用由强电介质的分极方向引起的虚拟的容量变化作为存储器元件。该强电介质存储器中，已知有产生在存储器单元上存储的数据的干扰(disturb)的单纯矩阵型和单晶体管型的强电介质存储器。即，关于这些单纯矩阵型和单晶体管型的强电介质存储器，已知在对包含强电介质电容器的存储器单元进行的读出动作后的重新写入动作和写入动作时，由向与所选择的字线之外的字线相连的存储器单元施加规定的电压引起，因强电介质电容器的分极量减少，产生数据消失即所谓的干扰。为了抑制这种干扰，在单纯矩阵型和单晶体管型的强电介质存储器中，进行更新动作。
另外，现有技术中，在进行更新动作的存储器中，提出了各种进行各更新动作用的技术，使得内部访问动作和更新动作不冲突。例如，在特开2001-229674号公报中公开了与具有比外部时钟短的周期的内部时钟同步地来进行内部访问动作(读出动作或写入动作)的DRAM(Dynamic RandomAccess Memory)，所述外部时钟短具有规定周期。一般，DRAM中，在经过了一定时期的情况下，必须进行更新动作。在该特开2001-229674号公报公开的DRAM中，由于内部时钟的周期比外部时钟的周期短，所以与一定期间内输入的外部时钟相比，在该一定期间内生成的内部时钟时钟数多。由此，即使在不进行同步于外部时钟而进行的外部访问动作的情况下，由于产生内部时钟的情况周期性发生，所以周期性产生不进行与外部时钟动作对应的内部访问动作的内部时钟。在该特开2001-229674号公报的存储器中，构成为与不进行该内部访问动作的内部时钟同步地来进行由读出动作和重新写入动作构成的更新动作。由此，可以进行更新动作，而不妨碍内部访问动作。
但是，在特开2001-229674号公报公开的现有的DRAM中，由于与周期比外部时钟短规定的比例的内部时钟同步地来进行连续进行读出动作和重新写入动作的更新动作，所以相应地有内部时钟的周期变长的问题。由此，由于需要也将比内部时钟的周期长地设置的外部时钟的周期变长，所以有外部访问动作的期间变长的问题。
发明内容
本发明是为解决如上这种问题而作出的，本发明的一个目的是提供一种可缩短外部访问动作的期间的存储器。
本发明的一个方面的存储器，包括：根据外部访问动作，来进行内部访问动作的访问控制部；进行更新动作的更新控制部；和将更新动作分割为读出动作和重新写入动作的更新分割控制部，读出动作和重新写入动作，分别在与不同的外部访问动作对应的不同的内部访问动作之前和之后的至少任意一方来进行。
本发明的一个方面的存储器中，如上所述，通过构成为设置更新分割控制部，将更新动作分割为读出动作和重新写入动作，并且，将读出动作和重新写入动作分别在与不同的外部访问动作对应的不同的内部访问动作之前和之后的至少任意一方进行，与连续进行更新动作的读出动作和重新写入动作的情况相比，可以缩短在一次的外部访问动作的期间进行的更新动作的期间，所以相应地可以缩短外部访问动作的期间。其结果，可以使数据的传送速度提高。
上述一个方面的存储器中，最好更新分割控制部将重新写入动作，分割为写入第一数据的第一重写入动作、和写入第二数据的第二重新写入动作；读出动作、第一重新写入动作和第二重新写入动作，分别在与不同的外部访问动作对应的不同的内部访问动作之前和之后的至少任意一方来进行。这样，通过将重新写入动作进一步分割为第一重写入动作和第二重新写入动作，可以更加缩短在一次的外部访问动作的期间内进行的重新写入动作(更新动作)的期间，所以可以更加缩短外部访问的期间。其结果，可以使数据的传送速度更加提高。
上述一个方面的存储器中，最好进一步具有锁存部，其保持通过更新动作的读出动作读出的数据。根据这样构成，由于可以通过锁存部来进行保持，而不会使通过更新动作的读出动作读出的数据消失，所以即使将更新动作分割为读出动作和重新写入动作，在之后的更新动作的重新写入动作时，可恢复在锁存部中存储的数据来进行重新写入。
上述一个方面的存储器中，最好进一步具有：检测外部访问动作的外部访问检测部；和更新判断部，根据通过外部访问检测部检测出了外部访问动作、和访问控制部的动作状态，判断是否进行更新动作，访问控制部根据更新判断部的判断结果，在内部访问动作之前和之后的至少任意一方来进行更新动作。这样，通过设置更新判断部，该更新判断部根据通过外部访问检测部检测出了外部访问动作和访问控制部的动作状态，判断是否进行更新动作，从而即使在外部访问动作不周期性进行的情况下，在进行外部访问时，也可通过更新判断部，根据访问控制部的动作状态，来进行是否进行更新动作的判断。由此，不仅在外部访问动作周期性进行的存储器中，在外部访问动作非周期性进行的存储器中，通过访问控制部，根据更新判断部的判断，也可进行分割后的更新动作，而不会与内部访问动作冲突。
在具有上述外部访问检测部和更新判断部的存储器中，最好在通过外部访问检测部检测到外部访问动作时，在访问控制部不进行内部访问动作和更新动作的任何一方的动作的情况下，更新判断部输出进行更新动作的信号。根据这样构成，在通过外部访问检测部检测到外部访问动作时，在访问控制部不进行内部访问动作和更新动作的任何一方的情况下，对应于前次的外部访问动作的内部访问动作和更新动作终止，所以与检测到外部访问动作时实质上同时，访问控制部可以开始对应于外部访问动作的内部访问动作或更新动作。这样，在与检测到外部访问动作时实质上同时可以开始内部访问动作或更新动作的情况下，进行更新动作，所以可以降低内部访问动作或更新动作持续到下一外部访问动作的开始后的可能。由此，可以抑制由内部访问动作或更新动作持续到下一外部访问动作的期间引起的，对下一外部访问动作的内部访问动作或更新动作的开始时期延迟的现象。
在具有上述外部访问检测部和更新判断部的存储器中，最好在通过外部访问检测部检测到外部访问时，在进行内部访问动作或更新动作的情况下，访问控制部在所示内部访问动作或更新动作的终止后，进行内部访问动作。根据这样构成，可以防止更新动作和内部访问动作同时进行，所以可以容易抑制更新动作和内部访问动作冲突。
上述一个方面的存储器中，最好进一步具有外部访问计数部，其用于计数外部访问动作的访问次数；访问控制部根据通过外部访问计数部计数出的访问次数，来进行更新动作。根据这样构成，在外部访问动作进行比干扰产生的次数少的一定次数的情况下，可以进行更新动作，所以可以进行适合于因一定次数的外部访问动作而使得数据劣化的强电介质存储器等的更新动作。
上述一个方面的存储器中，最好进行更新动作，而不管外部访问动作的访问次数。根据这样的构成，由于可以使更新动作的次数增加，所以可以更加抑制产生干扰。另外，由于可以省略计数外部访问动作的访问次数的结构，所以可以简化电路结构。
上述一个方面的存储器中，最好进一步具有：配置成彼此相交的位线和字线；以及在位线和字线相交的位置配置的存储器单元，内部访问动作包含读出动作、重新写入动作和追加循环，追加循环在不进行更新动作的情况下，以向内部访问动作的读出动作和重新写入动作时选择的存储器单元施加的电位差相抵消的方式，向字线和位线施加电压。通过这样构成，由于可以按每个内部访问动作，来抵消向存储器单元施加的电压，所以可以防止向存储器单元施加的所有电压的总和不是“0”而引起的印记。另外，所谓印记是指因向构成存储器单元的强电介质施加一定方向的电压，强电介质的滞后回线沿施加电压的方向偏移，相反数据难以写入。
上述一个方面的存储器中，最好更新动动作的重新写入动作包含写入第一数据的第一重新写入动作、和写入第二数据的第二重新写入动作；更新动作的读出动作在与第一外部访问动作对应的第一内部访问动作之前和之后的至少任意一方进行；更新动作的第一重新写入动作和第二重新写入动作，在与第二外部访问动作对应的第二内部访问动作之前和之后的至少任意一方进行。根据这样构成，在通过读出动作、第一重新写入动作和第二重新写入动作的三个循环来构成更新动作的情况下，可以以二次外部访问动作的期间来进行一次的更新动作。由此，在通过读出动作、第一重新写入动作和第二重新写入动作的三个循环来构成更新动作的情况下，与以三次外部访问动作的期间进行一次的更新动作的情况相比，可以更早完成更新动作。其结果，可以有效抑制干扰的累积。
上述一个方面的存储器中，最好进一步具有分别包含多个字线的多个存储器单元块；在规定的外部访问动作的期间，与内部访问动作一起来进行更新动作时，对在多个存储器单元块中两个以上的存储器单元块各自包含的字线，进行更新动作。根据这样构成，由于在规定的外部访问动作的期间对两个以上的字线并行进行更新动作，所以在规定的外部访问动作的期间仅对一个字线进行更新动作的情况相比，可以更早完成更新动作。其结果，可以容易地有效抑制干扰的累积。
在具有上述多个存储器单元块的存储器中，最好在规定的外部访问动作的期间，与内部访问动作一起来进行更新动作时，以彼此不同的上升沿定时，将进行更新动作的两个以上的存储器单元块各自中包含的字线激活。根据这样构成，由于两个以上的字线分别变为激活状态的期间彼此偏移，所以可以缩短两个以上的字线分别同时变为激活状态的期间。由此，由于可以缩短动作电流达到峰值的期间，所以可以降低电源线上产生的噪声。其结果，可以使存储器的动作可靠性提高。
这时，最好进一步具有延迟电路。根据这样构成，通过延迟电路，可以容易地以彼此不同的上升沿定时来激活进行更新动作的两个以上的存储器单元块分别包含的字线。
在上述一个方面的存储器中，最好访问控制部包含内部时钟生成部。根据这样构成，通过内部时钟生成部，可以容易地生成具有比用于进行分割后的更新动作的内部访问动作的期间短的周期的内部时钟。
上述一个方面的存储器中，最好更新分割控制部将重新写入动作分割为写入第一数据的第一重新写入动作、和写入第二数据的第二重新写入动作；每进行了规定的多次外部访问动作，进行分割后的更新动作。根据这样构成，抑制了由进行更新动作引起的消耗功率的增加，同时，可以抑制干扰的产生。
上述一个方面的存储器中，最好进一步具有：配置为彼此相交的位线和字线；和在位线与字线相交的位置配置的存储器单元，更新分割控制部将重新写入动作分割为写入第一数据的第一重新写入动作、和写入第二数据的第二重新写入动作，访问控制部将追加循环追加到内部访问动作中，追加循环向字线和位线施加电压，使得在更新动作时向所选择的存储器单元施加的电位差抵消。根据这样构成，由于可以抵消向存储器单元施加的电压，所以可以防止由向存储器单元施加的电压总计不为“0”引起的印记。
上述一个方面的存储器中，最好进一步具有：配置为彼此相交的位线和字线；和存储器单元，其配置为至少与字线相连；更新动作，对与字线相连的存储器单元按每个字线来一并进行。根据这样构成，与对各个存储器单元一个一个地进行更新动作的情况相比，可以使更新动作的次数减少。
上述一个方面的存储器中，最好进一步具有切换部，其切换与进行内部访问动作的内部地址信号对应的行地址信号、和与进行更新动作的更新地址信号对应的行地址信号。根据这样构成，可以通过切换部，容易地切换内部访问动作时的行地址信号和更新动作时的行地址信号并供给行译码器。
上述一个方面的存储器中，最好内部访问动作包含数据的读出动作以及重新写入动作、和写入动作。根据这样构成，由于可以以与内部访问动作的读出动作以及重新写入动作相同的动作来进行更新动作的读出动作和重新写入动作，所以可以简化更新动作的控制。
在上述一个方面的存储器中，读出动作和重新写入动作，分别在与不同的外部访问动作对应的不同的内部访问动作之后来进行。
附图说明
图1是表示本发明的第一实施方式的单纯矩阵型的强电介质存储器的整体结构的框图；
图2是说明图1所示的第一实施方式的单纯矩阵型的强电介质存储器的存储器单元阵列的结构的示意图；
图3是用于说明图1所示的第一实施方式的单纯矩阵型的强电介质存储器的动作控制电路的结构的框图；
图4是用于说明本发明的第一实施方式的单纯矩阵型的强电介质存储器的动作的电压波形图；
图5是用于说明本发明的第一实施方式的单纯矩阵型的强电介质存储器的内部访问动作的电压波形图；
图6是用于说明本发明的第一实施方式的单纯矩阵型的强电介质存储器的内部访问动作的电压波形图；
图7是用于说明本发明的第一实施方式的单纯矩阵型的强电介质存储器的分割后的更新动作的电压波形图；
图8是用于说明本发明的第二实施方式的单纯矩阵型的强电介质存储器的动作控制电路的构成的框图；
图9是说明本发明的第二实施方式的单纯矩阵型的强电介质存储器的动作用的电压波形图；
图10是用于说明本发明的第三实施方式的单纯矩阵型的强电介质存储器的动作控制电路的结构的框图；
图11是用于说明本发明的第三实施方式的单纯矩阵型的强电介质存储器的动作的电压波形图；
图12是说明用于本发明的第四实施方式的单纯矩阵型的强电介质存储器的动作控制电路的结构的框图；
图13是用于说明本发明的第四实施方式的单纯矩阵型的强电介质存储器的动作的电压波形图；
图14是表示进行更新动作的外部访问动作的次数和更新动作电流的关系的图；
图15是用于说明本发明的第五实施方式的单纯矩阵型的强电介质存储器的动作控制电路的结构的框图；
图16是用于说明本发明的第五实施方式的单纯矩阵型的强电介质存储器的动作的电压波形图；
图17是用于说明本发明的第五实施方式的单纯矩阵型的强电介质存储器的内部访问动作的电压波形图；
图18是用于说明本发明的第五实施方式的单纯矩阵型的强电介质存储器的内部访问动作的电压波形图；
图19是用于说明本发明的第六实施方式的单纯矩阵型的强电介质存储器的动作的电压波形图；
图20是用于说明本发明的第七实施方式的单纯矩阵型的强电介质存储器的结构的框图；
图21是用于说明本发明的第七实施方式的单纯矩阵型的强电介质存储器的动作的电压波形图；
图22是用于说明本发明的第八实施方式的单纯矩阵型的强电介质存储器的结构的框图；
图23是图22所示的第八实施方式的单纯矩阵型的强电介质存储器的延迟电路的电路图；
图24是图22所示的第八实施方式的单纯矩阵型的强电介质存储器的延迟电路的电路图；
图25是图22所示的第八实施方式的单纯矩阵型的强电介质存储器的延迟电路的电路图；
图26是用于说明本发明的第八实施方式的单纯矩阵型的强电介质存储器的动作的电压波形图；
图27是用于说明本发明的第五实施方式的变形例的单纯矩阵型的强电介质存储器的内部访问动作的电压波形图；
图28是用于说明本发明的第五实施方式的变形例的单纯矩阵型的强电介质存储器的内部访问动作的电压波形图。
具体实施方式
下面，根据附图来说明本发明的实施方式。另外，在下面的实施方式的说明中，作为本发明的存储器的一例，对单纯矩阵型的强电介质存储器进行说明，该单纯矩阵型的强电介质存储器构成有存储器单元，该存储器单元仅由在字线和位线相交的位置配置的一个强电介质电容器构成。
(第一实施方式)
首先，参考图1～图3来说明本发明的第一实施方式的单纯矩阵型的强电介质存储器的结构。
第一实施方式的单纯矩阵型的强电介质存储器包括存储器单元阵列1、动作控制电路2、行地址缓存器3、行译码器4、写放大器(writeamplifier)5、读放大器(read amplifier)6、输入缓存器7、输出缓存器8、列地址缓存器9、列译码器10、字线源驱动器11、电压生成电路12、感测放大器(sense amplifier)13、锁存列14和位线源驱动器15。另外，锁存列14是本发明的“锁存部”的一例。
如图2所示，存储器单元阵列1中，配置为例如128条字线WL和128条位线BL相交，同时，在该各相交位置上按矩阵状来配置仅由单一的强电介质电容器16构成的存储器单元17。另外，强电介质电容器16包含字线WL、位线BL和在字线WL与位线BL之间配置的强电介质膜(图中未示)。另外，将行译码器4连接到字线WL上。将行地址缓存器3连接到行译码器4上。
这里，第一实施方式中，为了控制数据对存储器单元17的内部访问动作和更新动作而设置动作控制电路2。该动作控制电路2如图3所示，包含外部访问检测电路20、访问计数电路(计数器)21、更新控制电路22、更新分割控制电路23和具有内部时钟生成电路24的访问控制电路25。另外，外部访问检测电路20、访问计数电路21、更新控制电路22、更新分割控制电路23、内部时钟生成电路24和访问控制电路25分别是本发明的“外部访问检测部”、“外部访问计数部”、“更新控制部”、“更新分割控制部”、“内部时钟生成部”和“访问控制部”的一例。
外部访问检测电路20具有的功能是，在通过外部访问动作输入了外部时钟ECLK的情况下，将外部访问检测脉冲CMD输出到访问计数电路(计数器)21和访问控制电路25。另外，还将命令输入到外部访问检测电路20中，该命令包含与用于进行内部访问动作的内部地址信号对应的外部地址信号等。访问计数电路21具有的功能是，在电源接通时进行复位，同时，每次从外部访问检测电路20输入外部访问检测脉冲CMD时使外部访问次数加+1，并将该外部访问次数输出到更新控制电路22。
更新控制电路22具有的功能是，在外部访问次数达到一定次数(例如106次)的情况下，为了请求存储器单元阵列1的更新动作，而将更新请求信号输出到访问控制电路25。另外，更新控制电路22具有的功能是，在从访问控制电路25接收了更新信号的情况下，将进行更新动作的更新地址信号输出到行地址缓存器3。另外，更新控制电路22具有的功能是，将请求进行第一重新写入动作RFRS1和第二重新写入动作RFRS2的锁存信号，输出到锁存列14。进一步，访问控制电路25具有的功能是，将用同于使感测放大器13激活的感测放大器激活信号输出到感测放大器13。另外，更新分割控制电路23具有的功能是，将更新动作分割为读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2，并输出向更新控制电路22请求其中一个的动作的分割信号。
访问控制电路25具有的功能是，在从外部访问检测电路20输入了外部访问检测脉冲CMD时，通过内部时钟生成电路24来生成内部访问动作用的内部时钟ICLK1。另外，具有在内部访问动作终止后进行更新动作的情况下，通过内部时钟生成电路24来生成分割后的更新动作用的内部时钟ICLK2的功能。另外，将外部时钟ECLK的周期(例如50nsec)设置为比内部时钟ICLK1的周期(例如30nsec)或内部时钟ICLK2的周期(例如10nsec)长。另外，内部时钟ICLK1是具有至少使内部访问动作完成用的时间以上的周期的时钟。另外，内部时钟ICLK2的周期为内部时钟ICLK1的周期的约1/3左右。另外，访问控制电路25具有的功能是，生成内部访问动作用的内部访问动作信号，并将该内部访问动作信号输出到读放大器6和写放大器5。另外，访问控制电路25还具有将进行内部访问动作的内部地址信号的行地址信号，输出到行地址缓存器3中，且将内部地址信号的列地址信号，输出到列地址缓存器9的功能。另外，访问控制电路25还具有在内部访问动作状态终止时，在从更新控制电路22输出了更新请求信号后，将更新信号输出到更新控制电路22的功能。
另外，为了将从访问控制电路25送出的内部地址信号的行地址信号和从更新控制电路22送出的更新地址信号所对应的规定的行地址信号供给行译码器4而设置行地址缓存器3。行译码器4构成为，在内部访问动作和更新动作中，激活与从行地址缓存器3供给的规定的行地址信号对应的字线WL。另外，行地址缓存器3包含切换电路26。并且，通过该切换电路26，行地址缓存器3可构成为切换与进行内部访问动作的内部地址信号对应的行地址信号、和与进行更新动作的更新地址信号对应的行地址信号，并供给行译码器4。另外，切换电路26是本发明的“切换部”的一例。
在写放大器5和读放大器6上分别连接有输入缓存器7和输出缓存器8。另外，列地址缓存器9上连接有列译码器10。另外，行译码器4上连接有字线源驱动器11。在字线源驱动器11上连接电压生成电路12，同时，还连接动作控制电路2。另外，经感测放大器13来将列译码器10连接到存储器单元阵列1的位线BL上。另外，在感测放大器13上连接写放大器5、读放大器6和位线源驱动器15，同时，将电压生成电路12连接到位线源驱动器15上。
接着，参考图1～图7来说明本发明的第一实施方式的单纯矩阵型的强电介质存储器的动作。另外，在该动作说明中，在进行图4中的外部访问动作A之前的外部访问动作中，通过访问计数电路21计数的外部访问次数在达到通过更新可抑制数据的干扰的规定次数(例如106次)后，从更新控制电路22将更新请求信号输出到访问控制电路25。
首先，如图3和图4所示，在外部访问检测电路20检测到外部访问动作A的外部时钟ECLK后，外部访问检测电路20生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD供给访问计数电路21和访问控制电路25。并且，在检测到了外部访问动作时，将外部访问检测脉冲CMD供给访问计数电路21后，访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据供给更新控制电路22。
然后，在检测到了外部访问动作A时，将外部访问检测脉冲CMD供给访问控制电路25后，访问控制电路25通过内部时钟生成电路24，生成一周期的内部时钟ICLK1，该内部时钟ICLK1具有比外部访问动作的期间(例如60nsec)短的周期(例如30nsec)。并且，在该内部时钟ICLK1的一个周期的期间，访问控制电路25进行内部访问动作A。
通过该内部访问动作A，访问控制电路25将内部地址信号的行地址信号供给行地址缓存器3，行地址缓存器3将该供给的内部地址信号的行地址信号供给行译码器4。另外，通过内部访问动作A，访问控制电路25将内部地址信号的列地址信号供给列地址缓存器9，列地址缓存器9将该供给的内部地址信号的列地址信号供给列译码器10。
另外，如图5和图6所示，内部访问动作A在进行读出动作的情况下，连续进行分割后的读出动作IARD、第一重新写入动作IARS1和第二重新写入动作IARS2的三个循环。具体的，如图5和图6所示，首先，在没有向位线BL施加电压的状态下，通过将+Vcc的电压施加到与内部地址信号的行地址信号对应的选择字线WL，而经位线BL，通过感测放大器13来一并读出在与选择字线WL相连的所有的存储器单元17上存储的数据。
并且，接着，对于与选择字线WL相连的存储器单元17中读出的数据是数据“H”的存储器单元17，如图5所示，在第一重新写入动作IARS1中，在没有向位线BL施加电压的状态下，通过将+Vcc的电压施加到选择字线WL，而将数据“L”写入到存储器单元17。之后，在第二重新写入动作IARS2中，在没有将电压施加到选择字线WL的状态下，通过将+Vcc的电压施加到读出了数据“H”的位线BL，而将数据“H”写入到存储器单元7。另外，在对读出的数据是数据“H”的存储器单元17进行的第一重新写入动作IARS1中，在没有将电压施加到读出了数据“H”的位线BL的状态下，将+1/3Vcc的电压施加到非选择字线WL。由此，在第一重新写入动作IARS1中，将一1/3Vcc的电压施加到与非选择字线WL和读出了数据“H”的位线BL相连的存储器单元17。并且，在第二重新写入动作IARS2中，在向读出了数据“H”的位线BL施加+Vcc的电压的状态下，将+2/3Vcc的电压施加到非选择字线WL上。由此，在第二重新写入动作IARS2中，将+1/3Vcc的电压施加到与非选择字线WL和读出了数据“H”的位线BL相连的存储器单元17。因此，在与非选择字线WL和读出了数据“H”的位线BL相连的存储器单元17中，按照如下方式来施加：没有施加作为绝对值为1/3Vcc以上的电压，同时，使第一重新写入动作IARS1中产生的-1/3Vcc的电压和第二重新写入动作IARS2中产生的+1/3Vcc的电压彼此抵消。
另一方面，对于与选择字线WL相连的存储器单元17中读出的数据是数据“L”的选择字线WL的存储器单元17，如图6所示，通过上述的读出动作IARD来读出存储器单元17的数据，同时，将数据“L”写入到存储器单元17。因此，进行第一重新写入动作IARS1和第二重新写入动作IARS2，使得不向选择字线WL施加电压，该电压是将向存储器单元17写入的数据“L”破坏的作为绝对值为1/3Vcc以上的电压。具体的，对于选择字线WL的存储器单元17，在第一重新写入动作IARS1中，在向读出了数据“L”的位线BL施加了+2/3Vcc的状态下，向选择字线WL施加+Vcc。并且，在第二重新写入动作IARS2中，在向读出了数据“L”的位线BL施加+1/3Vcc的状态下，不向选择字线WL施加电压。另外，在对读出的数据是数据“L”的存储器单元17进行的第一重新写入动作IARS1中，在向读出了数据“L”的位线BL施加+2/3Vcc的电压的状态下，向非选择字线WL施加+1/3Vcc的电压。由此，在第一重新写入动作IARS1中，在与非选择字线WL和读出了数据“L”的位线BL相连的存储器单元17，仅产生+1/3Vcc的电压。并且，在第二重新写入动作IARS2中，在向读出了数据“L”的位线BL施加了+1/3Vcc的电压的状态下，向非选择字线WL施加+2/3Vcc的电压。由此，在第二重新写入动作IARS2中，将-1/3Vcc的电压施加到与非选择字线WL和读出了数据“L”的位线BL相连的存储器单元17。因此，在与非选择字线WL和读出了数据“L”的位线BL相连的存储器单元17中，按照如下方式来施加：不施加作为绝对值1/3Vcc以上的电压，同时，使第一重新写入动作IARS1中产生的+1/3Vcc的电压和第二重新写入动作IARS2中产生的-1/3Vcc的电压彼此抵消。
接着，在内部访问动作A终止后，由于从更新控制电路22向访问控制电路25供给更新请求信号，所以访问控制电路25在内部访问动作A终止后，生成用于进行更新动作的内部时钟ICLK2，同时，向更新控制电路22输出更新信号。结果，变为更新动作状态。另外，该更新动作为输出更新请求信号后第128次的更新动作。即，字线WL1～字线WL127的更新动作已经终止后，更新最后的字线WL128。
这里，第一实施方式中，按每个循环来分割进行由三个循环(读出动作RFRD、第一重新写入动作RFRS1、第二重新写入动作RFRS2)构成的更新动作。具体的，在内部访问动作A终止的时刻，从更新分割控制电路23，向供给了更新信号的更新控制电路22，输出分割信号，该分割信号仅请求更新动作的三个读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2中作为第一循环的读出动作RFRD。因此，更新控制电路22为了进行更新动作的读出动作RFRD，而将与字线WL128对应的更新地址信号输出到行地址缓存器3中。如图7所示，更新动作的读出动作RFRD在没有向位线BL施加电压的状态下，将+Vcc的电压施加到字线WL128。由此，由于将与字线WL128相连的存储器单元17的数据输出到锁存列14中，所以锁存列14保持该输出的数据。并且，在读出动作RFRD终止后，访问控制电路25变为待机状态，直至下一外部访问动作B开始。即，在外部访问动作A中，接着内部访问动作A，仅进行更新动作的三个循环中作为第一个循环的读出动作RFRD。
接着，若外部访问检测电路20检测到外部访问动作B(参考图4)的外部时钟ECLK，则外部访问检测电路20生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD供给访问计数电路21和访问控制电路25。然后，在检测到了外部访问动作B时，在将外部访问检测脉冲CMD供给访问计数电路21后，访问计数电路21使外部访问次数加+1，同时将该外部访问次数的数据供给更新控制电路22。
并且，在检测到了外部访问动作B时，若将外部访问检测脉冲CMD供给访问控制电路25，则访问控制电路25通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1。并且，在该内部时钟ICLK1的一个周期期间，访问控制电路25进行内部访问动作B。
接着，在内部访问动作B终止后，由于从更新控制电路22向访问控制电路25供给更新请求信号，所以访问控制电路25在内部访问动作B终止后，生成用于进行更新动作的内部时钟ICLK2，同时，将更新信号输出到更新控制电路22。结果，变为更新动作状态。
这里，在第一实施方式中，在内部访问动作B终止的时刻，从更新分割控制电路23，向供给了更新信号的更新控制电路22，输出分割信号，该分割信号仅请求更新动作的三个读出动作RFRD、第一重新写入动作RFRS1、第二重新写入动作RFRS2中作为第二循环的第一重新写入动作RFRS1。因此，更新控制电路22为了进行更新动作的第一重新写入动作RFRS1，将与字线WL128对应的更新地址信号输出到行地址缓存器3中。如图7所示，更新动作的第一重新写入动作RFRS1在没有将电压施加到读出了数据“H”的位线BL，并且在将+2/3Vcc的电压施加到读出了数据“L”的位线BL的状态下，将+Vcc的电压施加到字线WL128。由此，重新写入通过读出动作RFRD读出，并在锁存列14中保持的数据。并且，若第一重新写入动作RFRS1终止，则访问控制电路25变为待机状态，直至下一外部访问动作C开始。即，在外部访问动作B中，接着内部访问动作B，仅进行更新动作的三个循环中作为第二个循环的第一重新写入动作RFRS1。
接着，外部访问检测电路20在检测到外部访问动作C(参考图4)的外部时钟ECLK后，外部访问检测电路20生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD供给访问计数电路21和访问控制电路25。然后，在检测到了外部访问动作C时，在将外部访问检测脉冲CMD供给访问计数电路21后，访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据供给更新控制电路22。
然后，在检测到了外部访问动作C时，在将外部访问检测脉冲CMD供给访问控制电路25后，访问控制电路25通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1。然后，在该内部时钟ICLK1的一个周期的期间，访问控制电路25进行内部访问动作C。
接着，在内部访问动作C终止后，由于从更新控制电路22向访问控制电路25供给更新请求信号，所以访问控制电路25在内部访问动作C终止后，生成用于进行更新动作的内部时钟ICLK2，同时，向更新控制电路22输出更新信号。结果，变为更新动作状态。
这里，在第一实施方式中，在内部访问动作C终止的时刻，从更新分割控制电路23向被提供了更新信号的更新控制电路22输出分割信号，该分割信号仅请求更新动作的三个读出动作RFRD、第一重新写入动作RFRS1、第二重新写入动作RFRS中作为第三循环的第二重新写入动作RFRS2。因此，更新控制电路22为了进行更新动作的第二重新写入动作RFRS2，将与字线WL128对应的更新地址信号输出到行地址缓存器3中。如图7所示，更新动作的第二重新写入动作RFRS2在没有将电压施加到字线WL128的状态下，将+Vcc的电压施加到读出了数据“H”的位线BL，同时，将+1/3Vcc的电压施加到读出了数据“L”的位线BL。由此，通过读出动作RFRD读出，并在锁存列14中保持的数据被重新写入。即，在外部访问动作C中，接着内部访问动作C，仅进行更新动作的三个循环中作为第三循环的第二重新写入动作RFRS2。并且，若第二重新写入动作RFRS2终止，则对所有字线WL1～字线WL128进行了更新动作，所以更新控制电路22将更新请求信号降低到L电平。之后，访问控制电路25变为待机状态，直到开始下一外部访问动作D。
接着，外部访问检测电路20在检测到外部访问动作D(参考图4)的外部时钟ECLK后，外部访问检测电路20生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD供给访问计数电路21和访问控制电路25。然后，在检测到了外部访问动作D时，在将外部访问检测脉冲CMD供给访问计数电路21后，访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据供给更新控制电路22。
并且，在检测到了外部访问动作D时，在将外部访问检测脉冲CMD供给访问控制电路25后，访问控制电路25通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1。然后，在该内部时钟ICLK1的一个周期的期间，访问控制电路25进行内部访问动作D。接着，在内部访问动作D终止后，由于从更新控制电路22没有向访问控制电路25供给更新请求信号，所以访问控制电路25变为待机状态，直到开始下一外部访问动作，不进行更新动作。
之后，仅重复进行内部访问动作，而不进行更新动作。并且，在外部访问动作根据前次更新请求信号开始更新动作后进行了规定次数(例如106次)计数时，根据通过访问计数电路21供给的外部访问次数，更新控制电路22将更新请求信号提供给访问控制电路25。并且，再次通过同样的动作，对所有的字线WL1～字线WL128进行按每三个循环进行分割的更新动作。
第一实施方式中，如上所述，设置将更新动作分割为读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2的更新分割控制电路23，并且，分别在与不同的外部访问动作对应的不同的内部访问动作后进行读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2，通过按照所述方式构成，与连续进行更新动作的读出动作和写入动作的情况相比，可以缩短在一次外部访问动作的期间进行的更新动作的期间，所以相应地可以将外部访问动作的期间(外部时钟ECLK的周期)缩短。结果，可以使数据的传送速度提高。
另外，在上述第一实施方式中，通过设置锁存列14，可以通过锁存列14来进行保持，而不会使通过更新动作的读出动作RFRD读出的数据消失，所以即使将更新动作分割为读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2，也可在之后的更新动作的第一重新写入动作RFRS1和第二重新写入动作RFRS2时，恢复在锁存列14中保持的数据并重新写入。另外，通过设置访问计数电路21，可以在进行比干扰产生的次数少的一定次数的外部访问动作时，进行更新动作，所以可以进行与因一定次数的外部访问动作而使得数据劣化的第一实施方式这种的单纯的矩阵型的强电介质存储器等相适合的更新动作。另外，在与非选择字线WL相连的存储器单元17中，由于第一重新写入动作IARS1中产生的电压和在第二重新写入动作IARS2中产生的电压彼此抵消，所以通过内部访问动作可以抑制与非选择字线WL相连的存储器单元17的数据的劣化。
(第二实施方式)
参考图8，对在该第二实施方式中，与上述第一实施方式不同，将本发明适用于非周期性地进行外部访问动作的单纯矩阵型的强电介质存储器的情况下的结构进行说明。
在该第二实施方式的强电介质存储器中，如图8所示，动作控制电路2a包含外部访问检测电路20a、访问计数电路(计数器)21a、更新控制电路22、更新分割控制电路23、具有内部时钟生成电路24的访问控制电路25a和更新判断电路27。另外，外部访问检测电路20a、访问计数电路21a、访问控制电路25a和更新判断电路27分别是本发明的“外部访问检测部”、“外部访问计数部”、“访问控制部”和“更新判断部”的一例。另外，外部访问检测电路20a具有的功能是，在进行外部访问动作时，在供给外部地址信号后，将外部访问检测脉冲ATD输出到访问计数电路21a、访问控制电路25a、更新判断电路27。另外，访问计数电路21a具有的功能是，在电源接通时进行复位，同时，每次从外部访问检测电路20a输入外部访问检测脉冲ATD时，将外部访问次数加+1，并将该外部访问次数输出到更新控制电路22。访问控制电路25a具有的功能是，在从外部访问检测电路20a输入了外部访问检测脉冲ATD时，通过内部时钟生成电路24来生成内部时钟ICLK1。另外，访问控制电路25a具有的功能是，在接收到更新请求信号和来自更新判断电路27的RefE，并在内部访问动作终止后，进行更新动作的情况下，通过内部时钟生成电路24生成更新动作用的内部时钟ICLK2。另外，对于上述之外的功能，访问控制电路25a具有与第一实施方式的访问控制电路25相同的功能。
另外，更新判断电路27按照如下方式构成：在检测到了外部访问动作时，若从外部访问检测电路20a供给了外部访问检测脉冲ATD，则根据访问控制电路25a的动作状态，来输出H电平或L电平的更新判断信号RefE。另外，更新控制电路22和更新分割控制电路23具有与第一实施方式相同的结构。另外，将外部地址的最短循环期间(例如70nsec)设置为比内部时钟ICLK1的周期(例如60nsec)和内部时钟ICLK2的周期(例如20nsec)长。
第二实施方式的其他结构与上述第一实施方式相同。
接着，参考图2、图8和图9来说明本发明的第二实施方式的单纯矩阵型的强电介质存储器的动作。另外，在该动作说明中，设在图9中的外部访问动作A进行之前的外部访问动作中，通过访问计数电路21a计数出的外部访问次数，达到通过更新动作可抑制数据的干扰的规定次数(例如106次)后，从更新控制电路22向访问控制电路25a输出更新请求信号。
首先，如图8和图9所示，外部访问检测电路20a在检测到外部访问动作A的外部地址信号后，外部访问检测电路20a生成外部访问检测脉冲ATD，同时，将该外部访问检测脉冲ATD供给访问计数电路21a、访问控制电路25a和更新判断电路27。然后，在检测到了外部访问动作A时，若将外部访问检测脉冲ATD供给访问计数电路21a，则访问计数电路21a将外部访问次数加+1，同时，将该外部访问次数的数据供给更新控制电路22。另外，在检测到了外部访问动作A时，若将外部访问检测脉冲ATD供给更新判断电路27，则更新判断电路27判断访问控制电路25a是内部访问动作状态或更新动作状态。
这里，在供给了外部访问检测脉冲ATD时，在访问控制电路25a不是内部访问动作状态和更新动作状态的任何一方的情况下，为了在外部访问动作期间允许进行更新动作，更新判断电路27将更新判断信号RefE设置为H电平。另一方面，在从外部访问检测电路20a供给了外部访问检测脉冲ATD时，在访问控制电路25a为内部访问动作状态或更新动作状态的其中之一的情况下，若在外部访问动作A期间进行更新动作，则对应于下一外部访问动作B的内部访问动作B，相对外部访问动作B大幅度延迟的可能性提高。因此，为了在外部访问动作A期间不进行更新动作，更新判断电路27将更新判断信号RefE设置为L电平。
这里，在检测到了外部访问动作A的时刻，由于访问控制电路25a不是内部访问动作状态和更新动作状态的任何一方，所以更新判断电路27将更新判断信号RefE升高为H电平。并且，该更新判断信号RefE保持为H电平，直到通过外部访问检测电路20a检测到了下一外部访问动作B。
并且，若在检测到了外部访问动作A时，将外部访问检测脉冲ATD供给访问控制电路25a，则由于访问控制电路25a不是内部访问动作状态和更新动作状态的任何一方，所以通过内部时钟生成电路24，生成一周期的具有比外部访问动作A的最短期间(例如70nsec)短的周期(例如60nsec)的内部时钟ICLK1。并且，在该内部时钟ICLK1的一个周期期间，访问控制电路25a进行与第一实施方式相同的内部访问动作A。
接着，在终止一个周期的内部时钟ICLK1，内部访问动作A终止的时刻，将更新判断信号RefE保持为H电平。另外，从更新控制电路22向访问控制电路25a供给更新请求信号。由此，访问控制电路25a通过内部时钟生成电路24，生成一个周期的更新动作用的内部时钟ICLK2，同时，将更新信号供给更新控制电路22。结果，变为更新动作状态。并且，由于从更新分割控制电路23向更新控制电路22输出了分割信号，该分割信号仅请求分割为三个的更新动作中作为第一个循环的读出动作RFRD，所以更新控制电路22进行读出动作RFRD，并在锁存列14上保持字线WL(例如字线WL1)的数据。另外，读出动作RFRD与上述第一实施方式相同地进行。另外，访问控制电路25a在更新动作的读出动作RFRD终止后，变为待机状态，直到下一外部访问动作B开始。
接着，在开始外部访问动作B(参考图9)后，由外部访问检测电路20a来检测外部地址信号。由此，外部访问检测电路20a生成外部访问检测脉冲ATD，同时，将该外部访问检测脉冲ATD供给访问计数电路21a、更新判断电路27和访问控制电路25a。并且，若在检测到了外部访问动作B时，将外部访问检测脉冲ATD供给访问计数电路21a，则访问计数电路21a将外部访问次数加+1，并将该外部访问次数的数据供给更新控制电路22。另外，若在检测到了外部访问动作B时，将外部访问检测脉冲ATD供给更新判断电路27，则更新判断电路27判断访问控制电路25a是内部访问动作状态还是更新动作状态。在检测到了外部访问动作B的时刻，由于不进行内部访问动作和更新动作的任何一方，所以更新判断电路27仍保持将更新判断信号RefE提高为H电平的状态。
并且，在检测到了外部访问动作B时，若将外部访问检测脉冲ATD供给访问控制电路25a，则由于访问控制电路25a不是内部访问动作状态和更新动作状态的任何一方，所以通过内部时钟生成电路24，来生成一周期的内部访问动作用的内部时钟ICLK1。并且，在该内部时钟ICLK1的一个周期的期间，访问控制电路25a进行内部访问动作B。并且，若内部访问动作B终止，则由于更新判断信号RefE是H电平，并且通过更新控制电路22供给更新请求信号，所以访问控制电路25a生成一个周期的更新动作用的内部时钟ICLK2，同时，将更新信号供给更新控制电路22。这里，由于从更新分割控制电路23向更新控制电路22输出分割信号，该分割信号仅请求了分割为三个的更新动作中作为第二个循环的第一重新写入动作RFRS1，所以更新控制电路22进行第一重新写入动作RFRS1。另外，第一重新写入动作RFRS1与上述第一实施方式相同地进行。另外，访问控制电路25a在更新动作的第一重新写入动作RFRS1终止后，变为待机的状态，直到下一外部访问动作C开始。
接着，在开始外部访问动作C(参考图9)后，由外部访问检测电路20a来检测外部地址信号。由此，外部访问检测电路20a生成外部访问检测脉冲ATD，同时，将该外部访问检测脉冲ATD供给访问计数电路21a、更新判断电路27和访问控制电路25a。并且，若在检测到了外部访问动作C时，将外部访问检测脉冲ATD供给访问计数电路21a，则访问计数电路21a将外部访问次数加+1，同时将该外部访问次数的数据供给更新控制电路22。另外，在检测到了外部访问动作C时，若将外部访问检测脉冲ATD供给更新判断电路27，则更新判断电路27判断访问控制电路25a是内部访问动作状态还是更新动作状态。在检测到了外部访问动作C的时刻，由于不进行内部访问动作和更新动作的任何一方，所以更新判断电路27保持将更新判断信号RefE提高为H电平的状态。
并且，若在检测到了外部访问动作C时，将外部访问检测脉冲ATD供给访问控制电路25a，则由于访问控制电路25a不是内部访问动作状态和更新动作状态的任何一方，所以通过内部时钟生成电路24，来生成一周期的内部访问动作C用的内部时钟ICLK1。并且，在该内部时钟ICLK1的一个周期的期间，访问控制电路25a进行内部访问动作C。并且，若内部访问动作C终止，则由于更新判断信号RefE为H电平，并且通过更新控制电路22供给了更新请求信号，所以访问控制电路25a生成一个周期的更新动作用的内部时钟ICLK2，同时，将更新信号供给更新控制电路22。这里，由于从更新分割控制电路23向更新控制电路22输出分割信号，该分割信号仅请求了分割为三个的更新动作中作为第三个循环的第二重新写入动作RFRS2，所以更新控制电路22进行第二重新写入动作RFRS2。另外，第二重新写入动作RFRS2与上述第一实施方式相同地进行。
接着，在开始外部访问动作D(参考图9)后，由外部访问检测电路20a来检测外部地址信号。由此，外部访问检测电路20a生成外部访问检测脉冲ATD，同时，将该外部访问检测脉冲ATD供给访问计数电路21a、更新判断电路27和访问控制电路25a。并且，若将外部访问检测脉冲ATD供给访问计数电路21a，则访问计数电路21a将外部访问次数加+1，同时将该外部访问次数的数据供给更新控制电路22。另外，在检测到了外部访问动作D时，若将外部访问检测脉冲ATD供给更新判断电路27，则更新判断电路27判断访问控制电路25a是内部访问动作状态还是更新动作状态。在检测到了外部访问动作D的时刻，由于访问控制电路25a进行更新动作的第二重新写入动作RFRS2，所以更新判断电路27将更新判断信号RefE降低为L电平。
并且，在检测到了外部访问动作D时，即使将外部访问检测脉冲ATD供给访问控制电路25a，在前一个外部访问动作C的期间开始的更新动作的第二重新写入动作RFRS2也还不会终止。由此，访问控制电路25a不生成内部时钟ICLK1，所以也不进行内部访问动作D。若在外部访问动作C的期间开始的第二重新写入动作RFRS2终止，则访问控制电路25a生成一个周期的内部时钟ICLK1而开始内部访问动作D。并且，在内部时钟ICLK1的一个周期期间，访问控制电路25a进行内部访问动作D。这里，在第二实施方式中，由于在终止一个周期的内部时钟ICLK1，内部访问动作D终止的情况下，更新判断信号RefE是L电平，所以访问控制电路25a变为待机状态，直到下一外部访问动作E，而不进行更新动作。
下面，通过与上述相同的动作来重复进行更新动作的读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2，直到更新了图2所示的128条字线WL1～字线WL128全部。并且，通过更新所有字线WL1～字线WL128，更新动作终止。并且，之后，仅重复进行内部访问动作。并且，外部访问动作在根据前次的更新请求信号开始更新动作后，进行了规定次数(例如106次)的计数时，根据通过访问计数电路21a供给的外部访问次数，更新控制电路22向访问控制电路25a供给更新请求信号。并且，再次通过相同的动作，对所有字线WL1～字线WL128来进行更新动作。
第二实施方式中，如上所述，通过设置更新判断电路27，即使在外部访问动作不周期性进行的情况下，在进行外部访问时，也可通过更新判断电路27，根据访问控制电路25a的动作状态，来进行是否进行更新动作的判断，该更新判断电路27根据通过外部访问检测电路20a检测了外部访问动作和访问控制电路25a的动作状态，来判断是否进行更新动作。由此，不仅是外部访问动作周期性进行的存储器，还是第二实施方式这种的外部访问动作非周期性进行的存储器中，均可通过访问控制电路25a，根据更新判断电路27的判断，进行分割后的更新动作，而不会与内部访问动作冲突。
另外，第二实施方式中，在检测到了外部访问动作时，在访问控制电路25a不进行内部访问动作和更新动作的任何一个的情况下，与前次的访问动作对应的内部访问动作和更新动作终止，所以可以与检测到外部访问动作时实质上同时进行内部访问动作。由此，可以抑制更新动作在下一外部访问动作开始后继续进行的可能性。
另外，第二实施方式的其他效果与上述第一实施方式相同。
(第三实施方式)
参考图10，在该第三实施方式中，说明与上述第二实施方式不同，同步于外部时钟地进行外部访问动作的单纯矩阵型的强电介质存储器的情况下的结构。另外，在该第三实施方式中，对与上述第一实施方式不同，设置为内部访问动作的期间(例如60nsec)和更新动作的读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2的期间(例如20nsec)之和比外部时钟的期间(例如65nsec)长的情况进行说明。
在该第三实施方式的强电介质存储器中，如图10所示，动作控制电路2b包含外部访问检测电路20b、访问计数电路(计数器)21、更新控制电路22、更新分割控制电路23、具有内部时钟生成电路24的访问控制电路25b和更新判断电路27a。另外，外部访问检测电路20b、访问控制电路25b和更新判断电路27a分别是本发明的“外部访问检测部”、“访问控制部”和“更新判断部”的一例。另外，在进行外部访问动作时，若供给外部时钟ECLK，则外部访问检测电路20b具有将外部访问检测脉冲CMD输出到访问计数电路21、访问控制电路25b、更新判断电路27a的功能。另外，访问控制电路25b具有接收来自更新控制电路22的更新请求信号和来自更新判断电路27a的更新判断信号Ref，并在内部访问动作终止后进行更新动作的情况下，通过内部时钟生成电路24来生成更新动作用的内部时钟ICLK2的功能。另外，对于上述之外的功能，访问控制电路25b具有与第一实施方式的访问控制电路25相同的功能。
另外，更新判断电路27a若在检测到外部访问动作时，从外部访问检测电路20b供给外部访问检测脉冲CMD，则构成为根据访问控制电路25b的动作状态，来输出H电平或L电平的更新判断信号RefE。另外，访问计数电路(计数器)21、更新控制电路22和更新分割控制电路23具有与第一实施方式相同的结构。另外，将外部时钟ECLK的周期(例如65nsec)设置为比内部时钟ICLK1的周期(例如60nsec)和内部时钟ICLK2的周期(例如20nsec)长。
另外，第三实施方式的其他结构与上述第一实施方式相同。
接着，参考图2、图10和图11来说明本发明的第三实施方式的单纯矩阵型的强电介质存储器的动作。另外，在该动作说明中，设在进行图11中的外部访问动作A之前的外部访问动作中，通过访问计数电路21计数的外部访问次数达到可通过更新动作抑制数据的干扰的规定次数(例如106次)，而从更新控制电路22向访问控制电路25b输出更新请求信号。
首先，如图10和图11所示，外部访问检测电路20b在检测到外部访问动作A的外部时钟ECLK后，外部访问检测电路20b生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21、访问控制电路25b和更新判断电路27a。并且，在检测到了外部访问动作A时，若将外部访问检测脉冲CMD供给访问计数电路21，则访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据提供给更新控制电路22。另外，在检测到了外部访问动作A时，若将外部访问检测脉冲CMD提供给更新判断电路27a，则更新判断电路27a判断访问控制电路25b是内部访问动作状态还是更新动作状态。
这里，在检测到了外部访问动作A的时刻，由于访问控制电路25b不是内部访问动作状态和更新动作状态的任何一方，所以更新判断电路27a将更新判断信号RefE提高到H电平。并且，将该更新判断信号RefE保持为H电平，直到通过外部访问检测电路20b检测到下一外部访问动作。
并且，在检测到外部访问动作A时，若将外部访问检测脉冲CMD提供给访问控制电路25b，则由于访问控制电路25b不是内部访问动作状态和更新动作状态的任何一方，所以通过内部时钟生成电路24，生成一个周期的具有比外部访问动作A的周期(例如65nsec)短的周期(例如60nsec)的内部时钟ICLK1。并且，在该内部时钟ICLK1的一个周期期间，访问控制电路25b进行与第一实施方式相同的内部访问动作A。
接着，在终止一个周期的内部时钟ICLK1，内部访问动作A终止的时刻，将更新判断信号RefE保持为H电平。另外，从更新控制电路22向访问控制电路25b供给更新请求信号。由此，访问控制电路25b通过内部时钟生成电路24，生成一个周期的更新动作用的内部时钟ICLK2，同时，将更新信号提供给更新控制电路22。结果，变为更新动作状态。然后，从更新分割控制电路23向更新控制电路22输出分割信号，该分割信号仅请求分割为三个的更新动作中作为第一个循环的读出动作RFRD，所以更新控制电路22进行读出动作RFRD，并在锁存列14中保持字线WL(例如字线WL1)的数据。另外，读出动作RFRD与第一实施方式相同地进行。
接着，在开始外部访问动作B(参考图11)后，由外部访问检测电路20b检测出外部时钟ECLK。由此，外部访问检测电路20b生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21、访问控制电路25b和更新判断电路27a。并且，在将外部访问检测脉冲CMD提供给访问计数电路21后，访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据提供给更新控制电路22。另外，若在检测到了外部访问动作B时，将外部访问检测脉冲CMD提供给更新判断电路27a，则更新判断电路27a判断访问控制电路25b是内部访问状态还是更新动作状态。在检测到了外部访问动作B的时刻，访问控制电路25b进行更新动作的读出动作RFRD，所以更新判断电路27a将更新判断信号RefE降低为L电平。
并且，在检测到了外部访问动作B时，即使将外部访问检测脉冲CMD提供给访问控制电路25b，在前一个的外部访问动作A的期间开始的更新动作的读出动作RFRD也还不会终止。由此，由于访问控制电路25b没有生成内部时钟ICLK1，所以也不进行内部访问动作B。若在外部访问动作A的期间开始的读出动作RFRD终止，则访问控制电路25b通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1来开始内部访问动作B。并且，在内部时钟ICLK1的一个周期的期间，访问控制电路25b进行内部访问动作B。
接着，在开始外部访问动作C(参考图11)后，由外部访问检测电路20b检测出外部时钟ECLK。由此，外部访问检测电路20b生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21、访问控制电路25b和更新判断电路27a。并且，在将外部访问检测脉冲CMD提供给访问计数电路21后，访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据提供给更新控制电路22。另外，若在检测到了外部访问动作C时，将外部访问检测脉冲CMD提供给更新判断电路27a，则更新判断电路27a判断访问控制电路25b是内部访问状态还是更新动作状态。在检测到了外部访问动作C的时刻，由于访问控制电路25b进行内部访问动作B，所以更新判断电路27a以L电平来保持更新判断信号RefE。
并且，在检测到了外部访问动作C时，即使将外部访问检测脉冲CMD提供给访问控制电路25b，也还不会终止内部访问动作B。由此，由于访问控制电路25b没有生成内部时钟ICLK1，所以也不进行内部访问动作C。若内部访问动作B终止，由于更新判断信号RefE是L电平，所以不进行更新动作，访问控制电路25b通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1，而开始内部访问动作C。并且，在内部时钟ICLK1的一个周期期间，访问控制电路25b进行内部访问动作C。
接着，在开始外部访问动作D(参考图11)后，由外部访问检测电路20b检测出外部时钟ECLK。由此，外部访问检测电路20b生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21、访问控制电路25b和更新判断电路27a。并且，在将外部访问检测脉冲CMD提供给访问计数电路21后，访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据提供给更新控制电路22。另外，若在检测到了外部访问动作D时，将外部访问检测脉冲CMD提供给更新判断电路27a，则更新判断电路27a判断访问控制电路25b是内部访问状态还是更新动作状态。在检测到了外部访问动作D的时刻，由于访问控制电路25b进行内部访问动作C，所以更新判断电路27a以L电平来保持更新判断信号RefE。
并且，在检测到了外部访问动作D时，即使将外部访问检测脉冲CMD提供给访问控制电路25b，内部访问动作C也还不会终止。由此，由于访问控制电路25b没有生成内部时钟ICLK1，所以也不进行内部访问动作D。若内部访问动作C终止，由于更新判断信号RefE是L电平，所以不进行更新动作，访问控制电路25b通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1，而开始内部访问动作D。并且，在内部时钟ICLK1的一个周期期间，访问控制电路25b进行内部访问动作D。并且，内部访问动作D在外部访问动作D的周期内终止。
接着，在开始外部访问动作E(参考图11)后，由外部访问检测电路20b检测出外部时钟ECLK。由此，外部访问检测电路20b生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21、访问控制电路25b和更新判断电路27a。并且，在检测到外部访问动作时，若将外部访问检测脉冲CMD提供给访问计数电路21，则访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据提供给更新控制电路22。另外，若在检测到了外部访问动作E时，将外部访问检测脉冲CMD提供给更新判断电路27a，则更新判断电路27a判断访问控制电路25b是内部访问状态还是更新动作状态。
这里，在检测到了外部访问动作E的时刻，由于访问控制电路25b不是内部访问动作状态和更新动作状态的任何一方，所以更新判断电路27a将更新判断信号RefE提高为H电平。并且，将该更新判断信号RefE保持为H电平，直到通过外部访问检测电路20b检测到下一外部访问动作。
并且，在检测到外部访问动作E时，若将外部访问检测脉冲CMD提供给访问控制电路25b，则由于访问控制电路25b不是内部访问动作状态和更新动作状态的任何一方，所以通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1。并且，在该内部时钟ICLK1的一个周期的期间，访问控制电路25b进行内部访问动作E。
接着，在终止一个周期的内部时钟ICLK1，内部访问动作E终止的时刻，将更新判断信号RefE保持为H电平。另外，从更新控制电路22向访问控制电路25b提供更新请求信号。由此，访问控制电路25b通过内部时钟生成电路24，生成一个周期的更新动作用的内部时钟ICLK2，同时，将更新信号提供给更新控制电路22。结果，变为更新动作状态。并且，由于从更新分割控制电路23向更新控制电路22输出分割信号，该分割信号仅请求分割为三个的更新动作中作为第二个循环的第一重新写入动作RFRS1，所以更新控制电路22通过进行第一重新写入动作RFRS1，通过读出动作RFRD来重新写入在锁存列14上存储的数据。另外，第一重新写入动作RFRS1与第一实施方式同样进行。
下面，通过与上述相同的动作来重复进行更新动作的读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2，直到更新了图2所示的128条字线WL1～字线WL128全部。并且，通过更新所有字线WL1～字线WL128，更新动作终止。并且，之后，仅重复进行内部访问动作。并且，外部访问动作在根据前次的更新请求信号开始更新动作后，进行了规定次数(例如106次)的计数，此时根据通过访问计数电路21供给的外部访问次数，更新控制电路22向访问控制电路25b供给更新请求信号。并且，再次通过相同的动作，对所有字线WL1～字线WL128来进行更新动作。
第三实施方式中，如上所述，还可将第二实施方式的更新判断电路27也适用于与外部时钟ECLK同步地周期性进行的存储器。
另外，第三实施方式的其他效果与上述第二实施方式相同。
(第四实施方式)
参考图12，在该第四实施方式中，说明与上述第一实施方式～第三实施方式不同，不依赖于外部访问次数，而进行外部访问动作的单纯矩阵型的强电介质存储器的情况下的结构。
在该第四实施方式的强电介质存储器中，如图12所示，动作控制电路2c包含外部访问检测电路20c、更新控制电路22a、更新分割控制电路23、具有内部时钟生成电路24的访问控制电路25c和更新判断电路27a。外部访问检测电路20c、更新控制电路22a和访问控制电路25c分别是本发明的“外部访问检测部”、“更新控制部”和“访问控制部”的一例。另外，在进行外部访问动作时，若供给外部时钟ECLK，则外部访问检测电路20c具有将外部访问检测脉冲CMD输出到访问控制电路25c和更新判断电路27a的功能。
另外，访问控制电路25c具有的功能是，在接收到来自更新判断电路27a的更新判断信号RefE，并在内部访问动作终止后进行更新动作的情况下，通过内部时钟生成电路24来生成更新动作用的内部时钟ICLK2。对于上述之外的功能，访问控制电路25c具有与第一实施方式的访问控制电路25相同的功能。另外，在该第四实施方式中，与第一～第三实施方式不同，不从更新控制电路22a向访问控制电路25c输入更新请求信号。另外，更新分割控制电路23具有与第一实施方式相同的结构。另外，更新判断电路27a具有与第三实施方式相同的结构。
另外，第四实施方式的其他结构与上述第一实施方式相同。
接着，参考图2、图12和图13来说明本发明的第四实施方式的单纯矩阵型的强电介质存储器的动作。
首先，如图12和图13所示，外部访问检测电路20c在检测到外部访问动作A的外部时钟ECLK后，外部访问检测电路20c生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问控制电路25c和更新判断电路27a。另外，在检测到了外部访问动作A时，若将外部访问检测脉冲CMD供给更新判断电路27a，则更新判断电路27a判断访问控制电路25c是内部访问动作状态还是更新动作状态。
这里，由于在检测到了外部访问动作A的时刻，访问控制电路25c不是内部访问动作状态和更新动作状态的任何一方，所以更新判断电路27a将更新判断信号RefE提高到H电平。并且，将该更新判断信号RefE保持为H电平，直到通过外部访问检测电路20b检测到下一外部访问动作。
并且，在检测到外部访问动作A时，若将外部访问检测脉冲CMD提供给访问控制电路25c，则由于访问控制电路25c不是内部访问动作状态和更新动作状态的任何一方，所以通过内部时钟生成电路24，生成一个周期的具有比外部访问动作A的周期(例如63nsec)短的周期(例如60nsec)的内部时钟ICLK1。并且，在其内部时钟ICLK1的一个周期期间，访问控制电路25c进行与第一实施方式相同的内部访问动作A。
接着，在终止一个周期的内部时钟ICLK1，内部访问动作A终止的时刻，将更新判断信号RefE保持为H电平。由此，访问控制电路25c通过内部时钟生成电路24，生成一个周期的更新动作用的内部时钟ICLK2，同时将更新信号提供给更新控制电路22a。结果，变为更新动作状态。并且，由于从更新分割控制电路23向更新控制电路22a输出分割信号，该分割信号仅请求分割为三个的更新动作中作为第一个循环的读出动作RFRD，所以更新控制电路22a进行读出动作RFRD，并在锁存列14中保持字线WL(例如字线WL1)的数据。另外，读出动作RFRD与第一实施方式相同地进行。
接着，在开始外部访问动作B后，由外部访问检测电路20c检测出外部时钟ECLK。由此，外部访问检测电路20c生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问控制电路25c和更新判断电路27a。并且，在检测到了外部访问动作B时，在将外部访问检测脉冲CMD提供给更新判断电路27a后，更新判断电路27a判断访问控制电路25b是内部访问状态还是更新动作状态。在检测到了外部访问动作B的时刻，访问控制电路25c进行更新动作的读出动作RFRD，所以更新判断电路27a将更新判断信号RefE降低为L电平。
并且，在检测到了外部访问动作B时，即使将外部访问检测脉冲CMD提供给访问控制电路25c，在前一个的外部访问动作A的期间开始的更新动作的读出动作RFRD也还不会终止。由此，由于访问控制电路25c没有生成内部时钟ICLK1，所以也不进行内部访问动作B。若在外部访问动作A的期间开始的读出动作RFRD终止，则访问控制电路25c通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1来开始内部访问动作B。并且，在内部时钟ICLK1的一个周期的期间，访问控制电路25c进行内部访问动作B。
接着，在开始外部访问动作C后，由外部访问检测电路20c检测出外部时钟ECLK。由此，外部访问检测电路20c生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问控制电路25c和更新判断电路27a。并且，在检测到了外部访问动作C时，在将外部访问检测脉冲CMD提供给更新判断电路27a后，则更新判断电路27a判断访问控制电路25c是内部访问状态还是更新动作状态。在检测到了外部访问动作C的时刻，由于访问控制电路25c进行内部访问动作B，所以更新判断电路27a将更新判断信号RefE保持为L电平。
并且，在检测到了外部访问动作C时，即使将外部访问检测脉冲CMD提供给访问控制电路25c，内部访问动作B也还不会终止。由此，由于访问控制电路25c没有生成内部时钟ICLK1，所以也不进行内部访问动作C。若内部访问动作B终止，由于更新判断信号RefE是L电平，所以不进行更新动作，访问控制电路25c通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1，而开始内部访问动作C。并且，在内部时钟ICLK1的一个周期期间，访问控制电路25c进行内部访问动作C。
接着，在开始外部访问动作D后，由外部访问检测电路20c检测出外部时钟ECLK。由此，外部访问检测电路20c生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问控制电路25c和更新判断电路27a。并且，若在检测到了外部访问动作D时，将外部访问检测脉冲CMD提供给更新判断电路27a，则更新判断电路27a判断访问控制电路25c是内部访问状态还是更新动作状态。在检测到了外部访问动作D的时刻，由于访问控制电路25c进行内部访问动作C，所以更新判断电路27a将更新判断信号RefE保持为L电平。
并且，在检测到了外部访问动作D时，即使将外部访问检测脉冲CMD提供给访问控制电路25c，也还不会终止内部访问动作C。由此，由于访问控制电路25b没有生成内部时钟ICLK1，所以也不进行内部访问动作D。若内部访问动作C终止，由于更新判断信号RefE是L电平，所以不进行更新动作，访问控制电路25c通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1，而开始内部访问动作D。并且，在内部时钟ICLK1的一个周期期间，访问控制电路25c进行内部访问动作D。
接着，在开始外部访问动作E后，由外部访问检测电路20c检测出外部时钟ECLK。由此，外部访问检测电路20c生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问控制电路25c和更新判断电路27a。并且，若在检测到了外部访问动作E时，将外部访问检测脉冲CMD提供给更新判断电路27a，则更新判断电路27a判断访问控制电路25c是内部访问状态还是更新动作状态。在检测到了外部访问动作E的时刻，由于访问控制电路25c进行内部访问动作D，所以更新判断电路27a将更新判断信号RefE保持为L电平。
并且，在检测到了外部访问动作E时，即使将外部访问检测脉冲CMD提供给访问控制电路25c，也还不会终止内部访问动作D。由此，由于访问控制电路25c没有生成内部时钟ICLK1，所以也不进行内部访问动作E。若内部访问动作D终止，由于更新判断信号RefE是L电平，所以不进行更新动作，访问控制电路25c通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1，而开始内部访问动作E。并且，在内部时钟ICLK1的一个周期期间，访问控制电路25c进行内部访问动作E。并且，内部访问动作E在外部访问动作E的周期内终止。
接着，在开始外部访问动作F后，由外部访问检测电路20c检测出外部时钟ECLK。由此，外部访问检测电路20c生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问控制电路25c和更新判断电路27a。并且，若在检测到外部访问动作F时，将外部访问检测脉冲CMD提供给更新判断电路27a，则更新判断电路27a判断访问控制电路25c是内部访问状态还是更新动作状态。这里，在检测到了外部访问动作F的时刻，访问控制电路25c不是内部访问动作状态和更新动作状态的任何一方，所以更新判断电路27a将更新判断信号RefE提高为H电平。并且，将该更新判断信号RefE保持为H电平，直到通过外部访问检测电路20c检测到了下一外部访问动作。
并且，在检测到外部访问动作F时，若将外部访问检测脉冲CMD提供给访问控制电路25c，则由于访问控制电路25c不是内部访问动作状态和更新动作状态的任何一方，所以通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1。然后，在该内部时钟ICLK1的一个周期的期间，访问控制电路25c进行内部访问动作F。
接着，终止一个周期的内部时钟ICLK1，在内部访问动作F终止的时刻，将更新判断信号RefE保持为H电平。由此，访问控制电路25c通过内部时钟生成电路24，生成一个周期的更新动作用的内部时钟ICLK2，同时，将更新信号提供给更新控制电路22a。结果，变为更新动作状态。并且，由于从更新分割控制电路23向更新控制电路22a输出分割信号，该分割信号仅请求分割为三个的更新动作中作为第二个循环的第一重新写入动作RFRS1，所以更新控制电路22a通过进行第一重新写入动作RFRS1，通过读出动作RFRD来重新写入在锁存列14上存储的数据。另外，第一重新写入动作RFRS1与第一实施方式同样进行。
下面，通过与上述相同的动作来重复进行更新动作的读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2，直到更新了图2所示的128条字线WL1～字线WL128全部。并且，若更新了所有字线WL1～字线WL128，则从字线WL1开始进行更新动作。
下面，对为了进行更新动作所需的外部访问动作的次数所对应的更新动作所需的电流进行说明。
这里，考虑在外部访问次数达到N次时，输出更新请求信号来进行更新的情况下，进行按每外部访问次数L次进行分割的更新动作的情况。这时，若将字线的条数设作M，则在进行了N次外部访问次数时，总共进行3M次分割为三个的更新动作。因此，将外部访问次数每一次进行的分割后的更新动作设作3M/N次。因此，若将一次的内部访问动作所需的消耗电流设作ICC0，则由于分割为3个的更新动作每一次的消耗电流是ICC0/3，所以外部访问动作每一次的更新动作的消耗电流为(3M/N)·ICC0/3＝(M/N)·ICC0。另外，每一次外部访问动作进行一次的内部访问动作的消耗电流是ICC0。因此，每一次外部访问动作的内部访问动作和更新动作所需的消耗电流ICC可以表示为下面的式(1)。
ICC＝{(M/N)+1｝·ICC0…(1)
另外，在一直按每外部访问次数L次来进行更新动作，而不输出更新请求信号的情况下，外部访问次数L次进行一次、分割为三个的更新动作。因此，每一次外部访问动作进行的更新动作为1/L次。另外，每一次外部访问动作进行一次的内部访问动作的消耗电流是ICC0。另外，由于分割为三个的更新动作的消耗电流为一次的内部访问动作的1/3，所以每一次外部访问动作的更新动作的消耗电流为(1/3L)·ICC0。因此，每一次外部访问动作的内部访问动作和更新动作所需的消耗电流ICC可以表示为下面的式(2)。
ICC＝{(1/3L)+1｝·ICC0…(2)
这里，在设字线WL的数目是128条(M＝128)，进行分割后的更新动作的外部访问动作的次数是‘5’(L＝5)，且外部访问次数达到104次(N＝104)时，在输出更新请求信号来进行更新动作的情况下，从上述式(1)看出，每一次外部访问动作的内部访问动作和更新动作所需的消耗电流ICC为ICC＝{(128/104)+1｝·ICC0≈1.01·ICC0。即，如从图14的与L＝5的N＝104次对应的ICC/ICC0的值(ICC/ICC0≈1.01)可以看出，在仅输出了更新请求信号的情况下，在按每5次的外部访问动作来进行更新动作的情况下，消耗电流比仅进行内部访问动作的情况(ICC/ICC0≈1)增加约1％。另外，在将字线WL的数目同样设作128条(M＝128)，一直按各外部访问动作(L＝1)来进行分割后的更新动作，而不输出更新请求信号的情况下，从上述式(2)可以看出，每一次外部访问动作的内部访问动作和更新动作所需的消耗电流ICC为ICC＝1.33·ICC0。即，从图14的与L＝1的一直更新所对应的ICC/ICC0的值(ICC/ICC0≈1.33)可以看出，在每一次外部访问动作时进行更新动作的情况下，与仅进行内部访问的情况(ICC/ICC0＝1)相比，消耗电流增加了约33％。另一方面，如第四实施方式那样，在外部访问动作一直按每5次(L＝5)来进行分割后的更新动作，而不输出更新请求信号的情况下，从上述式(2)看出每一次外部访问次数的内部访问动作和更新动作所需的消耗电流ICC为ICC≈1.07·ICC0。即，从图14的与L＝5的一直更新对应的ICC/ICC0的值(ICC/ICC0≈1.07)可以看出，一直按每5次的外部访问动作来进行更新动作的情况下，与仅进行内部访问的情况(ICC/ICC0＝1)相比，消耗电流增加了约7％。
第四实施方式中，由于一直按每进行5次外部访问动作来进行分割后的更新动作，而不输出更新请求信号，所以可以进一步抑制干扰带来的数据的破坏。另外，在字线WL是128条的情况下，即使每进行5次外部访问动作来进行分割后的更新动作，与仅进行内部访问动作的情况相比，消耗功率仅增加了约7％。即，通过每进行5次外部访问动作，来进行分割后的更新动作，仅增加7％的消耗功率，可以更加抑制干扰产生。另外，第四实施方式中，由于可以省略计数外部访问动作的次数的访问计数电路21(参考图3)，所以可以简化电路结构。
另外，第四实施方式的其他效果与上述第三实施方式相同。
(第五实施方式)
参考图15，在该第五实施方式中，对与上述第一实施方式～第四实施方式不同，除了进行分割为三个的更新动作之外，将追加循环追加到内部访问动作中的单纯矩阵型的强电介质存储器的情况下的结构进行说明，所述追加循环用于防止因施加电压的不平衡，滞后回线(hysteresis loop)偏移，从而相反数据写入困难的现象，即印记(imprint)。
在该第五实施方式的强电介质存储器中，如图15所示，动作控制电路2d包含外部访问检测电路20、访问计数电路21、更新控制电路22、更新分割控制电路23、具有内部时钟生成电路24a和印记(imprint)防止控制电路28的访问控制电路25d。另外，内部时钟生成电路24a和访问控制电路25d分别是本发明的“内部时钟生成部”和“访问控制部”的一例。另外，印记防止控制电路28具有在没有输出更新请求信号的状态下，将追加循环添加到内部访问动作的功能。另外，访问控制电路25d具有在没有供给更新请求信号的情况下进行内部访问动作的功能，该内部访问动作包含通过印记防止控制电路28追加的追加循环。另外，访问控制电路25d通过内部时钟生成电路24a，生成不进行追加循环的内部访问动作用的内部时钟ICLK1、分割后的更新动作用的内部时钟ICLK2、和进行后述的追加循环的内部访问动作用的内部时钟ICLK3。另外，外部访问检测电路20、访问计数电路21、更新控制电路22和更新分割控制电路23具有与上述的第一实施方式相同的结构。
另外，第五实施方式的其他结构与上述第一实施方式相同。
接着，参考图2和图15～图18，来说明本发明的第五实施方式的单纯矩阵型的强电介质存储器的动作。另外，在该动作说明中，在图16中的进行外部访问动作A之前的外部访问动作中，通过访问计数电路21计数的外部访问次数达到可通过更新抑制数据的干扰的规定次数(例如106次)，从更新控制电路22向访问控制电路25d输出更新请求信号。
首先，如图15和图16所示，外部访问检测电路20在检测到外部访问动作A的外部时钟ECLK后，外部访问检测电路20生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21和访问控制电路25d。并且，在检测到外部访问动作A时，若将外部访问检测脉冲CMD提供给访问计数电路21，则访问计数电路21将外部访问次数加+1，同时将该外部访问次数的数据提供给更新控制电路22。
若在检测到了外部访问动作A时，将外部访问检测脉冲CMD供给访问控制电路25d，则由于访问控制电路25d通过内部时钟生成电路24，生成一周期的具有比外部访问动作A的期间(例如50nsec)短的周期(例如30nsec)的内部时钟LCLK1。并且，在该内部时钟ICLK1的一个周期期间，访问控制电路25d进行内部访问动作A。另外，将更新请求信号设置为H电平，在内部访问动作后进行更新动作的情况下的内部访问动作，与第一实施方式的内部访问动作同样进行。
接着，在内部访问动作A终止后，从更新控制电路22向访问控制电路25d供给更新请求信号，所以访问控制电路25d在内部访问动作A的终止后，生成用于进行更新动作的内部时钟ICLK2，同时，将更新信号输出到更新控制电路22。结果，变为更新动作状态。另外，该更新动为输出更新请求信号后第128次的更新动作。即，为字线WL1～字线WL127为止的更新动作已经终止，而更新最后的字线WL128。接着，由于从更新分割控制电路23向供给了更新信号后的更新控制电路22，提供请求更新动作的读出动作RFRD的分割信号，所以更新控制电路22进行更新动作的读出动作RFRD。另外，更新动作的读出动作RFRD与第一实施方式同样进行。并且，若读出动作RFRD终止，则访问控制电路25d变为待机状态，直到开始下一外部访问动作B。
接着，在外部访问检测电路20检测到外部访问动作B(参考图16)的外部时钟ECLK后，外部访问检测电路20生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21和访问控制电路25d。并且，若在检测到外部访问动作B时，将外部访问检测脉冲CMD提供给访问计数电路21，则访问计数电路21将外部访问次数加+1，同时将该外部访问次数的数据提供给更新控制电路22。
并且，在检测到了外部访问动作B时，若将外部访问检测脉冲CMD供给访问控制电路25d，则访问控制电路25d通过内部时钟生成电路24a，生成一个周期的内部时钟ICLK1。并且，在该内部时钟ICLK1的一个周期期间，访问控制电路25d进行内部访问动作B。
接着，若内部访问动作B终止，则从更新控制电路22向访问控制电路25d供给更新请求信号，所以访问控制电路25d通过内部时钟生成电路24a，在内部访问动作B的终止后，生成用于进行更新动作的内部时钟ICLK2，同时，向更新控制电路22输出更新信号。接着，由于从更新分割控制电路23向更新控制电路22输出请求第一重新写入动作RFRS1的分割信号，所以更新控制电路22进行第一重新写入动作RFRS1。并且，若第一重新写入动作RFRS1终止，则访问控制电路25d变为待机状态，直到开始下一外部访问动作C。
接着，在外部访问检测电路20检测到外部访问动作C(参考图16)的外部时钟ECLK后，外部访问检测电路20生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21和访问控制电路25d。并且，若在检测到外部访问动作C时，将外部访问检测脉冲CMD提供给访问计数电路21，则访问计数电路21将外部访问次数加+1，同时将该外部访问次数的数据提供给更新控制电路22。
并且，在检测到了外部访问动作C时，若将外部访问检测脉冲CMD供给访问控制电路25d，则访问控制电路25d通过内部时钟生成电路24a，生成一个周期的内部时钟ICLK1。并且，在该内部时钟ICLK1的一个周期期间，访问控制电路25d进行内部访问动作C。
接着，若内部访问动作C终止，则从更新控制电路22向访问控制电路25d供给更新请求信号，所以访问控制电路25d通过内部时钟生成电路24a，在内部访问动作C的终止后，生成用于进行更新动作的内部时钟ICLK2，同时，向更新控制电路22输出更新信号。接着，由于从更新分割控制电路23向更新控制电路22输出请求第二重新写入动作RFRS2的分割信号，所以更新控制电路22进行第二重新写入动作RFRS2。另外，由于通过进行该第二重新写入动作RFRS2，所有字线WL的更新动作终止，所以更新控制电路22将更新请求信号降低为L电平。并且，若第二重新写入动作RFRS2终止，则访问控制电路25d变为待机状态，直到开始下一外部访问动作D。
接着，在外部访问检测电路20检测到外部访问动作D(参考图16)的外部时钟ECLK后，外部访问检测电路20生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21和访问控制电路25d。并且，若在检测到外部访问动作D时，将外部访问检测脉冲CMD提供给访问计数电路21，则访问计数电路21将外部访问次数加+1，同时将该外部访问次数的数据提供给更新控制电路22。
并且，若在检测到了外部访问动作D时，将外部访问检测脉冲CMD供给访问控制电路25d，则访问控制电路25d通过内部时钟生成电路24a，生成一个周期的内部时钟ICLK3。这里，将进行包含后述的追加循环的内部访问动作D的情况下生成的内部时钟ICLK3的期间T1(例如50nsec)，设置为比不进行追加循环的内部访问动作所进行的情况下生成的内部时钟ICLK1的期间T2(例如30nsec)长。并且，在该内部时钟ICLK3的一个周期期间，访问控制电路25d进行内部访问动作D。
这里，在第五实施方式中，如图17和图18所示，在将更新请求信号设置为L电平，在内部访问动作D之后不进行更新动作的情况下，内部访问动作D连续进行分割后的读出动作IARD、通过印记防止控制电路28追加的追加循环、第一重新写入动作IARS1和第二重新写入动作IARS2。具体的，如图17和图18所示，首先，在读出动作IARD中，在不向位线BL施加电压的状态下，通过将+Vcc的电压施加到与内部地址信号的行地址信号对应的选择字线WL上，从而经位线BL一并读出与选择字线WL相连的所有存储器单元17中存储的数据后，通过列译码器10读出在与列地址信号对应的所选择出的存储器单元17中存储的数据。接着，在内部访问动作D的一个循环中，进行追加循环，使得向选择字线WL追加的电压总和为“0”。该追加循环在没有将电压施加到选择字线WL的状态下，向位线BL施加+Vcc的电压。另外，在追加循环中，为了不向非选择字线WL施加电压，而施加与向位线BL施加的电压相同的+Vcc。
并且，接着，对与选择字线WL相连的存储器单元17中、读出的数据为数据“H”(数据“1”)的选择字线WL的存储器单元17，如图17所示，通过上述的追加循环向存储器单元17写入数据“H”。因此，进行第一重新写入动作IARS1和第二重新写入动作IARS2，使得将写入在存储器单元17的数据“H”破坏的作为绝对值1/3Vcc以上的电压不施加给选择字线WL。具体的，在第一重新写入动作IARS1中，在向读出了数据“H”的位线BL施加+1/3Vcc的状态下，不向选择字线WL施加电压。之后，在第二重新写入动作IARS2中，在向读出了数据“H”的位线BL施加+2/3Vcc的状态下，向选择字线WL施加+Vcc。因此，向与选择字线WL相连的存储器单元17施加电压，使得在读出动作IARD中施加的-Vcc、和在追加循环中施加的+Vcc抵消，并且，施加电压，使得在第一重新写入动作IARS1中施加的+1/3Vcc、和在第二重新写入动作IARS2中施加的-1/3Vcc抵消。由此，通过一次的内部访问动作向与选择字线WL相连的存储器单元17施加的电压的总和可以为“0”。
另外，在对读出的数据是数据“H”的存储器单元17进行的第一重新写入动作IARS1中，在对读出了数据“H”的位线BL施加+1/3Vcc的电压的状态下，向非选择字线WL施加+2/3Vcc的电压。由此，在第一重新写入动作IARS1中，向与非选择字线WL和读出了数据“H”的位线BL相连的存储器单元17，施加-1/3Vcc的电压。并且，在第二重新写入动作IARS2中，在向读出了数据“H”的位线BL施加+2/3Vcc的电压的状态下，向非选择字线WL施加+1/3Vcc的电压。由此，在第二重新写入动作IARS2中，在与非选择字线WL和读出了数据“H”的位线BL相连的存储器单元17上，仅产生+1/3Vcc的电压。因此，作为绝对值1/3Vcc以上的电压没有被施加到与非选择字线WL和读出了数据“H”的位线BL相连的存储器单元17，并且，施加为第一重新写入动作IARS1中产生的-1/3Vcc的电压和第二重新写入动作IARS2中产生的+1/3Vcc的电压彼此抵消。
另一方面，对与选择字线WL相连的存储器单元17中、读出的数据为数据“L”(数据“0”)的选择字线WL的存储器单元17，如图18所示，具体的，在第一重新写入动作IARS1中，在没有向选择字线WL施加电压的状态下，通过向读出了数据“L”的位线BL施加+Vcc的电压，从而将数据“H”写入到存储器单元17中。并且，在第二重新写入动作IARS2中，在没有将电压施加到读出了数据“L”的位线BL的状态下，通过将+Vcc的电压施加到选择字线WL中，而将“L”数据写入到与选择字线WL和读出了数据“L”的位线BL相连的存储器单元17中。因此，向与选择字线WL和读出了数据“L”的位线BL相连的存储器单元17施加电压，使得在读出动作IARD中施加的一Vcc和在追加循环中施加的+Vcc抵消，并且，施加电压，使得在第一重新写入动作IARS1中施加的+Vcc和在第二重新写入动作IARS2中施加的-Vcc抵消。由此，通过一次的内部访问动作向与选择字线WL相连的存储器单元17施加的电压的总和可以为“0”。
另外，对于读出的数据是数据“L”的存储器单元17，在第一重新写入动作IARS1中，向读出了数据“L”的位线BL施加+Vcc的电压的状态下，向非选择字线WL施加+2/3Vcc的电压。由此，在第一重新写入动作IARS1中，在与非选择字线WL和读出了数据“L”的位线BL相连的存储器单元17上仅产生+1/3Vcc的电压。并且，在第二重新写入动作IARS2中，在没有将电压施加到读出了数据“L”的位线BL的状态下，向非选择字线WL施加+1/3Vcc的电压。由此，在第二重新写入动作IARS2中，向与非选择字线WL和读出了数据“L”的位线BL相连的存储器单元17施加-1/3Vcc的电压。因此，作为绝对值1/3Vcc以上的电压没有被施加到与非选择线WL和读出了数据“L”的位线BL相连的存储器单元17，并且，施加为在第一重新写入动作IASR1中产生的+1/3Vcc的电压和在第二重新写入动作IARS2中产生的-1/3Vcc的电压彼此抵消。
接着，若内部访问动作D终止，由于没有从更新控制电路22向访问控制电路25d供给更新请求信号，所以访问控制电路25d变为待机状态，直到开始下一外部访问动作E，而不进行更新动作。
接着，在外部访问检测电路20检测到外部访问动作E(参考图16)的外部时钟ECLK后，外部访问检测电路20生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21和访问控制电路25d。并且，在检测到了外部访问E时，若将外部访问检测脉冲CMD供给访问计数电路21，则访问计数电路21将外部访问次数加+1，同时将该外部访问次数的数据提供给更新控制电路22。
并且，在检测到外部访问动作E时，若将外部访问检测脉冲CMD供给访问控制电路25d，则访问控制电路25d通过内部时钟生成电路24a，生成一个周期的内部时钟ICLK3。并且，在该内部时钟ICLK3的一个周期期间，访问控制电路25d进行内部访问动作E。另外，由于将更新请求信号设置为L电平，所以内部访问动作E追加追加循环，与上述内部访问动作D同样地进行。
第五实施方式中，如上所述，通过在内部访问动作中，设置向非选择字线WL和位线BL施加电压的追加循环，使得向所选择的存储器单元17施加的电位差抵消，从而可以在一次内部访问动作中，抵消向与选择字线WL相连的存储器单元17施加的电压，所以可以防止向存储器单元17施加的所有电压的总和不为“0”而引起的印记。另外，所谓印记，是指因向构成强电介质电容器16的强电介质施加一定方向的电压，强电介质的滞后回线沿施加了电压的方向偏移而使得相反数据难以写入。
另外，第五实施方式的其他效果与上述第一实施方式相同。
(第六实施方式)
参考图3和图19，在该第六实施方式中，对在上述第一实施方式的结构中，将更新动作二分割的情况下的动作进行说明。另外，在该第六实施方式的动作说明中，设与上述第一实施方式相同，在图19中的进行外部访问动作A之前的外部访问动作中，将H电平的更新请求信号提供给访问控制电路25(参考图3)。
首先，如图3和图19所示，外部访问检测电路20通过检测外部访问动作A的外部时钟ECLK，从而生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21和访问控制电路25。由此，访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据提供给更新控制电路22。另外，访问控制电路25通过内部时钟生成电路24，生成一个周期的具有比外部访问动作A的周期短的周期的内部时钟ICLK1。在该内部时钟ICLK1的一个周期期间，访问控制电路25进行与上述第一实施方式相同的内部访问动作A。
接着，在内部访问动作A终止后，由于向访问控制电路25供给的更新请求信号为H电平，所以访问控制电路25通过内部时钟生成电路24，生成用于进行更新动作的内部时钟ICLK2，同时，将更新信号提供给更新控制电路22。结果，强电介质存储器变为更新动作状态。另外，该更新动作与上述第一实施方式相同，是在将H电平的更新请求信号提供给访问控制电路25后第128次的更新动作。
这里，第六实施方式中，将包含三个循环(读出动作RFRD、第一重新写入动作RFRS1、第二重新写入动作RFRS2)的更新动作，分割为读出动作RFRD、与第一重新写入动作RFRS1和第二重新写入动作RFRS2的连续动作这两个。具体的，在内部访问动作A终止的时刻，从更新分割控制电路23，向供给了更新信号的更新控制电路22输出分割信号，该分割信号仅请求更新动作中包含的读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2中，作为第一循环的读出动作RFRD。因此，在外部访问动作A的期间，更新控制电路22仅进行与上述第一实施方式相同的更新动作的读出动作RFRD。并且，若读出动作RFRD终止，则访问控制电路25变为待机状态，直到开始下一外部读出动作B。
接着，外部访问检测电路20通过检测出外部访问动作B的外部时钟ECLK，生成外部访问检测脉冲CMD，并且，将该外部访问检测脉冲CMD提供给访问计数电路21和访问控制电路25。由此，访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据提供给更新控制电路22。另外，访问控制电路25通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1。在该内部时钟ICLK1的一个周期期间，访问控制电路25进行内部访问动作B。
接着，若内部访问动作B终止，由于向访问控制电路25供给的更新请求信号为H电平，所以访问控制电路25通过内部时钟生成电路24，生成用于进行更新动作的内部时钟ICLK2，同时，将更新信号提供给更新控制电路22。结果，强电介质存储器变为更新动作状态。
这里，第六实施方式中，在内部访问动作B终止的时刻，从更新分割控制电路23，向供给了更新信号的更新控制电路22输出分割信号，该分割信号仅请求更新动作中包含的读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2中，作为第二循环的第一重新写入动作RFRS1和第二重新写入动作RFRS2的连续动作。因此，在外部访问动作B的期间，更新控制电路22仅进行更新动作中包含的第一重新写入动作RFRS1和第二重新写入动作RFRS2的连续动作。并且，若第一重新写入动作RFRS1和第二重新写入动作RFRS2的连续动作终止，由于对字线WL1～WL128全部进行了更新动作，所以更新控制电路22将更新请求信号降低为L电平。另外，访问计数电路21的计数数被复位。之后，访问控制电路25变为待机状态，直到开始下一外部访问动作C。
接着，与上述第一实施方式相同，在外部访问动作C的期间，进行内部访问动作C。这时，由于没有向访问控制电路25供给H电平的更新请求信号，所以访问控制电路25在内部访问动作C的终止后，不进行更新动作而变为待机状态，直到开始下一外部访问动作D。接着，与上述第一实施方式相同，在外部访问动作D的期间，进行内部访问动作D。
之后，仅重复进行内部访问动作，而不进行更新动作。并且，在访问计数电路21的计数数再次达到规定次数(例如106次)时，更新控制电路22将H电平的更新请求信号提供给访问控制电路25。并且，再次通过同样的动作对所有的字线WL1～WL128进行分割为2个的更新动作。
第六实施方式中，如上所述，将更新动作分割为读出动作RFRD、与第一重新写入动作RFRS1和第二重新写入动作RFRS2的连续动作这两个，同时在内部访问动作A后，进行读出动作RFRD，且在内部访问动作B后，进行第一重新写入动作RFRS1和第二重新写入动作RFRS2的连续动作，从而与连续进行更新动作的读出动作和写入动作的情况相比，可以缩短在一次外部访问动作的期间进行的更新动作的期间，所以相应地可以缩短外部访问动作的期间(外部时钟ECLK的周期)。结果，可以使数据的传送速度提高。
另外，在第六实施方式中，如上所述，将更新动作分割为读出动作RFRD、与第一重新写入动作RFRS1和第二重新写入动作RFRS2的连续动作这两个，并且，在内部访问动作A后，进行读出动作RFRD，且在内部访问动作B后，进行重新写入动作RFRS1和第二重新写入动作RFRS2的连续动作，从而在由读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2这三个循环构成更新动作的情况下，可以在两次的外部访问动作的期间进行一次的更新动作。由此，与在更新动作由读出动作、第一重新写入动作RFRS1和第二重新写入动作RFRS2三个循环构成的情况下，通过三次外部访问动作的期间来进行一次的更新动作的第一实施方式相比，可以更早完成更新动作。其结果，可以有效抑制干扰的累积。
另外，第六实施方式的其他效果与上述第一实施方式相同。
(第七实施方式)
参考图20，在第七实施方式中，对与上述第一～第六实施方式不同，在进行更新动作的规定期间对多个字线同时进行更新动作的情况进行说明。
即，在第七实施方式中，如图20所示，存储器单元阵列31由分别包含多条(例如32条)字线WL的4个存储器单元块31a～31d构成。另外，将规定数目的存储器单元(图中未示)分别连接到多条字线WL上。另外，第七实施方式的存储器单元与图2所示的第一实施方式相同，配置在位线BL和字线WL相交的位置上。
另外，第七实施方式中，在4个存储器单元块31a～31d上分别经字线WL，一个一个地连接行译码器32。4个行译码器32构成为连接到行地址缓存器33，并且，供给来自行地址缓存器33的行预译码信号。另外，向行地址缓存器33提供来自访问控制电路25的行地址信号和更新信号、与来自更新控制电路22的更新地址信号。该行地址缓存器33具有根据行地址信号、更新信号和更新地址信号，控制向行译码器32供给的行预译码信号的功能。
具体的，在规定的外部访问动作的期间进行内部访问动作时，控制行译码信号，使得仅使4个存储器单元块31a～31d中的一个存储器单元块中包含的规定的字线WL被激活。另一方面，在规定的外部访问动作的期间进行更新动作时，控制行预译码信号，使得在4个存储器单元块31a～31d中的所有存储器单元块各个中包含的规定的字线WL以4个在同时的上升沿定时被激活。
另外，在行地址缓存器33内设置预译码器34和切换电路35。行地址缓存器33内的预译码器34具有的功能是，在进行内部访问动作时，仅使向与4个存储器单元块31a～31d中的一个存储器单元块对应的行译码器32供给的行预译码信号，从L电平变化为H电平。并且，在进行内部访问动作时，通过供给的行预译码信号变为H电平的行译码器32，根据行地址信号，仅激活4个存储器单元块31a～31d中的对应的一个存储器单元块中包含的规定的字线WL。而且，预译码器34具有的功能是，在进行更新时，根据更新信号，使向分别与4个存储器单元块31a～31d的每一个对应的所有的行译码器32供给的行预译码信号，从L电平变化为H电平。并且，在进行更新动作时，通过供给的行预译码信号变为H电平的所有的行译码器32，根据更新地址信号，4个同时激活4个存储器单元块31a～31d中的所有的存储器单元块的各个中包含的规定的字线WL。
另外，行地址缓存器33内的切换电路35具有的功能是，将从行地址缓存器33中输出的行预译码信号，切换为内部访问动作用的行预译码信号和更新动作用的行预译码信号。切换电路35是本发明的“切换部”的一例。
另外，在4个存储器单元块31a～31d上分别经位线BL，一个一个地连接感测放大器36、锁存列37和列译码器38。该感测放大器36、锁存列37和列译码器38分别与上述第一实施方式的感测放大器13、锁存列14和列译码器10具有相同的功能。另外，锁存列37是本发明的“锁存部”的一例。
另外，第七实施方式的其他结构与上述第一实施方式相同。
接着，参考图20和图21，来说明第七实施方式的单纯矩阵型的强电介质存储器的动作。另外，在该第七实施方式的动作说明中，与上述第一实施方式相同，在图21中的进行外部访问动作A之前的外部访问动作中，将H电平的更新请求信号提供给访问控制电路25(参考图20)。
首先，如图20和图21所示，外部访问检测电路20通过检测外部访问动作A的外部时钟ECLK，从而生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21和访问控制电路25。由此，访问计数电路21将外部访问次数加+1，并且，将该外部访问次数的数据提供给更新控制电路22。另外，访问控制电路25通过内部时钟生成电路24，生成一个周期的具有比外部访问动作A的周期短的周期的内部时钟ICLK1。在该内部时钟ICLK1的一个周期期间，访问控制电路25进行内部访问动作A。
在该第七实施方式中，在外部访问动作A的期间进行内部访问动作A时，为了仅激活在存储器单元块31a中包含的规定的字线WL，将向与存储器单元块31a对应的行译码器32供给的行预译码信号从L电平变化为H电平。另外，为了不使存储器单元块31b～31d中包含的字线WL激活，将向分别与存储器单元块31b～31d对应的行译码器32供给的行预译码信号保持为L电平。由此，在外部访问动作A的期间，根据来自访问控制电路25的行地址信号，仅对存储器单元块31a中包含的规定的字线WL进行内部访问动作A。
接着，在内部访问动作A终止后，由于向访问控制电路25供给的更新请求信号为H电平，所以访问控制电路25通过内部时钟生成电路24，生成用于进行更新动作的内部时钟ICLK2，并且，将更新信号提供给更新控制电路22和行地址缓存器33。结果，强电介质存储器变为更新动作状态。另外，该更新动作与上述第一实施方式不同，是在将H电平的更新请求信号提供给访问控制电路25后第32次的更新动作。
这里，在第七实施方式中，从更新分割控制电路23，向供给了更新信号的更新控制电路22供给分割信号，该分割信号仅请求更新动作中包含的读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2中，作为第一循环的读出动作的读出动作RFRD。进一步，在第七实施方式中，通过向行地址缓存器33供给更新信号，从而使供给到分别与4个存储器单元块31a～31d对应的所有行译码器32的行预译码信号从L电平变为H电平。由此，在外部访问动作A的期间进行更新动作时，通过所有的行译码器32，根据更新地址信号，以4个同时的上升沿定时来激活4个存储器单元块31a～31d中所有的存储器单元块分别包含的规定的字线WL。结果，对4个存储单元块31a～31d中所有存储器单元块分别包含的规定的字线WL，进行与上述第一实施方式相同的更新动作的读出动作RFRD。并且，若读出动作RFRD终止，则访问控制电路25变为待机状态，直到开始下一外部访问动作B。
接着，外部访问检测电路20通过检测出外部访问动作B的外部时钟ECLK，生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21和访问控制电路25。由此，访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据提供给更新控制电路22。另外，访问控制电路25通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1。在该内部时钟ICLK1的一个周期期间，访问控制电路25进行内部访问动作B。
在该第七实施方式中，在外部访问动作B的期间进行内部访问动作B时，按照仅激活存储器单元块31b中包含的规定的字线WL的方式，使向与存储器单元块31b对应的行译码器32供给的行预译码信号从L电平改变为H电平。另外，按照不激活存储器单元块31a、31c和31d中分别包含的字线WL的方式，将向分别与存储器单元块31a、31c和31d对应行译码器32供给的行预译码信号保持为L电平。由此，在外部访问动作B的期间，根据来自访问控制电路25的行地址信号，仅对存储器单元块31b中包含的规定的字线WL进行内部访问动作B。
接着，若内部访问动作B终止，则由于向访问控制电路25供给的更新请求信号为H电平，所以访问控制电路25通过内部时钟生成电路24，生成用于进行更新动作的内部时钟ICLK2，并且，将更新信号提供给更新控制电路22和行地址缓存器33。其结果，强电介质存储器变为更新动作状态。
这里，在第七实施方式中，从更新分割控制电路23向供给了更新信号的更新控制电路22供给分割信号，该分割信号仅请求更新动作中包含的读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2中，作为第二循环的第一重新写入动作RFRS1。进一步，在第七实施方式中，通过向行地址缓存器33供给更新信号，从而向分别对应于4个存储器单元块31a～31d的所有行译码器32供给的行预译码信号，从L电平变化为H电平。由此，在外部访问动作B的期间进行更新动作时，通过所有的行译码器32，根据更新地址信号，以4个同时的上升沿定时来激活4个存储器单元块31a～31d中所有的存储器单元块分别包含的规定的字线WL。其结果，对于4个存储器单元块31a～31d中所有的存储器单元块分别包含的规定的字线WL，进行与上述第一实施方式相同的更新动作的第一重新写入动作RFRS1。并且，若第一重新写入动作RFRS1终止，则访问控制电路25变为待机状态，直到开始下一外部访问动作C。
接着，外部访问检测电路20通过检测出外部访问动作C的外部时钟ECLK，生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21和访问控制电路25。由此，访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据提供给更新控制电路22。另外，访问控制电路25通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1。在该内部时钟ICLK1的一个周期期间，访问控制电路25进行内部访问动作C。
在该第七实施方式中，在外部访问动作C的期间进行内部访问动作C时，按照仅激活存储器单元块31c中包含的规定的字线WL的方式，使向与存储器单元块31c对应的行译码器32供给的行预译码信号，从L电平改变为H电平。另外，按照不激活存储器单元块31a、31b和31d中包含的字线WL的方式，将向分别与存储器单元块31a、31b和31d对应的行译码器32供给的行预译码信号保持为L电平。由此，在外部访问动作C的期间，根据来自访问控制电路25的行地址信号，仅对存储器单元块31c中包含的规定的字线WL进行内部访问动作C。
接着，若内部访问动作C终止，由于向访问控制电路25供给的更新请求信号为H电平，所以访问控制电路25通过内部时钟生成电路24，生成用于进行更新动作的内部时钟ICLK2，同时，将更新信号提供给更新控制电路22和行地址缓存器33。其结果，强电介质存储器变为更新动作状态。
这里，在第七实施方式中，从更新分割控制电路23向供给了更新信号的更新控制电路22供给分割信号，该分割信号仅请求更新动作中包含的读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2中，作为第三循环的第二重新写入动作RFRS2。进一步，在第七实施方式中，通过向行地址缓存器33供给更新信号，向分别对应于4个存储器单元块31a～31d的所有行译码器32供给的行预译码信号，从L电平变为H电平。由此，在外部访问动作C的期间进行更新动作时，通过所有的行译码器32，根据更新地址信号，以4个同时的上升沿定时来激活4个存储器单元块31a～31d中所有的存储器单元块分别包含的规定的字线WL。其结果，对于4个存储器单元块31a～31d中所有的存储器单元块分别包含的规定的字线WL，进行与上述第一实施方式相同的更新动作的第二重新写入动作RFRS2。并且，若第二重新写入动作RFRS2终止，则对4个存储器单元31a～31d所有的字线WL进行更新动作，所以更新控制电路22将更新请求信号降低为L电平。另外，复位访问计数电路21的计数数。之后，访问控制电路25变为待机状态，直到下一外部访问动作D开始。
接着，外部访问检测电路20通过检测出外部访问动作D的外部时钟ECLK，生成外部访问检测脉冲CMD，同时，将该外部访问检测脉冲CMD提供给访问计数电路21和访问控制电路25。由此，访问计数电路21将外部访问次数加+1，同时，将该外部访问次数的数据提供给更新控制电路22。另外，访问控制电路25通过内部时钟生成电路24，生成一个周期的内部时钟ICLK1。在该内部时钟ICLK1的一个周期期间，访问控制电路25进行内部访问动作D。
在该第七实施方式中，在外部访问动作D的期间进行内部访问动作D时，按照仅激活存储器单元块31d中包含的规定的字线WL的方式，使向与存储器单元块31d对应的行译码器32供给的行预译码信号，从L电平改变为H电平。另外，按照不激活存储器单元块31a～31c中包含的字线WL的方式，将向分别对应于存储器单元块31a～31c行译码器32供给的行预译码信号保持为L电平。由此，在外部访问动作D的期间，根据来自访问控制电路25的行地址信号，仅对存储器单元块31d中包含的规定的字线WL进行内部访问动作D。
接着，若内部访问动作D终止，由于没有向访问控制电路25供给H电平的更新请求信号，所以访问控制电路25不进行更新动作而变为待机状态，直到开始下一外部访问动作。
此后，仅重复进行内部访问动作，而不进行更新动作。并且，在访问计数次数21的计数数再次达到规定次数(例如106次)时，更新控制电路22将H电平的更新请求信号提供给访问控制电路25。并且，再次通过同样的动作来对4个存储器单元块31a～31d的所有字线进行分割为3个的更新动作。
第七实施方式中，如上所述，在规定的外部访问动作的期间进行更新动作时，通过对4个存储器单元块31a～31d中的所有的存储器单元块分别包含的规定的字线WL同时进行更新动作，与在规定的外部访问动作的期间进行更新动作时，仅对4个存储器单元块31a～31d中的一个存储器单元块中包含的规定的字线WL进行更新动作的情况相比，可以更早完成更新动作。其结果，可以容易地高效抑制干扰的累积。
另外，第七实施方式的其他效果与上述第一实施方式相同。
(第八实施方式)
参考图22～图25，在第八实施方式中，对在上述第七实施方式的结构中，以彼此不同的上升沿定时来激活在规定的外部访问动作的期间进行更新动作的4个字线WL的情况进行说明。
即，在该第八实施方式中，如图22所示，在图20所示的第七实施方式的结构中，在行地址缓存器33、和对应于存储器单元块31b的行译码器32之间，设置一个延迟电路41a。另外，在行地址缓存器33和对应于存储器单元块31c的行译码器32之间，设置两个延迟电路41a和41b。另外，在行地址缓存器33和对应于存储器单元块31d的行译码器32之间，设置三个延迟电路41a、41b和41c。延迟电路41a～41c具有使行预译码信号向行译码器32的供给延迟的功能。
另外，上述延迟电路41a～41c还具有使感测放大器激活信号向感测放大器36的供给和锁存信号向锁存列37的供给延迟的功能。即，向对应于存储器单元块31b的感测放大器36(锁存列37)，经延迟电路41a供给感测放大器激活信号(锁存信号)。另外，向对应于存储器单元块31c的感测放大器36(锁存列37)，经延迟电路41a和41b供给感测放大器激活信号(锁存信号)。另外，向对应于存储器单元块31d的感测放大器36(锁存列37)，经延迟电路41a、41b和41c供给感测放大器激活信号(锁存信号)。
另外，延迟电路41a如图23所示，包含4个4级的反相电路42a。4个4级的反相电路42a分别具有使分别对应于存储器单元块B～D的三个行预译码信号、和感测放大器激活信号(锁存信号)延迟的功能。另外，延迟电路41b如图24所示，包含3个4级的反相电路42b。3个4级的反相电路42b分别具有使分别对应于存储器单元块C和D的两个行预译码信号、和感测放大器激活信号(锁存信号)延迟的功能。另外，延迟电路41c如图25所示，包含2个4级的反相电路42c。2个4级的反相电路42c分别具有使分别对应于存储器单元块D的行预译码信号、和感测放大器激活信号(锁存信号)延迟的功能。
另外，第八实施方式的其他结构与上述第七实施方式相同。
接着，参考图22和图26，来说明第八实施方式的单纯矩阵型的强电介质存储器的动作。另外，在该第八实施方式的动作说明中，与上述第七实施方式相同，在图26中的进行外部访问动作A之前的外部访问动作中，向访问控制电路25(参考图22)供给H电平的更新请求信号。
首先，如图22和图26所示，与上述第七实施方式相同，仅对存储器单元块31a中包含的规定的字线WL进行内部访问动作A。
接着，在内部访问动作A终止后，向访问控制电路25供给的更新请求信号为H电平，所以访问控制电路25通过内部时钟生成电路24，生成用于进行更新动作的内部时钟ICLK2，同时，将更新信号提供给更新控制电路22和行地址缓存器33。结果，强电介质存储器变为更新动作状态。另外，该更新动作与上述第七实施方式相同，是在将H电平的更新请求信号提供给访问控制电路25后第32次的更新动作。
这里，在第八实施方式中，从更新分割控制电路23，向供给了更新信号的更新控制电路22供给分割信号，该分割信号仅请求更新动作中包含的读出动作RFRD、第一重新写入动作RFRS1和第二重新写入动作RFRS2中，作为第一循环的读出动作的读出动作RFRD。进一步，在第八实施方式中，通过向行地址缓存器33供给更新信号，从而向分别对应于4个存储器单元块31a～31d的所有行译码器32供给的行预译码信号，从L电平变为H电平。
这时，在第八实施方式中，向与存储器单元块31b对应的行译码器32供给的H电平的行预译码信号，通过一个延迟电路41a，与向对应于存储器单元31a的行译码器32供给的H电平的行预译码信号相比，仅延迟了规定的期间T3(例如约2ns～约5ns)。另外，向对应于存储器单元块31c的行译码器32供给的H电平的行预译码信号，通过两个延迟电路41a和41b，与向对应于存储器单元31b的行译码器32供给的H电平的行预译码信号相比，仅延迟了规定的期间T3。另外，向对应于存储器单元块31d的行译码器32供给的H电平的行预译码信号，通过三个延迟电路41a～41c，与向对应于存储器单元31c的行译码器32供给的H电平的行预译码信号相比，仅延迟了规定的期间T3。由此，在第八实施方式中，以彼此不同的上升沿定时来激活在外部访问动作A的期间进行更新动作(读出动作RFRD)的4个字线WL。
另外，在使进行更新动作(读出动作RFRD)的4个字线WL的上升沿定时不同的情况下，由于读出数据的定时不同，所以在该第八实施方式中，向分别对应于存储器单元31b～31d的感测放大器36(锁存列37)供给的感测放大器激活信号(锁存信号)，通过延迟电路41a～41c也仅延迟规定的期间T3。
并且，若读出动作RFRD终止，访问控制电路25变为待机状态，直到开始下一外部访问动作B。之后，与上述的外部访问动作A的期间相同，在外部访问动作B的期间，进行内部访问动作B和更新动作(第一重新写入动作RFRS1)，并且，在外部访问动作C的期间，进行内部访问动作C和更新动作(第二重新写入动作RFRS2)。另外，在外部访问动作D的期间，不进行更新动作，而仅进行内部访问动作D。
第八实施方式中，如上所述，在规定的外部访问动作的期间进行更新动作时，通过对4个存储器单元块31a～31d中的所有的存储器单元块分别包含的规定的字线WL同时进行更新动作，与上述第七实施方式相同，可以使更新动作快速完成，所以可以容易地高效抑制干扰的累积。这时，通过以彼此不同的上升沿定时来激活在规定的外部访问动作的期间进行更新的4个字线WL，可以使4个字线WL分别为激活状态的期间彼此偏差，所以可以缩短4个字线WL分别同时为激活状态的期间。由此，可以缩短动作电流达到峰值的期间，所以可以降低电源线上产生的噪声。结果，使存储器的动作可靠性提高。
另外，第八实施方式的其他效果与上述第一实施方式相同。
另外，在这次指出的实施方式所有方面仅是示例，而不应认为是限制。本发明的范围不通过上述的实施方式的说明，而通过权利要求的范围来表示，进一步，包含在与权利要求的范围相同的含义和范围内的所有的改变。
例如，上述第一～第八实施方式中，表示了在内部访问动作的终止后进行更新动作的例子，但是本发明并不限于此，还可以在进行内部访问动作之前来进行更新动作。另外，还存在在内部访问动作之前来进行更新动作的情况、在内部访问动作后进行更新动作的情况、和在内部访问动作的前后都进行更新动作的情况。
另外，上述第一～第八实施方式中，表示了供给外部地址信号的外部访问动作的例子，但是本发明并不限于此，也可适用于进行将外部地址信号之外的数据作为命令提供给外部访问检测电路这样的外部访问动作的存储器。
另外，上述第一～第八实施方式中，说明了对与所选择的字线WL相连的存储器单元整体一并进行更新动作的情况，但是本发明并不限于此，在按规定的字线WL和规定的位线BL相交的位置的规定的每个存储器单元来进行更新动作的情况下也可同样适用。
另外，上述第一～第八实施方式中，表示了适用于通过字线WL、位线BL、与在字线WL和位线BL之间配置的强电介质膜来形成存储器单元的单纯矩阵型的强电介质存储器的例子，但是本发明并不限于此，对产生干扰的单晶体管型的强电介质存储器也可同样适用。另外，还可适用于需要更新的DRAM等的强电介质存储器之外的其他存储器。
另外，上述第五实施方式中，表示了在读出动作IARD后进行追加循环的例子，但是本发明并不限于此，也可如图27和图28所示的第五实施方式的变形例那样，在追加循环后进行读出动作IARD。若这样构成，则在进行读出动作IARD时，向与选择字线相连的存储器单元写入数据“L”(数据“0”)。因此，在向与选择字线相连的存储器单元重新写入数据“H”(数据“1”)的情况下，如图27所示，与第一实施方式的图5所示的第一重新写入动作IARS1和第二重新写入动作IARS2相同，进行第一重新写入动作IARS1和第二重新写入动作IARS2。另一方面，在向与选择字线相连的存储器单元重新写入数据“L”的情况下，如图28所示，与第一实施方式的图6所示的第一重新写入动作IARS1和第二重新写入动作IARS2相同，进行第一重新写入动作IARS1和第二重新写入动作IARS2。
另外，上述实施方式五中，表示了仅在内部访问动作的情况下进行印记防止用的追加循环的例子，但是本发明并不限于此，也可在更新动作中也进行印记防止用的追加循环。这时，更新动作通过更新分割控制电路4分割来进行。
另外，上述第七和第八实施方式中，说明了包含通过4个存储器单元块构成的存储器单元阵列的存储器，但是本发明并不限于此，存储器单元阵列也可由4个之外的多个存储器单元块构成。

Claims (20)

1.一种存储器，包括：
根据外部访问动作，来进行内部访问动作的访问控制部；
进行更新动作的更新控制部；和
将所述更新动作分割为读出动作和重新写入动作的更新分割控制部，
所述读出动作和所述重新写入动作，分别在与不同的所述外部访问动作对应的不同的所述内部访问动作之前和之后的至少任意一方来进行。
2.根据权利要求1所述的存储器，其特征在于：
所述更新分割控制部将所述重新写入动作，分割为写入第一数据的第一重写入动作、和写入第二数据的第二重新写入动作；
所述读出动作、所述第一重新写入动作和所述第二重新写入动作，分别在与不同的所述外部访问动作对应的不同的所述内部访问动作之前和之后的至少任意一方来进行。
3.根据权利要求1所述的存储器，其特征在于：
进一步具有锁存部，其保持通过所述更新动作的读出动作读出的数据。
4.根据权利要求1所述的存储器，其特征在于，进一步具有：
检测所述外部访问动作的外部访问检测部；和
更新判断部，根据通过所述外部访问检测部检测出了所述外部访问动作、和所述访问控制部的动作状态，判断是否进行所述更新动作，
所述访问控制部根据所述更新判断部的判断结果，在所述内部访问动作之前和之后的至少任意一方来进行所述更新动作。
5.根据权利要求4所述的存储器，其特征在于：
在通过所述外部访问检测部检测到所述外部访问动作时，在所述访问控制部不进行所述内部访问动作和所述更新动作的任何一方的动作的情况下，所述更新判断部输出进行所述更新动作的信号。
6.根据权利要求4所述的存储器，其特征在于：
在通过所述外部访问检测部检测到所述外部访问时，在进行所述内部访问动作或所述更新动作的情况下，所述访问控制部在所示内部访问动作或所述更新动作的终止后，进行所述内部访问动作。
7.根据权利要求1所述的存储器，其特征在于：
进一步具有外部访问计数部，其用于计数所述外部访问动作的访问次数；
所述访问控制部根据通过所述外部访问计数部计数出的访问次数，来进行所述更新动作。
8.根据权利要求1所述的存储器，其特征在于：
进行所述更新动作，而不管所述外部访问动作的访问次数。
9.根据权利要求1所述的存储器，其特征在于，
进一步具有：
配置成彼此相交的位线和字线；以及
在所述位线和所述字线相交的位置配置的存储器单元，
所述内部访问动作包含读出动作、重新写入动作和追加循环，所述追加循环在不进行所述更新动作的情况下，以向所述内部访问动作的读出动作和重新写入动作时选择的存储器单元施加的电位差相抵消的方式，向所述字线和所述位线施加电压。
10.根据权利要求1所述的存储器，其特征在于：
所述更新动动作的重新写入动作包含写入第一数据的第一重新写入动作、和写入第二数据的第二重新写入动作；
所述更新动作的读出动作在与第一外部访问动作对应的第一内部访问动作之前和之后的至少任意一方进行；
所述更新动作的第一重新写入动作和第二重新写入动作，在与第二外部访问动作对应的第二内部访问动作之前和之后的至少任意一方进行。
11.根据权利要求1所述的存储器，其特征在于：
进一步具有分别包含多个字线的多个存储器单元块；
在规定的所述外部访问动作的期间，与所述内部访问动作一起来进行所述更新动作时，对在所述多个存储器单元块中两个以上的存储器单元块各自包含的所述字线，进行更新动作。
12.根据权利要求11所述的存储器，其特征在于：
在所述规定的外部访问动作的期间，与所述内部访问动作一起来进行所述更新动作时，以彼此不同的上升沿定时，将进行所述更新动作的所述两个以上的存储器单元块各自中包含的所述字线激活。
13.根据权利要求12所述的存储器，其特征在于：
进一步具有延迟电路。
14.根据权利要求1所述的存储器，其特征在于：
所述访问控制部包含内部时钟生成部。
15.根据权利要求1所述的存储器，其特征在于：
所述更新分割控制部将所述重新写入动作分割为写入第一数据的第一重新写入动作、和写入第二数据的第二重新写入动作；
每进行了规定的多次所述外部访问动作，进行分割后的所述更新动作。
16.根据权利要求1所述的存储器，其特征在于，
进一步具有：配置为彼此相交的位线和字线；和在所述位线与所述字线相交的位置配置的存储器单元，
所述更新分割控制部将所述重新写入动作分割为写入第一数据的第一重新写入动作、和写入第二数据的第二重新写入动作，
所述访问控制部将追加循环追加到所述内部访问动作中，所述追加循环向所述字线和所述位线施加电压，使得在所述更新动作时向所选择的存储器单元施加的电位差抵消。
17.根据权利要求1所述的存储器，其特征在于：
进一步具有：配置为彼此相交的位线和字线；和存储器单元，其配置为至少与所述字线相连；
所述更新动作，对与所述字线相连的存储器单元按每个所述字线来一并进行。
18.根据权利要求1所述的存储器，其特征在于：
进一步具有切换部，其切换与进行所述内部访问动作的内部地址信号对应的行地址信号、和与进行所述更新动作的更新地址信号对应的行地址信号。
19.根据权利要求1所述的存储器，其特征在于：
所述内部访问动作包含数据的读出动作以及重新写入动作、和写入动作。
20.根据权利要求1所述的存储器，其特征在于：
所述读出动作和所述重新写入动作，分别在与不同的所述外部访问动作对应的不同的所述内部访问动作之后来进行。
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