CN1168097C - 具有可抑制电路规模增大的测试电路的半导体装置 - Google Patents

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Abstract

在根据内部地址信号向存储单元阵列写入数据之后，在读出工作中，将从各存储单元读出的数据与期待值数据进行比较。当设置2行备用行、2列备用列时，对于按顺序置换存储单元行和存储单元列的6个顺序分别设置置换判定部。只有当发现了其地址与已存储的不良存储单元的行或列地址中至少一方不同的不良存储单元时，才对与各置换判定部对应地设置的4组存储单元列写入不良地址。

Description

具有可抑制电路规模增大的测试电路的 半导体装置
本发明涉及半导体装置、特别是装载用来进行半导体存储器的试验的测试电路的半导体装置以及用来装载该测试电路对半导体装置进行试验的试验装置的构成。
大部分半导体存储器具有备用的存储单元，当有一部分存储单元不良时，可以用备用的存储单元置换该不良部分，对不良的芯片进行补救。
图19是表示设在这样的半导体存储器的存储器阵列部8010的冗余电路的构成的概略框图。
存储器阵列部8010中的1个存储单元可以利用外部输入的行地址信号RA0-13和列地址信号CA0-8进行选择。在写入工作中，对该选出的1个存储单元进行由数据输入输出端子DQ(未图示)给出的数据的写入，在读出工作中，对该数据输入输出端子DQ输出从存储器阵列部8010读出的数据。
行译码器8020与输入的行地址相对应，对进行读出或写入工作的1行(row)存储单元进行选择。列译码器8030利用输入的列地址进行列(column)选择，从利用行地址选出的1行存储单元中进而选择1个存储单元。
在图19所示的构成中，作为备用存储单元，分别设有2个备用行SR1、SR2和2个备用列SC1、SC2。备用行SR1由1行存储单元SRM1和备用行译码器SRD1构成。备用行SR2由1行存储单元SRM2和备用行译码器SRD2构成。
此外，备用列SC1由1行存储单元SCM1和备用行译码器SCD1构成。备用列SC2由1行存储单元SCM2和备用行译码器SCD2构成。
备用行译码器SRD1和SRD2预先在其内部分别记录了不良存储单元的某个行地址，将输入的行地址与该有不良存储单元的某个行地址进行比较，若一致，则选择对应的备用存储单元SRM1或SRM2。在选择备用行存储单元SRM1或SRM2时，备用行译码器SRD1和SRD2控制行译码器8020，使正规的存储器阵列的存储单元不被选中。
此外，备用列译码器SCD1和SCD2预先在其内部分别记录了不良存储单元的某个列地址。备用列译码器SCD1和SCD2将输入的列地址与该记录的不良列地址进列比较，若一致，则选择与其分别对应的备用存储单元SCM1或SCM2。在选择备用列存储单元SCM1或SCM2时，备用列译码器SCD1和SCD2控制列译码器8030，使正规的存储器阵列的存储单元不被选中。
当在存储器阵列中存在不良存储单元时，用备用行SR1、SR2或备用列SC1、SC2置换该存储单元，对不良存储单元进行补救。例如，如图19所示，考虑在存储器阵列中存在不良存储单元DBM1～DBM8的情况。
这时，不良存储单元DBM1～DBM4与同一行地址RF2对应，不良存储单元DBM5～DBM8与同一列地址CF3对应。
因此，如图19所示，分别用备用SR1和SR2去置换正规的存储器阵列的与行地址RF1和RF2对应的行，用备用SC1和SC2去置换正规存储器阵列的与列地址CF3和CF8对应的列，由此可以对存储器阵列8010进行补救。
图20是表示存储器测试器9000的构成的概略方框图。
存储器测试器9000检测半导体存储器8000的不良存储单元，而且，具有冗余分析功能，用来判断如果用备用行或备用列去置换的话，能否对半导体装置8000进行补救。
存储器测试器9000具有信号发生器9010、比较器9020、失效存储器9030和分析装置9040。
信号发生器9010在测试工作的写入工作中产生行地址信号RA0-13、列地址信号CA0-8、测试用写入数据TD，并供给被测定半导体存储器8000。
再有，虽未图示，信号发生器9010还产生其它控制信号，如写允许信号WE、片选信号/CS、行地址选通信号/RAS和列地址选通信号/CAS等，并供给被测定半导体存储器8000。
此外，信号发生器9010在测试工作的读出工作中还产生与写入数据TD对应的期待值数据ED。比较器9020将从被测定半导体存储器8000来的输出数据与期待值数据ED进行比较，判断被测定半导体存储器8000是否输出了正确的数据，并将该判定结果作为通过或失效信号P/F输出。
失效存储器9030是与被测定半导体存储器8000的存储单元具有相同数量的存储元件的存储器。
失效存储器9030将比较器9020输出的判定结果信号P/F的电平存储在由信号发生器9010输出的行地址信号RA0-13、列地址信号CA0-8指定的存储元件中。
分析装置9040读出失效存储器9030的数据，对其进行分析，究竟使用备用行、备用列的哪一个去置换补救失效存储器为好。
分析装置9040将应补救的地址输出给修复装置、例如激光修复装置。激光修复装置通过对设在半导体存储器8000中的熔丝进行修整，对不良地址值进行编程。再有，例如，在特开平4-330710号公报中公开了激光修复器的详细情况。
在现有的存储器测试器9000中，伴随被测定半导体存储器8000的存储容量的增加，必须使失效存储器9030的容量增加。对于失效存储器9030，因价格高而且必须要能高速工作的存储器，故存在为了增加失效存储器9030的容量而需要提高成本的问题。
此外，近年来，制造出了具有所谓内置式(bultin)测试装置的半导体存储器或装有这样的半导体存储器的半导体装置，在被测定半导体存储器8000或装有半导体存储器的半导体装置内装有信号发生器9010，其中在没有存储器测试器的情况下进行测试。但是，在具有这样的内置测试装置的半导体存储器或半导体装置中，即使进行存储器阵列中是否存在不良存储单元的测试，如图20所示那样，要靠本身来进行实现冗余分析功能的测试是困难的。这是因为，如上所述，用来存储不良存储单元的地址失效存储器9030需要有与装在被测定半导体存储器或半导体装置中的半导体存储器同等的容量，事实上，要将这样的失效存储器装在半导体存储器或半导体装置中是困难的，因而不能进行冗余分析。
本发明的目的在于提供一种半导体存储器或装有半导体存储器的半导体装置，其中具有内置测试电路，可以检测不良存储单元，而且能够用冗余存储单元去置换该不良存储单元。
本发明的另一个目的在于提供一种测试装置，即使在装在被测定半导体存储器或被测定半导体装置中的半导体存储器的存储容量增加的情况下，以简单的构成就能够高速地进行不良存储单元的检测和进行冗余分析。
简言之，本发明是一种半导体装置，包括存储单元阵列、存储单元选择电路、数据传送电路和测试电路。
存储单元阵列的用来分别保持存储数据的多个存储单元配置成行列状。存储单元包括包含多个正规存储单元的正规存储单元阵列和包含多个备用存储单元的备用存储单元阵列。
存储单元选择电路根据地址信号选择存储单元。数据传送电路在被选择的存储单元之间授受存储数据。
测试电路检测正规存储单元中的不良存储单元，决定用哪个备用存储单元去置换。测试电路包括信号生成电路、比较电路、地址存储电路和判定电路。
信号生成电路生成用来依次选择存储单元的地址信号，并生成在测试写入工作中写入已选出的存储单元的测试数据和在测试读出工作中应从存储单元读出的期待值数据。
比较电路在测试读出工作中将从已选择的存储单元来的存储数据与期待值数据进行比较。
地址存储电路根据比较电路的比较结果存储与不良存储单元对应的不良地址。
判定电路根据保持在地址存储电路中的不良地址，判定用哪一个备用存储单元去置换。地址存储电路在依次检测出的不良地址中有选择地存储与已经存储的不良地址不同的不良地址。
备用存储单元阵列最好有m个(m是自然数)备用存储单元行和n个(n是自然数)备用存储单元列。判定电路包括多个置换判定部，该多个置换判定部分别与置换的步骤的各种顺序组合形式对应地进行设置，在置换步骤中依次用m个备用存储单元行和n个备用存储单元列去置换包含不良存储单元的正规存储单元行和正规存储单元列。地址存储电路包括分别与多个置换判定部对应地设置的用来存储不良地址中的m个不良地址的m个存储单元列和分别与多个置换判定部对应地设置的用来存储不良地址中的n个不良地址的n个存储单元列。各置换判定部在检测出不良存储单元时按对应的步骤的顺序激活对应的m个存储单元列和n个存储单元列，上述不良存储单元至少在行地址或列地址的某一方与已存储的不良行地址或不良列地址不同。
或者，备用存储单元阵列最好有m个(m是自然数)备用存储单元行和n个(n是自然数)备用存储单元列。判定电路包括多个置换判定部，该多个置换判定部分别与置换步骤的各种顺序组合形式对应地进行设置，在置换步骤中依次用m个备用存储单元行和n个备用存储单元列去置换包含不良存储单元的正规存储单元行和正规存储单元列。地址存储电路包括对顺序置换步骤中的每个第i个(i：自然数，1≤i≤m+n)步骤设置的多个存储单元列，上述多个存储单元列是与多个置换判定部中的第i个步骤之前的备用存储单元行和备用存储单元列的置换顺序相同的置换判定部的组对应地设置的。各置换判定部在检测出不良存储单元时按对应的步骤的顺序激活对应的多个存储单元列，上述不良存储单元至少在行地址或列地址的某一方与已存储的不良行地址或不良列地址不同。
或者，备用存储单元阵列最好有m个(m是自然数)备用存储单元行和n个(n是自然数)备用存储单元列。地址存储电路包括用来存储(m+n)个不良行地址的(m+n)个第1存储单元列和分别与第1存储单元列对应地设置的用来存储(m+n)个不良列地址的(m+n)个第2存储单元列。判定电路在检测出不良存储单元时将新检测出的不良地址存储在第1和第2存储单元列的下一组中，上述不良存储单元至少在行地址或列地址的某一方与已经存储在第1和第2存储单元列中的不良行地址或不良列地址不同。
本发明的另一方面是一种具有包含正规存储单元阵列和m个(m：自然数)备用存储单元行以及n个(n：自然数)备用存储单元列的存储单元阵列的半导体装置的试验装置，包括：信号生成装置、比较器、地址存储电路和判定电路。
信号生成装置生成用来依次选择半导体存储器的存储单元的地址信号，并生成在测试写入工作中写入已选出的存储单元的测试数据和在测试读出工作中应从存储单元读出的期待值数据。
比较电路在测试读出工作中将从已选择的存储单元来的存储数据与期待值数据进行比较。
地址存储电路根据比较电路的比较结果存储与不良存储单元对应的不良地址。
判定电路根据保持在地址存储电路中的不良地址判定用哪一个备用存储单元去置换。
地址存储电路有选择地存储在依次被检测出的不良地址中与已经存储的不良地址不同的不良地址。
因此，本发明的主要优点是可以用较小的电路规模进行不良存储单元的检测和冗余分析，半导体装置本身可以装载具有冗余分析功能的测试电路。
本发明的另一个优点是可以获得关于所有应被置换的不良地址的信息。
本发明的再一个优点是即使被测定的半导体存储器或装在被测定的半导体装置内的半导体存储器的存储容量增加，也可以用简单的结构高速地进行不良存储单元的检测和进行冗余分析。
图1是表示本发明实施例1的动态型半导体存储器1000的整体结构的概略方框图。
图2是用来说明图1所示的BIST电路2000的构成的概略方框图。
图3是用来说明图2所示的地址置换判定器3000的构成的概略方框图。
图4是表示图3所示的TG单元的构成的电路图。
图5是用来说明图3所示的第1置换判定部3100.1的构成的概略方框图。
图6是用来说明地址置换判定器3000的工作的第1时序图。
图7是用来说明地址置换判定器3000的工作的第2时序图。
图8是表示实施例2的测试器4000的构成的概略方框图。
图9是用来说明各存储单元列的状态变化的系统图。
图10是表示实施例3的地址置换判定器5000的左半平面的构成的概略方框图。
图11是表示实施例3的地址置换判定器5000的右半平面的构成的概略方框图。
图12是用来说明地址置换判定器5000的工作的第1时序图。
图13是用来说明地址置换判定器5000的工作的第2时序图。
图14是用来说明当备用行是3行、备用列是3列时各存储单元列的状态变化的系统图。
图15是表示实施例4的地址置换判定器6000的构成的概略方框图。
图16是表示各C单元的构成的概略方框图。
图17是用来说明图15所示的行置换判定部6100.1的构成的概略方框图。
图18A和18B是用来说明地址置换判定器6000的工作的时序图。
图19是表示针对半导体存储器的存储器阵列部8010设置的冗余电路的构成的概略方框图。
图20是表示存储器测试器9000的构成的概略方框图。
【实施例1】
图1是表示本发明实施例1的动态型半导体存储器(以下，称作DRAM)1000的整体结构的概略方框图。
再有，由以下说明可知，本发明的内置测试电路不限于图1所示那样的装载在DRAM1000内的情况，一般说来，能够适用于装载在半导体装置内的半导体存储器的测试。
参照图1，DRAM1000具有接收行地址选通信号/RAS、列地址选通信号/CAS、写允许信号/WE、芯片启动信号/CE和时钟启动信号CKE等控制信号的控制信号输入端子组11、接收地址信号A0～Ai(i：自然数)的地址输入端子组13、数据输入输出用的数据输入输出端子组15、接收外部电源电位Vcc的Vcc端子18和接收接地电位Vss的Vss端子19。
这里，供给控制信号输入端子组11的信号CKE是用来表示可以向芯片输入控制信号的信号。
DRAM1000进而具有产生根据控制信号控制DRAM1000的全部工作的内部控制信号的控制电路26、传送内部控制信号的内部控制信号总线72、从地址输入端子组13接收外部地址信号并产生内部地址信号的地址缓冲器30和有呈行列状配置的多个存储单元MC的存储单元阵列100。
所谓内部地址信号意味着例如根据外部行地址信号RA0-13生成的互补的内部行地址信号RA0-13和/RA0-13以及根据外部列地址信号CA0-8生成的互补的内部列地址信号CA0-8和/CA0-8。
存储单元MC由用来保持数据的电容器和具有与各行对应的字线WL连接的栅极的存取晶体管GM构成。
在存储单元阵列100中，对存储单元的各行设置字线WL，对存储单元的各列设置位线BL、/BL。
此外，在图1所示的存储单元阵列100中，与图19所示的存储单元阵列部8010一样，包括正规的存储单元阵列100R和备用行SR以及备用列SC。
在存储单元阵列100中，作为备用行SR，也设有备用SR1和备用SR2两行，作为备用列SC，也设有备用SC1和备用SC2两列。
DRAM1000进而具有进行测试工作的内置单元测试电路(以下称作BIST电路)2000，用来检测DRAM1000的不良存储单元和用备用行SR及备用列SC进行置换。
BIST电路2000由控制电路26控制，在通常工作时，将从地址缓冲器30来的内部行地址信号和内部列地址信号分别直接输出到行译码器40、备用行译码器42、列译码器50和备用列译码器52。进而，BIST电路2000在通常工作时，接收由数据输入输出端子组15供给的、利用输入输出缓冲器85进行了缓冲处理的、从写入驱动电路80输出的写入数据，直接输出到列选择门200。
与此不同，BIST电路2000在测试工作时，不是将地址缓冲器30来的内部地址信号而是将BIST电路2000内部生成的内部地址信号分别供给行译码器40、备用行译码器42、列译码器50和备用列译码器52。进而，通过将BIST电路2000内部生成的测试用写入数据TD(不是从写入驱动器80供给的数据)供给列选择门200，把测试数据写入存储单元阵列100。
在这样的测试工作中的写入工作结束后，BIST电路2000再次生成内部地址信号，并进行依次写入的数据的读出。BIST电路2000根据将该读出的数据与期待值数据ED比较的结果，依次检测出正规存储单元阵列100R中不良存储单元的位置，决定采用备用行SR和备用列SC的什么样的组合去置换与这样的多个不良存储单元对应的多个不良行地址和不良列地址。
在这样的测试工作中的读出工作结束后，根据BIST电路2000的决定，备用行译码器42和备用列译码器52分别将应分别置换的不良行地址和不良列地址非易失性地存储起来。为此，也可以构成为备用行译码器42和备用列译码器52具有对从BIST电路2000指示的置换地址可以电的方式写入读出的非易失性存储元件。此外，BIST电路2000也可以构成为在测试工作结束后将应进行这样的的置换的地址向外部输出。这时，也可以构成为外部测试器按照该向外部输出的置换地址向修复装置发出指示，与过去一样，修复装置修整(trimming)备用行译码器42和备用列译码器52的熔丝元件。
在BIST电路2000的这样的冗余分析结束后，就可以进行通常的读出工作和写入工作。
在通常的读出工作和写入工作中，字线驱动器45根据已将地址缓冲器30来的内部行地址信号译码的行译码器40的输出，有选择地激活对应的字线WL。这时，备用行译码器42在非易失性地存储的不良行地址与从地址缓冲器来的内部行地址一致时，激活备用行SR的字线WL，对行译码器40发出进行行选择工作的指示。
另一方面，列译码器50根据已将地址缓冲器30来的内部列地址信号译码的列译码器50的输出，有选择地激活列选择信号。另一方面，备用列译码器52在非易失性地存储的不良列地址与从地址缓冲器30来的内部列地址一致时，激活与备用列SC对应的列选择信号，对列译码器50发出不进行行选择工作的指示。
列选择信号由列选择线54供给列选择门200。列选择门200根据列选择信号有选择地连接放大位线对BL、/BL的数据的读出放大器60与I/O线76。
I/O线76通过读出放大器/写入驱动器80和输入输出缓冲器85，在数据输入输出端子15之间进行存储数据的传送。由此，在通常工作时，在数据输入输出端子15和存储单元MC之间进行存储数据的授受。
控制电路26例如如上所述，或者进行BIST电路2000的测试工作的开始、结束控制，或者在利用外部控制信号的组合指定读出工作时，生成内部控制信号，用来控制用于激活读出放大器60的信号SON、ZSOP等DRAM1000的内部工作。
DRAM1000进而具有内部电位发生电路70，接收外部电源电位Vcc和接地电位Vss，与位线对的高电平对应产生供给读出放大器60的内部电源电位Vdds。
图2是用来说明图1所示的BIST2000的构成的概略方框图。
BIST电路2000包括BIST控制部2010、测试信号发生器2020、多路切换器2030、多路切换器2040、多路切换器2050、比较器2060和地址置换判定器3000，BIST控制部2010用来根据控制电路26的控制去控制内部测试的工作，测试信号发生器2020受BIST控制部2010的控制，在内部测试的工作中分别产生内部行地址信号RA0-13、/RA0-13、内部列地址信号CA0-8、/CA0-8、测试写入数据TD和期待值数据ED，多路切换器2030受BIST控制部2010的控制，接收从地址缓冲器30来的内部行地址信号RA0-13、/RA0-13和从测试信号发生器来的内部行地址信号，根据工作模式，有选择地将其中一方供给行译码器40和备用行译码器42，多路切换器2040受BIST控制部2010的控制，接收从地址缓冲器30来的内部列地址信号CA0-8、/CA0-8和接收从测试信号发生器2020来的内部列地址信号，根据工作模式，有选择地将其中一方供给列译码器50和备用列译码器，多路切换器2050受BIST控制部2010的控制，接收从写入驱动器80来的写入数据WD和从测试信号发生器2020来的测试写入数据TD，根据工作模式，有选择地将其中一方供给列选择门200，比较器2060在内部测试方式下的读出工作中，将从列选择电路200来的读出数据RD和从测试信号发生器2020来的期待值数据ED进行比较，根据比较结果的一致或不一致，输出通过/失效信号P/F，地址置换判定器3000在内部测试方式下接收从信号发生器输出内部行地址信号和内部列地址信号，与比较器2060来的通过/失效信号P/F的被激活(当数据ED和数据RD不一致时)相对应，存储正规存储单元阵列100R中的不良地址，而且，决定应使用备用行SR和备用列SC进行置换的不良地址。
当备用行译码器42和备用列译码器52具有可根据地址置换判定器3000的判定结果进行以电的方式改写的非易失性存储元件时，BIST控制部2010在这些非易失性存储元件中对应该置换不良地址进行编程。或者，BIST控制部2010根据地址置换判定器3000的判定结果，读出应该置换不良地址，经放大器80和输入输出缓冲器，从输入输出端子组15向外部输出该不良地址。
图3是用来说明图2所示的地址置换判定器3000的构成的概略方框图。
首先，在就地址置换判定器3000的构成进行说明之前，简单地归纳一下用备用行SR和备用列SC去置换图1的存储单元阵列100中的不良地址的处理步骤。
以下假设存储单元阵列100中也发生与图19所示的存储单元阵列部8010中的不良存储单元分布相同的不良存储单元分布。
因此，下面再参照图19，当存在不良存储单元DBM1～DBM8的8个不良存储单元时，在一边在依次改变行地址的同时改变列地址，一边检测出这些不良存储单元DBM1～DBM8时，按照不良存储单元DBM1～DBM8的顺序检测出不良存储单元的存在。
这时，当利用2行备用行SR1、SR2和2列备用列SC1、SC2进行与这些不良存储单元对应的不良地址的置换处理时，存在不能补救所有不良存储单元和不能补救的情况，这取决于采用什么样的顺序将备用行和备用列去置换与不良存储单元对应的正规存储单元行或正规存储单元列。
例如，当用备用行存储单元SRM1去置换不良存储单元DBM1(行地址RF1、列地址CF1)、用第2个备用行存储单元SRM2去置换不良存储单元DBM2～DBM4(行地址RF2共用、列地址分别是CF2、CF3、CF4)、用第1个备用列存储单元SCM1去置换不良存储单元DBM5～DBM7(列地址CF5共用、行地址分别是RF3、RF4、RF5)、用第2个备用列存储单元SCM2去置换不良存储单元DBM8(行地址RF8、列地址CF8)时，就可以利用2行备用行SR1、SR2和2列备用列SC1、SC2去置换所有不良存储单元DBM1～DBM8。
但是，例如，首先用第1个备用列存储单元SCM1去置换不良存储单元DBM1，用第2个备用列存储单元SCM2去置换不良存储单元DBM2，然后，用第1个备用行存储单元SRM1去置换检测出的第3个不良存储单元DBM3，用第2个备用行存储单元SRM2去置换第5个出现的不良存储单元DBM5，当按照上述顺序进行处理时，则不能用2行备用行SR1、SR2和2列备用列SC1、SC2去置换所有不良存储单元。
如上所述，在依次检测出不良存储单元并用备用行和备用列去置换的处理中，可补救或不可补救不仅取决于不良存储单元在正规存储器阵列中的分布，还取决于用什么顺序去进行备用行和备用列的置换处理。
这里，关于用什么顺序去进行备用行和备用列的置换，在2行备用行和2列备用列的情况下，根据在进行各置换的4个步骤中用哪个步骤去进行备用行和备用列的置换，有以下6种组合方式。
以下，假定进行备用行的置换用R表示，进行备用列的置换用C表示。
情况1：R→R→C→C
情况2：R→C→R→C
情况3：R→C→C→R
情况4：C→R→R→C
情况5：C→R→C→R
情况6：C→C→R→R
即，若在4个步骤中决定用哪一个步骤进行备用行的置换，就变成决定这样的组合，这样的组合的总数变成从全部4个(备用行2个+备用列2个)中取出2个的组合个数(2+2)C2＝4！/(2！×2！)＝6。这里，对自然数k，k！表示自然数k的阶乘。
一般说来，有m行备用行和n列备用列时，这样的的组合个数有(m+n)Cn＝(m++n)！/(m！×n！)那么多。
在用2行备用行和2列备用列最终能够将所有的不良存储单元置换下来进行补救的情况下，在上述6种顺序中必然存在能够完全进行补救的备用行和备用列的置换处理顺序。
在图3所示的地址置换判定器3000中，构成为6个系统并行处理，可以并行地判定上述6种情况。
参照图3，地址置换判定器3000具有从第1到第6的置换判定器3100.1～3100.6，在分别与上述情况1到情况6对应进行不良地址的置换处理时，用来分别判定利用不良地址的置换能否进行补救。
地址置换判定器3000进而具有行地址存储部RM1～RM6和列地址存储部CM1～CM6，行地址存储部RM1～RM6与第1置换判定部3100.1到第6置换判定部3100.6对应地存储应分别用2行备用行去置换的行地址，RM6和列地址存储部CM1～CM6用来存储应分别用2列备用列去置换的列地址。
例如，上述情况1的情况，即，在利用备用行连续进行2次置换处理之后，对应于与连续2次进行利用备用列的置换的处理对应地设置的第1置换判定部3100.1，分别设置行地址存储部RM1和列地址存储部CM1。
行地址存储部RM1包括用来存储应利用第1备用行SR1进行置换的行地址的存储单元列MCR11和用来存储应利用第2备用行SR2进行置换的行地址的存储单元列MCR12。
另一方面，列地址存储部CM1包括用来存储应利用第1备用列SC1进行置换的列地址的存储单元列MCC11和用来存储应利用第2备用列SC2进行置换的列地址的存储单元列MCC12。
因第1置换判定部3100.1与上述情况1的情况对应，故每当按与行地址存储部RM1和列地址存储部CM1中的存储单元列对应的存储单元列MCR11、存储单元列MCR12、存储单元列MCC11、存储单元列MCC121的顺序激活通过/失效信号P/F时，判定是否将该时刻的内部地址信号写入存储单元列中。
与存储单元列MCR11、MCR12、MCC11、MCC121对应地分别设置预充电电路CPR11、CPR12、CPC11、CPC12。预充电电路CPR11～CPC12与信号φ对应，分别将对于对应的存储单元列MCR11～MCC12设置的一致判定线MHL预充电到高电平。
存储单元列MCR11和MCR12包含分别与内部行地址信号RA0、/RA0～RA13、/RA13共14组信号对应地设置的、用来存储这些信号的电平的TG单元。
同样，存储单元列MC11和MCR12包含分别与内部列地址信号CA0、/CA0～CA8、/CA8对应地设置的、用来存储这些信号的电平的TG单元。
行地址存储部RM1和列地址存储部CM1中的TG单元按照对应的第1置换判定部3100.1的指示，与写入激活线TWL的电平变成激活电平(高电平)相对应，存储分别对应的内部行地址信号和内部列地址信号的电平。
另一方面，当存储单元列已存储地址信号的电平与该时刻供给地址置换判定器3000的内部行地址信号RA0、/RA0～RA13或内部列地址信号CA0、/CA0～CA8、/CA8的电平一致时，预充电到高电平的一致判定线MHL的电平便维持高电平。另一方面，当不一致时，一致判定线MHL的电平变成低电平。
进而，与存储单元列MCR11、MCR12、MCC11、MCC121对应地分别设置触发器电路SFR11、SFR12、SFC11、SFC12。触发器电路SFR11～SFC12的电平在测试工作开始前由复位信号RST复位，与对应的存储单元列的写入选择线TWL变成激活状态(高)相对应而置位。
第2置换判定部3100.2与上述情况2的情况对应，与交替地进行备用行的置换和备用列的置换的处理相对应，分别设置行地址存储部RM2和列地址存储部CM2。每当按与行地址存储部RM2和列地址存储部CM2中的存储单元列对应的存储单元列MCR21、存储单元列MCC21、存储单元列MCR22、存储单元列MCC22的顺序激活通过/失效信号P/F时，第2置换判定部3100.2判定是否将该时刻的内部地址信号写入存储单元列中。其余构成与第1置换判定部3100.1一样。
第3到第6的置换判定部3100.3～3100.6分别与情况3到情况6的对应，因只是对于对应的存储单元列和存储单元列写入的顺序不同，其余构成和置换判定部3100.1一样，故不重复其说明。
对以上那样的构成，简略叙述置换判定部3100.1的工作如下。
即，例如，在通过/失效信号P/F变成激活状态的时刻，第1置换判定部3100.1使与存储单元列MCR11对应的写入选择线TWL变成激活状态。与此对应，与存储单元列MCR11对应的触发电路SFR11的电平被置位，把已经向该存储单元列MCR11写入了地址信号的信息作为数据保持下来。
接着，当通过/失效信号P/F再次变成激活状态时，由各自的TG单元进行将存储单元列MCR11中保持的内部行地址与该时刻的内部行地址信号的电平的比较，根据该比较结果，驱动存储单元列MCR11的一致检测线MHL的电平。与此对应，当已经保持在存储单元列MCR11中的内部行地址和与新检测出的不良存储单元对应的内部行地址一致时，第1置换判定部3100.1不进行存储单元列MCR12的激活。
与此不同，当已经存储在存储单元列MCR11中的内部行地址和与新发现的不良存储单元对应的内部行地址不一致时，第1置换判定部3100.1使应被第2次激活的存储单元列MCR12的写入选择线TWL处于激活状态。
这样一来，与新发现的不良存储单元对应的内部行地址被写入第2存储单元列MCR12中，同时，与存储单元列MCR12对应的触发电路SFR12的电平处于置位状态。
下面同样，每当依次检测出不良存储单元时，当已经保持在存储单元列MCR11中的内部行地址或内部列地址和与新检测出的不良存储单元对应的内部行地址或内部列地址不一致时，按照第1置换判定部3100.1对应的情况1的顺序，存储单元列被激活。
另一方面，当已经保持在存储单元列MCR11中的内部行地址或内部列地址和与新检测出的不良存储单元对应的内部行地址或内部列地址一致时，第1置换判定部3100.1不进行与下一个顺序对应的存储单元列的激活。
最终，当在内部测试中检查了正规存储单元时，若依次检测出的所有不良存储单元的内部行地址和内部列地址与已存储在行地址存储部MR1和列地址存储部CM1中的内部行地址和内部列地址一致，按照与第1置换判定部3100.1对应的顺序，用备用行和备用列去置换不良存储单元，由此，可以判定能够置换补救所有不良存储单元。将该判定结果作为修复失效信号RF，从地址置换判定器3000送往BIST控制部2010。
如上所述，与第1置换判定部3100.1和与其对应的行地址存储部MR1及与列地址存储部CM1对应的一样的构成相应地被设在第2置换判定部3100.2～第6置换判定部3100.6中。然而，因从第2置换判定部3100.2到第6置换判定部3100.6的各置换判定部分别与情况2到情况6对应，故各置换判定部按照对应的顺序激活行地址存储部的存储单元列和列地址存储部的存储单元列。
因此，如图1所示，若利用2个备用行和2个备用列能够补救正规存储单元阵列100R中的不良存储单元，从第1置换判定部3100.1到第6置换判定部3100.6中的至少某一个来的修复失效信号RF在最后的不良存储单元被检测出的时刻也维持在未激活状态(低)电平。
与此对应，BIST控制部2010读出保持在与修复失效信号RF处于未激活状态的置换判定部5的行地址存储部和列地址存储部中的内部行地址信号和内部列地址信号。对于备用行译码器42和备用列译码器52，根据该读出的内部行地址信号和内部列地址信号可以对于应置换的行地址和列地址进行编程。
如上所述，对于行地址存储部RM1到RM6，存在2×6＝12个存储单元列，对于列地址存储部CM1～CM6，存在2×6＝12个存储单元列，总共有24个存储单元列。
图4是表示图3所示TG单元的构成的电路图。
TG单元包括：用来传送内部列地址信号CAn或内部行地址信号RAn(n：自然数，RAn中的n＝0～13，CAn中的n＝0～8)的地址信号线ASL1；用2个反相器INV1和INV2构成的存储元件BSE；用来根据信号线TWL的电平连接存储元件BSE的存储节点n1与地址信号线ASL1的N沟道存取晶体管TA1；用来传送地址信号CAn或RAn及互补的内部地址信号/CAn或/RAn的地址信号线ASL2；用来根据信号线TWL的电平连接存储元件BSE的存储节点n2与地址信号线ASL2的N沟道存取晶体管TA2；串接在一致检测线MHL与接地电位之间的N沟道晶体管T11和T12；和串接在一致检测线MHL与接地电位之间的晶体管T11和T12。
晶体管T11的栅极与地址信号线ASL1连接，晶体管T12的栅极与存储元件BSE的节点n2连接。
晶体管T13的栅极与存储元件BSE的节点n1连接，晶体管T14的栅极与地址信号线ASL2连接。
即，存储元件BSE与写入选择线TWL的激活对应，与地址信号线ASL11和ASL12连接。另一方面，当保持在存储元件BSE中的数据与地址信号线ASL11和ASL12上的内部地址信号不一致时，一致检测线MHL经晶体管T11和T12的路径或晶体管T13和T14的路径中某一路径与接地电位连接而放电。
图5是用来说明图3中示出的第1置换判定部3100.1的构成的概略方框图。
第2置换判定部3100.2到第6置换判定部3100.6的构成只是连接的存储单元列不同，基本构成是一样的。
第1置换判定部3100.1包括：存储单元列MCR11的一致检测线MHL和触发电路SFR11的输出与输入节点连接的AND电路3102；存储单元列MCR12的一致检测线MHL和触发电路SFR12的输出与输入节点连接的AND电路3104；存储单元列MCC11的一致检测线MHL和触发电路SFC11的输出与输入节点连接的AND电路3106；存储单元列MCC12的一致检测线MHL和触发电路SFC12的输出与输入节点连接的AND电路3108；和接收AND电路3102～3108的输出并输出信号MS的4输入NOR电路3110。
以下，在第1置换判定部3100.1的AND电路3102～3108的输入节点中，将与一致检测线MHL连接的输入节点分别用节点MHa、MHb、MHc、MHd表示，与触发电路SFR11～SFC12的输出连接的输入节点分别用节点MVa、MVb、MVc、MVd表示。
第1置换判定部3100.1进而包括：接收节点MVa的电平反转信号、节点MVb的电平反转信号、节点MVc的电平反转信号、节点MVd的电平反转信号、信号MS和通过/失效信号P/F并将这些信号的逻辑积作为供给存储单元列MCR11的写入选择线TWL的写入选择信号WEa输出的逻辑门3200；接收节点MVa的电平信号、节点MVb的电平反转信号、节点MVc的电平反转信号、节点MVd的电平反转信号、信号MS和通过/失效信号P/F并将这些信号的逻辑积作为供给存储单元列MCR12的写入选择线TWL的写入选择信号WEb输出的逻辑门3202；接收节点MVa的电平信号、节点MVb的电平信号、节点MVc的电平反转信号、节点MVd的电平反转信号、信号MS和通过/失效信号P/F并将这些信号的逻辑积作为供给存储单元列MCC11的写入选择线TWL的写入选择信号WEc输出的逻辑门3204；以及接收节点MVa的电平信号、节点MVb的电平信号、节点MVc的电平信号、节点MVd的电平反转信号、信号MS和通过/失效信号P/F并将这些信号的逻辑积作为供给存储单元列MCC12的写入选择线TWL的写入选择信号WEd输出的逻辑门3206。
第1置换判定部3100.1进而包括：接收节点MVa的电平信号、节点MVb的电平信号、节点MVc的电平信号、节点MVd的电平信号、信号MS和通过/失效信号P/F并输出这些信号的逻辑积的AND电路3208；和根据复位信号RST复位、根据AND电路3208的输出置位并输出对于情况1修复失效信号CS1-RF的触发电路3210。
下面，更详细说明图3所示的地址置换判定器3000的工作。
图6和图7是用来说明地址置换判定器3000的工作的时序图。
在以下的说明中，也说明已按图19所示的不良存储单元DBM1～DBM8的顺序检测出不良存储单元的情况。
在图6中虽未图示出来，但在测试开始前，为了进行所有的触发器的清零，激活复位信号RST。此外，虽未图示，但假定在进行各一致判定工作之前，一致判定线MHL与信号φ对应，被预充电到高电平。
下面，说明第1置换判定部3100.1的工作和与其连接的存储单元列MCR11、MCR12、MCC11、MCC12的工作。
第1置换判定部3100.1如上所述与按照备用行→备用行→备用列→备用列的顺序，与置换已检测出的不良存储单元的处理对应。
参照图6，在时刻t1，节点MVa、MVb、MVc、MVd的电平都是低电平，换言之，还没有进行存储单元列MCR11、MCR12、MCC11、MCC12的所有的值的写入工作，所以，第1置换判定部3100.1的MS节点的电平(与图6中的信号CS1-MS对应)便变成高电平。
在检测出不良存储单元DBM1、信号P/F被激活(高电平)的时刻t2，对于存储单元列MCR11的写入选择信号WEa变成高电平，向存储单元列MCR11写入不良存储单元DBM1的行地址RF1。
其次，在检测出不良存储单元DBM2时，节点MVa的电平与从与存储单元列MCR11对应的触发电路SFR11来的信号对应，变成高电平，但因存储单元列MCR11中被记录的值与不良存储单元DBM2的行地址不一致，故节点MHa的电平不是高电平。因此，第1置换判定部3100.1的MS节点变成高电平，与信号P/F在时刻t3成为高电平相对应，与存储单元列MCR12对应的写入选择信号WEb变成高电平，向存储单元列MCR12写入不良存储单元DBM2的行地址RF2。
其次，在检测出不良存储单元DBM3时，因已记录在存储单元列MCR12中的行地址与不良存储单元DBM3的行地址一致，故第1置换判定部3100.1的MS节点变成低电平。因此，与存储单元列MCC11对应的写入选择信号WEc还是低电平，所以，不进行向存储单元列MCC11的写入。
检测不良存储单元DBM4时也一样，因MS节点变成低电平，故不向存储单元列MCC11写入内部地址。
其次，参照图7，在检测出不良存储单元DBM5的时刻t4，因已存储在对应的存储单元列中的内部行地址和内部列地址与不良存储单元DBM5的内部地址都不一致，故向存储单元列MCC11写入不良存储单元DBM5的内部列地址。
在检测出不良存储单元DBM6和DBM7时，因已记录在存储单元列MCC11中的列地址与不良存储单元DBM6和DBM7的列地址一致，故向存储单元列MCC11的写入选择信号WEd不被激活，不向存储单元列MCC12写入内部地址。
在检测出不良存储单元DBM8时的时刻t5，因不良存储单元DBM8的列地址与已存储在存储单元列MCR11、MCR12、MCC11中的内部地址不一致，故向存储单元列MCC12写入不良存储单元DBM8的列地址CF8。
在存储器阵列中的所有不良存储单元被检测出的时刻(测试结束时)，在上述工作中，第1置换判定部3100.1的触发电路3210的输出电平也不被置位。
对于第2置换判定部3100.2～第6置换判定部3100.6，虽然与其连接的存储单元列和进行行或列判定的顺序与第1置换判定部3100.1不同，但其工作与第1置换判定部3100.1一样。
只是，对于写入各存储单元列的地址和检测出第8不良存储单元DBM8时触发电路3210的输出是否被置位这两点，因各置换判定部而异。
测试结束后，BIST控制部2010读出与第1置换判定部3100.1到第6置换判定部3100.6的触发电路3210的值对应的修复失效信号RF。存储在存储单元列中的值表示应置换的地址，上述存储单元列是与第1置换判定部3100.1到第6置换判定部3100.6中的修复失效信号RF为低电平的置换判定部连接的、且保持着有效的值的存储单元列，换言之，是节点MVa、MVb、MVc、MVd中的电平为高电平的存储单元列。在以上说明的例子中，可以根据存储在与第1置换判定部3100.1对应的存储单元列中的地址或记录在与第5置换判定部3100.5连接的存储单元列中的值，用备用行和备用列进行置换处理。
如上所述，BIST电路2000的构成因即使被测定半导体存储器的存储容量增大也能减小电路规模，故具有容易装在半导体存储器内的优点。
再有，在上述说明中，是以备用行是2行、备用列是2列的情况为例进行说明的，但备用行和备用列的个数不限于此，例如，当备用行和备用列的个数增加时，只要与此对应地设置与增加的组合数对应的个数的置换判定部和与此对应的行地址存储部和列地址存储部即可。
进而，实施例1的构成是在半导体存储器的内部设置BIST电路2000，本发明并不限于这种情况，例如，当该半导体存储器与逻辑电路一起集成在1个芯片上时，也可以构成为设置用于进行该半导体存储器的测试的BIST电路2000。
【实施例2】
实施例1的构成是，BIST电路2000装在半导体存储器1000的内部，利用该BIST电路2000进行不良存储单元的检测和冗余分析。
实施例2示出这样一种结构，BIST电路2000不是装在半导体存储器8000的内部，而是设在外部测试器中，在该测试器的控制下，进行半导体存储器8000的测试和冗余分析。
图8是表示实施例2的测试器4000的构成的概略方框图。
即，在图8所示实施例2的测试器4000中，取代图20所示的测试器9000中的失效存储器9030，设置实施例1的地址置换判定器3000，与此对应，将分析装置9040置换为分析装置9040，使分析处理变得容易。
其它的方面因与图20所示的现有的测试器9000的构成一样，故对同一部分附上同一符号，不重复说明。此外，半导体存储器8000的构成除了没有设置BIST电路2000之外，与实施例1的DRAM1000的构成相同，所以，对同一部分附上同一符号，不重复说明。
在测试工作中，测试器4000将地址信号RA0-13、CA0-8供给半导体存储器8000，信号发生器9010将内部地址信号RA0-13、/RA0-13、CA0-8、/CA0-8供给地址置换判定器3000。
在写入工作中，信号发生器9010将测试数据TD供给半导体存储器8000在读出工作中，比较器9020将从信号发生器9010来的期待值数据ED与从半导体存储器8000读出的数据RD进行比较，根据比较结果向地址置换判定器3000输出通过/失效信号P/F。
若是上述构成，在实施例2的存储器测试器4000中，与现有的存储器测试器9000的失效存储器9030比较，可以使用电路规模小的置换判定器3000进行失效存储器的检测和冗余分析。因此，具有即使被测定半导体存储器的存储容量增大、与容量增加对应的成本增加少的优点。
【实施例3】
实施例1的图3所示的置换判定器3000的构成是，与第1置换判定部3000.1到第6置换判定部3000.6分别对应地设置各4组存储单元列。
但是，从用图6和图7说明过的地址置换判定器3000的工作可知，存储单元列MCR11、MCR12、～MCR61、MCR62以及存储单元列MCC11、MCC12～MCC61、MCC62中的存储单元列中存在几个组，其存储数据的变化与其它存储单元列存储的数据变化完全相同。
实施例3利用这样的性质减少存储单元列的个数，更缩小了电路规模，提供一种可与实施例1的地址置换判定器3000同样地工作的地址置换判定器5000。
为了理解上述工作，下面，对情况1～情况6，分别详细考察在进行置换处理的各步骤中存储单元列的存储信息是怎样变化的。
图9是用来说明情况1～情况6的各存储单元列的状态变化的系统图。
在图9中，在第i(i：自然数，是1～6的任何一个值)的情况中，用Xij表示在第j(j：自然数，是1～4的任何一个值)的置换处理步骤中进行的处理。在图9中，当进行与备用行的置换时，用R代替X，当进行与备用列的置换时，用C代替X。
例如，在情况1中，因在步骤1进行与备用行的置换，故情况1的步骤1进行的处理是R11。对于其它情况和其它处理步骤也一样。
如实施例1所说明的那样，在依次检测出不良存储单元并向存储单元列依次写入内部地址信号的情况下，为了对尚未写入内部地址的存储单元列进行地址的写入，必须满足以下特征条件。
即，若注意与某个置换判定部对应的存储单元列，当新检测出具有与已存储的不良存储单元的行地址或列地址中的某一个相同的行地址或列地址的不良存储单元时，不向存储单元列写入内部地址。相反，只有当检测出与和已存储的行地址或列地址中的某一个不同的地址对应的不良存储单元时，才进入下一步的处理，向存储单元列写入内部地址信号。
这意味着若注意某个步骤的处理，则在该步骤中写入了的地址信号在以后的步骤中不被改写。即，若注意第j个步骤，则在第j个步骤之前，根据已检测出哪个地址的不良存储单元的情况，来决定到第j个为止的步骤中的处理，关于其后的处理，不受在第j个步骤之前已进行的处理(不良存储单元的地址存储处理)的影响。
换言之，在第j个步骤之前的步骤中，在备用行的置换和备用列的置换按相同的顺序进行的情况之间，在各情况的与第j个步骤之前对应的存储单元列中，因存储数据按同一过程变化，故这些存储单元列存储完全相同的不良地址。
在图9所示的例子中，情况1～情况3的任何一个在步骤1中都进行备用行的置换。因此，与情况1～情况3的步骤1、即R11～R31的处理对应的存储单元列的存储内容是存储与以后的处理过程无关的完全相同的地址值。
情况4～情况6也一样，与步骤1进行的处理C41～C61对应的存储单元列的存储内容是存储与在此之后进行的处理过程无关的完全相同的地址值。
同样，在步骤2中，与情况2和情况3的处理C22和C32对应的存储单元列中保持的不良地址值与在此之后的处理无关，遵循完全相同的过程。
对于与情况4和情况5的步骤2的处理R42和R52对应的存储单元列，情形完全一样。
若考虑以上的方面，可以将与情况1～情况3的步骤1的处理R11～R31对应的存储单元列作为共同的存储单元列，将与情况4～情况6的步骤1的处理C41和C61对应的存储单元列作为共同存储单元列。
同样，可以将与情况2和情况3的步骤2的处理C22和C32对应的存储单元列作为共同存储单元列使用。进而可以将与情况4和情况5的步骤2的处理对应的存储单元列作为同一存储单元列使用。
若将与处理R11～处理R31对应的存储单元列作为R1、与处理C41～C61对应的存储单元列作为C1，如图9所示那样进行分配，可知，作为行地址存储部有R1～R9的9个存储单元列就足够了，作为列地址存储部有C1～C9的9个存储单元列就足够了。
这些对应关系可归纳如下：
存储单元列R1：处理R11、R21、R31
存储单元列C1：处理C41、C51、C61
存储单元列R2：处理R12
存储单元列C2：处理C22、C32
存储单元列R3：处理R42、R52
存储单元列C3：处理C62
存储单元列C4：处理C13
存储单元列R4：处理R23
存储单元列C5：处理C33
存储单元列R5：处理R43
存储单元列C6：处理C53
存储单元列R6：处理R63
存储单元列C7：处理C14
存储单元列C8：处理C24
存储单元列R7：处理R34
存储单元列C9：处理C44
存储单元列R8：处理R54
存储单元列R9：处理R64
在实施例3中利用这样的性质，可以削减实施例1中存储单元列的个数。
图10和图11是表示实施例3的地址置换判定器5000的构成的图，是与图3所示的实施例1的地址置换判定器3000的构成进行对比的图。
图10示出地址置换判定器5000的左半平面的构成，图11示出地址置换判定器5000的右半平面的构成。为方便起见，图中示出，对于左半平面和右半平面对应的布线添加同一符号L1～L7，这些布线在图10和图11的边界上连接。
如上所述，行地址存储部中设置存储单元列R1～R9，列地址存储部中设置存储单元列C1～C9。
从第1置换判定部3100.1、第2置换判定部3100.2和第3置换判定部3100.3来的输出信号WEa供给OR电路5010，OR电路5010的输出供给存储单元列R1的写入选择线TWL，以便在情况1到情况3的步骤1的处理中能够共同使用存储单元列R1。
同样，从第4置换判定部3100.4和第5置换判定部3100.5来的输出信号WEb供给OR电路5020，OR电路5020的输出供给存储单元列R3的写入选择线TWL，以便能够与情况4和情况5的处理R42、R52对应，共同使用存储单元列R3。
此外，从第4置换判定部3100.4、第5置换判定部3100.5和第6置换判定部3100.6来的输出信号WEa供给OR电路5030，OR电路5030的输出供给存储单元列C1的写入选择线TWL，以便在情况4到情况6的步骤1的处理中能够共同使用存储单元列C1。
同样，从第2置换判定部3100.2和第3置换判定部3100.3来的输出信号WEb供给OR电路5040，OR电路5040的输出供给存储单元列C2的写入选择线TWL，以便能够与情况2和情况3的处理C22、C32对应，共同使用存储单元列C2。
其他点因与实施例1的地址置换判定器3000的构成相同，故对于同一部分添加同一符号，不重复其说明。
通过采用上述构成，可以用较小的电路规模实现与实施例1的地址置换判定器3000相同的工作。
图12和图13是用来说明地址置换判定器5000的工作的时序图。
在以下的说明中，说明按图19所示的不良存储单元DBM1～DBM8的顺序检测不良存储单元的情况。
图12中虽然没有图示，但在测试开始前，用来对所有触发器进行清零工作的复位信号RST被激活。此外，假定在进行各一致判定工作之前，与信号φ对应，一致判定线MHL被预充电到高电平。
下面，说明第1置换判定部3100.1的工作和与其连接的存储单元列R1、R2、C4、C7的工作。
第1置换判定部3100.1如上所述与按照备用行→备用行→备用列→备用列的顺序置换已检测出的不良存储单元的处理对应。
参照图12，在时刻t1，节点MVa、MVb、MVc、MVd的电平都是低电平，换言之，还没有进行存储单元列R1、R2、C4、C7的所有的值的写入工作，所以，第1置换判定部3100.1的MS节点的电平(与图12中的信号CS1-MS对应)便变成高电平。
在检测不良存储单元DBM1、信号P/F被激活(“H电平”)的时刻t2，对于存储单元列R1的写入选择信号WEa变成高电平，向存储单元列R1写入不良存储单元DBM1的行地址RF1。
其次，在检测不良存储单元DBM2时，节点MVa的电平与从与存储单元列R1对应的触发电路SFR1来的信号对应，变成高电平，但因存储单元列R1中记录的值与不良存储单元DBM2的行地址不一致，故节点MHa的电平不是高电平。因此，第1置换判定部3100.1的MS节点变成高电平，与信号P/F在时刻t3成为高电平相对应，与存储单元列R2对应的写入选择信号WEb变成高电平，向存储单元列R2写入不良存储单元DBM2的行地址RF2。
其次，在检测不良存储单元DBM3时，因已记录在存储单元列R2中的行地址与不良存储单元DBM3的行地址一致，故第1置换判定部3100.1的MS节点变成低电平。因此，与存储单元列C4对应的写入选择信号WEc还是低电平，所以，不进行向存储单元列C4的写入。
检测不良存储单元DBM4时也一样，因MS节点变成低电平，故不向存储单元列C4写入内部地址。
其次，参照图13，在检测不良存储单元DBM5时的时刻t4，因已存储在对应的存储单元列中的内部行地址和内部列地址与不良存储单元DBM5的内部地址都不一致，故向存储单元列C4写入不良存储单元DBM5的内部列地址。
在检测不良存储单元DBM6和DBM7时，因已记录在存储单元列C4中的列地址与不良存储单元DBM6和DBM7的列地址一致，故向存储单元列C7的写入选择信号WEd不被激活，不向存储单元列C7写入内部地址。
在检测不良存储单元DBM8时的时刻t5，因不良存储单元DBM8的列地址与已存储在存储单元列R1、R2、C4中的内部地址不一致，故向存储单元列C7写入不良存储单元DBM8的列地址CF8。
在存储器阵列中的所有不良存储单元被检测出的时刻(测试结束时)，在上述工作中，第1置换判定部3100.1的触发电路3210的输出信号CS1-RF的电平不被置位。
对于第2置换判定部3100.2～第6置换判定部3100.6，虽然与其连接的存储单元列和进行行或列判定的顺序与第1置换判定部3100.1不同，但其工作与第1置换判定部3100.1一样。
只是，对于写入各存储单元列的地址和检测出第8不良存储单元DBM8时触发电路3210的输出是否被置位这两点，因各置换判定部而异。
测试结束后，BIST控制部2010读出与第1置换判定部3100.1到第6置换判定部3100.6的触发电路3210的值对应的修复失效信号RF。存储在存储单元列中的值表示应置换的地址，上述存储单元列是与第1置换判定部3100.1到第6置换判定部3100.6中的修复失效信号RF为低电平的置换判定部连接的、且保持着有效的值的存储单元列，换言之，是节点MVa、MVb、MVc、MVd中的电平为高电平的存储单元列。在以上说明的例子中，可以根据存储在与第1置换判定部3100.1对应的存储单元列中的地址或记录在与第5置换判定部3100.5连接的存储单元列中的值，用备用行和备用列进行置换处理。
如上所述，BIST电路的构成因即使被测定半导体存储器的存储容量增大也能减小电路规模，故具有容易装在半导体存储器内的优点。
进而，实施例3的构成是在半导体存储器的内部设置BIST电路，本发明并不限于这种情况，例如，当该半导体存储器与逻辑电路一起集成在1个芯片上时，也可以设置用于进行该半导体存储器的测试的BIST电路。
此外，在上述说明中，是以备用行是2行、备用列是2列的情况为例进行说明的，但备用行和备用列的个数不限于此，例如，当备用行和备用列的个数增加时，只要与此对应地设置与增加的组合数对应个数的置换判定部和与此对应的行地址存储部和列地址存储部即可。
作为一个例子，图14示出备用行3行、备用列3列时的与图9对应的系统图。
因备用行是3行、备用列是3列，故置换步骤总共是6个步骤，进行置换处理的顺序只存在(3+3)C3＝20一种组合。
因此，若与实施例1的构成相同，置换判定部是20个，与其对应的存储单元列是6×20＝120个是必须的。
但是，若进行与实施例3同样的处理，则如图14那样，可以将行地址存储部的存储单元列减少到R1～R34共34个，将列地址存储部的存储单元列减少到C1～C34共34个，合计64个。
一般说来，当备用行是m行、备用列是n列时，同样可以减少存储单元列的数量。
再有，在测试器中，可以使用地址置换判定器5000去代替实施例2的地址置换判定器3000。
【实施例4】
图15是表示实施例4的地址置换判定器6000的构成的概略方框图。
地址置换判定器6000也可以代替实施例1的地址置换判定器3000来工作。以下，说明其构成。
再有，在测试器中，可以使用图15所示的地址置换判定器6000去代替实施例2的地址置换判定器3000。
在图15的地址置换判定器6000中，与备用行为2行、备用列为2列时进行半导体存储器的分析的情况相当。
存储单元列R1～R4和存储单元列C1～C4分别具有与实施例3的存储单元列R1～R9、存储单元列C1～C9同样的构成。
图15中的触发电路SFR1～SFR4、SFC1～SFC4分别具有与实施例3的触发电路SFR1～SFR9、SFC1～SFC9同样的构成。
图16是表示图15中的各C单元的构成的概略方框图。图15中的C单元如图16所示，是具有与通常的SRAM同样的构成的存储单元。即，当字线CWL是高电平时，存取晶体管TA1和TA2变成导通状态，把位线CBL的值和互补位线/CBL的值存储在存储元件BSE中。存储元件BSE包含输入节点和输出节点相互连接的2个反相器INV1和INV2。
再参照图15，C单元阵列将4行×512列的第1C单元阵列设在备用行一侧，将4行×8192列的第2C单元阵列设在备用列一侧。
第1列译码器6010根据比较器2060来的输出信号P/F和其反转输出分别与由图2所示的测试信号发生器2020生成的列地址信号CA0-8选择的4行×512列(备用行一侧)的第1C单元阵列的512组位线对CBL、/CBL中的1组连接。
第2列译码器6020根据比较器2060来的输出信号P/F和其反转输出分别与由测试信号发生器2020生成的内部行地址信号RA0-13选择的4行×8192列(备用列一侧)的第2C单元阵列的8192组位线对CBL、/CBL中的1组连接。
地址置换判定器6000进而包括：与存储单元列R1～R4和第1C单元阵列对应地设置的行置换判定部6100.1；与存储单元列C1～C4和第2C单元阵列对应地设置的列置换判定部6100.2；以及接收行置换判定部6100.1来的行修复失效信号RFR和列置换判定部6100.2来的列修复失效信号RFC生成修复失效信号RF的OR电路6030。
图17是用来说明图15所示的行置换判定部6100.1的构成的概略方框图。列置换判定部6100.2的构成基本上也一样。
行置换判定部6100.1包括：接收通过/失效信号P/F和从列置换判定部6100.2来的失效信号MS的AND电路6101；存储单元列R1的一致检测线MHL和触发电路SRF1的输出与输入节点连接的AND电路6102；存储单元列R2的一致检测线MHL和触发电路SRF2的输出与输入节点连接的AND电路6104；存储单元列R3的一致检测线MHL和触发电路SRF3的输出与输入节点连接的AND电路6106；存储单元列R4的一致检测线MHL和触发电路SRF4的输出与输入节点连接的AND电路6108；和接收AND电路6102～6108的输出并输出信号MS的4输入NOR电路6110。
以下，也分别用节点MHa、MHb、MHc、MHd表示行置换判定部6100.1的AND电路6102～6108的输入节点中的与一致检测线MHL连接的输入节点，用节点MVa、MVb、MHVc、Md表示与触发电路SFR1～SFR4的输出连接的输入节点。
行置换判定部6100.1进而包括：接收节点MVa的电平反转信号、节点MVb的电平反转信号、节点MVc的电平反转信号、节点MVd的电平反转信号、信号MS和AND电路6101的输出信号并将这些信号的逻辑积作为供给存储单元列R1的写入选择线TWL的写入选择信号WEa输出的逻辑门6200；接收节点MVa的电平信号、节点MVb的电平反转信号、节点MVc的电平反转信号、节点MVd的电平反转信号、信号MS和AND电路6101的输出信号并将这些信号的逻辑积作为供给存储单元列R2的写入选择线TWL的写入选择信号WEb输出的逻辑门6202；接收节点MVa的电平信号、节点MVb的电平信号、节点MVc的电平反转信号、节点MVd的电平反转信号、信号MS和AND电路6101的输出信号并将这些信号的逻辑积作为供给存储单元列R3的写入选择线TWL的写入选择信号WEc输出的逻辑门6204；以及接收节点MVa的电平信号、节点MVb的电平信号、节点MVc的电平信号、节点MVd的电平反转信号、信号MS和AND电路6101的输出信号并将这些信号的逻辑积作为供给存储单元列R4的写入选择线TWL的写入选择信号WEd输出的逻辑门6206。
行置换判定部6100.1进而包括：接收节点MVa的电平信号、节点MVb的电平信号、节点MVc的电平信号、节点MVd的电平信号、信号MS和AND电路6101的输出信号并输出这些信号的逻辑积的6输入AND电路6208；和根据复位信号RST复位、根据AND电路3208的输出置位并输出行修复失效信号RFR(在列地址判定电路6100.2中是列修复失效信号RFC)的触发电路6210。
行置换判定部6100.1进而包括：接收AND电路6102的输出信号和AND电路6101的输出信号的AND电路6302；接收AND电路6104的输出信号和AND电路6101的输出信号的AND电路6304；接收AND电路6106的输出信号和AND电路6101的输出信号的AND电路6306；以及接收AND电路6108的输出信号和AND电路6101的输出信号的AND电路6308。
行置换判定部6100.1进而包括：接收AND电路6302的输出信号和信号WEa并输出信号CEa的OR电路6312；接收AND电路6304的输出信号和信号WEb并输出信号CEb的OR电路6314；接收AND电路6306的输出信号和信号WEc并输出信号CEc的OR电路6316；以及接收AND电路6308的输出信号和信号WEd并输出信号CEd的OR电路6318。
信号CEa、CEb、CEc、CEd分别供给第1C单元阵列中的第1行～第4行的C单元的字线。
图18A和图18B是用来说明地址置换判定器6000的工作的时序图。
虽然没有图示，有必要在测试开始前进行所有触发器的清零工作。还有必要对所有的C单元写入低电平的值。
测试开始，在检测出不良存储单元DBM1时，在时刻t1，当信号P/F变成高电平时，行置换判定部6100.1的信号WEa成为高电平，向存储单元列R1写入不良存储单元DBM1(行地址RF1、列地址CF1)的行地址RF1。此外，行置换判定部6100.1的信号CEa(在图18A和图18B中，用信号R-MH-CEa表示)也成为高电平，向4行×512列的第1行的第CF1列的C单元写入高电平的值。
此外，列置换判定部6100.2的信号WEa成为高电平，向存储单元列C1写入不良存储单元DBM1的列地址CF1。此外，列置换判定部6100.2的信号CEa(在图18A和图18B中，用信号C-MH-CEa表示)也成为高电平，向4行×8192列的第1行的RF1列的C单元写入高电平的值。
在检测不良存储单元DBM2(行地址RF2、列地址CF2)时也一样、在时刻t2，信号P/F被激活，向存储单元列R2写入不良存储单元DBM2的行地址RF2，向4行×512列(备用行一侧)的第2行的CF2列的C单元写入高电平的值。此外，向存储单元列C2写入不良存储单元DBM2的列地址CF2，向4行×8192列(备用行一侧)的第2行的RF2列的C单元写入高电平的值。
在检测不良存储单元DBM3(行地址RF3、列地址CF3)时，因已存储在存储单元列R2中的行地址与不良存储单元DBM3的行地址一致，故信号WEa、WEb、WEc、WEd全部是低电平，所以，不进行向存储单元列R3的写入。
此外，从行置换判定部6100.1来的信号MS变成低电平，因此，到列置换判定部6100.2的信号PFM成为低电平，不进行向存储单元列C3的写入。只是，因行置换判定部6100.1的信号CEb(在图18A和图18B中，用信号R-MH-CEb表示)变成高电平，故向4行×512列的第2行的CF3列的C单元写入高电平的值。
检测不良存储单元DBM4时也一样，虽不进行向存储单元列R3、C3的写入，但可以向4行×512列(备用行一侧)的第2行的CF4的C单元写入高电平的值。
检测不良存储单元DBM5(行地址RF5、列地址CF5)时也一样，在时刻t3，信号P/F被激活，向存储单元列R3写入不良存储单元DBM5的行地址RF5，向4行×512列(备用行一侧)的第3行的CF5(＝CF3)列的C单元写入高电平的值。此外，向存储单元列C3写入不良存储单元DBM5的列地址CF5，向4行×8192列(备用列一侧)的第3行的RF5列的C单元写入高电平的值。
在检测不良存储单元DBM6～DBM8时，进行与不良存储单元DBM1～DBM3的任何一个相同的工作。
测试结束后，当被测定半导体存储器可以修复时，BIST控制部2010从地址置换判定器6000读出R1～4、C1～4、触发电路的输出值Q和C单元的值，由此可以知道所有不良存储单元的地址。BIST控制部2010根据该不良存储单元的地址判定被测定半导体存储器是否可以修复，据此，可以对应该用备用行42、备用列52置换的地址进行编程。地址置换判定器6000因电路规模小故具有容易装在半导体存储器内部的优点。
此外，当将地址置换判定器6000用于存储器测试器时，在测试结束后，分析装置4040可以将修复的地址送往修复装置。
具有实施例4的地址置换判定器6000的存储器测试器与现有的存储器测试器的失效存储器相比，电路规模小。因此，即使被测定半导体存储器的存储容量增大，因原来的电路规模小，故具有与容量增加对应地增加的成本少的优点。
在实施例4中，以备用行是2行、备用列是2列的情况作为例子。与此对应，在图15所示的构成中，为了存储(2+2)个应置换的地址，在行一侧必须有4个存储单元列R1～R4，在列一侧必须有4个存储单元列C1～C4。但是，无论备用行和备用列的个数是多少，只要增加存储单元列R1～R4、C1～C4的个数、行置换判定部6100.1和列置换判定部6100.2的端子数和C单元的个数，就可以与其对应。
此外，在半导体存储器或具有半导体存储器的装置中，有用于其它方面的具有与TG单元或C单元同样构成的存储单元的装置。例如，超高速缓冲存储器和用于判定超高速缓冲存储的成功/失效的标志存储器等。当将实施例1～4的电路装在这样的装置中时，可以使TG单元与标志存储器共用，或者使C单元与超高速缓冲存储器共用。

Claims (15)

1、一种半导体装置，其特征在于，包括：
将用来分别保持存储数据的多个存储单元配置成行列状的存储单元阵列，上述存储单元包括包含多个正规存储单元的正规存储单元阵列和包含多个备用存储单元的备用存储单元阵列；
用来根据地址信号选择上述存储单元的存储单元选择电路；
用来在与被选择的上述存储单元之间授受上述存储数据的数据传送电路；和
检测上述正规存储单元中的不良存储单元、决定用哪个上述备用存储单元去置换的测试电路，
上述测试电路包括信号生成电路、比较电路、地址存储电路和判定电路。
上述信号生成电路生成用来依次选择上述存储单元的上述地址信号，并生成在测试写入工作中写入已选出的上述存储单元的测试数据和在测试读出工作中应从上述存储单元读出的期待值数据，
上述比较电路在上述测试读出工作中将从上述已选择的存储单元来的存储数据与上述期待值数据进行比较，
上述地址存储电路用来根据上述比较电路的比较结果存储与不良存储单元对应的不良地址，
上述判定电路根据保持在地址存储电路中的上述不良地址，判定用哪一个上述备用存储单元去置换，
上述地址存储电路在依次检测出的不良地址中有选择地存储与已经存储的不良地址不同的不良地址。
2、如从属权利要求1所述的半导体装置，其特征在于：
上述备用存储单元阵列有m个(m是自然数)备用存储单元行和n个(n是自然数)备用存储单元列，
上述判定电路包括多个置换判定部，该多个置换判定部分别与置换步骤的各种顺序的组合形式对应地进行设置，在置换步骤中依次用上述m个备用存储单元行和上述n个备用存储单元列去置换包含上述不良存储单元的正规存储单元行和正规存储单元列，
上述地址存储电路包括分别与上述多个置换判定部对应地设置的用来存储上述不良地址中的m个不良行地址的m个存储单元列和分别与上述多个置换判定部对应地设置的用来存储上述不良地址中的n个不良列地址的n个存储单元列，
上述各置换判定部在检测出不良存储单元时按对应的步骤的顺序激活对应的上述m个存储单元列和上述n个存储单元列，上述不良存储单元在行地址或列地址与已存储的上述不良行地址或上述不良列地址不同。
3、如从属权利要求2所述的半导体装置，其特征在于：
上述m个存储单元列分别具有：
接收上述信号发生电路生成的行地址信号的各位数据并进行与已存储的位数据的比较的多个第1比较存储单元；
传送上述第1比较存储单元的比较结果的第1一致检测线；和
用来指示向上述第1比较存储单元写入上述位数据的第1写入选择线，
上述n个存储单元列分别具有：
接收上述信号发生电路生成的列地址信号的各位数据并进行与已存储的位数据的比较的多个第2比较存储单元；
传送上述第2比较存储单元的比较结果的第2一致检测线；和
用来指示向上述第2比较存储单元写入上述位数据的第2写入选择线，
上述置换判定部根据由上述第1和第2一致检测线传送来的比较结果，按照上述对应的步骤的顺序，有选择地激活上述第1和第2写入选择线。
4、如从属权利要求3所述的半导体装置，其特征在于：
上述地址信号的位数据作为互补信号分别供给上述第1和第2比较存储单元，
上述存储单元列分别包含对对应的一致检测线进行预充电的预充电电路，
上述第1和第2比较存储单元的每一个包括：
具有第1和第2输入节点、用来互补地存储对应的位数据的双稳定元件；
根据上述第1或第2写入选择线中的对应的一方的激活将上述双稳定元件的第1输入节点和上述互补信号的一方耦合的第1存取晶体管；
根据上述第1或第2写入选择线中的上述对应的一方的激活将上述双稳定元件的第2输入节点和上述互补信号的另一方耦合的第2存取晶体管；
根据上述互补信号的一方和上述第2输入节点的电位电平使上述对应的一致检测线放电的第1放电电路；和
根据上述互补信号的另一方和上述第1输入节点的电位电平使上述对应的一致检测线放电的第2放电电路。
5、如从属权利要求3所述的半导体装置，其特征在于：
上述m个存储单元列进而分别具有存储上述第1写入选择线中对应的第1写入选择线已被激活的情况的第1更新信息存储电路，
上述n个存储单元列进而分别具有存储上述第2写入选择线中对应的第2写入选择线已被激活的情况的第2更新信息存储电路，
上述各置换判定部包括：
根据从上述第1和第2更新信息存储电路来的信息和由上述第1和第2一致检测线传送来的比较结果，判定已存储的不良地址和新检测出的不良地址是否一致的一致判定电路；
根据上述一致判定电路的判定结果和从上述第1和第2更新信息存储电路来的信息并按照上述对应的步骤的顺序，有选择地激活上述第1和第2写入选择线的写入选择电路；以及
在检测出应该用上述m个备用存储单元行和上述n个备用存储单元列去置换的不良地址后，进而根据是否检测出新的不良地址来判定补救的可能性的补救判定电路。
6、如从属权利要求1所述的半导体装置，其特征在于：上述备用存储单元阵列具有m个(m：自然数)个备用存储单元行和n个(n：自然数)个备用存储单元列，
上述判定电路包括多个置换判定部，该多个置换判定部分别与置换步骤的各种顺序组合形式对应地进行设置，在置换步骤中依次用上述m个备用存储单元行和上述n个备用存储单元列去置换包含上述不良存储单元的正规存储单元行或正规存储单元列，
上述地址存储电路包括对依次置换的步骤中的上述每个第i个(i：自然数，1≤i≤m+n)步骤设置的多个存储单元列，上述多个存储单元列是与上述多个置换判定部中的第i个步骤之前的上述备用存储单元行和上述备用存储单元列的置换顺序相同的置换判定部的组对应地设置的，
上述各置换判定部在检测出不良存储单元时按对应步骤的顺序激活对应的上述多个存储单元列，上述不良存储单元在行地址或列地址与已存储的上述不良行地址或上述不良列地址不同。
7、如从属权利要求6所述的半导体装置，其特征在于：
与上述多个存储单元列中的上述备用存储单元行的置换对应的存储单元列分别具有：
接收上述信号发生电路生成的行地址信号的各位数据并进行与已存储的位数据的比较的多个第1比较存储单元；
传送上述第1比较存储单元的比较结果的第1一致检测线；和
用来指示向上述第1比较存储单元写入上述位数据的第1写入选择线，
与上述多个存储单元列中的上述备用存储单元列的置换对应的存储单元列分别具有：
接收上述信号发生电路生成的列地址信号的各位数据并进行与已存储的位数据的比较的多个第2比较存储单元；
传送上述第2比较存储单元的比较结果的第2一致检测线；和
用来指示向上述第2比较存储单元写入上述位数据的第2写入选择线，
上述置换判定部根据由上述第1和第2一致检测线传送来的比较结果，按照上述对应的步骤顺序，有选择地激活上述第1和第2写入选择线。
8、如从属权利要求7所述的半导体装置，其特征在于：
上述地址信号的位数据作为互补信号分别供给上述第1和第2比较存储单元，
上述存储单元列分别包含对对应的一致检测线的电平进行预充电的预充电电路，
上述第1和第2比较存储单元的每一个包括：
具有第1和第2输入节点、用来互补地存储对应的位数据的双稳定元件；
根据上述第1或第2写入选择线中的对应的一方的激活将上述双稳定元件的第1输入节点和上述互补信号的一方耦合的第1存取晶体管；
根据上述第1或第2写入选择线中的上述对应的一方的激活将上述双稳定元件的第2输入节点和上述互补信号的另一方耦合的第2存取晶体管；
根据上述互补信号的一方和上述第2输入节点的电位电平使上述对应的一致检测线放电的第1放电电路；和
根据上述互补信号的另一方和上述第1输入节点的电位电平使上述对应的一致检测线放电的第2放电电路。
9、如从属权利要求7所述的半导体装置，其特征在于：
与上述多个存储单元列中的上述备用存储单元行的置换对应的各存储单元列进而分别具有存储上述第1写入选择线中对应的第1写入选择线已被激活的情况的第1更新信息存储电路，
与上述多个存储单元列中的上述备用存储单元列的置换对应的各存储单元列进而分别具有存储上述第2写入选择线中对应的第2写入选择线已被激活的情况的第2更新信息存储电路，
上述各置换判定部包括：
根据从上述第1和第2更新信息存储电路来的信息和由上述第1和第2一致检测线传送来的比较结果，判定已存储的不良地址和新检测出的不良地址是否一致的一致判定电路；
根据上述一致判定电路的判定结果和从上述第1和第2更新信息存储电路来的信息并按照上述对应的步骤的顺序，有选择地激活上述第1和第2写入选择线的写入选择电路；以及
在检测出应该用上述m个备用存储单元行和上述n个备用存储单元列去置换的不良地址后，进而根据是否检测出新的不良地址来判定补救的可能性的补救判定电路。
10、如从属权利要求1所述的半导体装置，其特征在于：
上述备用存储单元阵列具有m个(m：自然数)备用存储单元行和n个(n：自然数)备用存储单元列，
上述地址存储电路包括用来存储(m+n)个不良行地址的(m+n)个第1存储单元列和分别与上述第1存储单元列对应地设置的用来存储(m+n)个不良列地址的(m+n)个第2存储单元列，
上述判定电路在检测出不良存储单元时将上述新检测出的不良地址存储在上述第1和第2存储单元列的下一组中，上述不良存储单元在行地址或列地址与已经存储在上述第1和第2存储单元列中的上述不良行地址或上述不良列地址不同。
11、如从属权利要求10所述的半导体装置，其特征在于：
上述地址存储电路包括与上述(m+n)个第1存储单元列分别对应地设置的(m+n)个第3存储单元列和与上述(m+n)个第2存储单元列分别对应地设置的(m+n)个第4存储单元列，
上述判定电路将与具有与保持在上述各第1存储单元列中的不良行地址相同的行地址的不良地址的不良列地址对应的数据存储在上述第3存储单元中的对应的第3存储单元列中，
将与具有与保持在上述各第2存储单元列中的不良行地址相同的行地址的不良地址的不良列地址对应的数据存储在上述第4存储单元中的对应的第3存储单元列中。
12、如从属权利要求10所述的半导体装置，其特征在于：
上述判定电路包括与上述第1存储单元列对应地设置的行置换判定部和与上述第2存储单元列对应地设置的列置换判定部，
上述各第1存储单元列分别具有：
接收上述信号发生电路生成的行地址信号的各位数据并进行与已存储的位数据的比较的多个第1比较存储单元；
传送上述第1比较存储单元的比较结果的第1一致检测线；和
用来指示向上述第1比较存储单元写入上述位数据的第1写入选择线，
上述各第2存储单元列分别具有：
接收上述信号发生电路生成的列地址信号的各位数据并进行与已存储的位数据的比较的多个第2比较存储单元；
传送上述第2比较存储单元的比较结果的第2一致检测线；和
用来指示向上述第2比较存储单元写入上述位数据的第2写入选择线，
上述行置换判定部根据由上述第1一致检测线传送来的比较结果和上述列置换判定部的一致检测结果，依次激活上述第1写入选择线，
上述列置换判定部根据由上述第2一致检测线传送来的比较结果和上述行置换判定部的一致检测结果，依次激活上述第2写入选择线。
13、一种具有包含正规存储单元阵列和m个(m：自然数)备用存储单元行以及n个(n：自然数)备用存储单元列的存储单元阵列的半导体装置的试验装置，其特征在于：包括信号生成装置、比较器、地址存储电路和判定电路，
上述信号生成装置生成用来依次选择上述半导体存储器的存储单元的地址信号，并生成在测试写入工作中写入已选出的上述存储单元的测试数据和在测试读出工作中应从上述存储单元读出的期待值数据，
上述比较器在上述测试读出工作中将从上述已选择的存储单元来的存储数据与上述期待值数据进行比较，
上述地址存储电路根据上述比较器的比较结果存储与不良存储单元对应的不良地址，
上述判定电路根据保持在上述地址存储电路中的上述不良地址，判定用上述哪一个备用存储单元去置换，
上述地址存储电路有选择地存储在依次检测出的不良地址中与已经存储的不良地址不同的不良地址。
14、如从属权利要求13所述的半导体装置的试验装置，其特征在于：
上述判定电路包括多个置换判定部，该多个置换判定部分别与置换的步骤的各种顺序组合形式对应地进行设置，在置换步骤中依次用上述m个备用存储单元行和上述n个备用存储单元列去置换包含上述不良存储单元的正规存储单元行或正规存储单元列，
上述地址存储电路包括：
分别与上述多个置换判定部对应地设置的、用来存储上述不良地址中的m个不良地址的m个存储单元列；和
分别与上述多个置换判定部对应地设置的、用来存储上述不良地址中的n个不良地址的n个存储单元列，
上述各置换判定部在检测出不良存储单元时按对应的步骤的顺序激活对应的上述m个存储单元列和上述n个存储单元列，上述不良存储单元在行地址或列地址与已存储的上述不良行地址或上述不良列地址不同。
15、如从属权利要求13所述的半导体装置的试验装置，其特征在于：
上述判定电路包括多个置换判定部，该多个置换判定部分别与置换的步骤的各种顺序组合形式对应进行设置，在置换步骤中依次用上述m个备用存储单元行和上述n个备用存储单元列去置换包含上述不良存储单元的正规存储单元行或正规存储单元列，
上述地址存储电路包括对顺序置换步骤中的上述每个第i(i：自然数，1≤i≤m+n)步骤设置的多个存储单元列，上述多个存储单元列是与上述多个置换判定部中的第i个步骤之前的上述备用存储单元行和上述备用存储单元列的置换顺序相同的置换判定部的组对应地设置的，
上述各置换判定部在检测出不良存储单元时按对应的步骤的顺序激活对应的上述多个存储单元列，上述不良存储单元在行地址或列地址与已存储的上述不良行地址或上述不良列地址不同。
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