TW508582B - Semiconductor device and testing device of semiconductor device - Google Patents

Description

5〇8呢 五、發明說明（1)

[發明之背景· j [發明之領域J 本發明有p A 4 半導體圮产姑+ v體裝置，尤其有關於裝载有用^ # 、at %羞置之試驗之測試電路之半導體F ¥ 進行 載有該測詁啻M ra 守衣置，以只扯 構造。h路用以對半導體裝載進行試驗之試驗裝= [背景技術之說明] 憶“己憶裝置具備有預備之記憶單元，在記 憶單元替換:良之記憶單元之情況時1預備之ϊ 圖19是概分’可以用來進行不良晶片之修復。 憶裝置之記’帛來表示被設置成與此種半導體記 利用從冰t陣部8010對應之冗餘電路之構造。 8 ’用來選擇之鱼列位址信號1^0 — 13、行位址信號CAO- 該被選擇之 列ΤΓϊ1個之記憶單元 Μ 個5己丨思早兀’在寫入動作時，谁斿# ^ 5,1杳 米^入/輸出端子DQ(圖中未顯示）之資料之

在2出動作時，對該資料輸入/輸出端子:、出 器陣列部8010讀出之資料。 輪出伙。己L ^解碼器8020依照被輪入之列位址，選擇 進行讀出 或寫入動作之1列^㈣）部份之記憶單元。另^ 器 8030依照被輸人之行位址㈤行㈣麵）之選卜擇，^依照 2位址璉擇出之1列部份之記憶單元中’再記憶 單7G 0 叫 在圖19所示之構造中，分別設有2個之備用列SR1和

SR2和2個之備用行SCI和SC2作為予員備記憶單元。備用列 sm由丨列部份之記憶單元SRM1和備用列解碼SSRD1構成。 另外，气用列SR2由1列部份之記憶單元SR 器SRD2構成。 另外’備用行sci由1行部份之記憶單元SCM1和備用行解 碼器SCD1構成。備用行SC2由！行部之記憶單元則2和備用 行解碼器SCD2構成。 備用列解碼器SRDi和別〇2分別在其内部預先記錄有不良 記憶單元之列位址，使被輸入之列位士正，和該不良記憶單 元之列！址進行比較，纟-致之情況時，選擇對應之備用 之圯憶早兀SRM1和SRM2。在備用列記憶器單元SRM1 *SRM2 被選擇之情況時，備用列解碼器SRD1 *SRD2控制列解碼哭 802 0，成為不會選擇正常之記憶器陣列之記憶單元之方 另1卜i備用=解碼器SCD1 *SCD2在其内部預先記錄有不 良記憶單兀，行位址。備用行解碼器SCM *SCD2使被輸入 之行位址和該被記錄之不良行位址進行比較，在一致之情 況時，分^選擇對應之備用行記憶單元SCM1 *SCM2。在備 用行記憶單元SCM1或SCM2被選擇之情況時，備用行解碼器 SCD1和SCD2控制行解碼器8〇3〇，成為不會選擇正常之f 器陣列之記憶單元。 ° u 當在記憶器陣列存在有不良記憶單元之情況時，利用備

用列SR1和SR2，或借闲分ςΓ1 4 cpo 7 y y W ;Λ備用仃SCi和SC2之任何一個用來替換該

記憶單元，藉以進行不良記憶單元之修復。例如，如圖H 五、發明說明（3) & &在"己憶器陣列中存在有不良記憶單元DBM1至DBM8。 RF2^，日寸’不良記憶單元DBM2〜DBM4對應到同一列位址 CM j不良記憶單元DBM3、DBM5〜DBM7對應到同一行位址 因此，, 常丄圖1 9所示，分別利用備用列SR1和SR2用來與正 別利〜⑽陣列之列位址R F 1和R F 2之對應列進行替換，和分 行袪Z備用行SC1和％2用來與行位址叮3和CF8之對應行進 ^ :利用這種方式可以修復記憶器陣列8 〇丨〇。 、生Θ 0疋概略方塊圖，用來表示記憶器測試器g 〇 〇 〇之構

功能，用來檢測半導體 判斷利用備用列或備用 半導體裝置8 0 0 0。 生器9 0 1 0、比較器 置9040 。 入動作時，用來產生列 8、和測試用寫入資料 裝置8000 。 器9 0 1 0亦產生其他之控 片選擇信號/CS、列位 號/ C A S等，將其施加到

記憶裝 行之任 記憶 902 0、 信號 位址信 TD ’將 另外 制信號 址閃控 被夠定 另外 生與寫 裔測試器9 0 0 0具有冗餘解析 置8 0 0 〇之不良記憶單元，和 何一方之替換是否可以修復 裔測試器9 0 0 0具備有信號產 失效記憶器9 0 3 0、和解析穿 產生器9 0 1 0在測試動作之寫 號RA0-13、行位址信號 其施加到被測定半導體記恤 ’圖中未顯示者，信號產^ ，例如寫入賦能信號WE、晶 制信號/RAS、行位址閃控$ 半導體記憶裝置8 0 0 0。 。 ’信號產生器9 0 1 0在測試重力 入資料TD對應之期待值資祠_ 作之讀出動作時，亦產 。比較器9 0 2 0使來自被

測定半導體記憶裝置8 0 0 0之輸出：欠、、 比較，用來判定被測定半導體記二$和期待值資料ED進行 之資料，將其判定結果作為通、局思裴置8 0 0 0是否輸出正確 出。 ^失致信號P/F的進行輸 失效記憶器9 0 3 0是具有|赫、、目| a 7 ,产留-η奴《々； 測定半導體記憶裝置8 00 0之 5己k早兀相同數目之記憶元件之記憶哭。 υ之 =效記憶器關是在從信號產生器9〇1()輸出之列位址作 唬3、行位址信號CA0_8所指定之記憶元件、記憶從。 .比較裔9 0 2 0輸出之判定結果信號p/ F之位準。 解析裝置9 040讀出失效記憶器9〇3〇之資料，用來 用備用列，備用行之任何一個之替換是否可以修復 悻哭。 Γ又圮 πνϋ 口口 解析裝置9040將所欲修復之位址輸出到修復裝置，例 雷射彳政调裝置。該雷射微調裝置用來微調被設在半導體 憶裝置80 〇〇中之熔絲元件，用來對不良位址之值進行輕^ 化。另外’該雷射微調之細節被揭示在日本國專利案: 平4-3 30 7 1 0號公報。 〃寸開

在4知之§己憶器測試器9 〇 〇 〇中，隨著被測定半導體記 為8 0 0 0之記憶容量之增加，需要使失效記憶器9 〇 3 〇之容: 增加。失效記憶器9 0 3 0變成為需要高價格和能以高速動^ 之記憶器，所以當失效記憶器9〇3〇之容量增加時，备 本變高之問題。 "成 另外’近年來製造具備有所謂之内藏型測試裝置（内建 測試裝置）之半導體記憶裝置或裝載有半導體記憶裝置之

89108908.ptd 第8頁 508582 五、發明說明（5) 半導體裝置，其中在被測定半導體記憶裝置8 0 0 0，或裝載 半導體記憶裝置之半導體裝置内，内藏信號產生器9 0 1 0， 不以記憶器測試器進行測試。但是，在此種具備有内建測 試裝置之半導體記憶裝置或半導體裝置中，即使記憶器陣 列中是否存在有不良記憶單元之測試時，如圖2 0所示，要 以本身進行實現冗餘解析功能之測試時會有困難。因為如 上所述，用以記憶不良記憶單元之位址之失效記憶器 9 0 3 0，需要與被測定半導體記憶裝置或内藏在半導體裝置 之半導體記憶裝置具有同等之容量，所以事實上要將此種 失效記憶器裝載在半導體記憶裝置或半導體裝置會有困 難，變成不能進行冗餘解析。 [發明之概要] 本發明之目的是提供具備有内建測試電路可以用來檢測 不良記憶單元和以冗餘記憶單元替換該不良記憶單元之半 導體記憶裝置和裝載有半導體記憶裝置之半導體裝置。 本發明之另一目的是提供可以簡易構成之試驗裝置，即 .使被測定半導體記憶裝置或内藏在被測定半導體裝置之半 導體記憶裝置之記憶容量有增加之情況時，亦可以以高速 進行不良記憶單元之檢測，並且，，可以進行冗餘解析。 本發明主要的是一種半導體裝置，具備有記憶單元陣 列、記憶單元選擇電路、資料傳達電路和測試電路。 記憶單元陣列具有用以保持記憶資料之多個記憶單元被 配置成行列狀。該記憶單元陣列包含具有多個正常記憶單 元之正常記憶單元陣列和具有多個預備記憶單元之預備記

89108908.ptd 第9頁 508582 五、發明說明（6) 憶單元陣列。 記憶單元選擇電路依照位址信號用 料傳達電路用來進行與被選擇 、擇記憶單元。資 之授受。 σ ^思早70之間之記憶資料 測試電路用來檢測正常記憶單元 以決定以那一個預備記憶單元進二麩=不良記憶單元，藉 信號產生電路、比較電路、位址^二“、測試電路包含有 信號產生電路用來產生位址作^ ^電路、和判定電路。 元、和用來產生在測試寫入動二:：以順序的選擇記憶單 元之測試資料、和產生在測$ 二二入到被選擇之記憶單 出之期待值資料。 “出動作時欲從記憶單元讀 比較電路在測試讀出動作時， 單元之記憶資料和期待值資料進行比"自被選擇之記憶 ,位址記憶電路依照比較電路之:。 良記憶單元對應之不良位址。 乂、果’用來記憶與不 a判定電路依照位址記憶電路所保 定以那一個之預備記憶單元進拖不良位址，用來判 性的記憶順序檢測到之不良位=、位址記憶電路選擇 址不同之不良位址。 人已被記憶之不良位 最好，使預備記憶單元陣列呈 記憶單元列、和n個（„:自然幻之然數）之預備 電路包含有多個替換判定部， 置°己射f思早兀行。判定 預備早…丨員序的替換包含不良上早：列和0個 止吊記憶單元

I 89108908 •Ptd 第10頁 508582 五、發明說明（7) 列或正常記憶單元行。位址記憶電路包含有:阳個之記 兀打，被設置成分別與多個替換判定部對應，用 ^ 良位址:個不良列位址；和0個之記憶翠元行，被^置 成分別與^個替換判定部對應，用來記憶不良位址中之n 個不良行位址。各個替換判定部，在檢測到不二二二 之：位址或行位址至少有—方與已被記憶之：列：： 不良行，同時，就依照對應之步 ：二： 個記，，元行和:^個之記憶單元行進行活性化斤。使對應之m 或是最好使預備記憶單元陣列具有m個 和順η··自然數)之預備記憶單元巧 :順序：I種ί Ϊ替換判定部，被設置成對應到替換步驟 個預備記‘“元：順個預備記憶單元列和η 憶單元列或正常替換：含不良記憶單元之正常記 之記憶單元行被設：每一：丄；址記：單元路包含有多個 定部中，在順序替換：步;二二驟？/:編 記憶單元之替換順彳預備5己^早兀列和預備行 各個替換判定部，在共同之替換判定部之群組。 位址之至少一“已記憶單元之列位址或行 同時，就依照對庫之牛_ ’ 良列位址或不良行位址不 進行活性化。C之步驟之順序使對應之多個記憶單元行 或疋敢好使預備記情显 備記憶單元列、和n 早自=具有爪個（Π然數）之預 …、數）之預備記憶單元行。位

JO 厶 發明說明（8) 記憶Λ電路包含有吖m + / (πι + η)個之不良列位址，· f之第1記憶單元行，用來記憶 來記憶（m + n)個之不p f m + n)個之第2記憶單元行，用 單元行。判定電路义^立址’被設置成分別對應到第1記 位址至少有一方與已f檢測到不良記憶單元之列位址或 良列位址或不良行;立址二J J在第1和第2記憶單元行之不 之下-個組，記憶新檢測不:尤：第1和第2記憶單元行 依照本發明之另—形 : 半導體裝置具備有記憶星_肢裊置之試驗裝置， ，m個（m :自然數〕之預；凡二車严设有正常記憶單元陣 備記憶單元行；今、记憶單元列和π個（η :自然數）之 、位址記憶電路;具備有信號產生裂置、比較 信號產生裝置用來產 ％ ^ 憶裝置之記憶單元：j信號藉以順序的選擇半導體 到被選擇之記憶單元之測=在：則試寫入動作時之寫 時欲從記憶單元讀出；=料和產生在測試讀出動 比較器在測試讀出動作時寺：j:; 元料和期待值資料進行比較 選擇之記憶單 記憶單元對應之不良位址r 較、、果，用來記憶與不良 判定電路依照位址記憶 定以那—個之預備記_ =所保持之不良位址，用來判 位址記憶電早7"進行替換。 與已被記憶之不良位址不同：不到之不良位址中之

89108908.ptd 第12頁 508582 五、發明說明（9) 因此，本發明之主要優點是可以以比較小之带 行不良記憶單元之檢測和冗餘解析，可以將具規模進 功能之測試電路裝載在半導體裝置本身。 ’、&餘分析 本發明之另一優點是可以獲得與所欲替換之π 關之資訊。 、不良位址有 本發明之更另一優點是即使被判定半導體記恤壯 、 藏在被測定半導體裝置之半導體記憶裝置之記二=置或内 加之情況時，亦可以以高速進行不良記憶單 疋之檢測，並 且，可以以簡易之構造實現冗餘解析。 經由下面聯合附圖之對本發明之詳細說明，& 明之上述和其他目的、特徵、觀念和優點更加明 T个知 [較佳實施例之說明] 白。 [實施例1 ] 圖1是概略方塊圖，用來表示本發明之眘姑^ t Θ <貝％例1 能型

半導體記憶裝置（以下稱為DRAM)l〇〇〇之全體構造 則·一 另以下之說明可以明白，本發明之内建測試電路二 限於裝載在圖1所示之DARM 1 0 0 0之情況，一般可以適&用在、 被裝載於半導體裝置之半導體記憶裝置之測試。I 參照圖1 ’DRAM1 0 0 0具備有··控制信號輸入端子群丨丨，用 2 ί ί 2位址閃控信號/RAS，行位址閃控信號/CAS，寫人 杨=二=/WE，晶片賦能信號/CE，時鐘賦能信等之 a VV♦位址輸人端子群13，㈣接受位址信號A0〜 1 = ·=文），資料輸入/輸出端子群15，用來進行資料 之輸入/軚出；Vcc端子18，用來接受外部電源電位…；

89108908.ptd ___ 第13頁 508582 五、發明說明（10) 和v s S立而子1 9，用來接受接地電位v s s。 其中’施加到控制信號輸入端子群11之信號CKE是 才曰不可以將控制信號輸入到晶片之信號。 DRAM1 00 0更具備有：控制電路26，依照控制信 ，=部控制信號藉以控制DRAM1〇〇〇全體之動作“ #唬匯流排72，用來傳達內邱批制栌觫·私^ fJ 用來接m你，二位址緩衝器30， 來接又末自位址輸入端子群丨3之外部位址信號， 生内部位址信號；和記憶單元陣列丨〇 〇，具有被配9 列狀之多個記憶單元Mc。 -置成灯 内部位址信號是指例如由外部列位址信號Ra〇〜1 3 ^^^/^址信舰㈠和/齡心和由外部行位址 佗號CA(^8_產生之互補之内部行位址信號CA〇-8和/ca〇 —8。 記憶單元MC之構成包含有：電容器，用來保持資 存取電晶!？GM ’具有閘極連接到與各列對應之字線WL。 在記憶單元陣列1 〇〇中，對於記憶單元之各列設有 WL，對於記憶單元之各行設有位元線虬，/Βί。 :外，圖1所示之記憶單元陣列100，與圖19所示記惟單 元陣列部8(HG同樣的，包含有正常之記憶單元陣列丽、 和備用列SR及備用行SC。 Ο 在記憶單元陣列100中，作為備用列SR者設有2個之備用 列SR1和SR2 ’作為備用行Sc者設有2個之備 SC2。 DRAM1 00 0更具備有内建自行測試電路（以下稱為bist電 路）200 0,用來檢測DRAM1 000之不良記憶單元，進行以備用

五、發明說明（11) 列用行sc替換 BIST 電路2〇〇〇 # ^ 自位址緩衝器3〇之卫立电路26控制，在通常動作時，將來 輸出到列解碼哭4〇内Z列位址信號和内部行位址信號分別 行解碼器52。^外，用列解碼器42、行解碼器50和備用 資料輸入/輸出端子電路2 0 0 0在通常動作時，接受從 缓衝處理，從耷λ f15施加，被輸入/輸出緩衝器85進行 輸出到行選擇^。。驅動電路8〇輸出之寫入資料，將其直接 位^止ί ^ H ’ BIST電路2QQG在測試動作日寺，不是將來自 邛所產夺7二Λ之内部位址信號，而是將BIST電路20 0 0之内 解碼器‘2別施剛 從寫入驅動器心:：!;：用… 試資料寫入到記憶單元陣列二到，、擇間2°° ’用來將測 产ϊ ί ΐ ΐ:重測試動作之寫入動作之後，BIST電路2 0 0 0再 ^、產生内邛位址仏號，用來進行被 出。BIST電路2 0 0 0依照該被 =2 =枓之言買 ^ 貝出之貝枓和期待值資料ED夕 t、.Ό果’順序的檢測正常記憶單元 m置1來決定與此種多個不良記憶單位對以 個:良立址和多個不良行位址，要以備用列sr和傷j夕 SC之何種組合替換。 用行 當η”，測試動作中之讀出動作時，依照βι 1有用α午馬為42和備用行解碼器52分別將 戶斤 508582 五、發明說明（12)

不良行位址非揮發性的分別記憶。 和備用行解碼器52亦可以被構建成 件^以用來對^3了電路2〇〇〇指示之 或讀出。另外5 BIST電路2 0 0 0亦 動作後’將所欲進行此種替換之位 情況’亦可以構建成依照被輸出到 測試器對修復裝置發出指示，與習 欲替換 因此， 具備有 替換位 可以構 址輸出 外部之 知者同 5 2之熔 在利 通常之 之不良 備用列 非揮發 址進行 建成在 到外部 替換位 樣的， 絲元件 用 BIST 讀出動 糾位址和 解碼器4 2 性記憶元 電的寫入 完成測試 。在此種 址，外部 修復裝置 進行微調 電路2 0 0 0 作和寫入 對備用列解碼器4 2、備用行解碼器 〇 元成此種几餘長解析後，變成進行 動作。

哭通$之項出動作和寫入動作時，依照對來自位址緩衝 :3 Y之!!部列位址信號進行解碼之列解碼器4 〇之輸出’字 I驅動45使對應之字線WL選擇性的活性化。這時，備用 碼器42在被非揮發性記憶之不良列位址和來自位址緩 U的之内部列位址一致之情況時，就使備用列SR之字線WL ’舌I生化’對列解碼器4 0指示不進行列選擇動作。 分、/卜 方面’依照對來自位址緩衝器3 0之内部行位址信 =進订解碼之行解碼器5〇之輸出，行解碼器使行選擇信 哭 G 力外一方面，備用行解碼器52在來自位址緩衝 产、〇 ^内部位址信號與非揮發性記憶之不良行位址一致之 二况時’就使與備用行％對應之行選擇信號活性化，對行 角午碼=50指示不進行選擇動作。 行^擇彳§ 5虎經由行選擇線5 4施加到行選擇閘2 〇 〇。行選

第16頁 508582 五、發明說明（13) 擇閘20 0依照行選擇信號，選擇性的連接用以對位元線對 偶BL、/BL之資料進行放大之感測放大器6〇和I/O線76。 I/O線76經由讀出放大器/寫入驅動器8〇和輸入/輸出緩 衝裔8 5 ’進行與資料輸入/輸出端子1 5之間之記憶資料之 傳達。利用這種方式，在通常動作時，進行資料輸入/輸 出端子1 5和記憶單元MC之間之記憶資料之授受。 控制電路26如上所述，用來進行BIST電路20 0 0之測試動 ，^開始/結束之控制，或在利用外部控制信號之組合指 定讀出動作之情況時，產生使感測放大器6 〇活性化之信號

SON、ZSOP等之用以控制DRAM1 000之内部動作之内部控制 信號。 DRAM1 〇〇〇更具備有内部電位產生電路7〇，用來接受外部 電源電位Vcc和接地電位Vss，藉以產生與位元線對偶之 ’’ Ηπ位準電位對應之供給到感測放大器6〇之内部電源電位 Vdds 〇 ’、 圖2是概略方塊圖，用來說明圖j所示之MST電路2〇⑽ 構造。 BIST電路2000包含有：BIST控制部2〇1〇，依照來自控制 電路26之控制，用以控制内建測試動作；測試信铲 2〇20，被卩13丁控制部2〇1〇控制，在内建測ϋ ^ 生内部列位址信规〇-13、3和内部行位乍址"；號別產 CA0 8、/cA〇-8，測試寫入資料TD和期待值資料肋·多1^工 =二’ „IST控制部㈣’依照動作模態選二的 將任何一方施加到列解碼器4〇和備用列解碼器乜；多工器

508582

204 0 ’被BIST控制部2〇1〇控制，用 3(]^, rk\ jLrz 接文來自位址緩衝器 利之内部仃位址信號CA◦一8、/CA〇一 8， 生哭9 η 9 η 4 + A 和來自測試信號產 “m ,部行位址信號，依照動作模態將 出到仃解碼器5 0和備用行解碼器5 2 ·夕 σσ 控制部201G㈣，用來接受來自寫=f ，被川丁 ., J ϋ八舄入資料TD，依昭 動作模態將任何一方施加到行選擇閘2〇〇 ;比較器2〇6〇，"、、 f内建測試模態之讀出動作時，使來自行選擇電路2〇〇之 讀出資料RD和來自測試信號產生器2〇2〇之期待值資料ed進

行比較，依照比較結果之一致/不一致用來輪出通過/失效 信號P/F ;和位址替換判定器3 0 0 0，在内建測試模態中， 接受從測試信號產生器輸·出之内部列位址信號和内部行位 址佗號，依照來自比較器2 〇 6 0之通過/失效信號ρ / ρ之活性 化（當資料ED和資料RD不一致之情況時），記憶正常記憶單 元陣列100R中之不良位址，並且，決定欲以備用列SR和備 用行SC替換之不良位址。

在B I S T控制部2 0 1 0具備有可以依照位址替換判定器3 〇 〇 〇 之判疋結果，使備用列解碼器4 2和備用行解碼器5 2進行電 重寫之非揮發性記憶元件之情況時，可以對欲^該等非^ 發性3己fe斋替換之不良位址進行程式化。另外，B I $ 了控制 部2 0 1 0依照位址替換判定器3 〇 〇 〇之判定結果讀出所欲替換 之不良位址，經由輸入/輸出緩衝器，從輪入/輸出端子群 1 5輸出到外部。 圖3是概略方塊圖，用來說明圖2所示之值址替換判定哭

508582 五、發明說明（15) 3 0 0 〇之構造。 在說明位址替換判定器3 〇 〇 〇之構造之前，首先簡單的說 明以備用列SR和備用行sc替換圖1之記憶單元陣列丨〇 〇中之 不良位址之處理步驟。 在以下之說明中，與圖1 9所示之記憶單元陣列部8 〇丨〇之 不良記憶單元相同之不良記憶單元分布亦發生在記憶單元 陣列1 0 0。 因此’下面再度的參照圖19，在存在有不良記憶單元 DBM1〜DBM8之8個不良記憶單元之情況，順序的變化列位 址’和順序的變化行位址，當檢測該等不良記憶單元DBM工 〜DBM8時’以不良記憶單元DBM1〜⑽關之順序檢測不良記 憶單元之存在。 這時’在利用2個之備用列SR1和SR2、和2個之備用行 SCI和SC2 ’對與該等不良記憶單元對應之位址進行替換處 理之情況時’依照以備用列和備用行替換與不良記憶單元 對應之正常記憶單元列或正常記憶單元行之順序，成為可 修復和不可修復所有之不良記憶單元之情況。 DBM4(歹*J位址共同為RF2 以第1號之備用行記憶單 DBM7(行位址共同為CF5 以第2號之備用行記憶單 例如，以備用列記憶單元SRM1替換不良記憶單元 DBM1 (列位址RF1，行位址CF1)，以第2號之備用列記憶單 元SRM2替換不良記憶單元])關2 行位址分別為CF2、CF3、CF4) 元SCM1替換不良記憶單元DBM5 列位址分別為RF3、RF4、RF5) 元SCM2替換不良記憶單元DBM8(列位址RF8、行位址CF8)

89108908.ptd 第19頁 508582 五、發明說明（16) 在這種情況可以以2個之備用列SR 、SR2和2個之備用行 SCI、SC2替換全部之不良記憶單元DBM1〜DBM8。 但是，例如首先以第1備用行記憶單元SCM1替換不良記 憶單元DBM1，以第2備用行記憶單元SCM2替換不良記憶單 元DBM2，然後以第1號之備用列記憶單元SRM1替換被檢測 到之第3號之不良記憶單元DBM3，μ乐z親之備用列記憶單 元S R Μ 2替換苐5號出現之不良記憶單元d β μ 5，在順序進行 此種處理之情況時，不能以2個之備用列和2個之備用行之 替換用來修復所有之不良記憶單元。

在依照上述之方式，川盲床的认 t 列#偌用—& #二丨貝序的私測不良記憶單元，以備用 列或備用仃加u替換之處理中 之正常記憶單元陣列^分I，=只是依照不良記憶單夭 備用行之替換處理之順序，而且也依照進行備用列和 況。 成為可修復和不可修復之情 在此處是備用列為2個，備 順序以備用列和備用行替換 丁亦為2個之情況，在依照 時，在進行各個替換之4個步驴檢測到之不良記憶單元 備用列或備用行之替換，具Τλ ，以第幾號步驟進行與 下面以R表示與備用列替換之F1主列6種之組合。、

換之情況。 、a況，以c表示與備用行替

情況1 :RwR—C—c 情況2 : R wC —R

情況 3 : R 4 c C R 情況 4:C->R4R4r

508582 五、發明說明G7)

情況 5 : C R c R 情況 6 : C — C — R — R 盥=即，在4個步驟中，例如已決定以第幾號之步驟進行 二用列替換，此種組合就被決定，此種組合之總數為從 王。4個（2個備用列+ 2個備用行）之中取出2個之組合數 二=4!/(2! · 2!) = 6。其中對於自然數k，以k!表示自 數k之階乘。 …、 ^般在備用列為m個，備用行為n個之情況時，此種組合 目為(m+n) Cn - (m + n)Cni=(ni + n)!/(ni!xn!)。 =用2個備㈣和2個備有行最後可以替換和修復所有 良記憶單元之情況時，在上述之6種順序中—定存在 ^可以進打完全修復之與備用列和備用行之替換處理之順 在圖3所示之位址替換判定器3〇〇〇中，上述之^ 以並行的判定，構建成對6種之系統並行的處理。月/ 參照圖3，位址替換判定器3〇〇〇具備有 定部31〇0.1〜3100.6，分別對應到上述之情:工換判 在進行不良位址之替換處理之情況時，利不 月況’ 換分別用來判定是否可修復。 不良位址之替 位址替換判定器300 0更具備有：列位址記怜

RM6，對應到第！替換判定部31⑽.i至第6替R 6，分別用來記憶欲與2個備用列替換之列、爿疋#31 00· 記憶部CM 1〜CM6，用來記憶欲與2個行址，和打位址 址。 世址替換之行位

J^582

五、發明說明

(18) 、=如，在上述之情況1時，與第丨替換判定部31〇〇· i對應 的叹有列位址記憶部RM1和行位址記憶部(^1，亦即，在利 備用列進行2认之替換處理後，利用備用行進行2次之替 換。 列位址記憶部R Μ1包含有··記憶單元行μ c R11，用來記憶 名人利用第1備用列S R1替換之列位址；和記憶單元行 MCR1 2，用來記憶欲以第2備用列SR 2替換之列位址。 另外一方面，行位址記憶部CM 1包含有··記憶單元行 MCC11，用來記憶欲利用第1備用行SCi替換之行位址；和 記憶單元行MCC12，用來記憶欲以第2備用行SC2替換之行 位址。 第1替換判定部3 1 0 0 · 1因為如上所述的與情況1對應， 所以依照在對應之列位址記憶部RM1和行位址記憶部cmi中 之記憶單元行之記憶單元行MCR11、記憶單元行MCR1 2、記 憶單元行M C C11、記憶單元行C C1 2之順序，在通過/失效作 號P/F之每次活性化時，判定在該時刻之内部位址信號是 否寫入到記憶單元行。

與記憶單元行MCR11、MCR12、MCC11、MCC12對應的分別 設有預充電電路CPR11、CPR12、CPC11、CPC12。預充電電 路CPR11〜CPC1 2依照信號0用來將一致判定線.L(被設置 成與記憶單元行MCR11〜MCC12對應）預充電成為π Ηπ位準。 記憶單元行MCR11和MCR12包含有TG單元，被設置成對應 到内部列位址信號RAO、/RAO之組〜信號RA1 3、/RA1 3之組 之1 4個組，用來記憶該等信號之位準。

第22頁 508582 發明說明（19) 同樣的，記憶單元行MCCU *MCC12包含有TG單元，被設 置成對應到内部行位址信號CA〇、/CA〇之組〜信號ca8、 /CA8之組’用來記憶該等信號之位準。 列位址記憶部RM1和行位址記憶部(^1中之TG單元，依照 來自對應之第1替換判定部3 1〇〇·丨之指示，使寫入活性化 線TWL之位準變成為活性位準（” H"位準），用來記憶對應之 内部列位址信號或内部行位址信號之位準。 另外一方面，當已被記憶在記憶單元行之位址信號之位 準’與在該時刻被施加到位址替換判定器3 〇⑽之内部位址 信號RAO、/RA0〜RA13、/RA13或内部行位址信號ca〇、 〜CA8、/CA8之位準一致之情況時，被預先充電成為 π H1’位準之一致判定線μhl之位準就維持π Ηπ位準。另外一 方面，在不一致之情況時，一致判定線MHL之位準就變成 為n Lπ位準。 另外，與記憶單元行MCR11、MCR12、MCC11和MCC12對應 的’分別設有正反器電路SFR11、SFR12、SFC11、SFC12。 正反器電路SFR11〜SFC1 2之位準是在測試動作開始前被重 設h號RST重設，隨著對應之記憶單元行之寫入選擇線TWL 之變成為活性狀態（π Ηπ )而被設定。 第2替換判定部3100· 2對應到情況2，設有列位址記憶部 RM2和行位址記憶部CM2分別對應到利用備用列之替換處 理’並且，利用備行進行交替替換之處理。第2替換判定 部3100· 2以對應之列位址記憶部RM2和行位址記憶部CM2中 之記憶單元行之記憶單元行MCR21、記憶單元行MCC21、記

II Μ 89108908.ptd 第23頁 508582 發明說明（20) 憶單元行MCR22、記憶單元行MCC22之順序，在通過/失效 信號P/F之每一次活性化時，判定該時刻之内部位址信號 是否寫入到記憶單元行。其他之構造與第1替換判定部 3100.1之構造相同。 從第3到第6替換部3 1 〇 〇 · 3〜3 1 0 0 · 6分別對應到情況3至 情況6，惟一之不同在於對應之記憶單元行和對記憶單元 行進行寫入之順序，其他之構造因為與替換判定部3 1⑽.工 之構造相同，所以不再重複其說明。 在上述方式之構造中，替換判定部3丨〇 〇 ·丨之動作大 下所述。 斤亦即，例如在通過/失效信號P/F變成活性狀態之時刻， 第1替換判定部3 100· 1使記憶單元rMCR1 }之寫入選擇線 TWL成為活性狀態。因此，與記憶單元rMCRi 1對應之正反 器電路SFR11之位準被設定，所保持之資料用來表示已進 行過將位址信號寫入到該記憶單元RMCR丨1。 然後，當通過/失效信號P/F再度變成為活性狀態時，在 各個TG單元進行記憶單元行MCR丨1中所保持之内部列位址 信號，和在該時刻之内部列位址信號之位準之比較，依照 其比較結果驅動記憶單元行MCRU之一致檢測線MHL之位… 準。當已被保持在記憶單元行M C R 1 1之内部列位址和與新 檢測到之不良記憶單元對應之内部列位址一致之情況時， 第1替換判定部3 1 0 0 · 1就不進行記憶單元rMCR丨2之活性 化0 與此相對的，當已被記憶在記憶單元行M R 1 1之内部列

89108908.ptd 第24頁 五、發明說明（21)^ ^ ------—---- 位址，和鱼紅 致之情況^現之不良記憶單元對應之内部列位址不一 化之^愔^ :第1替換判定部31 〇〇· 1就使第2號之欲被活性 、單凡行MCR12之寫入選擇線TWL成為活性狀熊。 現之不良士二在弟2號之記憶單元行MCR12被寫入有與新發 MCR1 2對义應己夕丨思早兀對應之内部列位址，和與記憶單元行 以下同"正反器電路SFR12之位準變成為設定狀態。 持在記二Ϊ的，當每次檢測到不良記憶單元時，在已被保 持在新^、目I ^行中之内部列位址或内部行位址，和與被保 :=新^ _到之不良記憶單元對應之内部列位址或内部行 不一致之情況時，就依照第1替換判定部3 1()0· i之對 二、之h况1之順序號碼，使記憶單元行活性化。 、另外一方面，當已被記憶在記憶單元行中之内部列位址 或内部行位址，和與新檢測到之不良記憶單元對應之内部 列位址或内部行位址一致之情況時’第1替換判定部3 1 〇 〇 1就不進行與下一個順序號碼對應之記憶單元行之活性 化。 歲後’當内建測試中之正常€ fe早元已被檢查過時，假 如順序檢測到之所有之不良記憶單元之内部列位址和内部 行位址，與已被記憶在列位址記憶部腿1和行位址記憶部 CM 1中之内部列位址或内部行位址一致時，就以與第1替換 判定部31 0 0 · 1對應之順序，以備用列或備用行替換不良記 憶單元，判定為所有之不良記憶單元可以替換修復。其判 定結果作為修復失效信號RF的從位址替換判定器3 0 0 0施加 到BIST控制部2010。

89108908.ptd 第25頁 508582 五 、發明說明（22)

^上所述’第！替換判定部3m i和與其對應之列位址 :憶部RM1及行記憶部CMi之相同構造，亦被設置成與第2 #換判定部3 100· 2〜第6替換判定部3 1〇〇6對應。而且， 從第2替換判定部3100.2至第6替換判定部31〇〇 6分 :情況2至情況6 ’因此，各個替換判定部依照對應之順； 使列位址記憶部之記憶單元列和行位址記憶部之記憶 行進行活性化。 因此，如圖1所示，假如利用2個之備用列和2個之備用 行，可以修復正常記憶單元陣列1〇〇1?中之不良記憶單元 吩，則來自第1替換判定部3 1 〇 〇.丨至第6替換判定部3〗〇 〇. 6 之至少任=了個之修復失效信號RF，即使在檢測到最後之 不良記憶單7L之時刻，亦變成為維持非活性狀態L "位 因此，BIST控制部2010讀出被保持在列位址記憶部和行 位址記憶部（對應到修復失效信號”為非活性狀態之替換 f定部）之内部列位址信號和内部行位址信號。依照該被 讀出之内部列位址信號和内部行位址信號，與備用列解碼 器42和備用行解碼器52對應的，可以對所欲替換之列位址 和行位址進行程式化。 如上所述，與列位址記憶部RM1至龍6對應的，記憶單元 行存在有2 X 6 = 1 2個’與行位址記憶部c n 1〜⑽6對應的， 吕己憶單元行存在有2 X 6 = 1 2個，合計存在有2 4個之記憶單 元行。 圖4是電路圖，用來表示圖3所示之tg單元之構造。

89108908.ptd 508582 TG單元包含有：位址信號線ASU，用來傳達内部行位址 信號CAn或内部列位址信號RAn(n:自然數，在之情況^ =0〜13，在CAn之情況^。〜8);記憶單元，由2個之 ^相器⑽⑷謂構成；N通道型存取電晶體asu，依照 ^號線TWL之位準用來連接記憶元件謂之記憶節點^和位 址信號線ASU ;位址信號線胤2，用來傳達與位址信號 CAn或RAn互補之内部位址信號/CAn */RAn ; N通道型存取 電晶體TA2 ’ I照信號TWL之位準用來進行記憶元件BSE之 記憶節點π2和位址信號線ASL2之間之連接；N通道電晶體 T11和T12，串聯連接在_致檢測線MHL和接地電位之間； 和電晶體T13和T14，串聯連接在一致檢測線〇L和接地 位之間。 電晶體ΤΙ 1之閘極與位址信號線ASL1連接，電晶體Τ12之 閘極與記憶元件BSE之記憶節點η之連接。 旦 曰電晶體Τ13之閘極與記憶元件BSE之記憶節點η1連接，電 晶體T14之閘極與位址信號線ASL2連接。 =即，依知、舄入選擇線TWL之活性化，記憶元件BSE與叙 止乜號線ASL1和ASL2連接。另外一方面，在記憶元件BSE 所保持之資料，與位址信號線ASL1 *ASL2上之内部位址信 號不一致之情況時，一致檢測線Μ H L·經由電晶體τ 11和τ 1 2 ^路徑或電晶體Τ13和Τ14之路徑之任何一個，形成與接地 電位連接用來進行放電。 /、 圖5疋概略方塊圖，用來表示圖3所示之第1替換判定部 310 〇 · 1之構造。 、 口

=2替換判定部3100.2〜第6替換判定部3i〇〇 6之構造只 連接之記憶單元行不同外，其基本構造相同。 化Ϊ丨_替換判定部3 1 00 · 1包含有：and電路3丨02，用來使記 二早兀仃MCR11之一致檢測線MHL和正反器電路SFR11之輪 出^成與輸入節點連接；AND電路31〇4，用來使記憶單元 I Λ 一致檢測線MHIj和正反器電路SFR1 2之輸出形成與 别入筇點連接，AND電路31 06，用來使記憶單元RMCC1!之

:致檢測線MHL和正反器電路SFC1 j之輸出形成與輸入節點 連接；AMD電路3108，用來使記憶單元行ΚΠ2之一致檢測 線MHL和正反器電路訂(：12之輸出形成與輸入節點連接；和 4輸入NOR電路3110，用來接受AND電路31〇2〜31〇8之輸 出，藉以輸出信號MS。 在以下之說明中，第1替換判定部31〇〇·丨iAND電路31〇2 〜3 1 08之輸入節點中之與一致檢測線MHL連接之輸入節點 为別以郎點MHa、MHb、MHc、MHd表示，與正反器電路 SFR11〜SFC12之輸出連接之輸入節點以節點、MVb、 MVc、MVd 表示。 第1替換判定部3100.1更包含有：邏輯閘32〇〇，用來接受 節點NVa之位準之反相信號、節點μVb之位準之反相信號? 節點MVc之位準之反相信號、節點μVd之位準之反相信號、 和信號MS、通過/失效信號P/F，將該等信號之邏輯積施°加 到記憶單元行MCR11之寫入選擇線TWL，作為寫入選擇信號 WEa的進行輸出；邏輯閘3202，用來接受節點NVa之位準^ 信號、節點MVb之位準之反相信號、節點MVc之位準之反相

89108908.ptd 508582 五、發明說明（25) *-- 信號、節點_之位準之反相信號、和信规、通過/失效 信號P/F，將該等信號之邏輯積施加到記憶單元行mcri22 寫入選擇線TWL ’作為寫入選擇信號勵的進行輸出；邏輯 閘32 04 1來接受節點MVa之位準之信號、節點，之位準 之信號、節點MVc之位準之反相信號、節點_之位準之反 ，信號、和信號MS、通過/失效信號p/F，將該等信號之邏 輯積施加到記憶單元行MCC11之寫入選擇線TWL，作為寫入 選擇k號WEc的進行輪出；和邏輯閘32〇6，用 MVa之位準之信？虎、節點腸之位準之㈣、節點:位 準=號、郎點MVd之位準之反相信號、和信號⑽、通過/ 失效L ^P/F，將忒等信號之邏輯積施加到記憶單元行 MCH2之寫入選擇線TWL，作為寫入選擇信號WEd的進行 出0 /苐1曰換判疋部3100.1更包含有·· 6輸入and電路，用來接 受節點MVa之位準、、節點MVb之位準、節點MVc之位準、節 ，MVd之。位準、信號MS和通過/失效信號p/F，藉以輸出該 等之邏輯積；和正反器電路321〇，依照重設信號RST被重 設，依照AND電路3208之輸出被設定，用來輸出與情況i對 應之修復失效信號CS1-RF。 下面將更詳細的說明圖3所示之位址替換判定器3 〇 〇 〇之 動作。 圖6和圖7是時序圖，用來說明位址替換判定器3 0 0 0之動 作。 在以下之。兒明中’以圖1 g所示不良記憶單元⑽Μ 1〜⑽M8

508582 五、發明說明（26) 之順序’用來說明檢測到不良記憶單元之情況。 、f 6未顯示者，在測試開始前使重設信號RST活性化用來 進行所有之正反器之清除。另外，圖中未顯示者，在進行 各個一致判定動作之前，依照信號必將一致判定線預 充電成為π Ηπ位準。 ^ =，說明第1替換判定部31 0 0 · 1之動作，和與其連接 之，k 單凡行MCR11、MCR12、MCC11、MCC12 之動作。 第1替換判定部3 1 〇 〇 · 1如上所述，依照備用列—備用列 二備用仃〜備用行之順序，對所檢測到不良記憶單元進行 替換處理。 立餐照圖6，在時刻tl，因為節點MVa、MVb、MVc、MVd全 部成為L”位準，換言之記憶單元MCR11、MCR12、MCC11、 2之全部之值因為尚未進行寫入動作，所以第1替換判 ^ =3^,00· 1之心節點之位準（對應到圖6中之信號CS1-MS) &成為’’ Ηπ位準。 在核成I到不良圮憶單元⑽Μ1，信號p / F成為活性化（π η，， = ，與記憶單元行MCRU對應之寫入選擇信號 =成為H”位準，在記憶單元行MCRn寫入不良記憶單 凡⑽们之列位址RF1。 罝其不良記憶單元DBM2之檢測時’依照來自與記憶 = =MCR11對應之正&器電路SFR11之信號，節點MVa之 之值ίί i H"位準，但是因為被記錄在記憶單元行MCR11 記憶單元DM2之列位址不一致，所以節點_ 之位準不會變成vr位準。因此，$1#換 508582 五、發明說明（27) ----- 之MS節點變成為” H"位準，信號p/F在時刻ΐ3變成為"H"位 準’與記憶單元行MCR1 2對應之寫入選擇信號WEb變成為 位準，在記憶單元行MCR12寫入不良記憶單元DBM2: 位址RF2。 ~ 其=，在不良記憶單元DBM3之檢測時，因為已被記錄在 記憶單元行MCRi 2之列位址與不良記憶單元DBM3之列位址 一致’所以第1替換判定部3 1 00. 1之MS節點變成為"l"位 準、。因此，與記憶單元行MCC11對應之寫入選擇信號WEc保 持為n Ln位準，不對記憶單元行MCC丨1進行寫入。 、與不良§己憶單元DBM4之檢測時同樣的，因為MS節點變成 為"L”位準’所以不對記憶單元行MCC1 1進行内部位址之寫 入。 ”、 其次，參照圖7，在不良記憶單元DBM5之檢測時之時刻 14 口為已被C憶在對應之記憶單元行之任何一個之内部 列位址♦内祁行位址，均與不良記憶單元DBM5之内部位址 不一致’所以對記憶單元行MCC11寫入不良記憶單元DBM5 之内部行位址。 二f =良記憶單元DBM6和DBM7之檢測時，因為已被記錄在 5己單70 ^MCCl 1之行位址，與不良記憶單元DBM6和DBM7 之行位址一致，所以對記憶單元行MCC1 2之寫入選擇信號 WEd不被活性化，不進行對記憶單元行仏^^丨2寫入内部位 址° w在不良記憶單元DBM8之檢測時之時刻15，因為不良記憶 單兀DBM8之行位址，與已被記憶在記憶單元行MCRn、

89108908.ptd 第31頁 508582 五、發明說明（28) MCR1 2、MCC11之内部位址不一致，所以對記憶一 MCC1 2舄入不良記憶單元之行位址[Μ。 行 n i Π早7^陣列中之全部之不良已被檢測*之時刻（、11 5式=成％)，在以上之動作中’第1替換判定部31〇π (測 反态電路321 0之輸出位準未被設定。 ·之正 對於第2替換判定部3丨〇〇. 2〜第6替換判定部3 1 〇 ^連接之記憶單元行和用以進行列或行判 ·，其 =定部31。。」不同，但是其動作與第丨替換 d 10 〇 · 1之動作相同。 欠4 但是’對於寫入到各個記憶單元行之位址， “虎之不良記憶單元DBM8時正反器電路3210之於屮"V則到第 设定’會隨著各個替換判定部而不同。 ⑴疋否被 在凡成測試後，B I S T控制部2 0 1 0讀取與第；|替換 惟1〇〇· 1至第6替換判定部3 100· 6之正反器電路321〇之疋部 C之修復失效信號RF。在第1替換判定部3 1 〇 〇 ·丨至〃值^對 判定部3 1 ο 〇 · 6中之修復失效信號RF為” L1，位準之巻=J曰換 ^々連接之記憶單元行、和保持有效值之記憶單元行，換 3之，在節點MVa、MVb、MVc、MVd中，其位準為π H"位準、 之把憶單元行所記憶之值用來表示所欲替換之位址。在以 上所說明之實例中，亦可以根據與第1替換判定部3丨〇 〇工 ^應之圯憶單元行所記憶之位址，或連接到第5替換判定 部31 0 0· 5之記憶單元行所記錄之值，以備用列和備用行進 行替換處理。 在如上所述之B I ST電路2 0 0 0之構造中，因為即使被測定

_908.刚

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電路規模抑 記憶裝置之 五、發明說明（29) 半導體記憶裝置之記憶容量變大時，亦可以將 制成很小，所以具有可以很容易内藏在半導體 優點。 另外’在以上之說明中所說明之實例是備用列 備用行為2個之情況，但是備用列和備用行之數目“、、二固’ 限於該等之值，例如在增加備用列和備用行之 w不 4 ilSJ ^ 冷主 時，可以依照該增加之個數，設置與增加之組合數 I儿 數目之替換判定部，並且，設置與其對應之列二址吃二= 和行位址記憶部。 13心Μ

另外’在實施例1中是在半導體記憶裝置内部設置bist ，路2 0 0 0，但是本發明並不只限於這種情況，半&導體記憶 裝置亦可以構建成例如與邏輯電路一起積體化一 =°日^ ^日可，設置BIST電路2 0 0 0用來進行該半導體記憶裝置之測 [實施例2 ] 在實施例1中構建成將BIST電路2〇〇〇内藏在 J置1 0 0 0 * ’利用該BIST電路200 0用來進行*良記Ύ <檢測和冗餘解析。，

部: 記憶裝置8 0 0 0之内部，而是設在; 惨壯窨Γί) (Γη夕、’丨依照來自該測試器之控制’進行半導體1 〜衣置8000之測試和冗餘解析。 造圖8是概略方塊圖，用來表示實施例2之測試器40 0 0之才

第33頁 508582 五、發明說明（30) 亦即，在圖8所示之實施例之測試器4 〇 〇 〇中，在圖2 〇所 示之測試器90 0 0設有實施例1之位址替換判定器3 〇〇〇用來 代替失效記憶器9 0 3 0，因此為著使解析處理變為容易，所 以以解析裝置404 0代替解析裝置9〇40。 其他之部份因為與習知之測試器9 〇 〇 〇之構造相同，所以 在其相同之部份附加相同之符號而不再重複其說明。另 外’半導體記憶裝置8000之構造，除了未設有biST電路 20 0 0外，其他之部份因為與實施例iiDRAM1〇〇〇之構造相 同’所以在其相同之部份附加相同之符號，而不再重複其 說明。 在測試動作中，測試器40 0 0將位址信號RA0 —13、CA〇i 施加到半導體記憶裝置8 0 〇 〇，信號產生器9 〇 〇 〇將内部位址 “號RA0-1 3、/RA0-1 3、CA0-8、/CA0-8 施加到位址替換判 定器3 0 0 0。 ' 、·在寫入動作時，信號產生器9 〇丨〇將測試資料TD施加到半 ^體纪k裝置8 0 0 0 0。在讀出動作時，比較器9 〇 2 〇使來自 ^號產生器9010之期待值資料ED和來自半導體記憶裝置 別0 0之讀出資料RD進行比較，依照比較結果將通過/失效 “號P / F輸出到位址替換判定器3 〇 〇 〇。

採用以上之構造時’在實施例2之記憶器測試器4〇〇〇 私士田舁白知之δ己憶态測試器9 0 〇 〇中之失效記憶器9 0 3 0比 、：日：了？：：屯路規模較小之位址替換判定器3 〇 〇 0用來 半ί : Ϊ :凡之檢测和冗餘解析。因此，即使被測定 h體置之記憶容量很大時，因應其容，量之增加所

508582 五、發明說明（31) 需之成本之增加很少為其優點。 [實施例3 ] 在實施例1之圖3所示之位址替換判定器3 0 0 0之構造中， 設有4組之記憶單元行分別對應到第1.替換判定部3 1 0 0 . 1至 第6替換判定部3 1 0 0 . 6之各個。 _ 但是，由圖6和圖7所說明之位址替換判定器3 0 0 0之動作 可以明白，在記憶單元行MCR11、MCR12〜MCR61、MCR62以 及記憶單元行MCC11、MCC12〜MCC61、MCC62之記憶單元行 中，存在有數個群組，其記憶資料與其他之記憶單元完全 以同樣之方式進行變化。 在實施例3中，利用此種性質可以減少記憶單元行之個 數藉以減小電路規模，並且，提供可以進行與實施例1之 位址替換判定器3 0 0 0同樣動作之位址替換判定器5 0 0 0。 為著瞭解上述之動作，對於情況1〜情況6之各個情況， 在進行替換處理之各個步驟中，記憶單元行之記憶資訊之 變化方式如以下之詳述。 圖9是系統圖，用來說明在情況1〜情況6之各個情況時 之各個記憶單元行之狀態之變化。 在圖9中，在第i號（i為自然數，1〜6之任何一個之值） 之情況時，以Xi j表示利用第j號（j為自然數，1〜4之任何 一個之值）之替換處理之步驟進行之處理。在圖9中，當進 行與備用列替換時，X為R，當進行與備用行替換時，X為 例如，在情況1，在步驟1因為進行與備用列替換所以情

I1II1 89108908.ptd 第35頁 508582 五、發明說明（32) 況1之步驟1所進行之處理變成為Rn。其他之情況和其他之 處理步驟亦同。 如實施例1之說明，在順序檢測不良記憶單元，順序的 進行將内部位址信號寫入到記憶單元行之情況時，為著進 行將位址寫入到尚未寫入有内部位址之記憶單元行中，所 以需要滿足以下之特徵之條件。 亦即，以對應到某一個替換判定部之記憶單元行來看 時，當新檢測到有不良記憶單元（所具有之列位址或行位 址與已被記憶之不良記憶單元之列位址或行位址之任何一 個相同）之情況，就不進行對記憶單元行中寫入内部位 址。相反的，只有當檢測到之不良記憶單元之對應位址與 已被記憶在記憶單元行中之列位址或行位址之任何一個不 同之情況時，才前進到下一個步驟，進行將内部位址信號 寫入到記憶單元行。 亦即，以某一個步驟之處理來看時，在該步驟進行過寫 入之位址信號，在以後之步驟不會被重寫。亦即，以第j 號之步驟來看時，在第i號以前，依照所檢測到之位址之 不良記憶單元，用來決定迄該第j號之步驟之處理，該迄 第j號之步驟所進行之處理（不良記憶單位之位址之記憶處 理）不會受到其以後之處理之影響。 換言之，在第j號之步驟以前之步驟，在以相同順序進 行與備用列替換和與備用行替換之情況之間，在各個情況 之第j號之步驟以前對應之記憶單元行，因為記憶資料經 由相同之過程進行變化，所以在該等記憶單元行記憶全部

89108908.ptd 第36頁 508582 五、發明說明（33) 相同之不良位址。 在圖9所示之實例中，情況1〜情況3均在步驟1進行與備 用列之替換。因此，與情況1〜情況3之步驟1對應之Ru〜 R31之處理，其對應之記憶單元行之記憶内容，與其以後之 處理之過程無關的，變成記憶全部相同之位址值。 對於情況4〜情況6，步驟1進行之處理C4]〜C61之對應之 記憶單元行之記憶内容，與其以後進行之處理之過程無關 的，變成記憶完全相同之位址值。 同樣的，在步驟2，對於與情況2和情況3對應之處理C22 和C32，其對應之記憶單元行所保持之不良位值，與其以後 之處理無關的，變成經過完全相同之過程。 同樣的，對於情況4和情況5之步驟2之處理R42和R52之對 應之記憶單元行亦適用。 當考慮到上述之各點時，情況1〜情況3之步驟1之處理 Rn〜R31之對應之記憶單元行可以成為共同，情況4〜情況6 之步驟1之對應之處理C41至C61之對應記憶單元行可以成為 共同。 同樣的，情況2和情況3之步驟2之對應之處理C22和C32之 對應記憶單元行，可以使用共同之記憶單元行。另外，情 況4和情況5之步驟2之處理之對應記憶單元行亦可以使用 相同之記憶單元行。 使處理Ru〜處理R31之對應之記憶單元行成為R1，使處理 C41〜C61之對應之記憶單元行成為C1，當進行如圖9所示之 分配時，作為列位址記憶部者只要存在有R1〜R 9之9個記

89108908.ptd 第37頁 508582 五、發明說明（34) 憶單元行就足夠，在行位址記憶部只要存在有C1〜C9之9 個記憶單元行就足夠。 . 該等之對應關係綜合如下所述。 記憶單元行R1 :處理Rn、R21、R31 記憶單元行Cl :處理C4]、C51、C6i 記憶單元行R2 :處理R12 記憶單元行C2 :處理C22、C32 記憶單元行R3 :處理R42、R52 記憶單元行C3 :處理C62 記憶單元行C4 :處理C13 m 記憶單元行R4 :處理R23 記憶單元行C5 :處理C33 記憶單元行R5 :處理R43 記憶單元行C6 :處理C53 記憶單元行R6 :處理R63 記憶單元行C7 :處理C14 記憶單元行C8 :處理C24 記憶單元行R7 :處理R34 記憶單元行C9 :處理C44

記憶單元行R8 :處理R54 P 記憶單元行R9 :處理R64 在實施例3中，利用此種性質，可以減少實施例1中之記 憶單元行之個數。 圖1 0和圖11表示實施例3之位址替換判定器5 0 0 0之構

89108908.ptd 第38頁 508582 五、發明說明（35) 造，對照圖3所示之實施例1之位址替換判定器3 〇 〇 〇之構 造〇 圖1 0表示位址替換判定器5 0 0 〇之左半平面之構造，圖i J 表示位址替換判定器5 〇 〇 〇之右半平面之構造。圖中為著說 明之方便’在左半平面和右半平面之對應之配線附加相同 之符號L1〜L 7，該等配線表示在圖1 〇和圖1 1之境界連接。 如上所述，在列位址記憶部設有記憶單元行R1〜Rg，在 行位址記憶部設有記憶單元行以〜C9。

时在情況1至情況3之步驟1之處理中構建成，以共用記憶 f凡行R1之方式，來自第1替換判定部3丨〇 〇 · 1、第2替換判 定部3100.2、第3替換判定部3100.3之輸出信號1£；3，施加 到0R電路5010 0R電路5〇1〇之輸出施加到記憶單元行R1之 寫入選擇線TWL。 抑同樣的，情況4和情況5之處理Ha和處理&之對應之記憶 =兀行R3成為共同之方式，來自第4替換判定部31〇〇4和u =5 #換判疋部3 1〇〇· 5之信號wEb，施加到⑽電路5〇2〇，〇R “路5 020之輸出施加到記憶單元行R3之寫入選擇線。 另外，在情況4至情況6之步驟1之處理中冓成 2記憶單ΜΠ之方式，使來自第4替換判= 3^00.4、第5替換判定部31⑽.5、㈣替換判以⑶⑽6之 $出^WEa施加到0R電路503〇，〇R電路5〇3〇之輸出施加 到元憶單元行C1之寫入選擇線TWL。 ，樣的，情況2和情況3之處理C22和處理⑶之對應之記 〜早兀仃2成為共同之方式，來自第2替換判定部3 1〇〇，2

jvjojoz 五、發明說明（36) ==3替換判定部31〇〇. 3之信號WEb施加到〇r電路5〇4〇，〇r 5 040之輸出施加到記憶單元行C2之寫入選擇線twl。 1 Γ他之邛份因為與貫施例1之位址替換判定器3 0 〇 〇之構 ::同，所以在其相同之部份附加相同之符號而其重複之 成明則加以省略。 禾1用以上之構造，可以以更小之電路規模實現與實施例 1之位址替換判定器3 0 0 0同樣之動作。 =12和圖13是時序圖’用來說明圖1〇和圖u所示之位址 替換判定器50 〇〇之動作。 以下之5兒明中’以圖19所示之不良記憶單元DBM1〜 DBM8之順序用來說明檢測不良記憶單元之情況。 中未顯示者，在測試開始^'使重設信號 夫 “進仃所有之正反器之清除動作。另外，圖 將-致判定線肌預充電成為"二:ί作之前’依照信號0 之ΪΓΓ兒明ft㈣定部3100.1之動作，和與其連接 之u己1:¾单儿灯R 1、r 2、C 4、C 7之動作。 第1替換判定部3 1 0 0 · 1如上所述，俨听1 —借田—, 上所迷依照備用列—備用列 替換之對應處理。 ^之不良记憶早兀進仃 參照圖1 2，第1替換判定部3 1 JM Q Μ MS郎點之位準（對應 到圖12中之^虎⑶-MS)在時刻u，因 MVc、MVd全部為"L"位準，換言之，因; R2、C4、C7之全部之值尚未進行寫.、、、° k早兀仃R1、 丁咼入動作，所以變成為

第40頁 508582 五、發明說明（37) "H"位準。 在檢測不良圮fe、單元D龍1，使信號p / F活性化（"η ”位準） 之時刻t2，對記憶單元R1之寫入選擇信號WEa變成為"Hf，位 準，在記憶單元行R1寫入不良記憶單元])BM1之列位址評1。 其次’在不良記憶單元DBM2之檢測時，依照來自與記憶 單元行R1對應之正反器電路SFR1之信號，節點肝a之位準 變成為"H"位準，但是因為被記錄在記憶單元行R1之值和 不良s己憶單元D B Μ 2之列位址不一致，所以節點腿a之位準 不會變成ΠΗΠ位準。因此，第1替換判定部31〇〇· 1之㈣節點 變成為π Η”位準，信號ρ/F在時刻t3變成為π Ηπ位準，因此 與記憶單元行R2對應之寫入選擇信號WEb變成為” Η，，位準， 在記憶單元行R2寫入不良記憶單元]之列位址RF2。 其次，在不良記憶單元DBM3之檢測時，因為已被記錄在 吕己憶早元行R 2之列位址與不良記憶單元j) b h 3之列位址一 致，所以第1替換判定部3 1 0 0 · 1之M S節點變成為n Lπ位準。 因此，與記憶單元行C4對應之寫入選擇信號fEc保持為” L” 位準，不對記憶單元行C4進行寫入。 在不良記憶單元DBM4之檢測時亦同樣的，因為ns節點變 成為n L’f位準，所以不對記憶單元行C4進行内部位址之寫 入0 其次’參照圖1 3 ’在不良記憶單元d B Μ 5之檢測時之時刻 14 ’已被記憶在對應之記憶單元行之任何一個内部列位址 和内部行位址，因為與不良記憶單元DBM5之内部位址不一 致，所以對記憶單元行C4寫入不良記憶單元DBM5之内部行

89108908.ptd 第 41 頁 ^>08582 五、發明說明（38) 位址。 ⑽在不良纪憶單元DBM6和⑽们之檢測時，已被記錄在記憶 單兀仃C4之仃位址，因為與不良記憶單元和⑽”之行 位址致，所以對記憶單元行口之寫入選擇信號WEd不會 被活性化，不對記憶單元7進行内部位址之寫入。 在不良圮憶單元DBM8之檢測時之時刻t5，不良記憶單元 M8之行位址，因為與已被記憶在記憶單元行ri、r2、以 =内部位址不一致，所以將不良記憶單元⑽㈣之行位址 CF8寫入到記憶單元行C7。

士在記憶、器陣列中之所有之檢測到不良之時刻（測試完成 枯在以上之動作中，第1替換判定部31 〇 〇 · 1之正反器電 路3210之輸出信號CS1_RF之位準不被設定。 對於第2替換判定部3 1 〇 〇 · 2〜第6替換判定部3丨〇 〇 · 6，其 所連接之記憶單元行和進行列或行判定之順序與第丨替換 判定部3100.1不同，但是其動作與第i替換判定部31〇〇 、 之動作相同。 · 另外寫入到各個3己憶單元行之位址、和當檢測到第$ 號之不良記憶單元DBM8時是否設定正反器電路321〇之 出’隨著各個替換判定部而異。 在測試完成後，BIST控制部2010讀取與第！替換判定 31 0 0 · 1至第6替換判定部3 1 〇 〇 · 6之正反器電路3 2丨〇之值 應^修復失效信號RF。被記憶在記憶單行（連接到第丨 判定部3 100· 1至第6替換判定部31〇〇· 6中之具有修復曰、 # #uRF為’’ Ln位準之替換判定部）和記憶單元行（保持有有

89108908.ptd 第42頁 508582 五 L、發明說明（39) 效值，換言之，節點MVa、MVb、MVC、MVd中之位準為"H„位 準之記憶單元行）之值表示所欲替換之值。在以上所說明 之實::5 V可？艮據與第1替換判定部31 〇〇·1對應之記憶單 =二己址，或連接到第5替換判定部3100. 5之記 k早騎所S錄之值，以備㈣和備用行進行。 上所說明之BIST電路之構造中，因被 憶量變大時，亦可以抑制電路』模使 fRT二ί ' 構建成在半導體記憶裝置内部設 本發明並不只限於此種情況，半導體記 ί思裝置亦可以構建成例如者|、篮# 曰H h士 ^ $恶成例々田與邏輯電路一起積體化在1個 曰曰二：日7^測試該半導體記憶裝置之MST電路。 列，2個借用以-之說明令所說明之實例是使用2個備用 =限於Λ Λ情況’但是備用列和備用行之數目並不 情況時…設置盘增加之：：『和備用行之個數增加之 部，和設置與苴翻/r、少Μ 、、且曰數相同數目之替換判定 Η 1 4 ^ τ- i ^ M ,位址記憶部和行位址記憶部。 9對應之系统圖一。貫例之備用列為3個，備用行為3個之與圖 因為備用列為3個，備用杆 6個步驟，進行替換處理之順丁為3;，所以替換步驟全部為 因此，假如成為與實施例j子在有_。3 = 20種之組合。 20個，其對應之吒I开/冋樣之構造時，替換判定部 但是假如進行；Ϊ::3仃心要“2。，個。 貝她1歹冋樣之處理時，如圖14所示，

五、發明說明（40) ^以減少成為列位址記憶部之記憶單元行為R1〜R34之34 =，和仃位址記憶部之記憶單元行為n〜C34之34個，合 叶為6 8個。 、=般在備用列為m個，備用行為n個之情況時，同樣的可 以減少記憶單元行之數目。 接另外，在測試器亦可以使用位址替換判定器5 0 0 0用來代 替貫施例2之位址替換判定電路3〇〇〇。 [實施例4 ] 仰3 5疋概略方塊圖，用來表示實施例4之位址替換判定 态6 0 0 〇之構造。 nt ί ί替換判定器6 〇 〇 〇亦可以以實施例1之位址判定器 300 0替換。下面將說明此種構造。

Rnfn 1卜办^則!?器亦可以* 圖1 5所示之位址替換判定器 “彳' 替貫施例2之位址替換判定電路30 0 0。 個H之位、址替換判定器6 0 0 0中，相當於進行備有列為 仃為2個之情況時之半導體記憶裝置之解析。 組^^凡棚〜^和記憶單元柳〜以之各個分別具有 興例3之記憶單元行R1〜R9和記憶單元行ci〜c9 之構造。 正反器電路SFR1〜SFR4、SFC1〜SFC4之各個， ，、人貝&列3之正反器電路SFR1 〜SFR9或SFC1 〜SFC9相 同。 圖1 6是概略方场θ 造。圖15中之「^圖，用來表示圖15中之各個C單元之構

早疋’如圖1 6所示，是具有與通常之SRAM

508582 五、發明說明（41) :t T 5/己憶早兀。亦即，當字線CWL為H準時，存 取电晶體TA1和TA2變成為導诵灿m + 干丁仔 值和其互補之位元岐/rR? 恶，用來將位元線CBL之 元件BSE勺入古你：虬之值記憶在記憶元件BS£。記憶 反相器‘和輸出點交錯的互相連接之2個 之ΐ ΐ ^ 陣列在備用列側設置4列x 512行 元陣列。 備用仃側設置4列X 8192行之第2C單 ^ _1()^利用圖2所示之測試信號產生器 址信號CA0-8，選擇4列x512行（備用列 早兀陣列之512組之位元線對偶CBL、/CBL中之1 ί行ϊί與來自比較器2〇60之輸出信號P/F和其反相輸出 第2行解碼器6020依照測試信號產生器2〇2〇所產生之内 部列==信號RA0-13，選擇4列χ 8 i 92行（備用行侧）U單 兀8192組之位元線對偶CBL·、/CBL中之1組，使其盥來自 比較器206 0之輸出P/F和其反相信號進行連接。/、/、 位址替換判定器6〇〇〇更具備有：列替換判定部61〇〇 i， 被設置成與記憶單元rR1〜R4和第1(：單元陣列對應；·行替 換判定部6100·2，被設置成與記憶單元行C1〜C4和第2C單 元陣列對應；和0R電路6〇3〇，用來接受來自列替換判定部 6100· 1之—列修復失效信號RFR和來自行替換判定電路61〇〇· 2之行修復失效信號RFC，藉以產生修復失效信號RF。 圖1 7是概略方塊圖，用來說明圖丨5所示之列替換判定部

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第45頁 ^582 五、發明說明（42) 6100· 1之構造。行替換判定部6100· 2之構造基本上亦相 同〇 列替換判定部6100.1包含有：AND電路6101，用來接受通 過/失效信號P/F，和來自行替換判定部6丨〇 〇 · 2之失誤信號 MS ; AND電路6102，用來使記憶單元行R1之一致檢測線MHL 和正反恭電路SFR1之輸出，形成與輸入節點連接；電 路6104，用來使記憶單元行R2之一致檢測線MHL和正反器 電路SFR2之輸出，形成與輸入節點連接；aND電路61〇6 : 用來使記憶單元行R3之一致檢測線MHL和正反器電路sfr3 ^輸出，形成與輸入節點連接；AND電路61〇8，用來使記 憶單元行R4之一致檢測線MHL和正反器電路SFR4之輸出， 形成與輸入節點連接；和4輸入NOR電路611 〇，用來接受 AND電路6102〜6108之輸出，藉以輸出信號MS。 又 以下以節點MHa、MHb、MHc、MHd分別表示列替換判定部 6100· 1之AND電路6 102〜6 108之輸入節點中之與一致檢測 線MHL連接之輸入節點，以節點MVa、MVb、MVc、MVd :別 表示與正反器電路SFR1〜SFR4之輸出連接之輸入節點刀。 列替換判定部6 1 〇 〇 · 1更包含有：邏輯閘6 2 〇 〇，用來接為^ 點MVa之位準之反相信號，節點MVb之位準之反相信^二 點MVc之位準之反相信號、節點，之位準之反相‘;；、： 信號MS、AND電路61 01之輸出信號，將該等信號之邏輯ϋ 加到記憶單元RR1之寫入選擇線TWL，作為寫入選擇作號 肫3的進行輸出；邏輯閘6202,用來接受節點MVa之位準θ之^ 號、節點MVb之位準之反相信號、節點MVc之位準之反相^ 508582 五、發明說明（43) 谠、即點MVd之位準之反相信號、和信號Ms、綱電路㈣1 之輸出信號，將該等信號之邏輯積施加到記憶單元 寫=選擇線TWL，作為寫入選擇信號m的進行輸 6二4，用來接受節點MVa之位準之錢、節點_之位= 栺唬、卽點MVc之位準之反相信號、節點MVd之位

信號、和信號MS、AND電路61〇1之輸出信號，將該等信號L ϊ ί :己二單元行R3之寫入選擇線TWL，作為寫入選 和邏輯閘6 206，用來接受節魏 ^位準之h虎、郎點MVb之位準之信號、節點驗之位 H、節點MVd之位準之反相信號、和信號Ms、働電路 輸出信號，將㈣錢之邏輯積施加到記 以之寫人選擇線TWL ’作為寫人選擇信號we ^替換判定部6100.U包含有：6輸入通電路，丁用輸出 ^點MVa之位準，節點MVb之位準，節點_之位準

Vf T "dAND f ^6101 ^ ^ , # 出该寺之邏輯積，和正反器電路621〇， =時被重設，…ND電路_之輸二 2出列修復失效信號RFR(在行替換 f 修復失效信號RFC)。 电峪bl(j〇.2日寸為灯 列替換判定部6 1 0 0 · 1更包合右· A Mn + A UD電路6 i 02之輸出信號和錢路_ 6^02，用來接受 電路咖4,用來接受廳電出信號；AND 61 01之輸出信號；AND電路6 3 0 6，用夾垃、Γ k和AND電路 輸出信號和AND電路6101之輸出作_· ^AND電路6106之 执^號，和AND電路6308，用

891_Q8.ptd 第47頁 五、發明說明（44) 來接受AND電路6 108之輸出俨號* 小 號。 勒出以和AND電路6101之輸出信 列替換判定部6100.1更包合古nD + AND t ,,63 0 2 5 ^63^2， ⑽電路6314，用來接受AND電路 乂輸上出&號CEa， WEb ’藉以輸出信號CEb 〇R 别k號和信號 6咖之輸出信號和信輸R，\路以6 =信用^接受電路 6二，用來接受AND電路63。8之輸;::〇R:: 輸出信號CEd。 π丨口 rnwna，猎以 仏唬CEe、CEb、CEc、CEd分別施加到第lc單 第1列〜第4列之C單元之字線。 昂1C早凡陣列中之 圖1 8A和1 8B是時序圖，用來說明圖丨5所示 定器6000之動作。 口 3所不之位址替換判 2中未顯示者，在開始測試之前必需進行所有之正反器 值之寫入動作。#方、所有之C早70必需進行Τ位準之 開始測試，在不良記憶單元DBM1之檢測時， 當信號P/F變成為” H"位準時，列替換判定部61二於 WEa變成為"H”位準，在記憶單元行^寫入不 & DMK列位址RF1、行位址cn)之列位址_。另Y'，早^ 換判定部6100· 1之信號CEa(在圖18A和18B中以信號R —MH - CEa表示）亦變成為” H”位準，在4列χ 512行之’ϋ CF1行之C單元，寫入"Η”位準之值。 另外’行替換判定部6100· 2之信號WEa變成為„Η"位準，

、發明說明（45) $ °己單70行C1寫入不良記憶單元DBM1之行位址CF1。另 夕’订替換判定部61〇〇· 2之信號CEa(在圖18A和18B中以C-MH_CEa表示）亦變成為” H"位準，在8192行之第丨列之 RF1行之C單元寫入"H„位準之值。 一不良記憶單元DBM2(列位址RF2，行位址CF2)之檢測時亦 同樣的’在時刻t2使信號P/F變為活性，在記憶單元行R2 寫入不良記憶單元DBM2之列位址RF2，在4列X 512行（備用 列相彳）之第2列之CF2行之C單元寫入π Ηπ位準之值。另外， 在5己憶單元行C2寫入不良記憶單元DBM2之行位址CF2，在4

列X 8192行（備用列侧）之第2列之RF2行之c單元寫入 準之值。 1 士在不良記憶單元DBM3(列位址RF3、行位aCF3)之檢測 犄，被§己憶在記憶單元行”之列位址，因為與不良記憶單 兀DBM3之列位址一致，所以信號WEa、信號WEb、信號 WEc、信號WEd全部保持為，，L,，位準，不對記憶單元行 行寫入。 ％

”另外，因為來自列替換判定部61 〇〇· 1之信號MS變成為 H 位準’所以對行替換判定部6 1 0 0 · 1之信號PFM變成為 "Ln位準，不進行對記憶單元行㈡寫入。但是，因為列 換判定部6100· 1之信號CEb(在圖18A和18B中為信號!^贿― CEb)變成為π ηπ位準，所以在4列X 5 1 2行之第2列之CF3 /- 之C單元寫入”η，，位準之值。 订 ^在不良記憶單元DBM4之檢測時亦同樣的，不進行對記 單元行1?3、〇3之寫入，但是在4列：<512行（備用列侧）^$

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508582 五、發明說明（46) 2列之CF4之C單元寫入π Ηπ位準之值。 在不良記憶單元DBM5(列位址RF5，行位址CF5)之檢測時 亦同樣的，在時刻t3信號P/F變成為活性，在記憶單元行 、· R3寫入不良記憶單元DBM5之列位址RF5，在4列X 512行（備… 用列侧）之第3列之CFS( =CF3)行之C單元寫入，，Ηπ位準之 值。另外，在記憶單元行C3寫入記憶單元DBM5之行位址 CF5，在4列X 8192行（備用行侧）之第3列之RF5行之C單元 寫入π Η”位準之值。 在不良記憶單元DBM6〜DBM8之檢測時，進行與不良記惊 早元DBM1〜DBM3之任何一個相同之動作。 < 藝 在測試完成後，當被測定半導體記憶裝置可以修復之情 況時，Β I ST控制部2 0 1 0就從位址替換判定器6 〇 〇 〇中讀取R j 〜4、Cl〜4、正反器之輸出值q、c單元之值，藉以得知所 有之不良記憶單元之位址。B IST控制部2 0 1 6利用該不良記 ，單元之位址用來判定被測定半導體記憶裝置是否可修 復，因此，可以在備用列解碼器42和備用行解碼器52程式 化所欲替換之位址。位址替換判定器6 〇 〇 〇因為電路規模減 小，所以具有很容易内藏在半導體記憶裝置之優點。、 士另外，在記憶器測試器使位址替換判定器6 〇 〇 〇之情況 :二在完成測試後’解析裝置4040可以將修復位址發送到· 修復裝置。 &心q 哭^具備有實施例4之位址替換判定器6〇〇〇之記憶器測試 ::’产習知之記憶器測試器之失效記憶器比較時，電 見板可以減小。因& ’即使被測定半導體記憶裝置之記

508582 五、發明說明（47) 憶容量變大時，因為可以使電路規模變小，所以由於容量 之增加造成之成本增加很小為其優點。 在實施例3中所示之實例是備有列為2個，備用行為2個 之情況。與此對應的，在圖1 5所示之構造中，要記憶 (2 + 2 )個之所欲替換之位址時，在列側需要有4個之記憶單 元行R1〜R4，在行側亦需要有4個之記憶單元行C1〜C4。 但是，不論備用之數目為多少個，其因應可以經由增加記 憶單元行R1〜4、C1〜4之數目、列替換判定部6 100. 1和行 替換判定部6 1 0 0. 2之端子數目、和C單元之數目。 _ « 另外，在半導體記憶裝置或具備有半導體記憶裝置之裝 置中，具備有與TG單元或C單元相同構造之記憶單元可以 使用在其他之用途。例如，快取記憶器或用以判定快取命 中/失誤之標簽記憶器等。在該種裝置内藏實施例1〜4之 電路時，TG單元可以與標簽記憶器共用，並且，C單元可 以與快取記憶器共用。 雖然上面已經詳細的描述和說明了本發明，但宜瞭解 者，上述之說明只作舉例之用而無意用來限制本發明，本 發明之精神和範圍只由所附之申請專利範圍限制。 [元件編號之說明] 11 控 制 信 號輸入端子群 13 位 址 信 號輸入端子群 15 資 料 m 入/輸出端子群 18 外 部 電 源端子 19 外 部 接 地端子 IIEI _ _丨1_ ill 89108908.ptd 第51頁 508582 ,a 修正 修 正 冬 —* 案號 89108908 五、發明說明（48) ί· 、k Μ J 26 控 制 電 路 30 位 址 緩 衝 器 40 列 解 碼 器 42 備 用 列 解 碼 器 45 字 線 驅 動 器 50 行 解 碼 器 52 備 用 行 解 碼 器 54 行 選 擇 線 |6〇 f- 感 測 放 大 器 /,¾ 1 7 0 .1 内 部 電 位 產 生電$ ^72 内 部 控 制 信 號匯 76芝 £8 0 k • 資 料 匯 流 排 讀 出 放 大 器 /寫入 .85 f 輸 入/輸出緩衝器 .10 0 記 憶 單 元 陣 列 f00 行 選 擇 閘 (100 0 DRAM 20 0 0 BIST 電 路 20 2 0 測 試 信 號 產 生器 2030 、 2040 〜20 50 多工 20 6 0 比 較 器 30 0 0 位 址 替 換 判 定器 3100 替 換 判 定 部 4040 解 析 裝 置

89108908.ptc 第52頁 圖式簡單說明 L裝置1 000之全體構造。 二。各方塊圖，用來說明圖1所示之BIST電路2000之 構造 概略方塊圖，用來說明圖2所示 3 0 0 0之構造。圖4是γ女电塔圖，用來表示圖3所示之丁(；單元之構 園&疋相jf畋+ α门31 QQ 1 方塊圖’用來說明圖3所示之第1替換判定部• <構造。 之位址替換判定器 作 作 造 化 圖6是第]Β士广 。 々1日守序圖，用來說明位址替換判定器3 0 〇 〇之動 圖 7 是 H 9 Π士 r4* 々Z日守序圖，用來說明位址替換判定器3 〇 〇 〇之動 0 圖8疋概略方塊圖，用來表示實施例2之測試器4 0 0 0之構 〇 圖9是系& m 、、死圖，用來說明各個記憶單元行之狀態之變 圖 1 0 19 4 ° 疋概略方塊圖，用來表示實施例3之位址替換判定 器5 0 0 0之左车亚I 9反牛平面之構造。 图11疋概略方法圖，用來表示實施例3之位址替換判定 器5_，右半平面之構造。 圖1 2是第1時序圖，用來說明位址替換判定器5 0 0 0之動 作。 圖1 3疋第2時序圖，用來説明位址替換判定器5 0 0 0之動 89108908.ptd

第53頁 508582 圖式簡單說明 作。 圖1 4是系統圖，用來說明備用列為3個，備用行為3個之 —i 情況時之各個記憶單元行之狀態之變化。 圖1 5是概略方塊圖，用來表示實施例4之位址替換判定 一 器6 0 0 0之構造。 圖1 6是概略方塊圖，用來表示各個C單元之構造。 圖1 7是概略方塊圖，用來說明圖1 5所示之列替換判定部 6 1 0 0 · 1之構造。 圖1 8 A和B是時序圖，用來說明位址替換判定器6 0 0 0之動 作。 _ 圖1 9是概略方塊圖，用來表示對應到半導體記憶裝置之 記憶單元陣列部8 0 1 0之冗餘電路之構造。 圖2 0概略方塊圖，用來表示記憶器測試器9 0 0 0之構造。

89108908.ptd 第54頁

Claims (1)

1. 508582 六、申請專利範圍 1. 一種半導體 記憶單元陣列 被配置成行列狀 記憶單元之正常 預備記憶單元陣 記憶單元選擇 憶單元； 資料傳達電路 之上述記憶資料 測試電路，用 元，藉以決定以 上述之測試電 信號產生電路 擇上述之記憶單 被選擇之上述記 作時欲從上述之 比較電路，在 被選擇之記憶單 較； 位址記憶電路 記憶與不良記憶 判定電路，依 位址，用來判定 上述之位址記 裝置，其特徵是具備有： ，具有用以保持記憶資料之多個記憶單元 ，上述之記憶單元陣列包含具有多個正常 記憶單元陣列和具有多個預備記憶單元之 列； 電路，依照位址信號，用來選擇上述之記 ，用來進行與被選擇之上述記憶單元之間 之授受；和 來檢測上述正常記憶單元中之不良記憶單 那一個之上述預備記憶單元進行替換； 路包含有： ，用來產生上述之位址信號藉以順序的選 元，和用來產生在測試寫入動作時寫入到 憶單元之測試資料，和產生在測試讀出動 記憶單元讀出之期待值資料； 上述之測試讀出動作時，用來使來自上述 元之記憶貨料和上述之期待值貧料進行比 ，依照上述之比較電路之比較結果，用來 單元對應之不良位址；和 照上述之位址記憶電路所保持之上述不良 以那一個之上述預備記憶單元進行替換； 憶電路選擇性的記憶順序檢測到之不良位

   89108908.ptd 第55頁 508582 六、申請專利範圍 址中之與已被記憶之不良位址不同之不良位址。 2. 如申請專利範圍第1項之半導體裝置，其中 上述之預備記憶單元陣列具有m個（m :自然數）之預備記 憶單元列，和η個（η :自然數）之預備記憶單元行； 上述之判定電路包含有多個替換判定部，被設置成對應 到替換步驟之順序之各種組合，該替換步驟以上述之m個 預備記憶單元列和上述之η個預備記憶單元行順序的替換 包含上述之不良記憶單元之正常記憶單元列或正常記憶單 元行； 、 暴 上述之位址記憶電路包含有： m個之記憶單元行，被設置成分別與上述之多個替換判 定部對應，用來記憶上述不良位址中之m個不良列位址； 和 η個之記憶單元行，被設置成分別與上述之多個替換判 定部對應，用來記憶上述不良位址中之η個不良行位址； 上述之各個替換判定部，在檢測到不良記憶單元之列位 址或行位址至少有一方與已被記憶之上述不良列位址或上 述不良行位址不同時，就依照對應之步驟之順序使對應之 上述m個記憶單元行和上述之η個記憶單元行進行活性化。 3. 如申請專利範圍第2項之半導體裝置，其中 上述之m個之記憶單元行之各個具有： 多個第1比較記憶單元，用來接受上述之信號產生電路 所產生之列位址信號之各個位元資料，藉以與已被記憶之 位元資料進行比較；

   89108908.ptd 第56頁 508582 六、申請專利範圍 第1 一致檢測線，用來傳達上述第1比較記憶單元之比較 結果；和 第1寫入選擇線，用來指示對上述之第1比較記憶單元寫 入上述之位元資料； 上述之η個記憶單元行之各個具有： 多個第2比較記憶單元，用來接受上述之信號產生電路 所產生之行位址信號之各個位元資料，藉以與已被記憶之 位元資料進行比較； _ 第2 —致檢測線，用來傳達上述第2比較記憶單元之比較 結果，和 第2寫入選擇線，用來指示對上述之第2比較記憶單元寫 入上述之位元資料； 上述之替換判定部，根據經由上述第1和第2 —致檢測線 傳達之比較結果，依照上述之對應之步驟之順序，用來選 擇性的使上述之第1和第2寫入選擇線進行活性化。 4.如申請專利範圍第3項之半導體裝置，其中 上述之位址信號之位元資料作為互補信號的分別施加到 上述之第1和第2比較記憶單元； 上述之記憶單元行之各個包含有預充電電路用來將對應 之一致檢測線之位準進行預充電； 上述之各個第1和第2比較記憶單元包含有： 雙穩元件，具有第1和第2輸入節點，用來互補式的記憶 對應之位元資料； 第1存取電晶體，依照上述之第1或第2寫入選擇線中之

   89108908.ptd 第57頁 —----- 六、申請專利範圍 對應一方之活性化，妹人 ^ 和上述之互補信號之二二·处之雙穩元件之第1輸入節點 第2存取電晶體，依昭 上述對應一方之活性“、、处之第1或第2寫入選擇線中之 節點和上述之互補斤味，結合上述之雙穩元件之第2輪入 苐1放電電路，依照上 、方」 入節點之電位位準、，处之互補信號之一方和上述之第2 電；和 ’用來使上述對應之一致檢測線進行 第2放電電路，依昭 第1輪入節點之電位:述之互補信號之另外一方和上述 進行放電。 / ’用來使上述對應之一致檢測線 •如申凊專利範圍第3 ，述之m個之記項之半導體裝置，其中 電路，用來記憶上:之各個更具有第1更新資訊記憶 擇線之活性化； 寫入選擇線中之對應之第1寫入選 上述之η個之記#置 一 電路，用來記憶上^ m 9 =之各個更具有第2更新資訊記憶 擇線之活性化；/L舄入述擇線中之對應之第2寫入選 上=之各個替換判定部 -致判定電路，根據來m 電路之資訊，和麫ώ 亡述之第1和第2更新資訊記憶 比較結果，用來檢測已被=:1和第2 一致檢測線所傳達之 良位址是否一致；、 °思之不良位址和新檢測到之不 致判定電路之判定結果，

   89108908.ptd 第58頁 I擇電路，根據上述之一秘* 508582 六、申請專利範圍 和來自上述之第1和第2更新資訊記憶電路之資訊，依照上 述對應步驟之順序，用來使上述之第1和第2寫入選擇線選 擇性的活性化；和 修復判定電路，在檢測到上述之m個預備記憶單元列和 上述之η個預備記憶單元行所欲替換之不良位址之後，更 依照是否檢測到新的不良位址，用來判定修復之可能性。 6.如申請專利範圍第1項之半導體裝置，其中 上述之預備記憶單元陣列具有m個（m :自然數）之預備記 憶單元列，和η個（η :自然數）之預備記憶單元行； 上述之判定電路包含有多個替換判定部，被設置成對應 到替換步驟之順序之各種組合，該替換步驟以上述之m個 預備記憶單元列和上述之η個預備記憶單元行順序的替換 包含上述之不良記憶單元之正常記憶單元列或正常記憶單 元行； 上述之位址記憶電路包含有多個之記憶單元行被設在每 一個上述之第i號步驟，在上述之多個替換判定部中，在 上述順序替換之步驟中之第i號（i ··自然數，1 $ i $ m + n)之 步驟中，迄上述第i號步驟之上述預備記憶單元列和上述 預備行記憶單元之替換順序，對應到共同之替換判定部之 群組； 上述之各個替換判定部，在檢測到不良記憶單元之列位 址或行位址之至少一方與已被記憶之上述不良列位址或上 述不良行位址不同時，就依照對應之步驟之順序使對應之 上述多個記憶單元行進行活性化。

   89108908.ptd 第59頁 508582 六、申請專利範圍 7. 如申請專利範圍第6項之半導體裝置，其中 上述多個記憶單元行中之與上述預備記憶單元列替換之 對應記憶單元行之各個具有： 多個第1比較記憶單元，用來接受上述信號產生電路所產 生之列位址信號之各個位元資料，藉以與已被記憶之位元 資料進行比較； 第1 一致檢測線，用來傳達上述之第1比較記憶單元之比 較結果；和 第1寫入選擇線，用來指示對上述之第1比較記憶單元寫 入上述之位元資料； 上述之多個記憶單元行中之與上述預備記憶單元行替換 之對應記憶單元行之各個具有： 多個第2比較記憶單元，用來接受上述之信號產生電路 所產生之行位址信號之各個位元資料，藉以與已被記憶之 位元資料進行比較； 第2 —致檢出線，用來傳達上述之第2比較記憶單元之比 較結果；和 « 第2寫入選擇線，用來指示對上述之第2比較記憶單元寫 入上述之位元資料； 上述之替換判定部，根據上述之第1和第2 —致檢測線所 傳達之比較結果，依照上述之對應步驟之順序，用來使上 述之第1和第2寫入選擇線選擇性的進行活性化。 8. 如申請專利範圍第7項之半導體裝置，其中 上述之位址信號之位元資料作為互補信號的分別施加到 1 ___ m 11 89108908.ptd 第60頁 508582 六、申請專利範圍 上述之第1和第2比較記憶單元； 上述之記憶單元行之各個包含有預充電電路用來將對應 之一致檢測線之位準進行預充電； 上述之各個第1和第2比較記憶單元包含有： 雙穩元件，具有第1和第2輸入節點，用來互補式的記憶 對應之位元資料； 第1存取電晶體，依照上述之第1或第2寫入選擇線中之 對應一方之活性化，結合上述之雙穩元件之第1輸入節點 和上述之互補信號之一方； 第2存取電晶體，依照上述之第1或第2寫入選擇線中之 上述對應一方之活性化，結合上述之雙穩元件之第2輸入 節點和上述之互補信號之另外一方； 第1放電電路，依照上述之互補信號之一方和上述之第2 輸入節點之電位位準，用來使上述對應之一致檢測線進行 放電；和 第2放電電路，依照上述之互補信號之另外一方和上述 之第1輸入節點之電位位準，用來使上述對應之一致檢測 線進行放電。 9.如申請專利範圍第7項之半導體裝置，其中 上述多個記憶單元行中之與上述預備記憶單元列替換之 對應記憶單元行之各個更具有第1更新資訊記憶電路，用 來記憶上述第1寫入選擇線中之對應之第1寫入選擇線之活 性化； 上述多個記憶單元行中之與上述預備記憶單元行替換之

   89108908.ptd 第61頁 508582 六、申請專利範圍 對應記憶單元行之各個更具有第2更新資訊記憶電路，用 來記憶上述第2寫入選擇線中之對應之第2寫入選擇線之活 性化； 上述之各個替換判定部包含有： 一致判定電路，根據來自上述之第1和第2更新資訊記憶 電路之資訊，和經由上述之第1和第2 —致檢測線所傳達之 比較結果，用來檢測已被記憶之不良位址和新檢測到之不 良位址是否一致； 寫入選擇電路，根據上述之一致判定電路之判定結果， 和來自上述之第1和第2更新資訊記憶電路之資訊，依照上 述對應之順序，用來使上述之第1和第2寫入選擇線選擇性 的活十生4匕；和 修復判定電路，在檢測定上述之m個預備記憶單元列和 上述之η個預備記憶單元行所欲替換之不良位址之後，更 依照是否檢測到新的不良位址，用來判定修復之可能性。 1 0.如申請專利範圍第1項之半導體裝置，其中 上述之預備記憶單元陣列具有m個（m :自然數）之預備記 憶單元列，和η個（η :自然數）之預備記憶單元行； 上述之位址記憶電路包含有： (m + η)個之第1記憶單元行，用來記憶（m + η)個之不良列 位址；和 (m + η )個之第2記憶單元行，用來記憶（m + η )個之不良行 位址，被設置成分別對應到上述之第1記憶單元行； 上述之判定電路，在檢測到不良記憶單元之列位址或行

   89108908.ptd 第62頁 508582 六、申請專利範圍 位址至少有一方與已被記憶在上述第1和第2記憶單元行之 上述不良列位址或上述不良行位址不同時，就在上述之第 1和第2記憶單元行之下一個組，記憶上述之新檢測到之不 良位址。 11.如申請專利範圍第1 0項之半導體裝置，其中 上述之位址記憶電路更包含有： (m + n)個之第3記憶單元行，被設置成分別對應到上述之 (in + η)個之第1記憶單元行；和 (m + η)個之第4記憶單元行，被設置成分別對應到上述之 (m + η)個之第2記憶單元行； 上述之判定電路； 將具有列位址與被保持在上述各個第1記憶單元行之不 良列位址相同之不良位址之不良行位址之對應資料，記憶 在上述第3記憶單元中之對應之第3記憶單元行；和 將具有行位址與被保持在上述各個第2記憶單元行之不 良行位址相同之不良位址之不良列位址對應之資料，記憶 在上述第4記憶單元中之對應之第3記憶單元行。 1 2.如申請專利範圍第1 0項之半導體裝置，其中 上述之判定電路包含有： 列替換判定部，被設置成對應到上述之第1記憶單元 行；和 行替換判定部，被設置成對應到上述之第2記憶單元 行； 上述之第1記憶單元行之各個具有：

   89108908.ptd 第63頁 508582 六、申請專利範圍 多個第1比較記憶單元，用來接受上述信號產生電路所 產生之列位址信號之各個位元資料，藉以與已被記憶之位 元資料進行比較； 第1 一致檢測線，用來傳達上述之第1比較記憶單元之比 較結果；和 第1寫入選擇線，用來指示對上述之第1比較記憶單元寫 入上述之位元貧料， 上述之第2記憶單元行之各個具有： 多個第2比較記憶單元，用來接受上述之信號產生電路 所產生之行位址信號之各個位元資料，藉以與已被記憶之 位元資料進行比較； 第2 —致檢出線，用來傳達上述之第2比較記憶單元之比 較結果；和 第2寫入選擇線，用來指示對上述之第2比較記憶單元寫 入上述之位元資料； 上述之列替換判定部根據利用上述之第1 一致檢測線傳 達之比較結果和上述之行替換判定部之一致檢測結果，用 來使上述之第1寫入選擇線順序的活性化；和 上述之行替換判定部根據利用上述之第2 —致檢測線傳 達之比較結果和上述之列替換判定部之一致檢測結果，用 來使上述之第2寫入選擇線順序的活性化。 1 3. —種半導體裝置之試驗裝置，該半導體裝置具備有 記憶單元陣列設有正常記憶單元陣列，m個（m :自然數）之 預備記憶單元列，和η個（η :自然數）之預備記憶單元行；

   89108908.ptd 第64頁 508582 六、申請專利範圍 其特徵是具備有： 信號產生裝置，用來產生位址信號藉以順序的選擇上述 之半導體記憶裝置之記憶早元^和用來產生在測試寫入動 作時寫入到被選擇之上述記憶單元之測試資料，和產生在 測試讀出動作時欲從上述之記憶單元讀出之期待值資料； 比較器，在上述之測試讀出動作時，用來使來自上述被 選擇之記憶單元之記憶資料和上述之期待值資料進行比 較； 位址記憶電路，依照上述之比較器之比較結果，用來記 憶與不良記憶單元對應之不良位址；和 判定電路，依照上述之位址記憶電路所保持之上述不良 位址，用來判定以那一個之上述預備記憶單元進行替換； 上述之位址記憶電路選擇性的記憶順序檢測到之不良位 址中之與已被記憶之不良位址不同之不良位址。 1 4.如申請專利範圍第1 3項之半導體裝置之試驗裝置， 其中 上述之判定電路包含有多個替換判定部，被設置成對應 到替換步驟之順序之各種組合，該替換步驟以上述之m個 預備記憶單元列和上述之η個預備記憶單元行順序的替換 包含上述π之不良記憶單元之正常記憶單元列或正常記憶單 元行； 上述之位址記憶電路包含有： m個之記憶單元行，被設置成分別與上述之多個替換判 定部對應，用來記憶上述不良位址中之m個不良列位址；

   89108908.ptd 第65頁 508582 六、申請專利範圍 和 η個之記憶單元行，被設置成分別與上述之多個替換判 定部對應，用來記憶上述不良位址中之η個不良行位址； 上述之替換判定部，在檢測到不良記憶單元之列位址或 行位址至少有一方與已被記憶之上述不良列位址或上述不 良行位址不同時，就依照對應之步驟之順序使對應之上述 m個記憶單元行和上述之η個記憶單元行進行活性化。 1 5.如申請專利範圍第1 3項之半導體裝置之試驗裝置， 其中 上述之判定電路包含有多個替換判定部，被設置成對應 到替換步驟之順序之各種組合，該替換步驟以上述之m個 預備記憶單元列和上述之η個預備記憶單元行順序的替換 包含上述之不良記憶單元之正常記憶單元列或正常記憶單 元行； 上述之位址記憶電路包含有多個之記憶單元行被設在每 一個上述之第i號步驟，在上述之多個替換判定部中，在 上述順序替換之步驟中之第i號（i :自然數，1 S i S m + η)之 步驟中，迄上述第i號步驟之上述預備記憶單元列和上述 預備行記憶單元之替換順序，對應到共同之替換判定部之 群組； 上述之各個替換判定部，在檢測到不良記憶單元之列位 址或行位址之至少一方與已被記憶之上述不良列位址或上 述之不良行位址不同時，就依照對應之步驟之順序使對應 之上述、多個記憶單元行進行活性化。

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