JP2002042495A - 冗長救済回路、方法および半導体装置 - Google Patents
冗長救済回路、方法および半導体装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 不良メモリセルをテストするテスト時間を短
縮し、不良ビットを蓄積する膨大な容量を有するフェイ
ルメモリを不要としてテスト装置を安価とし、ＩＯ数の
増減に対しても容易に対応することができる冗長救済回
路、方法および半導体装置を提供する。 【解決手段】 多数のＩＯ出力ＭＯＵＴを一括して所定
の期待値との判定を行い、その結果の判定情報ＤＯＵＴ
をエラー情報取得装置２２に出力し、解析処理装置２３
においてブロック毎に順にテーブル情報を読み出して置
換データを求め、その置換データを外部Ｉ／Ｆ回路２４
を介して外部のテスタへシリアルに出力することができ
る。冗長メモリセル４ａ等自体も他のメモリセル４等と
同様に所定の期待値との判定を行うようにすることもで
きる。この判定結果も他のメモリセル４等に対する判定
情報ＤＯＵＴと同様にエラー情報取得装置２２に出力す
ることにより、不良の冗長メモリセルを使用しないよう
な救済解析処理を行うことができる。
縮し、不良ビットを蓄積する膨大な容量を有するフェイ
ルメモリを不要としてテスト装置を安価とし、ＩＯ数の
増減に対しても容易に対応することができる冗長救済回
路、方法および半導体装置を提供する。 【解決手段】 多数のＩＯ出力ＭＯＵＴを一括して所定
の期待値との判定を行い、その結果の判定情報ＤＯＵＴ
をエラー情報取得装置２２に出力し、解析処理装置２３
においてブロック毎に順にテーブル情報を読み出して置
換データを求め、その置換データを外部Ｉ／Ｆ回路２４
を介して外部のテスタへシリアルに出力することができ
る。冗長メモリセル４ａ等自体も他のメモリセル４等と
同様に所定の期待値との判定を行うようにすることもで
きる。この判定結果も他のメモリセル４等に対する判定
情報ＤＯＵＴと同様にエラー情報取得装置２２に出力す
ることにより、不良の冗長メモリセルを使用しないよう
な救済解析処理を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、冗長救済回路、方
法および半導体装置に関し、特に、半導体装置に搭載さ
れた半導体記憶装置の不良メモリセルを救済する冗長救
済回路、方法および冗長救済回路を有する半導体装置に
関する。
法および半導体装置に関し、特に、半導体装置に搭載さ
れた半導体記憶装置の不良メモリセルを救済する冗長救
済回路、方法および冗長救済回路を有する半導体装置に
関する。
【０００２】
【従来の技術】従来、半導体装置に搭載された半導体記
憶装置（以下、「メモリＩＣ」と言う）は不良メモリセ
ルを救済するための冗長メモリセルを有しており、この
冗長メモリセルを不良メモリセルと切り替えて使用する
ことにより、メモリＩＣとしての完全良品とする救済処
理を行っていた。半導体試験装置（以下、「ＡＴＥ」と
略す）に、メモリＩＣ中のメモリのフェイルを記憶する
メモリ不良記憶装置と、具体的にどのアドレスのメモリ
を冗長メモリセルと置き換えるかを冗長メモリセルの行
（Ｒｏｗ）側、列（Ｃｏｌ）側の連動を設定した条件に
応じて演算し解析する冗長救済解析装置とを設けて、取
得したメモリ不良情報により救済処理を行っていた。こ
のため、救済処理を行うＡＴＥ側の入力ピン数に制限さ
れてしまい、不良メモリセルをテストするテスト時間の
短縮が困難であるという問題があった。
憶装置（以下、「メモリＩＣ」と言う）は不良メモリセ
ルを救済するための冗長メモリセルを有しており、この
冗長メモリセルを不良メモリセルと切り替えて使用する
ことにより、メモリＩＣとしての完全良品とする救済処
理を行っていた。半導体試験装置（以下、「ＡＴＥ」と
略す）に、メモリＩＣ中のメモリのフェイルを記憶する
メモリ不良記憶装置と、具体的にどのアドレスのメモリ
を冗長メモリセルと置き換えるかを冗長メモリセルの行
（Ｒｏｗ）側、列（Ｃｏｌ）側の連動を設定した条件に
応じて演算し解析する冗長救済解析装置とを設けて、取
得したメモリ不良情報により救済処理を行っていた。こ
のため、救済処理を行うＡＴＥ側の入力ピン数に制限さ
れてしまい、不良メモリセルをテストするテスト時間の
短縮が困難であるという問題があった。
【０００３】上述のテストを行うテスト装置で多数個の
メモリセルの同時測定を行い、かつ不良メモリセルの救
済を行うためには、膨大な不良ビットを蓄積するための
フェイルメモリが必要となる。例えば、メモリセル1個
当たり１６Ｍｂｉｔとしても、１６個のメモリセルの同
時測定を行う場合には、フェイルメモリが蓄積する不良
ビットは２５６Ｍｂｉｔ（＝１６Ｍｂｉｔ×１６Ｍｂｉ
ｔ）必要となる。テスト装置は高価なＳＲＡＭを使用し
ているため、テスト装置が極めて高価なものとなってし
まうという問題があった。
メモリセルの同時測定を行い、かつ不良メモリセルの救
済を行うためには、膨大な不良ビットを蓄積するための
フェイルメモリが必要となる。例えば、メモリセル1個
当たり１６Ｍｂｉｔとしても、１６個のメモリセルの同
時測定を行う場合には、フェイルメモリが蓄積する不良
ビットは２５６Ｍｂｉｔ（＝１６Ｍｂｉｔ×１６Ｍｂｉ
ｔ）必要となる。テスト装置は高価なＳＲＡＭを使用し
ているため、テスト装置が極めて高価なものとなってし
まうという問題があった。
【０００４】さらに、不良メモリセルの救済を行う場
合、半導体装置自体のピン数の制限またはテスト装置の
制限等のため、半導体装置上に搭載された半導体記憶装
置の入出力（ＩＯ）信号を複数回に分割して取り出す必
要があった。例えば、１２８本の入出力信号（以下、
「１２８ＩＯまたは１２８［ＩＯ］等と略す）の内部信
号をアドレス制御で８ＩＯピンとして出力しているた
め、１２８ＩＯ信号を複数回に分割して取り出す必要が
あった。このためＩＯ数の増減が生じた場合、その対応
が極めて困難となるという問題があった。
合、半導体装置自体のピン数の制限またはテスト装置の
制限等のため、半導体装置上に搭載された半導体記憶装
置の入出力（ＩＯ）信号を複数回に分割して取り出す必
要があった。例えば、１２８本の入出力信号（以下、
「１２８ＩＯまたは１２８［ＩＯ］等と略す）の内部信
号をアドレス制御で８ＩＯピンとして出力しているた
め、１２８ＩＯ信号を複数回に分割して取り出す必要が
あった。このためＩＯ数の増減が生じた場合、その対応
が極めて困難となるという問題があった。
【０００５】
【発明が解決しようとする課題】そこで、本発明の目的
は、上記問題を解決するためになされたものであり、不
良メモリセルをテストするテスト時間を短縮し、不良ビ
ットを蓄積する膨大な容量を有するフェイルメモリを不
要としてテスト装置を安価とし、ＩＯ数の増減に対して
も容易に対応することができる冗長救済回路、方法およ
び半導体装置を提供することにある。
は、上記問題を解決するためになされたものであり、不
良メモリセルをテストするテスト時間を短縮し、不良ビ
ットを蓄積する膨大な容量を有するフェイルメモリを不
要としてテスト装置を安価とし、ＩＯ数の増減に対して
も容易に対応することができる冗長救済回路、方法およ
び半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】この発明の冗長救済回路
は、行列状に配置されたメモリセルと、該メモリセルの
行方向または列方向のいずれか一方または両方に配置さ
れた冗長メモリセルとを有する半導体記憶装置の不良メ
モリセルを救済する冗長救済回路であって、前記メモリ
セルの所定のブロック毎に設けられたエラー情報取得部
であって、該エラー情報取得部は、該ブロック内の不良
メモリセルのアドレスと該不良メモリセルからの出力と
を含む不良情報と、該不良メモリセルを救済する冗長メ
モリセルの候補のアドレスとを含む判定情報を蓄積する
ものであり、前記エラー情報取得部毎に蓄積された判定
情報を該エラー情報取得部毎に順に入力していき、前記
所定のブロック毎に不良メモリセルを救済する冗長メモ
リセルを求める解析部とを備えたものである。
は、行列状に配置されたメモリセルと、該メモリセルの
行方向または列方向のいずれか一方または両方に配置さ
れた冗長メモリセルとを有する半導体記憶装置の不良メ
モリセルを救済する冗長救済回路であって、前記メモリ
セルの所定のブロック毎に設けられたエラー情報取得部
であって、該エラー情報取得部は、該ブロック内の不良
メモリセルのアドレスと該不良メモリセルからの出力と
を含む不良情報と、該不良メモリセルを救済する冗長メ
モリセルの候補のアドレスとを含む判定情報を蓄積する
ものであり、前記エラー情報取得部毎に蓄積された判定
情報を該エラー情報取得部毎に順に入力していき、前記
所定のブロック毎に不良メモリセルを救済する冗長メモ
リセルを求める解析部とを備えたものである。
【０００７】ここで、この発明の冗長救済回路におい
て、前記エラー情報取得部が蓄積する判定情報は前記冗
長メモリセル内の不良メモリセルのアドレスと該不良メ
モリセルからの出力とをさらに含み、前記解析部は、前
記判定情報を該エラー情報取得部毎に順に入力してい
き、前記所定のブロック毎に不良メモリセルを救済す
る、前記冗長メモリセル内の不良メモリセルを除く冗長
メモリセルを求めることができる。
て、前記エラー情報取得部が蓄積する判定情報は前記冗
長メモリセル内の不良メモリセルのアドレスと該不良メ
モリセルからの出力とをさらに含み、前記解析部は、前
記判定情報を該エラー情報取得部毎に順に入力してい
き、前記所定のブロック毎に不良メモリセルを救済す
る、前記冗長メモリセル内の不良メモリセルを除く冗長
メモリセルを求めることができる。
【０００８】ここで、この発明の冗長救済回路は、前記
解析部を、前記半導体記憶装置における行アドレスデコ
ーダの下部であって、かつ前記メモリセルと前記冗長セ
ルとの下部ではない位置に配置することができる。
解析部を、前記半導体記憶装置における行アドレスデコ
ーダの下部であって、かつ前記メモリセルと前記冗長セ
ルとの下部ではない位置に配置することができる。
【０００９】ここで、この発明の冗長救済回路におい
て、前記解析部は、少なくともクロック信号、コマンド
入力可信号およびコマンド信号を入力するピンと、救済
する冗長メモリセルに関する置換情報信号を外部へシリ
アルに出力するピンとを有することができる。
て、前記解析部は、少なくともクロック信号、コマンド
入力可信号およびコマンド信号を入力するピンと、救済
する冗長メモリセルに関する置換情報信号を外部へシリ
アルに出力するピンとを有することができる。
【００１０】この発明の半導体装置は、行列状に配置さ
れたメモリセルと、該メモリセルの行方向または列方向
のいずれか一方または両方に配置された冗長メモリセル
とを有する半導体記憶装置と、前記メモリセルの所定の
ブロック毎に設けられ、該ブロックから出力されたデー
タと所定の期待値とを比較して、該ブロック内の不良メ
モリセルのアドレスと該不良メモリセルからの出力とを
含む不良情報と、該不良メモリセルを救済する冗長メモ
リセルの候補のアドレスとを含む判定情報を出力する判
定回路と、前記半導体記憶装置の不良メモリセルを救済
する冗長救済回路であって、該冗長救済回路は、前記判
定回路から出力された判定情報を蓄積するエラー情報取
得部と、前記エラー情報取得部毎に蓄積された不良情報
と冗長セルの候補のアドレスとを該エラー情報取得部毎
に順に入力していき、前記所定のブロック毎に不良メモ
リセルを救済する冗長メモリセルを求める解析部とを備
えたものである。
れたメモリセルと、該メモリセルの行方向または列方向
のいずれか一方または両方に配置された冗長メモリセル
とを有する半導体記憶装置と、前記メモリセルの所定の
ブロック毎に設けられ、該ブロックから出力されたデー
タと所定の期待値とを比較して、該ブロック内の不良メ
モリセルのアドレスと該不良メモリセルからの出力とを
含む不良情報と、該不良メモリセルを救済する冗長メモ
リセルの候補のアドレスとを含む判定情報を出力する判
定回路と、前記半導体記憶装置の不良メモリセルを救済
する冗長救済回路であって、該冗長救済回路は、前記判
定回路から出力された判定情報を蓄積するエラー情報取
得部と、前記エラー情報取得部毎に蓄積された不良情報
と冗長セルの候補のアドレスとを該エラー情報取得部毎
に順に入力していき、前記所定のブロック毎に不良メモ
リセルを救済する冗長メモリセルを求める解析部とを備
えたものである。
【００１１】ここで、この発明の半導体装置は、所定の
期待値を発生させて前記判定回路へ出力するパターン発
生器とをさらに備えることができる。
期待値を発生させて前記判定回路へ出力するパターン発
生器とをさらに備えることができる。
【００１２】この発明の冗長救済方法は、行列状に配置
されたメモリセルと、該メモリセルの行方向または列方
向のいずれか一方または両方に配置された冗長メモリセ
ルとを有する半導体記憶装置の不良メモリセルを救済す
る冗長救済方法であって、該冗長救済方法は、所定の期
待値をパターン発生器により発生させる期待値発生ステ
ップと、前記メモリセルの所定のブロックから出力され
たデータと前記期待値発生ステップで発生させた期待値
とを比較して、該ブロック内の不良メモリセルのアドレ
スと該不良メモリセルからの出力とを含む不良情報と、
該不良メモリセルを救済する冗長メモリセルの候補のア
ドレスとを含む判定情報を出力する判定ステップと、前
記判定ステップで出力された判定情報を前記所定のブロ
ック毎に蓄積するエラー情報取得ステップと、前記エラ
ー情報取得ステップで蓄積された前記所定のブロック毎
の判定情報を順に入力していき、前記所定のブロック毎
に不良メモリセルを救済する冗長メモリセルを求める解
析ステップとを備えたものである。
されたメモリセルと、該メモリセルの行方向または列方
向のいずれか一方または両方に配置された冗長メモリセ
ルとを有する半導体記憶装置の不良メモリセルを救済す
る冗長救済方法であって、該冗長救済方法は、所定の期
待値をパターン発生器により発生させる期待値発生ステ
ップと、前記メモリセルの所定のブロックから出力され
たデータと前記期待値発生ステップで発生させた期待値
とを比較して、該ブロック内の不良メモリセルのアドレ
スと該不良メモリセルからの出力とを含む不良情報と、
該不良メモリセルを救済する冗長メモリセルの候補のア
ドレスとを含む判定情報を出力する判定ステップと、前
記判定ステップで出力された判定情報を前記所定のブロ
ック毎に蓄積するエラー情報取得ステップと、前記エラ
ー情報取得ステップで蓄積された前記所定のブロック毎
の判定情報を順に入力していき、前記所定のブロック毎
に不良メモリセルを救済する冗長メモリセルを求める解
析ステップとを備えたものである。
【００１３】ここで、この発明の冗長救済方法は、前記
判定ステップで出力される判定情報は前記冗長メモリセ
ル内の不良メモリセルのアドレスと該不良メモリセルか
らの出力とをさらに含み、前記解析ステップは、前記ブ
ロック毎の前記判定情報を順に入力していき、前記ブロ
ック毎に不良メモリセルを救済する、前記冗長メモリセ
ル内の不良メモリセルを除く冗長メモリセルを求めるこ
とができる。
判定ステップで出力される判定情報は前記冗長メモリセ
ル内の不良メモリセルのアドレスと該不良メモリセルか
らの出力とをさらに含み、前記解析ステップは、前記ブ
ロック毎の前記判定情報を順に入力していき、前記ブロ
ック毎に不良メモリセルを救済する、前記冗長メモリセ
ル内の不良メモリセルを除く冗長メモリセルを求めるこ
とができる。
【００１４】この発明の冗長救済回路は、半導体記憶装
置の不良メモリセルを救済する冗長救済回路であって、
内部に個別に装備されたアドレス毎のフェイル情報を蓄
積するエラー情報取得装置と、前記エラー情報取得装置
を取りまとめる解析処理を行う解析処理装置とを備え、
前記エラー情報取得装置を３２［ＩＯ］単位に個別に前
記半導体記憶装置のデータ出力を行うデータ出力部の下
部に配置し、前記解析処理装置を前記半導体記憶装置の
中央部に存するＲｏｗデコーダ下部に配置するものであ
る。
置の不良メモリセルを救済する冗長救済回路であって、
内部に個別に装備されたアドレス毎のフェイル情報を蓄
積するエラー情報取得装置と、前記エラー情報取得装置
を取りまとめる解析処理を行う解析処理装置とを備え、
前記エラー情報取得装置を３２［ＩＯ］単位に個別に前
記半導体記憶装置のデータ出力を行うデータ出力部の下
部に配置し、前記解析処理装置を前記半導体記憶装置の
中央部に存するＲｏｗデコーダ下部に配置するものであ
る。
【００１５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００１６】実施の形態１.図１は、本発明の実施の形
態１における冗長救済解析回路（冗長救済回路）と半導
体記憶装置とを含む半導体装置にテスタ（ＡＴＥ）を接
続している状態を示す。図１において、符号４、５、６
および７はメモリセル、４ａ、５ａ、６ａおよび７ａは
各々メモリセル４、５、６または７の行（Ｒｏｗ）側冗
長メモリセル、４ｂ、５ｂ、６ｂおよび７ｂは各々メモ
リセル４、５、６または７の列（Ｃｏｌ）側冗長メモリ
セル、１５はメモリセル４ないし７、行側冗長メモリセ
ル４ａないし７ａおよび列側冗長メモリセル４ｂないし
７ｂを含む半導体記憶装置、１１は半導体記憶装置１５
をテストするためのパターンを発生するパターン発生器
（Algorithmic Pattern generator : ＡＬＰＧ）、１２
は半導体記憶装置１５からの出力とＡＰＬＧ１１からの
パターン（期待値）とを比較して半導体記憶装置の不良
メモリセルを判定する判定回路、１０は判定回路１２か
ら得られた結果に基づいて不良メモリセルをどの冗長メ
モリセルと置換するかを解析処理する冗長救済解析回
路、１６はロジック回路、１７はロジック回路１６、半
導体記憶装置１５、判定回路１２、ＡＬＰＧ１１および
冗長救済解析回路１０を含む半導体装置、１９は半導体
装置１７の外部にあって冗長救済解析回路１０と接続さ
れたＡＴＥ、１８はＡＴＥ１９内にあって冗長救済解析
回路１０からシリアルデータを入力するシリアルデータ
取得装置である。図１ではメモリセル４ないし７の４個
のみが示されているが、これは説明のための例示であっ
て実際にはメモリセルは４個以上備えることができる。
態１における冗長救済解析回路（冗長救済回路）と半導
体記憶装置とを含む半導体装置にテスタ（ＡＴＥ）を接
続している状態を示す。図１において、符号４、５、６
および７はメモリセル、４ａ、５ａ、６ａおよび７ａは
各々メモリセル４、５、６または７の行（Ｒｏｗ）側冗
長メモリセル、４ｂ、５ｂ、６ｂおよび７ｂは各々メモ
リセル４、５、６または７の列（Ｃｏｌ）側冗長メモリ
セル、１５はメモリセル４ないし７、行側冗長メモリセ
ル４ａないし７ａおよび列側冗長メモリセル４ｂないし
７ｂを含む半導体記憶装置、１１は半導体記憶装置１５
をテストするためのパターンを発生するパターン発生器
（Algorithmic Pattern generator : ＡＬＰＧ）、１２
は半導体記憶装置１５からの出力とＡＰＬＧ１１からの
パターン（期待値）とを比較して半導体記憶装置の不良
メモリセルを判定する判定回路、１０は判定回路１２か
ら得られた結果に基づいて不良メモリセルをどの冗長メ
モリセルと置換するかを解析処理する冗長救済解析回
路、１６はロジック回路、１７はロジック回路１６、半
導体記憶装置１５、判定回路１２、ＡＬＰＧ１１および
冗長救済解析回路１０を含む半導体装置、１９は半導体
装置１７の外部にあって冗長救済解析回路１０と接続さ
れたＡＴＥ、１８はＡＴＥ１９内にあって冗長救済解析
回路１０からシリアルデータを入力するシリアルデータ
取得装置である。図１ではメモリセル４ないし７の４個
のみが示されているが、これは説明のための例示であっ
て実際にはメモリセルは４個以上備えることができる。
【００１７】図１に示されるように、ＡＬＰＧ１１から
半導体記憶装置１５へアドレス信号２ａ、制御信号２ｂ
および書込みデータ２ｃが送られており、冗長救済解析
回路１０へアドレス信号２ａおよび制御信号２ｂが送ら
れている。さらにＡＬＰＧ１１から判定回路１２へ期待
値データ１が送られている。期待値データ１と半導体記
憶装置１５の出力ＭＯＵＴとは判定回路１２に入力さ
れ、その判定結果ＤＯＵＴ（判定情報）は冗長救済解析
回路１０へ出力されている。ＡＴＥ１９から冗長救済解
析回路１０へコントロールデータ３ａおよび３ｂが送ら
れ、冗長救済解析回路１０からＡＴＥ１９へシリアルデ
ータ８が送られている。半導体記憶装置１５は所望の設
計により決定された任意のブロック毎に、行側に数本、
例えば２本の行側冗長メモリセル４ａ等と列側に数本、
例えば１本の列側冗長メモリセル４ｂ等とを装備してい
る。これらの冗長メモリセル４ａ、４ｂ等をメモリセル
４等の中の不良メモリセルと置換することにより、不良
メモリセルの救済処理を行うことができる。冗長メモリ
ル４ａ等と不良メモリセルとの置換は、レーザトリミン
グ装置（不図示）でアドレスデコーダ（不図示）のヒュ
ーズをカットすることにより行う。この結果、不良メモ
リセルのアドレス値２ａが入力された際、このアドレス
２ａは置換された冗長メモリセル４ａ等のアドレスに変
更され、結果的にこの冗長セルにアクセスすることがで
きる。このため良品の半導体記憶装置となるようにする
ことができる。
半導体記憶装置１５へアドレス信号２ａ、制御信号２ｂ
および書込みデータ２ｃが送られており、冗長救済解析
回路１０へアドレス信号２ａおよび制御信号２ｂが送ら
れている。さらにＡＬＰＧ１１から判定回路１２へ期待
値データ１が送られている。期待値データ１と半導体記
憶装置１５の出力ＭＯＵＴとは判定回路１２に入力さ
れ、その判定結果ＤＯＵＴ（判定情報）は冗長救済解析
回路１０へ出力されている。ＡＴＥ１９から冗長救済解
析回路１０へコントロールデータ３ａおよび３ｂが送ら
れ、冗長救済解析回路１０からＡＴＥ１９へシリアルデ
ータ８が送られている。半導体記憶装置１５は所望の設
計により決定された任意のブロック毎に、行側に数本、
例えば２本の行側冗長メモリセル４ａ等と列側に数本、
例えば１本の列側冗長メモリセル４ｂ等とを装備してい
る。これらの冗長メモリセル４ａ、４ｂ等をメモリセル
４等の中の不良メモリセルと置換することにより、不良
メモリセルの救済処理を行うことができる。冗長メモリ
ル４ａ等と不良メモリセルとの置換は、レーザトリミン
グ装置（不図示）でアドレスデコーダ（不図示）のヒュ
ーズをカットすることにより行う。この結果、不良メモ
リセルのアドレス値２ａが入力された際、このアドレス
２ａは置換された冗長メモリセル４ａ等のアドレスに変
更され、結果的にこの冗長セルにアクセスすることがで
きる。このため良品の半導体記憶装置となるようにする
ことができる。
【００１８】図２は、本発明の実施の形態１における冗
長救済解析回路と半導体記憶装置とを詳細に示す。図２
で図１と同じ符号を付した個所は同じ部分を示すため説
明は省略する。図２において、符号２５はメモリセル４
等の行（Ｒｏｗ）アドレスのデコードを行うＲｏｗデコ
ーダである。図２に示されるように、半導体記憶装置１
５におけるメモリセル４等を所望の数、例えば３２本の
入出力（以下、３２［ＩＯ］と省略する）分の出力ＭＯ
ＵＴ毎に集めて１つのブロックとして取り扱うことがで
きる。期待値判定回路（判定回路）１２もブロック毎に
複数個設けられており、各期待値判定回路１２は３２
［ＩＯ］分の判定結果ＤＯＵＴを出力している。冗長救
済解析回路１０は後述のエラー情報取得装置２２、解析
処理装置２３および外部インタフェース（Ｉ／Ｆ）回路
２４から構成されている。エラー情報取得装置２２は複
数の期待値判定回路１２毎に設けられており、判定結果
ＤＯＵＴとＡＬＰＧ等のパターン発生器１１から入力さ
れたアドレス信号２ａおよび制御信号２ｂとに基づい
て、メモリセル４等のどのアドレスにおいてどのＩＯが
不良であったのかという判定情報を得ることができる。
エラー情報取得装置２２は、冗長救済解析処理に必要な
冗長メモリセル４a等の置換候補のアドレスと上述の不
良であったＩＯの情報（不良情報）とを蓄積することが
できる。これらの置換候補のアドレスと不良情報とは所
定のテーブルを用いて蓄積することができ（以下、「テ
ーブル情報」と言う）、このテーブル情報は適宜更新す
ることができる。これらのテーブル情報はブロック毎に
エラー情報取得装置２２内に蓄積することができる。
長救済解析回路と半導体記憶装置とを詳細に示す。図２
で図１と同じ符号を付した個所は同じ部分を示すため説
明は省略する。図２において、符号２５はメモリセル４
等の行（Ｒｏｗ）アドレスのデコードを行うＲｏｗデコ
ーダである。図２に示されるように、半導体記憶装置１
５におけるメモリセル４等を所望の数、例えば３２本の
入出力（以下、３２［ＩＯ］と省略する）分の出力ＭＯ
ＵＴ毎に集めて１つのブロックとして取り扱うことがで
きる。期待値判定回路（判定回路）１２もブロック毎に
複数個設けられており、各期待値判定回路１２は３２
［ＩＯ］分の判定結果ＤＯＵＴを出力している。冗長救
済解析回路１０は後述のエラー情報取得装置２２、解析
処理装置２３および外部インタフェース（Ｉ／Ｆ）回路
２４から構成されている。エラー情報取得装置２２は複
数の期待値判定回路１２毎に設けられており、判定結果
ＤＯＵＴとＡＬＰＧ等のパターン発生器１１から入力さ
れたアドレス信号２ａおよび制御信号２ｂとに基づい
て、メモリセル４等のどのアドレスにおいてどのＩＯが
不良であったのかという判定情報を得ることができる。
エラー情報取得装置２２は、冗長救済解析処理に必要な
冗長メモリセル４a等の置換候補のアドレスと上述の不
良であったＩＯの情報（不良情報）とを蓄積することが
できる。これらの置換候補のアドレスと不良情報とは所
定のテーブルを用いて蓄積することができ（以下、「テ
ーブル情報」と言う）、このテーブル情報は適宜更新す
ることができる。これらのテーブル情報はブロック毎に
エラー情報取得装置２２内に蓄積することができる。
【００１９】次に、解析処理装置２３は、エラー情報取
得装置２２が蓄積したテーブル情報をエラー情報取得装
置２２毎に、すなわちブロック毎に読み出して、所定の
解析処理アルゴリズム（後述）に基づいて置換候補とな
る冗長メモリセル４ａ等の冗長構成のつながり（連動）
を調べ、置換するべき冗長メモリセルを示す置換データ
または置換情報を求めて蓄えることができる。
得装置２２が蓄積したテーブル情報をエラー情報取得装
置２２毎に、すなわちブロック毎に読み出して、所定の
解析処理アルゴリズム（後述）に基づいて置換候補とな
る冗長メモリセル４ａ等の冗長構成のつながり（連動）
を調べ、置換するべき冗長メモリセルを示す置換データ
または置換情報を求めて蓄えることができる。
【００２０】外部Ｉ／Ｆ回路２４は、上述の解析処理装
置２３が蓄えた置換データを半導体装置１７のピンを通
して外部のテスタ（不図示）へシリアルに出力する。こ
のシリアル出力はテスタからの制御信号とクロック信号
とに基づいて出力される。
置２３が蓄えた置換データを半導体装置１７のピンを通
して外部のテスタ（不図示）へシリアルに出力する。こ
のシリアル出力はテスタからの制御信号とクロック信号
とに基づいて出力される。
【００２１】上述された半導体記憶装置１５は３２［Ｉ
Ｏ］の出力ＭＯＵＴが４ブロック分示されているが、こ
れは説明のための例示であって実際には２５６ＩＯまた
は２０４８ＩＯ等の多数のＩＯ同時に出力することがで
きる。
Ｏ］の出力ＭＯＵＴが４ブロック分示されているが、こ
れは説明のための例示であって実際には２５６ＩＯまた
は２０４８ＩＯ等の多数のＩＯ同時に出力することがで
きる。
【００２２】上述のように、本実施の形態１では、これ
らの多数のＩＯ出力ＭＯＵＴを一括して所定の期待値と
の判定を行い、その結果の判定情報ＤＯＵＴをエラー情
報取得装置２２に出力することができる。その後、解析
処理装置２３においてブロック毎に順にエラー情報取得
装置２２内に蓄積されたテーブル情報を読み出し、所定
のアルゴリズム（後述）により救済するべき置換データ
を求め、その置換データを外部Ｉ／Ｆ回路２４を介して
外部のテスタへシリアルに出力することができる。
らの多数のＩＯ出力ＭＯＵＴを一括して所定の期待値と
の判定を行い、その結果の判定情報ＤＯＵＴをエラー情
報取得装置２２に出力することができる。その後、解析
処理装置２３においてブロック毎に順にエラー情報取得
装置２２内に蓄積されたテーブル情報を読み出し、所定
のアルゴリズム（後述）により救済するべき置換データ
を求め、その置換データを外部Ｉ／Ｆ回路２４を介して
外部のテスタへシリアルに出力することができる。
【００２３】この場合、冗長メモリセル４ａ等自体も他
のメモリセル４等と同様に所定の期待値との判定を行う
ようにすることもできる。この判定結果も他のメモリセ
ル４等に対する判定情報ＤＯＵＴと同様にエラー情報取
得装置２２に出力することにより、不良の冗長メモリセ
ル（冗長メモリセル内の不良メモリセル）を使用しない
ような救済解析処理を行うことができる。このため、半
導体装置１７に搭載された半導体記憶装置１５に対して
一括してテストを行うことができ、かつ救済解析処理を
行うことができる。したがって、テスト時間を短縮する
ことができ、不良ビットを蓄積する膨大な容量を有する
フェイルメモリを不要としてテスト装置を安価とするこ
とができる。
のメモリセル４等と同様に所定の期待値との判定を行う
ようにすることもできる。この判定結果も他のメモリセ
ル４等に対する判定情報ＤＯＵＴと同様にエラー情報取
得装置２２に出力することにより、不良の冗長メモリセ
ル（冗長メモリセル内の不良メモリセル）を使用しない
ような救済解析処理を行うことができる。このため、半
導体装置１７に搭載された半導体記憶装置１５に対して
一括してテストを行うことができ、かつ救済解析処理を
行うことができる。したがって、テスト時間を短縮する
ことができ、不良ビットを蓄積する膨大な容量を有する
フェイルメモリを不要としてテスト装置を安価とするこ
とができる。
【００２４】図３は、本発明の実施の形態１における半
導体記憶装置をテスタを用いてテストする状態を示す。
図３で図１と同じ符号を付した個所は同じ部分を示すた
め説明は省略する。図３において、符号３０は冗長救済
解析回路１０と接続されたロジックテスタであり、後述
のロジックパターンジェネレータ（ＬＰＧ）３１、判定
部３２、ＣＰＵ３３および置換情報ファイル６４から構
成されている。ロジックテスタ３０と冗長救済解析回路
１０とは後述の４本の信号線ＳＯ、ＳＩ、Ｃｌｏｃｋお
よびＭＯＤで接続されている。ＬＰＧ３１から冗長救済
解析回路１０へは、クロック信号Ｃｌｏｃｋ、置換情報
の出力を指令するコマンドを示す信号ＳＩおよびコマン
ドの入力を可能にさせるコマンド入力イネーブル信号
（またはモード信号）ＭＯＤが出力されている。このＭ
ＯＤ信号により、例えば判定情報をエラー情報取得装置
２２に取得させたり（取得モード）、解析処理装置に解
析処理を行わせたり（解析モード）、ロジックテスタ３
０に置換情報を読み出させたりする（読み出しモード）
等の各種のモードを選択することができる。冗長救済解
析回路１０からの置換情報を示すシリアル出力信号ＳＯ
は判定部３２へ出力される。このＳＯは後述するように
不良ビットに関する情報等を有しており、判定部３２に
よる判定結果はＣＰＵ３３の制御の下で置換情報ファイ
ル３４に出力することができる。
導体記憶装置をテスタを用いてテストする状態を示す。
図３で図１と同じ符号を付した個所は同じ部分を示すた
め説明は省略する。図３において、符号３０は冗長救済
解析回路１０と接続されたロジックテスタであり、後述
のロジックパターンジェネレータ（ＬＰＧ）３１、判定
部３２、ＣＰＵ３３および置換情報ファイル６４から構
成されている。ロジックテスタ３０と冗長救済解析回路
１０とは後述の４本の信号線ＳＯ、ＳＩ、Ｃｌｏｃｋお
よびＭＯＤで接続されている。ＬＰＧ３１から冗長救済
解析回路１０へは、クロック信号Ｃｌｏｃｋ、置換情報
の出力を指令するコマンドを示す信号ＳＩおよびコマン
ドの入力を可能にさせるコマンド入力イネーブル信号
（またはモード信号）ＭＯＤが出力されている。このＭ
ＯＤ信号により、例えば判定情報をエラー情報取得装置
２２に取得させたり（取得モード）、解析処理装置に解
析処理を行わせたり（解析モード）、ロジックテスタ３
０に置換情報を読み出させたりする（読み出しモード）
等の各種のモードを選択することができる。冗長救済解
析回路１０からの置換情報を示すシリアル出力信号ＳＯ
は判定部３２へ出力される。このＳＯは後述するように
不良ビットに関する情報等を有しており、判定部３２に
よる判定結果はＣＰＵ３３の制御の下で置換情報ファイ
ル３４に出力することができる。
【００２５】図４は本発明の実施の形態１における冗長
救済解析回路１０とロジックテスタ３０との間の信号の
タイミングチャートを示す。図４（Ａ）はクロック信号
Ｃｌｏｃｋ、図４（Ｂ）はコマンド入力イネーブル信号
ＭＯＤ、図（Ｃ）は置換情報の出力を指令するコマンド
を示す信号ＳＩ、図（Ｄ）は置換情報を示すシリアル出
力信号ＳＯ、図４（Ｅ）は置換情報のデータ形式を示
す。
救済解析回路１０とロジックテスタ３０との間の信号の
タイミングチャートを示す。図４（Ａ）はクロック信号
Ｃｌｏｃｋ、図４（Ｂ）はコマンド入力イネーブル信号
ＭＯＤ、図（Ｃ）は置換情報の出力を指令するコマンド
を示す信号ＳＩ、図（Ｄ）は置換情報を示すシリアル出
力信号ＳＯ、図４（Ｅ）は置換情報のデータ形式を示
す。
【００２６】図４（Ａ）ないし（Ｄ）に示されるよう
に、まずコマンド入力イネーブル信号ＭＯＤが高（Ｈ
Ｉ）になることによりテストモードに入る。次の３クロ
ックで信号ＳＩによりモードが選択される。例えば、読
み出しモードが選択された場合、置換情報の読み出しが
スタートし、クロック信号Ｃｌｏｃｋの立ち上りエッジ
に同期して置換情報を示すシリアル出力信号ＳＯ（所定
の数のビット列）が出力される。モード信号ＭＯＤが低
（ＬＯ）になった時のクロック信号Ｃｌｏｃｋの立ち上
りエッジで、選択されたモードが終了する。
に、まずコマンド入力イネーブル信号ＭＯＤが高（Ｈ
Ｉ）になることによりテストモードに入る。次の３クロ
ックで信号ＳＩによりモードが選択される。例えば、読
み出しモードが選択された場合、置換情報の読み出しが
スタートし、クロック信号Ｃｌｏｃｋの立ち上りエッジ
に同期して置換情報を示すシリアル出力信号ＳＯ（所定
の数のビット列）が出力される。モード信号ＭＯＤが低
（ＬＯ）になった時のクロック信号Ｃｌｏｃｋの立ち上
りエッジで、選択されたモードが終了する。
【００２７】図４（Ｅ）は図４（Ｅ）の置換情報を示す
シリアル出力信号ＳＯの形式を示す。信号ＳＯは信号の
識別を示すＩＤ値３５、どのメモリ領域かを判断するた
めの情報を示すコード識別シリアルナンバー３６および
どの冗長メモリセルのアドレスと置換するかを示す置換
情報（ヒューズ情報）から構成されている。ＩＤ値３５
は２ビットで構成されており、ＩＤ値３５＝‘００’は
不良ビット無しを示し、ＩＤ値３５＝‘０１’は半導体
記憶装置を救済可能である、すなわち半導体記憶装置が
良品であることを示し、ＩＤ値３５＝‘１０’は半導体
記憶装置を救済不可能である、すなわち半導体記憶装置
が不良品であることを示し、ＩＤ値３５＝‘１１’は自
己判断が異常であったことを示す。ＩＤ値３５をロジッ
クテスタ３０で通常のロジック機能を用いて判定するこ
とにより、半導体記憶装置１５が救済可能であるかどう
かを容易に判定することができる。この判定した結果は
ＣＰＵ３３の制御下で逐次取得し、置換情報ファイル３
４に蓄えることができる。この置換情報ファイル３４に
蓄えられたデータは、その後外部へ転送されて、レーザ
トリミング装置等で置換を行うために用いることができ
る。
シリアル出力信号ＳＯの形式を示す。信号ＳＯは信号の
識別を示すＩＤ値３５、どのメモリ領域かを判断するた
めの情報を示すコード識別シリアルナンバー３６および
どの冗長メモリセルのアドレスと置換するかを示す置換
情報（ヒューズ情報）から構成されている。ＩＤ値３５
は２ビットで構成されており、ＩＤ値３５＝‘００’は
不良ビット無しを示し、ＩＤ値３５＝‘０１’は半導体
記憶装置を救済可能である、すなわち半導体記憶装置が
良品であることを示し、ＩＤ値３５＝‘１０’は半導体
記憶装置を救済不可能である、すなわち半導体記憶装置
が不良品であることを示し、ＩＤ値３５＝‘１１’は自
己判断が異常であったことを示す。ＩＤ値３５をロジッ
クテスタ３０で通常のロジック機能を用いて判定するこ
とにより、半導体記憶装置１５が救済可能であるかどう
かを容易に判定することができる。この判定した結果は
ＣＰＵ３３の制御下で逐次取得し、置換情報ファイル３
４に蓄えることができる。この置換情報ファイル３４に
蓄えられたデータは、その後外部へ転送されて、レーザ
トリミング装置等で置換を行うために用いることができ
る。
【００２８】図５は、本発明の実施の形態１における各
種の冗長構成に対する解析処理を例示する。図５（Ａ）
はメモリセルのブロック４０を示し、図５（Ｂ）はメモ
リセルのブロック４５を示し、図５（Ｃ）はメモリセル
のブロック４６を示す。図５（Ａ）ないし（Ｃ）で図１
と符号４１、４２、４３および４４はメモリセルを示
し、４１ａはメモリセル４１の列側冗長メモリセル、４
１ｂはメモリセル４１の行側冗長メモリセルを示す。他
のメモリセル４２等については行側冗長メモリセルと列
側冗長メモリセルとは符号を省略するが、他のメモリセ
ル４２等についてもメモリセル４１と同様であるものと
する。半導体記憶装置１７の冗長メモリセル４１ａ等は
対象となる領域毎に独立して存在しているが、行側、列
側で様々な連動状態（論理的連動状態５０）により置換
回路を構成することができる。以下に示すように、冗長
メモリセル４１ａ等の連動状態に応じて解析処理装置２
３の行う処理は異なってくる。
種の冗長構成に対する解析処理を例示する。図５（Ａ）
はメモリセルのブロック４０を示し、図５（Ｂ）はメモ
リセルのブロック４５を示し、図５（Ｃ）はメモリセル
のブロック４６を示す。図５（Ａ）ないし（Ｃ）で図１
と符号４１、４２、４３および４４はメモリセルを示
し、４１ａはメモリセル４１の列側冗長メモリセル、４
１ｂはメモリセル４１の行側冗長メモリセルを示す。他
のメモリセル４２等については行側冗長メモリセルと列
側冗長メモリセルとは符号を省略するが、他のメモリセ
ル４２等についてもメモリセル４１と同様であるものと
する。半導体記憶装置１７の冗長メモリセル４１ａ等は
対象となる領域毎に独立して存在しているが、行側、列
側で様々な連動状態（論理的連動状態５０）により置換
回路を構成することができる。以下に示すように、冗長
メモリセル４１ａ等の連動状態に応じて解析処理装置２
３の行う処理は異なってくる。
【００２９】図５（Ａ）のブロック４０に示されるよう
に、まず結果１と示されたメモリセル４１の内容を読み
出し、次に結果２と示されたメモリセル４２の内容を読
み出す。メモリセル４１とメモリセル４２とは連動して
いるため、結果１と２との内容からどの行側のアドレス
を置換するか決定する。次に結果３と示されたメモリセ
ル４３の内容を読み出す。メモリセル４１とメモリセル
４３とは連動しているため、結果１と３との内容からど
の列側のアドレスを置換するか決定する。次に結果４と
示されたメモリセル４４の内容を読み出す。メモリセル
４２とメモリセル４４とは連動しているため、結果２と
４との内容からどの列側のアドレスを置換するか決定す
る。
に、まず結果１と示されたメモリセル４１の内容を読み
出し、次に結果２と示されたメモリセル４２の内容を読
み出す。メモリセル４１とメモリセル４２とは連動して
いるため、結果１と２との内容からどの行側のアドレス
を置換するか決定する。次に結果３と示されたメモリセ
ル４３の内容を読み出す。メモリセル４１とメモリセル
４３とは連動しているため、結果１と３との内容からど
の列側のアドレスを置換するか決定する。次に結果４と
示されたメモリセル４４の内容を読み出す。メモリセル
４２とメモリセル４４とは連動しているため、結果２と
４との内容からどの列側のアドレスを置換するか決定す
る。
【００３０】図５（Ｂ）のブロック４５に示されるよう
に、まず結果１と示されたメモリセル４１の内容を読み
出して、結果１の内容からどの行側のアドレスを置換す
るか決定する。次に結果２と示されたメモリセル４２の
内容を読み出して、結果２の内容からどの列側のアドレ
スを置換するか決定する。次に結果３と示されたメモリ
セル４３の内容を読み出す。メモリセル４１とメモリセ
ル４３とは連動しているため、結果１と３との内容から
どの列側のアドレスを置換するか決定する。次に結果４
と示されたメモリセル４４の内容を読み出す。メモリセ
ル４２とメモリセル４４とは連動しているため、結果２
と４との内容からどの列側のアドレスを置換するか決定
する。
に、まず結果１と示されたメモリセル４１の内容を読み
出して、結果１の内容からどの行側のアドレスを置換す
るか決定する。次に結果２と示されたメモリセル４２の
内容を読み出して、結果２の内容からどの列側のアドレ
スを置換するか決定する。次に結果３と示されたメモリ
セル４３の内容を読み出す。メモリセル４１とメモリセ
ル４３とは連動しているため、結果１と３との内容から
どの列側のアドレスを置換するか決定する。次に結果４
と示されたメモリセル４４の内容を読み出す。メモリセ
ル４２とメモリセル４４とは連動しているため、結果２
と４との内容からどの列側のアドレスを置換するか決定
する。
【００３１】図５（Ｃ）のブロック４６に示されるよう
に、まず結果１と示されたメモリセル４１の内容を読み
出し、次に結果２と示されたメモリセル４２の内容を読
み出す。メモリセル４１とメモリセル４２とは連動して
いるため、結果１と２との内容からどの行側のアドレス
を置換するか決定する。次に結果３と示されたメモリセ
ル４３の内容を読み出して、結果３の内容からどの列側
のアドレスを置換するか決定する。次に結果４と示され
たメモリセル４４の内容を読み出して、結果４の内容か
らどの列側のアドレスを置換するか決定する。
に、まず結果１と示されたメモリセル４１の内容を読み
出し、次に結果２と示されたメモリセル４２の内容を読
み出す。メモリセル４１とメモリセル４２とは連動して
いるため、結果１と２との内容からどの行側のアドレス
を置換するか決定する。次に結果３と示されたメモリセ
ル４３の内容を読み出して、結果３の内容からどの列側
のアドレスを置換するか決定する。次に結果４と示され
たメモリセル４４の内容を読み出して、結果４の内容か
らどの列側のアドレスを置換するか決定する。
【００３２】上述のように、行側、列側の連続を判断す
る処理を変更することにより、様々な連続構成に容易に
対応が可能な冗長救済解析回路１０を提供することがで
きる。
る処理を変更することにより、様々な連続構成に容易に
対応が可能な冗長救済解析回路１０を提供することがで
きる。
【００３３】図６は、本発明の実施の形態１における各
種の冗長構成に対する解析処理のフローチャートを示
す。図６に示されるように、まず結果ｘを読み出す（ス
テップＳ１０）。行側の連続の有無を判断する（ステッ
プＳ１２）。行側が連続している場合は、行側の判断処
理を行うかどうか判断し（ステップＳ１４）、行う場合
は行側を決定し（ステップＳ１８）、行わない場合は行
側を暫定的に決定する（ステップＳ１６）。ステップＳ
１２で行側が連続していない場合はステップＳ２０へ行
く。次に、列側の連続の有無を判断する（ステップＳ２
０）。列側が連続している場合は、列側の判断処理を行
うかどうか判断し（ステップＳ２２）、行う場合は列側
を決定し（ステップＳ２６）、行わない場合は列側を暫
定的に決定する（ステップＳ２４）。ステップＳ２０で
列側が連続していない場合はステップＳ２８へ行く。結
果ｎ（最終）まで処理が終了したか否か判断し（ステッ
プＳ２８）、まだ終了していない場合はステップＳ１０
へ戻って上述の処理を繰り返す。
種の冗長構成に対する解析処理のフローチャートを示
す。図６に示されるように、まず結果ｘを読み出す（ス
テップＳ１０）。行側の連続の有無を判断する（ステッ
プＳ１２）。行側が連続している場合は、行側の判断処
理を行うかどうか判断し（ステップＳ１４）、行う場合
は行側を決定し（ステップＳ１８）、行わない場合は行
側を暫定的に決定する（ステップＳ１６）。ステップＳ
１２で行側が連続していない場合はステップＳ２０へ行
く。次に、列側の連続の有無を判断する（ステップＳ２
０）。列側が連続している場合は、列側の判断処理を行
うかどうか判断し（ステップＳ２２）、行う場合は列側
を決定し（ステップＳ２６）、行わない場合は列側を暫
定的に決定する（ステップＳ２４）。ステップＳ２０で
列側が連続していない場合はステップＳ２８へ行く。結
果ｎ（最終）まで処理が終了したか否か判断し（ステッ
プＳ２８）、まだ終了していない場合はステップＳ１０
へ戻って上述の処理を繰り返す。
【００３４】以上より、実施の形態１によれば、多数の
ＩＯ出力ＭＯＵＴを一括して所定の期待値との判定を行
い、その結果の判定情報ＤＯＵＴをエラー情報取得装置
２２に出力することができる。その後、解析処理装置２
３においてブロック毎に順にエラー情報取得装置２２内
に蓄積されたテーブル情報を読み出し、所定のアルゴリ
ズム（後述）により救済するべき置換データを求め、そ
の置換データを外部Ｉ／Ｆ回路２４を介して外部のテス
タへシリアルに出力することができる。冗長メモリセル
４ａ等自体も他のメモリセル４等と同様に所定の期待値
との判定を行うようにすることもできる。この判定結果
も他のメモリセル４等に対する判定情報ＤＯＵＴと同様
にエラー情報取得装置２２に出力することにより、不良
の冗長メモリセル（冗長メモリセル内の不良メモリセ
ル）を使用しないような救済解析処理を行うことができ
る。このため、半導体装置１７に搭載された半導体記憶
装置１５に対して一括してテストを行うことができ、か
つ救済解析処理を行うことができる。したがって、テス
ト時間を短縮することができ、不良ビットを蓄積する膨
大な容量を有するフェイルメモリを不要としてテスト装
置を安価とすることができる。
ＩＯ出力ＭＯＵＴを一括して所定の期待値との判定を行
い、その結果の判定情報ＤＯＵＴをエラー情報取得装置
２２に出力することができる。その後、解析処理装置２
３においてブロック毎に順にエラー情報取得装置２２内
に蓄積されたテーブル情報を読み出し、所定のアルゴリ
ズム（後述）により救済するべき置換データを求め、そ
の置換データを外部Ｉ／Ｆ回路２４を介して外部のテス
タへシリアルに出力することができる。冗長メモリセル
４ａ等自体も他のメモリセル４等と同様に所定の期待値
との判定を行うようにすることもできる。この判定結果
も他のメモリセル４等に対する判定情報ＤＯＵＴと同様
にエラー情報取得装置２２に出力することにより、不良
の冗長メモリセル（冗長メモリセル内の不良メモリセ
ル）を使用しないような救済解析処理を行うことができ
る。このため、半導体装置１７に搭載された半導体記憶
装置１５に対して一括してテストを行うことができ、か
つ救済解析処理を行うことができる。したがって、テス
ト時間を短縮することができ、不良ビットを蓄積する膨
大な容量を有するフェイルメモリを不要としてテスト装
置を安価とすることができる。
【００３５】実施の形態２.図７は、本発明の実施の形
態２における冗長救済解析回路と半導体記憶装置とを詳
細に示す。図７で図２と同じ符号を付した個所は同じ部
分を示すため説明は省略する。図７において、符号７３
は実施の形態２における解析処理装置、７１はこの解析
処理装置７３を有する実施の形態２における冗長救済解
析回路である。
態２における冗長救済解析回路と半導体記憶装置とを詳
細に示す。図７で図２と同じ符号を付した個所は同じ部
分を示すため説明は省略する。図７において、符号７３
は実施の形態２における解析処理装置、７１はこの解析
処理装置７３を有する実施の形態２における冗長救済解
析回路である。
【００３６】図７に示されるように、解析処理装置７３
を行デコーダ２５の真下に配置することができる。出力
ＭＯＵＴの位置と行デコーダ２５の位置とは物理的に異
なっているようにすることができるため、冗長救済解析
回路７１の図面上の上下方向に示される長さを短くする
ことができ、良いスペース効率で冗長救済解析回路７１
を半導体装置１７上に配置することができる。さらに、
３２［ＩＯ］単位で冗長救済解析回路７１を拡張してい
く場合にも、解析処理装置７３の左右両側にエラー情報
取得装置２２を同じ高さで増加させていくことができ
る。このように冗長救済解析回路７１の中央部に解析処
理装置７３を配置しておくことにより、ＩＯ数の増加等
の拡張に際してもレイアウトを大幅に変更することなく
拡張を行うことができる。
を行デコーダ２５の真下に配置することができる。出力
ＭＯＵＴの位置と行デコーダ２５の位置とは物理的に異
なっているようにすることができるため、冗長救済解析
回路７１の図面上の上下方向に示される長さを短くする
ことができ、良いスペース効率で冗長救済解析回路７１
を半導体装置１７上に配置することができる。さらに、
３２［ＩＯ］単位で冗長救済解析回路７１を拡張してい
く場合にも、解析処理装置７３の左右両側にエラー情報
取得装置２２を同じ高さで増加させていくことができ
る。このように冗長救済解析回路７１の中央部に解析処
理装置７３を配置しておくことにより、ＩＯ数の増加等
の拡張に際してもレイアウトを大幅に変更することなく
拡張を行うことができる。
【００３７】以上より、実施の形態２によれば、冗長救
済解析回路７１の中央部に解析処理装置７３を配置して
おくことにより、スペース効率を良くすることができ、
ＩＯ数の増加等の拡張に際してもレイアウトを大幅に変
更することなく拡張を行うことができる。
済解析回路７１の中央部に解析処理装置７３を配置して
おくことにより、スペース効率を良くすることができ、
ＩＯ数の増加等の拡張に際してもレイアウトを大幅に変
更することなく拡張を行うことができる。
【００３８】実施の形態３.図８は、本発明の実施の形
態３における半導体記憶装置をテスタを用いてテストす
る状態を示す。図８で図３と同じ符号を付した個所は同
じ部分を示すため説明は省略する。図８において、符号
８１は不良ビットを蓄積する不良ビット蓄積用メモリ、
８２はメモリパターンを発生するメモリパターンジェネ
レータ（ＭＰＧ）、８０は不良ビット蓄積用メモリ８１
を備えたＡＴＥである。図９は、本発明の実施の形態３
における冗長救済解析回路と半導体記憶装置とを詳細に
示す。図９で図２および図８と同じ符号を付した個所は
同じ部分を示すため説明は省略する。
態３における半導体記憶装置をテスタを用いてテストす
る状態を示す。図８で図３と同じ符号を付した個所は同
じ部分を示すため説明は省略する。図８において、符号
８１は不良ビットを蓄積する不良ビット蓄積用メモリ、
８２はメモリパターンを発生するメモリパターンジェネ
レータ（ＭＰＧ）、８０は不良ビット蓄積用メモリ８１
を備えたＡＴＥである。図９は、本発明の実施の形態３
における冗長救済解析回路と半導体記憶装置とを詳細に
示す。図９で図２および図８と同じ符号を付した個所は
同じ部分を示すため説明は省略する。
【００３９】図８および９に示されるように、実施の形
態３では実施の形態１および２におけるＡＬＰＧ１１を
半導体装置１７から外部へ取り出している。ＡＬＰＧ１
１の代わりにＡＴＥ８０が判定回路１２へ期待値データ
１を送り、半導体記憶装置１５へアドレス信号２ａ、制
御信号２ｂおよび書込みデータ２ｃを送っている。さら
に判定回路１２へアドレス信号２ａおよび制御信号２ｂ
を送っている。以上のように構成しても実施の形態１、
２と同様に、ＩＯ数の増加等の拡張に際してもレイアウ
トを大幅に変更することなく拡張を行うことができ、テ
スト時間を短縮することができるという効果を得ること
ができる。さらに、冗長救済解析回路１０で置換データ
を求めることができるため、ＡＴＥ８０側の不良ビット
蓄積用メモリ８１の容量を膨大にしなくても済むことが
でき、テスト装置ＡＴＥ８０を安価にすることができ
る。
態３では実施の形態１および２におけるＡＬＰＧ１１を
半導体装置１７から外部へ取り出している。ＡＬＰＧ１
１の代わりにＡＴＥ８０が判定回路１２へ期待値データ
１を送り、半導体記憶装置１５へアドレス信号２ａ、制
御信号２ｂおよび書込みデータ２ｃを送っている。さら
に判定回路１２へアドレス信号２ａおよび制御信号２ｂ
を送っている。以上のように構成しても実施の形態１、
２と同様に、ＩＯ数の増加等の拡張に際してもレイアウ
トを大幅に変更することなく拡張を行うことができ、テ
スト時間を短縮することができるという効果を得ること
ができる。さらに、冗長救済解析回路１０で置換データ
を求めることができるため、ＡＴＥ８０側の不良ビット
蓄積用メモリ８１の容量を膨大にしなくても済むことが
でき、テスト装置ＡＴＥ８０を安価にすることができ
る。
【００４０】以上より、実施の形態３によれば、実施の
形態１および２におけるＡＬＰＧ１１を半導体装置１７
から外部へ取り出し、ＡＬＰＧ１１の代わりにＡＴＥ８
０を用いることができる。このため、実施の形態１、２
と同様に、ＩＯ数の増加等の拡張に際してもレイアウト
を大幅に変更することなく拡張を行うことができ、テス
ト時間を短縮することができる。さらに、ＡＴＥ８０側
の不良ビット蓄積用メモリ８１の容量を膨大にしなくて
も済むことができるため、テスト装置ＡＴＥ８０を安価
にすることができる。
形態１および２におけるＡＬＰＧ１１を半導体装置１７
から外部へ取り出し、ＡＬＰＧ１１の代わりにＡＴＥ８
０を用いることができる。このため、実施の形態１、２
と同様に、ＩＯ数の増加等の拡張に際してもレイアウト
を大幅に変更することなく拡張を行うことができ、テス
ト時間を短縮することができる。さらに、ＡＴＥ８０側
の不良ビット蓄積用メモリ８１の容量を膨大にしなくて
も済むことができるため、テスト装置ＡＴＥ８０を安価
にすることができる。
【００４１】
【発明の効果】以上説明したように、本発明の冗長救済
回路、方法および半導体装置によれば、多数のＩＯ出力
ＭＯＵＴを一括して所定の期待値との判定を行い、その
結果の判定情報ＤＯＵＴをエラー情報取得装置２２に出
力し、解析処理装置２３においてブロック毎に順にテー
ブル情報を読み出して置換データを求め、その置換デー
タを外部Ｉ／Ｆ回路２４を介して外部のテスタへシリア
ルに出力することができる。このため、不良メモリセル
をテストするテスト時間を短縮し、不良ビットを蓄積す
る膨大な容量を有するフェイルメモリを不要としてテス
ト装置を安価とし、ＩＯ数の増減に対しても容易に対応
することができる冗長救済回路、方法および半導体装置
を提供することができる。
回路、方法および半導体装置によれば、多数のＩＯ出力
ＭＯＵＴを一括して所定の期待値との判定を行い、その
結果の判定情報ＤＯＵＴをエラー情報取得装置２２に出
力し、解析処理装置２３においてブロック毎に順にテー
ブル情報を読み出して置換データを求め、その置換デー
タを外部Ｉ／Ｆ回路２４を介して外部のテスタへシリア
ルに出力することができる。このため、不良メモリセル
をテストするテスト時間を短縮し、不良ビットを蓄積す
る膨大な容量を有するフェイルメモリを不要としてテス
ト装置を安価とし、ＩＯ数の増減に対しても容易に対応
することができる冗長救済回路、方法および半導体装置
を提供することができる。
【図１】 本発明の実施の形態１における冗長救済解析
回路と半導体記憶装置とを含む半導体装置にテスタを接
続している状態を示す図である。
回路と半導体記憶装置とを含む半導体装置にテスタを接
続している状態を示す図である。
【図２】 本発明の実施の形態１における冗長救済解析
回路と半導体記憶装置とを詳細に示す図である。
回路と半導体記憶装置とを詳細に示す図である。
【図３】 本発明の実施の形態１における半導体記憶装
置をテスタを用いてテストする状態を示す図である。
置をテスタを用いてテストする状態を示す図である。
【図４】 本発明の実施の形態１における冗長救済解析
回路１０とロジックテスタ３０との間の信号のタイミン
グチャートである。
回路１０とロジックテスタ３０との間の信号のタイミン
グチャートである。
【図５】 本発明の実施の形態１における各種の冗長構
成に対する解析処理を例示する図である。
成に対する解析処理を例示する図である。
【図６】 本発明の実施の形態１における各種の冗長構
成に対する解析処理を示すフローチャートである。
成に対する解析処理を示すフローチャートである。
【図７】 本発明の実施の形態２における冗長救済解析
回路と半導体記憶装置とを詳細に示す図である。
回路と半導体記憶装置とを詳細に示す図である。
【図８】 本発明の実施の形態３における半導体記憶装
置をテスタを用いてテストする状態を示す図である。
置をテスタを用いてテストする状態を示す図である。
【図９】 本発明の実施の形態３における冗長救済解析
回路と半導体記憶装置とを詳細に示す図である。
回路と半導体記憶装置とを詳細に示す図である。
【符号の説明】 ４,５，６，７，４１，４２，４３，４４ メモリセ
ル、 ４ａ,５ａ,６ａ,７ａ，４１ａ 行（Ｒｏｗ）側
冗長メモリセル、 ４ｂ，５ｂ，６ｂ，７ｂ，４１ｂ
列（Ｃｏｌ）側冗長メモリセル、１０，７１ 冗長救済
解析回路、 １１パターン発生器ＡＬＰＧ、 １２ 判
定回路、 １５ 半導体記憶装置、 １６ロジック回
路、 １７ 半導体装置、 １８シリアルデータ取得装
置、 １９，８０ ＡＴＥ、 ２２ エラー情報取得装
置、 ２３，７３ 解析処理装置、２４ 外部インタフ
ェース（Ｉ／Ｆ）回路、 ２５ Ｒｏｗデコーダ、 ３
０ロジック用テスタ、 ３１ ＬＰＧ、 ３２ 判定
部、 ３３ ＣＰＵ、 ３４ 置換情報ファイル、 ４
０，４５，４６ ブロック、 ５０ 論理的連動、８１
不良ビット蓄積用メモリ。
ル、 ４ａ,５ａ,６ａ,７ａ，４１ａ 行（Ｒｏｗ）側
冗長メモリセル、 ４ｂ，５ｂ，６ｂ，７ｂ，４１ｂ
列（Ｃｏｌ）側冗長メモリセル、１０，７１ 冗長救済
解析回路、 １１パターン発生器ＡＬＰＧ、 １２ 判
定回路、 １５ 半導体記憶装置、 １６ロジック回
路、 １７ 半導体装置、 １８シリアルデータ取得装
置、 １９，８０ ＡＴＥ、 ２２ エラー情報取得装
置、 ２３，７３ 解析処理装置、２４ 外部インタフ
ェース（Ｉ／Ｆ）回路、 ２５ Ｒｏｗデコーダ、 ３
０ロジック用テスタ、 ３１ ＬＰＧ、 ３２ 判定
部、 ３３ ＣＰＵ、 ３４ 置換情報ファイル、 ４
０，４５，４６ ブロック、 ５０ 論理的連動、８１
不良ビット蓄積用メモリ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/28 Ｖ (72)発明者 杉浦 和史 兵庫県伊丹市瑞原四丁目１番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 菰池 達紀 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G032 AA07 AB01 AE08 AE10 AK11 AL00 5B018 GA03 HA40 JA04 QA13 5L106 CC01 CC14 CC16 CC17 DD03 DD22 DD23 DD24 DD25 EE02 GG06
Claims (9)
- 【請求項１】 行列状に配置されたメモリセルと、該メ
モリセルの行方向または列方向のいずれか一方または両
方に配置された冗長メモリセルとを有する半導体記憶装
置の不良メモリセルを救済する冗長救済回路であって、 前記メモリセルの所定のブロック毎に設けられたエラー
情報取得部であって、該エラー情報取得部は、該ブロッ
ク内の不良メモリセルのアドレスと該不良メモリセルか
らの出力とを含む不良情報と、該不良メモリセルを救済
する冗長メモリセルの候補のアドレスとを含む判定情報
を蓄積するものであり、 前記エラー情報取得部毎に蓄積された判定情報を該エラ
ー情報取得部毎に順に入力していき、前記所定のブロッ
ク毎に不良メモリセルを救済する冗長メモリセルを求め
る解析部とを備えたことを特徴とする冗長救済回路。 - 【請求項２】 前記エラー情報取得部が蓄積する判定情
報は前記冗長メモリセル内の不良メモリセルのアドレス
と該不良メモリセルからの出力とをさらに含み、 前記解析部は、前記判定情報を該エラー情報取得部毎に
順に入力していき、前記所定のブロック毎に不良メモリ
セルを救済する、前記冗長メモリセル内の不良メモリセ
ルを除く冗長メモリセルを求めることを特徴とする請求
項１記載の冗長救済回路。 - 【請求項３】 前記解析部を、前記半導体記憶装置にお
ける行アドレスデコーダの下部であって、かつ前記メモ
リセルと前記冗長セルとの下部ではない位置に配置した
ことを特徴とする請求項１または２記載の冗長救済回
路。 - 【請求項４】 前記解析部は、少なくともクロック信
号、コマンド入力可信号およびコマンド信号を入力する
ピンと、救済する冗長メモリセルに関する置換情報信号
を外部へシリアルに出力するピンとを有することを特徴
とする請求項１ないし３のいずれかに記載の冗長救済回
路。 - 【請求項５】 行列状に配置されたメモリセルと、該メ
モリセルの行方向または列方向のいずれか一方または両
方に配置された冗長メモリセルとを有する半導体記憶装
置と、 前記メモリセルの所定のブロック毎に設けられ、該ブロ
ックから出力されたデータと所定の期待値とを比較し
て、該ブロック内の不良メモリセルのアドレスと該不良
メモリセルからの出力とを含む不良情報と、該不良メモ
リセルを救済する冗長メモリセルの候補のアドレスとを
含む判定情報を出力する判定回路と、 前記半導体記憶装置の不良メモリセルを救済する冗長救
済回路であって、該冗長救済回路は、 前記判定回路から出力された判定情報を蓄積するエラー
情報取得部と、 前記エラー情報取得部毎に蓄積された不良情報と冗長セ
ルの候補のアドレスとを該エラー情報取得部毎に順に入
力していき、前記所定のブロック毎に不良メモリセルを
救済する冗長メモリセルを求める解析部とを備えたこと
を特徴とする半導体装置。 - 【請求項６】 所定の期待値を発生させて前記判定回路
へ出力するパターン発生器とをさらに備えたことを特徴
とする請求項５記載の半導体装置。 - 【請求項７】 行列状に配置されたメモリセルと、該メ
モリセルの行方向または列方向のいずれか一方または両
方に配置された冗長メモリセルとを有する半導体記憶装
置の不良メモリセルを救済する冗長救済方法であって、
該冗長救済方法は、 所定の期待値をパターン発生器により発生させる期待値
発生ステップと、 前記メモリセルの所定のブロックから出力されたデータ
と前記期待値発生ステップで発生させた期待値とを比較
して、該ブロック内の不良メモリセルのアドレスと該不
良メモリセルからの出力とを含む不良情報と、該不良メ
モリセルを救済する冗長メモリセルの候補のアドレスと
を含む判定情報を出力する判定ステップと、 前記判定ステップで出力された判定情報を前記所定のブ
ロック毎に蓄積するエラー情報取得ステップと、 前記エラー情報取得ステップで蓄積された前記所定のブ
ロック毎の判定情報を順に入力していき、前記所定のブ
ロック毎に不良メモリセルを救済する冗長メモリセルを
求める解析ステップとを備えたことを特徴とする冗長救
済方法。 - 【請求項８】 前記判定ステップで出力される判定情報
は前記冗長メモリセル内の不良メモリセルのアドレスと
該不良メモリセルからの出力とをさらに含み、 前記解析ステップは、前記ブロック毎の前記判定情報を
順に入力していき、前記ブロック毎に不良メモリセルを
救済する、前記冗長メモリセル内の不良メモリセルを除
く冗長メモリセルを求めることを特徴とする請求項７記
載の冗長救済方法。 - 【請求項９】 半導体記憶装置の不良メモリセルを救済
する冗長救済回路であって、 内部に個別に装備されたアドレス毎のフェイル情報を蓄
積するエラー情報取得装置と、 前記エラー情報取得装置を取りまとめる解析処理を行う
解析処理装置とを備え、 前記エラー情報取得装置を３２［ＩＯ］単位に個別に前
記半導体記憶装置のデータ出力を行うデータ出力部の下
部に配置し、前記解析処理装置を前記半導体記憶装置の
中央部に存するＲｏｗデコーダ下部に配置することを特
徴とする冗長救済回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000220607A JP2002042495A (ja) | 2000-07-21 | 2000-07-21 | 冗長救済回路、方法および半導体装置 |
| US09/745,421 US6345004B1 (en) | 2000-07-21 | 2000-12-26 | Repair analysis circuit for redundancy, redundant repairing method, and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000220607A JP2002042495A (ja) | 2000-07-21 | 2000-07-21 | 冗長救済回路、方法および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002042495A true JP2002042495A (ja) | 2002-02-08 |
| JP2002042495A5 JP2002042495A5 (ja) | 2007-08-16 |
Family
ID=18715182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000220607A Pending JP2002042495A (ja) | 2000-07-21 | 2000-07-21 | 冗長救済回路、方法および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6345004B1 (ja) |
| JP (1) | JP2002042495A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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| CN103280239B (zh) | 2006-05-12 | 2016-04-06 | 苹果公司 | 存储设备中的失真估计和消除 |
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