JPH1116390A

JPH1116390A - 半導体メモリ

Info

Publication number: JPH1116390A
Application number: JP10119627A
Authority: JP
Inventors: Takashi Osawa; 隆大沢; Hiroshi Maejima; 洋前嶋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-04-30
Filing date: 1998-04-28
Publication date: 1999-01-22

Abstract

(57)【要約】【課題】不良ビット救済（テスト、救済解作成、置き
換え）を高速に行う。【解決手段】メモリセルアレイ（救済単位）について
機能テストを行い、不良ビットが発見されるごとに、こ
の機能テストと並列して救済解の作成を実行する。救済
解の作成に際しては、いわゆる“木”構造のテンプレ−
トを採用する。“木”構造は、所定のル−ルに従って作
成され、不良ビットが発見される度に変化する。救済解
の数は、最大で、_NRS+NCSＣ_NRS個となる。但し、ＮＲ
Ｓは、スペアロウの本数であり、ＮＣＳは、スペアカラ
ムの本数である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリにお
けるリダンダンシイ技術に関する。

【０００２】

【従来の技術】半導体メモリの製造に際し、一般に、各
工程の途中においてはパ−ティクル（ゴミ、塵などの不
純物）がシリコンデバイス内に混入し易く、また、熱工
程においてはシリコン結晶にストレスが生じることによ
り欠陥が発生し易い。

【０００３】このようなパ−ティクルの混入や欠陥の発
生は、半導体メモリのメモリセルの不良の原因となる。

【０００４】メモリセルの不良には、メモリセルアレイ
の所定の１つのメモリセルが不良となる単ビット不良、
メモリセルアレイの１つのロウ又は１つのカラム内に属
する複数のメモリセルが不良となるライン不良、メモリ
セルアレイの所定の領域内の複数のメモリセルが不良と
なるエリア不良などが存在する。

【０００５】従来、メモリセルの不良に対しては、不良
メモリセルを救済することにより正常な半導体メモリと
して機能させるリダンダンシイ技術が適用されている。

【０００６】リダンダンシイ技術は、ＤＲＡＭ（ダイナ
ミック型ランダムアクセスメモリ）を始めとする半導体
メモリによく用いられており、不良メモリセルを予備的
に設けられたリダンダンシイメモリセルに置き換えるこ
とにより、全てのビットデ−タを正確に保持する技術で
ある。ＤＲＡＭを例にとると、リダンダンシ技術は、２
５６キロビット世代から採用されている。

【０００７】リダンダンシイ技術は、不良メモリセルを
リダンダンシイメモリセルに置き換えるものであるか
ら、リダンダンシイメモリセルの数が多ければ多い程、
正常な半導体メモリを多く得ることができるようにな
り、製造歩留りが向上することになる。

【０００８】一方、ＤＲＡＭにおいては、２５６キロビ
ットから、１メガ、４メガ、１６メガ、６４メガ、２５
６メガ、１ギガビットへと世代が進み、メモリセルのサ
イズが縮小されてくると、今まで問題とならなかったよ
うな微細なパ−ティクルや、シリコン結晶の表面におけ
るメモリセルの密度が高くなることに起因するシリコン
結晶のストレスの増加などによって、メモリセルに不良
が発生する確率が高くなる。

【０００９】このようなＤＲＡＭの世代の進行に伴う不
良メモリセルの発生は、パ−ティクルを減らす清浄化技
術や、シリコン結晶のストレスを緩和するプロセスの開
発などにより減少させることができる。

【００１０】しかし、清浄化技術や新プロセスの開発の
みでは、不良メモリセルの発生防止には限界がある。

【００１１】そこで重要となるのがリダンダンシイ技術
である。リダンダンシイ技術により不良メモリセルを救
済する場合、救済効率を上げる一般的な方法は、救済の
単位となるスペアロウとスペアカラムの本数を増やすこ
とである。

【００１２】ここに、スペアロウとは、メモリセルアレ
イのロウ方向に伸びる予備のリダンダンシイメモリセル
から構成されるロウのことであり、スペアカラムとは、
メモリセルアレイのカラム方向に伸びる予備のリダンダ
ンシイメモリセルから構成されるカラムのことである。

【００１３】１メガビットの世代では、２５６キロビッ
ト当り、１本のスペアロウと１本のスペアカラムを設け
ており（合計、スペアロウ４本、スペアカラム４本）、
また、６４メガビットの世代では、１メガビット当り、
８本のスペアロウと４本のスペアカラムを設けている
（合計、スペアロウ５１２本、スペアカラム２５６
本）。

【００１４】このように、ＤＲＡＭの世代が進行するに
つれて、救済効率を向上させるためにスペアライン（ス
ペアロウ、スペアカラム）の本数が増大する。

【００１５】しかし、スペアラインの本数の増加は、リ
ダンダンシイ技術における不良メモリセルの救済可否の
判断を困難かつ長時間化させる。

【００１６】現在の救済可否の判断は、メモリテスタに
よって機能テストを行い、この機能テストにより得られ
る不良メモリセル（不良ビット）の情報に基づいて、所
定のアルゴリズムを用いて行われる。

【００１７】テスタは、救済可否の判断に用いるアルゴ
リズムを記憶しており、ＣＰＵの制御の下、このアルゴ
リズムを起動させる。救済可否の判断の結果、半導体メ
モリに内蔵されているスペアラインにより全ての不良メ
モリセルの救済が可能であると判断すると、不良メモリ
セルをスペアラインのリダンダンシイメモリセルに置き
換える処置が施される。

【００１８】また、救済可否の判断の結果、半導体メモ
リに内蔵されているスペアラインにより全ての不良メモ
リセルが救済できないと判断すると、この半導体メモリ
は、不良品と判断される。

【００１９】救済の単位となるスペアラインの本数が少
ない場合、救済のためのアルゴリズムは単純となり、判
断の時間も短くなるが、救済の単位となるスペアライン
の本数が増加すればする程、救済のためのアルゴリズム
は複雑となり、判断の時間も長くなる。

【００２０】なお、近年のテスタには、ファンクション
テスト用のＣＰＵとリダンダンシイ解析用のＣＰＵをそ
れぞれ保有し、両機能を同時に動作させて並列処理を行
うものがある。但し、リダンダンシイ解析を行う不良発
生情報は、現在行っているファンクションテストの一つ
前（時間的）のファンクションテストによって得られた
結果であり、テストと解析を同時かつ並列的に行ってい
る訳ではない。

【００２１】従って、救済のためのアルゴリズムが複雑
になるにつれて、リダンダンシイ解析の時間がファンク
ションテストの時間よりも大幅に長くなってしまい、こ
のためにテスト時間が律速される可能性がある。

【００２２】

【発明が解決しようとする課題】このように、リダンダ
ンダンシイ技術により不良メモリセルを救済する半導体
メモリにおいては、半導体メモリの容量が増大するにつ
れて、救済の単位となるスペアラインの本数が増大す
る。また、スペアラインの本数が増大すると、救済可否
の判断を行うアルゴリズムが複雑になるため、計算時間
は長くなり、実用的なテスト時間を越えてしまう。

【００２３】本発明は、上記欠点を解決すべくなされた
もので、その目的は、リダンダンダンシイ技術により不
良メモリセルを救済する半導体メモリにおいて、救済可
否の判断のための新規なアルゴリズムを開発することに
より、リダンダンシイのための時間を短縮し、メモリセ
ルのテスト時間（リダンダンシイを含む）を実用的なも
のとすることである。

【００２４】

【課題を解決するための手段】

（Ａ−１）上記目的を達成するため、本発明の半導体
メモリは、通常のメモリセルアレイと、前記通常のメモ
リセルアレイに予備的に設けられるリダンダンシイメモ
リセルアレイと、少なくとも１つの救済解に基づいて、
前記通常のメモリセルアレイのロウ又はカラムを前記リ
ダンダンシイメモリセルアレイのロウ又はカラムに置き
換えるリダンダンシイ手段とを有し、前記通常のメモリ
セルアレイを構成する複数のメモリセルを順次テストす
るテスト手段が不良メモリセルを発見する度に、前記テ
スト手段による前記複数のメモリセルのテストに並列し
て、前記不良メモリセルを救済するための前記少なくと
も１つの救済解を作成する救済解作成手段を備える。

【００２５】前記半導体メモリは、半導体チップに形成
され、前記テスト手段は、前記半導体チップに内蔵され
ている。

【００２６】前記少なくとも１つの救済解は、前記不良
メモリセルを救済できる全ての救済解である。

【００２７】前記少なくとも１つの救済解の数は、最大
で、_NRS+NCSＣ_NRS（ＮＲＳ＋ＮＣＳからＮＲＳをとる
組み合わせ）個となる（但し、ＮＲＳは、スペアロウの
本数、ＮＣＳは、スペアカラムの本数）。

【００２８】前記救済解作成手段は、_NRS+NCSＣ_NRS個
のブロックを有し、前記不良メモリセルが発見される度
に各ブロックについて１つの救済解が作成及び保持さ
れ、かつ、各ブロックには、前記１つの救済解が有効か
否かを表す有効ビットが保持される。

【００２９】前記１つの救済解は、前記不良メモリセル
を含むロウを選択するロウアドレス又は前記不良メモリ
セルを含むカラムを選択するカラムアドレスの配列から
構成され、各ブロック内の前記ロウアドレス又は前記カ
ラムアドレスの配列は、互いに異なっている。

【００３０】前記１つの救済解は、同じロウアドレス又
は同じカラムアドレスを含んでいない。

【００３１】本発明の半導体メモリは、さらに、前記少
なくとも１つの救済解を、シリアルに、前記半導体メモ
リが形成されるチップの外部に出力するための出力制御
手段を備える。

【００３２】前記テスト手段が複数のテストを行う場合
に、前記出力制御手段は、各テストを終えるごとに、前
記少なくとも１つの救済解を出力する。また、前記テス
ト手段が複数のテストを行う場合に、前記出力制御手段
は、全てのテストを終えた後に、各テストごとに、前記
少なくとも１つの救済解を出力してもよい。

【００３３】前記救済解作成手段は、前記少なくとも１
つの救済解が有効であるか否かを表す有効ビットを作成
する。

【００３４】本発明の半導体メモリは、さらに、前記少
なくとも１つの救済解及び前記有効ビットを、シリアル
に、前記半導体メモリが形成されるチップの外部に出力
するための出力制御手段を備える。

【００３５】前記テスト手段が複数のテストを行う場合
に、前記出力制御手段は、各テストを終えるごとに、前
記少なくとも１つの救済解及び前記有効ビットを出力す
る。また、前記テスト手段が複数のテストを行う場合
に、前記出力制御手段は、全てのテストを終えた後に、
各テストごとに、前記少なくとも１つの救済解及び前記
有効ビットを出力してもよい。

【００３６】（Ａ−２）本発明の半導体メモリテスト
システムは、上述の半導体メモリと、前記半導体メモリ
にロウアドレスデ−タ、カラムアドレスデ−タ及びテス
トデ−タを供給し、前記半導体メモリから前記少なくと
も１つの救済解を受け取るテスタとを備えている。

【００３７】前記テスタは、前記少なくとも１つの救済
解のうち最も効率的に前記不良メモリセルを救済できる
１つの救済解を選択する。

【００３８】本発明の半導体メモリテストシステムは、
上述の半導体メモリと、前記半導体メモリから前記少な
くとも１つの救済解を受け取るテスタとを備え、前記半
導体メモリの前記テスト手段は、前記テスタの制御信号
を受けると、ロウアドレスデ−タ、カラムアドレスデ−
タ及びテストデ−タを生成する。

【００３９】前記テスタは、前記少なくとも１つの救済
解のうち最も効率的に前記不良メモリセルを救済できる
１つの救済解を選択する。

【００４０】（Ｂ−１）本発明の半導体メモリは、複
数の救済単位から構成される通常のメモリセルアレイ
と、前記通常のメモリセルアレイの各救済単位に予備的
に設けられるリダンダンシイメモリセルアレイと、各救
済単位ごとに求められる少なくとも１つの救済解に基づ
いて、各救済単位のロウ又はカラムを前記リダンダンシ
イメモリセルアレイのロウ又はカラムに置き換えるリダ
ンダンシイ手段とを有し、各救済単位ごとに、各救済単
位内の複数のメモリセルを順次テストするテスト手段が
不良メモリセルを発見する度に、前記テスト手段による
前記複数のメモリセルのテストに並列して、前記不良メ
モリセルを救済するための前記少なくとも１つの救済解
を作成する救済解作成手段を備える。

【００４１】前記半導体メモリは、半導体チップに形成
され、前記テスト手段は、前記半導体チップに内蔵され
ている。

【００４２】前記少なくとも１つの救済解は、前記不良
メモリセルを救済できる全ての救済解である。

【００４３】前記少なくとも１つの救済解の数は、最大
で、_NRS+NCSＣ_NRS（ＮＲＳ＋ＮＣＳからＮＲＳをとる
組み合わせ）個となる（但し、ＮＲＳは、前記救済単位
内のスペアロウの本数、ＮＣＳは、前記救済単位内のス
ペアカラムの本数）。

【００４４】前記救済解作成手段は、_NRS+NCSＣ_NRS個
のブロックを有し、前記不良メモリセルが発見される度
に各ブロックについて１つの救済解が作成及び保持さ
れ、かつ、各ブロックには、前記１つの救済解が有効か
否かを表す有効ビットが保持される。

【００４５】前記１つの救済解は、前記不良メモリセル
を含むロウを選択するロウアドレス又は前記不良メモリ
セルを含むカラムを選択するカラムアドレスの配列から
構成され、各ブロック内の前記ロウアドレス又は前記カ
ラムアドレスの配列は、互いに異なっている。

【００４６】前記１つの救済解は、同じロウアドレス又
は同じカラムアドレスを含んでいない。

【００４７】本発明の半導体メモリは、さらに、前記通
常のメモリセルアレイの各救済単位に設けられ、前記少
なくとも１つの救済解を、シリアルに、前記半導体メモ
リが形成されるチップの外部に出力するための出力制御
手段を備える。

【００４８】前記テスト手段が複数のテストを行う場合
に、前記出力制御手段は、各テストを終えるごとに、前
記少なくとも１つの救済解を出力する。また、前記テス
ト手段が複数のテストを行う場合に、前記出力制御手段
は、全てのテストを終えた後に、各テストごとに、前記
少なくとも１つの救済解を出力してもよい。

【００４９】前記救済解作成手段は、前記少なくとも１
つの救済解が有効であるか否かを表す有効ビットを作成
する。

【００５０】本発明の半導体メモリは、前記通常のメモ
リセルアレイの各救済単位に設けられ、前記少なくとも
１つの救済解及び前記有効ビットを、シリアルに、前記
半導体メモリが形成されるチップの外部に出力するため
の出力制御手段を備える。

【００５１】前記テスト手段が複数のテストを行う場合
に、前記出力制御手段は、各テストを終えるごとに、前
記少なくとも１つの救済解及び前記有効ビットを出力す
る。また、前記テスト手段が複数のテストを行う場合
に、前記出力制御手段は、全てのテストを終えた後に、
各テストごとに、前記少なくとも１つの救済解及び前記
有効ビットを出力してもよい。

【００５２】（Ｂ−２）本発明の半導体メモリテスト
システムは、上述の半導体メモリと、前記半導体メモリ
にロウアドレスデ−タ、カラムアドレスデ−タ及びテス
トデ−タを供給し、前記半導体メモリから前記少なくと
も１つの救済解を受け取るテスタとを備えている。

【００５３】前記テスタは、前記少なくとも１つの救済
解のうち最も効率的に前記不良メモリセルを救済できる
１つの救済解を選択する。

【００５４】本発明の半導体メモリテストシステムは、
上述の半導体メモリと、前記半導体メモリから前記少な
くとも１つの救済解を受け取るテスタとを備え、前記半
導体メモリの前記テスト手段は、前記テスタの制御信号
を受けると、ロウアドレスデ−タ、カラムアドレスデ−
タ及びテストデ−タを生成する。

【００５５】前記テスタは、前記少なくとも１つの救済
解のうち最も効率的に前記不良メモリセルを救済できる
１つの救済解を選択する。

【００５６】（Ｃ）本発明の半導体メモリは、通常の
メモリセルアレイと、前記通常のメモリセルアレイに予
備的に設けられるリダンダンシイメモリセルアレイとを
有し、前記通常のメモリセルアレイを構成する複数のメ
モリセルの各々を順次テストするテスト手段と、前記テ
スト手段が不良メモリセルを発見する度に、前記テスト
手段による前記複数のメモリセルのテストに並列して、
前記不良メモリセルを救済するための少なくとも１つの
救済解を作成する救済解作成手段と、前記少なくとも１
つの救済解に基づいて、電気的に、前記通常のメモリセ
ルアレイのロウ又はカラムを前記リダンダンシイメモリ
セルアレイのロウ又はカラムに置き換えるリダンダンシ
イ手段とを備える。

【００５７】（Ｄ）本発明の半導体メモリは、通常の
メモリセルアレイ、前記通常のメモリセルアレイに予備
的に設けられるリダンダンシイメモリセルアレイ、及
び、少なくとも１つの救済解に基づいて、前記通常のメ
モリセルアレイのロウ又はカラムを前記リダンダンシイ
メモリセルアレイのロウ又はカラムに置き換えるリダン
ダンシイ手段をそれぞれ有する半導体メモリと、前記通
常のメモリセルアレイを構成する複数のメモリセルの各
々を順次テストするテスト手段、及び、前記テスト手段
が不良メモリセルを発見する度に、前記テスト手段によ
る前記複数のメモリセルのテストに並列して、前記不良
メモリセルを救済するための前記少なくとも１つの救済
解を作成する救済解作成手段を有するテスト装置手段と
を備える。

【００５８】（Ｅ）本発明のメモリセルの救済方法
は、通常のメモリセルアレイを構成する複数のメモリセ
ルの各々を順次テストすると共に、不良メモリセルを発
見する度に、前記複数のメモリセルのテストに並列し
て、前記不良メモリセルを救済するための少なくとも１
つの救済解を作成する、というものである。

【００５９】前記少なくとも１つの救済解に基づき、前
記通常のメモリセルアレイのロウ又はカラムをリダンダ
ンシイメモリセルアレイのロウ又はカラムに置き換え
る。

【００６０】前記通常のメモリセルアレイのロウ又はカ
ラムは、ヒュ−ズの切断又は電気的手段によって、前記
リダンダンシイメモリセルアレイのロウ又はカラムに置
き換えられる。

【００６１】前記少なくとも１つの救済解は、前記不良
メモリセルを救済できる全ての救済解である。

【００６２】前記少なくとも１つの救済解の数は、最大
で、_NRS+NCSＣ_NRS（ＮＲＳ＋ＮＣＳからＮＲＳをとる
組み合わせ）個となる（但し、ＮＲＳは、スペアロウの
本数、ＮＣＳは、スペアカラムの本数）。

【００６３】前記少なくとも１つの救済解は、前記不良
メモリセルを含むロウを選択するロウアドレス又は前記
不良メモリセルを含むカラムを選択するカラムアドレス
の配列から構成されている。

【００６４】前記少なくとも１つの救済解は、同じロウ
アドレス又は同じカラムアドレスを含んでいない。

【００６５】前記少なくとも１つの救済解のうち最も効
率的に前記不良メモリセルを救済できる１つの救済解を
選択し、その１つの救済解に基づいて、前記通常のメモ
リセルアレイのロウ又はカラムをリダンダンシイメモリ
セルアレイのロウ又はカラムに置き換える。

【００６６】（Ｆ）本発明の救済解の作成方法は、ロ
ウアドレス又はカラムアドレスの配列により救済解を構
成し、前記救済解のロウアドレス又はカラムアドレスに
より選択される通常のメモリセルアレイのロウ又はカラ
ムをリダンダンシイメモリセルアレイのロウ又はカラム
に置き換える場合に、不良メモリセルのロウアドレス又
はカラムアドレスが、前記救済解のロウアドレス又はカ
ラムアドレスと一致しないときのみ、前記不良メモリセ
ルのロウアドレス又はカラムアドレスを前記救済解に追
加する、というものである。

【００６７】前記不良メモリセルのロウアドレス又はカ
ラムアドレスが、前記救済解のロウアドレス又はカラム
アドレスと一致するときは、前記不良メモリセルのロウ
アドレス又はカラムアドレスを前記救済解に追加しな
い。

【００６８】前記リダンダンシイメモリセルアレイがＮ
ＲＳ本のスペアロウを有する場合に、前記救済解が既に
ＮＲＳ個のロウアドレスを含んでいるときは、前記不良
メモリセルのロウアドレスが前記救済解のロウアドレス
と一致しなくても、前記不良メモリセルのロウアドレス
を前記救済解に追加しない。

【００６９】前記リダンダンシイメモリセルアレイがＮ
ＣＳ本のスペアカラムを有する場合に、前記救済解が既
にＮＣＳ個のカラムアドレスを含んでいるときは、前記
不良メモリセルのカラムアドレスが前記救済解のカラム
アドレスと一致しなくても、前記不良メモリセルのカラ
ムアドレスを前記救済解に追加しない。

【００７０】前記リダンダンシイメモリセルアレイが、
ＮＲＳ本のスペアロウ、ＮＣＳ本のスペアカラムから構
成される場合に、前記救済解が、既に、ＮＲＳ個のロウ
アドレス及びＮＣＳ個のカラムアドレスを含んでおり、
かつ、前記不良メモリセルのロウアドレス又はカラムア
ドレスが前記救済解のロウアドレス又はカラムアドレス
と一致しないときは、前記救済解を無効とする。

【００７１】（Ｇ）本発明の記録媒体は、通常のメモ
リセルアレイを構成する複数のメモリセルの各々を順次
テストすると共に、不良メモリセルを発見する度に、前
記複数のメモリセルのテストに並列して、前記不良メモ
リセルを救済するための少なくとも１つの救済解を作成
するプログラムを備える。

【００７２】前記少なくとも１つの救済解に基づいて、
前記通常のメモリセルアレイのロウ又はカラムをリダン
ダンシイメモリセルアレイのロウ又はカラムに置き換え
るプログラムをさらに備える。

【００７３】前記少なくとも１つの救済解が、前記不良
メモリセルを救済できる全ての救済解であるようなプロ
グラムを備える。

【００７４】前記少なくとも１つの救済解の数が、最大
で、_NRS+NCSＣ_NRS（ＮＲＳ＋ＮＣＳからＮＲＳをとる
組み合わせ）個となる（但し、ＮＲＳは、スペアロウの
本数、ＮＣＳは、スペアカラムの本数）ようなプログラ
ムを備える。

【００７５】前記少なくとも１つの救済解が、前記不良
メモリセルを含むロウを選択するロウアドレス又は前記
不良メモリセルを含むカラムを選択するカラムアドレス
の配列から構成されるようなプログラムを備える。

【００７６】前記少なくとも１つの救済解が、同じロウ
アドレス又は同じカラムアドレスを含まないようなプロ
グラムを有する。

【００７７】前記少なくとも１つの救済解のうち最も効
率的に前記不良メモリセルを救済できる１つの救済解を
選択し、その１つの救済解に基づいて、前記通常のメモ
リセルアレイのロウ又はカラムをリダンダンシイメモリ
セルアレイのロウ又はカラムに置き換えるようなプログ
ラムを備える。

【００７８】本発明の記録媒体は、ロウアドレス又はカ
ラムアドレスの配列により救済解を構成し、前記救済解
のロウアドレス又はカラムアドレスにより選択される通
常のメモリセルアレイのロウ又はカラムをリダンダンシ
イメモリセルアレイのロウ又はカラムに置き換える場合
に、不良メモリセルのロウアドレス又はカラムアドレス
が、前記救済解のロウアドレス又はカラムアドレスと一
致しないときのみ、前記不良メモリセルのロウアドレス
又はカラムアドレスを前記救済解に追加するようなプロ
グラムを備える。

【００７９】前記不良メモリセルのロウアドレス又はカ
ラムアドレスが、前記救済解のロウアドレス又はカラム
アドレスと一致するとき、前記不良メモリセルのロウア
ドレス又はカラムアドレスを前記救済解に追加しないよ
うなプログラムを備える。

【００８０】前記リダンダンシイメモリセルアレイがＮ
ＲＳ本のスペアロウを有する場合に、前記救済解が既に
ＮＲＳ個のロウアドレスを含んでいるとき、前記不良メ
モリセルのロウアドレスが前記救済解のロウアドレスと
一致しなくても、前記不良メモリセルのロウアドレスを
前記救済解に追加しないようなプログラムを備える。

【００８１】前記リダンダンシイメモリセルアレイがＮ
ＣＳ本のスペアカラムを有する場合に、前記救済解が既
にＮＣＳ個のカラムアドレスを含んでいるときは、前記
不良メモリセルのカラムアドレスが前記救済解のカラム
アドレスと一致しなくても、前記不良メモリセルのカラ
ムアドレスを前記救済解に追加しないようなプログラム
を備える。

【００８２】前記リダンダンシイメモリセルアレイが、
ＮＲＳ本のスペアロウ、ＮＣＳ本のスペアカラムから構
成される場合に、前記救済解が、既に、ＮＲＳ個のロウ
アドレス及びＮＣＳ個のカラムアドレスを含んでおり、
かつ、前記不良メモリセルのロウアドレス又はカラムア
ドレスが前記救済解のロウアドレス又はカラムアドレス
と一致しないときは、前記救済解を無効とするようなプ
ログラムを備える。

【００８３】（Ｈ）本発明の半導体メモリは、通常の
メモリセルアレイと、前記通常のメモリセルアレイに予
備的に設けられるリダンダンシイメモリセルアレイと、
少なくとも１つの救済解に基づいて、前記通常のメモリ
セルアレイのロウ又はカラムを前記リダンダンシイメモ
リセルアレイのロウ又はカラムに置き換えるリダンダン
シイ手段とを有する半導体メモリにおいて、前記通常の
メモリセルアレイを構成する複数のメモリセルを順次テ
ストするテスト手段が不良メモリセルを発見する度に、
前記テスト手段による前記複数のメモリセルのテストに
並列して、前記不良メモリセルを救済するための前記少
なくとも１つの救済解を作成する救済解作成手段を備
え、前記少なくとも１つの救済解は、前記テスト中に前
記救済解作成手段内の記憶素子に記憶され、前記リダン
ダンシイ手段は、前記記憶素子に記憶された前記少なく
とも１つの救済解に基づいて、前記通常のメモリセルア
レイのロウ又はカラムを前記リダンダンシイメモリセル
アレイのロウ又はカラムに置き換える。

【００８４】前記記憶素子は、読み出し、書き込み及び
消去が可能な不揮発性半導体メモリから構成される。前
記救済解作成手段は、前記少なくとも１つの救済解が複
数の有効な救済解からなる場合に、前記複数の有効な救
済解のうち最適な一つの救済解を選択し、前記リダンダ
ンシイ手段は、その一つの救済解に基づいて、前記通常
のメモリセルアレイのロウ又はカラムを前記リダンダン
シイメモリセルアレイのロウ又はカラムに置き換える。

【００８５】前記半導体メモリは、半導体チップに形成
され、前記テスト手段は、アドレス発生器、デ−タ発生
器及びデ−タ比較器を備え、前記半導体チップに内蔵さ
れている。

【００８６】本発明のメモリセルの救済方法は、通常の
メモリセルアレイを構成する複数のメモリセルの各々を
順次テストすると共に、不良メモリセルを発見する度
に、前記複数のメモリセルのテストに並列して、前記不
良メモリセルを救済するための少なくとも１つの救済解
を作成し、前記テスト中に前記少なくとも１つの救済解
を記憶素子に記憶し、前記テスト終了後に前記記憶素子
に記憶された前記少なくとも１つの救済解に基づいて、
前記通常のメモリセルアレイのロウ又はカラムをリダン
ダンシイメモリセルアレイのロウ又はカラムに置き換え
る、というものである。

【００８７】本発明の記録媒体は、通常のメモリセルア
レイを構成する複数のメモリセルの各々を順次テストす
ると共に、不良メモリセルを発見する度に、前記複数の
メモリセルのテストに並列して、前記不良メモリセルを
救済するための少なくとも１つの救済解を作成し、前記
テスト中に前記少なくとも１つの救済解を記憶素子に記
憶し、前記テスト終了後に前記記憶素子に記憶された前
記少なくとも１つの救済解に基づいて、前記通常のメモ
リセルアレイのロウ又はカラムをリダンダンシイメモリ
セルアレイのロウ又はカラムに置き換えるプログラムを
備える。

【００８８】

【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体メモリについて詳細に説明する。

【００８９】Ａ．本発明の半導体メモリの概要本発明の半導体メモリは、当該半導体メモリが形成され
るメモリチップに、リダンダンシイのためにメモリセル
の救済可否の判断を実行する回路を内蔵する（即ち、オ
ンチップ構成とする）ことを前提とする。

【００９０】つまり、本発明の半導体メモリは、テスタ
のＣＰＵの制御の下でメモリセルの救済可否の判断を実
行するのではなく、メモリチップ内に専用に設けられた
回路（ハ−ド）を使用して、メモリセルの救済可否の判
断を高速に行なう技術を提供するものである。

【００９１】但し、メモリ容量が増大し、救済単位とな
るスペアラインの本数が非常に多くなる場合には、救済
可否の判断を実行する回路を専用チップに独自に形成
し、この専用チップをテスタに設け、テスタの制御の下
でメモリセルの救済可否の判断を実行するのがよいこと
もあるので、本発明の半導体メモリでは、このような場
合も考慮する。

【００９２】また、本発明の半導体メモリは、半導体メ
モリの機能テストとメモリセルの救済可否の判断を並列
処理できるような回路（ハ−ド）を提供することを前提
とする。

【００９３】つまり、アドレスデ−タを半導体メモリに
順次与えてメモリデ−タを順次読み出し、このメモリデ
−タを期待値と比較し、メモリセルの良、不良をテスト
すると同時に、このテスト結果に基づいて、所定のアル
ゴリズムにより救済解を同一サイクルで作成する。よっ
て、各メモリセルの良、不良を示すテスト結果が増える
に従い、救済解も順次変化し、しかも、テスト終了時に
は、同時に最終的な救済解の作成も終了している。

【００９４】従来は、図１に示すように、全てのメモリ
セル（ビット）をテストした後、そのテスト結果（不良
ビットの配置）に基づいて、救済可否の判断を行なって
いた（一括救済アルゴリズム）のに対し、本発明は、図
２に示すように、テスト中に不良のメモリセル（ビッ
ト）が発見される度に、このテストと並行して、逐次、
救済解を作成して行く（逐次救済アルゴリズム）もので
ある。

【００９５】また、本発明の半導体メモリにおいては、
不良メモリセル（ビット）に対して、可能な全ての救済
解を列挙するアルゴリズムを採用する。

【００９６】この救済アルゴリズムを機能テストに並行
して行うことにより、全てのメモリセル（ビット）のテ
ストが終了した時点において、救済可否の判断結果をメ
モリチップの外部に取り出すことで、そのメモリチップ
（半導体メモリ）が良品であるか、又は不良品であるか
を判断できる。

【００９７】メモリチップが良品である場合には、特別
な読み出しモ−ドを実行し、リダンダンシイ情報をメモ
リチップの外部に読み出す。そして、このリダンダンシ
イ情報（救済解）に基づいて、ヒュ−ズ素子の切断を行
う。

【００９８】本発明の半導体メモリの場合、救済解は、
逐次、メモリチップ内にスタックされるため、複数の機
能テストを経た後に、リダンダンシイ情報を得ることも
可能である。

【００９９】従って、本発明は、マ−ジンテストや数多
くの機能テストを必要とするような半導体メモリから良
品を選別する際に適する。

【０１００】また、本発明は、複数の機能テストを行う
場合において、それぞれの機能テスト後に、その機能テ
ストに基づくリンダンシイ情報をモニタしておくことが
可能であるため、不良解析や、テスト時間の短縮に貢献
できる。

【０１０１】なお、以上のようなハ−ド構成をメモリチ
ップとは別に専用チップに形成し、この専用チップをテ
スタに組み込んでも、メモリチップ内のメモリセルの救
済可否の判断を高速に行うことができる。

【０１０２】Ｂ．次に、本発明の半導体メモリに適用
される救済解の作成のためのアルゴリズムと、そのアル
ゴリズムを実行するための回路について説明する。

【０１０３】ａ．救済解の作成のためのアルゴリズム本発明では、上述のように、不良メモリセル（ビット）
に対して、可能な全ての救済解を列挙するアルゴリズム
を採用する。このアルゴリズムを理解することは、実際
に、このアルゴリズムをハ−ド化したときに、メモリ容
量やデ−タレ−トを設定する際の基本となる。

【０１０４】一般に、単数あるいは複数個の不良ビット
（１ビットデ−タを記憶するメモリセルの不良）に対し
て、その不良ビットをスペアラインのリダンダンシイメ
モリセルに置き換える際の置き換え方（以下、救済解と
呼ぶ）は、一つに定まるとは限らない。

【０１０５】例えば、単ビット不良に対しては、不良メ
モリセルを、スペアロウのリダンダンシイメモリセルに
置き換える場合と、スペアカラムのリダンダンシイメモ
リセルに置き換える場合の二通りの救済解が存在する。

【０１０６】以下では、全ての不良ビットに対して、可
能な全ての救済解を列挙するアルゴリズムについて考え
る。

【０１０７】このアルゴリズムを実行し、もし、救済解
が存在しなければ、それは、全ての不良メモリセル（ビ
ット）が救済できないことを意味するため、そのメモリ
チップは、不良品であると判断する。

【０１０８】もし、救済解が一つ以上存在するならば、
それは、全ての不良メモリセル（ビット）が救済できる
ことを意味する。救済解が一つの場合は、その救済解に
より不良メモリセルをリダンダンシイメモリセルに置き
換えればよいが、救済解が複数の場合は、そのうちの一
つの救済解（通常は、スペアラインの使用本数、又はヒ
ュ−ズブロウ（切断）の回数が最も少なくなる救済解）
を選択する。

【０１０９】全ての救済解は、いわゆる“木”構造によ
り列挙する。

【０１１０】図３は、メモリセルアレイ内の不良ビット
の位置を示し、図４は、図３のような単ビット不良が存
在する場合における四通りの救済解を“木”構造により
表したものである。

【０１１１】いま、２つの単ビット不良が存在し、その
不良ビットが位置するアドレスを、それぞれ（Ｒ０，Ｃ
０）、（Ｒ１，Ｃ１）と仮定すると、以下の四通りの救
済解を得ることができる。但し、Ｒｘは、ロウアドレ
ス、Ｃｙは、カラムアドレスを表しており、ｘ，ｙは、
ロウアドレス、カラムアドレスの仮想的な通し番号を示
している。また、スペアロウ及びスペアカラムの本数
は、それぞれ２本以上存在するものとする。

【０１１２】・２本のスペアロウによる救済この救済解は、Ｒ０，Ｒ１により選択される各ロウに属
するメモリセル群を、各スペアロウのリダンダンシイメ
モリセル群に置き換えるものである。

【０１１３】・２本のスペアカラムによる救済この救済解は、Ｃ０，Ｃ１により選択される各カラムに
属するメモリセル群を、各スペアカラムのリダンダンシ
イメモリセル群に置き換えるものである。

【０１１４】・スペアロウ及びスペアカラムによる救
済この救済解は、Ｒ０により選択されるロウに属するメモ
リセル群を、スペアロウのリダンダンシイメモリセル群
に置き換え、Ｃ１により選択されるカラムに属するメモ
リセル群を、スペアカラムのリダンダンシイメモリセル
群に置き換えるものである。

【０１１５】・スペアカラム及びスペアロウによる救
済この救済解は、Ｃ０により選択されるカラムに属するメ
モリセル群を、スペアカラムのリダンダンシイメモリセ
ル群に置き換え、Ｒ１により選択されるロウに属するメ
モリセル群を、スペアロウのリダンダンシイメモリセル
群に置き換えるものである。

【０１１６】ｂ． “木”構造と救済解の表記の関係ル−ル１： “木”構造の各節は、不良ビット（メモリ
セル）のロウアドレス又はカラムアドレスを表す。

【０１１７】ル−ル２： “木”構造の各パスがそれぞ
れ救済解を表し、各パスにおけるそれぞれの節が示すア
ドレスが不良ビットのアドレスとなる。

【０１１８】ここで、“木”構造の節が表すアドレスが
ロウアドレスならば不良ビットをスペアロウのリダンダ
ンシイメモリセルに置き換え、“木”構造の節が表すア
ドレスがカラムアドレスならば不良ビットをスペアカラ
ムのリダンダンシイメモリセルに置き換える。

【０１１９】ｃ． “木”構造を作成する際の規則ル−ル３： “木”構造の節には、最大、２本の枝をつ
けられる。

【０１２０】“木”構造は、新しい不良ビットが発見さ
れる度に変化する。“木”構造の変化は、その直前の
“木”構造に対して以下の条件に従う。

【０１２１】ル−ル４：新しく発見された不良ビット
のアドレス（ロウアドレス、カラムアドレス）と、既に
発見されている不良ビットのアドレス（“木”構造の各
節）とを、“木”構造の各パス（枝）ごとに比較する。

【０１２２】“木”構造の各パス（枝）において、新し
く発見された不良ビットのアドレス（ロウアドレス、カ
ラムアドレスの双方）が各パスの節に存在しない場合に
は、各パスの最先端の節にさらに２本の枝をつけ、各枝
の先端（新たな先端となる）にそれぞれ不良ビットのロ
ウアドレス、カラムアドレスを表す節（葉）を新たに付
け加える。

【０１２３】この時、“木”構造のパスの数は、１本だ
け増えることになるが、例えば、スペアロウを全て使い
切っている場合には、パス（枝）の最先端の節には１本
の枝のみをつけ、当該枝の先端に不良ビットのカラムア
ドレスを表す節を新たに付け、同様に、スペアカラムを
全て使い切っている場合には、パス（枝）の最先端の節
には１本の枝のみをつけ、当該枝の先端に不良ビットの
ロウアドレスを表す節を新たに付ける（ル−ル６）。

【０１２４】スペアロウ及びスペアカラムの全てを使い
切っている場合には、その不良ビットは、救済不可能と
なるため、当然に、パス（枝）の最先端の節に枝をつけ
ることはできない（ル−ル７）。

【０１２５】このル−ル４によれば、早く発見された不
良ビットのアドレスは、“木”構造の根元（上）側の節
を構成し、遅く発見された不良ビットのアドレスは、
“木”構造の先端（下）側の節を構成することがわか
る。

【０１２６】ル−ル５：新しく発見された不良ビット
のアドレス（ロウアドレス、カラムアドレス）と、既に
発見されている不良ビットのアドレス（“木”構造の各
節）とを、“木”構造の各パス（枝）ごとに比較する。

【０１２７】“木”構造の各パス（枝）において、新し
く発見された不良ビットのアドレス（ロウアドレス、カ
ラムアドレスの少なくとも一つ）が各パスの節に存在す
る場合には、各パスの最先端の節には枝をつけない。

【０１２８】このような不良ビットは、既に、スペアロ
ウ又はスペアカラムのリダンダンシイメモリセルにより
救済されているためである。

【０１２９】ル−ル６：スペアロウの本数をＮＲＳ、
スペアカラムの本数をＮＣＳで表すと、“木”構造の各
パスにおいては、ロウアドレスを表す節は、ＮＲＳ個、
カラムアドレスを表す節は、ＮＣＳ個までしか設けるこ
とができない。

【０１３０】即ち、“木”構造の各パスにおいて、ロウ
アドレスを表す節がＮＲＳ個であるということは、全て
のスペアロウが使用されていることを意味し、カラムア
ドレスを表す節がＮＣＳ個であるということは、全ての
スペアカラムが使用されていることを意味する。

【０１３１】よって、各パスにおいて、ロウアドレスを
表す節がＮＲＳ個、カラムアドレスを表す節がＮＣＳ個
になると、そのパス（枝）の最先端にさらに枝をつける
ことができない。

【０１３２】ル−ル７：新たな不良ビットに対し、全
てのパスについてその最先端に枝を設けることができな
くなったとき、その新たな不良ビットは、救済不可能で
あることを意味し、半導体メモリは、不良品と判断され
る。

【０１３３】ｄ．例題１上述のアルゴリズムを用いた救済解の作成について、ス
ペアロウの本数が２本（ＮＲＳ＝２）、スペアカラムの
本数が２本（ＮＣＳ＝２）の場合を例にして説明する。

【０１３４】なお、メモリセルアレイの機能テストは、
例えば、アドレスＲ０，Ｃ０のメモリセルから開始し、
ロウアドレスをＲｋ（ｋ＝０〜ｎ）に固定し、カラムア
ドレスをＣ０〜Ｃｎまで変化させることにより、アドレ
スＲｎ，Ｃｎのメモリセルまで行う。

【０１３５】このような機能テストの実行と並列して救
済解を求めるアルゴリズムが実行される。

【０１３６】・ステップ１まず、機能テストにより、図５（ａ）に示すように、ロ
ウアドレスＲ０、カラムアドレスＣ０のメモリセル１が
不良であると判断されると、上述のアルゴリズムのル−
ル４によって、図５（ｂ）に示すような“木”構造が作
成される。

【０１３７】図５（ｂ）の“木”構造によれば、ｒｏｏ
ｔ（根本）には、二つの枝が設けられ、その二つの枝の
先端にＲ０又はＣ０の節が付加されている。

【０１３８】節Ｒ０は、ロウアドレスＲ０、カラムアド
レスＣ０の不良ビット（メモリセル）１を、スペアロウ
のリダンダンシイメモリセルに置き換えることを意味す
る。この場合、当然に、ロウアドレスＲ０の全てのメモ
リセルがスペアロウのリダンダンシイメモリセルに置き
換えられる。また、２本のスペアロウのうちの１本が使
用済みとなる。

【０１３９】同様に、節Ｃ０は、ロウアドレスＲ０、カ
ラムアドレスＣ０の不良ビット（メモリセル）１を、ス
ペアカラムのリダンダンシイメモリセルに置き換えるこ
とを意味する。この場合、当然に、カラムアドレスＣ０
の全てのメモリセルがスペアカラムのリダンダンシイメ
モリセルに置き換えられる。また、２本のスペアカラム
のうちの１本が使用済みとなる。

【０１４０】このように、ロウアドレスＲ０、カラムア
ドレスＣ０の最初の不良ビット１に対しては、この不良
ビット１を、スペアロウのリダンダンシイメモリセルで
置き換える場合とスペアカラムのリダンダンシイメモリ
セルで置き換える場合の二通りの救済解が存在する。

【０１４１】なお、不良ビットは、スペアロウで救う
か、又はスペアカラムで救うかの二通りしか存在しない
ため、これが、“木”構造を作る際のル−ル３、即ち、
「ｒｏｏｔ（根）又は節には、最大で、２本の枝を設け
られる」の根拠となる。

【０１４２】・ステップ２次に、機能テストにより、図６（ａ）に示すように、ロ
ウアドレスＲ１、カラムアドレスＣ１のメモリセル２が
不良であると判断されると、上述のアルゴリズムのル−
ル４によって、図６（ｂ）に示すような“木”構造が作
成される。

【０１４３】即ち、不良ビット（メモリセル）２のアド
レスＲ１，Ｃ１は、図５（ｂ）の“木”構造における二
つの節Ｒ０，Ｃ０のいずれとも不一致であるため、ル−
ル４に基づいて、節Ｒ０には、二つの枝が設けられ、そ
の二つの枝の先端にＲ１又はＣ１の節が付加され、節Ｃ
０にも、二つの枝が設けられ、その二つの枝の先端にＲ
１又はＣ１の節が付加される。

【０１４４】このように、ロウアドレスＲ１、カラムア
ドレスＣ１の不良ビット２に対しては、この不良ビット
２を、スペアロウのリダンダンシイメモリセルで置き換
える場合とスペアカラムのリダンダンシイメモリセルで
置き換える場合の二通りの救済解が存在する。

【０１４５】よって、現時点における救済解は、不良ビ
ット１の救い方が二通り、不良ビット２の救い方が二通
りであるから、図６（ｂ）に示すように、合計、四通り
（パスａ〜ｄ）となる。

【０１４６】・ステップ３次に、機能テストにより、図７（ａ）に示すように、ロ
ウアドレスＲ２、カラムアドレスＣ２のメモリセル３が
不良であると判断されると、上述のアルゴリズムのル−
ル４及びル−ル６によって、図７（ｂ）に示すような
“木”構造が作成される。

【０１４７】即ち、不良ビット（メモリセル）３のアド
レスＲ２，Ｃ２は、図６（ｂ）の“木”構造における二
つのパスｂ，ｃについては、その各節Ｒ０，Ｒ１，Ｃ
０，Ｃ１のいずれとも不一致である。よって、ル−ル４
に基づいて、図６（ｂ）の各パスｂ，ｃの先端の節に
は、二つの枝が設けられ、その二つの枝の先端にＲ２又
はＣ２の節が付加される。

【０１４８】また、図６（ｂ）のパスａについては、節
がＲ０，Ｒ１であり、スペアロウの本数の全て（２本）
を既に使用済みである。よって、ル−ル６を適用し、パ
スａの先端の節には、一つの枝が設けられ、その一つの
枝の先端にＣ２の節のみが付加される。

【０１４９】同様に、図６（ｂ）のパスｄについては、
節がＣ０，Ｃ１であり、スペアカラムの本数の全て（２
本）を既に使用済みである。よって、ル−ル６を適用
し、パスｄの先端の節には、一つの枝が設けられ、その
一つの枝の先端にＲ２の節のみが付加される。

【０１５０】よって、現時点における救済解は、図６
（ｂ）の二つのパスｂ，ｃについてそれぞれ一つだけ増
えるため、図７（ｂ）に示すように、合計、六通り（パ
スａ〜ｆ）となる。

【０１５１】・ステップ４次に、機能テストにより、図８（ａ）に示すように、ロ
ウアドレスＲ３、カラムアドレスＣ３のメモリセル４が
不良であると判断されると、上述のアルゴリズムのル−
ル６によって、図８（ｂ）に示すような“木”構造が作
成される。

【０１５２】即ち、図７（ｂ）のパスａ，ｂ，ｄの節
は、Ｒ０，Ｒ１，Ｒ２のうちの二つを含んでいるため、
スペアロウの本数の全て（２本）を既に使用済みであ
る。よって、ル−ル６を適用し、パスａ，ｂ，ｄの先端
の節には、一つの枝が設けられ、その一つの枝の先端に
Ｃ３の節のみが付加される。

【０１５３】同様に、図７（ｂ）のパスｃ，ｅ，ｆの節
は、Ｃ０，Ｃ１，Ｃ２のうちの二つを含んでいるため、
スペアカラムの本数の全て（２本）を既に使用済みであ
る。よって、ル−ル６を適用し、パスｃ，ｅ，ｆの先端
の節には、一つの枝が設けられ、その一つの枝の先端に
Ｒ３の節のみが付加される。

【０１５４】よって、現時点における救済解は、図８
（ｂ）に示すように、合計、六通り（パスａ〜ｆ）とな
る。

【０１５５】・ステップ５次に、機能テストにより、図９（ａ）に示すように、ロ
ウアドレスＲ４、カラムアドレスＣ４のメモリセル５が
不良であると判断されると、図９（ｂ）に示すように、
上述のアルゴリズムのル−ル６及びル−ル７により、各
パスａ〜ｆの先端の節には、新たに枝を設けることがで
きなくなる。

【０１５６】即ち、図８（ｂ）の全てのパスａ〜ｅは、
Ｒ０〜Ｒ３のうちの二つの節及びＣ０〜Ｃ３のうちの二
つの節をそれぞれ含んでいるため、スペアロウの本数
（２本）の全て及びスペアカラムの本数（２本）の全て
を既に使用済みである。

【０１５７】よって、ル−ル６，７に基づいて、各パス
ａ〜ｆの先端の節には、新たに枝を設けることができな
くなるため、この不良ビット５を救済することが不可能
となる。即ち、半導体メモリは、不良品であると判断さ
れる。

【０１５８】ｅ．例題２上述のアルゴリズムを用いた救済解の作成について、ス
ペアロウの本数が２本（ＮＲＳ＝２）、スペアカラムの
本数が２本（ＮＣＳ＝２）の場合を例にして説明する。

【０１５９】なお、メモリセルアレイの機能テストは、
例えば、アドレスＲ０，Ｃ０のメモリセルから開始し、
ロウアドレスをＲｋ（ｋ＝０〜ｎ）に固定し、カラムア
ドレスをＣ０〜Ｃｎまで変化させることにより、アドレ
スＲｎ，Ｃｎのメモリセルまで行う。

【０１６０】このような機能テストの実行と並列して救
済解を求めるアルゴリズムが実行される。

【０１６１】・ステップ１まず、機能テストにより、図１０（ａ）に示すように、
ロウアドレスＲ０、カラムアドレスＣ０のメモリセル１
が不良であると判断されると、上述のアルゴリズムのル
−ル４によって、図１０（ｂ）に示すような“木”構造
が作成される。

【０１６２】図１０（ｂ）の“木”構造によれば、ｒｏ
ｏｔ（根本）には、二つの枝が設けられ、その二つの枝
の先端にＲ０又はＣ０の節が付加されている。

【０１６３】節Ｒ０は、ロウアドレスＲ０、カラムアド
レスＣ０の不良ビット（メモリセル）１を、スペアロウ
のリダンダンシイメモリセルに置き換えることを意味す
る。この場合、当然に、ロウアドレスＲ０の全てのメモ
リセルがスペアロウのリダンダンシイメモリセルに置き
換えられる。また、２本のスペアロウのうちの１本が使
用済みとなる。

【０１６４】同様に、節Ｃ０は、ロウアドレスＲ０、カ
ラムアドレスＣ０の不良ビット（メモリセル）１を、ス
ペアカラムのリダンダンシイメモリセルに置き換えるこ
とを意味する。この場合、当然に、カラムアドレスＣ０
の全てのメモリセルがスペアカラムのリダンダンシイメ
モリセルに置き換えられる。また、２本のスペアカラム
のうちの１本が使用済みとなる。

【０１６５】このように、ロウアドレスＲ０、カラムア
ドレスＣ０の最初の不良ビット１に対しては、この不良
ビット１を、スペアロウのリダンダンシイメモリセルで
置き換える場合とスペアカラムのリダンダンシイメモリ
セルで置き換える場合の二通りの救済解が存在する。

【０１６６】なお、不良ビットは、スペアロウで救う
か、又はスペアカラムで救うかの二通りしか存在しない
ため、これが、“木”構造を作る際のル−ル３、即ち、
「ｒｏｏｔ（根）又は節には、最大で、２本の枝を設け
られる」の根拠となる。

【０１６７】・ステップ２次に、機能テストにより、図１１（ａ）に示すように、
ロウアドレスＲ０、カラムアドレスＣ２のメモリセル２
が不良であると判断されると、上述のアルゴリズムのル
−ル４及びル−ル５によって、図１１（ｂ）に示すよう
な“木”構造が作成される。

【０１６８】即ち、不良ビット（メモリセル）２のアド
レスＲ０，Ｃ２は、図１０（ｂ）の“木”構造における
パスｂの節Ｃ０と不一致である。よって、ル−ル４に基
づいて、図１０（ｂ）のパスｂの節Ｃ０には、二つの枝
が設けられ、その二つの枝の先端にＲ０又はＣ２の節が
付加される。

【０１６９】また、図１０（ｂ）のパスａの節は、Ｒ０
であり、不良ビット２のロウアドレスＲ０に一致する。
このため、ル−ル５が適用され、パスａの節Ｒ０に新た
な枝が設けられることはない。

【０１７０】よって、現時点における救済解は、図１１
（ｂ）に示すように、合計、三通り（パスａ〜ｃ）とな
る。

【０１７１】・ステップ３次に、機能テストにより、図１２（ａ）に示すように、
ロウアドレスＲ０、カラムアドレスＣ３のメモリセル３
が不良であると判断されると、上述のアルゴリズムのル
−ル５及びル−ル６によって、図１２（ｂ）に示すよう
な“木”構造が作成される。

【０１７２】即ち、不良ビット（メモリセル）３のアド
レスＲ０，Ｃ３は、図１１（ｂ）の“木”構造における
パスｃの節Ｃ０，Ｃ２のいずれとも不一致である。ま
た、パスｃについては、節がＣ０，Ｃ２であり、既にス
ペアカラムの全てを使用済みである。

【０１７３】よって、ル−ル６に基づいて、図１１
（ｂ）のパスｃの最先端の節Ｃ２には、一つの枝のみが
設けられ、その一つの枝の先端にＲ０の節が付加され
る。

【０１７４】また、図１１（ｂ）のパスａ，ｂは、Ｒ０
の節を含んでおり、また、この節Ｒ０は、不良ビット３
のロウアドレスＲ０に一致する。このため、ル−ル５が
適用され、パスａ，ｂの最先端の節Ｒ０に新たな枝が設
けられることはない。

【０１７５】よって、現時点における救済解は、図１２
（ｂ）に示すように、合計、三通り（パスａ〜ｃ）とな
る。

【０１７６】・ステップ４次に、機能テストにより、図１３（ａ）に示すように、
ロウアドレスＲ１、カラムアドレスＣ０のメモリセル４
が不良であると判断されると、上述のアルゴリズムのル
−ル４及びル−ル５によって、図１３（ｂ）に示すよう
な“木”構造が作成される。

【０１７７】即ち、不良ビット（メモリセル）４のアド
レスＲ１，Ｃ０は、図１２（ｂ）の“木”構造における
パスａの節Ｒ０と不一致である。よって、ル−ル４に基
づいて、図１２（ｂ）のパスａの最先端の節Ｒ０には、
二つの枝が設けられ、その二つの枝の先端にＲ１又はＣ
０の節が付加される。

【０１７８】また、図１２（ｂ）のパスｂは、Ｃ０の節
を含んでおり、また、この節Ｃ０は、不良ビット４のカ
ラムアドレスＣ０に一致する。このため、ル−ル５が適
用され、図１２（ｂ）のパスｂの最先端の節Ｒ０に新た
な枝が設けられることはない。

【０１７９】同様に、図１２（ｂ）のパスｃも、Ｃ０の
節を含んでおり、また、この節Ｃ０は、不良ビット４の
カラムアドレスＣ０に一致する。このため、ル−ル５が
適用され、図１２（ｂ）のパスｃの最先端の節Ｒ０に新
たな枝が設けられることはない。

【０１８０】よって、現時点における救済解は、図１３
（ｂ）に示すように、合計、四通り（パスａ〜ｄ）とな
る。

【０１８１】・ステップ５次に、機能テストにより、図１４（ａ）に示すように、
ロウアドレスＲ１、カラムアドレスＣ１のメモリセル５
が不良であると判断されると、上述のアルゴリズムのル
−ル４〜６によって、図１４（ｂ）に示すような“木”
構造が作成される。

【０１８２】即ち、不良ビット（メモリセル）５のアド
レスＲ１，Ｃ１は、図１３（ｂ）の“木”構造における
パスｂ，ｃの節Ｒ０，Ｃ０のいずれとも不一致である。
よって、ル−ル４に基づいて、図１３（ｂ）のパスｂ，
ｃの最先端の節Ｃ０，Ｒ０には、それぞれ二つの枝が設
けられ、その二つの枝の先端にＲ１又はＣ１の節が付加
される。

【０１８３】また、図１３（ｂ）のパスａは、Ｒ１の節
を含んでおり、また、この節Ｒ１は、不良ビット５のロ
ウアドレスＲ１に一致する。このため、ル−ル５が適用
され、図１３（ｂ）のパスａの最先端の節Ｒ１に新たな
枝が設けられることはない。

【０１８４】また、不良ビット（メモリセル）５のアド
レスＲ１，Ｃ１は、図１３（ｂ）の“木”構造における
パスｄの節Ｒ０，Ｃ０，Ｃ２のいずれとも不一致であ
る。また、パスｄは、Ｃ０，Ｃ２の節を含んでいるた
め、既にスペアカラムの全てを使用済みである。

【０１８５】このため、ル−ル６に基づいて、図１３
（ｂ）のパスｄの最先端の節Ｒ０には、一つの枝のみが
設けられ、その一つの枝の先端にＲ１の節が付加され
る。

【０１８６】よって、現時点における救済解は、図１４
（ｂ）に示すように、合計、六通り（パスａ〜ｆ）とな
る。

【０１８７】・ステップ６次に、機能テストにより、図１５（ａ）に示すように、
ロウアドレスＲ２、カラムアドレスＣ１のメモリセル６
が不良であると判断されると、上述のアルゴリズムのル
−ル４〜６によって、図１５（ｂ）に示すような“木”
構造が作成される。

【０１８８】即ち、図１４（ｂ）のパスｃ，ｅは、Ｃ１
の節を含んでおり、また、この節Ｃ１は、不良ビット６
のカラムアドレスＣ１に一致する。このため、ル−ル５
が適用され、図１４（ｂ）のパスｃ，ｅの最先端の節Ｃ
１に新たな枝が設けられることはない。

【０１８９】また、不良ビット（メモリセル）６のアド
レスＲ２，Ｃ１は、図１４（ｂ）の“木”構造における
パスａ，ｂ，ｄの節Ｒ０，Ｒ１，Ｃ０のいずれとも不一
致である。また、パスａ，ｂ，ｄは、Ｒ０，Ｒ１の節を
含んでいるため、既にスペアロウの全てを使用済みであ
る。

【０１９０】このため、ル−ル６に基づいて、図１４
（ｂ）のパスａ，ｂ，ｄの最先端の節Ｒ１には、一つの
枝のみが設けられ、その一つの枝の先端にＣ１の節が付
加される。

【０１９１】一方、図１４（ｂ）のパスｆは、Ｒ０，Ｒ
１，Ｃ０，Ｃ１の節を含んでいるため、既に、全てのス
ペアロウ及び全てのスペアカラムを使用済みである。こ
のため、図１４（ｂ）のパスｆの最先端の節Ｒ１には、
枝を付すことができず、このパスｆでは、不良ビット６
を救済することができない。

【０１９２】よって、現時点における救済解は、図１５
（ｂ）に示すように、合計、五通り（パスａ〜ｅ）とな
る。

【０１９３】なお、この後、新たな不良ビットが発見さ
れなかった場合には、図１５（ｂ）の五通りの救済解の
うちの一つが選択され、その救済解に基づいて、不良ビ
ットの救済、即ち、不良ビットのリダンダンシイメモリ
セルへの置き換えが実行される。

【０１９４】本例では、パスａ，ｃ，ｅの救済解が最も
少ないスペアライン（３本）によって不良ビットを救済
可能であるから、これら３つの救済解（パスａ，ｃ，
ｅ）のうちの一つを選択するのがよい。

【０１９５】ｆ．まとめ以上、述べたように、本発明の半導体メモリによれば、
メモリセルアレイの全ての不良ビットに対し、これら不
良ビットを救済するための全ての救済解をル−ル１〜７
に基づいて得ている。

【０１９６】ル−ル１〜７に従えば、スペアロウの数を
ＮＲＳ、スペアカラムの数をＮＣＳとすると、救済解の
数の上限は、_NRS+NCSＣ_NRS（ＮＲＳ＋ＮＣＳ個の中か
らＮＲＳ個を選択する組み合わせ）で表すことができ
る。

【０１９７】例えば、ＮＲＳ＝２、ＮＣＳ＝２の場合、
救済解の数の上限は、₄Ｃ₂＝（４×３）／（２×１）
＝６となる。

【０１９８】救済解の数の上限が決まってしまう根拠
は、スペアロウの数及びスペアカラムの数が決まると、
不良の出方によらず、ル−ル３〜６によって“木”構造
の最終形状の大枠（以下、テンプレ−トと呼ぶ）が決定
されることにある。

【０１９９】例えば、ＮＲＳ＝２、ＮＣＳ＝２の場合、
“木”構造の大枠（テンプレ−ト）は、図１６及び図１
７に示すようなものとなり、救済解の数の上限は、６個
となる。なお、図１６及び図１７において、Ｒは、不良
ビットをスペアロウのリダンダンシイメモリセルにより
救済することを意味し、Ｃは、不良ビットをスペアカラ
ムのリダンダンシイメモリセルにより救済することを意
味する。

【０２００】実際は、不良ビットの数やアドレスによっ
て、“木”構造の形状そのものは、変化する。しかし、
その変化は、図１６及び図１７のテンプレ−ト内で全て
納まるものであり、各パスの先端の枝及び節を削除する
方向に働き、各パスの先端の枝及び節を追加する方向に
働くことはない。

【０２０１】また、例題１のように、全ての不良ビット
が互いにアドレスの一致しない単ビット不良である場
合、不良ビットは、最大、ＮＲＳ＋ＮＣＳ個まで救済す
ることができる。この場合、救済解の数は、_NRS+NCSＣ
_NRSとなる。即ち、全ての不良ビットが単ビット不良の
場合、最大、ＮＲＳ＋ＮＣＳ個の不良ビットを、_NRS+N
_CSＣ_NRS個の救済解のうちの一つで救済することができ
る。

【０２０２】なお、不良ビットがライン不良やエリア不
良である場合には、当然に、不良ビットは、ＮＲＳ＋Ｎ
ＣＳ個以上救済することができる。

【０２０３】結局、鍵となるのは、次の性質である。

【０２０４】・ル−ル４，５に基づき、不良ビットが
発見される度に、各パスにおいて、独立に救済可否の判
断、及び救済解の作成（枝、節の追加）を行っている。

【０２０５】・スペアライン（スペアロウ、スペアカ
ラム）の数が決まれば、“木”構造の大枠（テンプレ−
ト）が決まり、かつ、救済解の数の上限も、_NRS+NCSＣ
_NRSに定まる。

【０２０６】ｇ．メモリ容量及び高速化の実現方法上記二つの性質によれば、本発明の半導体メモリに必要
となるメモリ容量や高速化の実現方法は、次のようにな
る。

【０２０７】まず、図１８に示すように、不良ビットの
アドレスを収納する_NRS+NCSＣ_NRS×（ＮＲＳ＋ＮＣ
Ｓ）の大きさ（配列）を有するメモリ部Ｍを用意する。

【０２０８】なお、図１８のメモリ部Ｍは、スペアロウ
の数ＮＲＳが２、スペアカラムの数ＮＣＳが２の場合の
もので、例えば、図１６及び図１７の“木”構造のテン
プレ−トを収納するために設けられる。

【０２０９】図１８において、Ｍ_i1，Ｍ_i2，Ｍ_i3，Ｍ_i4
（ｉは、１〜６のいずれかの数値）は、一つの救済解
（パス）を表し、不良ビットのアドレスは、Ｍ_i1，
Ｍ_i2，Ｍ_i3，Ｍ_i4の順に収納される。

【０２１０】例えば、ｉ＝１のパス（図１８の１行目）
では、まず、異なるロウアドレスを有する不良ビットが
発見される度に、Ｍ₁₁，Ｍ₁₂の順で、メモリ部に当該不
良ビットのロウアドレスが書き込まれ、この後、異なる
カラムアドレスを有する不良ビットが発見される度に、
Ｍ₁₃，Ｍ₁₄の順で、メモリ部に当該不良ビットのカラム
アドレスが書き込まれる。

【０２１１】これは、図１７の１行目の示す救済解Ｒ，
Ｒ，Ｃ，Ｃに対応している。また、図１８の他のパス
（行）ｉ＝２〜６についても、図１７と図１８は、１対
１に対応している。

【０２１２】また、図１９に示すように、図１８のメモ
リ部Ｍの各要素Ｍ_ijのデ−タ（アドレス）が有効か否
か、即ち、図１６及び図１７のテンプレ−トにおけるい
ずれの節が救済解として有効か否かを表す有効ビットを
収納するための_NRS+NCSＣ_NRS×（ＮＲＳ＋ＮＣＳ＋
１）の大きさ（配列）のメモリ部ＳＲを用意する。

【０２１３】なお、図１９のメモリ部ＳＲは、図１８の
メモリ部Ｍ（ＮＲＳ＝２、ＮＣＳ＝２の場合）に対応し
て設けられている。

【０２１４】図１９において、ＳＲ_i1，ＳＲ_i2，Ｓ
Ｒ_i3，ＳＲ_i4（ｉは、１〜６のいずれかの数値）は、一
つの救済解（パス）の各節が有効か無効かを表し、この
有効又は無効を表すビットデ−タは、ＳＲ_i1，ＳＲ_i2，
ＳＲ_i3，ＳＲ_i4の全てに収納される。

【０２１５】例えば、ＳＲ_ijのビットデ−タが“１”の
場合には、メモリ部Ｍの要素Ｍ_ijは有効であるとし、Ｓ
Ｒ_ijのビットデ−タが“０”の場合には、メモリ部Ｍの
要素Ｍ_ijは無効であると判断する（但し、ｊは、１〜４
のいずれかの数値）。

【０２１６】一方、ビットデ−タＳＲ_i5は、パスｉの救
済解が有効か否か、即ち、パスｉの救済解により全ての
不良ビットを救済できるか否かを示し、ＳＲ_ij（ｊ＝１
〜４）とは逆に、“１”の場合には、パスｉの救済解が
無効であるとし、“０”の場合には、パスｉの救済解が
有効であるとする。

【０２１７】例えば、ＳＲ_ij（ｊ＝１〜４）に対して
は、ビットデ−タ“１”が有効、ビットデ−タ“０”が
無効であるとしているので、当初は、ＳＲ_i1，ＳＲ_i2，
ＳＲ_i3，ＳＲ_i4，ＳＲ_i5の全てを“０”に設定してお
き、不良ビットが表れる度に、ＳＲ_i1，ＳＲ_i2，Ｓ
Ｒ_i3，ＳＲ_i4，ＳＲ_i5の順で、順次、ビットデ−タを
“１”に変化させる。

【０２１８】そして、全ての要素ＳＲ_i1，ＳＲ_i2，ＳＲ
_i3，ＳＲ_i4，ＳＲ_i5が“１”になったとき、即ち、ＳＲ
_i5が“１”になったとき、そのパスｉの救済解は、無効
であると判断する。

【０２１９】図２０は、“木”構造の最終形状が図２２
に示すようになった場合におけるメモリ部Ｍの要素Ｍ_ij
のデ−タ（アドレス）を示す。なお、空欄の部分は、デ
−タ（アドレス）が記憶されていない状態を表してい
る。また、図２１は、“木”構造の最終形状が図２２に
示すようになった場合におけるメモリ部ＳＲのビットデ
−タＳＲ_ijを示す。

【０２２０】図２３は、ＮＲＳ＝４，ＮＣＳ＝４の場合
における“木”構造のテンプレ−トの配列を示してい
る。この場合、救済解の数は、最大で７０（＝₈Ｃ₄）
となるため、不良ビットのアドレスを記憶するメモリ部
Ｍの要素は、７０×８の配列を構成し、メモリ部Ｍの要
素の有効、無効を表すメモリ部ＳＲのビットデ−タは、
７０×９の配列を構成する。

【０２２１】本発明の半導体メモリによれば、スペアロ
ウの数をＮＲＳ、スペカラムの数をＮＣＳとした場合、
最大で、Ｎｃｏｎｂ（＝_NRS+NCSＣ_NRS）個の救済解の
作成を、機能テストの実行と並列に行うことが可能であ
る。

【０２２２】図２４は、本発明の半導体メモリにおける
Ｎｃｏｎｂ個の各救済解に対するフロ−チャ−トを示し
ている。

【０２２３】同図は、機能テストにより所定のアドレス
のメモリセルの良、不良を検査する処理と、当該メモリ
セルが不良の場合に、順次、救済解ｉ（ｉ＝１，２，…
Ｎｃｏｎｂ）を作成するという処理が、それぞれ独立に
並列して行われ、結果的に両処理の高速化が図られてい
ることを端的に示している。

【０２２４】なお、初期状態として、メモリ部ＳＲの全
ての要素ＳＲ_ijには、デ−タ“０”を書き込んでおく。
即ち、ＳＲ_ij＝“０”は、メモリ部Ｍの要素Ｍ_ijには、
有効なアドレスデ−タが記憶されていないことを示す。

【０２２５】

【実施例】

Ａ．図２５は、本発明の第１実施例に関わるダイナミ
ック型ランダムアクセスメモリ（ＤＲＡＭ）の主要部を
示すものである。図２６〜図２９は、それぞれ図２５の
ＤＲＡＭの所定の制御信号を生成する回路の一例を示し
ている。

【０２２６】本実施例の場合、デ−タの読み出し及び書
き込みは、／ＲＡＳ，／ＣＡＳ，／ＷＥ，／ＯＥの制御
信号により制御される。また、アドレスデ−タの取り込
み回路や、デ−タの読み出し及び書き込み回路などの構
成は、特に、従来と変わるところがない。

【０２２７】また、従来のリダンダンシイ回路を有する
ＤＲＡＭと同様に、メモリセルアレイ１１の一辺に沿っ
てリダンダンシイメモリセルアレイが配置され、スペア
ロウ１２が設けられると共に、メモリセルアレイ１１の
他の一辺に沿ってリダンダンシイメモリセルアレイが配
置され、スペアカラム１３が設けられている。

【０２２８】また、スペアロウ１２側及びスペアカラム
１３側には、それぞれヒュ−ズストリングが配置され
る。リダンダンシイ技術によりメモリセルを救済する場
合には、例えば、レ−ザビ−ムを用いてヒュ−ズストリ
ングの所定のヒュ−ズを溶断し、不良メモリセルのアド
レスデ−タをプログラムする。

【０２２９】ＤＲＡＭの実際の動作時には、メモリＬＳ
Ｉの外部から入力されるアドレスデ−タとヒュ−ズスト
リングによりプログラムされたアドレスデ−タとを比較
し、両者が一致すれば、スペアデコ−ダを活性化して所
定のスペアラインを選択すると共に、ノ−マルデコ−ダ
を非活性化する。

【０２３０】本実施例のＤＲＡＭは、リダンダンシイテ
ストモ−ド時に活性化されるデ−タ入力及びデ−タコン
パレ−ト回路１４、リダンダンシイ救済可否判定回路１
５、及び、ヒュ−ズデ−タ出力制御回路１６を新たに設
けた点に特徴を有する。また、本実施例のＤＲＡＭは、
これらの回路の動作を制御する図２６〜図２８のような
制御信号ＲＤＴＥＳＴ，ＦＴ，ＳＲＴ，ＲＥＳＥＴを生
成する回路及び所定のパッドを新たに設けている。但
し、これらの制御は、／ＲＡＳ，／ＣＡＳ等の外部信号
を特殊なタイミングで与えることでも行える。

【０２３１】具体的に、本実施例における新規な構成を
以下に列挙する。

【０２３２】１：リダンダシンイテストモ−ド時用デ
−タ入力及びデ−タコンパレ−ト回路（図３０）２：リダンダンシイ救済可否判定回路（図３３）以下の図例は、ＮＲ＝２，ＮＣ＝２，Ｎｃｏｎｂ＝６の
場合を示す。この回路は、さらに、以下の二つの要素か
らなる。

【０２３３】２．１：救済解（“木”構造のパス）に
対応するブロックＢＬＯＣＫ_i ｉ＝１〜Ｎｃｏｎｂ、Ｎｃｏｎｂ＝パスの数（図３４）２．２：全ブロックに共通のシストレジスタＴＳＲ
ＢＬＯＣＫ（図３８〜図４１）２．１のＢＬＯＣＫ_iは、さらに以下の要素を含む。

【０２３４】２．１．１：エラ−ビットアドレスをス
タックするスタティック型ランダムアクセスメモリ（Ｓ
ＲＡＭ）のアレイ（図３５，図３６）２．１．２：各ブロックに付随するシフトレジスタ
（図３７）３：ヒュ−ズデ−タ（及び有効ビット）出力制御回路
（図４２）この回路には、制御レジスタ（図４３〜図４９）が含ま
れる。

【０２３５】４：ヒュ−ズデ−タ（及び有効ビット）
出力パッドＦＯＵＴ、及び、そのバッファ１７５：リダンダンシイテストモ−ドにエントリ−する為
のリダンダンシイテスト信号（ＲＤＴＥＳＴ）の入力パ
ッド１８、及び、そのバッファ１９６：シフトレジスタデ−タ転送信号（ＳＲＴ）の入力
パッド２０、及び、そのバッファ２１７：ヒュ−ズデ−タ転送信号（ＦＴ）の入力パッド２
２、及び、そのバッファ２３８：シフトレジスタリセット信号（ＲＥＳＥＴ）の入
力パッド２４、及び、そのバッファ２５Ｂ．次に、図２５のＤＲＡＭの各構成要素について詳
細に説明する。

【０２３６】図３０は、図２５のリダンダンシイテスト
モ−ド時用デ−タ入力及びデ−タコンパレ−ト回路の構
成を示している。

【０２３７】まず、リダンダンシイテストモ−ドにおけ
るデ−タ書き込みのタイミング、期待値入力のタイミン
グ、及び期待値と読み出しデ−タのコンパレ−トのタイ
ミングについてそれぞれ説明する。

【０２３８】本発明によれば、救済解の作成は、チップ
内部の回路により行われるため、テスタは、不良ビット
アドレスを収納するフェイルビットメモリを有しない。
つまり、テストによる読み出しデ−タは、チップの外部
に取り出す必要がないため、リダンダンシイ時において
通常の読み出しサイクルは不要である。

【０２３９】図３１は、通常モ−ドで行われるデ−タの
読み出し、書き込みサイクルのタイミングを示してい
る。図３２は、リダンダンシイテストモ−ドで行われる
期待値デ−タ入力サイクル、デ−タの書き込みサイクル
のタイミングを示している。

【０２４０】読み出し信号／ＯＥが立ち下がり（“Ｈ”
から“Ｌ”に変化し）、書き込み信号／ＷＥが“Ｈ”の
状態になっている場合、通常モ−ドならば読み出しサイ
クルとなるが、リダンダンシイテストモ−ドにエントリ
−している時は、期待値入力サイクルとなる。

【０２４１】一方、書き込み信号／ＷＥが立ち下がり、
読み出し信号／ＯＥが“Ｈ”の状態になっている場合、
通常モ−ド及びリダンダンシイテストモ−ドのいずれの
モ−ドにおいてもデ−タの書き込みサイクルとなる。

【０２４２】期待値入力サイクルでは、期待値デ−タ
は、読み出し・書き込みデ−タ線対ＲＷＤ，／ＲＷＤに
導かれ、かつ、読み出しデ−タと比較される。

【０２４３】期待値デ−タと読み出しデ−タの比較は、
実際には、期待値入力サイクルにおいて、読み出し信号
／ＯＥが“Ｈ”から“Ｌ”に変化し、信号ＯＥＩＮＴが
“Ｌ”から“Ｈ”に変化した場合において、図３０の信
号ＣＯＭＰＯＮが“Ｈ”（パルス）の間、行われる。

【０２４４】当然、読み出しデ−タが、読み出し・書き
込みデ−タ線対ＲＷＤ，／ＲＷＤに導かれた後に、期待
値デ−タと読み出しデ−タの比較が行われるように、読
み出し信号／ＯＥが“Ｈ”から“Ｌ”に変化するタイミ
ングが制御される。

【０２４５】メモリセルの良、不良を表すフェイル信号
Ｆａｉｌは、読み出しデ−タと期待値デ−タの比較結果
（エクスクル−シブＯＲ回路ＥＸ−ＯＲの出力）と、信
号ＣＯＭＰＯＮとの論理積、即ち、アンド回路ＡＮＤの
出力信号で示される。フェイル信号Ｆａｉｌは、リダン
ダンシイ救済可否判定回路に入力される。

【０２４６】通常、フェイル信号Ｆａｉｌは、“Ｌ”の
状態になるように設定される。そして、フェイル信号Ｆ
ａｉｌは、読み出しデ−タと期待値デ−タが一致しない
時、パルス状に一定期間“Ｈ”となる。

【０２４７】信号ＣＯＭＰＯＮは、フェイル信号Ｆａｉ
ｌと同様に、通常、“Ｌ”の状態となるように設定され
る。プリチャ−ジ信号ＰＲＣＨは、通常、“Ｈ”の状態
であるが、信号ＯＥＩＮＴが“Ｈ”になり、信号ＣＯＭ
ＰＯＮも“Ｈ”になる時、“Ｌ”となる。プリチャ−ジ
信号ＰＲＣＨは、後述する各種のマッチ線（ＭＡＴＣＨ
_ij）を“Ｈ”の状態にプリチャ−ジする。プリチャ−ジ
信号ＰＲＣＨは、フェイル信号Ｆａｉｌより後にリダン
ダンシイ救済可否判定回路に入力される。

【０２４８】図３３は、リダンダンシ救済可否判定回路
の構成を示している。図３４〜図３９は、それぞれ図３
３の構成要素を詳細に示したものである。

【０２４９】図３４は、図３３のブロックＢＬＯＣＫｉ
（ｉ＝１〜６）の構成を示している。図３５は、図３４
のＭｉｊ（ｊ＝１〜４）回路の構成を示している。図３
６は、図３５のＭｉｊｌ（ｌ＝１〜１０）回路の構成を
示している。

【０２５０】図３７は、図３４のＳＲｉｋ（ｋ＝１〜
５）の構成を示している。図３８は、図３３のＴＳＲＢ
ＬＯＣＫ回路の構成を示している。図３９は、図３８の
クロック信号ＴＣＬＫを生成する回路の構成を示してい
る。

【０２５１】本例では、メモリセルの救済を４メガビッ
トのセルアレイごとに行う４メガ×ｎ（ｎは、救済単位
となるセルアレイの数）ビットのＤＲＡＭを対象とす
る。また、各セルアレイ（救済単位）は、４本のスペア
ロウと４本のスペアカラムを有し、スペアラインへの置
き換えは、２本まとめて行うものとする。この場合、ア
ドレス信号Ａ０Ｒ〜Ａ１０Ｒ、Ａ０Ｃ〜Ａ１０Ｃのう
ち、アドレス信号Ａ０Ｒ，Ａ０Ｃは無視できる。

【０２５２】図３３の回路をメモリチップ内に形成する
（オンチップにする）場合には、救済単位となるセルア
レイごとに図３３の回路を設ける必要がある。

【０２５３】本例のように、１つのセルアレイ（救済単
位）にスペアロウの自由に置き換えられる組ＮＲＳが２
本、スペアカラムの自由に置き換えられる組ＮＣＳが２
本存在する場合、パス（救済解）の数は、最大でＮｃｏ
ｎｂ＝₄Ｃ₂＝６と定まり、その形も予め決まっている
（図１６，１７のテンプレ−ト参照）。

【０２５４】以下、文中でパラメ−タｉ，ｊを用いる時
には、ｉ＝１〜Ｎｃｏｎｂ、ｊ＝１〜ＮＲＳ＋ＮＣＳの
値をとるものと約束する。

【０２５５】ブロックＢＬＯＣＫ_i（ｉ＝１〜６）は、
救済解（“木”構造のパス）に相当する。スタティック
型ランダムアクセスメモリ（ＳＲＡＭ）のアレイＭｉｊ
ｌ（ｌ＝１〜１０）には、エラ−ビットアドレスがスタ
ックされる。

【０２５６】ａ．メモリセル部（図３６）本発明に関わる全ての救済解を作成するアゴリズムをハ
−ド化するには、図２４のフロ−チャ−トの一連の作業
を行うために、救済解のアドレスデ−タを保持するメモ
リ部と、期待値デ−タと読み出しデ−タを比較するコン
パレ−タが必要である。本例の場合、１０ビットのアド
レスデ−タのうちの１ビットについて、デ−タの書き込
み、デ−タの読み出し、及び、期待値デ−タと読み出し
デ−タの比較、判断を行うため、図３６に示すような構
成のメモリセルＭ_ijl（一般に、連想メモリセルと呼ば
れる）を用いる。

【０２５７】このメモリセルは、トランジスタＴ１〜Ｔ
６から構成されるＳＲＡＭ部と、トランジスタＴ７〜Ｔ
１０から構成される検索機能部とを有する。このメモリ
セルは、ワ−ド線の電位ＷＬ_ijが“Ｈ”、信号ＣＯＭＰ
_ijが“Ｌ”のとき、ＳＲＡＭとして動作し、ワ−ド線の
電位ＷＬ_ijが“Ｌ”、信号ＣＯＭＰ_ijが“Ｈ”のとき、
ＳＲＡＭ部に保持されたデ−タとビット線対ＢＬ_ijl，
／ＢＬ_ijlのデ−タとの一致、不一致の比較を行う。

【０２５８】ＳＲＡＭ部のデ−タとビット線対Ｂ
Ｌ_ijl，／ＢＬ_ijlのデ−タの比較を行う際には、予め
信号線ＭＡＴＣＨ_ijを“Ｈ（プリチャ−ジ電位）”に設
定しておく。両デ−タを比較した結果、両デ−タが一致
ならば、信号線ＭＡＴＣＨ_ijは、“Ｈ”の状態（プリチ
ャ−ジ状態）のままであるが、両デ−タが不一致なら
ば、信号線ＭＡＴＣＨ_ij線の電荷は、トランジスタＴ
７，Ｔ８、又はＴ９，１０を通してビット線対Ｂ
Ｌ_ijl，／ＢＬ_ijlに引き抜かれるため、信号線ＭＡＴ
ＣＨ_ij線の電荷は、“Ｌ”の状態となる。

【０２５９】ｂ．メモリセルアレイ部（図３５）メモリセルＭ_ijl（但し、（ｉ，ｊ）＝（１，１）、
（１，２）、（２，１）、（２，３）、（３，１）、
（３，４）、（４，２）、（４，３）、（５，２）、
（５，４）、（６，３）、（６，４）、ｌ＝１〜１０）
のビット線対ＢＬ_ijl，／ＢＬ_ijlは、所定のアドレス
パスＡＲ１，／ＡＲ１〜ＡＲ１０，／ＡＲ１０に接
続されている。

【０２６０】メモリセルＭ_ijl（但し、（ｉ，ｊ）＝
（１，３）、（１，４）、（２，２）、（２，４）、
（３，２）、（３，３）、（４，１）、（４，４）、
（５，１）、（５，３）、（６，１）、（６，２）、ｌ
＝１〜１０）のビット線対ＢＬ_ijl，／ＢＬ_ijlは、所
定のアドレスパスＡＣ１，／ＡＣ１〜ＡＣ１０，／
ＡＣ１０に接続されている。

【０２６１】一つのロウアドレス又は一つのカラムアド
レスを指定するためには、１０ビットのＳＲＡＭのセル
アレイＭ_ij（図１８のＭ_ijに相当）が必要となる。この
１０ビットに関しては、全て、同じ操作（書き込みや比
較など）が行われるため、各メモリセルＭ_ijlには、共
通に電位ＷＬ_ij及び信号ＣＯＭＰ_ijが与えられる。

【０２６２】ワ−ド線の電位ＷＬ_ijと信号ＣＯＭＰ_ijの
論理（レベル）は、互いに反対となっている。即ち、Ｗ
Ｌ_ijが“Ｈ”であれば、ＣＯＭＰ_ijは“Ｌ”であり、Ｗ
Ｌ_ijが“Ｌ”であれば、ＣＯＭＰ_ijは“Ｈ”である。

【０２６３】また、信号ＭＡＴＣＨ_ijは、全てのメモリ
セル（１０ビット）Ｍ_ijlの出力の論理積（アンド）と
なっている。即ち、Ａ１Ｒ〜Ａ１０Ｒの１０ビットで指
定される入力アドレスが、ＳＲＡＭセル（１０ビット）
の全ビットに完全に一致した場合に、信号ＭＡＴＣＨ_ij
は“Ｈ”となり、少なくとも１ビットが不一致の場合に
は、信号ＭＡＴＣＨ_ijは“Ｌ”となる。

【０２６４】従って、信号ＭＡＴＣＨ_ijと信号ＣＯＭＰ
_ijの論理積（アンド）である信号ＡＭＡＴＣＨ_ijは、ア
ドレスの比較を行っているＳＲＡＭのセルアレイＭ_ijで
は、信号ＣＯＭＰ_ijが“Ｈ”となるため、ＭＡＴＣＨ_ij
に等しくなる。一方、ＳＲＡＭセルにデ−タの書き込み
を行うセルアレイＭ_ijでは、ＣＯＭＰ_ijが“Ｌ”となる
ため、信号ＡＭＡＴＣＨ_ijは“Ｌ”となる。

【０２６５】ｃ．全体図（図３３，図３４）信号ＴＭＡＴＣＨ_iは、信号ＡＭＡＴＣＨ_ij（ｊ＝１〜
ＮＲＳ＋ＮＣＳ）の論理和（ノア）である。即ち、信号
ＴＭＡＴＣＨ_iは、入力アドレスが、全ての救済解のア
ドレスに一致しないときに“Ｈ”となる。信号ＴＭＡＴ
ＣＨ_iは、ブロックＢＬＯＣＫ_iごとに独立して決定さ
れる。つまり、“木”構造の各パス（救済解）は、それ
ぞれ独立に決定される。

【０２６６】一方、ＳＲＡＭセル（１０ビット）のワ−
ド線電位ＷＬ_ijは、図３７のシフトレジスタの出力（Ｏ
ＳＲ_i1〜ＯＳＲ_i4）と、図３８〜４１のシステムに共通
のシフトレジスタの出力（ＯＴＳＲ₁〜ＯＴＳＲ₄）と
の論理和（ノア）により決定される。例えば、ＳＲＡＭ
セル（１０ビット）Ｍ_i1のワ−ド線電位ＷＬ_ijは、信号
ＯＳＲ_i1と信号ＯＴＳＲ₁の論理和によって決定され、
ＳＲＡＭセル（１０ビット）Ｍ_i2のワ−ド線電位ＷＬ_ij
は、信号ＯＳＲ_i2と信号ＯＴＳＲ₂の論理和によって決
定される。

【０２６７】リダンダンシイテストモ−ドにおいては、
システム全体に共通のシフトレジスタの出力ＯＴＳＲ₁
〜ＯＴＳＲ₄は、“Ｌ”に固定されるため、出力信号Ｏ
ＳＲ_i1〜ＯＳＲ_i4が“Ｌ”の場合、ワ−ド線電位ＷＬ_ij
は“Ｈ”、信号ＣＯＭＰ_ijは“Ｌ”となる。また、入力
アドレスとＳＲＡＭアレイのアドレスの比較は、ワ−ド
線電位ＷＬ_ijは“Ｌ”、信号ＣＯＭＰ_ijは“Ｈ”の場合
に行われる。

【０２６８】一つの救済解を得るためには、図３７に示
すような５個のシフトレジスタ（ＳＲ_i1〜ＳＲ_i5）が必
要となる。この５個のシフトレジスタは、図１９のＳＲ
_ikに相当する。

【０２６９】従って、システム全体では、６（＝救済解
数）×５（＝スペア数＋１）個のシフトレジスタが必要
となる。また、図３８〜図４１に示すようなシステム全
体に共通のシフトレジスタは、５（＝スペア数＋１）個
必要となる（ＴＳＲ₁〜ＴＳＲ₅）。

【０２７０】以上のシフトレジスタは、クロック信号Ｓ
ＣＬＫ_i，ＴＣＬＫの立ち上がり（“Ｌ”から“Ｈ”へ
の変化）の瞬間に動作する。

【０２７１】さて、フェイル信号Ｆａｉｌは、通常、
“Ｌ”となるように設定され、期待値パッドから入力し
た期待値デ−タと、テスト時における読み出しデ−タと
が不一致のときだけ、一定期間“Ｈ”（パルス状）とな
る。

【０２７２】シフトレジスタの入力クロックＳＣＬＫ_i
は、一つの救済解を求めるブロックＢＬＯＣＫ_iにそれ
ぞれ独立に与えられ、テストモ−ド中においては、フェ
イル信号Ｆａｉｌと信号ＴＭＡＴＣＨ_iの論理積（アン
ド）である信号ＣＬＫ_iに等しくなる（図３４）。

【０２７３】クロック信号ＳＣＬＫ_iは、入力アドレス
が不良ビットを指定するものであり、かつ、その入力ア
ドレスが既に求められた救済解における保持アドレスと
一致しないときに、“Ｈ”となり、シフトレジスタＳＲ
_i1〜ＳＲ_i5におけるデ−タを１だけシフトさせる。

【０２７４】リダンダンシイテストモ−ドにエントリ−
した後、リセット信号ＲＥＳＥＴを一度“Ｈ”にする
と、全てのシフトレジスタＳＲ_i1〜ＳＲ_i5にはデ−タ
“０”が書き込まれる（図３７）。

【０２７５】シフトレジスタＳＲ_i1の入力信号ＩＮ
_iは、デ−タ“１”を発生する発生器によって生成され
るため、救済解を作成している最中においては、信号Ｓ
ＣＬＫ_iが“Ｈ”となる。シフトレジスタＳＲ_i1〜ＳＲ
_i5におけるデ−タが１だけシフトするということは、不
良アドレスを表すデ−タが１つだけ書き込まれたことを
意味する。

【０２７６】即ち、シフトレジスタＳＲ_i1〜ＳＲ_i5のデ
−タが１だけシフトすると、シフトレジスタＳＲ_i1〜Ｓ
Ｒ_i5のうちの一つについては、その出力値が“０”から
“１”に変化する。出力値が“０”から“１”に変化し
たシフトレジスタについては、それ以降、そのシフトレ
ジスタに対応するワ−ド線の電位は“Ｌ”となる。

【０２７７】ここで、二段構成のレジスタ、即ち、ブロ
ックＢＬＯＣＫ_iに共通のシフトレジスタＴＳＲ₁〜Ｔ
ＳＲ₅と、ブロックＢＬＯＣＫ_iごとに独立して動作す
るシフトレジスタＳＲ_i1〜ＳＲ_i5が、それぞれどのよう
にして制御されるかについて述べる。

【０２７８】基本的には、ブロックＢＬＯＣＫ_iに共通
のシフトレジスタＴＳＲ₁〜ＴＳＲ₅は、ＳＲＡＭのセ
ルアレイの出力と、ブロックＢＬＯＣＫ_iごとに独立し
て動作するシフトレジスタＳＲ_i1〜ＳＲ_i5の出力により
制御され、ブロックＢＬＯＣＫ_iごとに独立して動作す
るシフトレジスタＳＲ_i1〜ＳＲ_i5は、ＳＲＡＭのセルア
レイの出力と有効ビットの内容により制御される。

【０２７９】本例において、二段構成のシフトレジスタ
が必要となるのは、ヒュ−ズデ−タ（救済解）の出力後
においても、次回のテスト用として、有効ビットの内容
を保持しておくためである。よって、もし、ダイソ−ト
の最後の段階においてのみヒュ−ズデ−タを見るだけな
ら、シフトレジスタは一段で十分である。

【０２８０】以上、４メガビットのメモリセルアレイを
救済単位とした４メガ×ｎ（ｎは救済単位の数）ビット
のＤＲＡＭ（自由に置き換えられるスペアロウの組ＮＲ
Ｓが２、自由に置き換えられるスペアカラムの組ＮＣＳ
が２の場合）について、そのリダンダンシイ救済可否判
定回路の構成についての説明を終える。

【０２８１】なお、一般の場合に拡張する際には、以下
の表１に従えばよい。

【０２８２】

【表１】

【０２８３】図４２は、ヒュ−ズデ−タ（及び有効ビッ
ト）出力制御回路の構成を示している。図４３〜図４９
は、それぞれ図４２のヒュ−ズデ−タ出力制御回路を構
成する要素を詳細に示すものである。

【０２８４】ブロックＢＳＲＢＬＯＣＫ（詳細は図４
３〜図４６）は、ブロックＢＬＯＣＫ_iのうち、救済解
を読み出す一つのブロックＢＬＯＣＫ_iを選択するため
の制御レジスタから構成される。選択されたブロックＢ
ＬＯＣＫ_iから読み出される１０ビットのヒュ−ズデ−
タ（救済解）は、カレントミラ−型のセンスアンプで増
幅された後、ブロックＤＳＲＢＬＯＣＫにパラレルに
取り込まれる。

【０２８５】ブロック（制御レジスタ）ＤＳＲＢＬＯ
ＣＫは、１０ビットのヒュ−ズデ−タをシリアルデ−タ
に変換した後、１ビットずつパッドＦＯＵＴからＬＳＩ
（メモリチップ）の外部に出力する。

【０２８６】以上は、４メガビットのメモリセルアレイ
を救済単位とした４メガ×ｎ（ｎは救済単位の数）ビッ
トのＤＲＡＭ（スペアロウの組ＮＲＳが２、スペアカラ
ムの組ＮＣＳが２の場合）における、ヒュ−ズデ−タ
（及び有効ビット）出力制御回路の構成の説明である。

【０２８７】なお、一般の場合に拡張する際には、以下
の表２に従えばよい。

【０２８８】

【表２】

【０２８９】次に、本発明の半導体メモリにおいて、新
たに設けられたパッド及びそれに伴うバッファについて
説明する。

【０２９０】新たに設けられたパッドとは、リダンダン
シイテスト信号ＲＤＴＥＳＴを入力するパッド、シフト
レジスタのデ−タ転送信号ＳＲＴを入力するパッド、ヒ
ュ−ズデ−タの転送信号ＦＴを入力するパッド、リセッ
ト信号ＲＥＳＥＴを入力するパッドを含む。

【０２９１】これらの入力パッドは、通常、高抵抗のＮ
チャネル型ＭＯＳトランジスタによって“Ｌ”に固定さ
れているため、これらの入力パッドに信号が与えられな
い状態（フロ−ティングの状態）にしておけば、リダン
ダンシイテストモ−ドにエントリ−することはない。

【０２９２】一方、これらの入力パッドに“Ｈ”の信号
を与えると、リダンダンシイテストモ−ドにエントリ−
することになるが、このモ−ドを取り止めたいときは、
入力パッドをフロ−ティングの状態に戻すことにより、
いつでもこのリダンダンシイテストモ−ドを取り止める
ことができる。

【０２９３】Ｃ．専用ＬＳＩとして利用する場合のハ
−ド構成上記Ａ、Ｂにおいては、ＤＲＡＭのチップ内部に救済解
の作成を行う回路を設けた例について説明したが、メモ
リＬＳＩ（チップ）とは別に、同様の機能（救済解の作
成）を有する専用ＬＳＩ（チップ）に救済解の作成を行
う回路を設けてもよい。この場合、専用ＬＳＩは、テス
タに内蔵される。

【０２９４】本発明に関わる回路を専用ＬＳＩとする場
合、リダンダンシイテストモ−ド時用デ−タ入力回路、
デ−タコンパレ−タ、ヒュ−ズデ−タ（及び有効ビッ
ト）出力制御回路は、不要となる。

【０２９５】なぜなら、リダンダンシイテストモ−ド時
用デ−タ入力回路とデ−タコンパレ−タは、従来、既に
テスタに組み込まれているものであり、また、ヒュ−ズ
デ−タ（及び有効ビット）出力制御回路は、一つのパッ
ドＦＯＵＴにヒュ−ズデ−タと有効ビットをシリアルに
出力するために工夫した部分であるからである（専用Ｌ
ＳＩとする場合は、テスタの内部でヒュ−ズデ−タ及び
有効ビットをパラレルに処理できる）。

【０２９６】Ｄ．回路動作以上、本発明における半導体メモリの主要部の回路構成
について説明した。以下では、当該半導体メモリの動作
について、次の３段階に分けて説明することにする。

【０２９７】・テストモ−ドエントリ− ・テスト中の救済解作成・結果出力（１）テストモ−ドエントリ− 図２５〜図４１において説明した半導体メモリにおい
て、メモリセルのテストは、基本的にウェハの状態で行
われる。よって、リダンダンシイテストモ−ドにエント
リ−するとき、エントリ−パッドＲＤＴＥＳＴには
“Ｈ”の信号が印加される。

【０２９８】（２）テスト中の救済解作成リダンダンシイテストモ−ドにエントリ−すると、図２
５のリダンダンシイ救済可否判定回路、リダンダンシイ
テストモ−ド時用デ−タ入力回路及びコンパレ−ト回
路、ヒュ−ズデ−タ（及び有効ビット）出力制御回路が
それぞれ活性化される。

【０２９９】この状態において、メモリセルのテストが
行われる。テスト方法は、通常、行われる機能テスト
（ファンクションテスト）と基本的に同じでよい。ま
た、テストパタ−ン、タイミング、入力レベルなども、
通常の機能テストと同じで構わない。即ち、テストは、
いかなる方法で行ってもよく、特に、テスト方法が限定
されることはない。

【０３００】但し、従来のテスト方法と異なる点が一点
だけ存在する。即ち、本発明の場合、通常のリ−ドサイ
クルがなく、その代わりに、期待値デ−タ（リ−ドデ−
タの期待値、即ち、正しくリ−ドできた時に出力される
と期待されるデ−タ）を入出力パッドに与え、この期待
値デ−タとメモリセルの読み出しデ−タとを比較する、
いわゆる期待値入力、比較サイクルが存在する点であ
る。

【０３０１】テスト中の救済解作成時、システム全体に
共通のシフトレジスタの出力ＯＴＳＲ₁〜ＯＴＳＲ
₅は、“Ｌ”に固定される。なぜなら、この時、図４０
及び図４１の信号ＳＲＴと信号ＦＴは、共に、“Ｌ”に
セットされているからである。また、初期状態として、
シフトレジスタリセット信号ＲＥＳＥＴを“Ｈ”にし、
シフトレジスタの出力ＯＳＲ_i1〜ＯＳＲ_i5を“Ｌ”にセ
ットしておく。

【０３０２】即ち、ＳＲＡＭのセルアレイのワ−ド線電
位ＷＬ_ijは、全て“Ｈ”の状態となるため、全てのＳＲ
ＡＭセル（メモリセル）にアドレスが書き込まれる。

【０３０３】以下、ＳＲＡＭセルにアドレスをオ−バ−
ライトしていく方法について述べる。この方法によれ
ば、ワ−ド線電位ＷＬ_ijをプリチャ−ジしておく必要が
ないため、書き込みの高速化が可能となる。

【０３０４】また、不良ビットのアドレスが書き込ま
れ、ワ−ド線電位ＷＬ_ijが“Ｌ”の状態になったＳＲＡ
Ｍのセルアレイでは、それ以降は、その状態を保ち続け
ると共に、新たに発見された不良ビットのアドレスと既
にセルアレイに書き込まれたアドレスとの一致、一致の
比較のみを行う（図２４のフロ−チャ−ト参照）。

【０３０５】複数のシフトレジスタＳＲ_i1〜ＳＲ_i5のう
ち最初のシフトレジスタＳＲ_i1の入力ＩＮ_i1は、“１”
発生器により生成される（図３４）。従って、初期状態
として、各シフトレジスタの出力ＯＳＲ_i1〜ＯＳＲ
_i5は、“０”（“０”は“Ｌ”に対応）にセットされて
いるが、不良ビットが発見される度に、クロック信号Ｓ
ＣＬＫ_i（図３４に示すようにフェイル信号Ｆａｉｌと
信号ＴＭＡＴＣＨ_iの論理積（アンド）がこのクロック
信号となる）に同期して、順次、シフトレジスタＳＲ_i1
〜ＳＲ_i5の出力を“１”に変化させる。

【０３０６】出力が“１”のシフトレジスタに接続され
るＳＲＡＭアレイＭ_ijのワ−ド線電位ＷＬ_ijは、“Ｌ”
となる。つまり、ワ−ド線電位ＷＬ_ijが“Ｌ”のＳＲＡ
ＭアレイＭ_ijには、不良アドレスが記憶されたことを意
味し、そのＳＲＡＭアレイＭ_ijにおいては、それ以降、
新たに発見された不良ビットのアドレスと既にセルアレ
イに書き込まれたアドレスとの一致、一致の比較のみを
行う。シフトレジスタＳＲ_i1〜ＳＲ_i4の出力が“１”に
なるということは、結局、ＳＲＡＭアレイＭ_ijに記憶さ
れたアドレスがスペアに置き換えられるべきアドレスで
あることを示し、有効ビットを保持したことを意味する
（図１９，図２１参照）。

【０３０７】複数のシフトレジスタＳＲ_i1〜ＳＲ_i5の全
て、即ち、最後のシフトレジスタＳＲ_i5の出力ＯＳＲ_i5
が“１”となると、ブロックＢＬＯＣＫ_iのパス（救済
解）では、全てのスペアラインが使用済みとなったこと
を意味し、それ以降に発見された不良ビットを、そのブ
ロックＢＬＯＣＫ_iのパス（救済解）で救済することが
不可能となる。

【０３０８】このように、最後のシフトレジスタＳＲ_i5
の出力ＯＳＲ_i5は、ブロックＢＬＯＣＫ_iのパス（救済
解）が有効か否かを表す指標であり、出力ＯＳＲ_i5が
“０”の場合は有効、出力ＯＳＲ_i5が“１”の場合は無
効となる。

【０３０９】図５０〜図５５は、それぞれブロックＢＬ
ＯＣＫ_i（ｉ＝１〜６）において救済解作成の際の各信
号の様子を示すものである。

【０３１０】なお、これらの図においては、メモリセル
を（Ｒ０，Ｃ０），（Ｒ０，Ｃ１），（Ｒ０，Ｃ２），
（Ｒ０，Ｃ３），（Ｒ１，Ｃ０），（Ｒ１，Ｃ１），
（Ｒ１，Ｃ２），（Ｒ１，Ｃ３），（Ｒ２，Ｃ０），
（Ｒ２，Ｃ１），（Ｒ２，Ｃ２），（Ｒ２，Ｃ３），
（Ｒ３，Ｃ０），（Ｒ３，Ｃ１），（Ｒ３，Ｃ２），
（Ｒ３，Ｃ３）の順にテストし、その際、（Ｒ０，Ｃ
０），（Ｒ０，Ｃ２），（Ｒ０，Ｃ３），（Ｒ１，Ｃ
０），（Ｒ１，Ｃ１），（Ｒ２，Ｃ１）の各セルが不良
セルであり、また、スペア数ＮＲ＝２，ＮＣ＝２である
場合を仮定して、各ブロック（救済解に相当）の状態を
示した。

【０３１１】（３）結果出力テスト後、そのチップが、リダンダンシイにより救済可
能な良品であるか（リダンダンシイの必要がない完全良
品も含む）、又はリダンダンシイにより救済不可能な不
良品であるかを判定する。

【０３１２】チップがリダンダンシイにより救済可能な
良品（完全良品を除く）である場合において、実際に、
チップを良品にするためのヒュ−ズデ−タを取り出す方
法について説明する。

【０３１３】基本的には、テスト後、シフトレジスタデ
−タ転送信号ＳＲＴの入力パッドに“Ｈ”レベルの信号
を与え、シフトレジスタＳＲ_i1〜ＳＲ_i5の保持デ−タ、
つまり有効ビットを出力する。この後、ヒュ−ズデ−タ
転送信号ＦＴの入力パッドに“Ｈ”レベルの信号を与え
ると、ヒュ−ズデ−タは、所定のフォ−マットで、出力
パッドＦＯＵＴからシリアルに出力される。

【０３１４】このヒュ−ズデ−タは、ヒュ−ズブロ−工
程において、ヒュ−ズを切断するための情報として使用
する。

【０３１５】図５６は、シフトレジスタ出力（有効ビッ
ト）のタイミングを示し、図５７は、ヒュ−ズデ−タ出
力のタイミングを示している。

【０３１６】以下、これらの状態遷移図を参照しつつ、
シフトレジスタ出力（有効ビット）及びヒュ−ズデ−タ
出力の手順について説明する。

【０３１７】ａ．シフトレジスタデ−タ出力（図５
６）まず、シフトレジスタデ−タ転送信号ＳＲＴの入力パッ
ドに“Ｈ”レベルの信号を与える。すると、システム全
体に共通のシフトレジスタの出力ＯＳＴＲ₁〜ＯＳＴＲ
₄は、“Ｌ”から“Ｈ”に変化すると共に、“Ｈ”に固
定される。また、ワ−ド線電位ＷＬ_ijは、全て“Ｌ”と
なる。

【０３１８】従って、この状態では、シフトレジスタＳ
Ｒ_i1〜ＳＲ_i5のデ−タをシフトさせても、ＳＲＡＭセル
（メモリセル）に、誤動作（デ−タの誤読み出し、誤書
き込み）は生じない。

【０３１９】なお、図４４に示すようにロウアドレスス
トロ−ブ信号／ＲＡＳの入力信号ＲＩＮＴが信号ＢＣＬ
Ｋとなり、また、カラムアドレスストロ−ブ信号／ＣＡ
Ｓの入力信号ＣＩＮＴが信号ＳＣＬＫ_iとなる。

【０３２０】信号ＢＣＬＫは、ブロックＢＳＲＢＬＯ
ＣＫのクロック信号である。従って、ロウアドレススト
ロ−ブ信号／ＲＡＳのレベルを繰り返し変化（“Ｈ”又
は“Ｌ”）させれば、選択するブロックＢＳＲＢＬＯ
ＣＫを切り替えることができる。また、指定されたブロ
ックのシフトレジスタデ−タは、チップ外部に読み出さ
れることになる。

【０３２１】実際、図４３及び図４４を見ると、ブロッ
クＢＳＲＢＬＯＣＫの各レジスタの出力ＯＢＳＲ_i1〜
ＯＢＳＲ_i6については、出力ＯＢＳＲ_i1が“Ｈ”、出力
ＯＢＳＲ_i2〜ＯＢＳＲ₁が“Ｌ”という初期状態から、
クロック信号ＢＣＬＫに同期して、“Ｈ”の部分がシフ
トして行くことがわかる。“Ｈ”の状態の出力ＯＢＳＲ
_ijは、図４２のブロック選択スイッチをオンにする。よ
って、シフトレジスタデ−タは、このブロック選択スイ
ッチを経由してチップ外部に出力される。

【０３２２】一方、クロック信号ＳＣＬＫ_iは、テスト
中の救済解作成時には、フェイル信号Ｆａｉｌと信号Ｔ
ＭＡＴＣＨ_iの論理積（アンド）であるが、シフトレジ
スタデ−タ出力時には、カラムアドレスストロ−ブ信号
／ＣＡＳの入力信号ＣＩＮＴとなる。カラムアドレスス
トロ−ブ信号／ＣＡＳがシフトレジスタをシフトさせる
クロック信号ＳＣＬＫ_iとなるため、このカラムアドレ
スストロ−ブ信号／ＣＡＳを繰り返し変化（“Ｈ”又は
“Ｌ”）に変化させることにより、順次、シフトレジス
タデ−タが出力される。

【０３２３】つまり、ロウアドレスストロ−ブ信号／Ｒ
ＡＳを“Ｈ”の状態にしたままで、カラムアドレススト
ロ−ブ信号／ＣＡＳを“Ｈ”、“Ｌ”に変化させるよう
なサイクルを５回行えば、全てのブロックＢＬＯＣＫ_i
の救済解のうち、いずれの救済解が有効で、いずれの救
済解が無効であるかが判明する。

【０３２４】テスト終了後において、チップがリダンダ
ンシイによる救済が可能な良品か否かを判定する方法に
ついて述べる。

【０３２５】カラムアドレスストロ−ブ信号／ＣＡＳが
クロック信号ＳＣＬＫ_iとなるため、シフトレジスタ
は、カラムアドレスストロ−ブ信号／ＣＡＳを“Ｈ”の
状態で固定しておけば、動作しない。

【０３２６】そこで、ロウアドレスストロ−ブ信号／Ｒ
ＡＳを繰り返し“Ｈ”又は“Ｌ”に変化させると、クロ
ック信号ＢＣＬＫによって、選択されるブロックが変わ
る。この時、図４２に示すように、出力パッドＦＯＵＴ
には、シフトレジスタの出力ＯＳＲ_i5、即ち、そのパス
（救済解）の有効ビットがクロック信号に同期して出力
されるため、チップがリダンダンシイにより救済可能で
ある良品か否かを判定できる。

【０３２７】リダンダンシイにより救済可能である有効
なパス（救済解）に対しては、シフトレジスタＳＲ_i1〜
ＳＲ_i5の保持デ−タを、救済解ごとに、クロック信号Ｓ
ＣＬＫ_iに同期させて出力パッドＦＯＵＴにシリアルに
出力する。このデ−タは、ＳＲＡＭに保持されている不
良アドレスが有効か否かを示す有効ビットである。この
有効ビットが立っていない（“１”でない）ところのア
ドレスは、オ−バ−ライト方法によって余計なアドレス
が書き込まれてしまったことを示す。

【０３２８】例として、シフトレジスタＳＲ_i5〜ＳＲ_i1
の出力値（最後の１ビットは無効）が、０，０，１，
１，１，１の場合（最初の１ビットはテスト終了時にパ
ッドに出力される）を考える。この場合、シフトレジス
タＳＲ_i5，ＳＲ_i4，ＳＲ_i3，ＳＲ_i2，ＳＲ_i1の値は、そ
れぞれ０，０，１，１，１となる。最後の１ビットは、
シフトレジスタＳＲ_i5の出力値の反転値である。最初の
１ビットは、シフトレジスタＳＲ_i5の出力であるから、
そのパス（救済解）が有効か否かを表している（有効＝
“０”，無効“１”）。最初の１ビットと最後の１ビッ
トを除く残りの４ビット（０，１，１，１）は、各々の
ＳＲＡＭのセルアレイＭ_ij（ｊ＝１〜４）に有効なアド
レスデ−タが記憶されているか否かを示す。

【０３２９】なお、シフトレジスタデ−タの読み出し時
は、そのシフトレジスタＳＲ_i1〜ＳＲ_i5は、閉じたサイ
クルになるようにする（図３４）。但し、シフトレジス
タＳＲ_i1の入力として、シフトレジスタＳＲ_i5の逆論理
の出力を用いているため、１サイクル読みだしを行った
シフトレジスタの値は、テスト終了時の逆論理状態にな
る。

【０３３０】図５６は、各救済解が有効か否かを示す有
効ビットをクロックに同期させて出力した後、シフトレ
ジスタの有効ビットを出力する様子を示している。

【０３３１】本例によれば、スペアラインの使用本数が
最も少ないのは、ブロック１、ブロック３、ブロック５
にそれぞれ収納されている救済解であり、その使用本数
は３本となっている。

【０３３２】ｂ．ヒュ−ズデ−タ出力（図５７）シフトレジスタデ−タ転送信号ＳＲＴの入力パッドに
“Ｈ”状態の信号を与えた状態において、ヒュ−ズデ−
タ転送信号ＦＴの入力パッドに“Ｈ”状態の信号を与え
る。

【０３３３】ここでは、救済解のヒュ−ズデ−タ、即ち
ＳＲＡＭアレイＭ_i1，Ｍ_i2，Ｍ_i3，Ｍ_i4のアドレスデ−
タ（１０ビット）を、救済解毎に、ヒュ−ズデ−タ出力
パッドＦＯＵＴにシリアルに出力することが目的であ
る。この目的を達成するため、共通のシフトレジスタＴ
ＳＲ₁〜ＴＳＲ₅を閉じたサイクルにする。

【０３３４】ロウアドレスストロ−ブ信号／ＲＡＳは、
ブロックＢＳＲＢＬＯＣＫを選択するクロック信号Ｂ
ＣＬＫになる。カラムアドレスストロ−ブ信号／ＣＡＳ
は、ブロックＢＳＲＢＬＯＣＫ内のＳＲＡＭアレイを
指定するシフトレジスタＳＲ_ij，ＴＳＲ_kのクロック信
号ＳＣＬＫ_i，ＴＣＬＫとなる。また、書き込み信号／
ＷＥがパラレル−シリアル変換されたヒュ−ズデ−タを
１ビットごとに出力させるブロックＤＳＲＢＬＯＣＫ
のクロック信号ＤＣＬＫとなる。

【０３３５】シフトレジスタデ−タ出力時と同様に、ブ
ロック選択のシフトレジスタＢＳＲ₁〜ＢＳＲ₆の出力
ＯＢＳＲ₁〜ＯＢＳＲ₆は、最初、出力ＯＢＳＲ₁のみ
が“１”、残りの出力ＯＢＳＲ₂〜ＯＢＳＲ₆が“０”
の状態となっている。この有効ビット“１”は、クロッ
ク信号ＢＣＬＫに同期してシフトする。有効ビット
“１”の部分のブロックでは、ヒュ−ズデ−タが出力さ
れる。

【０３３６】一方、指定されたブロック内では、クロッ
ク信号ＴＣＬＫの立ち上がり（“Ｌ”から“Ｈ”への変
化）に同期して、“０”の信号が、シフトレジスタＴＲ
Ｓ₁からシフトレジスタＴＳＲ₄に伝わる。出力が
“０”のシフトレジスタのＳＲＡＭアレイＭ_ijのデ−タ
がチップの外部に読み出される。つまり、救済解のアド
レスを読み出すために、各ブロックにおいて、計４回ワ
−ド線を立ち上げるが、その立ち上げを指定するのが、
シフトレジスタの出力が“０”の部分である。

【０３３７】このＳＲＡＭアレイのデ−タの読み出し
は、通常と同様に、読み出し、書き込みデ−タ線（アド
レス線）ＲＷＤ，／ＲＷＤに読み出された電位を、カレ
ントミラ−型のセンスアンプで増幅し、かつ、１アドレ
スに対応する１０ビットを、クロック信号ＴＣＬＫに同
期させて、外部パッドＦＯＵＴ近くのシフトレジスタＤ
ＳＲに導くことにより行う。この１０ビットのデ−タ
は、パラレル−シリアル変換され、１ビットごとに外部
パッドＦＯＵＴにシリアルに読み出される。

【０３３８】このシリアルデ−タは、書き込み信号／Ｗ
Ｅによって生成されるクロック信号ＤＣＬＫに同期しな
がら外部パッドに出力される。

【０３３９】以上、ヒュ−ズデ−タ出力が終了した時に
は、２サイクル経たことになるので、シフトレジスタＳ
Ｒ_ijの値は直前のファンクションテスト終了時の状態に
戻る。そこで、共通シフトレジスタを“Ｌ”状態にすれ
ば、前の結果に続いて、解析を行うことができる。例え
ば、ダイソ−トの途中において、救済解をモニタしたい
場合には、この状態からテストを続ければよい。

【０３４０】図５７は、ブロック１とブロック５のヒュ
−ズデ−タをパッドＦＯＵＴに読み出す時の状態遷移図
を示す。

【０３４１】シフトレジスタリセット信号ＲＥＳＥＴを
“Ｈ”にすると、前までの救済解の作成の結果の情報
は、全て失われる。この状態遷移図は、救済解の作成の
結果を、前の救済解の作成の結果と関係なくモニタする
時に用いられる。

【０３４２】ここでは、読み出すブロック及びブロック
内のメモリアレイを指定するのに、それぞれシフトレジ
スタＢＳＲ及びＴＳＲを使ったが、これに変えて、デコ
−ダを使って読み出すようなブロック及びブロック内の
メモリアレイの指定方法も考えられる。

【０３４３】ここで、二段のレジスタ（各ブロックＢＬ
ＯＣＫ_iに共通のシフトレジスタＴＳＲ₁〜ＴＳＲ
₅と、各ブロックＢＬＯＣＫ_iで独立に動作するシフト
レジスタＳＲ_i1〜ＳＲ_i5の役割をもう一度述べておく。

【０３４４】前述のように、各ブロックに共通のシフト
レジスタＴＳＲ₁〜ＴＳＲ₅は、ＳＲＡＭアレイの出力
と、各ブロックで独立に動作するシフトレジスタＳＲ_i1
〜ＳＲ_i5の出力により制御される。また、各ブロックで
独立に動作するシフトレジスタＳＲ_i1〜ＳＲ_i5は、ＳＲ
ＡＭアレイの出力により制御され、有効ビット内容を保
持する。

【０３４５】二段のレジスタが必要となるのは、一段の
みでは、ヒュ−ズデ−タ出力時に、次回のテスト用に有
効ビット内容を保持させることができないからである。
もし、ダイソ−トの最後の段階でしか救済解を見ないの
なら、一段のシフトレジスタのみで十分である。

【０３４６】各段階での状態は、（１）テストモ−ドエ
ントリ−、（２）テスト中の救済解作成（シフトレジス
タの出力ＯＴＳＲ₁〜ＯＴＳＲ₅を“Ｌ”に固定）であ
る。つまり、書き込み、又は比較の制御（ＳＲＡＭアレ
イ制御）は、各ブロックＢＬＯＣＫ_iにおいて独立にシ
フトレジスタＳＲ_i1〜ＳＲ_i5が行う。また、この時にシ
フトレジスタＳＲ_i1〜ＳＲ_i5の保持デ−タは、有効ビッ
トとしての役割も果たしている。

【０３４７】システム全体に共通のシフトレジスタの出
力ＯＴＳＲ₁〜ＯＴＳＲ₄は、“Ｌ”から“Ｈ”とな
り、かつ、“Ｈ”に固定される。つまり、ブロックＢＬ
ＯＣＫ_iのワ−ド線電位ＷＬ_ijは、全て“Ｌ”となっ
て、セルデ−タの破壊が起こらないようにしている。

【０３４８】シフトレジスタＴＳＲ₁〜ＴＳＲ₅が、Ｂ
ＬＯＣＫ_iのシフトレジスタＳＲ_i1〜ＳＲ_i5とＳＲＡＭ
アレイとを分離させている。この状態で、ブロックＢＬ
ＯＣＫ_iのシフトレジスタＳＲ_i1〜ＳＲ_i5の保持デ−タ
（ヒュ−ズデ−タの有効ビット）を、クロック信号ＳＣ
ＬＫ_iに同期させて出力する。

【０３４９】ブロックＢＬＯＣＫ_iのシフトレジスタＳ
Ｒ_i1〜ＳＲ_i5と、システム全体に共通のシフトレジスタ
ＴＳＲＢＬＯＣＫの出力ＯＴＳＲ₁〜ＯＴＳＲ₄は、
互いに同期してシフトする。この時、シフトレジスタＴ
ＳＲＢＬＯＣＫの出力ＯＴＳＲ₁〜ＯＴＳＲ₄のう
ち、一つだけ“０”となっている。

【０３５０】また、信号ＳＲ_i1〜ＳＲ_i5と信号ＯＴＳＲ
₁〜ＯＴＳＲ₄の論理和（ノア）は、ＳＲＡＭアレイの
ワ−ド線を制御するので、シフトレジスタＴＳＲＢＬ
ＯＣＫの出力ＯＴＳＲ₁〜ＯＴＳＲ₄が“０”となる一
つのＳＲＡＭアレイのみのワ−ド線を立ち上げ、その一
つのＳＲＡＭアレイＭ_ijのデ−タを読み出す（但し、救
済不可能なパスは読み出されない）。

【０３５１】このように、シフトレジスタＴＳＲ₁〜Ｔ
ＳＲ₅が、ＳＲＡＭアレイの読み出しを制御する。そし
て、各ブロックＢＬＯＣＫ_iのシフトレジスタＳＲ_i1〜
ＳＲ_i5は、閉じたサイクルのままで、シフトレジスタデ
−タ出力、ヒュ−ズデ−タ出力の２サイクルを実行し、
その後、テスト終了時の状態に戻る。なお、シフトレジ
スタ“１”の入力は、シフトレジスタ５の逆論理の出力
である。

【０３５２】ｃ．ソフトセットソフトセット信号ＳＳＥＴの入力パッドに“Ｈ”の信号
を与えることで、エラ−ビットアドレススタック回路に
蓄積されている不良アドレスデ−タがロウ及びカラムの
アドレス比較器にセットされる。これにより、ヒュ−ズ
ブロ−を行わずにリダンダンシの置き換えが可能で、再
テストを行うことで、置き換えのチェックをすることが
できる。

【０３５３】重要な事は、ソフトセットで置き換えをし
た後でファンクションテストを行い、不良が発生した時
は、予備のセルに不良があることを示しているため、そ
れをまだ使用していない予備のラインに置き換えて良品
化していくことが可能であるということである。つま
り、予備のセルの不良を予めチェックする代わりに、置
き換え後の不良をチェックして、不良部分のみを救って
いくことで、歩留まりを効率よく上げることができる。

【０３５４】ソフトセットは、ソフトセット信号ＳＳＥ
Ｔの入力パッドに“Ｈ”の信号を与える方法以外に、ロ
ウアドレスストロ−ブ信号／ＲＡＳ、カラムアドレスス
トロ−ブ信号／ＣＡＳなどの外部信号を特殊なタイミン
グで与えることでも行える。

【０３５５】ソフトセットとは、例えば、図５８及び図
５９に示すように、フュ−ズブロ−を行わずに、リダン
ダンシイメモリセルへの置き換えを行う方法である。上
述の例では、全救済解のデ−タ（有効ビットのデ−タと
ヒュ−ズデ−タ）を、ヒュ−ズデ−タ出力制御回路を通
して外部出力パッドＦＯＵＴに取り出した。

【０３５６】そこで、ソフトセットを可能にするに当っ
ては、これらのデ−タを外部出力パッドＦＯＵＴに導く
のではなく、これらのデ−タに基づいてヒュ−ズアレイ
にデ−タをプログラムすればよい。

【０３５７】例えば、図５９において、ヒュ−ズ１を切
断すれば、Ａ１Ｒ＝“１”がセットされる。ソフトセッ
トは、ヒュ−ズ１を切断する代わりに、信号ＳＡ１Ｒを
“Ｌ”に設定することにより行う。信号ＳＡ１Ｒが
“Ｌ”になると、Ａ１Ｒ＝“１”がソフトセットされ
る。

【０３５８】図６０は、ロウアドレスに関するソフトセ
ット部の構成を示している。なお、カラムアドレスに関
するソフトセット部の構成も、図６０と同じ構成のもの
を用いることができる。

【０３５９】例えば、スペアロウの数が２本、スペアカ
ラムの数が２本の場合、ＳＳＲｊには、選択された救済
解の有効ビットをセットし、ＳＡ１Ｒ_j，／ＳＡ１Ｒ_j
〜ＳＡ１０Ｒ_j，／ＳＡ１０Ｒ_jには、救済解のヒュ−
ズデ−タをセットする。

【０３６０】Ｅ．ところで、１チップ内にロジックと
メモリ（特に、ＤＲＡＭやフラッシュＥＥＰＲＯＭ）を
混載したロジック−メモリ混載ＬＳＩにおいては、効率
的なテスト方法の確立が重要な課題となっている。

【０３６１】現在、ロジック−メモリ混載ＬＳＩにおい
ては、ロジック部はロジックテスタでテストし、メモリ
部はメモリテスタでテストしており、各テストをそれぞ
れ効率的に行うようにしている。しかし、このような二
つのテスタを用いることは、製造コストの増大を招くこ
とになる。

【０３６２】そこで、今後の方向性としては、安価な一
つのテスタでロジック部とメモリ部をテストする技術を
開発することにある。ＢＩＳＴ（ＢｕｉｌｔＩｎＳ
ｅｌｆＴｅｓｔ）やＢＩＳＲ（ＢｕｉｌｔＩｎＳ
ｅｌｆＲｅｐａｉｒ）は、一つのテスタで安価にテス
トを行う技術を開発するに当たっての一つの流れを構成
している。

【０３６３】ここで、ＢＩＳＴとは、テスト回路をチッ
プ内に設ける技術のことであり、例えば、マルチビット
テストやラインモ−ドテストといった簡単な技術から、
チップ内部にアドレス発生器、デ−タ発生器、デ−タ比
較器といった回路を内蔵した本格的な技術まで知られて
いる。

【０３６４】ＢＩＳＲ（ＢｕｉｌｔＩｎＳｅｌｆ
Ｒｅｐａｉｒ）とは、チップ内部において、テスト結果
からリダンダンシイ救済解を求め、かつ、リダンダンシ
イ救済解に基づいてメモリセルの置き換え、即ち、リダ
ンダンシイ置き換え用不良アドレス記憶素子（例えば、
ヒュ−ズ、不揮発性半導体メモリなど）に不良アドレス
を書き込む技術のことである。

【０３６５】ＢＩＳＲの現在の大きな問題点は、以下の
二点である。

【０３６６】１．リダンダンシイ救済解をチップ内部
で求めることの困難性通常のテスタでリダンダンシイ救済解を求める場合、テ
スト結果、即ち、メモリセル（ビット）毎のパス（良）
ＰＡＳＳ及びフェイル（不良）ＦＡＩＬ情報は、テスタ
内部に記憶される。このようなテスト結果を記憶するメ
モリは、ＦＡＭ（ＦａｉｌＡｄｄｒｅｓｓＭｅｍｃ
ｒｙ）と呼ばれ、通常、ＳＲＡＭから構成される。リダ
ンダンシイ救済解は、ＦＡＭに記憶されたテスト結果を
基に所定のアルゴリズムから求められる。複数のリダン
ダンシイ救済解が求められた場合には、最適と思われる
一つの救済解が選択される。最終的に選択された一つの
救済解は、リダンダンシイ置き換え用不良アドレス記憶
素子に書き込まれる（例えば、ヒュ−ズ溶断が行われ
る）。

【０３６７】ところで、ＦＡＭの記憶容量は、テストさ
れるメモリセルのビット数、即ち、チップ内のメモリ部
の記憶容量と同じ容量だけ必要となる。例えば、１メガ
ビットのメモリ部を有するチップをテストする場合に
は、１メガビットの記憶容量を有するＦＡＭが必要とな
る。よって、通常のテスタは、チップ内のメモリ部の記
憶容量と同じ容量のＦＡＭを備えている。

【０３６８】一方、ＢＩＳＲを実現させるに当たって、
チップ内にＦＡＭを設けることは現実的に不可能であ
る。なぜなら、チップ内のメモリ部と同じ容量のＦＡＭ
をチップ内に組み込むことは、チップ内における無駄な
（デ−タ記憶に用いない）メモリの面積を増加させるこ
とにつながり、現実的でないからである。よって、ＢＩ
ＳＲの実現には、ＦＡＭなしにリダンダンシイ救済解を
求める技術の開発が必要となる。

【０３６９】上述の項目Ａ〜Ｄで説明した技術は、ＦＡ
Ｍなしに、全ての救済解を求めることができるアルゴリ
ズム及びハ−ド構成に関する。この技術は、全てのメモ
リセル（ビット）に対してパスＰＡＳＳ及びフェイルＦ
ＡＩＬ情報を保持していくのではなく、リダンダンシイ
救済解を作成するのに必要十分なフェイルＦＡＩＬ情報
のみをチップ内部の専用メモリに保持するようにしてい
る。

【０３７０】勿論、不良メモリセル（ビット）のアドレ
スを保持する場合、不良メモリセルの発生の仕方によっ
てはフェイルＦＡＩＬ情報のみでも膨大なデ−タ量にな
るが、上述の項目Ａ〜Ｄの技術では、リダンダンシイ救
済解を作成するのに必要十分なフェイルＦＡＩＬ情報の
みを不良メモリセルのロウアドレス又はカラムアドレス
として専用メモリに保持している。本発明のアルゴリズ
ムによれば、救済単位内のスペアロウ及びスペアカラム
の数によりいわゆる“木”構造（専用メモリの容量）が
決定される。そして、救済単位内のスペアロウ及びスペ
アカラムの本数が少なければ、面積的なオ−バ−ヘッド
を抑えつつ、全ての救済解を求めてこれをチップ内部に
保持することが可能である。

【０３７１】２．リダンダンシイ救済解を基にリダン
ダンシイ置き換え用不良アドレス記憶素子に不良アドレ
スを書き込む（例えば、ヒュ−ズセットを行う）ための
手段現在のヒュ−ズセットは、レ−ザによるヒュ−ズの溶断
が主流である。このため、チップ内部でリダンダンシイ
救済解を求めたとしても、その救済解は、一旦、外部装
置（例えば、テスタ）に取り出さなければならない。そ
して、救済解（ヒュ−ズデ−タ）を外部装置からヒュ−
ズブロ−装置に転送し、このヒュ−ズブロ−装置を用い
てヒュ−ズの溶断を行っている。

【０３７２】そこで、このような手間を省くことができ
る技術、即ち、チップ内部において、リダンダンシイ救
済解に基づきリダンダンシイ置き換え用不良アドレス記
憶素子に不良アドレスを書き込む技術の開発が望まれ
る。

【０３７３】レ−ザを用いずに、チップ内部において不
良アドレスのセットを行う技術の候補としては、例え
ば、上述したようなソフトセットを利用した技術の他、
不良アドレス（ロウ又はカラム）を記憶する部分をヒュ
−ズから不揮発性半導体メモリ（ＥＥＰＲＯＭ，フラッ
シュ型ＥＥＰＲＯＭなど）に代えるというものがある。
この技術は、電気的に不良アドレスの書き込みを行うた
め、パッケ−ジング後でも、不良アドレスをリダンダン
シイ置き換え用不良アドレス記憶素子にプログラムでき
るという利点を持っている。

【０３７４】ａ．概要以上の状況に鑑み、本実施例では、ａ．リダンダンシイ
救済可否判断を実行する回路をチップに内蔵し、ｂ．通
常動作時のアドレスコンパレ−トに用いる不良アドレス
を記憶するリダンダンシイ置き換え用不良アドレス記憶
素子を不揮発性半導体メモリ（ＥＥＰＲＯＭ、フラッシ
ュ型ＥＥＰＲＯＭなど）から構成し、ｃ．リダンダンシ
イ救済可否判断の実行中に逐次求められる救済解をリダ
ンダンシイ置き換え用不良アドレス記憶素子、即ち、不
揮発性半導体メモリにプログラムしている。

【０３７５】つまり、本発明のアルゴリズムにより逐次
求められる救済解は、リダンダンシイ置き換え用不良ア
ドレス記憶素子としての不揮発性半導体メモリに書き込
まれるため、テスト終了後に最適な一つの救済解を選択
するだけでリダンダンシイ置き換えを完了させることが
できる（救済解の出力や不良アドレスのセットは必要な
い）。

【０３７６】よって、メモリセルのテスト時間の短縮及
びＢＩＳＲを採用したチップの面積低減を図ることがで
きる。

【０３７７】ＢＩＳＲを採用する目的は、リダンダンシ
イ救済解を求め、不良メモリセル（不良ロウ又は不良カ
ラム）をスペアのメモリセル（スペアロウ又はスペアカ
ラム）に置き換える動作を高速に行ない、テスト時間を
短縮することにある。

【０３７８】以下、救済解作成及び救済可否判断を行う
ためのハ−ド構成について述べる。

【０３７９】テスト時には、全てのメモリセルにデ−タ
を書き込んだ後、アドレスを入力してメモリセルのデ−
タを読み出し、このデ−タを期待値と比較する。本例で
は、上述した本発明のアルゴリズム、即ち、読み出し動
作と並行して救済解が逐次作成されることを前提とす
る。

【０３８０】つまり、全メモリセル（全ビット）をテス
トした後、そのテスト結果として得られた不良ビットを
基に一括して救済可否判断を行う（一括救済アルゴリズ
ム）のではなく、テスト実行中において、不良ビットが
発生する度に、このテストに並行して救済解を逐次作成
して行く（逐次救済アルゴリズム）。

【０３８１】また、不良ビットに対し、全ての救済解を
列挙するアルゴリズムを採用する。

【０３８２】このようなアルゴリズムをテストと並行し
て行うと、逐次求められる救済解は、不揮発性半導体メ
モリ（リダンダンシイ置き換え用不良アドレス記憶素子
として機能する）にそのまま記憶され、スタックされて
いく。全メモリセル（全ビット）のテストが終わった時
点において全ての救済解が得られ、最適な一つの救済解
が選択される。

【０３８３】つまり、全ての救済解は、リダンダンシイ
置き換え用不良アドレス記憶素子としての不揮発性半導
体メモリにそのまま記憶されているため、救済解作成
後、最適な救済解の選択を行うだけで足り、ヒュ−ズブ
ロ−などの工程を別途行う必要がない。

【０３８４】なお、本例では、救済可否判断の結果をチ
ップ外部に取り出す必要はないが、救済可否判断の結果
をチップ外部に取り出すようにしてもよい。この場合、
チップが救済可能な良品であるか又は救済不可能な不良
品であるかがチップの外部において認識できる。

【０３８５】また、全ての救済解は、チップ内部の不揮
発性半導体メモリに逐次記憶されるため、全てのファン
クションテストを経た後の救済可否情報を得ることがで
きると共に、各ファンクションテスト後の救済可否情報
を逐次モニタすることもできる。よって、テスト中にお
いてチップの救済が不可能なことが判明することもあ
り、このようなチップについては直ちにテストを終了さ
せれば、テスト時間の短縮などの目的に貢献できる。

【０３８６】また、リダンダンシイ置き換え用不良アド
レス記憶素子として、不揮発性半導体メモリを従来のヒ
ュ−ズに代えて用いているため、マ−ジンテスト、バ−
ンイン又はパッケ−ジ後のテストで不良が生じても、各
テスト後において、スペアセルによる不良セルの救済が
でき、コストの削減に大きく寄与する。

【０３８７】なお、特殊な読み出しモ−ドを用いて、プ
ログラムデ−タ（救済解）をチップ外部に出力するよう
にしてもよい。

【０３８８】ｂ．ハ−ド構成図６１及び図６２は、本発明の半導体メモリの主要部を
示している。

【０３８９】図６１は、ＤＲＡＭ（ロジック−メモリ混
載ＬＳＩ含む）を前提とし、図６２は、ＥＥＰＲＯＭを
前提としている。

【０３９０】／ＲＡＳ，／ＣＡＳ，／ＷＥにより、メモ
リの読み出しと書き込みを制御する部分は、従来技術の
構成と全く同一である。また、外部アドレスのチップ内
への取り込み、デ−タの書き込み及び読み出しなどの動
作についても、従来技術と何ら変わるところがない。

【０３９１】ただ、リダンダンシイに関して、不良ビッ
ト（不良ロウ又は不良カラム）をスペアロウ又はスペア
カラムに置き換えるためのアドレスデ−タを記憶する手
段として、従来のヒュ−ズ（レ−ザ溶断）に代えて、不
揮発性半導体メモリ（ＥＥＰＲＯＭ，フラッシュ型ＥＥ
ＰＲＯＭなど）を採用している。この不揮発性半導体メ
モリは、リダンダンシイ置き換え用不良アドレス記憶素
子として機能すると共に、救済解作成時のアドレス保持
用メモリとしても機能する。

【０３９２】不揮発性半導体メモリは、全ての救済解
（“木”構造により救済解の最大数は予め分かっている
→図１６，１７）を記憶できる容量を有し、図１８の不
良アドレス保持用メモリ（本例では、リダンダンシイ置
き換え用不良アドレス記憶素子としても機能する）と図
１９の有効ビット保持用メモリを構成する。

【０３９３】不良アドレス（救済解）を記憶する部分の
構成は、例えば、図６３乃至６５に示すようになる。

【０３９４】本例では、不揮発性半導体メモリとして、
ＦＬＯＴＯＸトランジスタを仮定する。即ち、ゲ−ト電
圧ＶＧ、ドレイン電圧ＶＤ、ソ−ス電圧ＶＳとした時、１）書き込み時（“１”書き込み：閾値上昇）ＶＧ＝ＶＤ＝ＶＰＰ（昇圧電位）ＶＳ＝ＧＮＤ２）読み出し時ＶＧ＝ＶＣＣ（内部電位）３）消去ＶＧ＝ＧＮＤＶＤ＝ＶＰＰ（昇圧電位）となる。

【０３９５】読み出し時、デ−タが書き込まれていなけ
れば（“０”デ−タのときは）、ドレインとソ−ス間に
チャネルが形成され、ＦＬＯＴＯＸトランジスタはオン
状態となる。一方、デ−タが書き込まれていれば
（“１”デ−タのときは）、ドレインとソ−ス間にチャ
ネルが形成されることはなく、ＦＬＯＴＯＸトランジス
タはオフ状態となる。

【０３９６】なお、不良アドレスを記憶する不揮発性半
導体メモリは、ＦＬＯＴＯＸトランジスタの他、フラッ
シュＥＥＰＲＯＭなどの電気的に読み出し、書き込み及
び消去が可能なものならば何でもよい。

【０３９７】不揮発性半導体メモリにリダンダンシイ置
き換え情報（不良アドレス）をプログラムした後、通常
動作時においては、入力アドレスと不良アドレスがコン
パレ−タにより比較され、両者が一致すれば、スペアデ
コ−ダを活性化し、ノ−マルデコ−ダを非活性化し、ス
ペアライン（スペアロウ又はスペアカラム）を選択す
る。

【０３９８】例えば、図６３の信号／ＳＥが“Ｌ”のと
き、コンパレ−タによる入力アドレスと不良アドレスの
比較が行われ、両者が一致すれば、出力ＳＰＡＲＥは、
“Ｈ（リダンダンシイビット）”となり、両者が一致し
なければ、出力ＳＰＡＲＥは、“Ｌ”となる。

【０３９９】図６４は、図６３のブロックＨＶ１の構成
を示し、図６５は、図６３のブロックのＨＶ２の構成を
示している。

【０４００】表３は、図６４の回路の入力ＳＷ１，ＳＥ
と出力Ｂの関係を示している。

【０４０１】

【表３】

【０４０２】表４は、図６５の回路の入力ＳＷ１，ＳＷ
２，Ａｎと出力Ａ´の関係を示している。

【０４０３】

【表４】

【０４０４】図６１及び図６２の半導体メモリについて
説明する。

【０４０５】この半導体メモリの特徴は、リダンダンシ
イ救済可否判定回路（アドレス保持用メモリ兼リダンダ
ンシイ置き換え用不良アドレス記憶素子を含む）を有し
ている点にある。この点については、後述するが、その
機能を簡単に述べると、リダンダンシイ救済可否判定回
路は、メモリセルアレイのテストの最中に、リダンダン
シイ救済解を逐次求めると共に、アドレス保持用メモリ
兼リダンダンシイ置き換え用不良アドレス記憶素子（例
えば、電気的にデ−タの書き込み、消去、読み出しが可
能な不揮発性半導体メモリ）にリダンダンシイ救済解を
セットして（書き込んで）いく。

【０４０６】通常、テスタを用いたテストでは、テスト
工程、救済解作成工程、不良アドレスのセット工程が順
次別々に行われる。

【０４０７】本例では、これらの工程が全て同時に行わ
れる。即ち、メモリセルのテストを逐次実行すると共
に、その最中に、チップ内で救済解を作成し、同時に、
この救済解をアドレス保持用メモリ兼リダンダンシイ置
き換え用不良アドレス記憶素子（不揮発性半導体メモ
リ）にセットする。

【０４０８】テスト終了後に、アドレス保持用メモリ兼
リダンダンシイ置き換え用不良アドレス記憶素子に記憶
されている救済解の中から最適なものを一つを選び、こ
れをスペアの制御にあてる（これがいわゆる従来のヒュ
−ズセットに相当する）。通常動作時には、入力アドレ
スとリダンダンシイ置き換え用不良アドレス記憶素子に
セットされたアドレスとの比較を行う。

【０４０９】また、救済可否判定の結果は、テスト終了
後に、チップの外部に取り出すことができる。この結果
を基に、最適なリダンダンシイ救済解を選択するように
してもよい。

【０４１０】図６１及び図６２において、二重線で囲っ
たブロック（アドレス発生器、デ−タ発生器、デ−タ比
較器）は、ＢＩＳＴ回路の主要部を構成している。

【０４１１】ＢＩＳＲ回路では、ＢＩＳＴが内蔵されて
いても又は内蔵されていなくてもよいが、本例ではＢＩ
ＳＴが内蔵されていると仮定する。ＢＩＳＴとＢＩＳＲ
が活性化されるモ−ドを、今後、ＢＩＳＴテストモ−ド
と称することにする。

【０４１２】ＢＩＳＴテストモ−ドになると、ファンク
ションテスト時、アドレス発生、デ−タ発生及び期待値
の比較は、全てチップ内のＢＩＳＴ回路で行われる。メ
モリセルの読み出しデ−タとデ−タ発生器の期待値デ−
タの比較の結果、両者が不一致ならば、フェイル信号Ｆ
ａｉｌがパルス的に“Ｈ”となり、これがリダンダンシ
イ救済可否判定回路に入力される。通常、フェイル信号
Ｆａｉｌは、“Ｌ”状態になるように設定しておく。

【０４１３】次に、リダンダンシイ救済可否判定回路に
ついて説明する。

【０４１４】図６６乃至図６９は、メモリセルアレイの
救済単位（４メガビット）に対して、スペアロウの本数
ＮＲＳを２本、スペアカラムの本数ＮＣＳを２本とした
場合のリダンダンシイ救済可否判定回路のハ−ド構成を
示している。

【０４１５】リダンダンシイ救済可否判定回路は、図６
６に示すように、全救済解（“木”構造のパス）に対応
するブロックＢＬＯＣＫｉ（ｉ＝１〜Ｎｃｏｎｂ、Ｎｃ
ｏｎｂは、パスの数）からなる。

【０４１６】ブロックＢＬＯＣＫｉは、それぞれ図６７
に示すような構成を有している。即ち、ブロックＢＬＯ
ＣＫｉは、エラ−ビットアドレスをスタックし、ヒュ−
ズデ−タを保持する不揮発性半導体メモリアレイ（図６
８）及びブロックＢＬＯＣＫｉに付随するシフトレジス
タ（図６９）からなる。

【０４１７】ここでは、以上の構成を有するリダンダン
シイ救済可否判定回路の動作について説明する。

【０４１８】例えば、アドレスＡ１Ｒ〜Ａ１０Ｒ，Ａ１
Ｃ〜Ａ１０Ｃで決まるメモリセルアレイの救済単位（４
メガビット）に対して、スペアロウ及びスペアカラムを
それぞれ４本ずつ設けた場合を考える。但し、最下位ア
ドレスＡ０Ｒ，Ａ０Ｃは縮約され、ロウ方向及びカラム
方向共に２本まとめて置き換えるような構成で、Ａ０
Ｒ，Ａ０Ｃは無視できるとする。

【０４１９】この場合、一つの救済単位に対して、スペ
アロウの本数ＮＲＳが２、スペアカラムの本数ＮＣＳが
２の場合と等しくなるため、パスの数は、最大Ｎｃｏｎ
ｂ＝₄Ｃ₂＝６と定まり、その形も予め決まっている
（図１６、図１７のテンプレ−ト参照）。

【０４２０】以下、文中でパラメ−タｉ、ｊを用いる時
には、ｉ＝１〜Ｎｃｏｎｂ、ｊ＝１〜ＮＲＳ＋ＮＣＳが
必要である。

【０４２１】１０ビットごとに共通に設けられるＳＰＡ
ＲＥ_ij線の電位は、リダンダンシイ置き換え用不良アド
レス記憶素子の１０ビットのＥＥＰＲＯＭセル（１ビッ
トが１つのＥＥＰＲＯＭセルに相当する）の出力のＡＮ
Ｄ（論理積）の結果に等しい。

【０４２２】つまり、Ａ１Ｒ〜Ａ１０Ｒの１０ビットの
入力アドレスが１０ビットのＥＰＲＯＭセル（一つの不
良アドレスを記憶している）の内容と完全に一致した
ら、ＳＰＡＲＥ_ijは、“Ｈ”、１ビットでも不一致なら
ば、ＳＰＡＲＥ_ijは、“Ｌ”になる。

【０４２３】さらに、このＳＰＡＲＥ_ij信号をｊ＝１〜
ＮＲＳ＋ＮＣＳに関してＮＯＲ演算した結果が、ＭＡＴ
ＣＨ_i信号になる。

【０４２４】結局、ＭＡＴＣＨ_i信号は、通常、“Ｈ”
だが、入力アドレスが救済解の不良アドレスと一致すれ
ば、“Ｌ”になる。ＭＡＴＣＨ_i信号は、それぞれのブ
ロックＢＬＯＣＫ_iにおいて独立である。（“木”構造
の各パスは独立に処理していることに相当する）。信号
ＳＷ_ij、ＳＥ_ijは、図６９のシフトレジスタの出力によ
り制御される。

【０４２５】テスト中は、シフトレジスタの出力ＳＷ_i1
〜ＳＷ_i4が“Ｈ”、ＳＥ_i1〜ＳＥ_i4が“Ｈ”であると、
メモリセルのデ−タの読み出し（アドレス比較）が行わ
れ、シフトレジスタの出力ＳＷ_i1〜ＳＷ_i4が“Ｌ”、Ｓ
Ｅ_i1〜ＳＥ_i4が“Ｈ”であると、デ−タの書き込み又は
消去が行われる。

【０４２６】一つの救済解に対しては、図６９の構成を
有する５個のシフトレジスタＳＲ_i1〜ＳＲ_i5が必要とな
る。これは、図１９のＳＲ_ikそのものである。

【０４２７】従って、系全体では、６（＝救済解数）×
５（＝スペア数＋１）個のシフトレジスタが必要とな
る。

【０４２８】また、系全体の共通のシフトレジスタは、
５（スペア数＋１）個必要となる（ＴＳＲ₁〜ＴＳ
Ｒ₅）。以上のシフトレジスタは、それぞれのクロック
信号ＳＣＬＫ_i、ＴＣＬＫの立ち上がりの瞬間に動作す
る。

【０４２９】さて、フェイル信号Ｆａｉｌは、通常、
“Ｌ”となるように設定し、期待値パッドから入力した
デ−タとテストデ−タが不一致の時だけ、“Ｈ”のパル
ス信号が発生するようにする。

【０４３０】各シフトレジスタの入力クロックＳＣＬＫ
_iは、救済解単位で独立であり、テスト中は、フェイル
信号Ｆａｉｌと、その救済解単位のＴＭＡＴＣＨ_i信号
のＡＮＤ（論理積）をとった結果の出力ＣＬＫ_iが、ク
ロック信号ＳＣＬＫ_iとなる（図６７）。

【０４３１】従って、クロック信号ＳＣＬＫ_iは、入力
アドレスが不良ビットであり、かつ、そのパス上のどの
保持アドレスとも一致しないときに“Ｈ”となり、この
場合、シフトレジスタＳＲ_i1〜ＳＲ_i5は、１だけシフト
する。リダンダンシイテストモ−ドでは、このモ−ドに
エントリ−した後、１回、リセット信号ＲＥＳＥＴを
“Ｈ”にすることにより、シフトレジスタＳＲ_i1〜ＳＲ
_i5の全てに“０”を書き込む（図６９）。

【０４３２】救済解の作成中は、シフトレジスタＳＲ_i1
の入力信号ＩＮ_iは、“１”発生器に入力されるため、
ＳＣＬＫ_iが“Ｈ”になる。シフトレジスタＳＲ_i1〜Ｓ
Ｒ_i5において、“１”のシフトは、不良アドレスがリダ
ンダンシイ置き換え用不良アドレス記憶素子に書き込ま
れたことを意味する（“１”がシフトすると、レジスタ
の出力値ＳＷ_ijが“Ｈ”から“Ｌ”に変化するレジスタ
が１個だけ存在する）。

【０４３３】結局、各ブロックＢＬＯＣＫｉで独立に動
作するシフトレジスタＳＲ_i1〜ＳＲ_i5は、有効ビットの
内容を保持する役割を持ち、かつ、その内容に従って不
揮発性半導体メモリのアレイの制御を行う。

【０４３４】テスト終了後、シフトレジスタの情報をチ
ップ外部に取り出すことにより、救済可否、いずれの救
済解が最も効率がよいかや、各救済解は何本のスペアラ
インとの置き換えを行うかなどがわかることになる。

【０４３５】また、実際に使う救済解ｉを決め、その救
済解ｉに対し、図６８の回路の信号Ｃ_iの電位を０に
し、この回路から出力される信号を図６７のスペア部に
入力することで、リダンダンシイ情報がセットできる。

【０４３６】以上、メモリセルアレイの救済単位（４メ
ガビット）に対し、スペアロウの本数ＮＲＳ＝２、スペ
アカラムの本数ＮＣＳ＝２が備わっている場合のリダン
ダンシイ救済可否判定回路のハ−ド構成について説明し
た。

【０４３７】一般の場合に拡張するには、下記の表５に
従えば良い。

【０４３８】

【表５】

【０４３９】さて、テスト中の救済解作成時において、
まず、初期状態として、シフトレジスタリセット信号Ｒ
ＥＳＥＴを“Ｈ”にすることで、シフトレジスタの出力
ＯＳＲ_i1〜ＯＳＲ_i5を“Ｌ”状態にセットしておく。

【０４４０】１番目のシフトレジスタに対する入力信号
ＩＮ_i1は、“１”発生器に入力される。また、不良メモ
リセルが発生する度に、クロック信号ＳＣＬＫ_iに同期
して“１”デ−タは、順次、シフトレジスタＳＲ_i1〜Ｓ
Ｒ_i5中をシフトする。初期状態として、シフトレジスタ
ＳＲ_i1〜ＳＲ_i5の出力ＯＳＲ_i1〜ＯＳＲ_i5は、“０”
（“Ｌ”）にセットされている。シフトレジスタＳＲ_i1
〜ＳＲ_i5に対する“１”デ−タの入力は、有効ビットを
保持したことを意味する。

【０４４１】図６７に示すように、フェイル信号Ｆａｉ
ｌとＴＭＡＴＣＨ_i信号のＡＮＤ（論理積）の結果は、
シフトレジスタＳＲ_i1〜ＳＲ_i5の動作を制御するクロッ
ク信号となる。

【０４４２】また、“１”デ−タがシフトレジスタＳＲ
_i5に入力され、その出力ＯＳＲ_i5が“１”になると、ス
ペアラインを全て使い切っているにもかかわらず、不良
ビットが発生したことを意味する。よって、出力ＯＳＲ
_i5が“１”となったパス（救済解）では、不良ビットの
救済が不可能となる。

【０４４３】このように、予め決定される“木”構造の
一つのパス（救済解）を表すシフトレジスタＳＲ_i1〜Ｓ
Ｒ_i5の最後の出力ＯＳＲ_i5は、一つのパス（救済解）が
有効か否かを表す指標である。即ち、一つのパスに関す
る出力ＯＳＲ_i5が“０”のとき、その一つのパス（救済
解）は有効であり、“１”のとき、その一つのパス（救
済解）は無効となる。

【０４４４】テスト後、チップがリダンダンシイにより
救済可能な救済良品であるかどうか判定するには、シフ
トレジスタＳＲ_i1〜ＳＲ_i5のデ−タをシリアルにチップ
外部に出力するか、又はシフトレジスタＳＲ_i1〜ＳＲ_i5
のデ−タをシリアル−パラレル変換した後、パラレルに
チップ外部に出力すればよい。

【０４４５】このように、本例によれば、テストに並行
して、リダンダンシイアナリシス（Ｒｅｄｕｎｄａｎｃ
ｙＡｎａｌｙｓｉｓ：ＲＡ）を行い、さらに、チッ
プ内の救済単位毎に並列処理を行なうのはもちろん、救
済単位内でも、救済解の作成と救済解の記憶（従来のヒ
ュ−ズセットに相当）を並列に処理しているため、ＲＡ
にかける時間を大幅に減らすことができる。

【０４４６】テスト中に、逐次、救済解を作成し、か
つ、不揮発性半導体メモリ（従来のヒュ−ズに相当）に
その救済解を逐次セットして行く方式なので、テスト終
了後に別途ヒュ−ズセットを行う必要がない。

【０４４７】救済単位内のスペア本数が小さい（普通は
救済単位自体が小さい）チップで本方式の適用は特に有
効である。

【０４４８】また、ＢＩＳＴと組み合わせることによ
り、オンチップでテストからヒュ−ズのセットまで達成
できるようになり、特に、混載品に対し、テストの高速
化や容易化が可能である。

【０４４９】図７０乃至図７３は、いままで説明してき
た本発明の半導体メモリの概略を簡潔に示したものであ
る。

【０４５０】まず、図７０は、従来の半導体メモリの構
成であり、いわゆる一括救済アルゴリズムの適用により
救済解を求めるものである。

【０４５１】図７１は、上述の項目Ａ．〜Ｄ．で説明し
た半導体メモリの構成であり、いわゆる逐次救済アルゴ
リズムの適用により救済解を求めるものである。テスタ
に内蔵されたアドレス発生器及びデ−タ発生器より生成
されるアドレス及びデ−タをもとに、メモリセルアレイ
の全メモリセルにデ−タを書き込んだ後、全メモリセル
のデ−タを例えば一セルずつ読み出して期待値と比較
し、各メモリセルの良否を判定することにより行われ
る。逐次救済アルゴリズムでは、テスト中に不良ビット
が発生する度に、テスト開始からその不良ビットが発生
した時点までにテストされたメモリセルに対する救済解
が作成される。救済解は、救済可否判定回路のアドレス
保持用メモリ（ＳＲＡＭ）に保持される。本発明の逐次
救済アルゴリズムでは、スペアライン（ロウ、カラム）
の数により予め救済解の数（パス数＝“木”構造）は確
定しているため、救済可否判定回路には、全ての救済解
（パス）を記憶できるアドレス保持用メモリが設けられ
ている。テストが終了した後、全ての救済解がチップ外
部に読み出され、有効な救済解（有効ビットが“１”で
ないもの）のうち最適な一つの救済解が選択される。そ
の救済解を基に、例えば、ヒュ−ズアレイに対してヒュ
−ズセットが行われる。

【０４５２】図７２は、上述の項目Ｅ．で説明したＢＩ
ＳＴとＢＩＳＲ機能を有するメモリチップ（ロジック−
メモリ混載チップを含む）を示している。即ち、アドレ
ス発生器、デ−タ発生器、デ−タ比較器といったテスト
機能は、チップに内蔵されている。このようなチップに
おいても、本発明の逐次救済アルゴリズムの適用によ
り、テスト時間の短縮及び製造コストの低減を達成でき
る。

【０４５３】図７３は、図７２のメモリの応用例であ
る。即ち、本発明の逐次救済アルゴリズム（ハ−ド構
成）では、救済可否判定回路に、全ての救済解（パス）
を記憶できるアドレス保持用メモリ（兼リダンダンシイ
置き換え用不良アドレス記憶素子）が設けられる。一
方、図７１及び図７２の例では、通常動作時に、入力ア
ドレス（外部アドレス、内部アドレス）と比較される不
良アドレスを記憶するリダンダンシイ置き換え用不良ア
ドレス記憶素子（例えば、ヒュ−ズアレイ）も、別途、
チップに内蔵される。そこで、本例では、テストが終了
した後、全ての救済解をチップ外部に読み出すことな
く、チップ内部で、有効な救済解（有効ビットが“１”
でないもの）のうち最適な一つの救済解を選択するもの
である。そして、通常動作時には、アドレス保持用メモ
リ（兼リダンダンシイ置き換え用不良アドレス記憶素
子）の不良アドレスが入力アドレス（外部アドレス、内
部アドレス）と比較される。よって、チップ内に、別
途、従来のヒュ−ズアレイのような記憶素子を設ける必
要がない。

【０４５４】

【発明の効果】以上、説明したように、本発明の半導体
メモリによれば、次のような効果を奏する。

【０４５５】機能テストと並行して救済解の作成を行
い、更に、メモリチップ内の救済単位（メモリセルアレ
イ）毎に並列処理を行なうのはもちろん、一つの救済単
位内においても機能テストと救済解の作成を並列処理す
ることで、リダンダンシイに要する時間を大幅に減らす
ことが可能となる。

【０４５６】メモリチップ内の救済単位におけるスペア
ラインの本数が少ないものについては、救済解の作成の
アルゴリズムを実行する回路を当該メモリチップ内に形
成（オンチップ）にするのが有効である。

【０４５７】一方、メモリチップ内の救済単位における
スペアラインの本数が多い場合には、オ−バ−ヘッドが
どうしても大きくなる。このような場合は、例えば、救
済解の作成のアルゴリズムを実行する回路を、メモリチ
ップとは別のチップに専用ＬＳＩとして形成し、この専
用ＬＳＩをテスタに内蔵するような構成とするのが現実
的である。

【０４５８】メモリの世代が上がる毎に、それに応じた
容量のフェイルビットメモリが必要になる訳で、フェイ
ルビットメモリの値段、ついてはテスタ−の値段は高価
になる一方である。その点、ここで示したような専用Ｌ
ＳＩを用意すれば、フェイルビットメモリは不要になる
ので、テスト時間の短縮と共に、メモリチップの製造コ
ストの低下、救済解の作成による歩留りの向上などのメ
リットが生じる。

【図面の簡単な説明】

【図１】メモリセルアレイの救済単位ごとの機能テスト
と救済解の作成との従来の時間関係を示す図。

【図２】メモリセルアレイの救済単位ごとの機能テスト
と救済解の作成との本発明の時間関係を示す図。

【図３】メモリセルアレイ（救済単位）中の不良ビット
の位置を示す図。

【図４】図３の不良ビットが存在する場合の“木”構造
と救済解との関係を示す図。

【図５】本発明の第１の例題に関わる“木”構造（救済
解）を作成する全工程のうちの一工程を示す図。

【図６】本発明の第１の例題に関わる“木”構造（救済
解）を作成する全工程のうちの一工程を示す図。

【図７】本発明の第１の例題に関わる“木”構造（救済
解）を作成する全工程のうちの一工程を示す図。

【図８】本発明の第１の例題に関わる“木”構造（救済
解）を作成する全工程のうちの一工程を示す図。

【図９】本発明の第１の例題に関わる“木”構造（救済
解）を作成する全工程のうちの一工程を示す図。

【図１０】本発明の第２の例題に関わる“木”構造（救
済解）を作成する全工程のうちの一工程を示す図。

【図１１】本発明の第２の例題に関わる“木”構造（救
済解）を作成する全工程のうちの一工程を示す図。

【図１２】本発明の第２の例題に関わる“木”構造（救
済解）を作成する全工程のうちの一工程を示す図。

【図１３】本発明の第２の例題に関わる“木”構造（救
済解）を作成する全工程のうちの一工程を示す図。

【図１４】本発明の第２の例題に関わる“木”構造（救
済解）を作成する全工程のうちの一工程を示す図。

【図１５】本発明の第２の例題に関わる“木”構造（救
済解）を作成する全工程のうちの一工程を示す図。

【図１６】“木”構造のテンプレ−トを示す図。

【図１７】“木”構造のテンプレ−トの配列による表示
を示す図。

【図１８】不良ビットアドレスを保持する記憶部Ｍの配
列を示す図。

【図１９】有効ビットを保持する記憶部ＳＲの配列を示
す図。

【図２０】記憶部Ｍに保持された不良ビットアドレスの
一例を示す図。

【図２１】記憶部ＳＲに保持された有効ビットの一例を
示す図。

【図２２】図２０及び図２１のデ−タを保持する場合の
“木”構造を示す図。

【図２３】“木”構造のテンプレ−トの配列による表示
を示す図。

【図２４】本発明の救済解の作成手順を示すフロ−チャ
−ト。

【図２５】本発明の半導体メモリの主要部（救済解の作
成に関する部分）の構成について示す図。

【図２６】図２５中の制御信号ＲＤＴＥＳＴを生成する
回路を示す図。

【図２７】図２５中の制御信号ＦＴを生成する回路を示
す図。

【図２８】図２５中の制御信号ＳＲＴを生成する回路を
示す図。

【図２９】図２５中の制御信号ＲＥＳＥＴを生成する回
路を示す図。

【図３０】図２５のリダンダンシイテストモ−ド時用デ
−タ入力及びデ−タコンパレ−ト回路の構成を示す図。

【図３１】図２５の半導体メモリの通常モ−ドにおける
各信号のタイミングを示す図。

【図３２】図２５の半導体メモリのリダンダンシイテス
トモ−ドにおける各信号のタイミングを示す図。

【図３３】図２５のリダンダンシイ救済可否判定回路
（ＮＲ＝ＮＣ＝２の場合）の構成を示す図。

【図３４】図３３のブロックＢＬＯＣＫ_i（ＮＲ＝ＮＣ
＝２の場合）の構成を示す図。

【図３５】図３４のブロック（ＳＲＡＭアレイ）Ｍ_ijの
構成を示す図。

【図３６】図３５のメモリセル（ＳＲＡＭ）Ｍ_ijlの構
成を示す図。

【図３７】図３４のブロック（シフトレジスタ）ＳＲ_ik
の構成を示す図。

【図３８】図３３のブロック（シフトレジスタ）ＴＳＲ
ＢＬＯＣＫの構成を示す図。

【図３９】図３８中のクロック信号ＴＣＬＫを生成する
回路を示す図。

【図４０】図３８のシフトレジスタＴＳＲ₁〜ＴＳＲ₄
の構成を示す図。

【図４１】図３８のシフトレジスタＴＳＲ₅の構成を示
す図。

【図４２】図２５のヒュ−ズデ−タ（及び有効ビット）
出力制御回路の構成を示す図。

【図４３】図４２のブロック（シフトレジスタ）ＢＳＲ
ＢＬＯＣＫの構成を示す図。

【図４４】図４３のクロック信号ＢＣＬＫを生成する回
路を示す図。

【図４５】図４３のシフトレジスタＢＳＲ₂〜ＢＳＲ₆
の構成を示す図。

【図４６】図４３のシフトレジスタＢＳＲ₁の構成を示
す図。

【図４７】図４２のブロック（シフトレジスタ）ＤＳＲ
ＢＬＯＣＫの構成を示す図。

【図４８】図４７のクロック信号ＤＣＬＫを生成する回
路を示す図。

【図４９】図４７のシフトレジスタＤＳＲ_lの構成を示
す図。

【図５０】図３３のブロックＢＬＯＣＫ１内での救済解
の作成時の各信号の変化を示す図。

【図５１】図３３のブロックＢＬＯＣＫ２内での救済解
の作成時の各信号の変化を示す図。

【図５２】図３３のブロックＢＬＯＣＫ３内での救済解
の作成時の各信号の変化を示す図。

【図５３】図３３のブロックＢＬＯＣＫ４内での救済解
の作成時の各信号の変化を示す図。

【図５４】図３３のブロックＢＬＯＣＫ５内での救済解
の作成時の各信号の変化を示す図。

【図５５】図３３のブロックＢＬＯＣＫ６内での救済解
の作成時の各信号の変化を示す図。

【図５６】シフトレジスタデ−タ（有効ビット）の出力
時の各信号の変化を示す図。

【図５７】ヒュ−ズデ−タの出力時の各信号の変化を示
す図。

【図５８】ソフトセット不可能な通常のヒュ−ズアレイ
部を示す図。

【図５９】ソフトセット可能なヒュ−ズアレイ部を示す
図。

【図６０】図５９のヒュ−ズアレイ部を本発明のシステ
ムに適用した場合の構成の一例を示す図。

【図６１】本発明の半導体メモリの主要部（救済解の作
成に関する部分）の構成について示す図。

【図６２】本発明の半導体メモリの主要部（救済解の作
成に関する部分）の構成について示す図。

【図６３】リダンダンシイ用不良アドレス記憶素子（不
揮発性半導体メモリ）の一部を示す図。

【図６４】図６３中のブロックＨＶ１の構成を示す図。

【図６５】図６３中のブロックＨＶ２の構成を示す図。

【図６６】図６１及び図６２のリダンダンシイ救済可否
判定回路の主要部を示す図。

【図６７】図６６のブロックＢＬＯＣＫ_i（ＮＲ＝ＮＣ
＝２の場合）の構成を示す図。

【図６８】図６７のブロックＭ_ijの構成を示す図。

【図６９】図６７のブロック（シフトレジスタ）ＳＲ_ik
の構成を示す図。

【図７０】従来の半導体メモリの構成の概略を示す図。

【図７１】本発明の半導体メモリの構成の概略を示す
図。

【図７２】本発明の半導体メモリの構成の概略を示す
図。

【図７３】本発明の半導体メモリの構成の概略を示す
図。

【符号の説明】

１１：メモリセルアレイ、１２：スペアロウ、１３：スペアカラム、１４：リダンダンシイテストモ−ド
時用デ−タ入力及びデ−タコンパレ−ト回路、１５：リダンダンシイ救済可否判定
回路、１６：ヒュ−ズデ−タ出力制御回
路、１７：出力バッファ。

Claims

【特許請求の範囲】

【請求項１】通常のメモリセルアレイと、前記通常の
メモリセルアレイに予備的に設けられるリダンダンシイ
メモリセルアレイと、少なくとも１つの救済解に基づい
て、前記通常のメモリセルアレイのロウ又はカラムを前
記リダンダンシイメモリセルアレイのロウ又はカラムに
置き換えるリダンダンシイ手段とを有する半導体メモリ
において、前記通常のメモリセルアレイを構成する複数
のメモリセルを順次テストするテスト手段が不良メモリ
セルを発見する度に、前記テスト手段による前記複数の
メモリセルのテストに並列して、前記不良メモリセルを
救済するための前記少なくとも１つの救済解を作成する
救済解作成手段を具備することを特徴とする半導体メモ
リ。
【請求項２】複数の救済単位から構成される通常のメ
モリセルアレイと、前記通常のメモリセルアレイの各救
済単位に予備的に設けられるリダンダンシイメモリセル
アレイと、各救済単位ごとに求められる少なくとも１つ
の救済解に基づいて、各救済単位のロウ又はカラムを前
記リダンダンシイメモリセルアレイのロウ又はカラムに
置き換えるリダンダンシイ手段とを有する半導体メモリ
において、各救済単位ごとに、各救済単位内の複数のメ
モリセルを順次テストするテスト手段が不良メモリセル
を発見する度に、前記テスト手段による前記複数のメモ
リセルのテストに並列して、前記不良メモリセルを救済
するための前記少なくとも１つの救済解を作成する救済
解作成手段を具備することを特徴とする半導体メモリ。
【請求項３】請求項１又は２記載の半導体メモリにお
いて、前記半導体メモリは、半導体チップに形成され、前記テ
スト手段は、前記半導体チップに内蔵されていることを
特徴とする半導体メモリ。
【請求項４】請求項１又は２記載の半導体メモリにお
いて、前記少なくとも１つの救済解は、前記不良メモリセルを
救済できる全ての救済解であることを特徴とする半導体
メモリ。
【請求項５】請求項１記載の半導体メモリにおいて、前記少なくとも１つの救済解の数は、最大で、_NRS+NCS
Ｃ_NRS（ＮＲＳ＋ＮＣＳからＮＲＳをとる組み合わせ）
個となる（但し、ＮＲＳは、スペアロウの本数、ＮＣＳ
は、スペアカラムの本数）ことを特徴とする半導体メモ
リ。
【請求項６】請求項２記載の半導体メモリにおいて、前記少なくとも１つの救済解の数は、最大で、_NRS+NCS
Ｃ_NRS（ＮＲＳ＋ＮＣＳからＮＲＳをとる組み合わせ）
個となる（但し、ＮＲＳは、前記救済単位内のスペアロ
ウの本数、ＮＣＳは、前記救済単位内のスペアカラムの
本数）ことを特徴とする半導体メモリ。
【請求項７】請求項５又は６記載の半導体メモリにお
いて、前記救済解作成手段は、_NRS+NCSＣ_NRS個のブロックを
有し、前記不良メモリセルが発見される度に各ブロック
について１つの救済解が作成及び保持され、かつ、各ブ
ロックには、前記１つの救済解が有効か否かを表す有効
ビットが保持されることを特徴とする半導体メモリ。
【請求項８】請求項７記載の半導体メモリにおいて、前記１つの救済解は、前記不良メモリセルを含むロウを
選択するロウアドレス又は前記不良メモリセルを含むカ
ラムを選択するカラムアドレスの配列から構成され、各
ブロック内の前記ロウアドレス又は前記カラムアドレス
の配列は、互いに異なっていることを特徴とする半導体
メモリ。
【請求項９】請求項８記載の半導体メモリにおいて、前記１つの救済解は、同じロウアドレス又は同じカラム
アドレスを含んでいないことを特徴とする半導体メモ
リ。
【請求項１０】請求項１記載の半導体メモリにおい
て、前記少なくとも１つの救済解を、シリアルに、前記半導
体メモリが形成されるチップの外部に出力するための出
力制御手段を具備することを特徴とする半導体メモリ。
【請求項１１】請求項２記載の半導体メモリにおい
て、前記通常のメモリセルアレイの各救済単位に設けられ、
前記少なくとも１つの救済解を、シリアルに、前記半導
体メモリが形成されるチップの外部に出力するための出
力制御手段を具備することを特徴とする半導体メモリ。
【請求項１２】請求項１０又は１１記載の半導体メモ
リにおいて、前記テスト手段が複数のテストを行う場合に、前記出力
制御手段は、各テストを終えるごとに、前記少なくとも
１つの救済解を出力することを特徴とする半導体メモ
リ。
【請求項１３】請求項１０又は１１記載の半導体メモ
リにおいて、前記テスト手段が複数のテストを行う場合に、前記出力
制御手段は、全てのテストを終えた後に、各テストごと
に、前記少なくとも１つの救済解を出力することを特徴
とする半導体メモリ。
【請求項１４】請求項１記載の半導体メモリにおい
て、前記救済解作成手段は、前記少なくとも１つの救済解が
有効であるか否かを表す有効ビットを作成することを特
徴とする半導体メモリ。
【請求項１５】請求項１４記載の半導体メモリにおい
て、前記少なくとも１つの救済解及び前記有効ビットを、シ
リアルに、前記半導体メモリが形成されるチップの外部
に出力するための出力制御手段を具備することを特徴と
する半導体メモリ。
【請求項１６】請求項２記載の半導体メモリにおい
て、前記救済解作成手段は、前記少なくとも１つの救済解が
有効であるか否かを表す有効ビットを作成することを特
徴とする半導体メモリ。
【請求項１７】請求項１６記載の半導体メモリにおい
て、前記通常のメモリセルアレイの各救済単位に設けられ、
前記少なくとも１つの救済解及び前記有効ビットを、シ
リアルに、前記半導体メモリが形成されるチップの外部
に出力するための出力制御手段を具備することを特徴と
する半導体メモリ。
【請求項１８】請求項１５又は１７記載の半導体メモ
リにおいて、前記テスト手段が複数のテストを行う場合に、前記出力
制御手段は、各テストを終えるごとに、前記少なくとも
１つの救済解及び前記有効ビットを出力することを特徴
とする半導体メモリ。
【請求項１９】請求項１５又は１７記載の半導体メモ
リにおいて、前記テスト手段が複数のテストを行う場合に、前記出力
制御手段は、全てのテストを終えた後に、各テストごと
に、前記少なくとも１つの救済解及び前記有効ビットを
出力することを特徴とする半導体メモリ。
【請求項２０】請求項１又は２記載の半導体メモリ
と、前記半導体メモリにロウアドレスデ−タ、カラムア
ドレスデ−タ及びテストデ−タを供給し、前記半導体メ
モリから前記少なくとも１つの救済解を受け取るテスタ
とを具備することを特徴とする半導体メモリテストシス
テム。
【請求項２１】請求項１又は２記載の半導体メモリ
と、前記半導体メモリから前記少なくとも１つの救済解
を受け取るテスタとを具備し、前記半導体メモリの前記
テスト手段は、前記テスタの制御信号を受けると、ロウ
アドレスデ−タ、カラムアドレスデ−タ及びテストデ−
タを生成することを特徴とする半導体メモリテストシス
テム。
【請求項２２】請求項２０又は２１記載の半導体メモ
リテストシステムにおいて、前記テスタは、前記少なくとも１つの救済解のうち最も
効率的に前記不良メモリセルを救済できる１つの救済解
を選択することを特徴とする半導体メモリテストシステ
ム。
【請求項２３】通常のメモリセルアレイと、前記通常
のメモリセルアレイに予備的に設けられるリダンダンシ
イメモリセルアレイとを有する半導体メモリにおいて、
前記通常のメモリセルアレイを構成する複数のメモリセ
ルの各々を順次テストするテスト手段と、前記テスト手
段が不良メモリセルを発見する度に、前記テスト手段に
よる前記複数のメモリセルのテストに並列して、前記不
良メモリセルを救済するための少なくとも１つの救済解
を作成する救済解作成手段と、前記少なくとも１つの救
済解に基づいて、電気的に、前記通常のメモリセルアレ
イのロウ又はカラムを前記リダンダンシイメモリセルア
レイのロウ又はカラムに置き換えるリダンダンシイ手段
とを具備することを特徴とする半導体メモリ。
【請求項２４】通常のメモリセルアレイ、前記通常の
メモリセルアレイに予備的に設けられるリダンダンシイ
メモリセルアレイ、及び、少なくとも１つの救済解に基
づいて、前記通常のメモリセルアレイのロウ又はカラム
を前記リダンダンシイメモリセルアレイのロウ又はカラ
ムに置き換えるリダンダンシイ手段をそれぞれ有する半
導体メモリと、前記通常のメモリセルアレイを構成する複数のメモリセ
ルの各々を順次テストするテスト手段、及び、前記テス
ト手段が不良メモリセルを発見する度に、前記テスト手
段による前記複数のメモリセルのテストに並列して、前
記不良メモリセルを救済するための前記少なくとも１つ
の救済解を作成する救済解作成手段をそれぞれ有するテ
スト手段とを具備することを特徴とする半導体メモリシ
ステム。
【請求項２５】通常のメモリセルアレイを構成する複
数のメモリセルの各々を順次テストすると共に、不良メ
モリセルを発見する度に、前記複数のメモリセルのテス
トに並列して、前記不良メモリセルを救済するための少
なくとも１つの救済解を作成するようにしたことを特徴
とするメモリセルの救済方法。
【請求項２６】請求項２５記載のメモリセルの救済方
法において、前記少なくとも１つの救済解に基づいて、
前記通常のメモリセルアレイのロウ又はカラムをリダン
ダンシイメモリセルアレイのロウ又はカラムに置き換え
ることを特徴とするメモリセルの救済方法。
【請求項２７】請求項２６記載のメモリセルの救済方
法において、前記通常のメモリセルアレイのロウ又はカラムは、ヒュ
−ズの切断により前記リダンダンシイメモリセルアレイ
のロウ又はカラムに置き換えられることを特徴とするメ
モリセルの救済方法。
【請求項２８】請求項２６記載のメモリセルの救済方
法において、前記通常のメモリセルアレイのロウ又はカラムは、電気
的手段により前記リダンダンシイメモリセルアレイのロ
ウ又はカラムに置き換えられることを特徴とするメモリ
セルの救済方法。
【請求項２９】請求項２５記載のメモリセルの救済方
法において、前記少なくとも１つの救済解は、前記不良メモリセルを
救済できる全ての救済解であることを特徴とするメモリ
セルの救済方法。
【請求項３０】請求項２５記載のメモリセルの救済方
法において、前記少なくとも１つの救済解の数は、最大で、_NRS+NCS
Ｃ_NRS（ＮＲＳ＋ＮＣＳからＮＲＳをとる組み合わせ）
個となる（但し、ＮＲＳは、スペアロウの本数、ＮＣＳ
は、スペアカラムの本数）ことを特徴とするメモリセル
の救済方法。
【請求項３１】請求項２５記載のメモリセルの救済方
法において、前記少なくとも１つの救済解は、前記不良メモリセルを
含むロウを選択するロウアドレス又は前記不良メモリセ
ルを含むカラムを選択するカラムアドレスの配列から構
成されていることを特徴とするメモリセルの救済方法。
【請求項３２】請求項３１記載の半導体メモリにおい
て、前記少なくとも１つの救済解は、同じロウアドレス又は
同じカラムアドレスを含んでいないことを特徴とするメ
モリセルの救済方法。
【請求項３３】請求項２５記載のメモリセルの救済方
法において、前記少なくとも１つの救済解のうち最も効率的に前記不
良メモリセルを救済できる１つの救済解を選択し、その
１つの救済解に基づいて、前記通常のメモリセルアレイ
のロウ又はカラムをリダンダンシイメモリセルアレイの
ロウ又はカラムに置き換えることを特徴とするメモリセ
ルの救済方法。
【請求項３４】ロウアドレス又はカラムアドレスの配
列により救済解を構成し、前記救済解のロウアドレス又
はカラムアドレスにより選択される通常のメモリセルア
レイのロウ又はカラムをリダンダンシイメモリセルアレ
イのロウ又はカラムに置き換える場合に、不良メモリセ
ルのロウアドレス又はカラムアドレスが、前記救済解の
ロウアドレス又はカラムアドレスと一致しないときの
み、前記不良メモリセルのロウアドレス又はカラムアド
レスを前記救済解に追加することを特徴とする救済解の
作成方法。
【請求項３５】請求項３４記載の救済解の作成方法に
おいて、前記不良メモリセルのロウアドレス又はカラムアドレス
が、前記救済解のロウアドレス又はカラムアドレスと一
致するときは、前記不良メモリセルのロウアドレス又は
カラムアドレスを前記救済解に追加しないことを特徴と
する救済解の作成方法。
【請求項３６】請求項３４記載の救済解の作成方法に
おいて、前記リダンダンシイメモリセルアレイがＮＲＳ本のスペ
アロウを有する場合に、前記救済解が既にＮＲＳ個のロ
ウアドレスを含んでいるときは、前記不良メモリセルの
ロウアドレスが前記救済解のロウアドレスと一致しなく
ても、前記不良メモリセルのロウアドレスを前記救済解
に追加しないことを特徴とする救済解の作成方法。
【請求項３７】請求項３４記載の救済解の作成方法に
おいて、前記リダンダンシイメモリセルアレイがＮＣＳ本のスペ
アカラムを有する場合に、前記救済解が既にＮＣＳ個の
カラムアドレスを含んでいるときは、前記不良メモリセ
ルのカラムアドレスが前記救済解のカラムアドレスと一
致しなくても、前記不良メモリセルのカラムアドレスを
前記救済解に追加しないことを特徴とする救済解の作成
方法。
【請求項３８】請求項３４記載の救済解の作成方法に
おいて、前記リダンダンシイメモリセルアレイが、ＮＲＳ本のス
ペアロウ、ＮＣＳ本のスペアカラムから構成される場合
に、前記救済解が、既に、ＮＲＳ個のロウアドレス及び
ＮＣＳ個のカラムアドレスを含んでおり、かつ、前記不
良メモリセルのロウアドレス又はカラムアドレスが前記
救済解のロウアドレス又はカラムアドレスと一致しない
ときは、前記救済解を無効とすることを特徴とする救済
解の作成方法。
【請求項３９】通常のメモリセルアレイを構成する複
数のメモリセルの各々を順次テストすると共に、不良メ
モリセルを発見する度に、前記複数のメモリセルのテス
トに並列して、前記不良メモリセルを救済するための少
なくとも１つの救済解を作成するプログラムを具備する
ことを特徴とする記録媒体。
【請求項４０】請求項３９記載の記録媒体において、前記少なくとも１つの救済解に基づいて、前記通常のメ
モリセルアレイのロウ又はカラムをリダンダンシイメモ
リセルアレイのロウ又はカラムに置き換えるプログラム
をさらに具備することを特徴とする記録媒体。
【請求項４１】請求項３９記載の記録媒体において、前記少なくとも１つの救済解が、前記不良メモリセルを
救済できる全ての救済解であるようなプログラムを具備
することを特徴とする記録媒体。
【請求項４２】請求項３９記載の記録媒体において、前記少なくとも１つの救済解の数が、最大で、_NRS+NCS
Ｃ_NRS（ＮＲＳ＋ＮＣＳからＮＲＳをとる組み合わせ）
個となる（但し、ＮＲＳは、スペアロウの本数、ＮＣＳ
は、スペアカラムの本数）ようなプログラムを具備する
ことを特徴とする記録媒体。
【請求項４３】請求項３９記載の記録媒体において、前記少なくとも１つの救済解が、前記不良メモリセルを
含むロウを選択するロウアドレス又は前記不良メモリセ
ルを含むカラムを選択するカラムアドレスの配列から構
成されるようなプログラムを具備することを特徴する記
録媒体。
【請求項４４】請求項４３記載の記録媒体において、前記少なくとも１つの救済解が、同じロウアドレス又は
同じカラムアドレスを含まないようなプログラムを具備
することを特徴とする記録媒体。
【請求項４５】請求項３９記載の記録媒体において、前記少なくとも１つの救済解のうち最も効率的に前記不
良メモリセルを救済できる１つの救済解を選択し、その
１つの救済解に基づいて、前記通常のメモリセルアレイ
のロウ又はカラムをリダンダンシイメモリセルアレイの
ロウ又はカラムに置き換えるようなプログラムを具備す
ることを特徴とする記録媒体。
【請求項４６】ロウアドレス又はカラムアドレスの配
列により救済解を構成し、前記救済解のロウアドレス又
はカラムアドレスにより選択される通常のメモリセルア
レイのロウ又はカラムをリダンダンシイメモリセルアレ
イのロウ又はカラムに置き換える場合に、不良メモリセ
ルのロウアドレス又はカラムアドレスが、前記救済解の
ロウアドレス又はカラムアドレスと一致しないときの
み、前記不良メモリセルのロウアドレス又はカラムアド
レスを前記救済解に追加するようなプログラムを具備す
ることを特徴とする記録媒体。
【請求項４７】請求項４６記載の記録媒体において、前記不良メモリセルのロウアドレス又はカラムアドレス
が、前記救済解のロウアドレス又はカラムアドレスと一
致するときは、前記不良メモリセルのロウアドレス又は
カラムアドレスを前記救済解に追加しないようなプログ
ラムを具備することを特徴とする記録媒体。
【請求項４８】請求項４６記載の記録媒体において、前記リダンダンシイメモリセルアレイがＮＲＳ本のスペ
アロウを有する場合に、前記救済解が既にＮＲＳ個のロ
ウアドレスを含んでいるときは、前記不良メモリセルの
ロウアドレスが前記救済解のロウアドレスと一致しなく
ても、前記不良メモリセルのロウアドレスを前記救済解
に追加しないようなプログラムを具備することを特徴と
する記録媒体。
【請求項４９】請求項４６記載の記録媒体において、前記リダンダンシイメモリセルアレイがＮＣＳ本のスペ
アカラムを有する場合に、前記救済解が既にＮＣＳ個の
カラムアドレスを含んでいるときは、前記不良メモリセ
ルのカラムアドレスが前記救済解のカラムアドレスと一
致しなくても、前記不良メモリセルのカラムアドレスを
前記救済解に追加しないようなプログラムを具備するこ
とを特徴とする記録媒体。
【請求項５０】請求項４６記載の記録媒体において、前記リダンダンシイメモリセルアレイが、ＮＲＳ本のス
ペアロウ、ＮＣＳ本のスペアカラムから構成される場合
に、前記救済解が、既に、ＮＲＳ個のロウアドレス及び
ＮＣＳ個のカラムアドレスを含んでおり、かつ、前記不
良メモリセルのロウアドレス又はカラムアドレスが前記
救済解のロウアドレス又はカラムアドレスと一致しない
ときは、前記救済解を無効とするようなプログラムを具
備することを特徴とする記録媒体。
【請求項５１】通常のメモリセルアレイと、前記通常
のメモリセルアレイに予備的に設けられるリダンダンシ
イメモリセルアレイと、少なくとも１つの救済解に基づ
いて、前記通常のメモリセルアレイのロウ又はカラムを
前記リダンダンシイメモリセルアレイのロウ又はカラム
に置き換えるリダンダンシイ手段とを有する半導体メモ
リにおいて、前記通常のメモリセルアレイを構成する複
数のメモリセルを順次テストするテスト手段が不良メモ
リセルを発見する度に、前記テスト手段による前記複数
のメモリセルのテストに並列して、前記不良メモリセル
を救済するための前記少なくとも１つの救済解を作成す
る救済解作成手段を具備し、前記少なくとも１つの救済
解は、前記テスト中に前記救済解作成手段内の記憶素子
に記憶され、前記リダンダンシイ手段は、前記記憶素子
に記憶された前記少なくとも１つの救済解に基づいて、
前記通常のメモリセルアレイのロウ又はカラムを前記リ
ダンダンシイメモリセルアレイのロウ又はカラムに置き
換えることを特徴とする半導体メモリ。
【請求項５２】前記記憶素子は、読み出し、書き込み
及び消去が可能な不揮発性半導体メモリから構成される
ことを特徴とする請求項５１記載の半導体メモリ。
【請求項５３】前記救済解作成手段は、前記少なくと
も１つの救済解が複数の有効な救済解からなる場合に、
前記複数の有効な救済解のうち最適な一つの救済解を選
択し、前記リダンダンシイ手段は、その一つの救済解に
基づいて、前記通常のメモリセルアレイのロウ又はカラ
ムを前記リダンダンシイメモリセルアレイのロウ又はカ
ラムに置き換えることを特徴とする請求項５１記載の半
導体メモリ。
【請求項５４】前記半導体メモリは、半導体チップに
形成され、前記テスト手段は、アドレス発生器、デ−タ
発生器及びデ−タ比較器を備え、前記半導体チップに内
蔵されていることを特徴とする請求項５１記載の半導体
メモリ。
【請求項５５】通常のメモリセルアレイを構成する複
数のメモリセルの各々を順次テストすると共に、不良メ
モリセルを発見する度に、前記複数のメモリセルのテス
トに並列して、前記不良メモリセルを救済するための少
なくとも１つの救済解を作成し、前記テスト中に前記少
なくとも１つの救済解を記憶素子に記憶し、前記テスト
終了後に前記記憶素子に記憶された前記少なくとも１つ
の救済解に基づいて、前記通常のメモリセルアレイのロ
ウ又はカラムをリダンダンシイメモリセルアレイのロウ
又はカラムに置き換えるようにしたことを特徴とするメ
モリセルの救済方法。
【請求項５６】前記少なくとも１つの救済解が複数の
有効な救済解からなる場合に、前記複数の有効な救済解
のうち最適な一つの救済解を選択し、その一つの救済解
に基づいて、前記通常のメモリセルアレイのロウ又はカ
ラムを前記リダンダンシイメモリセルアレイのロウ又は
カラムに置き換えることを特徴とする請求項５５記載の
メモリセルの救済方法。
【請求項５７】通常のメモリセルアレイを構成する複
数のメモリセルの各々を順次テストすると共に、不良メ
モリセルを発見する度に、前記複数のメモリセルのテス
トに並列して、前記不良メモリセルを救済するための少
なくとも１つの救済解を作成し、前記テスト中に前記少
なくとも１つの救済解を記憶素子に記憶し、前記テスト
終了後に前記記憶素子に記憶された前記少なくとも１つ
の救済解に基づいて、前記通常のメモリセルアレイのロ
ウ又はカラムをリダンダンシイメモリセルアレイのロウ
又はカラムに置き換えるプログラムを具備したことを特
徴とする記録媒体。
【請求項５８】前記少なくとも１つの救済解が複数の
有効な救済解からなる場合に、前記複数の有効な救済解
のうち最適な一つの救済解を選択し、その一つの救済解
に基づいて、前記通常のメモリセルアレイのロウ又はカ
ラムを前記リダンダンシイメモリセルアレイのロウ又は
カラムに置き換えるプログラムをさらに具備したことを
特徴とする請求項５７記載の記録媒体。