JPH09147600A - 半導体試験用救済アドレス解析方式 - Google Patents
半導体試験用救済アドレス解析方式Info
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- JPH09147600A JPH09147600A JP7310380A JP31038095A JPH09147600A JP H09147600 A JPH09147600 A JP H09147600A JP 7310380 A JP7310380 A JP 7310380A JP 31038095 A JP31038095 A JP 31038095A JP H09147600 A JPH09147600 A JP H09147600A
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- JP
- Japan
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- 238000012360 testing method Methods 0.000 title claims description 24
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000004458 analytical method Methods 0.000 title claims description 18
- 238000011084 recovery Methods 0.000 title abstract 10
- 230000007547 defect Effects 0.000 claims description 37
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/72—Masking faults in memories by using spares or by reconfiguring with optimized replacement algorithms
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 救済ラインにおいて不良が発生している場
合、メモリデバイスの不良を救済するためには、複数回
救済アドレスに対する救済ラインの情報の置き換えを行
わなければならないため、メモリデバイスの不良の救済
において余計な時間がかかってしまう。 【解決手段】 救済ラインにおいて不良が発生したアド
レスが縦方向フェイルカウント１０及び横方向フェイル
カウント２０によって解析される。
合、メモリデバイスの不良を救済するためには、複数回
救済アドレスに対する救済ラインの情報の置き換えを行
わなければならないため、メモリデバイスの不良の救済
において余計な時間がかかってしまう。 【解決手段】 救済ラインにおいて不良が発生したアド
レスが縦方向フェイルカウント１０及び横方向フェイル
カウント２０によって解析される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体試験装置に
おけるメモリデバイス内の不良の救済方式に関する。
おけるメモリデバイス内の不良の救済方式に関する。
【０００２】
【従来の技術】従来より、半導体試験用救済アドレス解
析方式においては、半導体試験装置内に設けられた冗長
救済機能を有するメモリデバイスにおいて不良が発生し
た場合、半導体試験装置に接続された救済アドレス解析
装置によって、不良が発生したアドレス（以下、救済ア
ドレスと称す）が解析され、その後、メモリデバイスの
救済アドレスにおける情報が救済ラインに格納された情
報に置き換えられることによって不良の救済が行われて
いる。
析方式においては、半導体試験装置内に設けられた冗長
救済機能を有するメモリデバイスにおいて不良が発生し
た場合、半導体試験装置に接続された救済アドレス解析
装置によって、不良が発生したアドレス（以下、救済ア
ドレスと称す）が解析され、その後、メモリデバイスの
救済アドレスにおける情報が救済ラインに格納された情
報に置き換えられることによって不良の救済が行われて
いる。
【０００３】また、救済ラインにおいて不良が発生した
場合は、救済ラインの置き換えを複数回行うことによっ
て不良の処理が行われている。
場合は、救済ラインの置き換えを複数回行うことによっ
て不良の処理が行われている。
【０００４】図２は、半導体試験用救済アドレス解析方
式の一構成例を示すブロック図である。
式の一構成例を示すブロック図である。
【０００５】本従来例は図２に示すように、半導体試験
装置１５０と、半導体試験装置１５０における救済アド
レスを解析する救済アドレス解析装置１６０と、半導体
試験装置１５０と救済アドレス解析装置１６０とのイン
ターフェースを行う試験装置コントロールユニット１７
０とから構成されており、半導体試験装置１５０内に
は、メモリデバイスの救済アドレス情報が格納されてい
るフェイルメモリ１５１と、フェイルメモリ１５１を制
御するコントロールユニット１５２とが設けられ、救済
アドレス解析装置１６０内には、フェイルメモリ１５１
内の情報が転送され、格納するフェイルバッファメモリ
１６１と、フェイルバッファメモリ１６１に格納された
情報から救済アドレスを解析するフェイルカウントユニ
ット１６２と、フェイルバッファメモリ１６１及びフェ
イルカウントユニット１６２を制御するコントロールユ
ニット１６３とが設けられている。
装置１５０と、半導体試験装置１５０における救済アド
レスを解析する救済アドレス解析装置１６０と、半導体
試験装置１５０と救済アドレス解析装置１６０とのイン
ターフェースを行う試験装置コントロールユニット１７
０とから構成されており、半導体試験装置１５０内に
は、メモリデバイスの救済アドレス情報が格納されてい
るフェイルメモリ１５１と、フェイルメモリ１５１を制
御するコントロールユニット１５２とが設けられ、救済
アドレス解析装置１６０内には、フェイルメモリ１５１
内の情報が転送され、格納するフェイルバッファメモリ
１６１と、フェイルバッファメモリ１６１に格納された
情報から救済アドレスを解析するフェイルカウントユニ
ット１６２と、フェイルバッファメモリ１６１及びフェ
イルカウントユニット１６２を制御するコントロールユ
ニット１６３とが設けられている。
【０００６】上記のように構成された半導体試験用救済
アドレス解析方式においては、半導体試験装置１内のメ
モリデバイスにおいて不良が発生すると、まず、コント
ロールユニット１５２によって救済アドレスがフェイル
メモリ１５１に格納される。
アドレス解析方式においては、半導体試験装置１内のメ
モリデバイスにおいて不良が発生すると、まず、コント
ロールユニット１５２によって救済アドレスがフェイル
メモリ１５１に格納される。
【０００７】そして、半導体試験装置１５０において次
の試験が実行される直前に、フェイルメモリ１５１内に
格納された情報が救済アドレス解析装置１６０内のフェ
イルバッファメモリ１６１に転送され、格納される。
の試験が実行される直前に、フェイルメモリ１５１内に
格納された情報が救済アドレス解析装置１６０内のフェ
イルバッファメモリ１６１に転送され、格納される。
【０００８】その後、フェイルカウントユニット１６２
において、フェイルバッファメモリ１６１に格納された
情報に基づいて、メモリデバイスの救済ブロックごとの
Ｘアドレスライン及びＹアドレスラインの不良ビット数
が計数され、計数結果が格納される。
において、フェイルバッファメモリ１６１に格納された
情報に基づいて、メモリデバイスの救済ブロックごとの
Ｘアドレスライン及びＹアドレスラインの不良ビット数
が計数され、計数結果が格納される。
【０００９】なお、メモリデバイスに対する不良救済に
おいては、救済用に割り当てられているリベアラインを
救済ブロックごとに再接続することにより行われるが、
このため、救済ブロックごとのフェイルの状況を知る必
要がある。
おいては、救済用に割り当てられているリベアラインを
救済ブロックごとに再接続することにより行われるが、
このため、救済ブロックごとのフェイルの状況を知る必
要がある。
【００１０】図３は、救済ブロックごとに処理されたフ
ェイルカウント情報の一例を示す図であり、（ａ）はメ
モリデバイスの分割状態を示す図、（ｂ）はフェイルカ
ウントユニットにおける計数を示す図である。なお、図
３においては、メモリデバイスが４個の救済ブロックに
分割されている。
ェイルカウント情報の一例を示す図であり、（ａ）はメ
モリデバイスの分割状態を示す図、（ｂ）はフェイルカ
ウントユニットにおける計数を示す図である。なお、図
３においては、メモリデバイスが４個の救済ブロックに
分割されている。
【００１１】図３に示すように、４つに分割された救済
ブロックごとに縦方向フェイルカウント１１０−１〜１
１０−４及び横方向フェイルカウント１２０−１〜１２
０−４がそれぞれ設けられ、Ｘアドレスラインの救済ア
ドレスが縦方向フェイルカウント１１０−１〜１１０−
４に、また、Ｙアドレスラインの救済アドレスが横方向
フェイルカウント１２０−１〜１２０−４にそれぞれ格
納され、格納されたアドレス情報から救済アドレスの解
析が行われる。
ブロックごとに縦方向フェイルカウント１１０−１〜１
１０−４及び横方向フェイルカウント１２０−１〜１２
０−４がそれぞれ設けられ、Ｘアドレスラインの救済ア
ドレスが縦方向フェイルカウント１１０−１〜１１０−
４に、また、Ｙアドレスラインの救済アドレスが横方向
フェイルカウント１２０−１〜１２０−４にそれぞれ格
納され、格納されたアドレス情報から救済アドレスの解
析が行われる。
【００１２】次に、解析された救済アドレスの不良の救
済について説明する。
済について説明する。
【００１３】図４は、メモリデバイスの救済アドレスに
おける不良の救済を説明するための図である。なお、図
４においては、救済アドレスに置き換えられる救済ライ
ンにおいても不良が発生している。
おける不良の救済を説明するための図である。なお、図
４においては、救済アドレスに置き換えられる救済ライ
ンにおいても不良が発生している。
【００１４】メモリデバイス１０１内のａ2点及びｂ2点
において不良が発生すると、救済アドレス解析装置１６
０（図２参照）においてアドレスｙ2が救済アドレスと
して解析される。
において不良が発生すると、救済アドレス解析装置１６
０（図２参照）においてアドレスｙ2が救済アドレスと
して解析される。
【００１５】すると、アドレスｙ2に救済ラインＡ2の情
報が置き換えられる。
報が置き換えられる。
【００１６】しかし、救済ラインＡ2においてもｃ2点に
おいて不良が発生しているため、救済アドレス解析装置
１６０（図２参照）においてアドレスｘ2が救済アドレ
スとして解析される。
おいて不良が発生しているため、救済アドレス解析装置
１６０（図２参照）においてアドレスｘ2が救済アドレ
スとして解析される。
【００１７】すると、アドレスｘ2に救済ラインＣ2の情
報が置き換えられる。
報が置き換えられる。
【００１８】ここで、救済ラインＡ2，Ｂ2，Ｃ2，Ｄ2に
おいては、メモリデバイス１０１内のアドレスに対応し
た情報がそれぞれ格納されている。
おいては、メモリデバイス１０１内のアドレスに対応し
た情報がそれぞれ格納されている。
【００１９】なお、本従来例においては、救済ラインを
４つとしてあるが、これに限られず、メモリデバイス１
０１のアドレス数分設けられている。
４つとしてあるが、これに限られず、メモリデバイス１
０１のアドレス数分設けられている。
【００２０】上記のようにして、メモリデバイスにおけ
る不良の救済が行われる。
る不良の救済が行われる。
【００２１】
【発明が解決しようとする課題】しかしながら、上述し
たような従来のものにおいては、救済ラインにおいて不
良が発生している場合、メモリデバイスの不良を救済す
るためには、複数回救済アドレスに対する救済ラインの
情報の置き換えを行わなければならないため、メモリデ
バイスの不良の救済において余計な時間がかかってしま
うという問題点がある。
たような従来のものにおいては、救済ラインにおいて不
良が発生している場合、メモリデバイスの不良を救済す
るためには、複数回救済アドレスに対する救済ラインの
情報の置き換えを行わなければならないため、メモリデ
バイスの不良の救済において余計な時間がかかってしま
うという問題点がある。
【００２２】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、救済ライン
において不良が発生している場合においても、短時間で
メモリデバイスの不良の救済を行うことができる半導体
試験用救済アドレス解析方式を提供することを目的とす
る。
する問題点に鑑みてなされたものであって、救済ライン
において不良が発生している場合においても、短時間で
メモリデバイスの不良の救済を行うことができる半導体
試験用救済アドレス解析方式を提供することを目的とす
る。
【００２３】
【課題を解決するための手段】上記目的を達成するため
に本発明は、冗長救済機能を有するメモリデバイスと、
該メモリデバイス内の複数のアドレスのそれぞれに対応
した情報が格納され、前記メモリデバイス内において不
良が発生した場合に、不良が発生したアドレスにおける
情報と置き換えられる複数の救済ラインと、前記メモリ
デバイスにおいて不良が発生したアドレスを計数するフ
ェイルカウント手段とを有してなる半導体試験用救済ア
ドレス解析方式において、前記フェイルカウント手段
は、前記救済ラインにおいて不良が発生したアドレスの
計数も行うことを特徴とする。
に本発明は、冗長救済機能を有するメモリデバイスと、
該メモリデバイス内の複数のアドレスのそれぞれに対応
した情報が格納され、前記メモリデバイス内において不
良が発生した場合に、不良が発生したアドレスにおける
情報と置き換えられる複数の救済ラインと、前記メモリ
デバイスにおいて不良が発生したアドレスを計数するフ
ェイルカウント手段とを有してなる半導体試験用救済ア
ドレス解析方式において、前記フェイルカウント手段
は、前記救済ラインにおいて不良が発生したアドレスの
計数も行うことを特徴とする。
【００２４】また、前記フェイルカウント手段は、前記
メモリデバイスのアドレスの計数を行う前に、前記救済
ラインのアドレスの計数を行うことを特徴とする。
メモリデバイスのアドレスの計数を行う前に、前記救済
ラインのアドレスの計数を行うことを特徴とする。
【００２５】（作用）上記のように構成された本発明に
おいては、フェイルカウント手段においてメモリデバイ
ス及び救済アドレスのアドレスの計数が行われるので、
救済アドレスにおいて不良が発生した場合でも、メモリ
デバイスの救済が行われる前に予め救済アドレスの不良
の救済が行われている。これにより、メモリデバイスの
不良を救済する際に余計な時間がかかることがない。
おいては、フェイルカウント手段においてメモリデバイ
ス及び救済アドレスのアドレスの計数が行われるので、
救済アドレスにおいて不良が発生した場合でも、メモリ
デバイスの救済が行われる前に予め救済アドレスの不良
の救済が行われている。これにより、メモリデバイスの
不良を救済する際に余計な時間がかかることがない。
【００２６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２７】図１は、本発明の半導体試験用救済アドレ
ス解析方式の実施の一形態を示す図である。
ス解析方式の実施の一形態を示す図である。
【００２８】本形態は図１に示すように、従来の技術に
おいて説明したものと比べて、救済ラインにおいて不良
が発生したアドレスまでもが縦方向フェイルカウント１
０及び横方向フェイルカウント２０によって解析されて
いる点のみが異なり、他の構成においては同様である。
おいて説明したものと比べて、救済ラインにおいて不良
が発生したアドレスまでもが縦方向フェイルカウント１
０及び横方向フェイルカウント２０によって解析されて
いる点のみが異なり、他の構成においては同様である。
【００２９】以下に、本形態における処理動作について
説明する。
説明する。
【００３０】メモリデバイス１内のａ1点及びｂ1点にお
いて不良が発生すると、救済アドレス解析装置１６０
（図２参照）においてアドレスｙ1が救済アドレスとし
て解析される。
いて不良が発生すると、救済アドレス解析装置１６０
（図２参照）においてアドレスｙ1が救済アドレスとし
て解析される。
【００３１】すると、アドレスｙ1に救済ラインＡ1の情
報が置き換えられる。
報が置き換えられる。
【００３２】ここで、、救済ラインＡ1においてはｃ1点
において不良が発生していたが、予め、縦方向フェイル
カウント１０において救済ラインＡ1における救済アド
レスの計数が行われ、不良の救済が行われているため、
アドレスｙ1に救済ラインＡ1の情報が置き換えられるこ
とにより、救済ラインＡ1の不良の救済が行われる。
において不良が発生していたが、予め、縦方向フェイル
カウント１０において救済ラインＡ1における救済アド
レスの計数が行われ、不良の救済が行われているため、
アドレスｙ1に救済ラインＡ1の情報が置き換えられるこ
とにより、救済ラインＡ1の不良の救済が行われる。
【００３３】
【発明の効果】以上説明したように本発明においては、
フェイルカウント手段において、メモリデバイス及び救
済アドレスのアドレスの計数を行う構成としたため、救
済アドレスにおいて不良が発生した場合でも、メモリデ
バイスの不良の救済が行われる前に予め救済アドレスの
不良の救済が行われている。このため、メモリデバイス
の不良の救済を短時間で行うことができる。
フェイルカウント手段において、メモリデバイス及び救
済アドレスのアドレスの計数を行う構成としたため、救
済アドレスにおいて不良が発生した場合でも、メモリデ
バイスの不良の救済が行われる前に予め救済アドレスの
不良の救済が行われている。このため、メモリデバイス
の不良の救済を短時間で行うことができる。
【図１】本発明の半導体試験用救済アドレス解析方式の
実施の一形態を示す図である。
実施の一形態を示す図である。
【図２】半導体試験用救済アドレス解析方式の一構成例
を示すブロック図である。
を示すブロック図である。
【図３】救済ブロックごとに処理されたフェイルカウン
ト情報の一例を示す図であり、（ａ）はメモリデバイス
の分割状態を示す図、（ｂ）はフェイルカウントユニッ
トにおける計数を示す図である。
ト情報の一例を示す図であり、（ａ）はメモリデバイス
の分割状態を示す図、（ｂ）はフェイルカウントユニッ
トにおける計数を示す図である。
【図４】メモリデバイスの救済アドレスにおける不良の
救済を説明するための図である。
救済を説明するための図である。
１ メモリデバイス １０ 縦方向フェイルカウント ２０ 横方向フェイルカウント Ａ1，Ｂ1，Ｃ1，Ｄ1 救済ライン
Claims (2)
- 【請求項１】 冗長救済機能を有するメモリデバイス
と、 該メモリデバイス内の複数のアドレスのそれぞれに対応
した情報が格納され、前記メモリデバイス内において不
良が発生した場合に、不良が発生したアドレスにおける
情報と置き換えられる複数の救済ラインと、 前記メモリデバイスにおいて不良が発生したアドレスを
計数するフェイルカウント手段とを有してなる半導体試
験用救済アドレス解析方式において、 前記フェイルカウント手段は、前記救済ラインにおいて
不良が発生したアドレスの計数も行うことを特徴とする
半導体試験用救済アドレス解析方式。 - 【請求項２】 請求項１に記載の試験用救済アドレス解
析方式において、 前記フェイルカウント手段は、前記メモリデバイスのア
ドレスの計数を行う前に、前記救済ラインのアドレスの
計数を行うことを特徴とする半導体試験用救済アドレス
解析方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7310380A JPH09147600A (ja) | 1995-11-29 | 1995-11-29 | 半導体試験用救済アドレス解析方式 |
| US08/754,922 US5841783A (en) | 1995-11-29 | 1996-11-22 | Fail address analysis and repair system for semiconductor test |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7310380A JPH09147600A (ja) | 1995-11-29 | 1995-11-29 | 半導体試験用救済アドレス解析方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09147600A true JPH09147600A (ja) | 1997-06-06 |
Family
ID=18004559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7310380A Pending JPH09147600A (ja) | 1995-11-29 | 1995-11-29 | 半導体試験用救済アドレス解析方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5841783A (ja) |
| JP (1) | JPH09147600A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002042495A (ja) * | 2000-07-21 | 2002-02-08 | Mitsubishi Electric Corp | 冗長救済回路、方法および半導体装置 |
| JP2003007090A (ja) * | 2001-06-20 | 2003-01-10 | Advantest Corp | メモリの不良救済解析方法・メモリ試験装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3642904B2 (ja) * | 1996-11-26 | 2005-04-27 | 株式会社アドバンテスト | フェイルカウント方法及びその装置 |
| US6795942B1 (en) * | 2000-07-06 | 2004-09-21 | Lsi Logic Corporation | Built-in redundancy analysis for memories with row and column repair |
| US6751760B2 (en) | 2001-11-20 | 2004-06-15 | Chipmos Technologies Inc. | Method and system for performing memory repair analysis |
| US20080270854A1 (en) | 2007-04-24 | 2008-10-30 | Micron Technology, Inc. | System and method for running test and redundancy analysis in parallel |
| JP4948603B2 (ja) * | 2007-07-26 | 2012-06-06 | 株式会社アドバンテスト | 予備ライン割当装置、メモリ救済装置、予備ライン割当方法、メモリ製造方法、およびプログラム |
| TWI409820B (zh) * | 2009-02-18 | 2013-09-21 | King Yuan Electronics Co Ltd | Semiconductor Test System with Self - Test for Memory Repair Analysis |
| US10156842B2 (en) | 2015-12-31 | 2018-12-18 | General Electric Company | Device enrollment in a cloud service using an authenticated application |
| US9905315B1 (en) * | 2017-01-24 | 2018-02-27 | Nxp B.V. | Error-resilient memory device with row and/or column folding with redundant resources and repair method thereof |
| KR102451163B1 (ko) | 2018-02-01 | 2022-10-06 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 리페어 방법 |
| US11360840B2 (en) | 2020-01-20 | 2022-06-14 | Samsung Electronics Co., Ltd. | Method and apparatus for performing redundancy analysis of a semiconductor device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4460999A (en) * | 1981-07-15 | 1984-07-17 | Pacific Western Systems, Inc. | Memory tester having memory repair analysis under pattern generator control |
| JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
| JP2842923B2 (ja) * | 1990-03-19 | 1999-01-06 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
-
1995
- 1995-11-29 JP JP7310380A patent/JPH09147600A/ja active Pending
-
1996
- 1996-11-22 US US08/754,922 patent/US5841783A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002042495A (ja) * | 2000-07-21 | 2002-02-08 | Mitsubishi Electric Corp | 冗長救済回路、方法および半導体装置 |
| JP2003007090A (ja) * | 2001-06-20 | 2003-01-10 | Advantest Corp | メモリの不良救済解析方法・メモリ試験装置 |
| JP4678994B2 (ja) * | 2001-06-20 | 2011-04-27 | 株式会社アドバンテスト | メモリの不良救済解析方法・メモリ試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5841783A (en) | 1998-11-24 |
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