KR101108133B1

KR101108133B1 - 예비 라인 할당 장치, 메모리 구제 장치, 예비 라인 할당 방법, 메모리 제조 방법, 및 프로그램

Info

Publication number: KR101108133B1
Application number: KR1020107004098A
Authority: KR
Inventors: 토시로 후지
Original assignee: 가부시키가이샤 어드밴티스트
Priority date: 2007-07-26
Filing date: 2007-07-26
Publication date: 2012-01-31
Also published as: DE112007003602T5; KR20100047281A; CN101765889B; TW200915334A; US8621264B2; TWI400710B; JP4948603B2; US20100169705A1; CN101765889A; JPWO2009013832A1; WO2009013832A1

Abstract

복수의 예비 라인이 설치된 메모리에 대하여, 어느 페일 라인에 예비 라인을 할당할지를 결정하는 예비 라인 할당 장치에 있어서, 각각의 페일 라인에 포함되는 각각의 페일 비트에 대하여, 해당 페일 비트를 포함하는 한편 해당 페일 라인과는 다른 방향의 페일 라인이 가지는 페일 비트의 개수를 직교 페일 비트 수로서 계수하고, 페일 비트마다 직교 페일 비트 수를 격납하는 비트 계수부와, 각각의 페일 라인에 포함되는 페일 비트의 직교 페일 비트 수에 기초하여, 각각의 페일 라인의 가중 계수를 산출하여, 페일 라인마다 가중 계수를 격납하는 가중 산출부와, 가중 산출부가 산출한, 가중 계수의 대소 관계에 기초하여, 어느 페일 라인에 예비 라인을 할당할지를 결정하는 할당부를 포함하는 예비 라인 할당 장치를 제공한다.

Description

예비 라인 할당 장치, 메모리 구제 장치, 예비 라인 할당 방법, 메모리 제조 방법, 및 프로그램{BACKUP LINE ASSIGNMENT DEVICE, MEMORY SAVING DEVICE, BACKUP LINE ASSIGNMENT METHOD, MEMORY MANUFACTURING METHOD, AND PROGRAM}

본 발명은, 예비 라인 할당 장치, 메모리 구제 장치, 예비 라인 할당 방법, 메모리 제조 방법, 및 프로그램에 관한 것이다. 본 발명은 특히, 복수의 예비 라인이 설치되는 반도체 메모리 등의 메모리에 대해, 어느 페일 라인에 예비 라인을 할당할지를 결정하는 예비 라인 할당 장치에 관한 것이다.

종래, 2 차원의 매트릭스 모양으로 기억 셀이 배치된 반도체 메모리가 알려져 있다. 반도체 메모리의 제조에서는, 모든 기억 셀이 정상적으로 동작하도록 형성하는 것이 바람직하다. 그러나, 근래의 반도체 메모리는 매우 많은 기억 셀을 가지므로, 모든 기억 셀을 정상적으로 형성하는 것은 곤란하다.

이에 대해, 기억 셀의 매트릭스에서의 행 방향 또는 열 방향의 어드레스 라인에 대해서, 소정의 수의 예비 라인을 미리 형성한 반도체 메모리가 알려져 있다. 관계되는 반도체 메모리에서, 불량의 기억 셀(페일 비트)를 가지는 어드레스 라인을 예비 라인으로 치환함으로써, 불량의 기억 셀을 가지는 반도체 메모리를 구제할 수 있다(예를 들면, 특허 문헌 1 참조).

일본특허공개평2-24899호공보

그러나, 반도체 메모리에 형성할 수 있는 예비 라인의 개수는 한계가 있다. 이 때문에, 페일 비트를 가지는 어드레스 라인에 대해서, 적절히 예비 라인을 할당하지 않으면, 모든 페일 비트를 구제할 수 없는 경우가 있다. 그러나, 근래의 반도체 메모리는, 매우 많은 어드레스 라인을 가지고 있으므로, 모든 페일 비트를 구제할 수 있는 예비 라인의 할당해(割當解)를 검출하는데 매우 긴 시간이 걸려 버린다. 이 때문에, 모든 페일 비트를 구제할 수 있는 예비 라인의 할당해를, 효율적으로 검출하는 방법이 바람직하다.

이 때문에 본 발명은, 상술한 과제를 해결할 수 있는 예비 라인 할당 장치, 메모리 구제 장치, 예비 라인 할당 방법, 메모리 제조 방법, 및 프로그램을 제공하는 것을 목적으로 한다. 이 목적은, 청구의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 한층 더 유리한 구체적인 예를 규정한다.

상기 과제를 해결하기 위해서 본 발명의 제1 형태에 있어서는, 복수의 예비 라인이 설치된 메모리에 대하여, 페일 비트를 가지는 행 방향의 페일 라인 및 열 방향의 페일 라인 가운데, 어느 페일 라인에 예비 라인을 할당할지를 결정하는 예비 라인 할당 장치에 있어서, 각각의 페일 라인에 포함되는 각각의 페일 비트에 대하여, 해당 페일 비트를 포함하는 한편 해당 페일 라인과는 다른 방향의 페일 라인이 가지는 페일 비트의 개수를 직교 페일 비트 수로서 계수하고, 페일 비트마다 직교 페일 비트 수를 격납하는 비트 계수부와, 각각의 페일 라인에 포함되는 페일 비트의 직교 페일 비트 수에 기초하여, 각각의 페일 라인의 가중 계수를 산출하여, 페일 라인마다 가중 계수를 격납하는 가중 산출부와, 가중 산출부가 산출한, 가중 계수의 대소 관계에 기초하여, 어느 페일 라인에 예비 라인을 할당할지를 결정하는 할당부를 포함하는 예비 라인 할당 장치를 제공한다.

본 발명의 제2 형태에 있어서는, 복수의 예비 라인이 설치된 메모리의 페일 비트를 구제하는 메모리 구제 장치에 있어서, 메모리에서, 페일 비트를 가지는 행 방향의 페일 라인 및 열 방향의 페일 라인 가운데, 어느 페일 라인에 예비 라인을 할당할지를 결정하는 예비 라인 할당 장치와, 예비 라인 할당 장치가 결정한 할당을, 메모리로 설정하는 설정부를 포함하고, 예비 라인 할당 장치는, 각각의 페일 라인에 포함되는 각각의 페일 비트에 대하여, 해당 페일 비트를 포함하는 한편 해당 페일 라인과는 다른 방향의 페일 라인이 가지는 페일 비트의 개수를 직교 페일 비트 수로서 계수하고, 페일 비트마다 직교 페일 비트 수를 격납하는 비트 계수부와, 각각의 페일 라인에 포함되는 페일 비트의 직교 페일 비트 수에 기초하여, 각각의 페일 라인의 가중 계수를 산출하여, 페일 라인마다 가중 계수를 격납하는 가중 산출부와, 가중 산출부가 산출한, 가중 계수의 대소 관계에 기초하여, 어느 페일 라인에 예비 라인을 할당할지를 결정하는 할당부를 포함하는 메모리 구제 장치를 제공한다.

본 발명의 제3 형태에 있어서는, 복수의 예비 라인이 설치된 메모리에 대하여, 페일 비트를 가지는 행 방향의 페일 라인 및 열 방향의 페일 라인 가운데, 어느 페일 라인에 예비 라인을 할당할지를 결정하는 예비 라인 할당 방법에 있어서, 각각의 페일 라인에 포함되는 각각의 페일 비트에 대하여, 해당 페일 비트를 포함하는 한편 해당 페일 라인과는 다른 방향의 페일 라인이 가지는 페일 비트의 개수를 직교 페일 비트 수로서 계수하고, 페일 비트마다 직교 페일 비트 수를 기억하며, 각각의 페일 라인에 포함되는 페일 비트의 직교 페일 비트 수에 기초하여, 각각의 페일 라인의 가중 계수를 산출하여, 페일 라인마다 가중 계수를 기억하고, 가중 계수의 대소 관계에 기초하여, 어느 페일 라인에 예비 라인을 할당할지를 결정하는, 예비 라인 할당 방법을 제공한다.

본 발명의 제4 형태에 있어서는, 메모리를 제조하는 메모리 제조 방법에 있어서, 복수의 예비 라인이 설치된 메모리를 형성하는 단계와, 형성한 메모리에서, 페일 비트를 가지는 행 방향의 페일 라인 및 열 방향의 페일 라인 가운데, 어느 페일 라인에 예비 라인을 할당할지를 결정함으로써, 메모리를 구제하는 단계를 포함하고, 메모리를 구제하는 단계는, 각각의 페일 라인에 포함되는 각각의 페일 비트에 대하여, 해당 페일 비트를 포함하는 한편 해당 페일 라인과는 다른 방향의 페일 라인이 가지는 페일 비트의 개수를 직교 페일 비트 수로서 계수하고, 페일 비트마다 직교 페일 비트 수를 기억하고, 각각의 페일 라인에 포함되는 페일 비트의 직교 페일 비트 수에 기초하여, 각각의 페일 라인의 가중 계수를 산출하여, 페일 라인마다 가중 계수를 기억하고, 가중 계수의 대소 관계에 기초하여, 어느 페일 라인에 예비 라인을 할당할지를 결정하는, 메모리 제조 방법을 제공한다.

컴퓨터를, 복수의 예비 라인이 설치된 메모리에 대하여, 페일 비트를 가지는 행 방향의 페일 라인 및 열 방향의 페일 라인 가운데, 어느 페일 라인에 예비 라인을 할당할지를 결정하는 예비 라인 할당 장치로서 기능시키는 프로그램에 있어서, 컴퓨터를, 각각의 페일 라인에 포함되는 각각의 페일 비트에 대하여, 해당 페일 비트를 포함하는 한편 해당 페일 라인과는 다른 방향의 페일 라인이 가지는 페일 비트의 개수를 직교 페일 비트 수로서 계수하고, 페일 비트마다 직교 페일 비트 수를 격납하는 비트 계수부와, 각각의 페일 라인에 포함되는 페일 비트의 직교 페일 비트 수에 기초하여, 각각의 페일 라인의 가중 계수를 산출하여, 페일 라인마다 가중 계수를 격납하는 가중 산출부와, 가중 산출부가 산출한, 가중 계수의 대소 관계에 기초하여, 어느 페일 라인에 예비 라인을 할당할지를 결정하는 할당부로서 기능시키는 프로그램을 제공한다.

또한 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것이 아니고, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.

도 1은 반도체 메모리 등의 메모리(40)를 시험하는 메모리 시험 장치(10), 및 메모리(40)의 페일 비트를 구제하는 메모리 구제 장치(20)의 일례를 나타내는 도면이다.
도 2는 예비 라인 할당 장치(100)의 구성의 일례를 나타내는 도면이다.
도 3은 메모리(40)의 페일 데이터의 일례를 나타내는 도면이다.
도 4는 예비 라인 할당 장치(100)에서의 처리의 일례를 설명하는 도면이다.
도 5는 예비 라인 할당 장치(100)의 다른 구성례를 나타내는 도면이다.
도 6은 도 5에 나타낸 예비 라인 할당 장치(100)의 처리의 일례를 설명하는 도면이다.
도 7은 도 1 내지 도 6에서 설명한 예비 라인 할당 장치(100)의 동작의 일례를 나타내는 플로우 차트이다.
도 8은 도 7에서 설명한 예비 라인의 할당 처리(S404)의, 처리의 일례를 나타내는 플로우 차트이다.
도 9는 메모리(40)에서의 다른 페일 데이터의 예를 나타내는 도면이다.
도 10은 예비 라인 할당 장치(100)의 다른 구성례를 나타내는 도면이다.
도 11은 고립 페일 검출부(150)에게 줄 수 있는 페일 데이터의 비트맵의 일례를 나타내는 도면이다.
도 12는 구제 가부 판정부(140)의 일부의 구성례를 나타내는 도면이다.
도 13은 페일 비트의 비트맵의 일례를 나타내는 도면이다.
도 14는 본 발명의 하나의 실시 형태에 관한 메모리 제조 방법의 일례를 나타내는 플로우 차트이다.
도 15는 본 발명의 하나의 실시 형태에 관한 컴퓨터(1900)의 하드웨어 구성의 일례를 나타낸다.

이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 관한 발명을 한정하는 것이 아니고, 또한, 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적이라고는 할 수 없다.

도 1은, 반도체 메모리 등의 메모리(40)를 시험하는 메모리 시험 장치(10), 및 메모리(40)의 페일 비트를 구제하는 메모리 구제 장치(20)의 일례를 나타내는 도면이다. 메모리 시험 장치(10)는, 시험 대상의 메모리(40)의 각 기억 셀이, 정상적으로 동작하는지 여부를 시험한다. 메모리 시험 장치(10)는, 메모리(40)의 각 기억 셀이 페일 비트인지 여부를 나타내는 페일 데이터를, 라인 구제 장치(20)에 입력하여도 된다. 메모리(40)는, 예를 들면 2 차원의 매트릭스 모양으로 기억 셀이 배치된 반도체 메모리이어도 된다. 또한, 메모리(40)에는, 기억 셀의 매트릭스에서의 행 방향 또는 열 방향의 어드레스 라인에 대해서, 각각 소정의 수의 예비 라인이 미리 설치된다.

메모리 구제 장치(20)는, 예비 라인 할당 장치(100) 및 설정부(30)를 구비한다. 예비 라인 할당 장치(100)는, 메모리 시험 장치(10)로부터 메모리(40)의 페일 데이터를 수취한다. 또한, 예비 라인 할당 장치(100)는, 해당 페일 데이터에 기초하여, 메모리(40)에서 페일 비트를 가지는 행 방향의 어드레스 라인(행 방향의 페일 라인) 및 열 방향의 어드레스 라인(열 방향의 페일 라인) 가운데, 어느 페일 라인에 예비 라인을 할당할지를 결정한다. 여기서, 페일 라인이란, 행 방향 및 열 방향의 어드레스 라인 가운데, 페일 비트를 가지는 어드레스 라인을 가리켜도 된다. 설정부(30)는, 예비 라인 할당 장치(100)가 결정한 예비 라인의 할당을, 메모리(40)로 설정한다. 예를 들면 설정부(30)는, 해당 예비 라인의 할당에 따라, 메모리(40) 내의 배선을 레이저 등에 의해 용단(溶斷)하는 것으로, 해당 할당을 메모리(40)로 설정하여도 된다. 이러한 처리에 의해, 페일 비트를 구제한 메모리(40)를 제조할 수 있다.

도 2는, 예비 라인 할당 장치(100)의 구성의 일례를 나타내는 도면이다. 예비 라인 할당 장치(100)는, 비트 계수부(110), 가중 산출부(120), 및 할당부(130)를 가진다. 비트 계수부(110)는, 메모리 시험 장치(10)로부터 메모리(40)의 페일 데이터를 수취한다.

도 3은, 메모리(40)의 페일 데이터의 일례를 나타내는 도면이다. 비트 계수부(110)는, 도 3에 도시된 바와 같이, 페일 데이터의 비트맵을 수취하여도 된다. 비트 계수부(110)는, 해당 비트맵을 격납하는 비트맵 메모리를 가져도 된다. 또한 도 3에서는, 행 방향 및 열 방향으로, 10 라인씩의 어드레스 라인을 가지는 메모리(40)를 일례로서 설명한다. 또한, 도 3에서, 행 방향 및 열 방향의 어드레스 라인이 교차하는 점이, 각각 1비트의 기억 셀에 대응한다. 또한, 본 예의 메모리(40)에서의 페일 비트를 X 표시로 나타낸다. 본 예에서는, (행 어드레스, 열 어드레스)=(1, 1), (1, 3), (1, 5), (1, 9), (2, 1), (3, 2), (3, 4), (3, 7), (5, 3), (6, 4), (8, 4)의 각 비트가, 페일 비트이다.

비트 계수부(110)는, 각각의 페일 라인(행 방향의 어드레스 라인 1, 2, 3, 5, 6, 8, 및 열 방향의 어드레스 라인 1, 2, 3, 4, 5, 7, 9)에 포함되는 각각의 페일 비트에 대하여, 해당 페일 비트를 포함하는 한편 해당 페일 라인과는 다른 방향의 페일 라인이 가지는 페일 비트의 개수를, 직교 페일 비트 수로서 계수한다. 예를 들면, 페일 비트(n, m)의 행 어드레스 라인 n에서의 직교 페일 비트 수는, 페일 비트(n, m)를 포함하는 한편 행 어드레스 라인 n과 직교하는 열 어드레스 라인 m이 가지는 페일 비트 수이다(단, n, m은 정수). 또한, 페일 비트 (n, m)의 열 어드레스 라인 m에서의 직교 페일 비트 수는, 페일 비트 (n, m)를 포함하는 한편 열 어드레스 라인 m과 직교하는 행 어드레스 라인 n이 가지는 페일 비트 수이다.

더욱 구체적으로는, 예를 들면 페일 비트(1, 1)의 행 어드레스 라인 1에서의 직교 페일 비트 수는, 열 어드레스 라인 1이 가지는 페일 비트 수이므로, 본 예에서는 "2"가 된다. 또한, 페일 비트(1, 1)의 열 어드레스 라인 1에서의 직교 페일 비트 수는, 행 어드레스 라인 1이 가지는 페일 비트 수이므로, 본 예에서는 "4"가 된다.

비트 계수부(110)는, 각각의 페일 비트(n, m)에 대하여, 행 어드레스 라인 n에 있어서의 직교 페일 비트 수와, 열 어드레스 라인 m에서의 직교 페일 비트 수를 계수하고, 각각의 페일 비트마다 격납한다. 비트 계수부(110)는, 메모리(40)의 각 비트에 대해서, 행 어드레스 라인에서의 직교 페일 비트 수를 격납하는 행 비트 수 레지스터와 열 어드레스 라인에서의 직교 페일 비트 수를 격납하는 열 비트 수 레지스터를, 각각 가져도 된다.

가중 산출부(120)는, 각각의 페일 라인에 포함되는 페일 비트의, 해당 페일 라인에 있어서의 직교 페일 비트 수에 기초하여, 각각의 페일 라인의 가중 계수를 산출한다. 예를 들면 가중 산출부(120)는, 해당 페일 라인에서의 직교 페일 비트 수가 더 큰 페일 비트에 대해서, 더 작은 계수를 산출하여도 된다. 그리고, 각각의 페일 라인이 가지는 페일 비트의 계수의 총합을, 해당 페일 라인의 가중 계수로서 산출하여도 된다.

기본적으로는, 포함되는 페일 비트 수가 더 많은 페일 라인에 대해서, 순차적으로 예비 라인을 할당하는 것으로, 더욱 많은 페일 비트를 구제할 수 있다. 그러나, 메모리(40)의 각 기억 셀은, 메모리(40)의 소정의 면 내에 형성되므로, 행 어드레스 라인 및 열 어드레스 라인의 쌍방에 속하도록, 2 차원 매트릭스 모양으로 형성하는 것이 바람직하다. 이 때문에, 각 페일 비트는, 행 어드레스 라인 및 열 어드레스 라인의 쌍방에서 구제할 수 있다. 이 때, 하나의 페일 비트가, 행 어드레스 라인의 예비 라인, 및 열 어드레스 라인의 예비 라인의 쌍방에서 구제되도록 예비 라인을 할당했을 경우, 구제할 수 있는 페일 비트의 총수가 감소해 버린다.

이에 대해, 예비 라인 할당 장치(100)는, 각 페일 비트에 대하여, 행 어드레스 라인 및 열 어드레스 라인에서의 직교 페일 비트 수를 구하는 것으로, 각각의 페일 비트를 행 어드레스 라인 또는 열 어드레스 라인의 어느 하나를 구제해야 할것인지를 나타내는 계수를 취득할 수 있다. 그리고, 각 페일 라인이 가지는 페일 비트의 계수의 총합를 구하는 것으로, 예비 라인을 할당해야 할 것인지를 나타내는 가중 계수를, 각 페일 라인에 대해 취득할 수 있다.

더욱 구체적으로는, 가중 산출부(120)는, 각각의 페일 라인이 가지는 페일 비트의, 해당 페일 라인에서의 직교 페일 비트 수의 역수의 총합에 기초하여, 해당 페일 라인의 가중 계수를 산출하여도 된다. 예를 들면, 행 어드레스 라인 1이 가지는 페일 비트 (1, 1), (1, 3), (1, 5), (1, 9)의, 행 어드레스 라인 1에서의 직교 페일 비트 수는 2, 2, 1, 1이 된다. 가중 산출부(120)는, 행 어드레스 라인 1의 가중 계수로서 이러한 직교 페일 비트 수의 역수의 총합, 즉 1/2＋1/2＋1/1＋1/1=3을 산출하여도 된다. 가중 계수 산출부(120)는, 페일 라인마다 가중 계수를 산출하여 격납하여도 된다. 가중 계수 산출부(120)는, 어드레스 라인마다 설치되어 대응하는 어드레스 라인의 가중 계수를 격납하는 가중 레지스터를 가져도 된다.

할당부(130)는, 가중 산출부(120)가 산출한 가중 계수의 대소 관계에 기초하여, 어느 페일 라인에 예비 라인을 할당할지를 결정한다. 예를 들면 할당부(130)는, 가중 계수가 더 큰 페일 라인에 예비 라인을 할당하여도 된다. 예를 들면 도 3에 도시된 예에서는, 행 어드레스 라인 1의 가중 계수가 가장 크기 때문에, 할당부(130)는, 행 어드레스 라인 1에, 행 방향의 예비 라인을 할당하여도 된다.

또한, 할당부(130)에는, 메모리(40)에 설치된 행 방향 및 열 방향의 예비 라인의 각각의 개수가 미리 통지되어도 된다. 예를 들면 할당부(130)에는, 사용자 등에 의해, 예비 라인의 개수가 미리 통지된다. 할당부(130)는, 통지된 행 방향 및 열 방향의 예비 라인의 개수를 각각 격납하는 초기 예비 라인수 레지스터를 가져도 좋다. 또한, 할당부(130)는, 어느 하나의 페일 라인에 예비 라인을 할당했을 경우에, 해당하는 방향의 예비 라인의 개수를 빼는 것으로 산출한, 각방향의 잔존 예비 라인수를 격납하는 잔존 예비 라인수 레지스터를 더 가져도 된다. 할당부(130)는, 잔존 예비 라인수가 제로가 아닌 것을 조건으로 해당 방향의 예비 라인을, 페일 라인에 할당하여도 된다.

도 4는, 예비 라인 할당 장치(100)에서의 처리의 일례를 설명하는 도면이다. 도 3에서 설명한 바와 같이, 할당부(130)는, 가중 계수가 가장 큰 페일 라인(도 3에서는, 행 어드레스 라인 1)에, 대응하는 방향의 예비 라인을 할당한다. 이 때, 할당부(130)는, 해당 페일 라인에 예비 라인을 할당한 취지를, 비트 계수부(110)에 통지하여도 된다.

비트 계수부(110)는, 예비 라인을 할당할 수 있던 페일 라인에 포함되는 페일 비트를 제외했을 경우의, 각각의 페일 비트의 행 방향 및 열 방향에서의 직교 페일 비트 수를 산출한다. 비트 계수부(110)는, 예비 라인이 할당되는 페일 라인에 포함되는 페일 비트를 제외했을 경우의 페일 데이터의 비트맵을 격납하는 갱신 비트맵 메모리를 더 가져도 된다.

본 예의 비트 계수부(110)는, 도 4에 도시된 바와 같이, 행 어드레스 라인 1이 가지는 페일 비트가 구제된 것으로서, 각각의 페일 비트의 직교 페일 비트 수를 재계산한다. 비트 계수부(110)는, 재계산한 행 방향 및 열 방향의 직교 페일 비트 수를 각각의 페일 비트에 대하여 새롭게 격납하는, 행 방향 및 열 방향의 재계산 비트 수 레지스터를 더 가져도 된다.

가중 산출부(120)는, 비트 계수부(110)가 재계산하여 새롭게 격납한 직교 페일 비트 수에 기초하여, 예비 라인이 할당되는 페일 라인에 포함되는 페일 비트를 제외했을 경우의, 각각의 페일 라인의 가중 계수를 산출한다. 예를 들면, 본 예의 행 어드레스 라인 2의 가중 계수는, 행 어드레스 라인 1의 페일 비트가 구제된 것에 의해, 1/2에서 1로 재계산된다. 가중 산출부(120)는, 페일 라인마다 가중 계수를 재계산하여 격납한다. 가중 산출부(120)는, 어드레스 라인마다 설치되어 대응하는 어드레스 라인에 대해서 재계산된 가중 계수를 격납하는, 갱신 가중 레지스터를 더 가져도 된다.

할당부(130)는, 가중 산출부(120)가 새롭게 격납한 가중 계수에 기초하여, 다음에 예비 라인을 할당해야 하는 페일 라인을 선택한다. 예를 들면 할당부(130)는, 갱신된 가중 계수가 가장 큰 페일 라인에, 다음의 예비 라인을 할당하여도 된다. 또한, 예를 들면 도 4의 행 어드레스 라인 3과 열 어드레스 라인 4와 같이, 가중 계수가 동일한 값이 되는 경우도 생각할 수 있다. 이 경우, 할당부(130)는, 사용자 등에 의해 미리 지정될 방향의 페일 라인을 우선하여, 예비 라인을 할당하여도 된다. 또한, 할당부(130)는, 잔존 예비 라인수가 더 큰 방향의 페일 라인을 우선하여, 예비 라인을 할당해도 된다. 또한, 할당부(130)는, 가중 계수가 동일한 복수의 페일 라인에 대해서, 동시에 예비 라인을 할당하여도 된다.

이러한 처리를 반복하는 것으로, 구제할 수 있는 페일 비트 수가 최대화되도록, 예비 라인을 할당할 수 있다. 이 때문에, 모든 페일 비트가 구제되는 예비 라인의 할당의 해를, 효율적으로 검출할 수 있다.

도 5는, 예비 라인 할당 장치(100)의 다른 구성례를 나타내는 도면이다. 본 예에서의 예비 라인 할당 장치(100)는, 도 1 내지 도 4에 관련해 설명한 예비 라인 할당 장치(100)의 구성에 대해서, 구제 가부 판정부(140)를 더 구비한다. 본 예의 예비 라인 할당 장치(100)에서의 다른 구성 요소는, 도 1 내지 도 4에 관련하여 설명한 예비 라인 할당 장치(100)와 동일하여도 된다.

구제 가부 판정부(140)는, 도 1 내지 도 4에서 설명한 바와 같이 예비 라인을 순차적으로 할당했을 경우에, 모든 페일 비트를 구제할 수 있는지 여부를 판정한다. 예를 들면 구제 가부 판정부(140)는, 할당부(130)가, 어느 하나의 페일 라인에 예비 라인을 할당할 때마다, 모든 페일 비트를 구제할 수 있는 가능성이 남아 있는지 여부를 판정하여도 된다.

일례로서 구제 가부 판정부(140)는, 잔존 예비 라인수가 제로로 되었을 경우에, 구제되지 않은 페일 비트가 남아 있는 경우에, 모든 페일 비트를 구제할 수 있는 가능성이 없어졌다고 판정하여도 된다. 또한, 잔존 예비 라인수가 제로가 아닌 경우에서도, 구제 가부 판정부(140)는, 예를 들면 도 10 내지 도 12에서 후술하는 바와 같은 방법으로, 모든 페일 비트를 구제할 수 있는 가능성이 남아 있는지 여부를 판정하여도 된다.

할당부(130)는, 어느 페일 라인에 예비 라인을 할당했는지를, 구제 가부 판정부(140)에 통지하여도 된다. 구제 가부 판정부(140)는, 해당 통지의 내용과 비트 계수부(110), 가중 산출부(120), 및 할당부(130)에서의 각 레지스터, 각 메모리의 정보에 기초하여, 모든 페일 비트를 구제할 수 있는 가능성이 남아 있는지 여부를 판정하여도 된다.

예를 들면 구제 가부 판정부(140)는, 해당 페일 라인에 예비 라인을 할당한 결과, 할당부(130)의 잔존 예비 라인수 레지스터가 격납한 라인수가 제로로 되는 한편 비트 계수부(110)의 갱신 비트맵 메모리가 격납한 비트맵에 페일 데이터가 잔존하는 경우에, 모든 페일 비트를 구제할 수 있는 가능성이 없다고 판정하여도 된다. 또한, 구제 가부 판정부(140)는, 해당 페일 라인에 예비 라인을 할당한 결과, 하나의 방향의 잔존 예비 라인수가 제로로 되는 한편 다른 방향의 잔존 예비 라인수가 해당 다른 방향의 페일 라인수 보다 적게 되었을 경우에, 모든 페일 비트를 구제할 수 있는 가능성이 없다고 판정해도 된다.

도 6은, 도 5에 도시된 예비 라인 할당 장치(100)의 처리의 일례를 설명하는 도면이다. 본 예에서는, 잔존하는 페일 비트가 (행 어드레스, 열 어드레스)=(1, 1), (1, 2), (2, 3), (2, 4), (2, 5), (2, 6), (3, 4), (3, 5), (3, 6)의 각 비트이고, 행 방향의 잔존 예비 라인수가 1이며, 열 방향의 잔존 예비 라인수가 4인 제1 상태의 경우를 설명한다. 도 6에 도시된 제1 상태는, 메모리(40)의 초기 상태이어도 되고, 또한 도 1 내지 도 5에서 설명한 처리에서, 몇개의 예비 라인을 할당된 후의 상태이어도 된다.

도 1 내지 도 4에서 설명한 바와 같이, 가중 산출부(120)는, 각각의 어드레스 라인에 대해서 가중 계수를 산출한다. 그리고, 할당부(130)는, 가중 계수가 가장 큰 페일 라인에, 예비 라인을 할당한다. 본 예에서는, 행 어드레스 라인 2의 가중 계수가 가장 크기 때문에, 행 어드레스 라인 2에, 행 방향의 예비 라인을 할당한다. 이 결과, 행 방향의 잔존 예비 라인수는 제로로 된다. 또한, 열 방향의 페일 라인수는 "5"가 되고, 열 방향의 잔존 예비 라인수 "4"보다 크다. 이러한 경우, 구제 가부 판정부(140)는, 어느 하나의 페일 비트를 구제할 수 없다고 판정하고, 그 취지를 할당부(130)에 통지한다.

할당부(130)는, 해당 통지를 받았을 경우에, 예비 라인이 이미 할당될 수 있는 페일 라인의 어느 하나를 제1 페일 라인으로 하고, 제1 페일 라인에 대한 예비 라인의 할당을 해제한다. 본 예의 할당부(130)는, 직전에 예비 라인을 할당한 행 어드레스 라인 2를 제1 페일 라인으로 하고, 예비 라인의 할당을 해제한다. 이 때, 비트 계수부(110), 가중 산출부(120), 및 할당부(130)에서의 각 레지스터 및 각 메모리의 내용은, 제1 페일 라인에 예비 라인을 할당하기 전의 상태에 되돌려진다.

예를 들면 가중 산출부(120)는, 구제 가부 판정부(140)가, 어느 하나의 페일 비트를 구제할 수 없다고 판정했을 경우에, 제1 페일 라인에 예비 라인을 할당하기 전의 가중 계수를 재계산하여도 된다. 또한, 비트 계수부(110), 가중 산출부(120), 및 할당부(130)는, 각 레지스터 및 각 메모리에 대해, 페일 라인에 예비 라인을 할당할 때마다의 각각의 상태를 격납하는 캐시 메모리를 가져도 된다.

또한, 할당부(130)는, 구제 가부 판정부(140)로부터, 어느 하나의 페일 비트를 구제할 수 없는 취지의 통지를 받았을 경우에, 제1 페일 라인이 가지는 페일 비트를 포함하는 한편 제1 페일 라인과는 다른 방향의, 각각의 제2 페일 라인을 선택하고, 예비 라인을 할당한다. 본 예의 할당부(130)는, 행 어드레스 라인 2가 가지는 페일 비트 (2, 3), (2, 4), (2, 5), (2, 6)을 포함하는 한편 행 어드레스 라인 2와 직교하는 4개의 열 어드레스 라인 3, 4, 5, 6에, 열 방향의 예비 라인을 할당한다.

본 예에서는, 제2 페일 라인으로 하고, 선택된 어드레스 라인의 개수가, 해당 방향으로 잔존하는 예비 라인수 이하이므로, 구제 가부 판정부(140)는, 모든 페일 비트를 구제할 수 있는 가능성이 있다는 취지를, 할당부(130)에 통지한다. 비트 계수부(110) 및 가중 산출부(120)는, 각각의 제2 페일 라인에 예비 라인을 할당한 상태의, 페일 데이터의 비트맵, 직교 페일 비트 수, 가중 계수 등을 재계산한다.

그리고, 할당부(130)는, 재계산된 가중 계수에 기초하여, 다음에 예비 라인을 할당해야 하는 페일 라인을 선택한다. 본 예의 할당부(130)는, 행 어드레스 라인 1의 가중 계수가 가장 크기 때문에, 행 어드레스 라인 1에, 행 방향의 예비 라인을 할당한다. 이 때, 구제 가부 판정부(140)는, 행 방향의 잔존 예비 라인수가 제로가 아닌 한편 해당 예비 라인을 할당했을 경우에 잔존하는 페일 비트가 제로로 되므로, 해당 할당에 의해, 모든 페일 비트를 구제할 수 있는 취지를 할당부(130)에 통지하여도 된다. 할당부(130)는, 해당 통지를 받았을 경우에, 예비 라인의 할당의 태양을 확정하여, 설정부(30)에 통지하여도 된다.

이상과 같이, 제1 페일 라인에 예비 라인을 설정하면 모든 페일 비트를 구제할 수 있는 가능성이 없다고 판정되었을 경우, 예비 라인 할당 장치(100)는, 제1 페일 라인에 대한 할당을 해제함으로써, 제1 페일 라인을 할당한 상태에서의 예비 라인의 할당해를 탐색하는 그 이후의 처리를 생략할 수 있다. 이 때문에, 처리 시간을 단축할 수 있다. 또한, 제1 페일 라인에 예비 라인을 설정하지 않는 경우, 제1 페일 라인에 포함되는 페일 비트는, 직교하는 제2 페일 라인에 예비 라인을 할당하지 않으면 구제할 수 없다. 본 예와 같이, 제1 페일 라인에 대한 할당을 해제했을 경우에, 직교하는 제2 페일 라인에 강제적으로 예비 라인을 할당하는 것으로, 예비 라인의 할당해를 탐색하는 처리의 효율을 향상시킬 수 있다.

또한, 제2 페일 라인으로서 선택된 어드레스 라인의 개수가, 해당 방향에 잔존하는 예비 라인수보다 많은 경우, 구제 가부 판정부(140)는, 모든 페일 비트를 구제할 수 있는 가능성이 없다는 취지를, 할당부(130)에 통지한다. 이 경우, 제1 상태에서의 잔존 페일 비트와, 잔존 예비 라인과의 조합에서는, 모든 페일 비트를 구제할 수 있는 예비 라인의 할당해가 존재하지 않는다.

이 때문에 할당부(130)는, 제1 상태로 되기 직전에, 페일 라인에 할당한 예비 라인을 더 해제한다. 즉, 할당부(130)는, 해당 페일 라인에 예비 라인을 할당한 결과, 잔존 페일 비트 및 잔존 예비 라인이 제1 상태로 되어, 페일 라인에 대한 예비 라인의 할당을 더 해제한다. 그리고 할당부(130)는, 예비 라인의 할당을 해제한 페일 라인의 페일 비트를 포함하는 한편 해당 페일 라인에 직교하는 페일 라인에 예비 라인을 강제적으로 할당한다.

이와 같이, 예비 라인 할당 장치(100)는, 모든 페일 비트를 구제할 수 있는 가능성이 없는 경우에, 예비 라인의 할당을 순서대로 해제하고, 직교하는 페일 라인에 예비 라인을 강제적으로 할당한다. 그리고, 예비 라인의 할당해를 탐색함으로써, 효율적으로 할당해를 검출할 수 있다.

도 7은, 도 1 내지 도 6에서 설명한 예비 라인 할당 장치(100)의 동작의 일례를 나타내는 플로우 차트이다. 상술한 바와 같이, 우선 비트 계수부(110)는, 각 페일 비트에 대하여, 행 방향 및 열 방향의 직교 페일 비트 수를 계수한다(S400).

다음으로, 가중 산출부(120)는, 각 페일 라인에 포함되는 페일 비트의 직교 페일 비트 수에 기초하여, 각각의 페일 라인의 가중 계수를 산출한다(S402). 그리고, 예비 라인 할당 장치(100)는, 도 1 내지 도 6에서 설명한 바와 같이, 페일 라인의 가중 계수에 기초하여, 예비 라인의 할당 처리를 실시한다(S404).

그리고 예비 라인 할당 장치(100)는, S404의 처리에 의해 모든 페일 비트를 구제할 수 있는지 여부를 판정한다(S406). 모든 페일 비트를 구제할 수 있는 경우, 설정부(30)는 메모리(40)에 대해서 구제 처리를 실시한다(S408). 또한, 어느 하나의 페일 비트를 구제할 수 없는 경우, 예비 라인 할당 장치(100)는, 예를 들면 그 취지를 사용자 등에 통지함으로써, 구제 불가의 처리를 실시한다(S410).

도 8은, 도 7에서 설명한 예비 라인의 할당 처리(S404)의, 처리의 일례를 나타내는 플로우 차트이다. 상술한 바와 같이, 할당부(130)는, 가중 계수가 최대인 페일 라인에 예비 라인을 할당한다(S500). 다음으로, 구제 가부 판정부(140)는, 할당부(130)가 하나의 예비 라인을 페일 라인에 할당했을 경우에, 미리 정해진 판정 기준에 기초하여, 모든 페일 비트를 구제할 수 있는 가능성이 남아 있는지 여부를 판정한다(S502). 예를 들면 구제 가부 판정부(140)는, 상술한 바와 같이, 잔존 페일 비트와 잔존 예비 라인수에 기초하여, 모든 페일 비트를 구제할 수 있는지 여부를 판정하여도 된다.

S502에서 모든 페일 비트를 구제할 수 있는 가능성이 남아 있다고 판정되었을 경우, 비트 계수부(110) 및 가중 산출부(120)의 각 레지스터 및 각 메모리의 데이터를 갱신한다. 예를 들면 가중 산출부(120)는, 가중 계수를 갱신한다(S504). 또한, 구제 가부 판정부(140)는, 구제되지 않은 페일 비트가 존재하는지 여부를 판정한다(S506). S506에서, 구제되지 않은 페일 비트가 존재한다고 판정되었을 경우, S500으로부터의 처리를 반복하고, 예비 라인을 순차적으로 할당한다. 또한, S506에 서, 구제되지 않은 페일 비트가 존재하지 않는다고 판정되었을 경우, 예비 라인의 해당 할당의 태양으로, 모든 페일 비트가 구제 가능하다라고 판정한다(S508). 이 경우, 도 7에서 설명한 바와 같이 설정부(30)에 의해, 구제 처리(S508)를 실시한다.

또한, S502에서, 모든 페일 비트를 구제할 수 있는 가능성이 없다고 판정되었을 경우, 할당부(130)는, 직전에 설정한 예비 라인의 할당을 해제한다(S510). 그리고, 비트 계수부(110) 및 가중 산출부(120)의 각 레지스터 및 각 메모리의 데이터를, 해당 예비 라인을 할당하기 전의 상태로 되돌린다. 예를 들면 가중 산출부(120)는, 해당 예비 라인을 할당하기 전의 상태의 가중 계수를 재계산하여도 된다(S512).

다음으로, 할당부(130)는, 예비 라인의 할당을 해제한 제1 페일 라인의 페일 비트를 포함하고, 제1 페일 라인과 직교하는 제2 페일 라인을 선택하고, 예비 라인을 할당한다(S514). 다음으로, 구제 가부 판정부(140)는, 모든 페일 비트를 구제할 수 있는 가능성이 있는지 여부를 판정한다(S516).

S516에서, 모든 페일 비트를 구제할 수 있는 가능성이 있다고 판정되었을 경우, 해당 예비 라인의 할당에 기초하여, S504 이후의 처리를 실시한다. 또한, S516에서 어느 하나의 페일 비트를 구제할 수 없다고 판정되었을 경우, 할당부(130)는, 예비 라인의 할당을 더 해제할 수 있는지 여부를 판정하여도 된다(S518). 예를 들면, 이미 메모리(40)의 초기 상태에까지 거슬러 올라가 예비 라인의 할당을 해제하는 경우, 더 이상의 예비 라인의 할당을 해제할 수 없다고 판정하여도 된다.

S518에서, 예비 라인의 할당을 더 해제할 수 있다고 판정하는 경우, 할당부(130)는, S510의 처리로 돌아와, 직전에 할당한 예비 라인을 해제한다. 또한, S518에서, 예비 라인의 할당을 더 해제할 수 없다고 판정했을 경우, 메모리(40)에 대해서의 모든 페일 비트를 구제할 수 있는 예비 라인의 할당해는 존재하지 않는다고 하고, 처리를 종료한다. 이 경우, 도 7에서 설명한 구제 불가 처리(S410)를 실행한다. 이상과 같은 처리에 의해, 예비 라인의 할당해를 효율적으로 검출할 수 있다.

또한, 이상의 예에서는, 예비 라인을 할당할 때마다, 각 페일 라인의 가중 계수를 갱신하는 예를 설명했다. 다른 예에서는, 예비 라인 할당 장치(100)는, 각 페일 라인의 가중 계수를 갱신하지 않아도 된다. 이 경우, 예비 라인 할당 장치(100)는, 도 8에서 설명한, 가중 계수 갱신 처리(S504)및 가중 계수 재계산 처리(S512)를 생략하여도 된다. 이러한 처리에 의해도, 예비 라인의 할당해를 효율적으로 검출할 수 있다.

또한, 도 8의 처리 예에서는, S502에서, 모든 페일 비트를 구제할 수 없다고 판정되었을 경우에, 직전에 할당한 예비 라인을 해제한다(S512). 다른 예에서의 S512의 처리에서는, S500에서 최초로 할당한 예비 라인을 해제하여도 된다. 이 경우, S512의 처리에서는, 비트 계수부(110) 및 가중 산출부(120)의 각 레지스터 및 각 메모리는, 초기 상태로 되돌려진다. 또한, S500의 처리의 전에, 할당부(130)는, 미리 정해진 수의 페일 비트가 있는 페일 라인에, 예비 라인을 미리 할당하여도 된다.

도 9는, 메모리(40)에서의 다른 페일 데이터의 예를 나타내는 도면이다. 또한, 본 예의 메모리(40)의 기억 영역은, 열 방향 및 행 방향의 적어도 일방에서, 복수의 기억 블록으로 분할된다. 도 9의 예에서는, 메모리(40)의 기억 영역은, 행 방향으로 3개의 블록으로 분할되고, 열 방향으로 2개의 블록으로 분할된다. 메모리(40)는, 각각의 기억 블록마다, 행 방향 및 열 방향의 예비 라인을 가져도 된다.

관계되는 메모리(40)에 대해서, 도 8에서 설명한 S502의 처리에서, 구제 가부 판정부(140)가 어느 하나의 페일 비트를 구제할 수 없다고 판정했을 경우, 직전의 제1 페일 라인에 할당한 예비 라인을 해제한다(S510). 그리고, S514의 처리에서 할당부(130)는, 제1 페일 라인과 동일한 방향의 페일인 한편 기억 블록마다의 페일 비트 수가, 제1 페일 라인과 동일하게 되는 제3 페일 라인을 선택하여, 예비 라인을 강제적으로 할당하여도 된다. 이 때, 할당부(130)는, 전술한 제2 페일 라인, 및 제3 페일 라인의 쌍방에 대해서, 예비 라인을 할당하여도 된다.

예를 들면, 도 8에서 설명한 S500의 처리에서, 도 9에 도시된 행 어드레스 라인 1에 예비 라인을 할당했을 경우를 설명한다. 이 경우에서, 어느 하나의 페일 비트를 구제할 수 없다고 판정되었을 경우(S502), S514의 처리에서는, 우선 제2 페일 라인으로서 열 어드레스 라인 1, 2, 7, 8, 9가 선택된다. 더욱이, 행 어드레스 라인 2가 가지는 페일 비트의 기억 블록마다의 개수는, 행 어드레스 라인 1이 가지는 페일 비트의 기억 블록마다의 개수와 동일하게 되므로, 할당부(130)는, 행 어드레스 라인 2의 페일 비트를 포함하는 한편 행 어드레스 라인 2와 직교하는 열 어드레스 라인 2, 3, 6, 7, 9를 제3 페일 라인으로서 선택한다.

그리고 할당부(130)는, 선택한 제2 페일 라인 및 제3 페일 라인에, 강제적으로 예비 라인을 할당한다(S514). 이와 같이, 기억 블록마다 예비 라인이 설치되는 경우에 있어서, 어느 페일 라인에 예비 라인을 할당하면 모든 페일 비트를 구제할 수 없는 경우, 해당 페일 라인에 대해서, 기억 블록마다의 페일 비트 수가 동일한 페일 라인도, 예비 라인을 할당했을 경우에는 모든 페일 비트를 구제할 수 없을 가능성이 높다. 관계되는 페일 라인에 대해서도, 직교하는 제3 페일 라인에 강제적으로 예비 라인을 할당하는 것으로, 예비 라인의 할당해를 더욱 효율적으로 탐색할 수 있다.

도 10은, 예비 라인 할당 장치(100)의 다른 구성례를 나타내는 도면이다. 본 예의 예비 라인 할당 장치(100)는, 도 5에 관련해 설명한 예비 라인 할당 장치(100)의 구성에 더하여 고립 페일 검출부(150)를 더 구비한다. 다른 구성 요소는, 도 5에 관련해 설명한 예비 라인 할당 장치(100)와 동일하여도 된다.

고립 페일 검출부(150)는, 해당 페일 비트를 포함한 열 방향 및 행 방향의 페일 라인에, 다른 페일 비트가 없는 경우에, 해당 페일 비트를 고립 페일 비트로서 검출한다. 즉, 고립 페일 검출부(150)는, 열 방향이 어느 페일 라인에 포함되는 페일 비트가 하나뿐인 한편 해당 페일 비트를 포함하는 해당 페일 라인과 직교하는 행 방향의 페일 라인에, 다른 페일 비트가 포함되지 않는 경우에, 해당 페일 비트를 고립 페일 비트로서 검출한다. 고립 페일 검출부(150)는, 비트 계수부(110)가 순차적으로 갱신하여 격납하는 페일 데이터의 비트맵에 기초하여, 각각의 상태에서의 고립 페일 비트를 순차적으로 검출하여도 된다.

도 11은, 고립 페일 검출부(150)에게 줄 수 있는 페일 데이터의 비트맵의 일례를 나타내는 도면이다. 상술한 바와 같이, 고립 페일 검출부(150)는, 해당 비트맵에 기초하여, 고립 페일 비트를 검출하여도 된다. 본 예에서는, 고립 페일 검출부(150)는, 페일 비트(1, 1), (2, 2), (3, 3), (4, 4), (5, 5)의 5개의 페일 비트를, 고립 페일 비트로서 검출한다.

또한, 구제 가부 판정부(140)는, 도 8에 도시된 S502 및 S516의 처리에 있어서, 고립 페일 비트 수 및 잔존 예비 라인 수에 기초하여, 모든 페일 비트를 구제할 수 있는 가능성이 남아 있는지 여부를 판정하여도 된다. 예를 들면 구제 가부 판정부(140)는, 행 방향 및 열 방향의 잔존 예비 라인수의 합이, 고립 페일 수보다 적은 경우에, 모든 페일 비트를 구제할 수 있는 가능성이 없다고 판정하여도 된다.

또한, 할당부(130)는, 도 8에서 설명한 S500의 처리에서, 고립 페일 수 및 잔존 예비 라인수에 기초하여, 강제적으로 예비 라인을 할당해야 하는 페일 라인을 선택하여도 된다. 예를 들면 할당부(130)는, 고립 페일 비트 수로부터, 열 방향의 잔존 예비 라인의 개수를 뺀 감산 결과에 따른 개수의 행 방향의 예비 라인을, 고립 페일 비트를 포함한 임의의 행 방향의 페일 라인에 할당하여도 된다.

예를 들면, 고립 페일 비트 수가 "5"이고, 열 방향의 잔존 예비 라인의 개수가 "2"인 경우, 할당부(130)는, 3개의 행 방향의 예비 라인을, 고립 페일 비트를 포함한 어느 3개의 행 방향의 페일 라인에 할당한다. 마찬가지로, 고립 페일 비트 수가 "5"이고, 행 방향의 잔존 예비 라인의 개수가 "4"인 경우, 할당부(130)는, 1개의 열 방향의 예비 라인을, 고립 페일 비트를 포함한 어느 1개의 열 방향의 페일 라인에 할당한다.

각 방향의 예비 라인으로 구제할 수 있는 고립 페일 비트 수의 최대값은, 해당 방향의 잔존 예비 라인수가 된다. 이 때문에, 행 방향 또는 열 방향이 적어도 어느 하나의 잔존 예비 라인수 a가 고립 페일 비트 수 b보다 적은 경우, 다른 방향의 예비 라인에서는, 적어도 b-a개의 고립 페일 비트 수를 구제해야 한다.

이 때문에, 상술한 바와 같이, 고립 페일 수 및 잔존 예비 라인수에 기초하여, 강제적으로 예비 라인을 할당하는 것으로, 더욱 효율적으로 예비 라인의 할당해를 탐색할 수 있다. 또한, 고립 페일 검출부(150)는, 가중 계수에 기초하여 할당부(130)가 예비 라인을 페일 라인에 할당할 때마다, 해당 페일 라인에 포함되는 페일 비트를 제외한 상태에서의, 고립 페일 비트를 검출하여도 된다. 고립 페일 검출부(150)는, 각 상태에서의 고립 페일 비트 수를 격납하는 레지스터를 가져도 된다.

또한, 아직 예비 라인을 할당할 수 있지 않고, 미구제의 페일 비트의 모두가 고립 페일 비트로 되었을 경우이며, 고립 페일 비트 수가 잔존 예비 라인 수보다 적은 경우, 구제 가능하다라는 것이 확정한다. 이 경우, 할당부(130)는, 잔존하는 모든 페일 라인에 예비 라인을 할당하고, 할당 처리를 종료하여도 된다. 예를 들면 할당부(130)는, 사용자 등에 의해 미리 지정된 방향의 예비 라인을 우선하여, 잔존하는 페일 라인에 할당하여도 된다.

또한, 도 10 및 도 11에 관련해 설명한, 고립 페일 비트에 관한 처리는, 도 9에 관련해 설명한 기억 블록마다 수행되어도 된다. 예를 들면, 구제 가부 판정부(140)는, 어느 하나의 기억 블록에서, 행 방향 및 열 방향의 잔존 예비 라인수의 합이, 고립 페일 수보다 적은 경우에, 모든 페일 비트를 구제할 수 있는 가능성이 없다고 판정하여도 된다.

도 12는, 구제 가부 판정부(140)의 일부의 구성례를 나타내는 도면이다. 본 예의 구제 가부 판정부(140)는, 도 1 내지 도 11에 관련해 설명한 기능을 실행하는 구성에 더하여 제1 곱셈부(142), 제2 곱셈부(144), 및 비교부(146)를 가진다.

제1 곱셈부(142)는, 열 방향의 페일 라인에 포함되는 페일 비트의 개수의 최대값과 열 방향의 잔존 예비 라인의 개수를 곱한 제1 곱셈값을 산출한다. 즉, 제1 곱셈값은, 열 방향의 잔존 예비 라인에 의해 구제 가능한 페일 비트의 최대값을 나타낸다. 또한, 제2 곱셈부(144)는 행 방향의 페일 라인에 포함되는 페일 비트의 개수의 최대값과 행 방향의 잔존 예비 라인의 개수를 곱한 제2 곱셈값을 산출한다. 즉, 제2 곱셈값은, 행 방향의 잔존 예비 라인에 의해 구제 가능한 페일 비트의 최대값을 나타낸다.

비교부(146)는, 제1 곱셈값 및 제2 곱셈값의 합이, 잔존 페일 비트의 총수 보다 작은지 여부를 판정한다. 제1 곱셈값 및 제2 곱셈값의 합이, 잔존 페일 비트의 총수보다 작은 경우, 잔존 예비 라인에서는 모든 페일 비트를 구제할 수 없다. 이 경우, 비교부(146)는, 그 취지를 할당부(130)에 통지한다.

도 13은, 페일 비트의 비트맵의 일례를 나타내는 도면이다. 본 예의 페일 비트의 총수는 13이며, 행 방향 및 열 방향의 잔존 예비 라인의 개수는 각각 "3"이다.

제1 곱셈부(142)는, 행 방향의 페일 라인에 포함되는 페일 비트의 개수의 최대값을 검출한다. 도 13에 도시된 바와 같이, 본 예에서의 해당 최대값은 "2"이다. 제1 곱셈부(142)는, 잔존 예비 라인의 개수 "3"과 최대값 "2"를 곱하여, 제1 곱셈값 "6"을 산출한다.

마찬가지로, 제2 곱셈부(144)는, 열 방향의 페일 라인에 포함되는 페일 비트의 개수의 최대값을 검출한다. 도 13에 도시된 바와 같이, 본 예에서의 해당 최대값은 "2"이다. 제2 곱셈부(144)는, 잔존 예비 라인의 개수 "3"과 최대값 "2"를 곱하여, 제2 곱셈값 "6"을 산출한다.

본 예에서는, 제1 곱셈값 및 제2 곱셈값의 합 "12"가, 잔존 페일 비트 수 "13"보다 작다. 이 때문에 비교부(146)는, 모든 페일 비트를 구제할 수 없는 취지를, 할당부(130)에 통지한다. 이러한 처리에 의해, 모든 페일 비트를 구제할 수 있는 가능성이 없어진 것을, 보다 조기에 검출할 수 있으므로, 예비 라인의 할당해를 효율적으로 탐색할 수 있다.

또한, 구제 가부 판정부(140)는, 도 12 및 도 13에 관련해 설명한 제1 곱셈값 및 제2 곱셈값을 이용한 처리를, 도 9에 관련해 설명한 기억 블록마다 수행하여도 된다. 예를 들면, 구제 가부 판정부(140)는, 어느 하나의 기억 블록에서의, 제1 곱셈값 및 제2 곱셈값의 합이, 잔존 페일 비트 수보다 작은 경우에, 모든 페일 비트를 구제할 수 있는 가능성이 없다고 판정하여도 된다.

도 14는, 본 발명의 하나의 실시 형태에 관한 메모리 제조 방법의 일례를 나타내는 플로우 차트이다. 해당 메모리 제조 방법은, 도 1 내지 도 13에서 설명한 예비 라인 할당 방법 및 메모리 구제 방법을 이용하여, 반도체 메모리 등의 메모리(40)를 제조한다.

우선, 메모리 형성 단계에서, 복수의 예비 라인이 설치된 메모리(40)를 형성한다(S600). 다음으로, 메모리(40)를 시험하고, 메모리(40)의 페일 데이터를 생성한다(S602).

다음으로, 예비 라인 할당 단계에서, 메모리(40)에서 페일 비트를 가지는 행 방향의 페일 라인 및 열 방향의 페일 라인 가운데, 어느 페일 라인에 예비 라인을 할당할지를 결정한다(S604). S604는, 도 1 내지 도 13에서 설명한 예비 라인 할당 장치(100)를 이용하여 실시하여도 된다.

그리고, 결정한 예비 라인의 할당을, 메모리(40)로 설정하여 메모리(40)를 구제함으로써, 양품의 메모리(40)를 제조한다(S606). S606는, 도 1 내지 도 13에서 설명한 설정부(30)를 이용하여 실시하여도 된다. 이러한 처리에 의해, 양품의 메모리(40)를 효율적으로 제조할 수 있다.

도 15는, 본 발명의 하나의 실시 형태에 관한 컴퓨터(1900)의 하드웨어 구성의 일례를 나타낸다. 컴퓨터(1900)는, 주어지는 프로그램에 기초하여, 도 1 내지 도 14에서 설명한 예비 라인 할당 장치(100)로서 기능하여도 된다.

컴퓨터(1900)가 예비 라인 할당 장치(100)로서 기능하는 경우, 프로그램은, 컴퓨터(1900)를, 도 1 내지 도 14에서 설명한 비트 계수부(110), 가중 산출부(120), 할당부(130), 구제 가부 판정부(140), 및 고립 페일 검출부(150)의 적어도 어느 하나로서 기능시켜도 된다. 예를 들면 프로그램은, CPU(2000)를, 비트 계수부(110), 가중 산출부(120), 할당부(130), 구제 가부 판정부(140), 및 고립 페일 검출부(150)로서 기능시켜도 되고, 또한, 하드 디스크 드라이브(2040) 또는 RAM(2020)을, 비트 계수부(110), 가중 산출부(120), 및 할당부(130)에 설치되는 각 레지스터 및 각 메모리로서 기능시켜도 된다.

컴퓨터(1900)는, CPU 주변부, 입출력부, 및 레거시 입출력부를 구비한다. CPU 주변부는, 호스트 컨트롤러(2082)에 의해 서로 접속되는 CPU(2000), RAM(2020), 그래픽 컨트롤러(2075), 및 표시 장치(2080)를 가진다. 입출력부는, 입출력 컨트롤러(2084)에 의해 호스트 컨트롤러(2082)에 접속되는 통신 인터페이스(2030), 하드 디스크 드라이브(2040), 및 CD-ROM 드라이브(2060)를 가진다. 레거시 입출력부는, 입출력 컨트롤러(2084)에 접속되는 ROM(2010), 플렉시블 디스크?드라이브(2050), 및 입출력 칩(2070)을 가진다.

호스트 컨트롤러(2082)는, RAM(2020)과 높은 전송 레이트로 RAM(2020)을 액세스하는 CPU(2000) 및 그래픽 컨트롤러(2075)를 접속한다. CPU(2000)는, ROM(2010) 및 RAM(2020)에 격납된 프로그램에 기초하여 동작하여, 각부의 제어를 실시한다. 그래픽 컨트롤러(2075)는, CPU(2000) 등이 RAM(2020) 내에 마련한 프레임?버퍼상에 생성하는 화상 데이터를 취득하고, 표시 장치(2080)상에 표시시킨다. 이에 대신해, 그래픽 컨트롤러(2075)는, CPU(2000) 등이 생성하는 화상 데이터를 격납하는 프레임?버퍼를, 내부에 포함하여도 된다.

입출력 컨트롤러(2084)는, 호스트 컨트롤러(2082)와, 비교적 고속의 입출력 장치인 통신 인터페이스(2030), 하드 디스크 드라이브(2040), CD-ROM 드라이브(2060)를 접속한다. 통신 인터페이스(2030)는, 네크워크를 통해서 다른 장치와 통신한다. 예를 들면 통신 인터페이스(2030)는, 메모리 시험 장치(10) 및 설정부(30)와 통신하여도 된다. 하드 디스크 드라이브(2040)는, 컴퓨터(1900) 내의 CPU(2000)가 사용하는 프로그램 및 데이터를 격납한다. CD-ROM 드라이브(2060)는, CD-ROM(2095)으로부터 프로그램 또는 데이터를 독출하고, RAM(2020)을 통해서 하드 디스크 드라이브(2040)에 제공한다.

또한, 입출력 컨트롤러(2084)에는, ROM(2010)과, 플렉시블 디스크?드라이브(2050), 및 입출력 칩(2070)의 비교적 저속인 입출력 장치가 접속된다. ROM(2010)은, 컴퓨터(1900)가 기동시에 실행하는 부트?프로그램, 컴퓨터(1900)의 하드웨어에 의존하는 프로그램 등을 격납한다. 플렉시블 디스크?드라이브(2050)는, 플렉시블 디스크(2090)로부터 프로그램 또는 데이터를 독출하고, RAM(2020)을 통해서 하드 디스크 드라이브(2040)에 제공한다. 입출력 칩(2070)은, 플렉시블 디스크?드라이브(2050), 패러렐?포트, 시리얼?포트, 키보드?포트, 마우스?포트 등을 통해서 각종의 입출력 장치를 접속한다.

RAM(2020)을 통해서 하드 디스크 드라이브(2040)에 제공되는 프로그램은, 플렉시블 디스크(2090), CD-ROM(2095), 또는 IC 카드 등의 기록 매체에 격납되어 이용자에 의해 제공된다. 프로그램은, 기록 매체로부터 독출되고, RAM(2020)을 통해서 컴퓨터(1900) 내의 하드 디스크 드라이브(2040)에 인스톨되어 CPU(2000)에서 실행된다.

해당 프로그램은, 컴퓨터(1900)에 인스톨된다. 해당 프로그램은, CPU(2000)등의 제어에 의해, 컴퓨터(1900)를, 전술한 예비 라인 할당 장치(100)의 각 구성 요소로서 기능시킨다.

이상으로 나타낸 프로그램은, 외부의 기록 매체에 격납되어도 된다. 기록 매체로서는, 플렉시블 디스크(2090), CD-ROM(2095) 외에, DVD 및 CD 등의 광학 기록 매체, MO 등의 광자기 기록 매체, 테이프 매체, IC 카드 등의 반도체 메모리 등을 이용할 수 있다. 또한, 전용 통신 네크워크 또는 인터넷에 접속된 서버 시스템에 마련한 하드 디스크 또는 RAM 등의 기억 장치를 기록 매체로서 사용하고, 네크워크를 통해서 프로그램을 컴퓨터(1900)에 제공하여도 된다.

이상, 실시 형태를 이용해 본 발명을 설명했지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에는 한정되지 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 더할 수 있다. 그러한 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 분명하다.

이상 설명한 바와 같이, 본 예에서의 예비 라인 할당 장치(100)에 하면, 예비 라인의 할당해를 효율적으로 탐색할 수 있다. 또한, 메모리 구제 장치(20)에 의하면, 메모리를 효율적으로 구제할 수 있다.

10???메모리 시험 장치
20???메모리 구제 장치
30???설정부
40???메모리
100???라인 할당 장치
110???비트 계수부
120???가중 산출부
130???할당부
140???구제 가부 판정부
142???제1 곱셈부
144???제2 곱셈부
146???비교부
150???고립 페일 검출부
1900???컴퓨터
2000???CPU
2010???ROM
2020???RAM
2030???통신 인터페이스
2040???하드 디스크 드라이브
2050???플렉시블 디스크?드라이브
2060???CD-ROM 드라이브
2070???입출력 칩
2080???표시 장치
2082???호스트?컨트롤러
2084???입출력 컨트롤러
2090???플렉시블 디스크
2095???CD-ROM

Claims

복수의 예비 라인이 설치된 메모리에 대하여, 페일 비트를 가지는 행 방향의 페일 라인 및 열 방향의 페일 라인 가운데, 어느 상기 페일 라인에 상기 예비 라인을 할당할지를 결정하는 예비 라인 할당 장치에 있어서,
각각의 상기 페일 라인에 포함되는 각각의 페일 비트에 대하여, 해당 페일 비트를 포함하는 한편 해당 페일 라인과는 다른 방향의 페일 라인이 가지는 페일 비트의 개수를 직교 페일 비트 수로서 계수하고, 상기 페일 비트마다 상기 직교 페일 비트 수를 격납하는 비트 계수부;
각각의 상기 페일 라인에 포함되는 상기 페일 비트의 상기 직교 페일 비트 수에 기초하여, 각각의 상기 페일 라인의 가중 계수를 산출하여, 상기 페일 라인마다 상기 가중 계수를 격납하는 가중 산출부; 및
상기 가중 산출부가 산출한, 상기 가중 계수의 대소 관계에 기초하여, 어느 상기 페일 라인에 상기 예비 라인을 할당할지를 결정하는 할당부;
를 포함하는,
예비 라인 할당 장치.
제1항에 있어서,
상기 비트 계수부는, 각각의 상기 페일 비트에 대하여, 행 방향의 페일 라인 및 열 방향의 페일 라인의 쌍방에 대해서, 상기 직교 페일 비트 수를 계수하는,
예비 라인 할당 장치.
제2항에 있어서,
상기 가중 산출부는, 각각의 상기 페일 라인이 가지는 상기 페일 비트의, 해당 페일 라인에서의 상기 직교 페일 비트 수의 역수의 총합에 기초하여, 해당 페일 라인의 상기 가중 계수를 산출하는,
예비 라인 할당 장치.
제2항에 있어서,
상기 할당부는, 상기 가중 계수에 기초하여, 어느 하나의 상기 페일 라인에 상기 예비 라인을 할당하고,
상기 가중 산출부는, 상기 예비 라인을 할당한 상기 페일 라인에 포함되는 상기 페일 비트를 제외했을 경우의 각각의 상기 페일 라인의 상기 가중 계수를 산출하여, 상기 페일 라인마다 상기 가중 계수를 새롭게 격납하고,
상기 할당부는, 상기 가중 산 출부가 새롭게 격납한 상기 가중 계수에 기초하여, 다음에 상기 예비 라인을 할당해야 할 상기 페일 라인을 선택하는,
예비 라인 할당 장치.
제4항에 있어서,
상기 예비 라인은 행 방향의 예비 라인과 열 방향의 예비 라인을 포함하여, 행 방향의 상기 예비 라인은 행 방향의 상기 페일 라인에 할당되고, 열 방향의 상기 예비 라인은 행 방향의 상기 페일 라인에 할당되며,
상기 할당부는, 상기 가중 계수가 가장 큰 상기 페일 라인에 대해서 상기 예비 라인을 순차적으로 할당하고,
상기 예비 라인 할당 장치는, 상기 가중 계수가 가장 큰 상기 페일 라인에 대해서 상기 예비 라인을 순차적으로 할당했을 경우에, 모든 상기 페일 비트를 구제할 수 있는지 여부를 판정하는 구제 가부 판정부를 더 포함하고,
상기 할당부는, 상기 구제 가부 판정부가, 어느 하나의 상기 페일 비트를 구제할 수 없다고 판정했을 경우에, 상기 예비 라인이 이미 할당된 상기 페일 라인을 제1 상기 페일 라인으로 하여 상기 제1 페일 라인에 대한 상기 예비 라인의 할당을 해제하고, 행 방향의 페일 라인 및 열 방향의 페일 라인 중 하나인 상기 제1 페일 라인이 가지는 상기 페일 비트를 포함하는 한편, 상기 제1 페일 라인과는 다른 방향의, 행 방향의 페일 라인 및 열 방향의 페일 라인 중 다른 하나인, 각각의 제2 상기 페일 라인을 선택하여 상기 예비 라인을 할당하는,
예비 라인 할당 장치.
제5항에 있어서,
상기 가중 산출부는, 상기 구제 가부 판정부가, 어느 하나의 상기 페일 비트를 구제할 수 없다고 판정했을 경우에, 상기 제1 페일 라인에 상기 예비 라인을 할당하기 전의 상기 가중 계수를 재계산하는,
예비 라인 할당 장치.
제6항에 있어서,
상기 구제 가부 판정부는, 상기 할당부가 하나의 상기 예비 라인을 상기 페일 라인에 할당할 때마다, 미리 정해진 판정 기준에 기초하여, 모든 상기 페일 비트를 구제할 수 있는 가능성이 남아 있는지 여부를 판정하고,
상기 할당부는, 상기 구제 가부 판정부에서 모든 상기 페일 비트를 구제할 수 있는 가능성이 없다고 판정되었을 경우에, 직전에 상기 예비 라인을 할당한 상기 페일 라인을 상기 제1 페일 라인으로 하여 상기 예비 라인의 할당을 해제하는,
예비 라인 할당 장치.
제6항에 있어서,
상기 구제 가부 판정부는, 상기 할당부가 하나의 상기 예비 라인을 상기 페일 라인에 할당할 때마다, 미리 정해진 판정 기준에 기초하여, 모든 상기 페일 비트를 구제할 수 있는 가능성이 남아 있는지 여부를 판정하고,
상기 할당부는, 상기 구제 가부 판정부에서 모든 상기 페일 비트를 구제할 수 있는 가능성이 없다고 판정되었을 경우에, 최초로 상기 예비 라인을 할당한 상기 페일 라인을 상기 제1 페일 라인으로 하여 상기 예비 라인의 할당을 해제하는,
예비 라인 할당 장치.
제5항에 있어서,
상기 메모리의 기억 영역은, 열 방향 및 행 방향의 적어도 일방에서, 복수의 기억 블록으로 분할되고,
상기 메모리는, 각각의 기억 블록마다의 예비 라인을 구비하고,
상기 할당부는, 상기 구제 가부 판정부가, 어느 하나의 상기 페일 비트를 구제할 수 없다고 판정했을 경우에, 상기 제1 페일 라인과 동일한 방향의 상기 페일 라인인 한편 기억 블록마다의 상기 페일 비트 수가, 상기 제1 페일 라인과 동일한 상기 페일 라인에, 상기 예비 라인을 더 할당하는,
예비 라인 할당 장치.
제1항에 있어서,
상기 할당부는, 미리 정해진 수의 상기 페일 비트가 있는 상기 페일 라인에, 상기 예비 라인을 미리 할당하는,
예비 라인 할당 장치.
제1항에 있어서,
해당 페일 비트를 포함한 열 방향 및 행 방향의 상기 페일 라인에, 다른 상기 페일 비트가 없는 경우에, 해당 페일 비트를 고립 페일 비트로서 검출하는 고립 페일 검출부를 더 포함하고,
상기 할당부는,
상기 고립 페일 비트의 개수로부터 상기 페일 라인에 할당되지 않은 열 방향의 상기 예비 라인의 개수를 뺀 감산 결과에 따른 개수의 행 방향의 상기 예비 라인을,상기 고립 페일 비트를 포함한 상기 페일 라인에 할당하고,
상기 고립 페일 비트의 개수로부터 상기 페일 라인에 할당되지 않은 행 방향의 상기 예비 라인의 개수를 뺀 감산 결과에 따른 개수의 열 방향의 상기 예비 라인을, 상기 고립 페일 비트를 포함한 상기 페일 라인에 할당하는
예비 라인 할당 장치.
제11항에 있어서,
상기 고립 페일 검출부는, 상기 할당부가 상기 예비 라인을 상기 페일 라인에 할당할 때마다, 해당 페일 라인에 포함되는 상기 페일 비트를 제외한 상태에서의, 상기 고립 페일 비트를 검출하는,
예비 라인 할당 장치.
제11항에 있어서,
상기 할당부는, 상기 예비 라인이 할당되지 않은 모든 상기 페일 비트가, 상기 고립 페일 비트인 경우에, 미리 정해진 방향의 상기 예비 라인을 우선하여, 해당 페일 라인에 할당하는,
예비 라인 할당 장치.
제9항에 있어서,
상기 구제 가부 판정부는,
각각의 상기 기억 블록에서의, 열 방향의 상기 페일 라인에 포함되는 상기 페일 비트의 개수의 최대값과, 해당 기억 블록에 속하는 열 방향의 상기 예비 라인 가운데, 상기 페일 라인에 할당되지 않은 상기 예비 라인의 개수를 곱한 제1 곱셈값을 산출하는 제1 곱셈부;
각각의 상기 기억 블록에서의, 행 방향의 상기 페일 라인에 포함되는 상기 페일 비트의 개수의 최대값과, 해당 기억블록에 속하는 행 방향의 상기 예비 라인 가운데, 상기 페일 라인에 할당되지 않은 상기 예비 라인의 개수를 곱한 제2 곱셈값을 산출하는 제2 곱셈부; 및
각각의 상기 기억 블록에 대하여, 상기 제1 곱셈값 및 상기 제2 곱셈값의 합이, 해당 기억 블록에 포함되는 상기 페일 비트의 총수보다 작은지 여부를 판정하고, 어느 하나의 상기 기억 블록에 대해서, 상기 곱셈값의 합이 상기 페일 비트의 총수보다 작다고 판정한 경우에, 모든 상기 페일 비트를 구제할 수 없다고 판정하는 비교부;
를 포함하는,
예비 라인 할당 장치.
복수의 예비 라인이 설치된 메모리의 페일 비트를 구제하는 메모리 구제 장치에 있어서,
상기 메모리에서, 상기 페일 비트를 가지는 행 방향의 페일 라인 및 열 방향의 페일 라인 가운데, 어느 상기 페일 라인에 상기 예비 라인을 할당할지를 결정하는 예비 라인 할당 장치; 및
상기 예비 라인 할당 장치가 결정한 할당을, 상기 메모리에 설정하는 설정부;
를 포함하고,
상기 예비 라인 할당 장치는,
각각의 상기 페일 라인에 포함되는 각각의 페일 비트에 대하여, 해당 페일 비트를 포함하는 한편 해당 페일 라인과는 다른 방향의 페일 라인이 가지는 페일 비트의 개수를 직교 페일 비트 수로서 계수하고, 상기 페일 비트마다 상기 직교 페일 비트 수를 격납하는 비트 계수부;
각각의 상기 페일 라인에 포함되는 상기 페일 비트의 상기 직교 페일 비트 수에 기초하여, 각각의 상기 페일 라인의 가중 계수를 산출하여, 상기 페일 라인마다 상기 가중 계수를 격납하는 가중 산출부; 및
상기 가중 산출부가 산출한, 상기 가중 계수의 대소 관계에 기초하여, 어느 상기 페일 라인에 상기 예비 라인을 할당할지를 결정하는 할당부;
를 포함하는,
메모리 구제 장치.
복수의 예비 라인이 설치된 메모리에 대하여, 페일 비트를 가지는 행 방향의 페일 라인 및 열 방향의 페일 라인 가운데, 어느 상기 페일 라인에 상기 예비 라인을 할당할지를 결정하는 예비 라인 할당 방법에 있어서,
각각의 상기 페일 라인에 포함되는 각각의 페일 비트에 대하여, 해당 페일 비트를 포함하는 한편 해당 페일 라인과는 다른 방향의 페일 라인이 가지는 페일 비트의 개수를 직교 페일 비트 수로서 계수하고, 상기 페일 비트마다 상기 직교 페일 비트 수를 기억하며,
각각의 상기 페일 라인에 포함되는 상기 페일 비트의 상기 직교 페일 비트 수에 기초하여, 각각의 상기 페일 라인의 가중 계수를 산출하여, 상기 페일 라인마다 상기 가중 계수를 기억하고,
상기 가중 계수의 대소 관계에 기초하여, 어느 상기 페일 라인에 상기 예비 라인을 할당할지를 결정하는,
예비 라인 할당 방법.
메모리를 제조하는 메모리 제조 방법에 있어서,
복수의 예비 라인이 설치된 메모리를 형성하는 단계; 및
형성한 상기 메모리에서, 페일 비트를 가지는 행 방향의 페일 라인 및 열 방향의 페일 라인 가운데, 어느 상기 페일 라인에 상기 예비 라인을 할당할지를 결정함으로써, 상기 메모리를 구제하는 단계;
를 포함하고,
상기 메모리를 구제하는 단계는,
각각의 상기 페일 라인에 포함되는 각각의 페일 비트에 대하여, 해당 페일 비트를 포함하는 한편 해당 페일 라인과는 다른 방향의 페일 라인이 가지는 페일 비트의 개수를 직교 페일 비트 수로서 계수하고, 상기 페일 비트마다 상기 직교 페일 비트 수를 기억하고,
각각의 상기 페일 라인에 포함되는 상기 페일 비트의 상기 직교 페일 비트 수에 기초하여, 각각의 상기 페일 라인의 가중 계수를 산출하여, 상기 페일 라인마다 상기 가중 계수를 기억하고,
상기 가중 계수의 대소 관계에 기초하여, 어느 상기 페일 라인에 상기 예비 라인을 할당할지를 결정하는,
메모리 제조 방법.
컴퓨터를, 복수의 예비 라인이 설치된 메모리에 대하여, 페일 비트를 가지는 행 방향의 페일 라인 및 열 방향의 페일 라인 가운데, 어느 상기 페일 라인에 상기 예비 라인을 할당할지를 결정하는 예비 라인 할당 장치로서 기능시키는 프로그램을 저장한 기록 매체에 있어서,
상기 컴퓨터를,
각각의 상기 페일 라인에 포함되는 각각의 페일 비트에 대하여, 해당 페일 비트를 포함하는 한편 해당 페일 라인과는 다른 방향의 페일 라인이 가지는 페일 비트의 개수를 직교 페일 비트 수로서 계수하고, 상기 페일 비트마다 상기 직교 페일 비트 수를 격납하는 비트 계수부;
각각의 상기 페일 라인에 포함되는 상기 페일 비트의 상기 직교 페일 비트 수에 기초하여, 각각의 상기 페일 라인의 가중 계수를 산출하여, 상기 페일 라인마다 상기 가중 계수를 격납하는 가중 산출부; 및
상기 가중 산출부가 산출한, 상기 가중 계수의 대소 관계에 기초하여, 어느 상기 페일 라인에 상기 예비 라인을 할당할지를 결정하는 할당부;
로서 기능시키는 프로그램을 저장한 기록 매체.